KR102432717B1 - 서브 블록 이레이즈 - Google Patents

서브 블록 이레이즈 Download PDF

Info

Publication number
KR102432717B1
KR102432717B1 KR1020150070130A KR20150070130A KR102432717B1 KR 102432717 B1 KR102432717 B1 KR 102432717B1 KR 1020150070130 A KR1020150070130 A KR 1020150070130A KR 20150070130 A KR20150070130 A KR 20150070130A KR 102432717 B1 KR102432717 B1 KR 102432717B1
Authority
KR
South Korea
Prior art keywords
word line
lines
subset
word lines
voltage
Prior art date
Application number
KR1020150070130A
Other languages
English (en)
Other versions
KR20160019848A (ko
Inventor
항-팅 루에
쿠오-핀 창
Original Assignee
매크로닉스 인터내셔널 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매크로닉스 인터내셔널 컴퍼니 리미티드 filed Critical 매크로닉스 인터내셔널 컴퍼니 리미티드
Publication of KR20160019848A publication Critical patent/KR20160019848A/ko
Application granted granted Critical
Publication of KR102432717B1 publication Critical patent/KR102432717B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
    • G11C2216/12—Reading and writing aspects of erasable programmable read-only memories
    • G11C2216/18—Flash erasure of all the cells in an array, sector or block simultaneously

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

메모리 셀들의 복수의 블록들을 포함하는 낸드 어레이의 구동 방법이 제공된다. 상기 복수의 블록들 내 메모리 셀들의 하나의 블록은 제1 스트링 선택 스위치들과 제2 스트링 선택 스위치들 사이에 채널 라인들을 갖고 상기 제1 스트링 선택 스위치들과 상기 제2 스트링 선택 스위치들 사이의 워드 라인들의 세트를 공유하는 복수의 낸드 스트링들을 포함한다. 선택 블록 내 상기 제1 스트링 선택 스위치들을 통해 상기 채널 라인들에 채널 측 이레이즈 전압이 인가된다. 상기 선택 블록 내 낸드 스트링들에 의해 공유되는 상기 워드 라인들의 상기 세트의 하나 이상의 멤버를 포함하는 선택 서브 세트에 연결된 메모리 셀들 내에 터널링을 유도하기 위해 상기 선택 서브 세트에 워드 라인 측 이레이즈 전압들이 인가된다. 상기 워드 라인들의 상기 세트의 하나 이상의 멤버를 포함하는 비선택 서브 세트에 연결된 메모리 셀들에서 터널링이 금지된다.

Description

서브 블록 이레이즈{SUB-BLOCK ERASE}
본 발명은 고집적 메모리 디바이스들에 관한 것이다. 보다 상세하게는, 본 발명은 스택 메모리 구조(stacked memory structure)들을 이용하는 디바이스들의 동작에 관한 것이다.
집적 회로들 내 디바이스(device)들의 임계 치수(critical dimension)들이 제조 기술들의 인지된 한계들을 향하여 줄어듦에 따라, 설계자들은 보다 큰 저장 용량을 달성하고 보다 낮은 비트(bit) 당 비용을 달성하기 위한 기술들을 찾고 있다. 찾아진(pursued) 기술은 단일 칩 상에 메모리 셀들의 복수의 층들을 포함한다. 메모리 셀들의 복수의 층들을 가진 3D 낸드(three-dimensional NAND) 메모리에서 수행되는 동작들은 리드(read) 동작, 라이트(write) 동작 및 이레이즈(erase) 동작을 포함한다.
일반적으로, 이레이즈 동작들은 메모리 셀들의 블록 단위로 수행된다. 이 때, 고집적 낸드 메모리 특히, 고집적 3D 낸드 메모리의 일반적인 이슈(issue)는 메모리 셀들의 블록 사이즈가 종종 매우 크다는 것이다. 이것은 사용자가 3D 낸드 메모리에 저장된 작은 단위의 코드(code)를 변경하는 것만을 필요로 하는 경우 편리하지 않다. 3D 낸드 메모리들의 집적도가 증가함에 따라, 적층된 층들의 개수는 증가하고, 이것은 보다 큰 블록 사이즈를 초래하며, 이레이즈 동작들에 있어 불편함을 야기시킨다.
따라서, 3D 낸드 메모리들에서 보다 효율적이고 편리한 이레이즈 동작들을 가능하게 하는 기술을 제공하는 것이 바람직하다.
본 발명의 일 목적은 3D 낸드 메모리들에서 보다 효율적이고 편리한 이레이즈 동작들을 가능하게 하는 기술을 제공하는 것이다.
낸드 어레이에서 서브 블록 이레이즈를 수행하기 위한 방법이 제공된다. 이 때, 서브 블록은 후술할 바와 같이 블록 내 메모리 셀들의 반(half) 또는 상기 블록의 다른 일부를 포함할 수 있다. 여기서 사용되는 "블록(block)"은 용어는 이레이즈 동작 동안에 동시에 동작되는 낸드 스트링들의 세트를 말한다. 또한, 모든 낸드 스트링들은 이레이즈 동작 동안에 그라운드 선택 라인(GSL) 상의 그라운드 선택 신호라고 일반적으로 명명되는 공유된 제어 신호에 응답하여 공통 소스 라인이라고 명명되는 라인을 거쳐 기준 전압에 연결(기준 라인이 그라운드가 아닌 전위(potential)들에 연결될 지라도)된다. 또한, 블록 내 모든 낸드 스트링들은 워드 라인들의 공유된 세트에 연결된다. 블록 내 비트 라인들은 스트링 선택 라인(SSL)들의 세트 상의 스트링 선택 신호라고 일반적으로 명명되는 제어 신호에 응답하여 낸드 스트링들에 개별적으로 연결될 수 있다. 블록 이레이즈 동작에 있어, 선택 블록을 위한 모든 스트링 선택 신호들은 동시에 구동되어 블록이 완전히 이레이즈되도록 한다. 또한, 블록들은 종종 집적 회로 상에 구성되고, 블록 이레이즈 동작을 위해 예를 들어, 구조들을 절연시켜 다른 블록으로부터 분리시키는 방식으로 인접하는 블록들로부터 전기적으로 고립될 수 있다.
서브 블록 이레이즈 동작을 포함하는 메모리 셀들의 복수의 블록들을 포함하는 낸드 어레이를 구동시키는 방법이 설명된다. 상기 방법은 단일 층 낸드 어레이들과 다층 또는 3D 낸드 어레이들에 모두 적용될 수 있다.
여기서 설명되는 구동 방법들에서, 블록의 워드 라인들의 세트의 서브 세트를 공유하는 메모리 셀들을 포함하는 서브 블록이 이레이즈될 수 있다. 이 때, 상기 서브 세트는 하나 이상의 멤버를 포함한다. 이러한 방식으로, 블록 내 낸드 스트링들 모두에서 메모리 셀들의 일부가 이레이즈된다. 상기 이레이즈 동작은 메모리 어레이의 블록보다 작은 단위를 이레이즈하도록 구성되고, 그에 따라 동작 유연성(operational flexibility)이 증가한다.
워드 라인들의 바이어싱 배열(biasing arrangement)들을 이용하여 블록이 서브 블록 이레이즈 동작을 위해 논리적으로 또는 물리적으로 2개 이상의 서브 블록들로 나누어질 수 있다. 상기 블록을 위한 그라운드 선택 신호 및 모든 스트링 선택 신호들이 상기 블록을 선택하도록 설정된다. 상기 워드 라인들은 서브 블록이 이레이즈되고 상기 블록의 나머지에 대한 이레이즈는 금지되도록 선택 블록 내에서 바이어스될 수 있다. 하나 이상의 워드 라인들은 다른 워드 라인들에 인가되는 금지 모드(inhibit mode)와 다른 경계 모드(boundary mode)로 구동될 수 있다. 이것은 서브 블록의 이레이즈를 지원한다.
여기서 설명되는 하나의 동작 방법에서, 채널 측 이레이즈 전압은 제1 스트링 선택 스위치들을 통해 선택 블록 내 낸드 스트링들의 채널 라인들에 인가된다. 워드 라인들의 세트의 하나 이상의 멤버를 포함하는 선택 서브 세트에 연결된 메모리 셀들 내에 터널링을 유도하기 위해 워드 라인 측 이레이즈 전압들이 선택 블록 내 낸드 스트링들에 의해 공유된 워드 라인들의 세트의 상기 선택 서브 세트에 인가된다. 선택 블록 내 낸드 스트링들에 의해 공유된 워드 라인들의 세트의 비선택 서브 세트(이 때, 비선택 서브 세트는 워드 라인들의 세트의 하나 이상의 멤버를 포함함)에 연결된 메모리 셀들에서는 터널링이 금지된다. 터널링을 금지시키는 것은 채널 측 이레이즈 전압이 인가될 때 비선택 서브 세트 내 워드 라인들을 플로팅시키는 것을 포함한다.
경계 워드 라인의 일 측에 있는 선택 서브 세트와 경계 워드 라인의 타 측에 있는 비선택 서브 세트 사이에 경계 조건들을 유도하기 위해 바이어스 전압이 워드 라인들의 세트 내 경계 워드 라인에 인가될 수 있다. 경계 조건들은 서브 블록 이레이즈 동작들에서 홀들을 생성하기 위한 전기장들을 전기장들을 포함할 수 있다.
워드 라인들의 세트 내 워드 라인들은 워드 라인 드라이버들에 연결된다. 일 실시예에서, 선택 서브 세트 내 워드 라인들을 위한 워드 라인 드라이버들을 턴온시키고, 선택 서브 세트에 워드 라인 측 이레이즈 전압을 인가하기 위해 제1 제어 전압이 인가될 수 있다. 비선택 서브 세트 내 워드 라인들을 위한 워드 라인 드라이버들의 입력들에 제2 제어 전압과 대등한 글로벌 워드 라인 전압이 인가될 때 비선택 서브 세트 내 워드 라인들을 위한 워드 라인 드라이버들을 턴오프시키기 위해 제2 제어 전압이 인가될 수 있다. 제1 제어 전압과 제2 제어 전압은 서로 상이할 수 있다. 예를 들어, 제1 제어 전압은 제2 제어 전압보다 높을 수 있다. 경계 워드 라인에 바이어스 전압이 인가될 때 경계 워드 라인을 위한 워드 라인 드라이버를 턴온시키기 위해 제3 제어 전압이 인가될 수 있다. 이 때, 제3 제어 전압은 제1 제어 전압과 제2 제어 전압 사이일 수 있다.
다른 실시예에서, 워드 라인 측 이레이즈 전압이 선택 서브 세트에 인가될 때 선택 서브 세트 내 워드 라인들을 위한 워드 라인 드라이버들을 턴온시키기 위해 제어 전압이 인가된다. 비선택 서브 세트 내 워드 라인들을 위한 워드 라인 드라이버들의 입력들에 제어 전압과 대등한 글로벌 워드 라인 전압이 인가될 때 비선택 서브 세트 내 워드 라인들을 위한 워드 라인 드라이버들을 턴오프시키기 위해 동일한 제어 전압이 인가된다. 경계워드 라인을 위한 워드 라인 드라이버를 턴온시키고, 바이어스 전압을 경계 워드 라인에 인가하기 위해 동일한 제어 전압이 인가될 수 있다. 이 때, 바이어스 전압은 워드 라인 측 이레이즈 전압과 글로벌 워드 라인 전압 사이일 수 있다.
채널 라인들은 제1 스트링 선택 스위치들에 연결된 N+ 타입 단자를 가진 드레인 측 및 제2 스트링 선택 스위치들에 연결된 P+ 타입 단자를 가진 소스 측을 포함할 수 있다. 소스 측 전압은 채널 라인들의 소스 측에 인가될 수 있다. 홀들은 낸드 스트링들의 채널 라인들에 제공될 수 있다. 채널 전위는 채널 라인들을 따라 상승할 수 있다.
선택 블록 내 워드 라인들의 세트의 선택 서브 세트에 연결된 메모리 셀들을 이레이즈하기 위한 커맨드에 응답하여, 선택 블록 내 제1 스트링 선택 스위치들을 통해 낸드 스트링들의 채널 라인들에 채널 측 이레이즈 전압이 인가될 수 있고, 선택 블록 내 낸드 스트링들에 의해 공유되는 워드 라인들의 세트의 선택 서브 세트에 연결된 메모리 셀들 내에 터널링을 유도하기 위해 상기 선택 서브 세트에 워드 라인 측 이레이즈 전압들이 인가될 수 있으며, 선택 블록 내 낸드 스트링들에 의해 공유되는 워드 라인들의 세트의 비선택 서브 세트에 연결된 메모리 셀들에서 터널링이 금지될 수 있고, 경계 워드 라인의 일 측에 있는 워드 라인들의 세트의 선택 서브 세트와 경계 워드 라인의 타 측에 있는 워드 라인들의 세트의 비선택 서브 세트 사이에 경계 조건들을 유도하기 위해 워드 라인들의 세트 내 경계 워드 라인에 바이어스 전압이 인가될 수 있다.
본 발명은 3D 낸드 메모리들에서 보다 효율적이고 편리한 이레이즈 동작들을 가능하게 할 수 있다. 한편, 본 발명의 다른 유형들 및 이점들은 아래의 도면, 상세한 설명 및 특허청구범위의 검토를 통해 알 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 셀들 및 바이어스 회로를 채용한 집적 회로 메모리를 나타내는 단순화된 블록도이다.
도 2는 도 1의 집적 회로 메모리와 같은 디바이스에서 사용 가능한 3D 낸드 플래시 메모리 어레이의 일부를 나타내는 개략도이다.
도 3은 3D 수직 게이트(3DVG) 낸드 플래시 메모리 어레이 구조에서 낸드 스트링들의 층들의 스택들을 포함하는 메모리 셀들의 짝수 및 홀수 블록들을 포함한 3D 유닛을 나타내는 사시도이다.
도 4는 도 3의 3D 낸드 플래시 메모리 어레이 구조를 나타내는 예시적인 레이아웃 도면이다.
도 5는 로컬(local) 및 글로벌(global) 워드 라인 드라이버들의 일 구성에 연결된 메모리 셀들의 블록 내 X-Y 평면에서의 예시적인 낸드 스트링들을 나타내는 회로도이다.
도 6은 로컬 및 글로벌 워드 라인 드라이버들의 다른 구성에 연결된 메모리 셀들의 블록 내 X-Y 평면에서의 예시적인 낸드 스트링들을 나타내는 회로도이다.
도 7은 도 6에 도시된 로컬 및 글로벌 워드 라인 드라이버들의 다른 구성을 이용하여 서브 블록 이레이즈 동안 금지된 메모리 셀(inhibited memory cell)들에 연결된 워드 라인들의 프리차징(pre-charging)을 나타내는 타이밍도이다.
도 8은 듀얼 모드 3D 수직 게이트 낸드 메모리 구조를 나타내는 도면이다.
도 9는 낸드 스트링으로서 구성된 채널 라인을 나타내는 평면도이다.
도 10은 낸드 스트링으로서 구성된 듀얼 모드 메모리 구조 내 듀얼 모드 채널 라인을 나타내는 평면도이다.
도 11은 도 5에 도시된 회로와 관련하여 서브 블록 이레이즈 동작들을 설명하기 위한 타이밍도이다.
도 12는 도 6에 도시된 회로와 관련하여 서브 블록 이레이즈 동작들을 설명하기 위한 타이밍도이다.
도 13은 상기 서브 블록 이레이즈 동작을 위해 사용될 수 있는 프로시저(procedure)를 나타내는 순서도이다.
본 발명의 실시예들이 도면들을 참조하여 구체적으로 설명된다. 본 발명을 구체적으로 개시된 구조적인 실시예들 및 방법들로 한정하려는 의도가 없음을 이해하여야 한다. 또한, 본 발명이 다른 특징들, 다른 구성 요소들, 다른 방법들 및 다른 실시예들을 이용하여 실시될 수 있음을 이해하여야 한다. 선호되는 실시예들이 본 발명을 설명하기 위해 제시되고 있으나, 이들은 특허청구범위에 의해 정의되는 본 발명의 범위를 한정하지 않는다. 해당 기술 분야에서 통상의 지식을 가진 자들은 후술할 설명들에 대한 다양한 동등한 변화들을 이해할 수 있을 것이다. 다양한 실시예들에서 유사한 구성 요소들은 유사한 참조 번호들로 공통으로 참조된다.
도 1은 구동될 수 있는 낸드 플래시 메모리 어레이(110)를 포함한 집적 회로(100)를 나타내는 단순화된 블록도이다. 몇몇 실시예들에서, 어레이(110)는 3D 메모리이고, 어레이(100)는 셀들의 복수의 층들을 포함한다. 어레이(110)는 메모리 셀들의 복수의 블록들을 포함할 수 있다. 이 때, 메모리 셀들의 블록은 제1 스트링 선택 스위치들과 제2 스트링 선택 스위치들 사이에 채널 라인들을 가진 복수의 낸드 스트링(NAND string)들을 포함할 수 있다. 복수의 낸드 스트링들은 제1 스트링 선택 스위치들과 제2 스트링 선택 스위치들 사이의 워드 라인들의 세트(set)를 공유한다.
행 디코더(111)는 메모리 어레이(110)에서 행(row)들을 따라 배치된 복수의 워드 라인들(112)에 연결된다. 행 디코더(111)는 메모리 셀들의 선택된 블록(이하, 선택 블록) 내 워드 라인들의 세트에서 각각의 워드 라인들을 구동하는 로컬 워드 라인 드라이버들의 세트를 포함할 수 있다. 로컬 워드 라인 드라이버들의 세트는 로컬 워드 라인 드라이버들의 세트의 제1 서브 세트, 로컬 워드 라인 드라이버들의 세트의 제2 서브 세트 및 경계(boundary) 워드 라인 드라이버를 포함할 수 있다. 로컬 워드 라인 드라이버들의 세트의 제1 서브 세트는 워드 라인들의 세트의 제1 서브 세트를 구동한다. 로컬 워드 라인 드라이버들의 세트의 제2 서브 세트는 워드 라인들의 세트의 제2 서브 세트를 구동한다. 경계 워드 라인 드라이버는 워드 라인들의 세트의 제1 서브 세트와 워드 라인들의 세트의 제2 서브 세트 사이의 워드 라인들의 세트 내 경계 워드 라인을 구동한다.
상기 메모리는 글로벌 워드 라인들의 세트를 포함한다. 글로벌 워드 라인들의 세트는 로컬 워드 라인 드라이버들의 세트의 제1 서브 세트에 연결된 제1 글로벌 워드 라인들 및 경계 워드 라인 드라이버에 연결된 제2 글로벌 워드 라인을 포함한다. 일 실시예에서, 상기 메모리는 제1 글로벌 워드 라인들을 구동하는 글로벌 워드 라인 드라이버를 포함하고, 제1 글로벌 워드 라인들은 로컬 워드 라인 드라이버들의 세트의 제2 서브 세트에 연결된다. 다른 실시예에서, 글로벌 워드 라인들의 세트는 로컬 워드 라인 드라이버들의 세트의 제2 서브 세트에 연결된 제3 글로벌 워드 라인들을 포함하고, 상기 메모리는 제1 글로벌 워드 라인들을 구동하는 제1 글로벌 워드 라인 드라이버 및 제3 글로벌 워드 라인들을 구동하는 제3 글로벌 워드 라인 드라이버를 포함한다.
열 디코더들(116)은 페이지 버퍼들(113)의 세트에 연결(본 실시예에서는 데이터 버스(117)을 거쳐 연결)된다. 글로벌 비트 라인들(114)은 페이지 버퍼들(113)의 세트 및 메모리 어레이(110) 내 열(column)들을 따라 배치된 로컬 비트 라인들(미도시)에 연결된다. 어드레스들은 어드레스 버스(115) 상에서 열 디코더(116) 및 행 디코더(111)로 공급된다. 데이터는 집적 회로 상의 다른 회로(124)(예를 들어, 입출력 포트들을 포함하는 다른 회로)로부터 데이터-인 라인(data-in line)(123)을 거쳐 공급된다. 예를 들어, 집적 회로 상의 다른 회로(124)는 일반 용도의 프로세서(general purpose processor), 특정 용도의 응용 회로(special purpose application circuitry) 또는 어레이(110)에 의해 지원되는 시스템 온-칩 기능을 제공하는 모듈들의 조합일 수 있다. 데이터는 데이터-인 라인(123)을 거쳐 입출력 포트들 또는 집적 회로(100)의 내부 또는 외부에 위치하는 다른 데이터 목적지들로 공급된다.
컨트롤러(본 실시예에서는 상태 머신(state machine)(119)으로 구현됨)는 메모리 셀들의 블록들에 연결된다. 또한, 컨트롤러는 블록(118) 내 전압 서플라이 또는 전압 서플라이들을 통해 제공되거나 생성되는 바이어스 배열 공급 전압(bias arrangement supply voltage)들이 인가되는 것을 제어하는 신호들을 제공하여 상기 어레이 내에서 데이터 상에 다양한 동작들을 수행한다. 이러한 동작들은 프로그램 동작, 블록 이레이즈 동작, 서브 블록 이레이즈 동작 및 리드 동작을 포함한다. 컨트롤러는 해당 기술 분야에서 알려진 특정 용도의 로직 회로를 이용하여 구현될 수 있다. 다른 실시예에서, 컨트롤러는 상기 디바이스의 동작들을 제어하기 위해 컴퓨터 프로그램을 실행하는 일반 용도의 프로세서를 포함한다. 일반 용도의 프로세서는 동일한 집적 회로 상에 구현될 수 있다. 또 다른 실시예에서, 특정 용도의 로직 회로와 일반 용도의 프로세서의 조합이 컨트롤러의 구현을 위해 이용될 수 있다.
컨트롤러는 여기서 설명되는 서브 블록 이레이즈 동작들을 실행하는 로직(logic)을 포함할 수 있다. 예를 들어, 컨트롤러는 음의 F-N 터널링(negative Fowler-Nordheim tunneling)에 의해 홀들이 선택된 서브 블록(이하, 선택 서브 블록) 내 셀들(적어도, 이미 낮은 쓰레시홀드(threshold) 전압을 갖지 않은 서브 블록 내 셀들)의 전하 저장 구조들에 주입되어 쓰레시홀드 전압들이 감소되도록 메모리 셀들의 서브 블록을 바이어스시키는 로직을 포함할 수 있다.
일 실시예에서, 컨트롤러는 선택 블록에서 제1 스트링 선택 스위치들을 통해 낸드 스트링들의 채널 라인들에 채널 측 이레이즈 전압을 인가하는 로직, 선택 블록에서 낸드 스트링들에 의해 공유된 워드 라인들의 세트의 하나 이상의 멤버(member)를 포함하는 제1 서브 세트에 워드 라인 측 이레이즈 전압들을 인가하여 제1 서브 세트에 연결된 메모리 셀들 내에 터널링을 유도하는 로직 및 워드 라인들의 세트의 하나 이상의 멤버를 포함하는 제2 서브 세트에 연결된 메모리 셀들 내에 터널링을 금지(inhibit)시키는 로직을 포함할 수 있다. 터널링을 금지시키는 로직은 채널 측 이레이즈 전압을 인가할 때 제2 서브 세트 내 워드 라인들을 플로팅(float)시키는 로직을 포함할 수 있다.
컨트롤러는 워드 라인들의 세트 내 경계 워드 라인에 바이어스 전압을 인가하여 경계 워드 라인의 일 측에 있는 제1 서브 세트와 경계 워드 라인의 타 측에 있는 제2 서브 세트 사이에 경계 조건(boundary condition)들을 유도하는 로직을 포함할 수 있다. 경계 조건들은 서브 블록 이레이즈 동작들에 있어 홀들의 생성을 위한 전기장(electric field)들을 포함할 수 있다.
낸드 스트링들 내 채널 라인들은 제1 스트링 선택 스위치에 연결된 N+ 타입 단자를 가진 드레인(drain) 측과 제2 스트링 선택 스위치에 연결된 P+ 타입 단자를 가진 소스(source) 측을 포함할 수 있다. 소스 측 전압은 선택 블록 내 채널 라인의 소스 측에 인가될 수 있고, 홀들은 채널 라인에 제공될 수 있으며, 채널 전위(channel potential)는 채널 라인을 따라 높아질 수 있다. 소스 측 전압은 채널 측 이레이즈 전압과 대등(match)할 수 있다.
명확하게 하기 위해, 여기서 사용되는 '프로그램(program)'이란 용어는 메모리 셀의 쓰레시홀드 전압을 증가시키는 동작을 의미한다. 프로그램된 메모리 셀에 저장된 데이터는 논리 '0' 또는 논리 '1'로서 표현될 수 있다. 여기서 사용되는 '이레이즈(erase)'라는 용어는 메모리 셀의 쓰레시홀드 전압을 감소시키는 동작을 의미한다. 이레이즈된 메모리 셀에 저장된 데이터는 프로그램된 상태의 역(inverse)(예를 들어, 논리 '1' 또는 논리 '0')으로 표현될 수 있다. 또한, 멀티비트(multi-bit) 셀들은 다양한 쓰레시홀드 레벨들로 프로그램될 수 있고, 하나의 최저 쓰레시홀드 레벨로 이레이즈될 수 있다. 나아가, 여기서 사용되는 '라이트(write)'라는 용어는 메모리 셀의 쓰레시홀드 전압을 변경시키는 동작을 의미한다. 따라서, '라이트'라는 용어는 프로그램과 이레이즈 모두를 포함하거나 또는 프로그램과 이레이즈의 조합일 수 있다.
도 2는 도 1의 집적 회로 메모리와 같은 디바이스에서 사용 가능한 3D 낸드 플래시 메모리 어레이의 일부를 나타내는 개략도이다. 본 실시예에서, 메모리 셀들의 3개의 층들이 도시되어 있고, 이것은 많은 층들을 포함할 수 있는 p채널 메모리 셀들의 블록을 나타낸다.
워드라인들(WL0~WL(i-1), WL(bnd), WL(i+1)~WL63)을 포함하는 복수의 워드 라인들이 제1 방향을 따라 병렬로 연장된다. 도 2에는 워드 라인들(WL(i-1), WL(bnd), WL(i+1))이 도시되어 있다. 도 5 및 도 6에는 워드 라인들(WL0~WL(i-1), WL(bnd), WL(i+1)~WL63)이 도시되어 있다. 워드 라인들은 행 디코더(261)와 전기적으로 통하고, 도 5 및 도 6에 도시된 바와 같이, 행 디코더(261)는 글로벌 워드 라인 디코더(590) 및 로컬 워드 라인 디코더(580)를 포함할 수 있다. 워드 라인들은 낸드 스트링들로서 직렬로 배치된 메모리 셀들의 게이트들에 연결된다. 도 2에 도시된 바와 같이, 각각의 워드 라인은 상기 워드 라인 아래에 있는 다양한 층들 각각에 있는 메모리 셀들의 게이트들에 수직으로 연결된다.
도 5 및 도 6에 도시된 바와 같이, 경계 워드 라인(예를 들어, WL(bnd))은 워드 라인들(WL(i+1), ..., WL59~WL63)을 포함하는 워드 라인들의 세트의 하나 이상의 멤버를 포함하는 워드 라인들의 세트의 제1 서브 세트와 워드 라인들(WL0~WL4, ..., WL(i-1))을 포함하는 워드 라인들의 세트의 하나 이상의 멤버를 포함하는 워드 라인들의 세트의 제2 서브 세트 사이에 위치한다. 경계 워드 라인을 이용한 서브 블록 이레이즈 동작들은 도 5 및 도 6과 도 11 및 도 12를 참조하여 설명하기로 한다.
도 2, 도 4, 도 5, 도 6, 도 9 및 도 10에 메모리 셀들의 블록을 위한 워드 라인들의 세트의 제1 서브 세트, 제2 서브 세트 및 경계 워드 라인이 도시되어 있으나, 여기서 설명되는 기술은 메모리 셀들의 블록 내 워드 라인들의 세트를 하나 이상의 경계 워드 라인들을 가진 둘 이상의 서브 세트들로 나눌 수 있다. 예를 들어, 메모리 셀들의 블록 내 워드 라인들의 세트는 3개의 경계 워드 라인들을 가진 4개의 서브 세트들, 7개의 경계 워드 라인들을 가진 8개의 서브 세트들, 15개의 경계 워드 라인들을 가진 16개의 서브 세트들 등으로 나누어질 수 있다.
복수의 로컬 비트 라인들이 열들을 따라 배치되어 메모리 어레이의 다양한 층들에서 낸드 스트링들을 형성한다. 도 2에 도시된 바와 같이, 상기 어레이는 제3 층의 로컬 비트 라인(BL31), 제2 층의 로컬 비트 라인(B21) 및 제1 층의 로컬 비트 라인(BL11)을 포함한다. 메모리 셀들은 상응하는 워드 라인들과 상응하는 로컬 비트 라인들 사이에 유전성 전하 트랩핑 구조(dielectric charge trapping structure)들을 갖는다. 본 실시예에서는 설명을 간단하게 하기 위해 낸드 스트링 내에 3개의 메모리 셀들이 존재하는 것으로 도시되어 있다. 예를 들어, 제3 층의 로컬 비트 라인(BL31)에 의해 형성된 낸드 스트링은 메모리 셀들(220, 222, 224)을 포함한다. 일반적인 구현에서, 낸드 스트링은 16개, 32개, 64개 또는 그보다 많은 워드 라인들에 각각 연결된 16개, 32개, 64개 또는 그보다 많은 메모리 셀들을 포함할 수 있다.
스트링 선택 라인들(SSLn-1, SSLn, SSLn+1)을 포함하는 복수의 스트링 선택 라인들은 스트링들의 그룹을 선택하는 그룹 디코더(258)와 전기적으로 통한다. 이 때, 그룹 디코더(258)는 행 디코더(261)의 일부일 수 있다. 스트링 선택 라인들은 메모리 셀 낸드 스트링들의 제1 말단들에 배치된 제1 스트링 선택 스위치들의 게이트들에 연결된다. 도 2에 도시된 바와 같이, 스트링 선택 라인들 각각은 다양한 층들 각각에 있는 스트링 선택 스위치들의 열(column)의 게이트들에 수직으로 연결된다. 예를 들어, 스트링 선택 라인(SSLn+1)은 3개의 층들에 있는 스트링 선택 스위치들(210, 212, 214)의 게이트들에 연결된다.
특정 층의 로컬 비트 라인들은 상응하는 스트링 선택 스위치들에 의해 상기 특정 층에서 익스텐션(extension)에 선택적으로 연결된다. 이 때, 상기 엑스텐션은 비트 라인 패드를 이용하여 구현될 수 있다. 예를 들어, 제3 층의 로컬 비트 라인들은 제3 층에서 상응하는 스트링 선택 스위치들에 의해 익스텐션(240)에 선택적으로 연결된다. 마찬가지로, 제2 층의 로컬 비트 라인들은 익스텐션(242)에 선택적으로 연결되고, 제1 층의 로컬 비트 라인들은 익스텐션(244)에 선택적으로 연결된다.
각 층의 익스텐션은 상응하는 글로벌 비트 라인에 연결된 수직 커넥터(vertical connector)에 컨택하기 위한 상응하는 컨택 패드를 포함한다. 예를 들어, 제3 층의 익스텐션(240)은 컨택 패드(230) 및 수직 커넥터(200)를 통해 글로벌 비트 라인(GBLn-1)에 연결된다. 제2 층의 익스텐션(242)은 컨택 패드(232) 및 수직 커넥터(202)를 통해 글로벌 비트 라인(GBLn)에 연결된다. 제3 층의 익스텐션(244)은 컨택 패드(234) 및 수직 커넥터(204)를 통해 글로벌 비트 라인(GBLn+1)에 연결된다.
글로벌 비트 라인들(GBLn-1, GBLn, GBLn+1)은 상기 어레이에서 추가적인 블록들(미도시)에 연결되고, 페이지 버퍼(263)로 연장된다.
블록 선택 트랜지스터들(때때로 제2 스트링 선택 스위치들로 명명됨)은 낸드 스트링들의 제2 말단들에 배치된다. 예를 들어, 블록 선택 스위치(260)는 메모리 셀들(220, 222, 224)에 의해 형성된 낸드 스트링의 제2 말단에 배치된다. 그라운드 선택 라인(GSL)은 블록 선택 스위치들의 게이트들에 연결된다. 그라운드 선택 라인(GSL)은 행 디코더(261)와 전기적으로 통하여 여기서 설명되는 동작들 동안에 바이어스 전압들을 수신한다.
블록 선택 트랜지스터들은 블록 내 모든 낸드 스트링들의 제2 말단들을 공통 소스 라인(CSL)에 선택적으로 연결시키기 위해 사용된다. 공통 소스 라인(CSL)은 여기서 설명되는 동작들 동안에 바이어스 회로(여기서는 미도시)로부터 바이어스 전압들을 수신한다. 여기서 설명되는 몇몇 동작들에서, 공통 소스 라인(CSL)은 전통적인 '소스(source)' 역할을 하기 보다는 낸드 스트링의 반대 말단에 연결된 비트 라인의 전압보다 절대 크기(absolute magnitude) 측면에서 더 큰 기준 전압으로 바이어스된다.
상기 블록들은 블록들의 행들 및 블록들의 열들을 포함하는 블록들의 어레이 내에 배치될 수 있다. 행에 있는 블록들은 워드 라인들(WL0~WL(i-1), WL(bnd), WL(i+1)~WL63) 및 그라운드 선택 라인들(GSL)의 동일한 세트들을 공유할 수 있다. 열에 있는 블록들은 글로벌 비트 라인들(GBLn-1, GBLn, GBLn+1)의 동일한 세트들을 공유할 수 있다. 이러한 방식으로, 3D 디코딩 네트워크가 만들어지고, 페이지의 일부인 선택된 메모리 셀들이 하나의 워드 라인을 이용하여 액세스(access)될 수 있으며, 글로벌 비트 라인들(GBLn-1, GBLn, GBLn+1)의 세트와 하나의 스트링 선택 라인은 글로벌 비트 라인들(GBLn-1, GBLn, GBLn+1)의 세트 상에서 병렬로 각 층에서 선택된 셀들로부터의 데이터를 전달할 수 있다.
도 2에 도시된 어레이는 상기 어레이의 동일 층에 주어진 스트링 내 모든 셀들을 가진 수평적 구성으로 구현된 p채널 낸드 스트링들을 포함한다. 다른 3D 배치들에서는, 상기 낸드 스트링들은 수직적 구성으로 구현될 수 있다. 몇몇 실시예들에서, 상기 낸드 스트링들은 셀들 사이에 p타입 단자들이 없는 정션 프리(junction free)일 수 있다. p타입 단자들은 비트 라인 익스텐션들(예를 들어, 라인(244))에 연결된 스트링 선택 라인 트랜지스터들(예를 들어, 210)의 사이드(side)들 및 공통 소스 라인(CSL)에 연결된 그라운드 선택 라인 스위치들(예를 들어, 260)의 사이드들에만 구현될 수 있다. 상태 머신(269)은 메모리 어레이를 제어하도록 구성되고, 회로가 프로그램 동작, 블록 이레이즈 동작, 서브 블록 이레이즈 동작 및 리드 동작을 수행하는 것을 지원한다.
도 3은 3D 수직 게이트(3DVG) 낸드 플래시 메모리 어레이 구조에서 낸드 스트링들의 층들의 스택들을 포함하는 메모리 셀들의 짝수 및 홀수 블록들을 포함한 3D 유닛을 나타내는 사시도이다. 3D 낸드 플래시 메모리 어레이 구조는 본 출원인의 2013년 8월 6일자로 등록된 미국등록특허 제8,503,213호에 설명되어 있다. 미국등록특허 제8,503,213호는 여기서 충분히 설명된 것처럼 여기에 참조로 병합된다. 절연 물질은 추가적인 구조를 노출시키기 위해 도면으로부터 제거된다. 예를 들어, 절연층들은 스택(stack)들 내 낸드 스트링들 사이로부터 제거되고, 낸드 스트링들의 스택들 사이로부터 제거된다.
다른 3D 낸드 구조들은 본 출원인의 2014년 5월 21일자로 출원되어 펜딩(pending) 중인 미국특허출원 제14/284,306호 및 2014년 12월 24일자로 출원되어 펜딩 중인 미국특허출원 제14/582,963호에서 설명되고 있는 것과 같은 수직 채널 낸드 어레이들로 명명될 수 있다. 미국특허출원 제14/284,306호 및 미국특허출원 제14/582,963호는 여기서 충분히 설명된 것처럼 여기에 참조로 병합된다. 수직 채널 낸드 어레이들은 또한 여기서 설명되는 블록들을 포함하고, 여기서 설명되는 바이어싱 기술들을 이용한 서브 블록 이레이즈를 위해 구성되고 동작한다.
수직 채널 및 수직 게이트 구조들 내 3D 낸드 플래시 메모리 어레이는 스택 메모리 구조들을 포함하고, 상기 스택 메모리 구조들은 밀도가 높은 구성에 위치하는 복수의 메모리 셀들을 갖는 어레이를 만든다.
도 3에 도시된 수직 게이트의 실시예에서, 다층 어레이의 블록은 절연층 상에 형성되고, 복수의 워드 라인들(325-1~325-N)을 포함한다. 상기 스택들은 채널 라인들(예를 들어, 첫 번째 짝수 페이지 스택 내 312, 313, 314, 315)을 포함한다. 채널 라인들(312, 313, 314, 315)의 스택은 계단 패드들(stairstep pads)(312A, 313A, 314A, 315A)에 의해 일 말단에서 끝나고(terminated), 스트링 선택 라인 스위치들(319), 그라운드 선택 라인(GSL)(326), 워드 라인들(WL)(325-1~325-N), 그라운드 선택 라인(GSL)(327)을 통과하며, 소스 라인(328)에 의해 타 말단에서 끝난다. 채널 라인들(312, 313, 314, 315)의 스택은 계단 패드들(302B, 303B, 304B, 305B)에 닿지 않는다. 따라서, 짝수 블록은 짝수 그라운드 선택 라인(GSL) 및 모든 워드 라인들을 공유하고, 홀수 블록은 홀수 그라운드 선택 라인(GSL) 및 모든 워드 라인들을 공유한다. 본 실시예에서, 짝수 및 홀수 블록들은 N/2 비트 라인들로 동작하기 위해 N 스트링들을 하나의 단위로 하여 인터리빙(interleaving)된다. 짝수 및 홀수 블록들 내 메모리 셀들의 인터리빙된 스트링들의 가까움 때문에, 본 구성에서의 짝수 및 홀수 블록들은 이레이즈 동작을 위해 함께 구동될 수 있다. 다른 실시예에서, 인터리빙된 짝수 및 홀수 스택들이 사용되지 않을 수 있다.
첫 번째 홀수 페이지 스택 내 채널 라인들(302, 303, 304, 305)의 스택은 계단 패드들(302B, 303B, 304B, 305B)에 의해 일 말단에서 끝나고, 스트링 선택 라인 스위치들(309), 그라운드 선택 라인(327), 워드 라인들(325-N~325-1), 그라운드 선택 라인(326)을 통과하며, 소스 라인(도면의 다른 부분들에 의해 가려져 있음)에 의해 타 말단에서 끝난다. 채널 라인들(302, 303, 304, 305)의 스택은 계단 패드들(312A, 313A, 314A, 315A)에 닿지 않는다.
전체 구조의 뒤에서 앞으로 갈수록 1에서 N으로 올라가는 도시된 워드 라인 넘버링(numbering)은 짝수 메모리 페이지들 상에서 스트링 선택 라인(SSL)에서 그라운드 선택 라인(GSL)으로 진행하는 시퀀스에도 적용된다. 홀수 메모리 페이지들을 위해서는, 전체 구조의 앞에서 뒤로 갈수록 N에서 1로 내려가는 워드 라인 넘버링이 홀수 메모리 페이지들 상에서 스트링 선택 라인(SSL)에서 그라운드 선택 라인(GSL)으로 진행하는 시퀀스에도 적용된다.
계단 패드들(312A, 313A, 314A, 315A)은 짝수 페이지들에서 채널 라인들(예를 들어, 채널 라인들(312, 313, 314, 315))을 끝나게 한다. 도시된 바와 같이, 이러한 계단 패드들(312A, 313A, 314A, 315A)은 디코딩 회로와의 연결을 위해 서로 다른 비트 라인들에 전기적으로 연결되어 상기 어레이 내 메모리 셀들의 층들을 선택한다. 이러한 계단 패드들(312A, 313A, 314A, 315A)은 복수의 스택들이 정의됨(defined)과 동시에 패터닝(patterning)될 수 있다.
계단 패드들(302B, 303B, 304B, 305B)은 홀수 페이지들에서 채널 라인들(예를 들어, 채널 라인들(302, 303, 304, 305))을 끝나게 한다. 도시된 바와 같이, 이러한 계단 패드들(302B, 303B, 304B, 305B)은 디코딩 회로와의 연결을 위해 서로 다른 비트 라인들에 전기적으로 연결되어 상기 어레이 내 메모리 셀들의 층들을 선택한다. 이러한 계단 패드들(302B, 303B, 304B, 305B)은 복수의 스택들이 정의됨과 동시에 패터닝될 수 있다.
채널 라인들의 어느 하나의 스택은 블록의 일 말단 상의 계단 패드들(312A, 313A, 314A, 315A) 또는 블록의 다른 말단 상의 계단 패드들(302B, 303B, 304B, 305B)에 연결된다. 그러나, 채널 라인들의 상기 스택은 일 말단 상의 계단 패드들(312A, 313A, 314A, 315A)과 블록의 다른 말단 상의 계단 패드들(302B, 303B, 304B, 305B)에 같이 연결되지 않는다. 블록들의 어레이 내 다른 블록들은 블록 내 채널 라인들을 함께 연결하는 계단 패드들 및 채널 라인들의 분리된 스택들의 사용에 의해 다른 하나로부터 전기적으로 고립될 수 있다. 분리된 스택들 사이에는 절연 물질이 위치한다. 이러한 방식으로, 분리된 블록들의 제어 신호들이 개별적으로 디코딩되는 경우, 분리된 블록들은 이레이즈를 위해 독립적으로 구동될 수 있다.
워드 라인들과 유사하게, 그라운드 선택 라인들(326, 327)은 복수의 스택들에 등각(conformal)일 수 있다.
채널 라인들의 모든 스택은 계단 패드들의 세트에 의해 일 말단에서 끝나게 되고, 소스 라인에 의해 다른 말단에서 끝나게 된다. 예를 들어, 채널 라인들(312, 313, 314, 315)의 스택은 계단 패드들(312A, 313A, 314A, 315A)에 의해 일 말단에서 끝나게 되고, 소스 라인(328)에 의해 다른 말단에서 끝나게 된다. 도면의 가까운 말단에서, 채널 라인들의 모든 다른 스택은 계단 패드들(302B, 303B, 304B, 305B)에 의해 끝나게 되고, 분리된 소스 라인에 의해 끝나게 된다. 도면의 먼 말단에서, 채널 라인들의 모든 다른 스택은 계단 패드들(312A, 313A, 314A, 315A)에 의해 끝나게 되고, 분리된 소스 라인에 의해 끝나게 된다.
비트 라인들과 스트링 선택 라인들은 금속층들(ML1, ML2, ML3)에서 형성된다. 메모리 셀들의 각 스트링을 위한 로컬 비트 라인들은 채널 라인들에 의해 형성된다.
메모리 셀 트랜지스터들은 채널 라인들과 워드 라인들(325-1~325-N) 사이에서 메모리 물질(memory material)로 형성된다. 이러한 트랜지스터들에서, 채널 라인(예를 들어, 313)은 상기 디바이스의 채널 영역으로서 동작한다. 스트링 선택 라인 스위치들(예를 들어, 319, 309)은 워드 라인들(325-1~325-N)이 정의되는 단계에서 패터닝된다. 규소 화합물(silicide)의 층은 워드 라인들, 그라운드 선택 라인들의 표면(top surface)을 따라 형성될 수 있다. 규소 화합물의 층은 게이트 구조물들 상부에 형성될 수 있다. 메모리 물질의 층은 상기 트랜지스터들을 위한 게이트 유전체(gate dielectric)로서 동작할 수 있다. 이러한 트랜지스터들은 상기 어레이에서 특정 스택들을 선택하기 위한 디코딩 회로에 연결되는 스트링 선택 게이트들로서 동작할 수 있다.
3D 낸드 메모리들의 일반적인 이슈는 메모리 셀들의 블록 사이즈가 종종 너무 크다는 것이다. 3D 낸드 메모리들의 집적도가 높아질수록 스택들 내 층들의 개수는 증가하고, 이것은 블록 이레이즈 동작들을 위한 보다 느려진 타이밍 규격(timing specification) 및 보다 큰 블록 사이즈를 초래한다. 사용자가 3D 낸드 메모리 내 메모리 셀들의 서브 블록에 저장된 작은 단위의 코드를 변경시키는 것만을 필요로 할 때, 블록 이레이즈 동작들을 위한 보다 느려진 타이밍 규격은 3D 낸드 메모리의 성능을 저하시키게 된다.
본 기술에서, 복수의 낸드 스트링들에 의해 공유된 워드 라인들의 세트는 제1 서브 세트와 제2 서브 세트로 나누어질 수 있다. 이 때, 제1 서브 세트 및 제2 서브 세트 중 하나에 연결된 메모리 셀들은 이레이즈되도록 허용되고, 제1 서브 세트 및 제2 서브 세트 중 다른 하나에 연결된 메모리 셀들 내에서는 터널링(tunneling)이 금지된다. 그 결과, 블록 내 모든 메모리 셀들이 아닌 오직 일부만이 서브 블록 이레이즈 동작에서 이레이즈된다. 따라서, 블록 이레이즈 동작들을 위한 타이밍 규격보다 더 빠른 서브 블록 이레이즈 동작들을 위한 타이밍 규격이 가능해지고, 3D 낸드 메모리의 성능이 향상된다.
도 4는 도 3의 3D 낸드 플래시 메모리 어레이 구조를 나타내는 예시적인 레이아웃 도면이다. 3D 낸드 플래시 메모리 어레이 구조는 메모리 셀들의 복수의 블록들을 포함한다. 메모리 셀들의 블록은 제1 스트링 선택 라인 스위치들(예를 들어, SSL)과 제2 스트링 선택 라인 스위치들(예를 들어, GSL) 사이에 채널 라인들을 가진 복수의 낸드 스트링들을 포함한다. 이 때, 복수의 낸드 스트링들은 제1 스트링 선택 스위치들과 제2 스트링 선택 스위치들 사이의 워드 라인들의 세트(예를 들어, WL0~WL63)를 공유한다.
도 4의 레이아웃 도면에서, 채널 라인들의 스택들은 쇄선 경계(dot-dash border)들에 해당하는 수직 스트립(vertical strip)들로 도시되어 있다. 채널 라인들의 인접하는 스택들은 짝수 및 홀수 오리엔테이션(orientation)들 사이에서 교번한다. 채널 라인들의 모든 홀수 스택(예를 들어, 411)은 상부에 있는 비트 라인 컨택 패드 구조로부터 하부에 있는 홀수 소스 라인으로 연장된다. 채널 라인들의 모든 짝수 스택(예를 들어, 412)은 하부에 있는 비트 라인 컨택 패드 구조로부터 상부에 있는 짝수 소스 라인으로 연장된다.
수평 워드 라인들 및 수평 그라운드 선택 라인들(GSL(even), GSL(odd))이 채널 라인들의 스택들 위에 놓인다(overlie). 또한, 스트링 선택 라인 스위치들이 채널 라인들의 스택들 위에 놓인다. 홀수 스트링 선택 라인 스위치들은 채널 라인들의 상부 말단에서 채널 라인들의 모든 다른 스택 위에 놓이고, 짝수 스트링 선택 라인 스위치들은 채널 라인들의 하부 말단에서 채널 라인들의 모든 다른 스택 위에 놓인다. 실시예에 따라, 스트링 선택 라인 스위치들은 채널 라인들의 어떠한 스택과 상기 스택의 상응하는 비트 라인 컨택 계단 패드들 사이의 전기적인 연결을 제어한다.
도 4의 실시예에 도시된 바와 같이, 워드 라인들(WL0~WL(i-1), WL(bnd), WL(i+1)~WL63)을 포함하는 복수의 워드 라인들은 제1 방향을 따라 병렬로 연장된다. 워드 라인들(WL0~WL2, WL(i-1), WL(bnd), WL(i+1), WL62~WL63)이 도 2에 도시되어 있다. 워드 라인들(WL0~WL(i-1), WL(bnd), WL(i+1)~WL63)이 도 5 및 도 6에 도시되어 있다. 워드 라인들은 행 디코더(161)(도 2에 도시)와 전기적으로 연결된다. 워드 라인들은 낸드 스트링들로서 직렬로 배치된 메모리 셀들의 게이트들에 연결된다.
경계 워드 라인(예를 들어, WL(bnd))은 워드 라인들(WL(i+1), ..., WL62~WL63)을 포함하는 이레이즈를 위한 워드 라인들의 세트의 제1 서브 세트와 워드 라인들(WL0~WL2, ..., WL(i-1))을 포함하는 금지를 위한 워드 라인들의 세트의 제2 서브 세트 사이에 위치한다. 경계 워드 라인을 이용한 서브 블록 이레이즈 동작들은 도 5, 도 6, 도 11 및 도 12를 참조하여 설명하기로 한다.
수직으로 연장된 스트링 선택 라인들(ML1 SSL)이 워드 라인들, 그라운드 선택 라인들 및 스트링 선택 라인 스위치들 위에 놓인다. 수평하게 연장된 스트링 선택 라인들(ML2 SSL)이 상기 스트링 선택 라인들(ML1 SSL) 위에 놓인다. 구조를 쉽게 볼 수 있도록 스트링 선택 라인들(ML2 SSL)이 상응하는 스트링 선택 라인들(ML1 SSL)에서 끝나는 것으로 도시되어 있으나, 스트링 선택 라인들(ML2 SSL)은 수평으로 더 길게 연장될 수 있다. 스트링 선택 라인들(ML2 SSL)은 상기 디코더로부터의 신호들을 전달하고, 스트링 선택 라인들(ML1 SSL)은 이러한 디코더 신호들을 특정 스트링 선택 라인 스위치들에 연결하여 채널 라인들의 특정 스택들을 선택한다.
또한, 소스 라인들(짝수 및 홀수)이 스트링 선택 라인들(ML1 SSL) 위에 놓인다.
나아가, 상부와 하부에서 단차 컨택 구조들(stepped contact structures)에 연결되는 비트 라인들(ML3)(미도시)이 스트링 선택 라인들(ML2 SSL) 위에 놓인다. 상기 단차 컨택 구조들을 통해 비트 라인들이 채널 라인들의 특정 층들을 선택한다.
특정 비트 라인들은 채널 라인들의 서로 다른 층들에 전기적으로 연결된다. 특정 비트 라인들의 스트링 선택 라인들은 특정 비트 라인들을 채널 라인들의 서로 다른 층들에 연결시키기 위해 바이어스될 수 있다.
서브 블록 이레이즈 바이어스 배열 하에서, 채널 측 이레이즈 전압이 복수의 비트 라인들에 인가될 수 있다. 복수의 비트 라인들은 메모리 셀들의 블록 내 복수의 낸드 스트링들의 채널 라인들(예를 들어, 411, 412)에 연결된다. 이 때, 복수의 낸드 스트링들은 워드 라인들의 세트(예를 들어, WL0~WL2, WL(i-1), WL(bnd), WL(i+1), WL62~WL63)를 공유한다. 바이어스 전압은 경계 조건들을 유도하기 위해 워드 라인들의 세트 내 경계 워드 라인(예를 들어, WL(bnd)) 상에 인가될 수 있다. 워드 라인 측 이레이즈 전압은 제1 서브 세트에 연결된 메모리 셀들 내에 홀 터널링(hole tunneling)을 유도하기 위해 경계 워드 라인(WL(bnd))의 일 측 상에서 워드 라인들의 세트(예를 들어, WL(i+1)~WL63)의 제1 서브 세트에 인가될 수 있다. 홀 터널링은 워드 라인들의 세트(예를 들어, WL0~WL2, WL(i-1))의 제2 서브 세트에 연결된 메모리 셀들 내에서는 금지된다. 홀 터널링을 금지하는 것은 채널 측 이레이즈 전압을 인가할 때 제2 서브 세트 내 워드 라인들을 플로팅시키는 것을 포함할 수 있다.
도 3의 수직 게이트 3D 구조에서, 상기 메모리는 메모리 셀들의 복수의 페이지들을 포함한다. 이 때, 본 발명을 설명하기 위하여 페이지는 단일 스트링 선택 라인 스위치에 의해 선택된 채널 라인들의 하나의 스택 내 메모리 셀들을 포함하는 구조(여기서, 각 채널은 계단 패드들을 거쳐 상응하는 비트 라인에 연결됨)로 정의될 수 있다. 어레이 페이지는 병렬로 동작되는 서로 다른 블록들로부터의 복수의 페이지들로 정의될 수 있다. 페이지 및 페이지에 액세스하기 위해 인가되는 디코딩의 정의는 특정 메모리 아키텍처에 적합하게 달라질 수 있다. 메모리 구조는 N개의 비트 라인들의 세트가 병렬로 연결된 페이지 프로그램 버퍼를 포함할 수 있다. 페이지 프로그램 버퍼는 여기서 설명되는 프로그램 및 프로그램 검증 단계들에서 사용된다. 도시된 실시예에서, 메모리 셀들의 4개의 층들이 존재하고, 이들은 페이지 당 4개의 비트 라인들을 위해 제공된다. 다른 예들에서, 다른 개수의 층들이 존재한다. 여기서 고려되는 일 실시예에서, 8개의 짝수 스택들과 8개의 홀수 스택들을 가진 8개의 층들이 존재할 수 있다. 이것은 메모리 블록이 각각 8 비트들인 16개의 페이지들을 포함하게 할 수 있다.
메모리 단위는 블록들의 행을 가로지르는 각 워드 라인에 의해 선택되는 블록들의 행 내 각 페이지로부터 4 비트들을 포함하는 더 넓은 어레이 페이지들을 설정하기 위해 좌우로 반복될 수 있다. 블록들의 행에 N*8 메가바이트(megabytes)의 데이터를 저장하는 대표적인 구성에 있어서, 집적 회로는 8000개의 글로벌 비트 라인들을 포함할 수 있다. 이 때, 8000개의 글로벌 비트 라인들은 셀들의 1000개의 나란히 서있는 블록들(side-by-side blocks)의 행들 위에 놓여있고, 상기 셀들 각각은 짝수/홀수 배치에서 8개의 글로벌 비트 라인들에 연결된 512개의 N비트 셀들의 16 페이지들을 가진다. 블록들의 각 행은 64개의 워드 라인들을 가질 수 있고, 짝수 및 홀수 블록들 각각에서 256개의 셀들을 만드는 8개 층들의 깊이(depth)를 가질 수 있다. 따라서, 단일 블록에서 스트링 선택 라인 신호에 의해 선택된 단일 8층 스트립(single eight layer strip)은 512(즉, 64*8)개의 셀들을 포함하고, 상기 셀들 각각은 다중 비트들의 데이터를 저장한다. 이러한 16개의 스트립들의 블록은 8K 셀들을 가질 수 있다.
일반적으로, 이레이즈 동작들이 메모리 셀들의 블록들(이 때, 각 블록은 낸드 스트링들의 많은 스택들을 포함함) 단위로 수행된다. 3D 낸드 메모리들의 일반적인 이슈는 메모리 셀들의 블록 사이즈가 종종 매우 크다는 것이다. 3D 낸드 메모리들의 집적도가 높아질수록 상기 스택들 내 층들의 개수는 증가하고, 이것은 더 큰 블록 사이즈들을 초래하며, 블록 이레이즈 동작들을 위한 더 느린 타이밍 규격을 초래한다. 사용자가 3D 낸드 메모리 내 메모리 셀들의 서브 블록에 저장된 작은 단위의 코드를 변경시키는 것만을 필요로 할 때 블록 이레이즈 동작들을 위한 더 느린 타이밍 규격은 3D 낸드 메모리의 성능을 저하시킨다.
본 기술에서, 복수의 낸드 스트링들에 의해 공유된 워드 라인들의 세트는 제1 서브 세트와 제2 서브 세트로 나누어질 수 있다. 이 때, 제1 서브 세트 및 제2 서브 세트 중 하나에 연결된 메모리 셀들의 서브 블록이 이레이즈되도록 허용되고, 제1 서브 세트 및 제2 서브 세트 중 다른 하나에 연결된 메모리 셀들 내에서는 터널링이 금지된다. 그 결과, 블록 내 모든 메모리 셀들이 아닌 오직 일부만이 서브 블록 이레이즈 동작에서 이레이즈된다. 따라서, 블록 이레이즈 동작들을 위한 타이밍 규격보다 더 빠른 서브 블록 이레이즈 동작들을 위한 타이밍 규격이 가능해지고, 3D 낸드 메모리의 성능이 향상된다.
도 5는 3D 메모리에서 로컬 및 글로벌 워드 라인 드라이버들의 일 구성에 연결된 메모리 셀들의 블록 내 X-Y 평면에서의 예시적인 낸드 스트링들을 나타내는 회로도이다. 낸드 스트링들은 메모리 셀들의 4개의 페이지들(즉, Page 0, Page 1, Page 2, Page 3)에 상응한다. 낸드 스트링들은 도 2에 도시된 것과 같이 3D 어레이의 동일한 층에 위치할 수 있다. 이 때, 낸드 스트링들은 짝수 및 홀수 페이지들을 위한 짝수 및 홀수 그라운드 선택 라인들을 공유하고, 도 2의 도시된 것과 같은 블록의 대향하는 말단들 상의 짝수 및 홀수 비트 라인 컨택 구조들에서의 글로벌 비트 라인들(BL-N) 및 짝수 및 홀수 공통 소스 라인들(520, 521)에 연결된 분리된 스트링 선택 라인들을 갖는다. 이러한 스트링들은 각각의 제1 스트링 선택 스위치들(예를 들어, 530, 531, 532, 533)(또한, 스트링 선택 라인 스위치들로 명명됨)에 의해 상응하는 글로벌 비트 라인들(BL-0~BL-3)에 연결된다. 이러한 스트링들은 각각의 제2 스트링 선택 스위치들(예를 들어, 540, 541)(또한, 그라운드 선택 스위치들로 명명됨)에 의해 상기 평면을 위한 짝수 또는 홀수 공통 소스 라인에 연결된다. 메모리 셀들의 블록 내 복수의 낸드 스트링들은 제1 스트링 선택 스위치들과 제2 스트링 선택 스위치들 사이에 채널 라인들을 갖고, 제1 스트링 선택 스위치들과 제2 스트링 선택 스위치들 사이의 워드 라인들의 세트(예를 들어, WL0~WL4, ..., WL(i-1), WL(bnd), WL(i+1), ..., WL59~WL63)를 공유한다.
상기 메모리는 메모리 셀들의 선택 블록 내 워드 라인들의 세트에서 각각의 워드 라인들을 구동하는 로컬 워드 라인 드라이버(LWLD로 축약)들의 세트(예를 들어, 560~572)를 포함한다. 로컬 워드 라인 드라이버들의 세트는 로컬 워드 라인 드라이버들의 세트의 제1 서브 세트(예를 들어, 567~572), 로컬 워드 라인 드라이버들의 세트의 제2 서브 세트(예를 들어, 560~565) 및 경계 워드 라인 드라이버(예를 들어, 566)을 포함할 수 있다. 로컬 워드 라인 드라이버들의 세트의 제1 서브 세트(예를 들어, 567~572)는 워드 라인들(WL(i+1), ..., WL59~WL63)을 포함하는 워드 라인들의 세트의 제1 서브 세트를 구동한다. 로컬 워드 라인 드라이버들의 세트의 제2 서브 세트(예를 들어, 560~565)는 워드 라인들(WL0~WL4, ..., WL(i-1))을 포함하는 워드 라인들의 세트의 제2 서브 세트를 구동한다. 경계 워드 라인 드라이버(예를 들어, 566)는 워드 라인들의 세트의 제1 서브 세트와 워드 라인들의 세트의 제2 서브 세트 사이의 워드 라인들의 세트 내 경계 워드 라인(예를 들어, WL(bnd))을 구동한다.
상기 메모리는 로컬 워드 라인 드라이버들의 세트의 제1 서브 세트와 로컬 워드 드라이버들의 세트의 제2 서브 세트에 연결된 제1 글로벌 워드 라인들(예를 들어, 511g) 및 경계 워드 라인 드라이버에 연결된 제2 글로벌 워드 라인(예를 들어, 516g)을 포함하는 글로벌 워드 라인들의 세트를 포함한다. 상기 메모리는 글로벌 워드 라인 드라이버(예를 들어, 511)를 포함한다. 글로벌 워드 라인 드라이버(예를 들어, 511)는 N개의 제1 글로벌 워드 라인들(511g)을 구동한다. 예를 들어, N개의 제1 글로벌 워드 라인들(511g)에는 로컬 워드 라인 디코더 및 로컬 워드 라인 드라이버들에 의해 선택 블록들로 연결되기 위해 병렬로 제공되는 N개의 글로벌 워드 라인 신호들이 존재한다. 또한, 상기 메모리는 제2 글로벌 워드 라인(516g) 상에서 신호를 생성하는 제2 글로벌 워드 라인 드라이버(516)를 포함한다. 제2 글로벌 워드 라인(516g)은 경계 워드 라인을 위한 로컬 드라이버를 구동한다. 제2 글로벌 워드 라인 드라이버(516)는 서브 블록 이레이즈 동안에 경계 워드 라인에 경계 워드 라인 바이어스 전압들 및 다른 동작들을 위해 사용되는 바이어스 전압들을 제공하도록 구성된 회로를 포함할 수 있다.
본 실시예에서는 짝수 및 홀수 블록들의 오직 하나의 세트만이 도시되어 있다. 그러나, 글로벌 워드 라인들은 많은 블록들을 위한 로컬 워드 라인 드라이버들에 연결될 수 있다.
글로벌 워드 라인 디코더(예를 들어, 590)(GWL 디코더로 축약)는 패터닝된 전도체 층 내 전도체(예를 들어, 595)를 이용하여 글로벌 워드 라인 드라이버들에 연결된다. 상기 전도체는 글로벌 워드 라인 드라이버들에 하나 이상의 출력 신호들을 전달할 수 있다. 로컬 워드 라인 디코더(예를 들어, 580)(LWL 디코더로 축약)는 전원 신호들, 바이어스 신호들, 어드레스 신호들 및/또는 다른 제어 신호들을 로컬 워드 라인 드라이버들에 연결하기 위해 패터닝된 전도체 층들 내 전도체들을 이용하여 로컬 워드 라인 드라이버들(예를 들어, 560~572)에 연결된다. 로컬 워드 라인 디코더(580)로부터의 연결은 제1 제어 신호 라인(581), 제2 제어 신호 라인(582) 및 제3 제어 신호 라인(583)을 포함할 수 있다. 제1 제어 신호 라인(581)은 블록 내 워드 라인들의 제1 서브 세트에서 로컬 워드 라인 드라이버들 각각을 위한 제어 신호들을 전달한다. 제2 제어 신호 라인(582)은 블록 내 워드 라인들의 제2 서브 세트에서 로컬 워드 라인 드라이버들 각각을 위한 제어 신호들을 전달한다. 제3 제어 신호 라인(583)은 블록 내 경계 워드 라인을 위한 제어 신호를 전달한다. 이것은 아래에서 보다 상세하게 설명된다.
로컬 워드 라인 드라이버(예를 들어, 571)는 엔모스(N-type metal oxide semiconductor; NMOS) 트랜지스터를 포함할 수 있다. 상기 엔모스 트랜지스터는 글로벌 워드 라인들의 세트 내 글로벌 워드 라인(예를 들어, 511g)에 연결된 입력, 워드 라인들의 세트 내 워드 라인(예를 들어, WL62)에 연결된 출력 및 로컬 워드 라인 디코더(예를 들어, 580)로부터의 제어 신호(예를 들어, 제어 신호 라인(581)로부터의 제어 신호)에 연결된 제어 게이트를 포함한다. 글로벌 워드 라인 드라이버(예를 들어, 511)는 레벨 쉬프터를 포함할 수 있다. 상기 레벨 쉬프터는 글로벌 워드 라인 디코더(예를 들어, 590)로부터의 하나 이상의 출력 신호들에 따라 출력 전압 레벨들을 쉬프트(shift)시킨다. 예를 들어, 레벨 쉬프터는 서브 블록 이레이즈 동작들에 의한 요구 사항들과 리드, 라이트 및 블록 이레이즈 동작들에 의한 요구 사항들에 따라 출력 전압 레벨들을 변화시킬 수 있다.
로컬 및 글로벌 워드 라인 드라이버들의 구성을 이용한 대표적인 서브 블록 이레이즈 바이어스 전압들은 아래 테이블에 기초하여 이해될 수 있다.
Figure 112015048186962-pat00001
도 5에서, 제1 스트링 선택 스위치들이 낸드 스트링들 내 채널 라인들의 서로 다른 층들에 복수의 비트 라인들을 연결시키기 위해 바이어스(예를 들어, +3V로)될 때, 채널 측 이레이즈 전압(예를 들어, +11V)이 선택 블록 내 제1 스트링 선택 스위치들(예를 들어, 530, 531, 532, 533)을 통해 낸드 스트링들의 채널 라인들에 인가될 수 있다. 제1 글로벌 워드 라인 전압(예를 들어, -9V)이 로컬 워드 라인 드라이버들의 세트의 제1 서브 세트 및 로컬 워드 라인 드라이버들의 세트의 제2 서브 세트에 연결된 제1 글로벌 워드 라인들(예를 들어, 511g)에 인가될 수 있다. 제1 글로벌 워드 라인 전압(예를 들어, -9V)이 제1 글로벌 워드 라인들(예를 들어, 511g)에 인가될 때, 제1 제어 전압(예를 들어, +15V)은 워드 라인 측 이레이즈 전압들을 제공하면서 로컬 워드 라인 드라이버들의 세트의 제1 서브 세트 내 워드 라인들을 위한 로컬 워드 라인 드라이버들(예를 들어, 567~572)을 턴온시키기 위해 예를 들어, 제1 제어 신호(예를 들어, 제어 신호 라인(581)으로부터의 제1 제어 신호)를 통해 인가될 수 있다. 워드 라인 측 이레이즈 전압들(예를 들어, -9V)은 워드 라인들의 세트의 제1 서브 세트에 연결된 메모리 셀들 내에 터널링(예를 들어, 홀 터널링)을 유도하기 위해 워드 라인들의 세트의 하나 이상의 멤버를 포함하는 제1 서브 세트(예를 들어, 551)에 인가된다. 제2 제어 전압(예를 들어, -9V)은 로컬 워드 라인 드라이버들의 세트의 제2 서브 세트 내 로컬 워드 라인 드라이버들(예를 들어, 560~565)을 턴오프시키기 위해 예를 들어, 제2 제어 신호(예를 들어, 제어 신호 라인(582)으로부터의 제2 제어 신호)를 통해 인가될 수 있다. 제1 제어 전압은 제2 제어 전압과 상이하고, 제2 제어 전압은 제1 글로벌 워드 라인 전압과 대등하다. 따라서, 로컬 워드 라인 드라이버들의 세트의 제2 서브 세트는 워드 라인들을 플로팅시키면서 빠르게 턴오프될 수 있다. 또한, 워드 라인들의 세트의 제2 서브 세트에 연결된 메모리 셀들 내에 터널링을 금지시키기 위한 채널 라인들 상의 전압 변화들에 기인한 용량성 부스팅(capacitive boosting)에 의해 금지 전압(inhibit voltage)이 얻어질 수 있다.
제2 글로벌 워드 라인 전압(예를 들어, +3V)은 제2 글로벌 워드 라인(예를 들어, 516g)에 인가될 수 있고, 제3 제어 전압(예를 들어, +3V)은 경계 워드 라인(예를 들어, WL(bnd))에 연결된 경계 워드 라인 드라이버(예를 들어, 566)를 턴온시키기 위해 예를 들어, 제3 제어 신호 라인(예를 들어, 583)에 인가될 수 있다. 제3 제어 전압(예를 들어, +3V)은 제1 제어 전압(예를 들어, Vpp=15V)과 제2 제어 전압(예를 들어, -9V) 사이일 수 있다.
홀 터널링과 같은 터널링은 워드 라인들의 세트의 하나 이상의 멤버를 포함하는 제2 서브 세트(예를 들어, 559)에 연결된 메모리 셀들 내에서 금지된다. 터널링을 금지시키는 것은 셀프-부스팅(self-boosting)을 유도하기 위해 채널 측 이레이즈 전압이 인가될 때 제2 서브 세트에서 워드 라인들을 플로팅시키는 것을 포함한다. 예를 들어, 제2 서브 세트 내 워드 라인들의 로컬 워드 라인 드라이버들(예를 들어, 560~565)이 턴오프되면, 로컬 워드 라인 드라이버들에 연결된 제2 서브 세트 내 워드 라인들은 플로팅된다. 그에 따라, 워드 라인들의 세트의 제2 서브 세트에 연결된 메모리 셀들 내에서 터널링이 금지된다.
도 6은 로컬 및 글로벌 워드 라인 드라이버들의 다른 구성에 연결된 메모리 셀들의 블록 내 X-Y 평면에서의 예시적인 낸드 스트링들을 나타내는 회로도이다. 이 때, 로컬 워드 라인 제어 신호들은 단일 신호일 수 있다. 도 6에 도시된 회로는 도 5에 도시된 회로와 유사하다. 도 6에 도시된 유사한 구성 요소들은 도 5에서와 유사한 참조 번호들로 일반적으로 참조된다.
메모리는 로컬 워드 라인 드라이버들이 세트의 제1 서브 세트에 연결된 제1 글로벌 워드 라인들(예를 들어, 511g), 경계 워드 라인 드라이버(예를 들어, 566)에 연결된 제2 글로벌 워드 라인(예를 들어, 516g) 및 로컬 워드 라인 드라이버들의 세트의 제2 서브 세트에 연결된 제3 글로벌 워드 라인들(예를 들어, 519g)을 포함하는 글로벌 워드 라인들의 세트를 포함한다. 메모리는 제1 글로벌 워드 라인 드라이버(예를 들어, 511) 및 제3 글로벌 워드 라인 드라이버(예를 들어, 519)를 포함한다. 제1 글로벌 워드 라인 드라이버(예를 들어, 511)는 제1 글로벌 워드 라인들(511g)을 구동하고, 제3 글로벌 워드 라인 드라이버(예를 들어, 519)는 제3 글로벌 워드 라인들(519g)을 구동한다.
글로벌 워드 라인 디코더(예를 들어, 590)(GWL 디코더로 축약)는 패터닝된 전도체 층 내 전도체(예를 들어, 595)를 이용하여 글로벌 워드 라인 드라이버들에 연결된다. 상기 전도체는 글로벌 워드 라인 드라이버들에 하나 이상의 어드레스 신호들을 전달할 수 있다. 로컬 워드 라인 디코더(예를 들어, 580)(LWL 디코더로 축약)는 전원 신호들, 바이어스 신호들, 어드레스 신호들 및/또는 다른 제어 신호들을 로컬 워드 라인 드라이버들에 연결하기 위해 패터닝된 전도체 층들 내 전도체들을 이용하여 로컬 워드 라인 드라이버들(예를 들어, 560~572)에 연결된다. 상기 연결은 제어 신호 라인(예를 들어, 680)을 포함할 수 있다. 이것은 아래에서 보다 상세하게 설명된다.
로컬 및 글로벌 워드 라인 드라이버들의 다른 구성을 이용한 대표적인 서브 블록 이레이즈 바이어스 전압들은 아래 테이블에 기초하여 이해될 수 있다.
Figure 112015048186962-pat00002
도 6에서, 제1 스트링 선택 스위치들이 낸드 스트링들 내 채널 라인들의 서로 다른 층들에 복수의 비트 라인들을 연결시키기 위해 바이어스(예를 들어, +3V로)될 때, 채널 측 이레이즈 전압(예를 들어, +11V)이 선택 블록 내 제1 스트링 선택 스위치들(예를 들어, 530, 531, 532, 533)을 통해 낸드 스트링들의 채널 라인들에 인가될 수 있다. 제1 글로벌 워드 라인 전압(예를 들어, -9V)이 로컬 워드 라인 드라이버들의 세트의 제1 서브 세트에 연결된 제1 글로벌 워드 라인들(예를 들어, 511g)에 인가될 수 있다. 제3 글로벌 워드 라인 전압(예를 들어, +4V)이 로컬 워드 라인 드라이버들의 세트의 제2 서브 세트에 연결된 제3 글로벌 워드 라인들(예를 들어, 519g)에 인가될 수 있다. 제1 글로벌 워드 라인 전압(예를 들어, -9V)이 제1 글로벌 워드 라인들(예를 들어, 511g)에 인가될 때, 제어 전압(예를 들어, +4V)은 워드 라인 측 이레이즈 전압들을 제공하면서 로컬 워드 라인 드라이버들의 세트의 제1 서브 세트 내 워드 라인들을 위한 로컬 워드 라인 드라이버들(예를 들어, 567~572)을 턴온시키기 위해 예를 들어, 제어 신호 라인(예를 들어, 680)을 통해 인가될 수 있다. 워드 라인 측 이레이즈 전압들(예를 들어, -9V)은 워드 라인들의 세트의 제1 서브 세트에 연결된 메모리 셀들 내에 터널링(예를 들어, 홀 터널링)을 유도하기 위해 워드 라인들의 세트의 하나 이상의 멤버를 포함하는 제1 서브 세트(예를 들어, 651)에 인가된다. 또한, 제어 전압(예를 들어, +4V)은 로컬 워드 라인 드라이버들의 세트의 제2 서브 세트 내 로컬 워드 라인 드라이버들(예를 들어, 560~565)을 턴오프시키기 위해 인가될 수 있다. 제1 글로벌 워드 라인 전압은 제3 글로벌 워드 라인 전압과 상이하고, 제어 전압은 제3 글로벌 워드 라인 전압과 대등하다. 따라서, 로컬 워드 라인 드라이버들의 세트의 제2 서브 세트는 워드 라인들의 세트의 제2 서브 세트에 연결된 메모리 셀들 내에 터널링을 금지시키기 위해 빠르게 턴오프될 수 있다.
제2 글로벌 워드 라인 전압(예를 들어, -2V에서 +4V)은 제2 글로벌 워드 라인(예를 들어, 516g)에 인가될 수 있고, 제어 전압(예를 들어, +4V)은 경계 워드 라인(예를 들어, WL(bnd))에 연결된 경계 워드 라인 드라이버(예를 들어, 566)를 턴온시키기 위해 예를 들어, 제어 신호 라인(예를 들어, 680)에 인가될 수 있다. 제2 글로벌 워드 라인 전압(예를 들어, -2V에서 +4V)은 제1 글로벌 워드 라인 전압(예를 들어, -9V)과 제3 글로벌 워드 라인 전압(예를 들어, +4V) 사이일 수 있다.
홀 터널링과 같은 터널링은 워드 라인들의 세트의 하나 이상의 멤버를 포함하는 제2 서브 세트(예를 들어, 659)에 연결된 메모리 셀들 내에서 금지된다. 터널링을 금지시키는 것은 셀프-부스팅을 유도하기 위해 채널 측 이레이즈 전압이 인가될 때 제2 서브 세트에서 워드 라인들을 플로팅시키는 것을 포함한다. 예를 들어, 제2 서브 세트 내 워드 라인들의 로컬 워드 라인 드라이버들(예를 들어, 560~565)이 턴오프되면, 로컬 워드 라인 드라이버들에 연결된 제2 서브 세트 내 워드 라인들은 플로팅된다. 그에 따라, 워드 라인들의 세트의 제2 서브 세트에 연결된 메모리 셀들 내에서 터널링이 금지된다.
서브 블록 이레이즈 기술의 실시예들에서, 글로벌 워드 라인 드라이버들 및 로컬 워드 라인 드라이버들 중 하나 이상 또는 전부는 경계 바이어스 전압들을 제공하도록 설계될 수 있다. 이러한 실시예들에서, 이레이즈 동작에서의 서브 블록 사이즈는 메모리의 내부나 외부에 있는 소스로부터의 커맨드(command) 또는 메모리 상에 저장된 구성 워드(configuration word)에 응답하여 논리적으로 정의될 수 있다.
도 7은 도 6에 도시된 로컬 및 글로벌 워드 라인 드라이버들의 다른 구성을 이용하여 서브 블록 이레이즈 동안 금지된 메모리 셀들에 연결된 워드 라인들의 프리차징을 나타내는 타이밍도이다. 도 7에 도시된 바와 같이, 워드 라인들의 세트의 제2 서브 세트 내 워드 라인들은 채널 측 이레이즈 전압(예를 들어, BL/CSL)이 시간(T1)에서 낸드 스트링들의 채널 라인들에 인가되기 전에 제2 서브 세트(예를 들어, 659)를 위한 로컬 워드 라인 드라이버들(예를 들어, 560~565)에 인가된 바이어스 전압(Vpp)(예를 들어, +4V)과 로컬 워드 라인 드라이버들의 쓰레시홀드 전압들(Vt) 간의 전압 차이(Vpp-Vt)에 의해 시간(T0)에서 프리차징될 수 있다.
도 8은 듀얼 모드 3D 수직 게이트 낸드 메모리 구조를 나타내는 도면이다. 상기 듀얼 모드 3D 수직 게이트 낸드 메모리 구조는 본 출원인 소유의 "Dual-Mode Memory Devices and Methods for Operating Same"라는 제목으로 2014년 3월 13일자로 출원된 미국특허출원 제14/209,962호에 설명되어 있다. 미국특허출원 제14/209,962호는 여기서 충분히 설명된 것처럼 여기에 참조로 병합된다. 도시된 바와 같이, P+ 소스 단자를 이용하는 실시예들에서, 이레이즈 동안의 채널 전위(channel potential)는 낸드 스트링의 길이에 걸쳐 균일한 레벨로 보다 쉽게 구동(driven)된다.
본 실시예의 3D 메모리 장치는 절연 물질(워드 라인 구조들 사이의 그림을 위해 제거됨)로 분리된 반도체 물질의 복수의 채널 라인들(800, 801, 802, 803)의 형태인 복수의 스택들을 포함한다. 반도체 물질의 채널 라인들(800~803)각각은 일 말단 상의 p타입 단자 영역(예를 들어, 825)과 타 단자 상의 n타입 단자 영역(예를 들어, 824) 사이에 멀티 게이트 채널 영역을 포함한다. 복수의 전도성 라인들(812, 813, 814, 815)이 채널 라인들의 스택들을 건너도록(cross over) 배치된다. 전도성 라인들(812, 813, 814, 815) 사이의 영역들(826)은 상기 전도성 라인들 밑에 있는 채널 라인들(800, 801, 802, 803) 내 영역들처럼, 정션 프리이고, 동일한 도핑 프로파일(doping profile) 또는 유사한 도핑 프로파일을 가질 수 있다. 유전성 전하 저장 구조(849)가 상기 스택들의 측벽들에 위치하고, 채널 라인들(800~803)과 전도성 라인들(812~815) 사이의 교차 지점들에 위치한다. 본 실시예에서 워드 라인들과 p타입 단자 영역들 사이의 제1 전도성 라인(812)은 그라운드 선택 라인(GSL)으로서 구성된다. 오직 2개(813, 814)만이 도시되어 있는 그 사이에 있는 전도성 라인들은 워드 라인들로서 구성된다. 대표적인 실시예에서, 단일 듀얼 모드 멀티 게이트 채널 라인을 교차하는 예를 들어, 64개의 워드 라인들이 존재한다.
도시된 바와 같이, 전도성을 돕기 위한 규소 화합물 또는 다른 물질의 층(812A, 813A, 814A, 815A)이 전도성 라인들의 표면 상에 형성된다. 또한, 전도성 라인들은 듀얼 모드 채널 라인들을 위한 사이드 게이트 구조(side gate structure)들을 형성하는 스택들 사이에 수직 익스텐션(vertical extension)들을 포함한다.
전하 저장 구조(849)는 메모리 셀들이 형성된 교차 지점들에 적어도 위치한다. 전하 저장 층 구조는 다층 유전성 전하 저장 구조(예를 들어, SONOS 같은 구조)를 포함할 수 있다. 이용 가능한 하나의 유전성 전하 저장 구조는 밴드갭 엔지니어드(bandgap engineered) SONOS 또는 BE-SONOS로 알려져 있다. BE-SONOS 전하 저장 구조는 약 1nm에서 2nm의 두께를 가진 실리콘 산화물의 층, 약 2nm에서 3nm의 두께를 가진 실리콘 질화물의 층 및 약 2nm에서 3nm의 두께를 가진 실리콘 산화물의 층과 같은 다층 터널링 층을 포함할 수 있다. BE-SONOS 구조는 5nm에서 7nm의 두께를 가진 실리콘 질화물의 층과 같은 다층 터널링 층 상에 전하를 저장하기 위한 유전성 층(dielectric layer)을 포함한다. 또한, BE-SONOS 구조는 약 5nm에서 8nm의 두께를 가진 실리콘 산화물의 층과 같은 전하 저장 층에서 전하 누설(charge leakage)을 방지하기 위한 유전성 방지 층을 포함한다. 또한, 상기 BE-SONOS 스택에서 다른 물질들이 이용될 수 있다.
이러한 구조의 결과로서, 메모리 셀들(예를 들어, 850, 851)은 3D 어레이 내에서 전도성 라인들(813, 814)의 수직 익스텐션들과 채널 라인들(800~803)의 측면(side surface)들 사이의 교차 지점들에 형성된다. 스트링 선택 스위치(831)과 그라운드 선택 스위치(830)가 전도성 라인들(815, 812)의 수직 익스텐션들 사이의 교차 지점들에 각각 형성된다.
상기 구조는 듀얼 모드 멀티 게이트 채널 라인들 각각의 드레인 측이 N+타입 정션(즉, 단자 영역 824)을 갖고, 듀얼 모드 멀티 게이트 채널 라인들 각각의 소스 측이 P+타입 정션(즉, 단자 영역 825)을 갖도록 구성될 수 있다. 상기 어레이 내에서, 채널 라인들의 채널 영역들은 도핑되지 않거나 또는 약하게 도핑되고 정션 프리이다.
본 구조의 채널 라인들(800~803) 각각을 따르는(along) 메모리 셀들은 듀얼 모드 멀티 게이트 낸드 채널 라인으로 규정될 수 있다.
채널 동작의 p채널 및 n채널 모드들은 선택되지 않은 워드 라인들(이하, 비선택 워드 라인들)에 인가되는 패스 게이트 전압(pass gate voltage)들의 극성에 의해 제어될 수 있다. 반면에, 선택된 워드 라인(이하, 선택 워드 라인)은 선택된 동작(예를 들어, 리드, 프로그램 또는 이레이즈)에 따라 제어될 수 있다.
도 9는 낸드 스트링으로서 구성된 채널 라인을 나타내는 평면도이다. 도 9는 채널 라인이 2개의 N+ 단자들 사이에 위치하는 채널 영역을 포함하는 종래의 메모리 구조에 있어 서브 블록 이레이즈 동작들을 위한 예시적인 바이어스 조건들을 나타낸다.
도 9를 참조하면, 채널 라인(900)은 N+ 단자(906N)와 다른 N+ 단자(905N) 사이에 위치하는 채널 영역(905)을 포함한다. 유전성 전하 트래핑 층(dielectric charge trapping layer)(901A)은 채널 라인(900)의 일 측에 위치하고, 유전성 전하 트래핑 층(901B)은 채널 라인(900)의 타 측에 위치한다. 그라운드 선택 라인 스위치는 N+ 단자(906N)에 인접한 그라운드 선택 라인 듀얼 게이트 구조(예를 들어, 907)에 의해 형성된다. 스트링 선택 라인 스위치는 N+ 단자(905N)에 인접한 스트링 선택 라인 듀얼 게이트 구조(예를 들어, 908)에 의해 형성된다. N+ 단자(906N)와 N+ 단자(905N)는 그라운드 선택 라인 듀얼 게이트 구조와 스트링 선택 라인 듀얼 게이트 구조를 각각 오버랩하거나 또는 도시된 바와 같이 특정 구현에 적합하도록 정렬될 수 있다. 오버랩의 양은 쌍극성(ambipolar) 동작의 특성에 영향을 미칠 수 있고, 디바이스들 내 전류의 양에 영향을 미칠 수 있다. 채널 라인(900)은 일 말단에서 스트링 선택 라인 스위치를 통과하고, 다른 말단에서 그라운드 선택 라인 스위치를 통과한다. 워드 라인들의 세트는 스트링 선택 라인 스위치와 그라운드 선택 라인 스위치 사이에 위치한다.
워드 라인들의 세트는 2측면 게이트 구조(two-sided gate structure)들(G0~Gn-1, Gn, Gn+1~G63)을 형성한다. 워드 라인들의 세트 내 경계 워드 라인은 게이트 구조(Gn)에 연결될 수 있다. 서브 블록 이레이즈 동작들을 위해, 도 9에 도시된 바와 같이, 채널 측 이레이즈 전압(VBL)(예를 들어, +11V)이 스트링 선택 라인 스위치(905N)의 말단에서 N+ 단자들에 연결된 복수의 비트 라인들에 인가될 수 있고, 소스 측 전압(VCSL)(예를 들어, +11V)이 그라운드 선택 라인 스위치(906N)의 말단에서 N+ 단자들에 연결된 복수의 비트 라인들에 인가될 수 있다. 복수의 비트 라인들의 스트링 선택 라인 스위치들은 낸드 스트링들에서 채널 라인들의 서로 다른 층들에 복수의 비트 라인들을 연결시키기 위해 전압(VSSL)(예를 들어, +3V)로 바이어스될 수 있다. 복수의 비트 라인들의 그라운드 선택 라인 스위치들은 낸드 스트링들에서 채널 라인들의 서로 다른 층들에 소스 측 전압(VCSL)(예를 들어, +11V)을 가진 소스 라인을 연결시키기 위해 전압(VGSL)(예를 들어, +3V)로 바이어스될 수 있다. 바이어스 전압(Vbnd)(예를 들어, +3V)은 경계 조건들을 유도하기 위해 게이트 구조(Gn)에 연결된 경계 워드 라인에 인가될 수 있다. 워드 라인 측 이레이즈 전압(Vers)(예를 들어, -9V)은 경계 워드 라인의 일 측 상의 워드 라인들의 세트의 하나 이상의 멤버를 포함하는 선택 서브 세트(이하, 선택 서브 세트)에 인가될 수 있다. 워드 라인들의 세트의 선택 서브 세트 내 워드 라인들 상에 음의 전압들이 인가된 결과, 선택 서브 세트에 연결된 메모리 셀들 내에 홀 터널링이 유도될 수 있다.
본 명세서에서 사용된 바와 같이, 선택 블록 내 워드 라인들의 세트의 선택 서브 세트 내 워드 라인들은 이레이즈될 메모리 셀들에 연결되고, 선택 블록 내 워드 라인들의 세트의 선택되지 않은 서브 세트(이하, 비선택 서브 세트) 내 워드 라인들은 이레이즈되지 않을 메모리 셀들에 연결된다. 이 때, 워드 라인들의 세트의 비선택 서브 세트 및 선택 서브 세트 내 워드 라인들은 선택 블록 내 낸드 스트링들에 의해 공유된다.
도 9에 도시된 바와 같이, 게이트 유도 드레인 누설(gate induced drain leakage; GIDL) 전류를 사용하는 종래의 블록 이레이즈 동작은 채널 라인의 드레인 측이 N+ 타입 단자를 갖고 채널 라인의 소스 측도 N+ 타입 단자를 갖는 종래의 메모리 구조에서 수행될 수 있다. 게이트 유도 드레인 누설 전류들은 채널 라인의 일 말단의 스트링 선택 라인 스위치 및 채널 라인의 타 말단의 그라운드 선택 라인 스위치들에서 생성된다. 전자-홀 쌍들은 게이트 유도 드레인 누설(이 때, 홀들이 낸드 스트링으로 쓸려감)에 의해 생성된다. 이후, 채널에서의 홀들의 누적은 채널 전위를 상승시키고, 이것은 이후 디바이스들에서 F-N 홀 터널링 주입(F-N hole tunneling injection)을 일으킨다. 채널 라인 상의 메모리 셀들에 연결된 워드 라인들에 동일한 워드 라인 바이어스가 인가되고, 상기 메모리 셀들에 연결된 비트 라인들과 소스 라인들에 동일한 비트 라인 바이어스와 동일한 소스 라인 바이어스가 인가되기 때문에, 채널 전위는 채널 라인의 길이에 걸쳐 균일(uniform)할 수 있다.
서브 블록 이레이즈 동작에 있어서, 종래의 블록 이레이즈 동작처럼 게이트 유도 드레인 누설 전류들을 이용하는 바이어스 스킴(bias scheme)이 사용될 수 있다. 그러나, 채널 라인의 채널 전위는 불균일할 수 있고, 핫 캐리어 디스터브(hot carrier disturb)를 초래할 수 있다. 이것은 음의 이레이즈 전압(예를 들어, -9V)이 선택 서브 세트에 인가되고 비선택 서브 세트는 플로팅됨에 따라 이레이즈를 위한 선택 서브 세트의 채널 전위가 금지를 위한 비선택 서브 세트의 채널 전위와 다를 수 있기 때문이다. 종래의 메모리 구조를 이용한 서브 블록 이레이즈 동작은 소수 캐리어(minority carrier)들(예를 들어, 홀들)에 의해 생성된 게이트 유도 드레인 누설 때문에 느릴 수 있다.
도 10은 도 8에 도시된 메모리 구조 내 채널 라인들과 같은 낸드 스트링으로서 구성된 듀얼 모드 메모리 구조 내 듀얼 모드 채널 라인을 나타내는 평면도이다. 도 10에 도시된 유사한 구성 요소들은 도 9에서와 유사한 참조 번호들로 일반적으로 참조된다. 도 10은 채널 라인이 P+ 단자와 N+ 단자 사이에 위치하는 채널 영역을 포함하는 듀얼 모드 메모리 구조에서의 서브 블록 이레이즈 동작들을 위한 예시적인 바이어스 조건들을 나타낸다.
도 10을 참조하면, 채널 라인(900)은 P+ 단자(1005P)와 N+ 단자(905N) 사이에 위치한 채널 영역(905)을 포함한다. 유전성 전하 트래핑 층(901A)은 채널 라인(900)의 일 측에 위치하고, 유전성 전하 트래핑 층(901B)은 채널 라인(900)의 타 측에 위치한다. 그라운드 선택 라인 스위치는 P+ 단자(1005P)에 인접한 그라운드 선택 라인 듀얼 게이트 구조(예를 들어, 908)에 의해 형성된다. 스트링 선택 라인 스위치는 N+ 단자(905N)에 인접한 스트링 선택 라인 듀얼 게이트 구조(예를 들어, 908)에 의해 형성된다. P+ 단자(1005P)와 N+ 단자(905N)는 그라운드 선택 라인 듀얼 게이트 구조와 스트링 선택 라인 듀얼 게이트 구조를 각각 오버랩하거나 또는 특정 구현에 적합하도록 정렬될 수 있다. 오버랩의 양은 쌍극성 동작의 특성에 영향을 미칠 수 있고, 디바이스들 내 전류의 양에 영향을 미칠 수 있다. 채널 라인(900)은 일 말단에서 스트링 선택 라인 스위치를 통과하고, 다른 말단에서 그라운드 선택 라인 스위치를 통과한다. 워드 라인들의 세트는 스트링 선택 라인 스위치와 그라운드 선택 라인 스위치 사이에 위치한다.
워드 라인들의 세트는 2측면 게이트 구조들(G0~Gn-1, Gn, Gn+1~G63)을 형성한다. 워드 라인들의 세트 내 경계 워드 라인은 게이트 구조(Gn)에 연결될 수 있다. 서브 블록 이레이즈 동작들을 위해, 도 10에 도시된 바와 같이, 채널 측 이레이즈 전압(VBL)(예를 들어, +11V)이 N+ 단자(905N)와 같은 N+ 단자들에 연결된 복수의 비트 라인들에 인가될 수 있다. 복수의 비트 라인들의 스트링 선택 라인 스위치들은 낸드 스트링들에서 채널 라인들의 사로 다른 층들에 복수의 비트 라인들을 연결시키기 위해 VSSL(예를 들어, +3V)로 바이어스될 수 있다. 복수의 비트 라인들의 그라운드 선택 라인 스위치들은 낸드 스트링들에서 채널 라인들의 서로 다른 층들에 소스 측 전압(VCSL)(예를 들어, +11V)을 가진 소스 라인을 연결시키기 위해 전압(VGSL)(예를 들어, +3V)로 바이어스될 수 있다. 바이어스 전압(Vbnd)(예를 들어, +3V)은 경계 조건들을 유도하기 위해 게이트 구조(Gn)에 연결된 경계 워드 라인에 인가될 수 있다. 워드 라인 측 이레이즈 전압(Vers)(예를 들어, -9V)은 경계 워드 라인의 일 측에 있는 워드 라인들의 세트의 하나 이상의 멤버를 포함하는 선택 서브 세트에 인가될 수 있다. 워드 라인들의 세트의 선택 서브 세트 내 워드 라인들 상에 음의 전압들이 인가된 결과, 선택 서브 세트에 연결된 메모리 셀들 내에 홀 터널링이 유도될 수 있다.
듀얼 모드 메모리 구조에서, 상기 구조는 듀얼 모드 멀티 게이트 채널 라인들(예를 들어, 900) 각각의 드레인 측이 N+ 타입 단자(예를 들어, 905N)을 갖고, 듀얼 모드 멀티 게이트 채널 라인들(예를 들어, 900) 각각의 소스 측이 P+ 타입 단자(예를 들어, 1005P)를 갖도록 구성될 수 있다. 소스 측 전압(예를 들어, VCSL=+11V)이 듀얼 모드 채널 라인의 소스 측에 인가될 때, 상기 소스 측의 P+ 타입 단자는 상기 채널 라인에 홀들을 제공한다. 따라서, 전압(Vg)이 음(negative)일 때 채널 라인은 p채널 모드에서 턴온된다. 이후, 듀얼 모드 채널 라인을 따르는 채널 전위를 실질적으로 소스 측 전압으로 즉시 상승시키면서 P+ 타입 단자로부터의 홀들이 채널 라인을 따라 드리프트된다. 나아가, 채널 전위는 채널 라인에 연결된 워드 라인들 상의 바이어스와는 독립적이다. 결과적으로, 서로 다른 바이어스 전압들이 채널 라인에 연결된 워드 라인들에 인가되더라도, 듀얼 모드 채널 라인의 채널 전위는 실질적으로 균일할 수 있고, 서브 블록 이레이즈 동작들 동안에 핫 캐리어 디스터브가 억제될 수 있다.
도 11은 도 5에 도시된 회로와 관련하여 서브 블록 이레이즈 동작들을 설명하기 위한 타이밍도이다. 도 5에 도시된 바와 같이, 메모리 셀들의 블록은 제1 스트링 선택 스위치들과 제2 스트링 선택 스위치들 사이에 채널 라인들을 갖는 복수의 낸드 스트링들을 포함한다. 이 때, 복수의 낸드 스트링들은 제1 스트링 선택 스위치들과 제2 스트링 선택 스위치들 사이의 워드 라인들의 세트를 공유한다.
서브 블록 이레이즈 사이클의 초반에, 시간(T0) 이전에 비트 라인들, 소스 라인, 스트링 선택 라인, 그라운드 선택 라인, 이레이즈를 위해 선택 워드 라인들, 금지를 위해 비선택 워드 라인들 및 경계 워드 라인 상의 전압들은 0V와 같은 초기 값들을 가질 수 있다. 시간(T0)에서, 스트링 선택 라인 스위치들 상의 전압이 대략 전압(VSSL)(예를 들어, +3V)으로 변하면, 채널 측 이레이즈 전압(예를 들어, VBL=+11V)이 선택 블록 내 제1 스트링 선택 스위치들(예를 들어, 스트링 선택 라인 스위치들)을 통해 낸드 스트링들의 채널 라인들에 인가된다. 시간(T0)에서, 그라운드 선택 라인 스위치들 상의 전압이 대략 전압(VGSL)(예를 들어, +3V)으로 변하면, 소스 측 전압(예를 들어, VCSL=+11V)이 제2 스트링 선택 스위치들(예를 들어, 그라운드 선택 라인 스위치들)을 통해 낸드 스트링들의 채널 라인들에 인가된다.
시간(T0)에서, 바이어스 전압(Vbnd)이 경계 워드 라인의 일 측에 있는 선택 서브 세트와 경계 워드 라인의 타 측에 있는 비선택 서브 세트 사이에서 경계 조건들을 유도하기 위해 선택 블록 내 워드 라인들의 세트에서 경계 워드 라인에 인가된다.
시간(T0) 이후의 시간(T1)에서, 워드 라인들의 세트의 선택 서브 세트를 위한 로컬 워드 라인 드라이버들을 턴온시키고, 워드 라인들의 세트의 선택 서브 세트에 워드 라인 측 이레이즈 전압들(예를 들어, Vers=-9V)을 인가하며, 홀 터널링과 같은 터널링을 선택 서브 세트에 연결된 메모리 셀들 내에 유도시키기 위해 제1 제어 전압(예를 들어, Vpp=+15V)이 인가된다. 비선택 서브 세트(예를 들어, 도 5에서 559)를 위한 로컬 워드 라인 드라이버들(예를 들어, 도 5에서 560~565)에 상기 로컬 워드 라인 드라이버들(예를 들어, 도 5에서 560~565)에 연결된 제3 글로벌 워드 라인들(예를 들어, 도 6에서 519g)에 인가된 것과 동일한 바이어스 전압(예를 들어, Vnp=-9V)이 인가되기 때문에, 비선택 서브 세트를 위한 로컬 워드 라인 드라이버들은 빠르게 턴오프될 수 있다. 그에 따라, 비선택 서브 세트 내 워드 라인들이 플로팅된 후, 낸드 스트링들의 채널 라인들에 인가된 채널 측 이레이즈 전압에 의해 야기된 상승된 채널 전위에 의해 셀프-부스팅된다. 그 결과, 채널 측 이레이즈 전압이 셀프-부스팅을 유도하기 위해 인가될 때, 홀 터널링과 같은 터널링이 워드 라인들의 세트의 비선택 서브 세트에 연결된 메모리 셀들 내에서 금지된다. 시간(T2)에서, 워드 라인들의 세트의 선택 서브 세트 상의 전압들이 약 0V로 되돌아올 수 있다. 시간(T3)에서, 서브 블록 이레이즈 사이클이 끝나고, 다른 전압들도 약 0V로 되돌아올 수 있다.
도 12는 도 6에 도시된 회로와 관련하여 서브 블록 이레이즈 동작들을 설명하기 위한 타이밍도이다. 도 6에 도시된 바와 같이, 메모리 셀들의 블록은 제1 스트링 선택 스위치들과 제2 스트링 선택 스위치들 사이에 채널 라인들을 갖는 복수의 낸드 스트링들을 포함한다. 이 때, 복수의 낸드 스트링들은 제1 스트링 선택 스위치들과 제2 스트링 선택 스위치들 사이의 워드 라인들의 세트를 공유한다.
서브 블록 이레이즈 사이클의 초반에, 시간(T0) 이전에 비트 라인들, 소스 라인, 스트링 선택 라인, 그라운드 선택 라인, 로컬 워드 라인 드라이버들, 이레이즈를 위해 선택 워드 라인들, 금지를 위해 비선택 워드 라인들 및 경계 워드 라인 상의 전압들은 0V와 같은 초기 값들을 가질 수 있다. 시간(T0)에서, 스트링 선택 라인 스위치들 상의 전압이 대략 전압(VSSL)(예를 들어, +3V)으로 변하면, 채널 측 이레이즈 전압(예를 들어, VBL=+11V)이 선택 블록 내 제1 스트링 선택 스위치들(예를 들어, 스트링 선택 라인 스위치들)을 통해 낸드 스트링들의 채널 라인들에 인가된다. 시간(T0)에서, 그라운드 선택 라인 스위치들 상의 전압이 대략 전압(VGSL)(예를 들어, +3V)으로 변하면, 소스 측 전압(예를 들어, VCSL=+11V)이 제2 스트링 선택 스위치들(예를 들어, 그라운드 선택 라인 스위치들)을 통해 낸드 스트링들의 채널 라인들에 인가된다.
시간(T0)에서, 제어 전압(예를 들어, Vpp=+4V)이 선택 서브 세트(예를 들어, WL(i+1), WL59~WL63) 내 워드 라인들, 경계 워드 라인(예를 들어, WL(bnd)) 및 비선택 서브 세트(예를 들어, WL0~WL4, WL(i-1)) 내 워드 라인들을 위한 로컬 워드 라인 드라이버들(예를 들어, 560~572)을 턴온시키기 위해 인가된다. 시간(T0)에서, 바이어스 전압(Vbnd)(예를 들어, -2V에서 +4V)이 경계 워드 라인의 일 측에 있는 선택 서브 세트와 경계 워드 라인의 타 측에 있는 비선택 서브 세트 사이에서 경계 조건들을 유도하기 위해 선택 블록 내 워드 라인들의 세트에서 경계 워드 라인에 인가된다.
시간(T0)에서, 워드 라인들의 세트의 비선택 서브 세트(예를 들어, 도 6에서 659)에서 워드 라인들을 구동하는 로컬 워드 라인 드라이버들(예를 들어, 도 6에서 560~565)에 차례로 연결된 제3 글로벌 워드 라인들(예를 들어, 도 6에서 519g)에 글로벌 워드 라인 전압(예를 들어, +4V)이 인가된다. 로컬 워드 라인 드라이버들에 연결된 제3 글로벌 워드 라인들(예를 들어, 도 6에서 519g)에 인가된 것과 동일한 바이어스 전압(예를 들어, +4V)이 비선택 서브 세트(예를 들어, 도 6에서 659)를 위한 로컬 워드 라인 드라이버들(예를 들어, 도 6에서 560~565)에 인가되기 때문에, 비선택 서브 세트를 위한 로컬 워드 라인 드라이버들이 빠르게 턴오프될 수 있다. 그에 따라, 비선택 서브 세트 내 워드 라인들이 플로팅된 후, 낸드 스트링들의 채널 라인들에 인가된 채널 측 이레이즈 전압에 의해 야기된 상승된 채널 전위에 의해 셀프-부스팅된다. 그 결과, 홀 터널링과 같은 터널링이 비선택 서브 세트에 연결된 메모리 셀들 내에서 금지된다.
시간(T0) 이후의 시간(T1)에서, 선택 서브 세트에 연결된 메모리 셀들 내에 홀 터널링과 같은 터널링을 유도하기 위해, 선택 블록 내 낸드 스트링들에 의해 공유된 워드 라인들의 세트의 하나 이상의 멤버를 포함하는 선택 서브 세트(예를 들어, 도 6에서 651)에 워드 라인 측 이레이즈 전압들(예를 들어, Vers=-9V)이 인가된다. 시간(T2)에서, 워드 라인 측 이레이즈 전압(Vers)은 약 0V로 되돌아올 수 있다. 시간(T3)에서, 서브 블록 이레이즈 사이클이 끝나고, 다른 전압들도 약 0V로 되돌아올 수 있다.
도 13은 상기 서브 블록 이레이즈 동작을 위해 사용될 수 있는 프로시저를 나타내는 순서도이다. 집적 회로(예를 들어, 도 1에서 100) 내 상태 머신(예를 들어, 도 1에서 119)으로 구현되는 것과 같은 컨트롤러가 상기 프로시저에서 다양한 동작들을 수행할 수 있다.
서브 블록 이레이즈 커맨드가 선택 블록 내 워드 라인들의 세트의 선택 서브 세트에 연결된 메모리 셀들을 이레이즈하기 위해 집적 회로 메모리와 같은 집적 회로(예를 들어, 도 1에서 100)의 외부 또는 내부에 위치하는 소스로부터 수신될 수 있다. 상기 커맨드에 응답하여 도 13에 도시된 단계들이 실행될 수 있다.
단계(1310)에서, 채널 측 이레이즈 전압(예를 들어, +11V)이 도 5 및 도 6에 도시된 스트링 선택 라인 스위치들(530, 531, 532, 533)과 같은 선택 블록 내 제1 스트링 선택 스위치들을 통해 낸드 스트링들의 채널 라인들에 인가될 수 있다. 또한, 소스 라인 전압(예를 들어, +11V)이 도 5 및 도 6에 도시된 그라운드 선택 라인 스위치들(540, 541)과 같은 선택 블록 내 제2 스트링 선택 스위치들을 통해 낸드 스트링들의 채널 라인들에 인가될 수 있다. 단계(1320)에서, 선택 서브 세트에 연결된 메모리 셀들 내에 홀 터널링과 같은 터널링을 유도하기 위해, 워드 라인 측 이레이즈 전압(예를 들어, -9V)이 경계 워드 라인(예를 들어, WL(bnd))의 일 측 상에서 선택 블록 내 낸드 스트링들에 의해 공유된 워드 라인들의 세트의 하나 이상의 멤버를 포함하는 선택 서브 세트에 인가될 수 있다. 단계(1330)에서, 경계 워드 라인의 일 측에 있는 선택 서브 세트와 경계 워드 라인의 타 측에 있는 비선택 서브 세트 사이에서 경계 조건들을 유도하기 위해, 바이어스 전압이 워드 라인들의 세트 내 경계 워드 라인(예를 들어, 도 5 및 도 6에서 WL(bnd))에 인가될 수 있다.
단계(1340)에서, 홀 터널링과 같은 터널링이 워드 라인들의 세트의 하나 이상의 멤버를 포함하는 비선택 서브 세트에 연결된 메모리 셀들 내에서 금지될 수 있다. 터널링을 금지하는 것은 셀프-부스팅을 유도하기 위해 채널 측 이레이즈 전압을 인가할 때 비선택 서브 세트 내 워드 라인들을 플로팅시키는 것을 포함한다. 비선택 서브 세트 내 워드 라인들을 플로팅시키는 것은 도 5에 도시된 하나의 구현에서 설명되고 있고, 도 6에 도시된 다른 하나의 구현에서 설명되고 있다.
경계 워드 라인은 서브 블록 이레이즈 동작 동안에 디스터브될 수 있다. 일 실시예에서, 경계 워드 라인은 더미 워드 라인(dummy word line)으로서 사용될 수 있다. 이 경우, 경계 워드 라인에 연결된 메모리 셀들에는 데이터가 저장되지 않는다. 다른 실시예에서, 데이터가 선택 블록 내 경계 워드 라인에 연결된 메모리 셀들에 저장될 수 있고, 선택 블록에서 경계 워드 라인을 이용하여 서브 블록 이레이즈 동작이 실행되기 전에 상기 메모리 내 다른 블록으로 이동될 수 있으며, 서브 블록 이레이즈 동작이 실행된 이후에 선택 블록에서 경계 워드 라인에 연결된 메모리 셀들로 다시 이동될 수 있다. 또 다른 실시예에서, 선택 블록 내 경계 워드 라인에 연결된 메모리 셀들에 저장된 데이터는 디스터브될 수 있으나, 서브 블록 이레이즈 동작 동안에 손실되지 않을 수 있다. 따라서, 에러 정정 코드(error correcting code; ECC) 동작이 경계 워드 라인에 연결된 메모리 셀들 내 에러들을 검출하고 정정할 수 있다.
도 3에 도시된 수직 게이트 아키텍쳐를 참조하여 서브 블록 이레이즈 동작들의 실시예들이 설명되었다. 이러한 동작들은 다양한 3D 메모리 아키텍쳐들을 위해 조율될(tuned) 수 있다.
또한, 서브 블록 이레이즈 동작들의 실시예들은 플래시 메모리를 참조하여 설명되었다. 이러한 동작들은 다른 메모리 셀 타입들을 가진 메모리를 위해 조율될 수 있다.
이상, 선호되는 실시예들을 참조하여 본 기술이 상세히 개시되어 있지만, 이러한 실시예들은 예시적인 것으로서 한정적으로 해석되는 것이 아님을 이해하여야 한다. 해당 기술 분야에서 통상의 지식을 가진 자는 본 기술에 대한 변형들 및 조합들을 용이하게 도출할 수 있으며, 이러한 변형들 및 조합들은 아래 특허청구범위에 의해서 도출되는 기술적 사상 및 범위 내에 있는 것임을 알아야 한다.
본 발명은 고집적 메모리 디바이스들에 적용될 수 있다. 예를 들어, 본 발명은 스택 메모리 구조들을 이용한 디바이스들에 적용될 수 있다.
100: 집적 회로 110: 메모리 어레이
111: 행 디코더 112: 워드 라인들
113: 페이지 버퍼들 114: 글로벌 비트 라인들
115: 어드레스 버스 116: 열 디코더들
117: 데이터 버스 118: 바이어스 배열 공급 전압들
119: 상태 머신 123: 데이터-인 라인

Claims (20)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 제1 스트링 선택 스위치들과 제2 스트링 선택 스위치들 사이에 채널 라인들을 갖고 상기 제1 스트링 선택 스위치들과 상기 제2 스트링 선택 스위치들 사이의 워드 라인들의 세트를 공유하는 복수의 낸드 스트링들을 각각 구비한 메모리 셀들의 복수의 블록들을 포함하는 낸드 어레이; 및
    선택 블록 내 상기 메모리 셀들에 연결된 컨트롤러를 포함하고,
    상기 컨트롤러는
    상기 선택 블록 내 상기 제1 스트링 선택 스위치들을 통해 상기 낸드 스트링들의 상기 채널 라인들에 채널 측 이레이즈 전압을 인가하는 로직;
    상기 선택 블록 내 낸드 스트링들에 의해 공유되는 상기 워드 라인들의 상기 세트의 제1 서브 세트에 연결된 메모리 셀들 내에 터널링을 유도하기 위해 상기 제1 서브 세트에 워드 라인 측 이레이즈 전압들을 인가하는 로직;
    상기 선택 블록 내 낸드 스트링들에 의해 공유되는 상기 워드 라인들의 상기 세트의 제2 서브 세트에 연결된 메모리 셀들에서 터널링을 금지시키는 로직; 및
    상기 워드 라인 측 이레이즈 전압들을 인가하기 전에, 상기 워드 라인들의 상기 세트의 상기 제1 서브 세트와 상기 워드 라인들의 상기 세트의 상기 제2 서브 세트 사이에 있는 상기 워드 라인들의 상기 세트 내 경계 워드 라인에 바이어스 전압을 인가하는 로직을 포함하며,
    상기 제1 서브 세트는 상기 워드 라인들의 상기 세트의 하나 이상의 멤버를 포함하고, 상기 제2 서브 세트는 상기 워드 라인들의 상기 세트의 하나 이상의 멤버를 포함하고,
    상기 선택 블록 내 상기 워드 라인들의 상기 세트에 있는 각각의 워드 라인들을 구동하는 로컬 워드 라인 드라이버들의 세트; 및
    글로벌 워드 라인들의 세트를 더 포함하고,
    상기 로컬 워드 라인 드라이버들의 상기 세트는 상기 워드 라인들의 상기 세트의 상기 제1 서브 세트를 구동하는 상기 로컬 워드 라인 드라이버들의 상기 세트의 제1 서브 세트, 상기 워드 라인들의 상기 세트의 상기 제2 서브 세트를 구동하는 상기 로컬 워드 라인 드라이버들의 상기 세트의 제2 서브 세트 및 상기 워드 라인들의 상기 세트의 상기 제1 서브 세트와 상기 워드 라인들의 상기 세트의 상기 제2 서브 세트 사이에 있는 상기 워드 라인들의 상기 세트 내 상기 경계 워드 라인을 구동하는 경계 워드 라인 드라이버를 포함하며,
    상기 글로벌 워드 라인들의 상기 세트는 상기 로컬 워드 라인 드라이버들의 상기 세트의 상기 제1 서브 세트에 연결된 제1 글로벌 워드 라인들 및 상기 경계 워드 라인 드라이버에 연결된 제2 글로벌 워드 라인을 포함하는 것을 특징으로 하는 메모리.
  12. 삭제
  13. 제 11 항에 있어서, 상기 제1 글로벌 워드 라인들은 상기 로컬 워드 라인 드라이버들의 상기 세트의 상기 제2 서브 세트에 연결되고,
    상기 메모리는 상기 제1 글로벌 워드 라인들을 구동하는 제1 글로벌 워드 라인 드라이버를 더 포함하는 것을 특징으로 하는 메모리.
  14. 제 11 항에 있어서, 상기 글로벌 워드 라인들의 상기 세트는 상기 로컬 워드 라인 드라이버들의 상기 세트의 상기 제2 서브 세트에 연결되는 제3 글로벌 워드 라인들을 포함하고,
    상기 메모리는 상기 제1 글로벌 워드 라인들을 구동하는 제1 글로벌 워드 라인 드라이버 및 상기 제3 글로벌 워드 라인들을 구동하는 제3 글로벌 워드 라인 드라이버를 더 포함하는 것을 특징으로 하는 메모리.
  15. 제 11 항에 있어서, 상기 컨트롤러는
    상기 제1 글로벌 워드 라인들에 제1 글로벌 워드 라인 전압을 인가하는 로직;
    상기 워드 라인 측 이레이즈 전압들을 제공하면서 상기 로컬 워드 라인 드라이버들의 상기 세트의 상기 제1 서브 세트를 턴온시키기 위해 제1 제어 전압을 인가하는 로직; 및
    상기 로컬 워드 라인 드라이버들의 상기 세트의 상기 제2 서브 세트를 턴오프시키기 위해 제2 제어 전압을 인가하는 로직을 포함하고,
    상기 제1 제어 전압과 상기 제2 제어 전압은 서로 상이하고, 상기 제2 제어 전압은 상기 제1 글로벌 워드 라인 전압과 대등한 것을 특징으로 하는 메모리.
  16. 제 15 항에 있어서, 상기 컨트롤러는
    상기 제2 글로벌 워드 라인에 제2 글로벌 워드 라인 전압을 인가하는 로직; 및
    상기 경계 워드 라인 드라이버를 턴온시키기 위해 제3 제어 전압을 인가하는 로직을 더 포함하고,
    상기 제3 제어 전압은 상기 제1 제어 전압과 상기 제2 제어 전압 사이인 것을 특징으로 하는 메모리.
  17. 제 11 항에 있어서, 상기 글로벌 워드 라인들의 상기 세트는 상기 로컬 워드 라인 드라이버들의 상기 세트의 상기 제2 서브 세트에 연결된 제3 글로벌 워드 라인들을 포함하고,
    상기 컨트롤러는
    상기 제1 글로벌 워드 라인들에 제1 글로벌 워드 라인 전압을 인가하는 로직;
    상기 제3 글로벌 워드 라인들에 제3 글로벌 워드 라인 전압을 인가하는 로직; 및
    상기 워드 라인 측 이레이즈 전압들을 제공하면서 상기 로컬 워드 라인 드라이버들의 상기 세트의 상기 제1 서브 세트를 턴온시키고, 상기 로컬 워드 라인 드라이버들의 상기 세트의 상기 제2 서브 세트를 턴오프시키기 위해 제어 전압을 인가하는 로직을 더 포함하며,
    상기 제1 글로벌 워드 라인 전압과 상기 제3 글로벌 워드 라인 전압은 서로 상이하고, 상기 제어 전압은 상기 제3 글로벌 워드 라인 전압과 대등한 것을 특징으로 하는 메모리.
  18. 제 17 항에 있어서, 상기 컨트롤러는
    상기 제2 글로벌 워드 라인에 제2 글로벌 워드 라인 전압을 인가하는 로직; 및
    상기 경계 워드 라인 드라이버를 턴온시키기 위해 상기 제어 전압을 인가하는 로직을 더 포함하고,
    상기 제2 글로벌 워드 라인 전압은 상기 제1 글로벌 워드 라인 전압과 상기 제3 글로벌 워드 라인 전압 사이인 것을 특징으로 하는 메모리.
  19. 제 11 항에 있어서, 상기 채널 라인들은 상기 제1 스트링 선택 스위치들에 연결된 N+ 타입 단자를 가진 드레인 측 및 상기 제2 스트링 선택 스위치들에 연결된 P+ 타입 단자를 가진 소스 측을 포함하고,
    상기 컨트롤러는
    상기 채널 라인들에 홀들을 제공하여 상기 채널 라인들을 따라 채널 전위를 상승시키면서 상기 채널 라인들의 상기 소스 측에 소스 측 전압을 인가하는 로직을 더 포함하는 것을 특징으로 하는 메모리.
  20. 제 11 항에 있어서, 상기 컨트롤러는 상기 선택 블록 내 상기 워드 라인들의 상기 세트의 상기 제1 서브 세트에 연결된 메모리 셀들을 이레이즈하기 위한 커맨드에 응답하여, 상기 채널 측 이레이즈 전압을 인가하는 상기 로직, 상기 워드 라인 측 이레이즈 전압들을 인가하는 상기 로직 및 상기 터널링을 금지시키는 상기 로직을 실행하는 것을 특징으로 하는 메모리.
KR1020150070130A 2014-08-12 2015-05-20 서브 블록 이레이즈 KR102432717B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201462036203P 2014-08-12 2014-08-12
US62/036,203 2014-08-12

Publications (2)

Publication Number Publication Date
KR20160019848A KR20160019848A (ko) 2016-02-22
KR102432717B1 true KR102432717B1 (ko) 2022-08-16

Family

ID=53274399

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150070130A KR102432717B1 (ko) 2014-08-12 2015-05-20 서브 블록 이레이즈

Country Status (6)

Country Link
US (1) US9620217B2 (ko)
EP (1) EP2985763B1 (ko)
JP (1) JP6633295B2 (ko)
KR (1) KR102432717B1 (ko)
CN (1) CN105374395B (ko)
TW (1) TWI559311B (ko)

Families Citing this family (214)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11374118B2 (en) 2009-10-12 2022-06-28 Monolithic 3D Inc. Method to form a 3D integrated circuit
US11018133B2 (en) 2009-10-12 2021-05-25 Monolithic 3D Inc. 3D integrated circuit
US10366970B2 (en) 2009-10-12 2019-07-30 Monolithic 3D Inc. 3D semiconductor device and structure
US10043781B2 (en) 2009-10-12 2018-08-07 Monolithic 3D Inc. 3D semiconductor device and structure
US10388863B2 (en) 2009-10-12 2019-08-20 Monolithic 3D Inc. 3D memory device and structure
US10910364B2 (en) 2009-10-12 2021-02-02 Monolitaic 3D Inc. 3D semiconductor device
US11984445B2 (en) 2009-10-12 2024-05-14 Monolithic 3D Inc. 3D semiconductor devices and structures with metal layers
US10157909B2 (en) 2009-10-12 2018-12-18 Monolithic 3D Inc. 3D semiconductor device and structure
US12027518B1 (en) 2009-10-12 2024-07-02 Monolithic 3D Inc. 3D semiconductor devices and structures with metal layers
US10354995B2 (en) 2009-10-12 2019-07-16 Monolithic 3D Inc. Semiconductor memory device and structure
US10217667B2 (en) 2011-06-28 2019-02-26 Monolithic 3D Inc. 3D semiconductor device, fabrication method and system
US11482440B2 (en) 2010-12-16 2022-10-25 Monolithic 3D Inc. 3D semiconductor device and structure with a built-in test circuit for repairing faulty circuits
US10497713B2 (en) 2010-11-18 2019-12-03 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11600667B1 (en) 2010-10-11 2023-03-07 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US11018191B1 (en) 2010-10-11 2021-05-25 Monolithic 3D Inc. 3D semiconductor device and structure
US10290682B2 (en) 2010-10-11 2019-05-14 Monolithic 3D Inc. 3D IC semiconductor device and structure with stacked memory
US11257867B1 (en) 2010-10-11 2022-02-22 Monolithic 3D Inc. 3D semiconductor device and structure with oxide bonds
US11469271B2 (en) 2010-10-11 2022-10-11 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US10896931B1 (en) 2010-10-11 2021-01-19 Monolithic 3D Inc. 3D semiconductor device and structure
US11227897B2 (en) 2010-10-11 2022-01-18 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US11315980B1 (en) 2010-10-11 2022-04-26 Monolithic 3D Inc. 3D semiconductor device and structure with transistors
US11024673B1 (en) 2010-10-11 2021-06-01 Monolithic 3D Inc. 3D semiconductor device and structure
US11158674B2 (en) 2010-10-11 2021-10-26 Monolithic 3D Inc. Method to produce a 3D semiconductor device and structure
US11694922B2 (en) 2010-10-13 2023-07-04 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US12080743B2 (en) 2010-10-13 2024-09-03 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11437368B2 (en) 2010-10-13 2022-09-06 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11043523B1 (en) 2010-10-13 2021-06-22 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11164898B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11063071B1 (en) 2010-10-13 2021-07-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US11984438B2 (en) 2010-10-13 2024-05-14 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US10679977B2 (en) 2010-10-13 2020-06-09 Monolithic 3D Inc. 3D microdisplay device and structure
US12094892B2 (en) 2010-10-13 2024-09-17 Monolithic 3D Inc. 3D micro display device and structure
US11163112B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US10978501B1 (en) 2010-10-13 2021-04-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US11404466B2 (en) 2010-10-13 2022-08-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US10833108B2 (en) 2010-10-13 2020-11-10 Monolithic 3D Inc. 3D microdisplay device and structure
US11133344B2 (en) 2010-10-13 2021-09-28 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11855114B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11869915B2 (en) 2010-10-13 2024-01-09 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US10998374B1 (en) 2010-10-13 2021-05-04 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11929372B2 (en) 2010-10-13 2024-03-12 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US10943934B2 (en) 2010-10-13 2021-03-09 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11327227B2 (en) 2010-10-13 2022-05-10 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US11855100B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11605663B2 (en) 2010-10-13 2023-03-14 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11862503B2 (en) 2010-11-18 2024-01-02 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11121021B2 (en) 2010-11-18 2021-09-14 Monolithic 3D Inc. 3D semiconductor device and structure
US11923230B1 (en) 2010-11-18 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11615977B2 (en) 2010-11-18 2023-03-28 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11610802B2 (en) 2010-11-18 2023-03-21 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with single crystal transistors and metal gate electrodes
US11901210B2 (en) 2010-11-18 2024-02-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11804396B2 (en) 2010-11-18 2023-10-31 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11735462B2 (en) 2010-11-18 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11482439B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device comprising charge trap junction-less transistors
US11521888B2 (en) 2010-11-18 2022-12-06 Monolithic 3D Inc. 3D semiconductor device and structure with high-k metal gate transistors
US11018042B1 (en) 2010-11-18 2021-05-25 Monolithic 3D Inc. 3D semiconductor memory device and structure
US12033884B2 (en) 2010-11-18 2024-07-09 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11164770B1 (en) 2010-11-18 2021-11-02 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US12068187B2 (en) 2010-11-18 2024-08-20 Monolithic 3D Inc. 3D semiconductor device and structure with bonding and DRAM memory cells
US11094576B1 (en) 2010-11-18 2021-08-17 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11107721B2 (en) 2010-11-18 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure with NAND logic
US11031275B2 (en) 2010-11-18 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11508605B2 (en) 2010-11-18 2022-11-22 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11784082B2 (en) 2010-11-18 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11854857B1 (en) 2010-11-18 2023-12-26 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11482438B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11211279B2 (en) 2010-11-18 2021-12-28 Monolithic 3D Inc. Method for processing a 3D integrated circuit and structure
US11495484B2 (en) 2010-11-18 2022-11-08 Monolithic 3D Inc. 3D semiconductor devices and structures with at least two single-crystal layers
US11004719B1 (en) 2010-11-18 2021-05-11 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11355380B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. Methods for producing 3D semiconductor memory device and structure utilizing alignment marks
US11569117B2 (en) 2010-11-18 2023-01-31 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11443971B2 (en) 2010-11-18 2022-09-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11355381B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. 3D semiconductor memory device and structure
US8860117B2 (en) 2011-04-28 2014-10-14 Micron Technology, Inc. Semiconductor apparatus with multiple tiers of memory cells with peripheral transistors, and methods
US10388568B2 (en) 2011-06-28 2019-08-20 Monolithic 3D Inc. 3D semiconductor device and system
US8797806B2 (en) * 2011-08-15 2014-08-05 Micron Technology, Inc. Apparatus and methods including source gates
US9430735B1 (en) * 2012-02-23 2016-08-30 Micron Technology, Inc. Neural network in a memory device
US11616004B1 (en) 2012-04-09 2023-03-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11410912B2 (en) 2012-04-09 2022-08-09 Monolithic 3D Inc. 3D semiconductor device with vias and isolation layers
US11088050B2 (en) 2012-04-09 2021-08-10 Monolithic 3D Inc. 3D semiconductor device with isolation layers
US11694944B1 (en) 2012-04-09 2023-07-04 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11881443B2 (en) 2012-04-09 2024-01-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11164811B2 (en) 2012-04-09 2021-11-02 Monolithic 3D Inc. 3D semiconductor device with isolation layers and oxide-to-oxide bonding
US10600888B2 (en) 2012-04-09 2020-03-24 Monolithic 3D Inc. 3D semiconductor device
US11735501B1 (en) 2012-04-09 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11476181B1 (en) 2012-04-09 2022-10-18 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11594473B2 (en) 2012-04-09 2023-02-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11784169B2 (en) 2012-12-22 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11217565B2 (en) 2012-12-22 2022-01-04 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US11916045B2 (en) 2012-12-22 2024-02-27 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11063024B1 (en) 2012-12-22 2021-07-13 Monlithic 3D Inc. Method to form a 3D semiconductor device and structure
US11967583B2 (en) 2012-12-22 2024-04-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11961827B1 (en) 2012-12-22 2024-04-16 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11018116B2 (en) 2012-12-22 2021-05-25 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US12051674B2 (en) 2012-12-22 2024-07-30 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11309292B2 (en) 2012-12-22 2022-04-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US10651054B2 (en) 2012-12-29 2020-05-12 Monolithic 3D Inc. 3D semiconductor device and structure
US10115663B2 (en) 2012-12-29 2018-10-30 Monolithic 3D Inc. 3D semiconductor device and structure
US10892169B2 (en) 2012-12-29 2021-01-12 Monolithic 3D Inc. 3D semiconductor device and structure
US11430667B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US10903089B1 (en) 2012-12-29 2021-01-26 Monolithic 3D Inc. 3D semiconductor device and structure
US11087995B1 (en) 2012-12-29 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US11430668B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US10600657B2 (en) 2012-12-29 2020-03-24 Monolithic 3D Inc 3D semiconductor device and structure
US11004694B1 (en) 2012-12-29 2021-05-11 Monolithic 3D Inc. 3D semiconductor device and structure
US11177140B2 (en) 2012-12-29 2021-11-16 Monolithic 3D Inc. 3D semiconductor device and structure
US10325651B2 (en) 2013-03-11 2019-06-18 Monolithic 3D Inc. 3D semiconductor device with stacked memory
US12094965B2 (en) 2013-03-11 2024-09-17 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US11869965B2 (en) 2013-03-11 2024-01-09 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US11935949B1 (en) 2013-03-11 2024-03-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US8902663B1 (en) 2013-03-11 2014-12-02 Monolithic 3D Inc. Method of maintaining a memory state
US11088130B2 (en) 2014-01-28 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US10840239B2 (en) 2014-08-26 2020-11-17 Monolithic 3D Inc. 3D semiconductor device and structure
US11398569B2 (en) 2013-03-12 2022-07-26 Monolithic 3D Inc. 3D semiconductor device and structure
US11923374B2 (en) 2013-03-12 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US10224279B2 (en) 2013-03-15 2019-03-05 Monolithic 3D Inc. Semiconductor device and structure
US11341309B1 (en) 2013-04-15 2022-05-24 Monolithic 3D Inc. Automation for monolithic 3D devices
US11720736B2 (en) 2013-04-15 2023-08-08 Monolithic 3D Inc. Automation methods for 3D integrated circuits and devices
US9021414B1 (en) 2013-04-15 2015-04-28 Monolithic 3D Inc. Automation for monolithic 3D devices
US11270055B1 (en) 2013-04-15 2022-03-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US11487928B2 (en) 2013-04-15 2022-11-01 Monolithic 3D Inc. Automation for monolithic 3D devices
US11574109B1 (en) 2013-04-15 2023-02-07 Monolithic 3D Inc Automation methods for 3D integrated circuits and devices
US11030371B2 (en) 2013-04-15 2021-06-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US12094829B2 (en) 2014-01-28 2024-09-17 Monolithic 3D Inc. 3D semiconductor device and structure
US10297586B2 (en) 2015-03-09 2019-05-21 Monolithic 3D Inc. Methods for processing a 3D semiconductor device
US11031394B1 (en) 2014-01-28 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure
US11107808B1 (en) 2014-01-28 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure
KR20160011027A (ko) * 2014-07-21 2016-01-29 에스케이하이닉스 주식회사 반도체 장치
KR102309566B1 (ko) * 2015-03-20 2021-10-07 에스케이하이닉스 주식회사 반도체 소자
US10381328B2 (en) 2015-04-19 2019-08-13 Monolithic 3D Inc. Semiconductor device and structure
US11056468B1 (en) 2015-04-19 2021-07-06 Monolithic 3D Inc. 3D semiconductor device and structure
US11011507B1 (en) 2015-04-19 2021-05-18 Monolithic 3D Inc. 3D semiconductor device and structure
US10825779B2 (en) 2015-04-19 2020-11-03 Monolithic 3D Inc. 3D semiconductor device and structure
US9721668B2 (en) * 2015-08-06 2017-08-01 Macronix International Co., Ltd. 3D non-volatile memory array with sub-block erase architecture
US11956952B2 (en) 2015-08-23 2024-04-09 Monolithic 3D Inc. Semiconductor memory device and structure
US10078548B2 (en) * 2015-09-11 2018-09-18 Toshiba Memory Corporation Memory controller, semiconductor device and method of controlling semiconductor device
CN108401468A (zh) 2015-09-21 2018-08-14 莫诺利特斯3D有限公司 3d半导体器件和结构
US11937422B2 (en) 2015-11-07 2024-03-19 Monolithic 3D Inc. Semiconductor memory device and structure
US11978731B2 (en) 2015-09-21 2024-05-07 Monolithic 3D Inc. Method to produce a multi-level semiconductor memory device and structure
US11114427B2 (en) 2015-11-07 2021-09-07 Monolithic 3D Inc. 3D semiconductor processor and memory device and structure
US9953994B2 (en) * 2015-11-07 2018-04-24 Monolithic 3D Inc. Semiconductor memory device and structure
US10522225B1 (en) 2015-10-02 2019-12-31 Monolithic 3D Inc. Semiconductor device with non-volatile memory
US11296115B1 (en) 2015-10-24 2022-04-05 Monolithic 3D Inc. 3D semiconductor device and structure
US12035531B2 (en) 2015-10-24 2024-07-09 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US11114464B2 (en) 2015-10-24 2021-09-07 Monolithic 3D Inc. 3D semiconductor device and structure
US12016181B2 (en) 2015-10-24 2024-06-18 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US10418369B2 (en) * 2015-10-24 2019-09-17 Monolithic 3D Inc. Multi-level semiconductor memory device and structure
US10847540B2 (en) 2015-10-24 2020-11-24 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11991884B1 (en) 2015-10-24 2024-05-21 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
KR102432483B1 (ko) * 2015-12-31 2022-08-12 에스케이하이닉스 주식회사 데이터 저장 장치 및 이의 구동 방법
KR102461747B1 (ko) * 2016-06-24 2022-11-02 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
US9972397B2 (en) * 2016-06-24 2018-05-15 SK Hynix Inc. Semiconductor memory device and operating method thereof
KR102553181B1 (ko) * 2016-07-12 2023-07-10 에스케이하이닉스 주식회사 메모리 장치 및 메모리 장치의 동작 방법
US11711928B2 (en) 2016-10-10 2023-07-25 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US11329059B1 (en) 2016-10-10 2022-05-10 Monolithic 3D Inc. 3D memory devices and structures with thinned single crystal substrates
US11812620B2 (en) 2016-10-10 2023-11-07 Monolithic 3D Inc. 3D DRAM memory devices and structures with control circuits
US11869591B2 (en) 2016-10-10 2024-01-09 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US11930648B1 (en) 2016-10-10 2024-03-12 Monolithic 3D Inc. 3D memory devices and structures with metal layers
US11251149B2 (en) 2016-10-10 2022-02-15 Monolithic 3D Inc. 3D memory device and structure
WO2018076239A1 (en) * 2016-10-27 2018-05-03 Micron Technology, Inc. Erasing memory cells
US9876055B1 (en) 2016-12-02 2018-01-23 Macronix International Co., Ltd. Three-dimensional semiconductor device and method for forming the same
US10032511B1 (en) * 2017-05-18 2018-07-24 Macronix International Co., Ltd. Memory with dynamic permissible bit write logic and method
US11232841B2 (en) 2017-09-05 2022-01-25 Samsung Electronics Co., Ltd. Methods of operating memory devices based on sub-block positions and related memory system
KR102336659B1 (ko) 2017-09-05 2021-12-07 삼성전자 주식회사 데이터 신뢰성을 향상시키기 위한 메모리 동작을 수행하는 메모리 장치, 이를 포함하는 메모리 시스템 및 메모리 장치의 동작 방법
US10366763B2 (en) 2017-10-31 2019-07-30 Micron Technology, Inc. Block read count voltage adjustment
US10629271B2 (en) * 2017-12-05 2020-04-21 Intel Corporation Method and system for reducing program disturb degradation in flash memory
KR102374103B1 (ko) * 2018-01-16 2022-03-14 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 소거 방법
US11164637B2 (en) 2018-03-12 2021-11-02 Samsung Electronics Co., Ltd. Methods of erasing data in nonvolatile memory devices and nonvolatile memory devices performing the same
KR102388068B1 (ko) 2018-03-12 2022-04-19 삼성전자주식회사 비휘발성 메모리 장치의 데이터 소거 방법 및 이를 수행하는 비휘발성 메모리 장치
US10748620B2 (en) * 2018-03-22 2020-08-18 Micron Technology, Inc. Memory block select circuitry including voltage bootstrapping control
US10839922B2 (en) 2018-05-26 2020-11-17 Sandisk Technologies Llc Memory disturb detection
KR102530327B1 (ko) 2018-06-01 2023-05-08 삼성전자주식회사 비휘발성 메모리 장치 및 그 동작 방법
US10714166B2 (en) * 2018-08-13 2020-07-14 Micron Technology, Inc. Apparatus and methods for decoding memory access addresses for access operations
US10763273B2 (en) * 2018-08-23 2020-09-01 Macronix International Co., Ltd. Vertical GAA flash memory including two-transistor memory cells
CN109285838B (zh) * 2018-08-28 2023-05-02 中国科学院微电子研究所 半导体存储设备及其制造方法及包括存储设备的电子设备
JP2020047324A (ja) 2018-09-14 2020-03-26 キオクシア株式会社 半導体記憶装置及び半導体記憶装置の制御方法
KR102701788B1 (ko) * 2018-09-28 2024-08-30 삼성전자주식회사 메모리 장치 및 이를 이용한 스토리지 시스템
US10964398B2 (en) 2018-09-28 2021-03-30 Samsung Electronics Co., Ltd. Memory device and a storage system using the same
US10910064B2 (en) 2018-11-06 2021-02-02 Sandisk Technologies Llc Location dependent impedance mitigation in non-volatile memory
US10755788B2 (en) 2018-11-06 2020-08-25 Sandisk Technologies Llc Impedance mismatch mitigation scheme that applies asymmetric voltage pulses to compensate for asymmetries from applying symmetric voltage pulses
US10650898B1 (en) 2018-11-06 2020-05-12 Sandisk Technologies Llc Erase operation in 3D NAND flash memory including pathway impedance compensation
KR102660057B1 (ko) * 2018-11-07 2024-04-24 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법
US11282575B2 (en) * 2018-11-07 2022-03-22 Samsung Electronics Co., Ltd. Nonvolatile memory device and method of programming in the same
KR102554712B1 (ko) * 2019-01-11 2023-07-14 삼성전자주식회사 반도체 소자
US11018156B2 (en) 2019-04-08 2021-05-25 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US10892016B1 (en) 2019-04-08 2021-01-12 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11296106B2 (en) 2019-04-08 2022-04-05 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11763864B2 (en) 2019-04-08 2023-09-19 Monolithic 3D Inc. 3D memory semiconductor devices and structures with bit-line pillars
US11158652B1 (en) 2019-04-08 2021-10-26 Monolithic 3D Inc. 3D memory semiconductor devices and structures
WO2020218809A1 (ko) 2019-04-22 2020-10-29 삼성전자 주식회사 3차원 플래시 메모리 및 그 동작 방법
KR102235608B1 (ko) * 2019-04-30 2021-04-02 삼성전자주식회사 스몰 블록이 적용된 3차원 플래시 메모리
US11081185B2 (en) * 2019-06-18 2021-08-03 Sandisk Technologies Llc Non-volatile memory array driven from both sides for performance improvement
US11450381B2 (en) 2019-08-21 2022-09-20 Micron Technology, Inc. Multi-deck memory device including buffer circuitry under array
US11074976B2 (en) 2019-08-26 2021-07-27 Sandisk Technologies Llc Temperature dependent impedance mitigation in non-volatile memory
CN113053443A (zh) * 2019-12-26 2021-06-29 晶豪科技股份有限公司 过抹除校正方法及使用该方法的存储器装置
US11557341B2 (en) * 2019-12-27 2023-01-17 Micron Technology, Inc. Memory array structures and methods for determination of resistive characteristics of access lines
US11282815B2 (en) * 2020-01-14 2022-03-22 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices and electronic systems
US11342244B2 (en) * 2020-01-21 2022-05-24 Sandisk Technologies Llc Bonded assembly of semiconductor dies containing pad level across-die metal wiring and method of forming the same
CN113140249B (zh) * 2020-05-29 2023-04-11 长江存储科技有限责任公司 用于存储器件中的数据擦除的方法和装置
US11705367B2 (en) 2020-06-18 2023-07-18 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices, memory devices, electronic systems, and additional methods
US11557569B2 (en) 2020-06-18 2023-01-17 Micron Technology, Inc. Microelectronic devices including source structures overlying stack structures, and related electronic systems
US11563018B2 (en) 2020-06-18 2023-01-24 Micron Technology, Inc. Microelectronic devices, and related methods, memory devices, and electronic systems
US11699652B2 (en) 2020-06-18 2023-07-11 Micron Technology, Inc. Microelectronic devices and electronic systems
KR20220008991A (ko) * 2020-07-14 2022-01-24 삼성전자주식회사 비휘발성 메모리 장치 및 이의 동작 방법
DE102021121522A1 (de) 2020-08-24 2022-02-24 Samsung Electronics Co., Ltd. Löschverfahren einer nichtflüchtigen Speichervorrichtung und Betriebsverfahren einer Speichereinrichtung
US11417676B2 (en) 2020-08-24 2022-08-16 Micron Technology, Inc. Methods of forming microelectronic devices and memory devices, and related microelectronic devices, memory devices, and electronic systems
US11825658B2 (en) 2020-08-24 2023-11-21 Micron Technology, Inc. Methods of forming microelectronic devices and memory devices
KR20220090210A (ko) 2020-12-22 2022-06-29 삼성전자주식회사 데이터 신뢰성을 보전하기 위한 소거 동작을 수행하는 메모리 장치
US11282581B1 (en) 2021-01-04 2022-03-22 Macronix International Co., Ltd. 3D memory program disturbance improvement
US11751408B2 (en) 2021-02-02 2023-09-05 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices, memory devices, and electronic systems
US11404123B1 (en) 2021-04-05 2022-08-02 Sandisk Technologies Llc Non-volatile memory with multiple wells for word line switch transistors
KR20230023101A (ko) 2021-08-09 2023-02-17 삼성전자주식회사 반도체 장치
US20230154553A1 (en) * 2021-11-16 2023-05-18 Samsung Electronics Co., Ltd. Operation method of memory device and operation method of memory system including the same
US20230197140A1 (en) * 2021-12-20 2023-06-22 Micron Technology, Inc. Memory device control schemes, and associated methods, devices, and systems

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120051136A1 (en) 2010-08-26 2012-03-01 Dongku Kang Nonvolatile memory device, operating method thereof and memory system including the same
KR101204646B1 (ko) * 2010-11-17 2012-11-23 에스케이하이닉스 주식회사 낸드 플래시 메모리 장치 및 그 동작 방법
US20140192594A1 (en) 2013-01-09 2014-07-10 Macronix International Co., Ltd. P-channel 3d memory array

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4156986B2 (ja) 2003-06-30 2008-09-24 株式会社東芝 不揮発性半導体記憶装置
US6906940B1 (en) 2004-02-12 2005-06-14 Macronix International Co., Ltd. Plane decoding method and device for three dimensional memories
US7378702B2 (en) 2004-06-21 2008-05-27 Sang-Yun Lee Vertical memory device structures
US7315474B2 (en) 2005-01-03 2008-01-01 Macronix International Co., Ltd Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays
US7420242B2 (en) 2005-08-31 2008-09-02 Macronix International Co., Ltd. Stacked bit line dual word line nonvolatile memory
JP4822841B2 (ja) 2005-12-28 2011-11-24 株式会社東芝 半導体記憶装置及びその製造方法
JP5016832B2 (ja) 2006-03-27 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
KR100847492B1 (ko) 2006-06-19 2008-07-21 에스 초이 데이비드 메모리 셀 크기를 줄인 낸드 플래쉬 메모리 장치 및 그제조 방법
JP2008078404A (ja) 2006-09-21 2008-04-03 Toshiba Corp 半導体メモリ及びその製造方法
JP4945248B2 (ja) 2007-01-05 2012-06-06 株式会社東芝 メモリシステム、半導体記憶装置及びその駆動方法
JP5091491B2 (ja) 2007-01-23 2012-12-05 株式会社東芝 不揮発性半導体記憶装置
KR20090037690A (ko) 2007-10-12 2009-04-16 삼성전자주식회사 비휘발성 메모리 소자, 그 동작 방법 및 그 제조 방법
KR20090079694A (ko) 2008-01-18 2009-07-22 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
US8169808B2 (en) * 2008-01-25 2012-05-01 Micron Technology, Inc. NAND flash content addressable memory
JP2009295694A (ja) 2008-06-03 2009-12-17 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
KR101471492B1 (ko) * 2008-12-15 2014-12-10 삼성전자주식회사 반도체 메모리 장치의 스택 어레이 구조
TWI433302B (zh) 2009-03-03 2014-04-01 Macronix Int Co Ltd 積體電路自對準三度空間記憶陣列及其製作方法
US8829646B2 (en) 2009-04-27 2014-09-09 Macronix International Co., Ltd. Integrated circuit 3D memory array and manufacturing method
JP4913191B2 (ja) * 2009-09-25 2012-04-11 株式会社東芝 不揮発性半導体記憶装置
US8908431B2 (en) 2010-02-17 2014-12-09 Samsung Electronics Co., Ltd. Control method of nonvolatile memory device
US8531886B2 (en) 2010-06-10 2013-09-10 Macronix International Co., Ltd. Hot carrier programming in NAND flash
KR20120003351A (ko) 2010-07-02 2012-01-10 삼성전자주식회사 3차원 비휘발성 메모리 장치 및 그 동작방법
KR101784973B1 (ko) * 2010-11-11 2017-10-13 삼성전자주식회사 메모리 소자의 동작 전압 제공 방법 및 메모리 컨트롤러
KR101787041B1 (ko) 2010-11-17 2017-10-18 삼성전자주식회사 식각방지막이 구비된 반도체 소자 및 그 제조방법
US8503213B2 (en) 2011-01-19 2013-08-06 Macronix International Co., Ltd. Memory architecture of 3D array with alternating memory string orientation and string select structures
US8363476B2 (en) 2011-01-19 2013-01-29 Macronix International Co., Ltd. Memory device, manufacturing method and operating method of the same
JP5524134B2 (ja) * 2011-06-14 2014-06-18 株式会社東芝 不揮発性半導体記憶装置
KR20130045622A (ko) * 2011-10-26 2013-05-06 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
US8897070B2 (en) * 2011-11-02 2014-11-25 Sandisk Technologies Inc. Selective word line erase in 3D non-volatile memory
US8542532B2 (en) * 2011-11-17 2013-09-24 Macronix International Co., Ltd. Memory access method and flash memory using the same
US9099202B2 (en) * 2012-11-06 2015-08-04 Sandisk Technologies Inc. 3D stacked non-volatile storage programming to conductive state
US8759899B1 (en) 2013-01-11 2014-06-24 Macronix International Co., Ltd. Integration of 3D stacked IC device with peripheral circuits
US8976600B2 (en) 2013-03-11 2015-03-10 Macronix International Co., Ltd. Word line driver circuit for selecting and deselecting word lines
US9287406B2 (en) 2013-06-06 2016-03-15 Macronix International Co., Ltd. Dual-mode transistor devices and methods for operating same
US9373632B2 (en) 2014-01-17 2016-06-21 Macronix International Co., Ltd. Twisted array design for high speed vertical channel 3D NAND memory

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120051136A1 (en) 2010-08-26 2012-03-01 Dongku Kang Nonvolatile memory device, operating method thereof and memory system including the same
KR101204646B1 (ko) * 2010-11-17 2012-11-23 에스케이하이닉스 주식회사 낸드 플래시 메모리 장치 및 그 동작 방법
US20140192594A1 (en) 2013-01-09 2014-07-10 Macronix International Co., Ltd. P-channel 3d memory array

Also Published As

Publication number Publication date
EP2985763A1 (en) 2016-02-17
CN105374395A (zh) 2016-03-02
EP2985763B1 (en) 2019-04-03
JP6633295B2 (ja) 2020-01-22
CN105374395B (zh) 2019-11-05
JP2016040750A (ja) 2016-03-24
TWI559311B (zh) 2016-11-21
TW201606777A (zh) 2016-02-16
US20160049201A1 (en) 2016-02-18
US9620217B2 (en) 2017-04-11
KR20160019848A (ko) 2016-02-22

Similar Documents

Publication Publication Date Title
KR102432717B1 (ko) 서브 블록 이레이즈
KR102626137B1 (ko) 3-차원 수직 nor 플래시 박막 트랜지스터 스트링들
JP6303224B2 (ja) Ｐチャネル３次元メモリアレイ
US9490017B2 (en) Forced-bias method in sub-block erase
TWI531049B (zh) 反及快閃記憶體及其熱載子生成和寫入方法
US8947939B2 (en) Low voltage programming in NAND flash
US9607702B2 (en) Sub-block page erase in 3D p-channel flash memory
US20140198576A1 (en) Programming technique for reducing program disturb in stacked memory structures
KR102467291B1 (ko) 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법
CN109427802B (zh) 包含存储器块之间的共享选择栅极连接件的3d存储器装置
KR20120000900A (ko) 불휘발성 메모리 장치, 그것의 읽기 방법, 그리고 그것을 포함하는 메모리 시스템
US9117526B2 (en) Substrate connection of three dimensional NAND for improving erase performance
KR20120084268A (ko) 3차원 메모리 어레이 구조
KR102250454B1 (ko) 3d 비휘발성 메모리에 대한 서브블록 크기 감소
US20180090208A1 (en) 3d vertical nand memory device including multiple select lines and control lines having different vertical spacing
KR20190087120A (ko) 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 소거 방법
KR101979395B1 (ko) 반도체 메모리 장치 및 그 동작 방법
US9466378B2 (en) Semiconductor memory device
US20230145681A1 (en) Method of programming non-volatile memory device
KR20120023194A (ko) 불휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템
TWI473098B (zh) 反及閘快閃記憶體之低電壓程式化
CN106205705A (zh) 一种与非门阵列的操作方法
TWI489593B (zh) 反及閘快閃記憶體之熱載子程式化
TWI555025B (zh) 抹除子區塊之強制偏壓方法

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
E902 Notification of reason for refusal
X701 Decision to grant (after re-examination)
GRNT Written decision to grant