CN117545276A - 串行栅极晶体管和包括该晶体管的非易失性存储器设备 - Google Patents

串行栅极晶体管和包括该晶体管的非易失性存储器设备 Download PDF

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Abstract

本公开提供了串行栅极晶体管和包括串行栅极晶体管的非易失性存储器设备。在一些实施例中，非易失性存储器设备包括：多个存储器块、多个通道晶体管块、以及在半导体衬底上方在栅极区域中沿水平方向顺序排列的多个栅极。多个通道晶体管块中的每一个包括被配置为将多个驱动信号传送到多个存储器块中的相应存储器块的多个串行栅极晶体管。多个串行栅极晶体管中的每一个包括在半导体衬底处沿水平方向顺序排列的第一源极‑漏极区域、栅极区域和第二源极‑漏极区域。多个栅极彼此电去耦。分别施加到多个栅极的多个块选择信号彼此独立地控制。

Description

串行栅极晶体管和包括该晶体管的非易失性存储器设备
相关申请的交叉引用
本申请要求于2022年8月8日在韩国知识产权局(KIPO)提交的第10-2022-0098804号韩国专利申请的优先权，其公开内容通过引用整体并入本文。
技术领域
本公开总体上涉及半导体集成电路，并且更具体地，涉及包括源驱动电路的设备。
背景技术
在相关半导体集成电路中，高压晶体管可以在高压晶体管的源极-漏极区域之间转移高电压。例如，高电压可以被施加到高压晶体管的栅极，并且栅极下的栅极绝缘膜可以具有可承受高电压的足够厚度。替选地或附加地，高压晶体管的沟道长度可能需要比低压晶体管的沟道长度长，以便经受电场。也就是说，高压晶体管的沟道可能需要经受由源极-漏极区域之间的高电压引起的穿通现象。换句话说，高压晶体管可能要求比低压晶体管更宽的面积。
发明内容
一些示例实施例可以提供串行栅极晶体管和包括串行栅极晶体管的非易失性存储器设备，其能够降低串行栅极晶体管的沟道中形成的峰值电场。
根据本公开的一个方面，提供了一种非易失性存储器设备。非易失性存储器设备包括多个存储器块、多个通道晶体管块和多个栅极。多个通道晶体管块中的每个通道晶体管块包括被配置为将多个驱动信号传送到多个存储器块中的相应存储器块的多个串行栅极晶体管。多个串行栅极晶体管中的每个串行栅极晶体管包括第一源极-漏极区域、栅极区域和第二源极-漏极区域。第一源极-漏极区域、栅极区域和第二源极-漏极区域在半导体衬底处沿水平方向顺序排列。多个栅极在半导体衬底上方在栅极区域中沿水平方向顺序排列。多个栅极彼此电去耦。分别施加到多个栅极的多个块选择信号彼此独立地控制。
根据本公开的一个方面，提供了一种串行栅极晶体管。串行栅极晶体管包括第一源极-漏极区域、栅极区域、第二源极-漏极区域和多个栅极。第一源极-漏极区域、栅极区域和第二源极-漏极区域在半导体衬底处沿水平方向顺序排列。多个栅极在半导体衬底上方在栅极区域中沿水平方向顺序排列。多个栅极彼此电去耦。分别施加到多个栅极的多个块选择信号彼此独立地控制。
根据本公开的一个方面，提供了一种非易失性存储器设备。非易失性存储器设备包括：设置在单元区域中的多个第一键合金属图案；设置在外围区域中的多个第二键合金属图案，所述外围区域设置在所述单元区域下方；设置在单元区域中的存储器单元阵列；以及设置在外围区域中的多个通道晶体管块。外围区域通过多个第一键合金属图案和多个第二键合金属图案垂直耦合到单元区域。存储器单元阵列包括多个存储器块。多个通道晶体管块中的每个通道晶体管块包括被配置为将多个驱动信号传送到多个存储器块中的相应存储器块的多个串行栅极晶体管。多个串行栅极晶体管中的每个串行栅极晶体管包括第一源极-漏极区域、栅极区域和第二源极-漏极区域。第一源极-漏极区域、栅极区域和第二源极-漏极区域在半导体衬底处沿水平方向顺序排列。多个栅极在半导体衬底上方在栅极区域中沿水平方向顺序排列。多个栅极彼此电去耦。分别施加到多个栅极的多个块选择信号彼此独立地控制。
在一些实施例中，通过串行栅极晶体管的配置和栅极信号的独立控制，串行栅极晶体管和非易失性存储器设备可降低沟道中产生的峰值电场。通过减小峰值电场来降低结击穿电压、隧穿电流、栅极感应漏极泄漏(GIDL)电流和热载流子注入，可以减小沟道的水平长度，并且可以减小串行栅极晶体管和非易失性存储器设备的面积。
附图说明
通过以下结合附图的详细描述，将更清楚地理解本公开的示例实施例。
图1是示出根据示例实施例的串行栅极晶体管的横截面图。
图2是示出根据示例实施例的包括两个栅极的串行栅极晶体管的横截面图。
图3是示出根据示例实施例的图2的串行栅极晶体管的操作的图。
图4和图5是示出根据示例实施例的降低串行栅极晶体管的峰值电流的图。
图6是示出根据示例实施例的存储器系统的框图。
图7是示出根据示例实施例的非易失性存储器设备的框图。
图8是示出根据示例实施例的包括在图7的非易失性存储器设备中的存储器单元阵列的框图。
图9是示出根据示例实施例的图8的存储器单元阵列中包括的存储器块的等效电路的电路图。
图10是示出根据示例实施例的非易失性存储器设备中包括的行解码器的示例实施例的框图。
图11是示出根据示例实施例的图10的行解码器的一部分的图。
图12A和图12B是示出根据示例实施例的图10的行解码器中包括的通道(pass)晶体管块的布局的图。
图13A至图13E是示出根据示例实施例的在非易失性存储器设备的编程操作中包括在通道晶体管块中的串行栅极晶体管的操作的图。
图14A至图14C是示出根据示例实施例的在非易失性存储器设备的擦除操作中包括在通道晶体管块中的串行栅极晶体管的操作的图。
图15是示出根据示例实施例的非易失性存储器设备中包括的块解码器的示例实施例的图。
图16是示出根据示例实施例的存储器设备的横截面图。
图17是示出根据示例实施例的堆叠半导体设备的制造工艺的概念图。
图18是示出根据示例实施例的存储设备的框图。
具体实施方式
提供以下参考附图的描述有助于全面理解权利要求及其等同物所定义的本公开的实施例。包括各种具体细节以帮助理解，但是这些细节仅被认为是示例性的。因此，本领域的普通技术人员将认识到，在不脱离本公开的范围和精神的情况下，可以对这里描述的实施例进行各种改变和修改。此外，为了清楚和简洁，省略了对众所周知的功能和结构的描述。
关于附图的描述，相似的附图标记可用于表示相似或相关的元件。应当理解，对应于项目的名词的单数形式可以包括一个或多个事物，除非相关的上下文清楚地表明不是这样。如本文所使用的，诸如“A或B”、“A和B中的至少一个”、“A或B中的至少一个”、“A、B或C”、“A、B和C中的至少一个”以及“A、B或C中的至少一个”的短语中的每一个可以包括在相应的一个短语中一起列举的项目的可能组合。如本文所使用的，诸如“第1”和“第2”或“第一”和“第二”的术语可用于简单地将相应的组件与另一个组件区分开，而不在其他方面(例如，重要性或顺序)限制组件。应当理解，如果元件(例如，第一元件)被称为使用或不使用术语“可操作地”或“通信地”，“与另一个元件(例如，第二元件)耦合”、“耦合到另一个元件(例如，第二元件)”、“与另一个元件(例如，第二元件)连接”或“连接到另一个元件(例如，第二元件)”，这意味着该元件可以直接(例如，有线地)、无线地或经由第三元件与另一个元件耦合。
将理解，当元件或层被称为在另一元件或层“之上”、“上方”、“上”、“下”、“下方”、“之下”、“连接到”或“耦合到”另一元件或层时，其可直接在另一元件或层之上、上方、上、下、下方、之下、连接到或耦合到另一元件或层，或可存在中间元件或层。相比之下，当一个元件被称为“直接在另一个元件或层之上”、“直接在另一个元件或层上方”、“直接在在另一个元件或层上”、“直接在另一个元件或层下”、“直接在另一个元件或层下方”、“直接在另一个元件或层之下”、“直接连接到”或“直接耦合到”另一个元件或层时，不存在中间元件或层。
术语“上”、“中”、“下”等可以用诸如“第一”、“第二”、“第三”的术语来代替，以用于描述元件的相对位置。术语“第一”、“第二”、“第三”可以用来描述各种元件，但是这些元件不受这些术语的限制，并且“第一元件”可以被称为“第二元件”。替选地或附加地，术语“第一”、“第二”、“第三”等。可用于将组件彼此区分开来，并且不限制本公开。例如，术语“第一”、“第二”、“第三”等不一定涉及任何形式的顺序或数字含义。
本公开通篇提及的“一个实施例”、“实施例”、“示例实施例”或类似语言可表示与所示实施例相关描述的特定特征、结构或特性包含在本解决方案的至少一个实施例中。因此，贯穿本公开的短语“在一个实施例中”、“在实施例中”、“在示例实施例中”以及类似语言可以但不一定都指同一实施例。
图1是示出根据示例实施例的串行栅极晶体管的横截面图。图2是示出根据示例实施例的包括两个栅极的串行栅极晶体管的横截面图。
参考图1和图2，串行栅极晶体管SGT可包括第一源极-漏极区域210、第二源极-漏极区域220、栅极区域230和多个栅极GT。
第一源极-漏极区域210、栅极区域230和第二源极-漏极区域220可在半导体衬底100沿水平方向X顺序排列。多个栅极GT可以在半导体衬底100上方的栅极区域230中沿水平方向X顺序排列。
多个栅极GT可彼此电断开。也就是说，多个栅极GT可以在水平方向X上彼此间隔开。多个栅极GT在水平方向X上的长度可以彼此相同，和/或多个栅极GT中的一些栅极可以在水平方向X上具有不同的长度。
在一些实施例中，多个栅极信号(例如，G1至Gn，其中n为大于0的整数)可分别施加于多个栅极GT，并可彼此独立地控制。参考图3和图13A至图14C描述多个栅极信号G1-Gn的独立控制。
在一些示例实施例中，为形成高压晶体管，可在半导体衬底100的P型区域101上形成深N阱(N-well)102。P阱103可以形成在深N阱102上。可以通过掺杂N型掺杂剂在P阱103中形成有源区域ACT。有源区域ACT可以由两个浅沟槽绝缘区域STI之间的区域限定。
对应于多个栅极GT的栅极线可形成于对应于栅极区域230的半导体衬底100上方。栅极绝缘膜(GIF)可以形成在多个栅极GT和半导体衬底100的上表面之间。
在一些示例实施例中，第一源极-漏极区域210可包括第一区域211和第二区域212。驱动信号SI可以被施加到第一区域211。例如，第一区域211可以通过在半导体衬底100的P阱103中掺杂具有第一掺杂剂密度N+的N型掺杂剂来形成。第二区域212可以通过在第一区域211和栅极GT之间的P阱103中掺杂具有比第一掺杂剂密度N+低的第二掺杂剂密度N-的N型掺杂剂来形成。在一些示例实施例中，第一区域211和第二区域212可以通过掺杂具有相同的掺杂剂密度的N型掺杂剂来同时(例如，基本上同时)形成。
第二源极-漏极区域220可包括第三区域221和第四区域222。驱动信号SI的高电压被传送到的目标节点(例如，字线WL)可以连接到第三区域221。在下文中，基于目标节点是字线WL来描述示例实施例。根据示例实施例，目标节点可以是不同于字线WL的另一节点。例如，第三区域221可以通过在半导体衬底100的P阱103中掺杂具有第一掺杂剂密度N+的N型掺杂剂来形成。第四区域222可以通过在第三区域221和栅极GT之间的P阱103中掺杂具有比第一掺杂剂密度N+低的第二掺杂剂密度N-的N型掺杂剂来形成。在一些示例实施例中，第三区域221和第四区域222可以通过掺杂具有相同的掺杂剂密度的N型掺杂剂来同时形成。
栅极区域230可包括形成于多个栅极GT之间的半导体衬底100的P阱103中的多个中心区域CR 231。在一些示例实施例中，可以通过掺杂与第二区域212和第四区域222相同的具有第二掺杂剂密度N-的N型掺杂剂，或者具有不同于第二掺杂剂密度N-的掺杂剂密度，来形成多个中心区域CR 231。在一些示例实施例中，多个中心区域CR 231可以通过掺杂与P阱103相同的P型掺杂剂来形成。在一些示例实施例中，多个中心区域CR 231可以是P阱103本身。也就是说，可以省略多个中心区域CR 231的掺杂。如果省略中心区域CR 231的掺杂，则串行栅极晶体管SGT的阈值电压会增加，但是通过电场的平滑会降低峰值电场。替选地或附加地，如果多个中心区域CR 231被掺杂，则可以通过改善体效应来降低阈值电压。中心区域CR 231的掺杂类型和/或掺杂剂密度可以考虑阈值电压和峰值电场的折衷关系来确定。
下文中，为便于说明和描述，基于包括两个栅极的串行栅极晶体管SGT描述了示例实施例。然而，本公开不限于此方面。例如，相同的示例实施例可以应用于包括三个或更多个栅极的串行栅极晶体管SGT。
图2的串行栅极晶体管可以包括或可以在许多方面类似于上面参考图1描述的串行栅极晶体管，并且可以包括上面没有提到的附加特征。这样，为了简洁起见，可以省略与图1重复的描述。
参考图2，串行栅极晶体管SGT可包括第一源极-漏极区域210、第二源极-漏极区域220、栅极区域230、第一栅极310和第二栅极320。
第一源极-漏极区域210、栅极区域230和第二源极-漏极区域220可在半导体衬底100上沿水平方向X顺序排列。第一栅极310和第二栅极320可以布置在半导体衬底100上方的栅极区域230中的水平方向X上。栅极绝缘膜311和321可以形成在第一栅极310和第二栅极320与半导体衬底100的上表面之间。
在水平方向X上与第一源极-漏极区域210相邻的第一栅极310和与第二源极-漏极区域220相邻的第二栅极320可彼此电断开。换句话说，第一栅极310和第二栅极320可以在水平方向X上彼此间隔开。第一栅极310和第二栅极320在水平方向X上的长度可以彼此相同和/或彼此不同。
替选地或附加地，施加到第一栅极310的第一栅极信号G1和施加到第二栅极320的第二栅极信号G2可彼此独立地控制。下面参考图3和图13A至图14C描述第一栅极信号G1和第二栅极信号G2的独立控制。
栅极区域230可包括形成在第一栅极310和第二栅极320之间的半导体衬底100中的中心区域CR 231。
图3是示出根据示例实施例的图2的串行栅极晶体管的操作的图。
参考图2和图3，当施加到第一源极-漏极区域210的驱动信号SI的电压VSI高于连接到第二源极-漏极区域220的字线WL的电压VWL(例如，VSI>VWL)且串行栅极晶体管SGT接通(ON)时，第一栅极信号G1的电压VG1可被激活为高于驱动信号SI的电压VSI(例如，VG1>VSI)，并且第二栅极信号G2的电压VG2可以被激活为低于或等于第一栅极信号G1的电压VG1(例如，VG1≥VG2)。
在一些实施例中，当施加到第一源极-漏极区域210的驱动信号SI的电压VSI高于连接到第二源极-漏极区域220的字线WL的电压VWL(例如，VSI>VWL)且串行栅极晶体管SGT接通(ON)时，第二栅极信号G2可在第一栅极信号G1被激活之后被激活。换句话说，如下面参考图13A所述，对应于第一栅极信号G1的第一块选择信号BLKWL1的激活时间点可以在对应于第二栅极信号G2的第二块选择信号BLKWL2的激活时间点之前。
当驱动信号SI的电压VSI高于字线WL的电压VWL(例如，VSI>VWL)且串行栅极晶体管SGT关断(OFF)时，第二栅极信号G2的电压VG2可被去激活为低于驱动信号SI的电压VSI(例如，VG2<VSI)，第一栅极信号G1的电压VG1可被去激活为高于或等于第二栅极信号G2的电压VG2(例如，VG1≥VG2)。
在一些实施例中，当驱动信号SI的电压VSI高于字线WL的电压VWL(例如，VSI>VWL)且串行栅极晶体管SGT被关断(OFF)时，第一栅极信号G1可在第二栅极信号G2被去激活之后被去激活。换句话说，第一栅极信号G1的去激活时间点可以滞后于第二栅极信号G2的去激活时间点。
因此，当施加到第一源极-漏极区域210的驱动信号SI的电压VSI高于连接到第二源极-漏极区域220的字线WL的电压VWL时，包括第一源极-漏极区域210、第一栅极G1和中心区域CR231的部分可用作场弛豫晶体管(FRT)，并且包括中心区域CR231、第二栅极G2和第二源极-漏极区域220的部分可用作开关晶体管。
场弛豫晶体管(FRT)可执行降低施加在漏极中的峰值电场的功能，并且开关晶体管可执行确定串行栅极晶体管SGT的接通状态下的接通电流和串行栅极晶体管SGT的关断状态下的关断电流的功能。
当施加到第一源极-漏极区域210的驱动信号SI的电压VSI低于连接到第二源极-漏极区域220的字线WL的电压VWL(例如，VSI<VWL)且串行栅极晶体管SGT接通(ON)时，第二栅极信号G2的电压VG2可被激活为高于字线WL的电压VWL(例如，VG2>VWL)，并且第一栅极信号G1的电压VG1可以被激活为低于或等于第二栅极信号G2的电压VG2(例如，VG1≤VG2)。
在一些实施例中，当驱动信号SI的电压VSI低于字线WL的电压VWL(例如，VSI<VWL)且串行栅极晶体管SGT接通(ON)时，第一栅极信号G1可在第二栅极信号G2被激活之后被激活。换句话说，第二栅极信号G2的激活时间点可以在第一栅极信号G1的激活时间点之前。
当驱动信号SI的电压VSI低于字线WL的电压VWL(例如，VSI<VWL)且串行栅极晶体管SGT关断(OFF)时，第一栅极信号G1的电压VG1可被去激活为高于字线WL的电压VWL(例如，VG1>VWL)，第二栅极信号G2的电压VG2可被去激活为高于或等于第一栅极信号G1的电压VG1(例如，VG2≥VG1)。
在一些实施例中，当驱动信号SI的电压VSI低于字线WL的电压VWL(例如，VSI<VWL)且串行栅极晶体管SGT关断(OFF)时，第二栅极信号G2可在第一栅极信号G1去激活之后去激活。换句话说，如下面参考图13A所述，对应于第一栅极信号G1的第一块选择信号BLKWL1的去激活时间点可以在对应于第二栅极信号G2的第二块选择信号BLKWL2的去激活时间点之前。
因此，当施加到第一源极-漏极区域210的驱动信号SI的电压VSI低于连接到第二源极-漏极区域220的字线WL的电压VWL时，包括第一源极-漏极区域210、第一栅极G1和中心区域CR231的部分可用作开关晶体管，并且包括中心区域CR 231、第二栅极G2和第二源极-漏极区域220的部分可用作场弛豫晶体管(FRT)。
即使参考图2和图3描述了设置在对应于栅极区域230的半导体衬底100上方的两个栅极G1和G2的示例实施例，但示例实施例不限于此。例如，根据示例实施例，三个或更多个栅极可以设置在对应于栅极区域230的半导体衬底100上方。三个或更多个栅极可以彼此电断开，并且可以由三个不同的栅极信号独立控制。
图4和图5是示出根据示例实施例的降低串行栅极晶体管的峰值电流的图。
图4示出了当驱动信号SI的电压VSI高于字线WL的电压VWL(例如，VSI>VWL)和当驱动信号SI的电压VSI低于字线WL的电压VWL(例如，VSI<VWL)时，单栅晶体管MGT的电场分布。图5示出了根据示例实施例，当驱动信号SI的电压VSI高于字线WL的电压VWL(例如，VSI>VWL)和当驱动信号SI的电压VSI低于字线WL的电压VWL(例如，VSI<VWL)时，串行栅极晶体管SGT的电场分布。
在如图4所示的单栅晶体管MGT的情况下，电场可能集中在一个栅极和一个源极-漏极区域之间的边界区域，因此，峰值电场Ec可能相对高。替选地或附加地，在串行栅极晶体管SGT的情况下，根据如图5所示的示例实施例，电场可以分布在一个栅极和对应于场弛豫晶体管的漏极的一个源极-漏极区域之间的边界区域以及另一个栅极和对应于开关晶体管的漏极的另一个源极-漏极区域之间的边界区域中，因此，峰值电场Ep可以减小到相对低(例如，当与峰值电场Ec相比时)。这里，对应于串行栅极晶体管SGT的源极的一个源极-漏极区域、一个栅极和中心区域CR 231可以用作场弛豫晶体管(FRT)，并且对应于串行栅极晶体管SGT的漏极的另一个源极-漏极区域、另一个栅极和中心区域CR 231可以用作开关晶体管。
因此，通过减小峰值电场来降低结击穿电压、隧道电流、栅极感应漏极泄漏(GIDL)电流和热载流子注入，可降低水平方向X上的沟道长度，并可降低串行栅极晶体管SGT和包括串行栅极晶体管SGT的非易失性存储器设备的面积。
图6是示出根据示例实施例的存储器系统的框图。
参考图6，存储器系统10可包括存储器控制器20和至少一个存储器设备30。存储器设备30可以是这里描述的非易失性存储器设备。存储器系统10可以包括基于闪存的数据存储介质，诸如但不限于存储器卡、通用串行总线(USB)存储器和固态驱动器(SSD)。
非易失性存储器设备30可在存储器控制器20的控制下执行一项或多项操作。一个或多个操作可以包括但不限于读取操作、擦除操作、编程操作和写入操作。非易失性存储器设备30可以通过输入/输出线从存储器控制器20接收命令CMD(例如，读取命令和/或写入命令)、地址ADDR(例如，读取地址和/或写入地址)和数据DATA，用于执行这些操作。替选地或附加地，非易失性存储器设备30可以通过控制线从存储器控制器20接收控制信号CTRL。在一些实施例中，非易失性存储器设备30可以通过电源线从存储器控制器20接收功率PWR。
图7是示出根据示例实施例的非易失性存储器设备的框图。
参考图7，非易失性存储器设备1000可包括存储器单元阵列500、页缓冲器电路510、数据输入/输出(I/O)电路520、行解码器530、控制电路550和电压发生器560。在一些实施例中，存储器单元阵列500可以设置在单元区域(例如，图16中的单元区域CREG)中，并且页缓冲器电路510、数据I/O电路520、行解码器530、控制电路550和电压发生器560可以设置在外围区域(例如，图16中的外围区域PREG)中。
存储器单元阵列500可通过串选择线SSL、字线WL和地选择线GSL耦合至行解码器530。替选地或附加地，存储器单元阵列500可以通过位线BL耦合到页缓冲电路510。存储器单元阵列500可以包括多个存储器块，并且每个存储器块可以包括耦合到字线WL和位线BL的存储器单元。在一些示例实施例中，存储器单元阵列500可以是三维存储器单元阵列，其以三维结构(例如，垂直结构)形成在衬底上。例如，存储器单元阵列500可以包括垂直取向以使得至少一个存储器单元与另一个存储器单元垂直地重叠的单元串(例如，NAND串)。
控制电路550可从存储器控制器(例如，图6的存储器控制器20)接收命令CMD(例如，命令信号)和地址ADDR(例如，地址信号)。因此，控制电路550可以响应于(和/或基于)命令信号CMD和地址信号ADDR中的至少一个来控制非易失性存储器设备1000的擦除、编程和/或读取操作。擦除操作可以包括执行一系列擦除循环，并且编程操作可以包括执行一系列编程循环。每个编程循环可以包括编程操作和编程验证操作。每个擦除循环可以包括擦除操作和擦除验证操作。读取操作可以包括正常读取操作和数据恢复读取操作。
例如，控制电路550可生成用于控制电压发生器560的操作的控制信号CTL，并可基于命令信号CMD生成用于控制页缓冲器电路510的页缓冲控制信号PBC。替选地或附加地，控制电路550可以基于地址信号ADDR生成块地址B_ADDR、行地址R_ADDR和列地址C_ADDR。控制电路550可以向行解码器530提供块地址B_ADDR和行地址R_ADDR，并且向数据I/O电路520提供列地址C_ADDR。
行解码器530可通过串选择线SSL、字线WL和地选择线GSL耦合至存储器单元阵列500。在编程操作和/或读取操作期间，行解码器530可以基于行地址R_ADDR，确定和/或选择字线WL之一作为选择的字线，并且确定除了选择的字线之外的剩余字线WL作为未选择的字线。
在编程操作和/或读取操作期间，行解码器可基于从控制电路550提供的块地址B_ADDR，将多个存储器块中的一个确定为选择的存储器块，并且将其他存储器块确定为未选择的存储器块。替选地或附加地，行解码器530可以基于行地址R_ADDR将串选择线SSL之一确定为选择的串选择线，并将除了选择的串选择线之外的剩余串选择线SSL确定为未选择的串选择线。
电压发生器560可基于控制信号CTL生成非易失性存储器设备1000的存储器单元阵列500的操作可能要求的字线电压VWL。电压发生器560可以从存储器控制器接收功率PWR。字线电压VWL可以通过行解码器530施加到字线WL。
例如，在擦除操作期间，电压发生器560可向存储器块的阱和/或公共源线施加擦除电压，并基于擦除地址向选择的存储器块的全部或部分字线施加擦除允许电压(例如，地电压)。在擦除验证操作期间，电压发生器560可以同时向选择的存储器块的所有字线或者顺序地(例如，一个接一个地)向字线施加擦除验证电压。
又例如，在编程操作期间，电压发生器560可将编程电压施加到选择的字线，并可将编程通过(pass)电压施加到未选择的字线。此外，在编程验证操作期间，电压发生器560可以向第一字线施加编程验证电压，并且可以向未选择的字线施加验证通过电压。
在正常读取操作期间，电压发生器560可向选择的字线施加读取电压，并可向未选择的字线施加读取通过电压。在数据恢复读取操作期间，电压发生器560可以向与选择的字线相邻的字线施加读取电压，并且可以向选择的字线施加恢复读取电压。
页缓冲器电路510可通过位线BL耦合至存储器单元阵列500。页缓冲器电路510可以包括多个缓冲器。在一些示例实施例中，每个缓冲器可以连接到单个位线。替选地或附加地，每个缓冲器可以连接到两条或更多条位线。页缓冲器电路510可以临时存储要在选择的页中编程的数据或者从存储器单元阵列500的选择的页中读出的数据。
数据I/O电路520可通过数据线DL耦合至页缓冲器电路510。在编程操作期间，数据I/O电路520可以接收从存储器控制器接收的编程数据DATA，并且基于从控制电路550接收的列地址C_ADDR将编程数据DATA提供给页缓冲器电路510。在读取操作期间，数据I/O电路520可以基于从控制电路550接收的列地址C_ADDR，将已经从存储器单元阵列500读取并存储在页缓冲器电路510中的读取数据DATA提供给存储器控制器。
在一些实施例中，页缓冲器电路510和数据I/O电路520可从存储器单元阵列500的第一区域读取数据，并将读取数据写入存储器单元阵列500的第二区域(例如，不将数据传输至非易失性存储器设备1000外部的源，诸如图6的存储器控制器20)。例如，页缓冲器电路510和数据I/O电路520可以执行回写(copy-back)操作。
图8是示出根据示例实施例的包括在图7的非易失性存储器设备中的存储器单元阵列的框图。图9是示出根据示例实施例的图8的存储器单元阵列中包括的存储器块的等效电路的电路图。
参考图8，存储器单元阵列500可包括存储器块BLK1至BLKz，其中z为大于1的整数。在一些示例实施例中，存储器块BLK1至BLKz可以由图7的行解码器530选择。例如，行解码器530可以在存储器块BLK1至BLKz中选择与块地址B_ADDR对应的特定存储器块作为选择的存储器块。
图9的存储器块BLKi(其中i为1和z之间的整数)可形成在三维结构(例如，垂直结构)的半导体衬底上。例如，包括在存储器块BLKi中的NAND串和/或单元串可以设置在垂直于衬底的上表面的垂直方向D3上。
参考图9，存储器块BLKi可包括耦合在位线BL1、BL2和BL3与公共源极线CSL之间的单元串和/或NAND串NS11至NS33。每个NAND串可以包括沿垂直方向D3堆叠的多个存储器单元，并且多条字线可以沿垂直方向D3堆叠。
NAND串NS11至NS33中的每一个可包括串选择晶体管SST、存储器单元MC1至MC8和地选择晶体管GST。在图9中，NAND串NS11至NS33中的每一个被示为包括八个存储器单元MC1至MC8。然而，本公开不限于此方面。例如，在一些实施例中，NAND串NS11至NS33中的每一个可以包括任意数量的存储器单元。
每个串选择晶体管SST可连接(例如，通信地耦合)至相应的串选择线(例如，SSL1至SSL3之一)。存储器单元MC1至MC8可以分别连接到相应的栅极线GTL1至GTL8。栅极线GTL1至GTL8可以是字线，栅极线GTL1至GTL8中的一些可以是虚拟字线。每个地选择晶体管GST可以连接到相应的地选择线(例如，GSL1至GSL3之一)。每个串选择晶体管SST可以连接到相应的位线(例如，BL1、BL2和BL3之一)，并且每个地选择晶体管GST可以连接到公共源极线CSL。
具有相同高度的字线(例如，栅极线GTL1至GTL8中的每一个)可共同地连接，并且地选择线GSL1至GSL3和串选择线SSL1至SSL3可分离。在图9中，存储器块BLKi被示为耦合到八条栅极线GTL1至GTL8和三条位线BL1至BL3。然而，本公开不限于此方面。存储器单元阵列500中的每个存储器块可以耦合到任意数量的字线和任意数量的位线。
图10是示出根据示例实施例的非易失性存储器设备中包括的行解码器的示例实施例的框图。为了便于说明和描述，图10示出了四个存储器块，即第一存储器块至第四存储器块(例如，MB1-MB4)以及行解码器530的相应配置。然而，本公开不限于特定数量的存储器块。
参考图10，行解码器530可包括驱动信号解码器SIDEC、第一块解码器至第四块解码器(例如，BDEC1–BDEC4)和对应于第一存储器块至第四存储器块MB1-MB4的第一通道晶体管块至第四通道晶体管块(例如，PTB1–PTB4、610、620、630和640)。
驱动信号解码器SIDEC可基于行地址R_ADDR生成驱动信号SI。驱动信号解码器SIDEC可以确定对应于编程操作、读取操作和/或擦除操作的驱动信号SI的电压电平。
第一块解码器至第四块解码器BDEC1–BDEC4可生成块选择信号，以基于块地址B_ADDR选择一个存储器块。
第一块解码器BDEC1可生成与第一存储器块MB1对应的块选择信号对BLKWL11和BLKWL12。第二块解码器BDEC2可以生成对应于第二存储器块MB2的块选择信号对BLKWL21和BLKWL22。第三块解码器BDEC3可以生成对应于第三存储器块MB3的块选择信号对BLKWL31和BLKWL32。第四块解码器BDEC4可以生成对应于第四存储器块MB4的块选择信号对BLKWL41和BLKWL42。
第一通道晶体管块至第四通道晶体管块610、620、630和640可基于相应的块选择信号对来控制驱动信号SI向相应的存储器块的传送。
第一通道晶体管块610可基于块选择信号对BLKWL11和BLKWL12来控制驱动信号SI向第一存储器块MB1的传送。第二通道晶体管块620可基于块选择信号对BLKWL21和BLKWL22来控制驱动信号SI向第二存储器块MB2的传送。第三通道晶体管块630可基于块选择信号对BLKWL31和BLKWL32控制驱动信号SI向第三存储器块MB3的传送。第四通道晶体管块640可基于块选择信号对BLKWL41和BLKWL42来控制驱动信号SI向第四存储器块MB4的传送。
图11是示出根据示例实施例的图10的行解码器的一部分的图。
参考图11，驱动信号SI可通过第一通道晶体管块至第四通道晶体管块610、620、630和640选择性地传送至第一至第四存储块MB1-MB4。
当基于块地址选择第一存储块MB1时，从第一块解码器BDEC1提供的块选择信号对BLKWL11和BLKWL12可被激活，使得第一通道晶体管块610中的通道晶体管(例如，610-640)和/或串行栅极晶体管SGT可接通。因此，驱动信号SI(包括地选择信号GS)、串选择信号SS和字线驱动信号S0-S63可以被传送到第一存储块MB1。驱动信号GS、SS和S0-S63可以被提供给第一存储块MB1中的选择晶体管和存储器单元的栅极(例如，字线)。
当基于块地址选择第二存储器块MB2时，从第二块解码器BDEC2提供的块选择信号对BLKWL21和BLKWL22可被激活，使得第二通道晶体管块620中的串行栅极晶体管SGT可接通。因此，驱动信号GS、SS和S0-S63可以被传送到第二存储器块MB2。驱动信号GS、SS和S0-S63可以被提供给第二存储器块MB2中的选择晶体管和存储器单元的栅极。
当基于块地址选择第三存储器块MB3时，从第三块解码器BDEC3提供的块选择信号对BLKWL31和BLKWL32可被激活，使得第三通道晶体管块630中的串行栅极晶体管SGT可接通。因此，驱动信号GS、SS和S0-S63可以被传送到第三存储器块MB3。驱动信号GS、SS和S0-S63可以被提供给第三存储器块MB3中的选择晶体管和存储器单元的栅极。
当基于块地址选择第四存储器块MB4时，从第四块解码器BDEC4提供的块选择信号对BLKWL41和BLKWL42可被激活，使得第四通道晶体管块640中的串行栅极晶体管SGT可接通。因此，驱动信号GS、SS和S0-S63可以被传送到第四存储器块MB4。驱动信号GS、SS和S0-S63可以被提供给第四存储器块MB4中的选择晶体管和存储器单元的栅极。
如图11所示，第一通道晶体管块至第四通道晶体管块610、620、630和640中的每一个可包括多个串行栅极晶体管SGT。块选择信号对中的一个可对应于上述第一栅极信号G1，块选择信号对中的另一个可对应于上述第二栅极信号G2。在图11的配置中，块选择信号BLKWL11、BLKWL21、BLKWL31和BLKWL41中的每一个可以对应于第一栅极信号G1，并且块选择信号BLKWL12、BLKWL22、BLKWL32和BLKWL42中的每一个可以对应于第二栅极信号G2。因此，每个串行栅极晶体管SGT的操作可以描述如下。
参考图2、图3、图10和图11，当施加到第一源极-漏极区域210的驱动信号SI的电压VSI高于连接到第二源极-漏极区域220的字线WL的电压VWL(例如，VSI>VWL)且串行栅极晶体管SGT接通(ON)时，第一块选择信号BLKWLi1的电压VG1(其中i＝{1，2，3，4})可以被激活为高于驱动信号SI的电压VSI，并且第二块选择信号BLKWLi2的电压VG2可以被激活为低于或等于第一块选择信号BLKWLi1的电压VG1。
替选地或附加地，当施加到第一源极-漏极区域210的驱动信号SI的电压VSI高于连接到第二源极-漏极区域220的字线WL的电压VWL(例如，VSI>VWL)且串行栅极晶体管SGT接通(ON)时，第二块选择信号BLKWLi2可在第一块选择信号BLKWLi1被激活之后被激活。换句话说，如下面参考图13A所述，第一块选择信号BLKWLi1的激活时间点可以在第二块选择信号BLKWLi2的激活时间点之前。
当驱动信号SI的电压VSI高于字线WL的电压VWL(例如，VSI>VWL)且串行栅极晶体管SGT关断(OFF)时，第二块选择信号BLKWLi2的电压VG2可被去激活为低于驱动信号SI的电压VSI，第一块选择信号BLKWLi1的电压VG1可被去激活为高于或等于第二块选择信号BLKWLi2的电压VG2。
替选地或附加地，当驱动信号SI的电压VSI高于字线WL的电压VWL(例如，VSI>VWL)且串行栅极晶体管SGT被关断(OFF)时，第一块选择信号BLKWLi1可在第二块选择信号BLKWLi2被去激活之后被去激活。换句话说，第一块选择信号BLKWLi1的去激活时间点可以滞后于第二块选择信号BLKWLi2的去激活时间点。
当施加至第一源极-漏极区域210的驱动信号SI的电压VSI低于连接至第二源极-漏极区域220的字线WL的电压VWL(例如，VSI<VWL)且串行栅极晶体管SGT接通(ON)时，第二块选择信号BLKWLi2的电压VG2可以被激活为高于字线WL的电压VWL，并且第一块选择信号BLKWLi1的电压VG1可以被激活为低于或等于第二块选择信号BLKWLi2的电压VG2。
替选地或附加地，当驱动信号SI的电压VSI低于字线WL的电压VWL(例如，VSI<VWL)且串行栅极晶体管SGT接通(ON)时，第一块选择信号BLKWLi1可在第二块选择信号BLKWLi2被激活之后被激活。换句话说，第二块选择信号BLKWLi2的激活时间点可以在第一块选择信号BLKWLi1的激活时间点之前。
当驱动信号SI的电压VSI低于字线WL的电压VWL(例如，VSI<VWL)且串行栅极晶体管SGT关断(OFF)时，第一块选择信号BLKWLi1的电压VG1可被去激活为高于字线WL的电压VWL，第二块选择信号BLKWLi2的电压VG2可被去激活为高于或等于第一块选择信号BLKWLi1的电压VG1。
替选地或附加地，当驱动信号SI的电压VSI低于字线WL的电压VWL(例如，VSI<VWL)且串行栅极晶体管SGT被关断(OFF)时，第二块选择信号BLKWLi2可在第一块选择信号BLKWLi1被去激活之后被去激活。换句话说，如下面参考图13A所述，第一块选择信号BLKWLi1的去激活时间点可以在第二块选择信号BLKWLi2的去激活时间点之前。
图12A和图12B是示出根据示例实施例的图10的行解码器中包括的通道晶体管块的布局的示例实施例的图。
参考图12A和图12B，有源区域ACT11-ACT16可对应于第一通道晶体管块610中包括的串行栅极晶体管SGT，有源区域ACT21-ACT26可对应于第二通道晶体管块620中包括的串行栅极晶体管SGT，有源区域ACT31-ACT36可对应于第三通道晶体管块630中包括的串行栅极晶体管SGT，并且有源区域ACT11-ACT16可对应于第四通道晶体管块630中包括的串行栅极晶体管SGT。
如上文参考图2所述，对应于每个串行栅极晶体管SGT的每个有源区域可包括第一源极-漏极区域DR(例如，图2的第一源极-漏极区域210)、中心区域CR(例如，图2中的中心区域231)和第二源极-漏极区域SR(例如，图2中的第二源极-漏极区域220)，它们沿水平方向D2(例如，图2的X方向)顺序排列。
如图12A和图12B所示，存储器块MB1-MB4可按列方向D2排列。替选地或附加地，包括在每个通道晶体管块中的多个串行栅极晶体管可以排列成行和列的矩阵，
如图2所示，形成第一栅极G1和第二栅极G2的两条栅极线可相对于串行栅极晶体管SGT的每行设置，使得两条栅极线在行方向D1上延伸，并在列方向D2上排列。
如图12A所示，两条栅极线711和712可设置在有源区域ACT11、ACT12和ACT13的行中，两条栅极线713和714可设置在有源区域ACT14、ACT15和ACT16的行中，两条栅极线731和732可设置在有源区域ACT31、ACT32和ACT33的行中，并且两条栅极线733和734可设置在有源区域ACT34、ACT35和ACT36的行中。
如图12B所示，两条栅极线721和722可设置在有源区域ACT21、ACT22和ACT23的行中，两条栅极线723和724可设置在有源区域ACT24、ACT25和ACT26的行中，两条栅极线741和742可设置在有源区域ACT41、ACT42和ACT43的行中，并且两条栅极线743和744可设置在有源区域ACT44、ACT45和ACT46的行中。
驱动信号GS、SS和S0-S63可通过垂直接触部VC和金属线811-816施加到有源区域的第一源极-漏极区域DR，并且金属线811-816沿列方向D2延伸并沿行方向D1排列。
在一些示例实施例中，多个存储器块可沿列方向D2排列，并且与多个存储器块对应的多个通道晶体管块可沿行方向D1设置和分布在多个存储器块的两侧。例如，如图10至图12B所示，第一通道晶体管块610和第三通道晶体管块630可以沿行方向D1设置在存储器块MB1-MB4的一侧，并且第二通道晶体管块620和第四通道晶体管块640可沿行方向D1设置在存储器块MB1-MB4的另一侧。与相关半导体设备相比，通过通道晶体管块的这种分布，可以有效地设计行解码器的布局，并且可以减小行解码器的面积。
图13A至图13E是示出根据示例实施例的在非易失性存储器设备的编程操作中包括在通道晶体管块中的串行栅极晶体管的操作的图。
在编程操作中，对应于选择的存储器块的选择的通道晶体管块中包括的多个串行栅极晶体管可接通，并且对应于未选择的存储器块的未选择的通道晶体管块中包括的多个串行栅极晶体管可保持关断状态。
图13A示出了关于编程操作中的选择的通道晶体管块，施加到第一源极-漏极区域210的驱动信号SI的电压VSI、连接到第二源极-漏极区域220的字线WL的电压VWL、施加到第一栅极G1的第一块选择信号BLKW1和施加到第二栅极G2的第二块选择信号BLKW2的示例定时和波形。
图13B和图13C示出了关于编程操作中选择的通道晶体管块的沿水平方向X的电场的示例分布，以及驱动信号SI、字线WL、第一块选择信号BLKWL1和第二块选择信号BLKWL2的示例电压电平。图13B示出了在编程操作中驱动信号SI的电压VSI增加的时段，例如，对应于图13A中的时间点Tr。图13C示出了在编程操作中驱动信号SI的电压VSI减小的时段，例如，对应于图13A中的时间点Tf。
参考图13A、图13B和图13C，当驱动信号SI的电压VSI在编程操作中增加时，选择的通道晶体管块中的串行栅极晶体管SGT可接通，驱动信号SI的电压VSI可高于字线WL的电压VWL。在这种情况下，例如，在时间点Tr，施加到选择的通道晶体管块的第一块选择信号BLKWL1的电压可以被激活为高于驱动信号SI的电压VSI，并且施加到选择的通道晶体管块的第二块选择信号BLKWL2的电压可以被激活为低于或等于第一块选择信号BLKWL1的电压。
在一些示例实施例中，可通过控制第一块选择信号BLKWL1和第二块选择信号BLKWL2的激活时间点来实现第一块选择信号BLKWL1和第二块选择信号BLKWL2的这种控制。换句话说，如图13A所示，第一块选择信号BLKWL1的激活时间点可以在第二块选择信号BLKWL2的激活时间点之前。
当驱动信号SI的电压VSI在编程操作中降低时，选择的通道晶体管块中的串行栅极晶体管SGT可关断，并且驱动信号SI的电压VSI可低于字线WL的电压VWL。在这种情况下，例如，在时间点Tf，施加到选择的通道晶体管块的第二块选择信号BLKWL2的电压可以被去激活为高于字线WL的电压VWL，并且施加到选择的通道晶体管块的第一块选择信号BLKWL1的电压可以被去激活为低于或等于第二块选择信号BLKWL2的电压。
在一些示例实施例中，可通过控制第一块选择信号BLKWL1和第二块选择信号BLKWL2的去激活时间点来实现第一块选择信号BLKWL1和第二块选择信号BLKWL2的这种控制。换句话说，如图13A所示，第一块选择信号BLKWL1的去激活时间点可以在第二块选择信号BLKWL2的去激活时间点之前。
图13D示出了关于编程操作中的未选择的通道晶体管块，施加到第一源极-漏极区域210的驱动信号SI的电压VSI、连接到第二源极-漏极区域220的字线WL的电压VWL、施加到第一栅极G1的第一块选择信号BLKW1和施加到第二栅极G2的第二块选择信号BLKW2的示例定时和波形。
图13E示出了关于编程操作中的未选择的通道晶体管块的沿水平方向X的电场的示例分布，以及驱动信号SI、字线WL、第一块选择信号BLKWL1和第二块选择信号BLKWL2的示例电压电平。图13E示出了当驱动信号SI的电压VSI在编程操作中完全增加时例如对应于图13D中的时间点T1的时段。
参考图13D和图13E，在编程操作中，未选择的通道晶体管块中的串行栅极晶体管SGT可保持关断状态，并且驱动信号SI的电压VSI可高于字线WL的电压VWL。在这种情况下，施加到未选择的通道晶体管块的第二块选择信号BLKWL2的电压可以被去激活为低于驱动信号SI的电压VSI，并且施加到未选择的通道晶体管块的第一块选择信号BLKWL1的电压可以被去激活为高于或等于第二块选择信号BLKWL2的电压。
如上文参考图4和图5所述，根据示例实施例，可使用串栅晶体管SGT和块选择信号BLKWL1和BLKWL2的控制来减小编程操作中出现的峰值电场E1、E2和E3。
图14A至图14C是示出根据示例实施例的在非易失性存储器设备的擦除操作中包括在通道晶体管块中的串行栅极晶体管的操作的图。
在擦除操作中，对应于选择的存储器块的选择的通道晶体管块中包括的多个串行栅极晶体管可保持接通状态，并且对应于未选择的存储器块的未选择的通道晶体管块中包括的多个串行栅极晶体管可保持关断状态。
图14A示出了关于擦除操作中的选择的通道晶体管块的沿水平方向X的电场的示例分布，以及驱动信号SI、字线WL、第一块选择信号BLKWL1和第二块选择信号BLKWL2的示例电压电平。
参考图14A，在擦除操作中，选择的通道晶体管块中的串行栅极晶体管SGT可保持接通状态。在这种情况下，施加到选择的通道晶体管块的第一块选择信号BLKWL1的电压和第二块选择信号BLKWL2的电压可以被激活为高于字线WL的电压VWL。例如，如图14A所示，驱动信号SI的电压VSI和字线WL的电压VWL可以保持地电压(例如，0V)，第一块选择信号BLKWL1的电压和第二块选择信号BLKWL2的电压可以保持电源电压(例如，VDD)。在这种情况下，沿着水平方向X的电场分布可以是均匀的，并且没有出现由于峰值电场引起的问题。
图14B示出了关于擦除操作中的未选择的通道晶体管块，施加到第一源极-漏极区域210的驱动信号SI的电压VSI、连接到第二源极-漏极区域220的字线WL的电压VWL、施加到第一栅极G1的第一块选择信号BLKW1和施加到第二栅极G2的第二块选择信号BLKW2的示例定时和波形。
图14C示出了关于擦除操作中的未选择的通道晶体管块，沿水平方向X的电场的示例分布，以及驱动信号SI、字线WL、第一块选择信号BLKWL1和第二块选择信号BLKWL2的示例电压电平。图13C示出了当字线WL的电压VWL在擦除操作中完全增加时例如对应于图14B中的时间点T2的时段。
参考图14B和图14C，在擦除操作中，未选择的通道晶体管块中的串行栅极晶体管SGT可保持关断状态，并且驱动信号SI的电压VSI可低于字线WL的电压VWL。在这种情况下，例如，在时间点T2，施加到未选择的通道晶体管块的第一块选择信号BLKWL1的电压可以被去激活为低于字线WL的电压VWL，并且施加到未选择的通道晶体管块的第二块选择信号BLKWL2的电压可以被去激活为高于或等于第一块选择信号BLKWL1的电压。
根据示例实施例，如参考图4和图5所述，可使用串行栅极晶体管SGT和块选择信号BLKWL1和BLKWL2的控制来降低擦除操作中的峰值电场E4。
图15是示出根据示例实施例的非易失性存储器设备中包括的块解码器的示例实施例的图。
参考图15，块解码器BDEC可包括多个传送门(例如，第一传送门至第四传送门TG1-TG4)、第一定时控制电路TMC1和第二定时控制电路TMC2。
使用第一传送门至第四传送门TG1-TG4，块解码器BDEC可选择性地传送从电压发生器VG1和VG2提供的电压VPP1和VPP2。使用第一定时控制电路TMC1和第二定时控制电路TMC2，块解码器BDEC可以控制第一块选择信号BLKWL1和第二块选择信号BLKWL2的定时。
第一传送门至第四传送门TG1至TG4可基于第一传送门至第四传送门信号CON1至CON4和反相器INV1至INV4的反相信号选择性地接通。图15示出了非限制性示例，并且在不脱离本公开的范围的情况下，可以修改块解码器BDEC的配置。
第一定时控制电路TMC1和第二定时控制电路TMC2可基于第一定时控制信号TM1和第二定时控制信号TM2控制第一时钟选择信号BLKWL1和第二时钟选择信号BLKWL2的激活时间点和去激活时间点。替选地或附加地，可以基于块地址B_ADDR或从块地址B_ADDR解码的信号选择性地使能第一定时控制电路TMC1和第二定时控制电路TMC2。
例如，图7中的控制电路550可取决于非易失性存储器设备的操作模式(例如，编程操作、读取操作或擦除操作)生成并提供传送门信号CON1–CON4以及定时控制信号TM1和TM2。
电压发生器VG1和VG2可包括在图7中的电压发生器560中。电压发生器VG1和VG2可以用各种组件实现，各种组件诸如但不限于电压调节器、电荷泵等。取决于非易失性存储器设备的操作模式(例如，编程操作、读取操作或擦除操作)，电压发生器VG1和VG2可以在控制电路550的控制下生成并提供电压VPP1和VPP2。
图16是示出根据示例实施例的存储器设备的横截面图。
参考图16，存储器设备5000可具有芯片到芯片(C2C)结构。包括单元区域的至少一个上芯片和包括外围电路区域PREG的下芯片可以分开制造，然后，至少一个上芯片和下芯片可以通过键合(bonding)方法彼此连接以实现C2C结构。例如，键合方法可以指将形成在上芯片的最上面的金属层中的键合金属图案电连接和/或物理连接到形成在下芯片的最上面的金属层中的键合金属图案的方法。例如，在键合金属图案由铜(Cu)形成的情况下，键合方法可以是Cu-Cu键合方法。替选地或附加地，键合金属图案可以由包括但不限于铝(Al)或钨(W)的其他金属形成。
存储器设备5000可包括至少一个上芯片，至少一个上芯片包括单元区域。例如，如图16所示，存储器设备5000可以包括两个上芯片。然而，上芯片的数量不限于此。在存储器设备5000包括两个上芯片的情况下，可以分开制造包括第一单元区域CREG1的第一上芯片、包括第二单元区域CREG2的第二上芯片和包括外围电路区域PREG的下芯片。随后，例如，第一上芯片、第二上芯片和下芯片可以通过键合方法彼此连接，以制造存储器设备5000。在一些实施例中，第一上芯片可以被翻转，然后可以通过键合方法连接到下芯片，并且第二上芯片也可以被翻转，然后可以通过键合方法连接到第一上芯片。在下文中，第一上芯片和第二上芯片中的每一个的上部和下部可以基于第一上芯片和第二上芯片中的每一个被翻转之前来指代。换句话说，在图16中，下芯片的上部可以指基于+Z轴方向定义的上部，并且第一上芯片和第二上芯片中的每一个的上部可以指基于-Z轴方向定义的上部。然而，本公开不限于此方面。例如，在一些实施例中，第一上芯片和第二上芯片中的一个可以被翻转，然后可以通过键合方法连接到对应的芯片。
存储器设备5000的外围电路区域PREG以及第一单元区域CREG1和第二单元区域CREG2中的每一个可包括外部焊盘键合区域PA、字线键合区域WLBA和位线键合区域BLBA。
外围电路区域PREG可包括第一衬底5210和形成在第一衬底5210上的多个电路元件5220a、5220b和5220c。包括一个或多个绝缘层的层间绝缘层5215可以被提供在多个电路元件5220a、5220b和5220c上，并且电连接到多个电路元件5220a、5220b和5220c的多条金属线可以被提供在层间绝缘层5215中。例如，多条金属线可以包括连接到多个电路元件5220a、5220b和5220c的第一金属线5230a、5230b和5230c，以及形成在第一金属线5230a、5230b和5230c上的第二金属线5240a、5240b和5240c。多条金属线可以由各种导电材料中的至少一种形成。在一些实施例中，第一金属线5230a、5230b和5230c可以由具有相对高电阻率的钨形成，并且第二金属线5240a、5240b和5240c可以由具有相对低电阻率的铜形成。
第一金属线5230a、5230b和5230c以及第二金属线5240a、5240b和5240c在本实施例中进行了说明和描述。然而，本公开不限于此方面。例如，在一些实施例中，至少一条或多条附加金属线可以进一步形成在第二金属线5240a、5240b和5240c上。在这种情况下，第二金属线5240a、5240b和5240c可以由铝形成，并且形成在第二金属线5240a、5240b和5240c上的至少一些附加金属线可以由具有低于第二金属线5240a、5240b和5240c的铝的电阻率的电阻率的铜形成。
层间绝缘层5215可设置在第一衬底5210上，并可包括绝缘材料，诸如氧化硅和/或氮化硅。
第一单元区域CREG1和第二单元区域CREG2中的每一个可包括至少一个存储器块。第一单元区域CREG1可以包括第二衬底5310和公共源极线5320。多条字线5330(例如，5331至5338)可以沿垂直于第二衬底5310的顶表面的方向(例如，Z轴方向)堆叠在第二衬底5310上。串选择线和地选择线可以设置在字线5330之上和之下，并且多条字线5330可以设置在串选择线和地选择线之间。替选地或附加地，第二单元区域CREG2可以包括第三衬底5410和公共源极线5420，并且多条字线5430(例如，5431至5438)可以在垂直于第三衬底5410的顶表面的方向(例如，Z轴方向)上堆叠在第三衬底5410上。第二衬底5310和第三衬底5410中的每一个可以由各种材料中的至少一种形成，诸如但不限于硅衬底、硅锗衬底、锗衬底或具有在单晶硅衬底上生长的单晶外延层的衬底。多个沟道结构CH可以形成在第一单元区域CREG1和第二单元区域CREG2中的每一个中。
在一些实施例中，如区域“A1”所示，沟道结构CH可以被提供在位线键合区域BLBA中，并可沿垂直于第二衬底5310的顶表面的方向延伸，以穿透字线5330、串选择线和地选择线。沟道结构CH可以包括数据存储层、沟道层和填充绝缘层。沟道层可以电连接到位线键合区域BLBA中的第一金属线5350c和第二金属线5360c。例如，第二金属线5360c可以是位线，并且可以通过第一金属线5350c连接到沟道结构CH。位线5360c可以在平行于第二衬底5310的顶表面的第一方向(例如，Y轴方向)上延伸。
在一些实施例中，如区域“A2”所示，沟道结构CH可包括可相互连接的下沟道LCH和上沟道UCH。例如，可以通过形成下沟道LCH的工艺和形成上沟道UCH的工艺来形成沟道结构CH。下沟道LCH可以在垂直于第二衬底5310的顶表面的方向上延伸，以穿透公共源极线5320以及下字线5331和5332。下沟道LCH可以包括数据存储层、沟道层和填充绝缘层，并且可以连接至上沟道UCH。上沟道UCH可以穿透上字线5333至5338。上沟道UCH可以包括数据存储层、沟道层和填充绝缘层，上沟道UCH的沟道层可以电连接到第一金属线5350c和第二金属线5360c。随着沟道长度的增加，由于制造工艺的特性，可能难以形成具有基本均匀宽度的沟道。根据本公开，存储器设备5000可以包括由于通过顺序执行的工艺形成的下沟道LCH和上沟道UCH而具有改善的宽度均匀性的沟道。
在沟道结构CH包括下沟道LCH和上沟道UCH的情况下，如区域“A2”所示，位于下沟道LCH和上沟道UCH之间的边界附近的字线可以是虚拟字线。例如，与下沟道LCH和上沟道UCH之间的边界相邻的字线5332和5333可以是虚拟字线。在这种情况下，数据可以不存储在连接到虚拟字线的存储器单元中。替选地或附加地，对应于连接到虚拟字线的存储器单元的页数可以少于对应于连接到通用字线的存储器单元的页数。施加到虚拟字线的电压电平可以不同于施加到通用字线的电压电平，因此，可以减少下沟道LCH和上沟道UCH之间的不均匀沟道宽度对存储器设备操作的影响。
在一些实施例中，下沟道LCH穿透的下字线5331和5332的数量可少于区域“A2”中上沟道UCH穿透的上字线5333至5338的数量。然而，本公开不限于此方面。例如，在一些实施例中，下沟道LCH穿透的下字线的数量可以等于或大于上沟道UCH穿透的上字线的数量。替选地或附加地，设置在第二单元区域CREG2中的沟道结构CH的结构特征和连接关系可以与设置在第一单元区域CREG1中的沟道结构CH的结构特征和连接关系基本相同。
在位线键合区域BLBA中，第一穿通电极THV1可以被提供在第一单元区域CREG1中，第二穿通电极THV2可以被提供在第二单元区域CREG2中。如图16所示，第一穿通电极THV1可以穿透公共源极线5320和多条字线5330。在一些实施例中，第一穿通电极THV1可以进一步穿透第二衬底5310。第一穿通电极THV1可以包括导电材料。替选地或附加地，第一穿通电极THV1可以包括被绝缘材料包围的导电材料。第二穿通电极THV2可以具有与第一穿通电极THV1相同的形状和结构。
在一些实施例中，第一穿通电极THV1和第二穿通电极THV2可通过第一穿通金属图案5372d和第二穿通金属图案5472d彼此电连接。第一穿通金属图案5372d可以形成在包括第一单元区域CREG1的第一上芯片的底端，第二穿通金属图案5472d可以形成在包括第二单元区域CREG2的第二上芯片的顶端。第一穿通电极THV1可以电连接到第一金属线5350c和第二金属线5360c。下通孔5371d可以形成在第一穿通电极THV1和第一穿通金属图案5372d之间，上通孔5471d可以形成在第二穿通电极THV2和第二穿通金属图案5472d之间。第一穿通金属图案5372d和第二穿通金属图案5472d可以通过键合方法彼此连接。
在一些实施例中，在位线键合区域BLBA中，上金属图案5252可形成在外围电路区域PERI的最上面的金属层中，并且具有与上金属图案5252相同形状的上金属图案5392可形成在第一单元区域CREG1的最上面的金属层中。第一单元区域CREG1的上金属图案5392和外围电路区域PREG的上金属图案5252可以通过键合方法彼此电连接。在位线键合区域BLBA中，位线5360c可以电连接到包括在外围电路区域PERI中的页缓冲器。例如，外围电路区域PREG的一些电路元件5220c可以构成页缓冲器，位线5360c可以通过第一单元区域CREG1的上键合金属图案5370c和外围电路区域PERI的上键合金属图案5270c电连接到构成页缓冲器的电路元件5220c。
继续参考图16，在字线键合区域WLBA中，第一单元区域CREG1的字线5330可沿平行于第二衬底5310的顶表面的第二方向(例如，X轴方向)延伸，并可连接到多个单元接触插塞5340(例如，5341至5347)。第一金属线5350b和第二金属线5360b可以顺序连接到字线5330所连接的单元接触插塞5340上。在字线键合区域WLBA中，单元接触插塞5340可以通过第一单元区域CREG1的上键合金属图案5370b和外围电路区域PERI的上键合金属图案5270b连接到外围电路区域PREG。
单元接触插塞5340可电连接至包括在外围电路区域PERI中的行解码器。例如，外围电路区域PREG的一些电路元件5220b可以构成行解码器，单元接触插塞5340可以通过第一单元区域CREG1的上键合金属图案5370b和外围电路区域PERI的上键合金属图案5270b电连接到构成行解码器的电路元件5220b。在一些实施例中，构成行解码器的电路元件5220b的操作电压可以不同于构成页缓冲器的电路元件5220c的操作电压。例如，构成页缓冲器的电路元件5220c的操作电压可以大于构成行解码器的电路元件5220b的操作电压。
在一些实施例中，在字线键合区域WLBA中，第二单元区域CREG2的字线5430可沿平行于第三衬底5410的顶表面的第二方向(例如，X轴方向)延伸，并可连接到多个单元接触插塞5440(例如，5441至5447)。单元接触插塞5440可以通过第二单元区域CREG2的上金属图案以及第一单元区域CREG1的下金属图案和上金属图案以及单元接触插塞5348连接到外围电路区域PREG。
在字线键合区域WLBA中，上键合金属图案5370b可形成在第一单元区域CREG1中，上键合金属图案5270b可形成在外围电路区域PERI中。第一单元区域CREG1的上键合金属图案5370b和外围电路区域PREG的上键合金属图案5270b可以通过键合方法彼此电连接。上键合金属图案5370b和上键合金属图案5270b可以由包括但不限于铝、铜和钨的至少一种金属形成。
在外部焊盘键合区域PA中，下金属图案5371e可形成在第一单元区域CREG1的下部，上金属图案5472a可形成在第二单元区域CREG2的上部。第一单元区域CREG1的下金属图案5371e和第二单元区域CREG2的上金属图案5472a可以在外部焊盘键合区域PA中通过键合方法彼此连接。在一些实施例中，上金属图案5372a可以形成在第一单元区域CREG1的上部，上金属图案5272a可以形成在外围电路区域PERI的上部。第一单元区域CREG1的上金属图案5372a和外围电路区域PREG的上金属图案5272a可以通过键合方法彼此连接。
公共源极线接触插塞5380和5480可设置在外部焊盘键合区域PA中。公共源极线接触插塞5380和5480可以由诸如金属、金属化合物和/或掺杂多晶硅的导电材料形成。第一单元区域CREG1的公共源极线接触插塞5380可以电连接到公共源极线5320，第二单元区域CREG2的公共源极线接触插塞5480可以电连接到公共源极线5420。第一金属线5350a和第二金属线5360a可以顺序堆叠在第一单元区域CREG1的公共源极线接触插塞5380上，并且第一金属线5450a和第二金属线5460a可以顺序堆叠在第二单元区域CREG2的公共源极线接触插塞5480上。
输入/输出焊盘5205、5405和5406可设置在外部焊盘键合区域PA中。如图16所示，下绝缘层5201可以覆盖第一衬底5210的底表面，并且第一输入/输出焊盘5205可以形成在下绝缘层5201上。第一输入/输出焊盘5205可以通过第一输入/输出接触插塞5203连接到设置在外围电路区域PREG中的多个电路元件5220a中的至少一个，并且可以通过下绝缘层5201与第一衬底5210分离。替选地或附加地，侧绝缘层可以设置在第一输入/输出接触插塞5203和第一衬底5210之间，以将第一输入/输出接触插塞5203与第一衬底5210电隔离。
可在第三衬底5410上形成覆盖第三衬底5410的顶表面的上绝缘层5401。第二输入/输出焊盘5405和/或第三输入/输出焊盘5406可以设置在上绝缘层5401上。第二输入/输出焊盘5405可以通过第二输入/输出接触插塞5403和5303连接到设置在外围电路区域PREG中的多个电路元件5220a中的至少一个，第三输入/输出焊盘5406可以通过第三输入/输出接触插塞5404和5304连接到设置在外围电路区域PREG中的多个电路元件5220a中的至少一个。
在一些实施例中，第三衬底5410可不设置在其中设置有输入/输出接触插塞的区域中。例如，如区域‘B’所示，第三输入/输出接触插塞5404可以在平行于第三衬底5410的顶表面的方向上与第三衬底5410分离，并且可以穿透第二单元区域CREG2的层间绝缘层5415，从而连接到第三输入/输出焊盘5406。在这种情况下，第三输入/输出接触插塞5404可以通过各种工艺中的至少一种来形成。
在一些实施例中，如区域“B1”所示，第三输入/输出接触插塞5404可在第三方向(例如，Z轴方向)上延伸，并且第三输入/输出接触插塞5404的直径可朝向上绝缘层5401逐渐变大(例如，变宽)。换句话说，在区域‘A1’中描述的沟道结构CH的直径可以朝着上绝缘层5401逐渐变小(例如，变窄)，但是第三输入/输出接触插塞5404的直径可以朝着上绝缘层5401逐渐变大。例如，第三输入/输出接触插塞5404可以在第二单元区域CREG2和第一单元区域CREG1通过键合方法彼此键合之后形成。
在一些实施例中，如区域“B2”所示，第三输入/输出接触插塞5404可在第三方向(例如，Z轴方向)上延伸，并且第三输入/输出接触插塞5404的直径可朝向上绝缘层5401逐渐变小(例如，变窄)。换句话说，像沟道结构CH一样，第三输入/输出接触插塞5404的直径可以朝向上绝缘层5401逐渐变小(例如，变窄)。例如，在第二单元区域CREG2和第一单元区域CREG1彼此键合之前，第三输入/输出接触插塞5404可以与单元接触插塞5440一起形成。
在一些实施例中，输入/输出接触插塞可与第三衬底5410重叠。例如，如区域‘C’所示，第二输入/输出接触插塞5403可以在第三方向(例如，Z轴方向)上穿透第二单元区域CREG2的层间绝缘层5415，并且可以通过第三衬底5410电连接到第二输入/输出焊盘5405。在这种情况下，第二输入/输出接触插塞5403和第二输入/输出焊盘5405的连接结构可以通过各种方法实现。
在一些实施例中，如区域“C1”所示，可形成开口5408以穿透第三衬底5410，第二输入/输出接触插塞5403可通过第三衬底5410中形成的开口5408直接连接至第二输入/输出焊盘5405。在这种情况下，如区域“C1”所示，第二输入/输出接触插塞5403的直径可以朝着第二输入/输出焊盘5405逐渐变大(例如，变宽)。然而，本公开不限于此方面。例如，在一些实施例中，第二输入/输出接触插塞5403的直径可以朝着第二输入/输出焊盘5405逐渐变小(例如，变窄)。
在一些实施例中，如区域“C2”所示，可形成穿透第三衬底5410的开口5408，并且可在开口5408中形成接触部5407。接触部5407的一端可以连接到第二输入/输出焊盘5405，并且接触部5407的另一端可以连接到第二输入/输出接触插塞5403。因此，第二输入/输出接触插塞5403可以通过开口5408中的接触部5407电连接到第二输入/输出焊盘5405。在这种情况下，如区域“C2”所示，接触部5407的直径可以朝着第二输入/输出焊盘5405逐渐变大(例如，变宽)，并且第二输入/输出接触插塞5403的直径可以朝着第二输入/输出焊盘5405逐渐变小(例如，变窄)。例如，第二输入/输出接触插塞5403可以在第二单元区域CREG2和第一单元区域CREG1彼此键合之前与单元接触插塞5440一起形成，并且接触部5407可以在第二单元区域CREG2和第一单元区域CREG1彼此键合之后形成。
在区域“C3”所示的一些实施例中，与区域“C2”的实施例相比，可在第三衬底5410的开口5408的底端上进一步形成阻挡件(stopper)5409。阻挡件5409可以是形成在与公共源极线5420相同的层中的金属线。替选地或附加地，阻挡件5409可以是形成在与至少一条字线5430相同的层中的金属线。第二输入/输出接触插塞5403可以通过接触部5407和阻挡件5409电连接到第二输入/输出焊盘5405。
类似于第二单元区域CREG2的第二输入/输出接触插塞5403和第三输入/输出接触插塞5404，第一单元区域CREG1的第二输入/输出接触插塞5403和第三输入/输出接触插塞5304中的每一个的直径可朝向下金属图案5371e逐渐变小(例如，变窄)和/或可朝向下金属图案5371e逐渐变大(例如，变宽)。
在一些实施例中，可在第三衬底5410中形成狭缝5411。例如，狭缝5411可以形成在外部焊盘键合区域PA的特定位置。例如，如区域‘D’所示，当在平面图中观察时，狭缝5411可以位于第二输入/输出焊盘5405和单元接触插塞5440之间。替选地或附加地，当在平面图中观察时，第二输入/输出焊盘5405可以位于狭缝5411和单元接触插塞5440之间。
在一些实施例中，如区域“D1”所示，狭缝5411可形成为穿透第三衬底5410。例如，当形成开口5408时，狭缝5411可以用于防止第三衬底5410细微地破裂。然而，本公开不限于此方面。例如，在一些实施例中，狭缝5411可以形成为具有第三衬底5410的厚度的约60％至约70％的范围的深度。
在一些实施例中，如区域“D2”所示，可在狭缝5411中形成导电材料5412。例如，导电材料5412可以用于将在驱动外部焊盘键合区域PA中的电路元件时出现的泄漏电流释放到外部。在这种情况下，导电材料5412可以连接到外部接地线。
在一些实施例中，如区域“D3”所示，可在狭缝5411中形成绝缘材料5413。例如，绝缘材料5413可以用于将设置在外部焊盘键合区域PA中的第二输入/输出焊盘5405和第二输入/输出接触插塞5403与字线键合区域WLBA电隔离。由于绝缘材料5413形成在狭缝5411中，因此可以防止通过第二输入/输出焊盘5405提供的电压影响设置在字线键合区域WLBA中的第三衬底5410上的金属层。
在一些实施例中，可选择性地形成第一至第三输入/输出焊盘5205、5405和5406。例如，存储器设备5000可以被实现为仅包括设置在第一衬底5210上的第一输入/输出焊盘5205，仅包括设置在第三衬底5410上的第二输入/输出焊盘5405，和/或仅包括设置在上绝缘层5401上的第三输入/输出焊盘5406。
在一些实施例中，第一单元区域CREG1的第二衬底5310和第二单元区域CREG2的第三衬底5410中的至少一个可用作牺牲衬底(sacrificial substrate)，并可在键合工艺之前和/或之后完全和/或部分移除。在移除衬底之后，可以堆叠附加层。例如，可以在外围电路区域PREG和第一单元区域CREG1的键合工艺之前和/或之后移除第一单元区域CREG1的第二衬底5310。随后，可以形成覆盖公共源极线5320的顶表面的绝缘层或用于连接的导电层。类似地，可以在第一单元区域CREG1和第二单元区域CREG2的键合工艺之前和/或之后移除第二单元区域CREG2的第三衬底5410，随后，可以形成覆盖公共源极线5420的顶表面的上绝缘层5401或用于连接的导电层。
图17是示出根据示例实施例的堆叠半导体设备的制造工艺的概念图。
参考图17，可在第一晶片WF1和第二晶片WF2上形成相应的集成电路。存储器单元阵列可以形成在第一晶片WF1中，并且外围电路可以形成在第二晶片WF2中。
在第一晶片WF1和第二晶片WF2上分别形成各种集成电路之后，可将第一晶片WF1和第二晶片WF2键合在一起。键合的晶片WF1和WF2然后可以被切割(或分割)成单独的芯片，其中每个芯片对应于半导体设备，例如像非易失性存储器设备2000，包括垂直堆叠的第一半导体管芯SD1和第二半导体管芯SD2(例如，第一半导体管芯SD1堆叠在第二半导体管芯SD2上，等等)。第一晶片WF1的每个切割部分对应于第一半导体管芯SD1，第二晶片WF2的每个切割部分对应于第二半导体管芯SD2。
图18是示出根据示例实施例的存储设备的框图。在一些示例实施例中，图18的存储设备可以是固态驱动器(SSD)。
参考图18，SSD 6000通常可包括非易失性存储器设备6100和SSD控制器5200。
非易失性存储器设备6100可配置为接收高电压VPP。根据如上所述的本公开，非易失性存储器设备6100中的一个或多个可以被提供为存储器设备。因此，非易失性存储器设备6100可以使用如上所述的串行栅极晶体管将高电压传送到字线。
SSD控制器6200可经由多个通道CH1、CH2、CH3、…、CHi连接至非易失性存储器设备6100，其中i为大于0的整数。SSD控制器6200可以包括一个或多个处理器6210、缓冲存储器6220、纠错码(ECC)电路6230、高级加密标准(AES)引擎6240、主机接口6250和非易失性存储器接口6260。缓冲存储器6220可以存储用于驱动SSD控制器6200的数据。缓冲存储器6220可以包括多条存储器线。每条存储器线可以存储数据和/或命令。ECC电路6230可以在写入操作时计算要编程的数据的纠错码值，并且可以在读取操作时使用纠错码值来校正读取数据的错误。在数据恢复操作中，ECC电路6230可以纠正从非易失性存储器设备6100恢复的数据的错误。
AES引擎6240可使用对称密钥算法对输入至SSD控制器6200和/或从SSD控制器6200输出的数据执行加密和解密中的至少一种。AES引擎6240可以包括加密模块和/或解密模块(未示出)。加密模块和解密模块可以实现为彼此不同的两个模块和/或可以组合成单个模块。
如上所述，通过串行栅极晶体管的配置和栅极信号的独立控制，串行栅极晶体管和非易失性存储器设备可减小沟道中产生的峰值电场。通过峰值电场的减小来降低结击穿电压、隧穿电流、栅极感应漏极泄漏(GIDL)电流和热载流子注入，可以减小沟道的水平长度，并且可以减小串行栅极晶体管和非易失性存储器设备的面积。
本公开可应用于包括非易失性存储器设备的电子设备和/或系统。例如，本公开可以应用于诸如但不限于存储器卡、固态驱动器(SSD)、嵌入式多媒体卡(eMMC)、通用闪存(UFS)、移动电话、智能电话、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数码相机、摄像机、个人计算机(PC)、服务器计算机、工作站、膝上型计算机、数字TV、机顶盒、便携式游戏控制台、导航系统、可穿戴设备、物联网(IoT)设备、万物互联(IoE)设备、电子书、虚拟现实(VR)设备、增强现实(AR)设备、服务器系统、汽车驾驶系统等的系统。
前述内容为示例实施例的说明，并且不应解释为对其的限制。尽管已经描述了几个示例实施例，但是本领域技术人员将容易理解，在本质上不脱离本公开的情况下，在示例实施例中许多修改是可能的。

Claims (20)

1.一种非易失性存储器设备，包括：
多个存储器块；
多个通道晶体管块，所述多个通道晶体管块中的每个通道晶体管块包括被配置为将多个驱动信号传送到所述多个存储器块中的相应存储器块的多个串行栅极晶体管，所述多个串行栅极晶体管中的每个串行栅极晶体管包括：
在半导体衬底处沿水平方向顺序排列的第一源极-漏极区域、栅极区域和第二源极-漏极区域；以及
在所述半导体衬底上方在所述栅极区域中沿所述水平方向顺序排列的多个栅极，
其中，所述多个栅极彼此电去耦，并且
其中，分别施加到所述多个栅极的多个块选择信号彼此独立地控制。
2.根据权利要求1所述的非易失性存储器设备，其中：
所述多个栅极包括第一栅极和第二栅极，
第一栅极在所述水平方向上与第一源极-漏极区域相邻，
第二栅极在所述水平方向上与第二源极-漏极区域相邻，并且
基于施加到第一源极-漏极区域的驱动信号的电压和耦合到第二源极-漏极区域的字线的电压，彼此独立地控制施加到第一栅极的第一块选择信号和施加到第二栅极的第二块选择信号。
3.根据权利要求2所述的非易失性存储器设备，其中：
基于所述驱动信号的电压高于所述字线的电压，第一块选择信号的电压高于第二块选择信号的电压，并且
基于所述驱动信号的电压低于所述字线的电压，第一块选择信号的电压低于第二块选择信号的电压。
4.根据权利要求2所述的非易失性存储器设备，其中，基于所述驱动信号的电压和所述字线的电压：
通过第一栅极和第二栅极中的至少一个执行场弛豫功能，以及
通过第一栅极和第二栅极中的至少另一个执行开关功能。
5.根据权利要求2所述的非易失性存储器设备，其中，基于所述驱动信号的电压高于所述字线的电压并且所述多个串行栅极晶体管中的每个串行栅极晶体管处于接通状态：
第一块选择信号的电压被激活为高于所述驱动信号的电压，并且
第二块选择信号的电压被激活为低于或等于第一块选择信号的电压。
6.根据权利要求2所述的非易失性存储器设备，其中，基于所述驱动信号的电压高于所述字线的电压并且所述多个串行栅极晶体管中的每个串行栅极晶体管处于接通状态，在第一块选择信号已经被激活之后，第二块选择信号被激活。
7.根据权利要求2所述的非易失性存储器设备，其中，基于所述驱动信号的电压低于所述字线的电压并且所述多个串行栅极晶体管中的每个串行栅极晶体管处于关断状态：
第一块选择信号的电压被去激活为低于所述字线的电压，并且
第二块选择信号的电压被去激活为低于或等于第一块选择信号的电压。
8.根据权利要求2所述的非易失性存储器设备，其中，基于所述驱动信号的电压低于所述字线的电压并且所述多个串行栅极晶体管中的每个串行栅极晶体管处于关断状态，第二块选择信号在第一块选择信号被去激活之后被去激活。
9.根据权利要求2所述的非易失性存储器设备，其中，在编程操作中：
对应于选择的存储器块的选择的通道晶体管块的选择的多个串行栅极晶体管被设置为接通状态，并且
对应于未选择的存储器块的未选择的通道晶体管块的未选择的多个串行栅极晶体管保持在关断状态。
10.根据权利要求9所述的非易失性存储器设备，其中，基于在编程操作中所述驱动信号的电压增加：
施加到选择的通道晶体管块的第一块选择信号的电压被激活为高于所述驱动信号的电压，并且
施加到选择的通道晶体管块的第二块选择信号的电压被激活为低于或等于第一块选择信号的电压。
11.根据权利要求9所述的非易失性存储器设备，其中，基于在所述编程操作中所述驱动信号的电压降低：
施加到选择的通道晶体管块的第二块选择信号的电压被去激活为高于所述字线的电压，并且
施加到选择的通道晶体管块的第一块选择信号的电压被去激活为低于或等于第二块选择信号的电压。
12.根据权利要求9所述的非易失性存储器设备，其中，在所述编程操作中：
施加到未选择的通道晶体管块的第二块选择信号的电压被去激活为低于所述驱动信号的电压，并且
施加到未选择的通道晶体管块的第一块选择信号的电压被去激活为高于或等于第二块选择信号的电压。
13.根据权利要求2所述的非易失性存储器设备，其中，在擦除操作中：
对应于选择的存储器块的选择的通道晶体管块的选择的多个串行栅极晶体管保持在接通状态，并且
对应于未选择的存储器块的未选择的通道晶体管块的未选择的多个串行栅极晶体管保持在关断状态。
14.根据权利要求13所述的非易失性存储器设备，其中，在所述擦除操作中，施加到所述选择的通道晶体管块的第一块选择信号的电压和第二块选择信号的电压被激活为高于所述字线的电压。
15.根据权利要求13所述的非易失性存储器设备，其中，在所述擦除操作中：
施加到所述未选择的通道晶体管块的第一块选择信号的电压被去激活为低于所述字线的电压，并且
施加到所述未选择的通道晶体管块的第二块选择信号的电压被去激活为高于或等于第一块选择信号的电压。
16.根据权利要求2所述的非易失性存储器设备，其中：
第一源极-漏极区域包括第一区域和第二区域，
所述驱动信号被施加到第一源极-漏极区域的第一区域，
第一区域是通过用第一掺杂剂密度掺杂所述半导体衬底来形成的，
第二区域是通过用低于第一掺杂剂密度的第二掺杂剂密度掺杂第一区域和第一栅极之间的所述半导体衬底来形成的，
第二源极-漏极区域包括第三区域和第四区域，
所述字线耦合到第二源极-漏极区域的第三区域，
第三区域是通过用第一掺杂剂密度掺杂所述半导体衬底来形成的，
第四区域是通过用第二掺杂剂密度掺杂第三区域和第二栅极之间的所述半导体衬底来形成的，并且
所述栅极区域包括在第一栅极和第二栅极之间的所述半导体衬底中形成的中心区域。
17.根据权利要求2所述的非易失性存储器设备，其中：
所述多个存储器块沿列方向排列，
所述多个串行栅极晶体管排列成行和列的矩阵，并且
形成第一栅极和第二栅极的两条栅极线相对于所述多个串行栅极晶体管的每行设置，使得所述两条栅极线在行方向上延伸并且在所述列方向上排列。
18.根据权利要求1所述的非易失性存储器设备，其中：
所述多个存储器块沿列方向排列，并且
所述多个通道晶体管块沿行方向设置并分布在所述多个存储器块的两侧。
19.一种串行栅极晶体管，包括：
第一源极-漏极区域、栅极区域和第二源极-漏极区域，其中，第一源极-漏极区域、栅极区域和第二源极-漏极区域在半导体衬底处沿水平方向顺序排列；以及
在所述半导体衬底上方在所述栅极区域中沿所述水平方向顺序排列的多个栅极，
其中，所述多个栅极彼此电去耦，并且
其中，分别施加到所述多个栅极的多个块选择信号彼此独立地控制。
20.一种非易失性存储器设备，包括：
设置在单元区域中的多个第一键合金属图案；
多个第二键合金属图案，设置在外围区域中，所述外围区域设置在所述单元区域下方，其中，所述外围区域通过所述多个第一键合金属图案和所述多个第二键合金属图案垂直地耦合到所述单元区域；
设置在所述单元区域中的存储器单元阵列，所述存储器单元阵列包括多个存储器块；以及
设置在所述外围区域中的多个通道晶体管块，所述多个通道晶体管块中的每个通道晶体管块包括被配置为将多个驱动信号传送到所述多个存储器块中的相应存储器块的多个串行栅极晶体管，所述多个串行栅极晶体管中的每个串行栅极晶体管包括：
在半导体衬底处沿水平方向顺序排列的第一源极-漏极区域、栅极区域和第二源极-漏极区域；以及
在所述半导体衬底上方在所述栅极区域中沿所述水平方向顺序排列的多个栅极，
其中，所述多个栅极彼此电去耦，并且
其中，分别施加到所述多个栅极的多个块选择信号彼此独立地控制。
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