CN112530972B - 半导体存储装置 - Google Patents

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Abstract

实施方式提供一种能够提高动作性能的半导体存储装置。实施方式的半导体存储装置具备：绝缘层(80)，设置在衬底上；导电层(35_3)，设置在绝缘层(80)内；导电层(35_4)，在绝缘层(80)内与导电层(35_3)相邻而设；及通孔(36)，连接于导电层(35_3)的上表面。在与衬底正交的Z方向上与通孔(36)重叠的导电层(35_3)、(35_4)的上表面比绝缘层(80)的上表面低。

Description

半导体存储装置
[相关申请]
本申请案享有以日本专利申请案2019-168372号(申请日：2019年9月17日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
实施方式涉及一种半导体存储装置。
背景技术
已知有三维排列着存储单元的半导体存储装置。
发明内容
实施方式提供一种能够提高动作可靠性的半导体存储装置。
实施方式的半导体存储装置具备：第1绝缘层，设置在衬底上；第1导电层，设置在所述第1绝缘层内；第2导电层，在所述第1绝缘层内与所述第1导电层相邻而设；及接触插塞，连接于所述第1导电层的上表面；且在与所述衬底正交的第1方向上与所述接触插塞重叠的所述第1及第2导电层的上表面比所述第1绝缘层的上表面低。
附图说明
图1是表示实施方式的半导体存储装置的电路构成的框图。
图2是实施方式中的存储单元阵列内的区块的电路图。
图3是表示实施方式的半导体存储装置的平面布局的一例的图。
图4是沿着图3中的A-A线的剖视图。
图5是实施方式中的存储单元阵列内的存储柱的剖视图。
图6是实施方式的半导体存储装置中的导电层及通孔的俯视图。
图7是沿着图6中的B-B线的剖视图。
图8是沿着图6中的C-C线的剖视图。
图9～24是表示实施方式的半导体存储装置中的导电层及通孔的制造方法的剖视图。
图25是变化例的半导体存储装置的剖视图。
具体实施方式
以下，参照附图对实施方式进行说明。在以下说明中，对具有相同功能及构成的构成要素标注共通的参照符号。另外，以下所示的各实施方式是例示用来将该实施方式的技术思想具体化的装置或方法，并非将构成部件的材质、形状、构造、及配置等特定于下述内容。
此处，作为半导体存储装置，以在半导体衬底的上方积层有存储单元晶体管的三维积层型的NAND(Not And，与非)型闪存为例来列举说明。在本说明书中，有时也将存储单元晶体管称为存储单元。
1.实施方式
以下，对实施方式的半导体存储装置进行说明。首先对半导体存储装置的电路构成进行说明，其后对半导体存储装置的构造进行叙述。
1.1半导体存储装置的电路构成
利用图1对实施方式的半导体存储装置的电路区块构成进行说明。图1是表示实施方式的半导体存储装置的电路构成的框图。
半导体存储装置10具备存储单元阵列11、输入输出电路12、逻辑控制电路13、就绪/忙碌电路14、寄存器群15、定序器(或控制电路)16、电压产生电路17、驱动器18、行解码器模块(RD)19、列解码器20、及感测放大器模块21。寄存器群15具有状态寄存器15A、地址寄存器15B、及指令寄存器15C。
存储单元阵列11具备1个或多个区块BLK0、BLK1、BLK2、…、BLKm(m为0以上的整数)。多个区块BLK的每一个包含与行及列建立对应关系的多个存储单元晶体管。存储单元晶体管是能够电重写的非易失性存储单元。在存储单元阵列11配设多个字线、多个位线、及源极线等，以控制对存储单元晶体管施加的电压。以后，在记为区块BLK的情况下，表示区块BLK0～BLKm的每一个。下文将对区块BLK的具体构成进行叙述。
输入输出电路12及逻辑控制电路13经由总线连接于外部装置(例如存储器控制器)(未图示)。输入输出电路12经由总线在与存储器控制器之间收发信号DQ(例如，DQ0、DQ1、DQ2、…、DQ7)。
逻辑控制电路13经由总线从存储器控制器接收外部控制信号。外部控制信号例如包括芯片使能信号CEn、指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号WEn、读出使能信号REn、及写入保护信号WPn。附记于信号名的“n”表示该信号为低态有效(active low)。
芯片使能信号CEn可选择半导体存储装置(NAND型闪存)10，且在选择该半导体存储装置10时被断言。指令锁存使能信号CLE可将作为信号DQ发送的指令锁存到指令寄存器15C。地址锁存使能信号ALE可将作为信号DQ发送的地址锁存到地址寄存器15B。写入使能信号WEn可将作为信号DQ发送的数据保存到输入输出电路12。读出使能信号REn可将从存储单元阵列11读出的数据作为信号DQ输出。写入保护信号WPn是在禁止对半导体存储装置10的写入及抹除时被断言。
就绪/忙碌电路14根据来自定序器16的控制产生就绪/忙碌信号R/Bn。信号R/Bn表示半导体存储装置10是就绪状态还是忙碌状态。就绪状态表示可受理来自存储器控制器的命令的状态。忙碌状态表示无法受理来自存储器控制器的命令的状态。存储器控制器能够通过从半导体存储装置10接收信号R/Bn，而获知半导体存储装置10是就绪状态还是忙碌状态。
状态寄存器15A保存半导体存储装置10的动作所需的状态信息STS，基于定序器16的指示将该状态信息STS传输到输入输出电路12。地址寄存器15B保存从输入输出电路12传输的地址信息ADD。地址信息ADD包括列地址及行地址。行地址例如包括指定出动作对象的区块BLK的区块地址、及指定出所指定的区块内的动作对象的字线的页地址。指令寄存器15C保存从输入输出电路12传输的指令CMD。指令CMD例如包括对定序器16命令写入动作的写入指令、及命令读出动作的读出指令等。状态寄存器15A、地址寄存器15B、及指令寄存器15C例如包含SRAM(static random access memory，静态随机访问存储器)。
定序器16从指令寄存器15C接收指令，并按照基于该指令的顺序总括地控制半导体存储装置10。定序器16对行解码器模块19、感测放大器模块21、及电压产生电路17等进行控制，而执行写入动作、读出动作、及抹除动作。
具体来说，定序器16基于从指令寄存器15C接收的写入指令对行解码器模块19、驱动器18、及感测放大器模块21进行控制，而将数据写入到由地址信息ADD指定出的多个存储单元晶体管。另外，定序器16基于从指令寄存器15C接收的读出指令对行解码器模块19、驱动器18、及感测放大器模块21进行控制，而从由地址信息ADD指定出的多个存储单元晶体管读出数据。
电压产生电路17从半导体存储装置10的外部接收电源电压，并使用该电源电压产生写入动作、读出动作、及抹除动作所需的多个电压。电压产生电路17将产生的电压供给到存储单元阵列11、驱动器18、及感测放大器模块21等。
驱动器18从电压产生电路17接收多个电压。驱动器18经由多个信号线将由电压产生电路17供给的多个电压中与读出动作、写入动作、及抹除动作对应而选择的多个电压供给到行解码器模块19。
行解码器模块19从地址寄存器15B接收行地址，并对该行地址进行解码。行解码器模块19基于行地址的解码结果选择区块BLK的任一个，进而选择所选择的区块BLK内的字线。进而，行解码器模块19将从驱动器18供给的多个电压传输到所选择的区块BLK。
列解码器20从地址寄存器15B接收列地址，并对该列地址进行解码。列解码器20基于列地址的解码结果选择位线。
感测放大器模块21在数据的读出动作时，对从存储单元晶体管读出到位线的数据进行感测及放大。然后，感测放大器模块21暂时保存从存储单元晶体管读出的读出数据DAT，并将其传输到输入输出电路12。另外，感测放大器模块21在数据的写入动作时暂时保存从输入输出电路12传输的写入数据DAT。进而，感测放大器模块21将写入数据DAT传输到位线。
接下来，利用图2对存储单元阵列11的电路构成进行说明。如上所述，存储单元阵列11具有多个区块BLK0～BLKm。此处，对1个区块BLK的电路构成进行说明，但其它区块的电路构成也相同。
图2是存储单元阵列11内的1个区块BLK的电路图。区块BLK例如具备多个串组件SU0、SU1、SU2、SU3。此处，作为一例，示出区块BLK具备串组件SU0～SU3的例，但区块BLK所具备的串组件的数量可任意设定。以后，在记为串组件SU的情况下，表示串组件SU0～SU3的每一个。
串组件SU0～SU3的每一个具备多个NAND串(或存储串)NS。1个串组件SU中包含的NAND串NS的数量可任意设定。
NAND串NS包含多个存储单元晶体管MT0、MT1、MT2、…、MT7、及选择晶体管ST1、ST2。此处，为使说明浅显易懂，示出NAND串NS具备8个存储单元晶体管MT0～MT7、及2个选择晶体管ST1、ST2的例，但NAND串NS所具备的存储单元晶体管、及选择晶体管的数量可任意设定。以后，在记为存储单元晶体管MT的情况下，表示存储单元晶体管MT0～MT7的每一个。
存储单元晶体管MT0～MT7的每一个具备控制栅极及电荷存储层，非易失地存储数据。存储单元晶体管MT0～MT7串联连接于选择晶体管ST1的源极与选择晶体管ST2的漏极之间。
存储单元晶体管MT可存储1比特数据、或2比特以上的数据。存储单元晶体管MT可为使用绝缘膜作为电荷存储层的MONOS(metal-oxide-nitride-oxide-silicon，金属-氧化物-氮化物-氧化物-硅)型，也可为使用导电层作为电荷存储层的FG(floating gate，浮栅)型。
串组件SU0中包含的多个选择晶体管ST1的栅极连接于选择栅极线SGD0。同样地，串组件SU1～SU3各自的选择晶体管ST1的栅极分别连接于选择栅极线SGD1～SGD3。选择栅极线SGD0～SGD3的每一个由行解码器模块19独立控制。
串组件SU0中包含的多个选择晶体管ST2的栅极连接于选择栅极线SGS。同样地，串组件SU1～SU3各自的选择晶体管ST2的栅极连接于选择栅极线SGS。此外，也存在将个别的选择栅极线SGS、即选择栅极线SGS0～SGS3分别连接于区块BLK中包含的串组件SU0～SU3的选择晶体管ST2的栅极的情况。选择晶体管ST1、ST2用于各种动作中的串组件SU的选择。
区块BLK中包含的存储单元晶体管MT0～MT7的控制栅极分别连接于字线WL0～WL7。字线WL0～WL7的每一个由行解码器模块19独立控制。
位线BL0～BLi(i为0以上的整数)的每一个连接于多个区块BLK，且连接到位于区块BLK中包含的串组件SU内的1个NAND串NS。也就是说，位线BL0～BLi的每一个连接于在区块BLK内呈矩阵状配置的NAND串NS中位于同一列的多个NAND串NS的选择晶体管ST1的漏极。另外，源极线SL连接于多个区块BLK。也就是说，源极线SL连接于区块BLK中包含的多个选择晶体管ST2的源极。
总之，串组件SU包含多个连接于不同的位线BL且连接于同一选择栅极线SGD的NAND串NS。另外，区块BLK包含共用字线WL的多个串组件SU。进而，存储单元阵列11包含共用位线BL的多个区块BLK。
区块BLK例如为数据的抹除单位。也就是说，同一区块BLK内包含的存储单元晶体管MT所保存的数据被一次抹除。此外，数据能以串组件SU为单位被抹除，另外，也能以小于串组件SU的单位被抹除。
将在1个串组件SU内共用字线WL的多个存储单元晶体管MT称为单元组件CU。将单元组件CU中包含的多个存储单元晶体管MT分别存储的1比特数据的集合称为页。单元组件CU的存储容量根据存储单元晶体管MT所存储的数据的比特数而发生变化。例如，单元组件CU在各存储单元晶体管MT存储1比特数据的情况下，存储1页数据，在存储2比特数据的情况下，存储2页数据，在存储3比特数据的情况下，存储3页数据。
对单元组件CU的写入动作及读出动作是以页为单位来进行。换句话说，读出及写入动作是针对与配设在1个串组件SU的1条字线WL连接的多个存储单元晶体管MT一次进行。
另外，关于存储单元阵列11的构成，也可为其它构成。存储单元阵列11的构成例如记载于题为“三维积层非易失性半导体存储器(THREE DIMENSIONAL STACKED NONVOLATILESEMICONDUCTOR MEMORY)”的在2009年3月19日提出申请的美国专利申请案12/407,403号中。另外，记载于题为“三维积层非易失性半导体存储器(THREE DIMENSIONAL STACKEDNONVOLATILE SEMICONDUCTOR MEMORY)”的在2009年3月18日提出申请的美国专利申请案12/406,524号、题为“非易失性半导体存储装置及其制造方法(NON-VOLATILESEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME)”的在2010年3月25日提出申请的美国专利申请案12/679,991号、及题为“半导体存储器及其制造方法(SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME)”的在2009年3月23日提出申请的美国专利申请案12/532,030号中。这些专利申请案是通过参照而将其全部援用到本申请说明书中。
1.2半导体存储装置的构造
接下来，对实施方式的半导体存储装置的构造的一例进行说明。
1.2.1半导体存储装置的布局构造
利用图3对半导体存储装置10的平面布局的一例进行说明。图3是表示实施方式的半导体存储装置的平面布局的一例的图。包括图3在内的以后的图中，将与半导体衬底面(或晶圆面)平行且相互正交(或交叉)的2个方向设为X方向及Y方向，将与包含这些X方向及Y方向的面(XY面)正交(或交叉)的方向设为Z方向。X方向对应于字线WL的延伸方向，Y方向对应于位线BL的延伸方向，Z方向对应于与半导体存储装置10的半导体衬底面正交的方向。
如图3所示，半导体存储装置10例如具备存储器阵列芯片100及周边电路芯片200。
存储器阵列芯片100具有存储单元阵列11A、11B、引出区域22A、22B、22C、及垫区域23A。存储单元阵列11A及11B构成存储单元阵列11。周边电路芯片200负责与设置在外部的存储器控制器(未图示)之间的通信，且具有周边电路24A、24B、行解码器模块(RD)19A、19B、19C、及垫区域23B。行解码器模块19A～19C构成行解码器模块19。周边电路24A、24B、及行解码器模块19A～19C控制存储器阵列芯片100。
存储器阵列芯片100与周边电路芯片200分别由不同的半导体衬底形成。存储器阵列芯片100表面的电极垫与周边电路芯片200表面的电极垫是以对向的方式配置，且存储器阵列芯片100的电极垫与周边电路芯片200的电极垫被贴合。由此，形成1个半导体存储装置(半导体存储器芯片)10。
在存储器阵列芯片100中，存储单元阵列11A及11B可并行执行不同的动作。存储单元阵列11A及11B配置在沿X方向排列的引出区域22A、22B及22C之间。详细来说，存储单元阵列11A配置在引出区域22A与22B间，存储单元阵列11B配置在引出区域22B与22C间。
引出区域22A及22B是用来将设置在存储器阵列芯片100的存储单元阵列11A与设置在周边电路芯片200的行解码器模块19A及19B之间电连接的区域。引出区域22B及22C是用来将设置在存储器阵列芯片100的存储单元阵列11B与设置在周边电路芯片200的行解码器模块19B及19C之间电连接的区域。
垫区域23A是设置用来将周边电路芯片200与存储器控制器之间连接的垫的区域。垫区域23A沿X方向延伸，且以与存储单元阵列11A及11B相邻的方式设置。
在周边电路芯片200中，行解码器模块19A、19B及19C是以分别与存储器阵列芯片100的引出区域22A、22B及22C重叠或对向的方式设置。例如，行解码器模块19A及19B与设置在存储单元阵列11A的字线WL电连接，行解码器模块19B及19C与设置在存储单元阵列11B的字线WL电连接。
周边电路24A例如设置在行解码器模块19A与19B间，周边电路24B例如设置在行解码器模块19B与19C间。周边电路例如包含输入输出电路12、逻辑控制电路13、就绪/忙碌电路14、寄存器群15、定序器16、电压产生电路17、驱动器18、列解码器20、感测放大器模块21等。
垫区域23B是以与周边电路24A及24B相邻且与存储器阵列芯片100的垫区域23A重叠的方式设置。在垫区域23B例如配置从周边电路24A及24B所包含的输入输出电路引出的配线等。这些配线通过通孔及垫引出到半导体存储装置10的上表面。
1.2.2半导体存储装置的剖面构造
接下来，利用图4及图5，对半导体存储装置10的剖面构造进行说明。此外，图4及图5中，省略了导电层间的层间绝缘膜。在图4及图5所示的剖视图中，将Z方向的箭头方向称为正方向，将与Z方向的箭头方向相反的方向称为负方向。
图4是沿着图3中的A-A线的剖视图，为存储单元阵列11A、引出区域22A、22B、周边电路24A、及行解码器模块19A、19B的沿着XZ面的剖视图。
如上所述，半导体存储装置10具备存储器阵列芯片100及周边电路芯片200。
以下，对存储器阵列芯片100中的截面构造详细进行叙述。
在半导体衬底30介隔绝缘层沿Z方向的负方向设置着导电层31。在导电层31设置着介隔绝缘层沿Z方向的负方向积层有导电层32、多个导电层33、及导电层34的积层体。导电层31～34沿X方向延伸。导电层31～34具有沿着XY面(或半导体衬底30面)的(或平行的)平板形状。
导电层31作为源极线SL发挥功能。导电层32作为选择栅极线SGS发挥功能。导电层33分别作为多个字线WL0～WL7发挥功能。此外，在图4中，示出2条导电层33，省略其余的导电层33。导电层34作为选择栅极线SGD发挥功能。导电层31～34例如包含钨(W)或多晶硅。半导体衬底30例如包含硅衬底及硅的外延层。
在包含导电层32～34的积层体中设置着柱状体的多个存储柱MP。各存储柱MP沿Z方向延伸。各存储柱MP是以在Z方向(或积层方向)上贯穿导电层32～34的方式配置，从导电层34的表面到达导电层31。也就是说，存储柱MP通过选择栅极线SGD、多个字线WL0～WL7、及选择栅极线SGS而连接于源极线SL。
在存储柱MP沿Z方向的负方向设置着接触插塞CP1，在接触插塞CP1设置着导电层35(或位线BL)。在导电层35沿Z方向的负方向依序设置着通孔(或接触插塞)36、及导电垫37。下文将对存储柱MP的详情进行叙述。
沿X方向延伸的各导电层32～34的端部经由接触插塞CP2电连接于导电层38。在导电层38沿Z方向的负方向依序设置着通孔39、导电层40、通孔41、及导电垫42。
以下，对周边电路芯片200中的截面构造详细进行叙述。
在半导体衬底50设置着例如包含n信道MOS(metal oxide semiconductor，金氧半导体)场效应晶体管(以下，记为nMOS晶体管)、及p信道MOS场效应晶体管(以下，记为pMOS晶体管)的CMOS(complementary metal oxide semiconductor，互补金氧半导体)电路CM。CMOS电路CM构成对多个存储单元的动作进行控制的周边电路24A及行解码器模块19A、19B。半导体衬底50例如包含硅衬底及硅的外延层。
如图4所示，在半导体衬底50设置着源极区域及漏极区域50A、及元件分离区域50B。在源极区域50A与漏极区域50A间的半导体衬底50沿Z方向的正方向设置着栅极绝缘层51，在栅极绝缘层51设置着栅极电极52。nMOS晶体管及pMOS晶体管的每一个包含源极区域50A、漏极区域50A、半导体衬底50的半导体层、栅极绝缘层51、及栅极电极52。
在源极区域50A及漏极区域50A沿Z方向的正方向分别设置着通孔53A，在通孔53A分别设置着导电层54A。在导电层54A沿Z方向的正方向依序设置着通孔55A、导电层56A、通孔57A、导电层58A、通孔59A、及导电垫60A。导电垫60A在Z方向的正方向上配置在周边电路芯片200的表面。
在另一源极区域50A及漏极区域50A沿Z方向的正方向分别设置着通孔53B，在通孔53B分别设置着导电层54B。在导电层54B沿Z方向的正方向依序设置着通孔55B、导电层56B、通孔57B、导电层58B、通孔59B、及导电垫60B。导电垫60B在Z方向的正方向上配置在周边电路芯片200的表面。
存储器阵列芯片100与周边电路芯片200例如是以包含导电垫37与导电垫60A、及导电垫42与导电垫60B的导电垫彼此对向的方式分别贴合。由此，导电垫37与导电垫60A接合而电连接。同样地，导电垫42与导电垫60B接合而电连接。
接下来，利用图5，对存储单元阵列11中的存储柱MP(或NAND串NS)的剖面构造进行说明。存储柱MP包含存储单元晶体管MT0～MT7、及选择晶体管ST1、ST2。
图5是实施方式中的存储单元阵列11内的存储柱MP的剖视图。此外，在图5中，省略了导电层间的层间绝缘膜，进而，图4所示的存储柱MP旋转了180度。
如图5所示，存储单元阵列11包含半导体衬底30、导电层31～34、存储柱MP、接触插塞CP1、及导电层35。在半导体衬底30的上方设置着导电层31。导电层31形成为与XY面平行的平板状，且作为源极线SL发挥功能。此外，半导体衬底30的主面与XY面对应。
在导电层31上沿Y方向排列沿着XZ面的多个狭缝SLT。导电层31上且相邻的狭缝SLT间的构造体(或积层体)例如与1个串组件SU对应。
在导电层31上且相邻的狭缝SLT间从下层起依序设置着导电层32、多个导电层33、导电层34、及导电层35。这些导电层中在Z方向上相邻的导电层介隔层间绝缘膜积层。导电层32～34分别形成为与XY面平行的平板状。导电层32作为选择栅极线SGS发挥功能。多个导电层33从下层起依序分别作为字线WL0～WL7发挥功能。导电层34作为选择栅极线SGD发挥功能。导电层32～34例如包含钨(W)。
多个存储柱MP例如沿X方向及Y方向排列成错位状。多个存储柱MP的每一个在狭缝SLT间的积层体内沿Z方向延伸(或贯通)。各存储柱MP以从导电层34的上表面到达导电层31的上表面的方式通过导电层34、33、32而设置。各存储柱MP作为1个NAND串NS发挥功能。
存储柱MP例如具有阻挡绝缘层70、电荷存储层71、隧道绝缘层(也称为隧道绝缘膜)72、及半导体层73。具体来说，在用来形成存储柱MP的存储孔的内壁设置着阻挡绝缘层70。在阻挡绝缘层70的内壁设置着电荷存储层71。在电荷存储层71的内壁设置着隧道绝缘层72。进而，在隧道绝缘层72的内侧设置着半导体层73。此外，存储柱MP也可设为在半导体层73的内部设置着核心绝缘层的构造。
在这种存储柱MP的构成中，存储柱MP与导电层32交叉的部分作为选择晶体管ST2发挥功能。存储柱MP与导电层33交叉的部分分别作为存储单元晶体管MT0～MT7发挥功能。进而，存储柱MP与导电层34交叉的部分作为选择晶体管ST1发挥功能。
半导体层73作为存储单元晶体管MT、及选择晶体管ST1、ST2的信道层发挥功能。在半导体层73的内部形成有NAND串NS的电流路径。
电荷存储层71具有在存储单元晶体管MT中存储从半导体层73注入的电荷的功能。电荷存储层71例如包含氮化硅膜。
隧道绝缘层72在将电荷从半导体层73注入到电荷存储层71时、或存储在电荷存储层71的电荷向半导体层73扩散时，作为电位势垒发挥功能。隧道绝缘层72例如包含氧化硅膜。
阻挡绝缘膜70防止存储在电荷存储层71的电荷向导电层33(字线WL)扩散。阻挡绝缘层70例如包含氧化硅层及氮化硅层。
在比存储柱MP的上表面更上方，介隔间绝缘膜设置着导电层35。导电层35是沿Y方向延伸的线状配线层，且作为位线BL发挥功能。多个导电层35沿X方向排列，导电层35与对应于每个串组件SU的1个存储柱MP电连接。具体来说，在各串组件SU中，在各存储柱MP内的半导体层73上设置着接触插塞CP1，在接触插塞CP1上设置着1个导电层35。导电层35例如包含铜(Cu)或铝(Al)、钨(W)。接触插塞CP1包含导电层，例如钨(W)。
此外，字线WL、以及选择栅极线SGD及SGS的条数并不限定于所述条数，分别按照存储单元晶体管MT、以及选择晶体管ST1及ST2的个数而变更。选择栅极线SGS也可包含分别设置为多层的多个导电层。选择栅极线SGD也可包含分别设置为多层的多个导电层。
1.2.3导电层35及连接于导电层35的通孔36的构造
利用图6～图8，对图4中由区域BC表示的导电层35(或位线BL)、及连接于导电层35的通孔(或接触插塞)36的构造的一例进行说明。
图6是半导体存储装置10中的导电层35、及连接于导电层35的通孔36的俯视图。图6是从Z方向的正方向观察存储阵列芯片100内的导电层35及通孔36所得的图。图7是沿着图6中的B-B线的剖视图，表示导电层35及通孔36沿着X方向的剖面。图8是沿着图6中的C-C线的剖视图，表示位线BL及通孔36沿着Y方向的剖面。
如图6所示，多个导电层35沿Y方向延伸。沿Y方向延伸的导电层35在X方向上以指定间隔排列。图6中，将从左侧到右侧依序排列的导电层35分别称为35_1、35_2、35_3、35_4、35_5。在导电层35_1～35_5的每一个分别沿Z方向配置着通孔36。各通孔36沿Z方向延伸，连接于各导电层35_1～35_5的上表面(或表面)，或接触各导电层35_1～35_5的上表面。
以下，对通孔36连接于导电层35_3的构造进行说明。各通孔36分别连接于其他导电层35的构造也与其相同，因此省略它们的记载。此外，在未特定导电层35_1～35_5中的任一导电层的情况下，记为导电层35。
如图7及图8所示，且如上所述，导电层35_1～35_5沿Y方向延伸，沿X方向排列。导电层35_1～35_5在绝缘层80内的X方向上以指定间隔嵌埋。在各导电层35_1～35_5上分别设置着通孔36，各导电层35_1～35_5分别电连接于通孔36。
在导电层35_2～35_4上及绝缘层80上设置着绝缘层81A。在导电层35_1、35_5上及绝缘层80上设置着绝缘层82。进而，在绝缘层82上设置着绝缘层81B，在绝缘层81B上配置着绝缘层83。
在X及Y方向上，导电层35_3上设置着通孔36，通孔36电连接于导电层35_3。通孔36以贯穿绝缘层83、81B、81A的方式设置，从绝缘层83到达导电层35_3的上表面。
在X方向上，与导电层35_3两侧相邻的导电层35_2、导电层35_4上设置着绝缘层81A。在X方向上，与导电层35_2相邻的导电层35_1上及与导电层35_4相邻的导电层35_5上设置着绝缘层82。在Y方向上，导电层35_3上设置着通孔36，且以夹着通孔36的方式设置着绝缘层81A，进而以夹着绝缘层81A的方式设置着绝缘层82。
导电层35_2～35_4的上表面从绝缘层80的上表面凹陷。导电层35_1、35_5的上表面未从绝缘层80的上表面凹陷。换句话说，导电层35_2～35_4的上表面比绝缘层80的上表面低，也就是说，导电层35_2～35_4的上表面位于比绝缘层80的上表面更靠半导体衬底30侧。导电层35_1、35_5的上表面与绝缘层80的上表面大致相同且一致。
在导电层35_3上的绝缘层80的凹处嵌埋着通孔36。在导电层35_2、35_4上的绝缘层80的凹处嵌埋着绝缘层81A。
绝缘层80附近或绝缘层81A侧面中的通孔36的X及Y方向的直径或宽度R1小于绝缘层83上表面中的通孔36的X及Y方向的直径或宽度R2。例如，绝缘层80附近的通孔36的直径或宽度R1为绝缘层83上表面中的通孔36的直径或宽度R2的1/2以下。绝缘层81A设置在导电层35_2与通孔36之间、及导电层35_4与通孔36之间。
此外，此处于图6所示的俯视下，以圆形状的通孔36为例进行了说明，但不应限于此，通孔36也可为在Y方向上具有长径的长圆形或椭圆形。
1.2.4导电层35及通孔36的制造方法
利用图9～图24，对图7及图8所示的导电层35、及连接于导电层35的通孔36的制造方法进行说明。图9～图24是表示实施方式中的导电层35及通孔36的制造方法的剖视图。
首先，如图9及图10所示，在绝缘层80内形成导电层35_1～35_5。具体来说，利用RIE(Reactive Ion Etching，反应性离子蚀刻)法在绝缘层80形成配线槽。然后，利用CVD(Chemical Vapor Deposition，化学气相沉积)法在配线槽的底面及侧面形成势垒金属35B。进而，利用CVD法在配线槽的底面及侧面的势垒金属35B上形成金属材35A，例如铜(Cu)，由铜嵌埋配线槽。由此，在绝缘层80内的配线槽形成导电层35_1～35_5。导电层35的金属材35A例如包含铜(Cu)或铝(Al)、钛(Ti)。势垒金属35B例如包含钛。绝缘层80例如包含氧化硅层。
接下来，如图11及图12所示，利用CVD法在导电层35_1～35_5上及绝缘层80上形成绝缘层82。进而，如图13及图14所示，利用RIE法将导电层35_2～35_4上、及导电层35_2与35_4间的绝缘层82去除。由此，在导电层35_2～35_4上形成绝缘层82的开口部。在绝缘层82中，蚀刻时对氧化硅层使用有选择性的材料。绝缘层82例如包含氮化硅层、或碳氮化硅层。
接下来，如图15及图16所示，例如利用湿式蚀刻将从绝缘层82的开口部露出的导电层35_2～35_4去除到指定深度。由此，如80A所示，使导电层35_2～35_4的上表面从绝缘层80的上表面凹陷。
接下来，如图17及图18所示，利用CVD法在图15及图16所示的构造上形成绝缘层81。具体来说，在导电层35_2～35_4上、导电层35_2与35_4间的绝缘层80上及绝缘层82上形成绝缘层81。此时，绝缘层82的开口部的X方向的长度、绝缘层82的厚度及绝缘层81的厚度之比为3：2：1。由此，在导电层35_2与35_4间的绝缘层80上形成厚度相当于所述比值1的绝缘层81。绝缘层81包含与绝缘层82相同的材料，例如氮化硅层、或碳氮化硅层。
接下来，如图19及图20所示，利用CVD法在图17及图18所示的构造上形成绝缘层83。具体来说，在导电层35_1～35_5上方的绝缘层81上形成绝缘层83。此时，也存在导电层35_3上的绝缘层81与绝缘层83之间形成空腔的情况。绝缘层83例如包含氧化硅层。
接下来，如图21及图22所示，利用光刻法及RIE法将导电层35_2～35_4上方的绝缘层81上的绝缘层83去除。由此，使导电层35_2～35_4上的绝缘层81露出。
接下来，如图23及图24所示，利用RIE法对图21及图22所示的构造进行绝缘层81的蚀刻。由此，将导电层35_3上的绝缘层81去除而使导电层35_3的上表面露出。由此，形成从绝缘层83的上表面到达导电层35_3的上表面的通孔用的孔。与此同时，在导电层35_2上且绝缘层82的侧面残留绝缘层81A，同样地，在导电层35_4上且绝缘层82的侧面残留绝缘层81A。进而，在绝缘层82与绝缘层83之间残留绝缘层81B。
其后，将导电层嵌埋到通孔用孔内，如图7及图8所示，在导电层35_3上的通孔用孔内形成通孔36。由此，导电层35_3与通孔36电连接。通过以上的制造步骤，制造导电层35_3及连接于导电层35_3的通孔36。
1.3实施方式的效果
根据本实施方式，可提供一种能够提高动作可靠性的半导体存储装置。
以下，对实施方式的效果详细进行叙述。
在实施方式中，具备设置在半导体衬底30上的绝缘层80、设置在绝缘层80内的导电层35_3、在绝缘层80内与导电层35_3相邻而设的导电层35_4、及连接于导电层35_3的上表面的通孔(或接触插塞)36。在与半导体衬底30正交的Z方向上与通孔36重叠的导电层35_3、35_4的上表面比绝缘层80的上表面低。通过这种构造，能够使导电层35_4的上表面与通孔36的距离变长。由此，能够提高导电层35_4与通孔36之间的耐受电压。
另外，在实施方式中，并非遍及导电层35_3、35_4整体将它们的上部(或上表面)去除，而是仅将Z方向上与通孔36重叠的区域内的导电层35_3、35_4的上部去除。由此，能够抑制导电层35_3、35_4的厚度变薄而导致导电层35_3、35_4的电阻上升。
另外，在遍及导电层35_3、35_4整体将它们的上部去除的情况下，存在导电层35_3、35_4的一部分被过度去除的情况。在本实施方式中，仅局部地将设置着通孔36的Z方向的区域内的导电层35_3、35_4的上部去除。因此，如上所述，能够减少导电层35_3、35_4的一部分被过度去除。由此，能减少导电层35_3、35_4的电阻的急升或断线等的发生，从而能够提高半导体存储装置的制造中的良率。
另外，如图21及图22所示，通过绝缘层83、81预先准备用以形成通孔36的孔，其后，形成使导电层35_3露出的孔，由此能够减小通孔36的直径或宽度。由此，能够使通孔36与导电层35_4之间的距离变长，从而能够提高通孔36与导电层35_4之间的耐受电压。与和通孔36相邻的导电层35_2之间也同样地，能够使通孔36与导电层35_2之间的距离变长，从而能够提高通孔36与导电层35_2之间的耐受电压。
通过以上，根据本实施方式，可提供一种能够提高动作可靠性的半导体存储装置。
1.4其它变化例等
在上述实施方式中，以将存储阵列芯片100与周边电路芯片200贴合而成的半导体存储装置10为例来列举进行了说明，但不应限于此，如图25所示，也可对形成有存储单元的区域91及形成有周边电路的区域92设置在1个半导体衬底90上的半导体存储装置10A进行应用。
进而，在所述实施方式中，作为半导体存储装置，以NAND型闪存为例进行了说明，但不限于NAND型闪存，可应用于其它所有半导体存储器，进而可应用于半导体存储器以外的各种存储装置。
已对本发明的若干实施方式进行了说明，但这些实施方式是作为例而提出的，并不意图限定发明的范围。这些实施方式能以其它多种方式实施，能够在不脱离发明主旨的范围内进行各种省略、替换、变更。这些实施方式或其变化包含在发明的范围或主旨中，同样包含在权利要求书中所记载的发明及其均等的范围内。
[符号的说明]
10:半导体存储装置
11:存储单元阵列
12:输入输出电路
13:逻辑控制电路
14:就绪/忙碌电路
15:寄存器群
16:定序器(或控制电路)
17:电压产生电路
18:驱动器
19:行解码器模块
20:列解码器
21:感测放大器模块
30:半导体衬底
31～35,35_1～35_5:导电层
35A:金属材
35B:势垒金属
36:通孔(或接触插塞)
37:导电垫
38:导电层
39:通孔
40:导电层
41:通孔
42:导电垫
50:半导体衬底
50A:源极区域或漏极区域
50B:元件分离区域
51:栅极绝缘层
52:栅极電極
53A,53B:通孔
54A,54B:导电层
55A,55B:通孔
56A,56B:导电层
57A,57B:通孔
58A,58B:导电层
59A,59B:通孔
60A,60B:导电垫
70:阻挡绝缘层
71:电荷存储层
72:隧道绝缘层
73:半导体层
80,81A,81A,82,83:绝缘层
100:存储阵列芯片
200:周边电路芯片
BL,BL0～BLi:位线
BLK,BLK0～BLKm:区块
CM:CMOS电路
CP1,CP2:接触插塞
MP:存储柱
MT,MT0～MT7:存储单元晶体管
SGD,SGD0～SGD3:选择栅极线
SGS:选择栅极线
SL:源极线
ST1,ST2:选择晶体管
SU,SU0～SU3:串组件
WL,WL0～WL7:字线

Claims (9)

1.一种半导体存储装置，具备：
第1绝缘层；
第1位线，设置在所述第1绝缘层内，在第1方向上延伸；
第2位线，在与所述第1方向交叉的第2方向上邻接于所述第1位线而设置；及
接触插塞，连接于所述第1位线的与所述第1方向及所述第2方向正交的第3方向上的一侧的面；且
所述第1位线具有在所述第3方向上与所述接触插塞重叠的第1部分，及与所述第1部分不同的第2部分；
所述第2位线具有在所述第3方向上与所述接触插塞重叠的第3部分，及与所述第3部分不同的第4部分；
所述第1部分的所述第3方向上的厚度小于所述第2部分的所述第3方向上的厚度；
所述第3部分的所述第3方向上的厚度小于所述第4部分的所述第3方向上的厚度。
2.根据权利要求1所述的半导体存储装置，还具备第3位线，该第3位线设置在所述第1绝缘层内，在所述第1方向上延伸，在所述第2方向上邻接于所述第2位线而设置，且相对于所述第2位线，所述第3位线与所述第1位线位于相反侧，且在所述第3方向上与所述接触插塞重叠的所述第1及第2位线的所述第3方向上的厚度相对于所述第3位线较小。
3.根据权利要求1或2所述的半导体存储装置，其中所述接触插塞具有沿所述第3方向延伸的柱形状，所述接触插塞的靠近所述第1位线的包含所述第1方向及所述第2方向的剖面的第1面积，小于与所述第1面积相比更远离所述第1位线的接触插塞的第2面积。
4.根据权利要求1或2所述的半导体存储装置，还具备第4位线，该第4位线设置在所述第1绝缘层内，在所述第1方向上延伸，且在所述第2方向上相对于所述第1位线，所述第4位线与所述第2位线位于相反侧，且
所述第4位线的所述一侧的面相对于所述第1位线的所述第2部分的所述一侧的面呈后退。
5.根据权利要求1或2所述的半导体存储装置，还具备设置在所述第2位线与所述接触插塞之间的第2绝缘层。
6.根据权利要求1或2所述的半导体存储装置，还具备：
多个导电层，设置在所述第1位线的在所述第3方向上与所述一侧的面为相反侧的另一侧的面侧，沿所述第3方向积层；及
柱，在所述第3方向上贯穿所述多个导电层，且电连接于所述第1位线。
7.根据权利要求6所述的半导体存储装置，其中所述多个导电层与所述柱交叉的部分作为存储单元晶体管发挥功能。
8.根据权利要求1或2所述的半导体存储装置，还具备：
CMOS电路，设置在所述接触插塞的所述第3方向上的所述一侧的面侧，与所述接触插塞电连接；及
衬底，设置在所述CMOS电路的所述第3方向上的所述一侧的面侧，形成有所述CMOS电路。
9.一种半导体存储装置，具备：
第1及第2存储单元，设置在衬底上；
第1绝缘层，设置在所述第1及第2存储单元上；
第1位线，电连接于所述第1存储单元，设置在所述第1绝缘层内，在第1方向上延伸；
第2位线，电连接于所述第2存储单元，且在与所述第1方向交叉的的第2方向上邻接于所述第1位线而设置；及
接触插塞，连接于所述第1位线的与所述第1方向及所述第2方向正交的第3方向上的一侧的面；且
所述第1位线具有在所述第3方向上与所述接触插塞重叠的第1部分；
所述第2位线具有在所述第3方向上与所述接触插塞重叠的第2部分；
所述第1部分的所述一侧的面及所述第2部分的所述一侧的面比所述第1绝缘层的所述一侧的面更靠所述衬底侧。
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