CN118102725A - 半导体存储装置 - Google Patents

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Abstract

实施方式提供一种能够提高动作的可靠性的半导体存储装置。实施方式的半导体存储装置具备：存储单元，设置在衬底的上方；高电压产生电路(26‑1)，设置在衬底与存储单元之间，且产生向存储单元供给的高电压；及高电压产生电路(26‑2)，设置在衬底与存储单元之间，产生所述高电压，且具有与高电压产生电路(26‑1)等效的电路构成。

Description

半导体存储装置
分案申请的相关信息
本案是分案申请。该分案的母案是申请日为2020年7月31日、申请号为202010759669.4、发明名称为“半导体存储装置”的发明专利申请案。
[相关申请案]
本申请案享有以日本专利申请案2019-169371号(申请日：2019年9月18日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
实施方式涉及一种半导体存储装置。
背景技术
已知一种由存储单元三维排列而成的半导体存储装置。
发明内容
实施方式提供一种能够提高动作的可靠性的半导体存储装置。
实施方式的半导体存储装置具备：存储单元，设置在衬底的上方；第1电压产生电路，设置在所述衬底与所述存储单元之间，且产生向所述存储单元供给的第1电压；及第2电压产生电路，设置在所述衬底与所述存储单元之间，产生所述第1电压，且具有与所述第1电压产生电路等效的电路构成。
附图说明
图1是表示第1实施方式的半导体存储装置的平面布局的图。
图2是沿着图1中的A-A线的剖视图。
图3是表示第1实施方式的半导体存储装置的另一构造例的剖视图。
图4是第1实施方式中的存储单元阵列内的区块的电路图。
图5是第1实施方式中的存储单元阵列内的存储器柱的剖视图。
图6是表示第1实施方式中的存储阵列芯片的电路区块构成的图。
图7是表示第1实施方式中的外围电路芯片的电路区块构成的图。
图8是表示第1实施方式的半导体存储装置中的电路区块的详细构成的图。
图9是表示第2实施方式的半导体存储装置中的存储阵列芯片的电路区块构成的图。
图10是表示第2实施方式的半导体存储装置中的外围电路芯片的电路区块构成的图。
图11是表示第2实施方式的半导体存储装置中的外围电路芯片上设置的对准标记的俯视图。
图12是表示第2实施方式的半导体存储装置中的外围电路芯片上设置的TEG(TestElement Group，测试式元件组)的一例的剖视图。
图13是表示比较例的半导体存储装置的制造步骤中的晶圆的1个掩膜内排列的芯片的俯视图。
具体实施方式
以下，参照附图，对实施方式进行说明。在以下说明中，对具有相同功能及构成的构成要素标附共通的参照符号。另外，以下所示的各实施方式例示用来将该实施方式的技术思想具体化的装置或方法，构成零件的材质、形状、构造、及配置等并未特定于下述记载。
此处，作为半导体存储装置，以将存储单元晶体管积层在半导体衬底的上方而成的三维积层型的NAND(与非)型闪存为例进行说明。在本说明书中，有时也将存储单元晶体管称为存储单元。
1.第1实施方式
以下，对第1实施方式的半导体存储装置进行说明。
1.1半导体存储装置的构成
首先，使用图1，对第1实施方式的半导体存储装置的构成例进行说明。图1是表示第1实施方式的半导体存储装置的平面布局的一例的图。在包括图1在内的后图中，将平行于半导体衬底面(或晶圆面)且彼此正交(或交叉)的2个方向设为X方向及Y方向，将与包含X方向及Y方向两者的面(XY面)正交(或交叉)的方向设为Z方向。例如，X方向对应于下述字线WL的延伸方向，Y方向对应于位线BL的延伸方向，Z方向对应于与半导体存储装置10的半导体衬底面正交的方向。
如图1所示，半导体存储装置10例如具备存储阵列芯片100及外围电路芯片200。
存储阵列芯片100具有存储单元阵列11A、11B、11C、11D、引出区域12A、12B、12C、12D、12E、12F、12G、12H、及焊垫区域13A。外围电路芯片200负责与设置在外部的存储控制器(未图示)之间的通信。外围电路芯片200具有外围电路区域14A、14B、14C、14D、行解码器15A、15B、15C、15D、15E、15F、15G、15H、及焊垫区域13B。外围电路区域14A～14D、及行解码器15A～15H控制存储阵列芯片100内的存储单元阵列11A～11D。
存储阵列芯片100与外围电路芯片200分别利用不同的半导体衬底形成。存储阵列芯片100表面的电极焊垫与外围电路芯片200表面的电极焊垫以对向的方式配置，存储阵列芯片100的电极焊垫与外围电路芯片200的电极焊垫贴合。由此，形成1个半导体存储装置(半导体存储芯片)10。
在存储阵列芯片100中，各个存储单元阵列11A～11D能够同时执行不同的动作。存储单元阵列11A配置于在X方向上排列的引出区域12A与引出区域12B之间。同样，存储单元阵列11B、存储单元阵列11C、存储单元阵列11D分别配置在引出区域12C与引出区域12D之间、引出区域12E与引出区域12F之间、引出区域12G与引出区域12H之间。
引出区域12A及12B是用来在设置于存储阵列芯片100的存储单元阵列11A与设置于外围电路芯片200的行解码器15A及15B之间进行电连接的区域。同样，引出区域12C及12D是用来在存储单元阵列11B与行解码器15C及15D之间进行电连接的区域。引出区域12E及12F是用来在存储单元阵列11C与行解码器15E及15F之间进行电连接的区域。引出区域12G及12H是用来在存储单元阵列11D与行解码器15G及15H之间进行电连接的区域。
在焊垫区域13A中，设置用于外围电路芯片200与存储控制器之间的连接的焊垫。焊垫区域13A在X方向上延伸，例如以与存储单元阵列11B及11D相邻的方式设置。
在外围电路芯片200中，行解码器15A～15H以分别与存储阵列芯片100的引出区域12A～12H重叠或对向的方式设置。例如，行解码器15A及15B电连接于存储单元阵列11A中设置的字线WL。同样，行解码器15C及15D电连接于存储单元阵列11B中设置的字线WL。行解码器15E及15F电连接于存储单元阵列11C中设置的字线WL。行解码器15G及15H电连接于存储单元阵列11D中设置的字线WL。
外围电路区域14A例如设置在行解码器15A及15B之间。外围电路区域14B例如设置在行解码器15C及15D之间。外围电路区域14C例如设置在行解码器15E及15F之间。外围电路区域14D例如设置在行解码器15G及15H之间。外围电路区域14A～14D例如分别具有下述感测放大器、外围电路、冗余电路。
焊垫区域13B与外围电路区域14B及14D相邻，且以与存储阵列芯片100的焊垫区域13A重叠的方式设置。在焊垫区域13B中，例如配置从外围电路区域14A～14D所包含的外围电路引出的配线等。这些配线通过通孔及焊垫引出到半导体存储装置10的上表面。
在以下说明中，对存储单元阵列11A进行说明，各个存储单元阵列11B～11D也与存储单元阵列11A相同。
其次，使用图2，对半导体存储装置10的剖面构造进行说明。图2是沿着图1中的A-A线的剖视图，且为沿着包含存储单元阵列11A的XZ面的剖视图。图2示出包含存储单元阵列11A的剖面构造，包含各个存储单元阵列11B～11D的剖面构造也与图2所示的剖面构造相同。另外，在图2中，省略了导电层间的层间绝缘膜。另外，在图2之后的剖视图中，将Z方向的箭头方向称为正方向，将与Z方向的箭头方向相反的方向称为负方向。另外，以下说明中的“上”及“下”分别相当于各附图中的上方向及下方向。
如图2所示，半导体存储装置10具备将存储阵列芯片100与外围电路芯片200贴合而成的构造。
以下，详细叙述存储阵列芯片100中的剖面构造。
在半导体衬底30，隔着绝缘层在Z方向的负方向上设置导电层31。在导电层31，设置将导电层32、多个导电层33、及导电层34隔着绝缘层在Z方向的负方向上积层而成的积层体。导电层31～34在X方向上延伸。导电层31～34具有沿着(或平行于)XY面(或半导体衬底30面)的板形状。
导电层31作为源极线SL发挥作用。导电层32作为选择栅极线SGS发挥作用。导电层33分别作为多条字线WL0～WL7发挥作用。另外，在图2中，示出2根导电层33，省略剩余的导电层33。导电层34作为选择栅极线SGD发挥作用。导电层31～34例如包含钨(W)或多晶硅。半导体衬底30例如包含硅衬底及硅的外延层。
在包含导电层32～34的积层体中，设置呈柱状体的多个存储器柱MP。各存储器柱MP在Z方向上延伸。各存储器柱MP以在Z方向(或积层方向)上贯穿导电层32～34的方式配置，从导电层34的表面到达导电层31。也就是说，存储器柱MP通过选择栅极线SGD、多条字线WL0～WL7、及选择栅极线SGS，连接于源极线SL。
于存储器柱MP，在Z方向的负方向上设置接触插塞CP1。于接触插塞CP1，在Z方向的负方向上依次设置通孔35A、导电层36A、通孔37A、导电层38A、通孔37A、及导电焊垫40A。此处，示出在存储器柱MP的下方设置2层导电层(或配线层、焊垫)36A、38A的示例，但设置在存储器柱MP的下方的导电层的数量为任意。
于在X方向上延伸的各导电层32～34的端部，经由接触插塞CP2设置通孔35B。于通孔35B，在Z方向的负方向上依次设置导电层36B、通孔37B、导电层38A、通孔39B、及导电焊垫40B。
以下，详细叙述外围电路芯片200中的剖面构造。
在半导体衬底50，例如设置包含n通道MOS(Metal Oxide Semiconductor，金属氧化物半导体)场效应晶体管(以下，记为nMOS晶体管)及p通道MOS场效应晶体管(以下，记为pMOS晶体管)的CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)电路CM。外围电路区域14A内的外围电路及行解码器15A、15B由多个CMOS电路CM构成。半导体衬底50例如包含硅衬底及硅的外延层。
如图2所示，在半导体衬底50，设置源极区域及漏极区域50A、以及元件分离区域50B。于源极区域50A与漏极区域50A之间的半导体衬底50，在Z方向的正方向上设置栅极绝缘层51，在栅极绝缘层51上设置栅极电极52。nMOS晶体管及pMOS晶体管分别包含源极区域50A、漏极区域50A、半导体衬底50的半导体层、栅极绝缘层51、及栅极电极52。
于源极区域50A与漏极区域50A，分别在Z方向的正方向上设置通孔53A，并分别在通孔53A设置导电层54A。于导电层54A，在Z方向的正方向上依次设置通孔55A、导电层56A、通孔57A、导电层58A、通孔59A、及导电焊垫60A。导电焊垫60A配置在外围电路芯片200的Z方向的正方向上的表面。此处，示出在nMOS晶体管及pMOS晶体管的上方设置3层导电层(或配线层、焊垫)54A、56A及58A的示例，但设置在nMOS晶体管及pMOS晶体管上方的导电层的数量为任意。
于另一源极区域50A及漏极区域50A，分别在Z方向的正方向上设置通孔53B，并分别在通孔53B上设置导电层54B。于导电层54B，在Z方向的正方向上依次设置通孔55B、导电层56B、通孔57B、导电层58B、通孔59B、及导电焊垫60B。导电焊垫60B在Z方向的正方向上配置在外围电路芯片200的表面。此处，示出在nMOS晶体管及pMOS晶体管的上方设置3层导电层(或配线层、焊垫)54B、56B及58B的示例，但设置在nMOS晶体管及pMOS晶体管的上方的导电层的数量为任意。
存储阵列芯片100与外围电路芯片200例如以包含导电焊垫40A与导电焊垫60A、及导电焊垫40B与导电焊垫60B的导电焊垫彼此对向的方式分别贴合。由此，将包含导电焊垫40A与导电焊垫60A、及导电焊垫40B与导电焊垫60B的存储阵列芯片100与外围电路芯片200的导电焊垫彼此接合，从而进行电连接。
其次，使用图3，对第1实施方式的半导体存储装置的另一构造例进行说明。在图2中，以将存储阵列芯片100与外围电路芯片200贴合而成的半导体存储装置10为例，但并不限定于此，对于具有其它构造的半导体存储装置，也可适用本提案。
图3是表示第1实施方式的半导体存储装置的另一构造例的剖视图。例如，如图3所示，对于在半导体衬底30上设置形成着外围电路的区域300、并在区域300上设置形成着存储单元的区域400而成的半导体存储装置10A，也可适用本提案。另外，在图3中，省略导电层间的层间绝缘膜。
以下，对形成着外围电路的区域300的剖面构造进行叙述。
在半导体衬底30，例如设置包含nMOS晶体管及pMOS晶体管的CMOS电路CM。在半导体衬底30，设置源极区域及漏极区域50A、以及元件分离区域50B。于源极区域50A与漏极区域50A之间的半导体衬底30，在Z方向的正方向上设置栅极绝缘层51，在栅极绝缘层51上设置栅极电极52。nMOS晶体管及pMOS晶体管分别包含源极区域50A、漏极区域50A、半导体衬底30的半导体层、栅极绝缘层51、及栅极电极52。
于源极区域50A与漏极区域50A，分别在Z方向的正方向上设置通孔53A，并分别在通孔53A上设置导电层54A。于导电层54A，在Z方向的正方向上依次设置通孔55A、导电层56A、通孔57A、及导电层58A。于导电层58A，在Z方向上设置接触插塞CP3。接触插塞CP3以在Z方向上贯穿导电层31～34的方式配置。进而，于接触插塞CP3在Z方向上设置通孔35C。例如，通孔35C经由配线层及通孔(未图示)电连接于导电层36A(或位线BL)。
于另一源极区域50A与漏极区域50A，分别在Z方向的正方向上设置通孔53B，并分别在通孔53B上设置导电层54B。于导电层54B，在Z方向的正方向上依次设置通孔55B、导电层56B、通孔57B、及导电层58B。例如，导电层58B经由配线层及通孔(未图示)电连接于通孔35B。
以下，对形成着存储单元的区域400的剖面构造进行叙述。
区域400设置在区域300上。在半导体衬底30上的区域300的上方的包含导电层32～34的积层体中，设置呈柱状体的多个存储器柱MP。各存储器柱MP以在Z方向上延伸且在Z方向上贯穿导电层32～34的方式配置。
于存储器柱MP，在Z方向的正方向上设置接触插塞CP1。于接触插塞CP1上，在Z方向的正方向上依次设置通孔35A及导电层36A。存储器柱MP的详情下文叙述。
于在X方向上延伸的各导电层32～34的端部，经由接触插塞CP2而在Z方向的正方向上设置通孔35B。
其次，使用图4，对存储单元阵列11A的电路构成进行说明。存储单元阵列11A具有多个区块BLK0～BLKm(m为0以上的整数)。此处，对1个区块BLK的电路构成进行说明，其它区块的电路构成也同样如此。进而，存储单元阵列11B～11D各自的电路构成也与存储单元阵列11A的电路构成相同。
图4是存储单元阵列11A内的1个区块BLK的电路图。区块BLK例如具备多个串单元SU0、SU1、SU2、SU3。此处，作为一例，示出区块BLK具备串单元SU0～SU3的示例，但区块BLK所具备的串单元的数量可任意设定。之后，在记为串单元SU的情况下，表示各个串单元SU0～SU3。
各个串单元SU0～SU3分别具备多个NAND串(或存储器串)NS。1个串单元SU所含的NAND串NS的数量可任意设定。
NAND串NS包含多个存储单元晶体管MT0、MT1、MT2、…、MT7、及选择晶体管ST1、ST2。此处，为方便说明，示出NAND串NS具备8个存储单元晶体管MT0～MT7、及2个选择晶体管ST1、ST2的示例，但NAND串NS所具备的存储单元晶体管、及选择晶体管的数量可任意设定。之后，在记为存储单元晶体管MT的情况下，表示各个存储单元晶体管MT0～MT7。
各个存储单元晶体管MT0～MT7分别具备控制栅极及电荷储存层，且非易失地存储数据。存储单元晶体管MT0～MT7串联连接在选择晶体管ST1的源极与选择晶体管ST2的漏极之间。
存储单元晶体管MT能够存储1比特的数据或2比特以上的数据。存储单元晶体管MT可为将绝缘膜用作电荷储存层的MONOS(metal-oxide-nitride-oxide-silicon，金属氧化氮氧化硅)型，也可为将导电层用作电荷储存层的FG(Floating Gate，浮动栅)型。
串单元SU0所含的多个选择晶体管ST1的栅极连接于选择栅极线SGD0。同样，串单元SU1～SU3各自的选择晶体管ST1的栅极分别连接于选择栅极线SGD1～SGD3。选择栅极线SGD0～SGD3分别由行解码器独立地控制。
串单元SU0所含的多个选择晶体管ST2的栅极连接于选择栅极线SGS。同样，串单元SU1～SU3各自的选择晶体管ST2的栅极连接于选择栅极线SGS。另外，也存在区块BLK所含的串单元SU0～SU3的选择晶体管ST2的栅极分别连接个别的选择栅极线SGS、即选择栅极线SGS0～SGS3的情况。选择晶体管ST1、ST2用于各种动作中的串单元SU的选择。
区块BLK所含的存储单元晶体管MT0～MT7的控制栅极分别连接于字线WL0～WL7。字线WL0～WL7分别由行解码器独立地控制。
各个位线BL0～BLi(i为0以上的整数)分别连接于多个区块BLK，并连接于区块BLK所含的串单元SU内的1个NAND串NS。也就是说，各个位线BL0～BLi分别连接于在区块BLK内呈矩阵状配置的NAND串NS中位于同一列的多个NAND串NS的选择晶体管ST1的漏极。另外，源极线SL连接于多个区块BLK。也就是说，源极线SL连接于区块BLK所含的多个选择晶体管ST2的源极。
总而言之，串单元SU包含多个连接于不同的位线BL、且连接于同一个选择栅极线SGD的NAND串NS。另外，区块BLK包含使字线WL共通的多个串单元SU。进而，存储单元阵列11A包含使位线BL共通的多个区块BLK。
区块BLK例如为数据的清除单位。也就是说，可将同一区块BLK内所含的存储单元晶体管MT所保存的数据一次性清除。另外，数据可以串单元SU为单位进行清除，另外，也可以小于串单元SU的单位进行清除。
将在1个串单元SU内共享字线WL的多个存储单元晶体管MT称为单元组CU。将单元组CU所含的多个存储单元晶体管MT分别存储的1比特的数据的集合称为页。单元组CU的存储容量根据存储单元晶体管MT所存储的数据的比特数而变化。例如，单元组CU在各存储单元晶体管MT存储1比特数据的情况下存储1页数据，在各存储单元晶体管MT存储2比特数据的情况下存储2页数据，在各存储单元晶体管MT存储3比特数据的情况下存储3页数据。
针对单元组CU的写入动作及读取动作是以页为单位而进行的。换句话说，读取及写入动作针对连接于1个串单元SU中配设的1条字线WL的多个存储单元晶体管MT一次性进行。
另外，存储单元阵列11A～11D的构成也可为其它构成。存储单元阵列11A～11D的构成例如记载于名为“THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTORMEMORY”的在2009年3月19日申请的美国专利申请案12/407,403号。另外，存储单元阵列11A～11D的构成还记载于名为“THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTORMEMORY”的在2009年3月18日申请的美国专利申请案12/406,524号、名为“NON-VOLATILESEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME”的在2010年3月25日申请的美国专利申请案12/679,991号、及名为“SEMICONDUCTOR MEMORY AND METHODFOR MANUFACTURING SAME”的在2009年3月23日申请的美国专利申请案12/532,030号。这些专利申请案的所有内容通过参照而被引用于本申请说明书中。
其次，使用图5，对存储单元阵列11A中的存储器柱MP(或NAND串NS)的剖面构造进行说明。此处，示出存储单元阵列11A内的存储器柱MP，但各个存储单元阵列11B～11D内的存储器柱MP也同样如此。存储器柱MP包含存储单元晶体管MT0～MT7、及选择晶体管ST1、ST2。
图5是第1实施方式中的存储单元阵列11A内的存储器柱MP的剖视图。图5中，在图2所示的存储器柱MP的情况下表示旋转180度后的状态，在图3所示的存储器柱MP的情况下表示未旋转的状态。另外，在图5中，省略导电层间的层间绝缘膜。
如图5所示，存储单元阵列11A包含半导体衬底30、导电层31～34、存储器柱MP、接触插塞CP1、通孔35A及导电层36A。在半导体衬底30的上方设置导电层31。导电层31形成为平行于XY面的平板状，且作为源极线SL发挥作用。另外，半导体衬底30的主面对应于XY面。
于导电层31上，沿着XZ面的多个狭缝SLT在Y方向上排列。导电层31上的相邻的狭缝SLT间的构造体(或积层体)例如对应于1个串单元SU。
导电层31上的相邻的狭缝SLT间，从下层起依次设置导电层32、多个导电层33、导电层34、及导电层36A。这些导电层中在Z方向上相邻的导电层隔着层间绝缘膜进行积层。导电层32～34分别形成为平行于XY面的平板状。导电层32作为选择栅极线SGS发挥作用。多个导电层33分别从下层起依次作为字线WL0～WL7发挥作用。导电层34作为选择栅极线SGD发挥作用。导电层31～34例如包含钨(W)或多晶硅。
多个存储器柱MP例如在X方向及Y方向上呈锯齿状排列。多个存储器柱MP分别于狭缝SLT间的积层体内在Z方向上延伸(或贯通)。各存储器柱MP以从导电层34的上表面到达导电层31的上表面的方式通过导电层34、33、32而设置。各存储器柱MP作为1个NAND串NS发挥作用。
存储器柱MP例如具有阻挡绝缘层71、电荷储存层72、隧道绝缘层(也称为隧道绝缘膜)73、及半导体层74。具体地说，在用来形成存储器柱MP的存储器孔的内壁设置阻挡绝缘层71。在阻挡绝缘层71的内壁设置电荷储存层72。在电荷储存层72的内壁设置隧道绝缘层73。进而，在隧道绝缘层73的内侧设置半导体层74。另外，存储器柱MP也可设为在半导体层74的内部设置着芯体绝缘层的构造。
在这种存储器柱MP的构成中，存储器柱MP与导电层32交叉的部分作为选择晶体管ST2发挥作用。存储器柱MP与导电层33交叉的部分分别作为存储单元晶体管MT0～MT7发挥作用。进而，存储器柱MP与导电层34交叉的部分作为选择晶体管ST1发挥作用。
半导体层74作为存储单元晶体管MT、及选择晶体管ST1、ST2的通道层发挥作用。在半导体层74的内部形成NAND串NS的电流路径。
电荷储存层72具有在存储单元晶体管MT中储存从半导体层74注入的电荷的功能。电荷储存层72例如包含氮化硅膜。
隧道绝缘层73在从半导体层74向电荷储存层72注入电荷时，或在电荷储存层72中储存的电荷向半导体层74扩散时作为电位障壁发挥作用。隧道绝缘层73例如包含氧化硅膜。
阻挡绝缘层71防止储存在电荷储存层72中的电荷向导电层33(字线WL)扩散。阻挡绝缘层71例如包含氧化硅层及氮化硅层。
在存储器柱MP的上表面，经由接触插塞CP1及通孔35A设置导电层36A。导电层36A是在Y方向上延伸的线状配线层，作为位线BL发挥作用。多个导电层36A在X方向上排列，导电层36A与每个串单元SU所对应的1个存储器柱MP电连接。具体地说，在各串单元SU中，在各存储器柱MP内的半导体层74上设置接触插塞CP1，在接触插塞CP1上设置通孔35A，进而，在通孔35A上设置导电层36A。导电层36A例如包含铜(Cu)或铝(Al)、钨(W)。接触插塞CP1及通孔35A包含导电层，例如钨(W)。
另外，字线WL、及选择栅极线SGD及SGS的条数并不限定于所述条数，可分别根据存储单元晶体管MT、及选择晶体管ST1及ST2的个数进行变更。选择栅极线SGS可由分别设置在多层中的多个导电层构成。选择栅极线SGD可由分别设置在多层中的多个导电层构成。
其次，使用图6及图7，对第1实施方式的半导体存储装置10(或10A)的电路区块构成进行说明。半导体存储装置10具备与存储单元阵列相应的外围电路、及可在该外围电路不良的情况下进行替换的冗余电路。
图6是表示第1实施方式的半导体存储装置10中的存储阵列芯片100的电路区块构成的图。
如上所述，存储单元阵列11A配置在引出区域12A与引出区域12B之间。同样，存储单元阵列11B、存储单元阵列11C、及存储单元阵列11D分别配置在引出区域12C与引出区域12D之间、引出区域12E与引出区域12F之间、引出区域12G与引出区域12H之间。焊垫区域13A与存储单元阵列11B及11D相邻设置。
图7是表示第1实施方式的半导体存储装置10中的外围电路芯片200的电路区块构成的图。
外围电路芯片200具备感测放大器16A、16B、16C、16D、外围电路17A、17B、17C、17D、冗余电路18A、18B、行解码器15A～15H、及焊垫区域13B。
如图7所示，当俯视时，在左上区域设置感测放大器16A、外围电路17A、冗余电路18A、行解码器15A、及行解码器15B。感测放大器16A及外围电路17A配置于在X方向上排列的行解码器15A与行解码器15B之间。感测放大器16A、外围电路17A、行解码器15A、行解码器15B、及冗余电路18A对应于存储单元阵列11A。
在左下区域设置感测放大器16B、外围电路17B、行解码器15C、及行解码器15D。感测放大器16B及外围电路17B配置于在X方向上排列的行解码器15C与行解码器15D之间。感测放大器16B、外围电路17B、行解码器15C、行解码器15D、及冗余电路18A对应于存储单元阵列11B。
冗余电路18A配置于在Y方向上排列的行解码器15A及15C与在Y方向上排列的行解码器15B及15D之间。或者，冗余电路18A也可配置在行解码器15A与行解码器15B之间，或配置在行解码器15C与行解码器15D之间。进而，冗余电路18A在外围电路17A与外围电路17B之间与这些外围电路相邻配置。
例如，在外围电路17A与冗余电路18A之间设置开关电路(未图示)，通过该开关电路选择外围电路17A或冗余电路18A中的任一个电路。在外围电路17B与冗余电路18A之间设置开关电路(未图示)，通过该开关电路选择外围电路17B或冗余电路18A中的任一个电路。
如图7所示，当俯视时，在右上区域设置感测放大器16C、外围电路17C、冗余电路18B、行解码器15E、及行解码器15F。感测放大器16C及外围电路17C配置于在X方向上排列的行解码器15E与行解码器15F之间。感测放大器16C、外围电路17C、行解码器15E、行解码器15F、及冗余电路18B对应于存储单元阵列11C。
在右下区域设置感测放大器16D、外围电路17D、行解码器15G、及行解码器15H。感测放大器16D及外围电路17D配置于在X方向上排列的行解码器15G与行解码器15H之间。感测放大器16D、外围电路17D、行解码器15G、行解码器15H、及冗余电路18B对应于存储单元阵列11D。
冗余电路18B配置于在Y方向上排列的行解码器15E及15G与在Y方向上排列的行解码器15F及15H之间。或者，冗余电路18B也可配置在行解码器15E与行解码器15F之间，或配置在行解码器15G与行解码器15H之间。进而，冗余电路18B在外围电路17C与外围电路17D之间与这些外围电路相邻配置。
例如，在外围电路17C与冗余电路18B之间设置开关电路(未图示)，通过该开关电路选择外围电路17C或冗余电路18B中的任一个电路。在外围电路17D与冗余电路18B之间设置开关电路(未图示)，通过该开关电路选择外围电路17D或冗余电路18B中的任一个电路。
冗余电路18A具备与各个外围电路17A及17B同等的构成，且具有相同的功能。冗余电路18B具备与各个外围电路17C及17D同等的构成，且具有相同的功能。冗余电路18A及18B的详情下文叙述。
冗余电路18A在外围电路17A或17B存在不良且外围电路无法正常动作时，代替外围电路17A或17B进行动作。也就是说，在外围电路17A或外围电路17B存在缺陷且外围电路17A或17B为不良的情况下，将不良的外围电路17A或外围电路17B替换成冗余电路18A。同样，冗余电路18B在外围电路17C或17D存在不良且外围电路无法正常动作时，代替外围电路17C或17D进行动作。也就是说，在外围电路17C或外围电路17D存在缺陷且外围电路17C或17D为不良的情况下，将不良的外围电路17C或外围电路17D替换成冗余电路18B。
另外，在所述电路区块构成的说明中，以半导体存储装置10为例进行了说明，但半导体存储装置10A也具有相同的电路区块构成。半导体存储装置10A虽未分成外围电路芯片200及存储阵列芯片100，但可将外围电路芯片200视作形成着外围电路的区域300，将存储阵列芯片100视作形成着存储单元的区域400。
其次，使用图8，对第1实施方式的半导体存储装置10(或10A)的电路区块的详细构成进行说明。图8是表示半导体存储装置10的电路区块的详细构成的图。在图8中，示出存储单元阵列11A及存储单元阵列11A所对应的外围电路等构成。
半导体存储装置10具备存储单元阵列11A、行解码器15A、15B、感测放大器16A、数据寄存器19、列解码器20、输入输出电路21、逻辑控制电路22、就绪(ready)/忙碌(busy)电路23、列逻辑控制电路24-1、24-2、行逻辑控制电路25-1、25-2、高电压产生电路26-1、26-2、低电压产生电路27-1、27-2、驱动器28、及定序器(或控制电路)29。
图7所示的外围电路17A例如包含列逻辑控制电路24-1、行逻辑控制电路25-1、高电压产生电路26-1、及低电压产生电路27-1。冗余电路18A例如包含列逻辑控制电路24-2、行逻辑控制电路25-2、高电压产生电路26-2、及低电压产生电路27-2。
冗余电路18A具备与外围电路17A同等的构成，且具有相同的功能。也就是说，列逻辑控制电路24-2具备与列逻辑控制电路24-1同等的构成，且具有相同的功能。同样，行逻辑控制电路25-2具备与行逻辑控制电路25-1同等的构成，且具有相同的功能。高电压产生电路26-2具备与高电压产生电路26-1同等的构成，且具有相同的功能。进而，低电压产生电路27-2具备与低电压产生电路27-1同等的构成，且具有相同的功能。
存储单元阵列11A具备1个或多个区块BLK0、BLK1、BLK2、…、BLKm。多个区块BLK分别包含对应于行及列的多个存储单元晶体管。存储单元晶体管是可电改写的非易失性存储单元。在存储单元阵列11A配设多条字线、多个位线、及源极线等，以控制向存储单元晶体管施加的电压。之后，在记为区块BLK的情况下，表示各个区块BLK0～BLKm。区块BLK的具体构成如上所述。
输入输出电路21及逻辑控制电路22经由总线连接于外部装置(例如存储控制器)(未图示)。输入输出电路21经由总线而与存储控制器之间收发信号DQ(例如DQ0、DQ1、DQ2、…、DQ7)。
逻辑控制电路22经由总线从存储控制器接收外部控制信号。外部控制信号例如包含芯片使能信号CEn、指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号WEn、读取使能信号REn、及写入保护信号WPn。信号名中附标的“n”表示该信号为低电平有效。
芯片使能信号CEn可选择半导体存储装置(NAND型闪存)10，在选择该半导体存储装置10时生效。指令锁存使能信号CLE可将以信号DQ的形式发送的指令锁存在输入输出电路21。地址锁存使能信号ALE可将以信号DQ的形式发送的地址锁存在输入输出电路21。写入使能信号WEn可将以信号DQ的形式发送的数据保存在输入输出电路21。读取使能信号REn可将从存储单元阵列11A读取的数据以信号DQ的形式输出。写入保护信号WPn在禁止针对半导体存储装置10进行写入及清除时生效。
就绪/忙碌电路23根据来自定序器29的控制而产生就绪/忙碌信号R/Bn。信号R/Bn表示半导体存储装置10为就绪状态或忙碌状态。就绪状态表示可接收来自存储控制器的命令的状态。忙碌状态表示无法接收来自存储控制器的命令的状态。存储控制器可通过从半导体存储装置10接收信号R/Bn，获知半导体存储装置10为就绪状态还是忙碌状态。
列逻辑控制电路24-1、24-2从输入输出电路21接收列地址，并对该列地址进行解码。列逻辑控制电路24-1、24-2基于列地址的解码结果设定感测放大器16A的电压，并控制向感测放大器16A供给的电压。列逻辑控制电路24-1、24-2对列地址进行解码，基于列地址的解码结果选择位线BL，并控制向所选择的位线BL供给的电压。
行逻辑控制电路25-1、25-2从输入输出电路21接收行地址，并对该行地址进行解码。行逻辑控制电路25-1、25-2基于行地址的解码结果，输出表示选择动作对象的区块及页的信号。另外，行逻辑控制电路25-1、25-2控制向字线WL及选择栅极线供给的电压。地址包含行地址，行地址例如包含对动作对象的区块BLK进行指定的区块地址、及对所指定的区块内的动作对象的字线进行指定的页地址。
定序器29接收从外部装置输入到输入输出电路21的指令，根据基于该指令的序列统一控制半导体存储装置10。定序器29例如控制行解码器15A、15B、感测放大器16A、数据寄存器19、列解码器20、驱动器28、列逻辑控制电路24-1、24-2、行逻辑控制电路25-1、25-2、高电压产生电路26-1、26-2、及低电压产生电路27-1、27-2等，执行写入动作、读取动作、及清除动作。
具体地说，定序器29基于所接收的写入指令，控制驱动器28、行解码器15A、15B、列解码器20、数据寄存器19、及感测放大器16A，将数据写入到由地址指定的多个存储单元晶体管。另外，定序器29基于所接收的读取指令，控制行解码器15A、15B、驱动器28、及感测放大器16A，从由地址指定的多个存储单元晶体管读取数据。
驱动器28从高电压产生电路26-1及26-2、及低电压产生电路27-1及27-2接收多个电压。驱动器28将从高电压产生电路26-1及26-2、及低电压产生电路27-1及27-2供给的多个电压中的根据读取动作、写入动作、及清除动作选择的多个电压，经由多条信号线供给到行解码器15A、15B。
行解码器15A、15B基于从行逻辑控制电路25-1或25-2接收的行地址的解码结果，选择任一个区块BLK，再选择所选择的区块BLK内的字线。进而，行解码器15A、15B向所选择的区块BLK传送从驱动器28供给的多个电压。
列解码器20基于从列逻辑控制电路24-1或24-2接收的列地址的解码结果选择位线。数据寄存器19在数据的读取动作时或写入动作时暂时保存读取数据或写入数据。
感测放大器16A在数据的读取动作时，对从存储单元晶体管读取到位线的数据进行检测及放大。数据寄存器19暂时保存从存储单元晶体管读取的读取数据，并向输入输出电路21传送该读取数据。另外，数据寄存器19在数据的写入动作时暂时保存从输入输出电路21传送的写入数据。感测放大器16A将数据寄存器19中保存的写入数据传送到位线。
1.2半导体存储装置的动作
在半导体存储装置10中，除了通常使用的外围电路17A或17B以外，还具备在外围电路17A或17B存在不良的情况下代替外围电路17A或17B使用的冗余电路18A。进而，除了外围电路17C或17D以外，还具备在外围电路17C或17D存在不良的情况下代替外围电路17C或17D使用的冗余电路18B。
以下，作为半导体存储装置10的动作，对半导体存储装置10中执行的从外围电路17A或17B向冗余电路18A的切换进行说明。另外，从外围电路17C或17D向冗余电路18B的切换也相同，因此省略记载。
半导体存储装置10例如具备列逻辑控制电路24-1、行逻辑控制电路25-1、高电压产生电路26-1、低电压产生电路27-1作为外围电路17A或17B。进而，具备列逻辑控制电路24-2、行逻辑控制电路25-2、高电压产生电路26-2、低电压产生电路27-2作为外围电路17A或17B的冗余电路18A。
在外围电路17A或17B内中的任一个电路均正常动作的情况下，使用外围电路17A及17B内的电路。例如，在列逻辑控制电路24-1、行逻辑控制电路25-1、高电压产生电路26-1、及低电压产生电路27-1正常动作的情况下，使用这些电路。
另一方面，在外围电路17A或17B内中的任一个电路为不良而无法使用的情况下，使用冗余电路18A内的电路代替该不良的电路。例如，当列逻辑控制电路24-1存在不良而无法正常动作时，使用列逻辑控制电路24-2代替列逻辑控制电路24-1。具体地说，遮断与列逻辑控制电路24-1的电路连接，执行与列逻辑控制电路24-2的电路连接。
同样，当行逻辑控制电路25-1存在不良而无法正常动作时，使用行逻辑控制电路25-2代替行逻辑控制电路25-1。具体地说，遮断与行逻辑控制电路25-1的电路连接，执行与行逻辑控制电路25-2的电路连接。
另外，例如当高电压产生电路26-1存在不良而无法正常动作时，使用高电压产生电路26-2代替高电压产生电路26-1。具体地说，遮断与高电压产生电路26-1的电路连接，执行与高电压产生电路26-2的电路连接。由此，例如当高电压产生电路26-1处于运转状态时，高电压产生电路26-2处于非运转状态；当高电压产生电路26-2处于运转状态时，高电压产生电路26-1处于非运转状态。
同样，当低电压产生电路27-1存在不良而无法正常动作时，使用低电压产生电路27-2代替低电压产生电路27-1。具体地说，遮断与低电压产生电路27-1的电路连接，执行与低电压产生电路27-2的电路连接。
以下，依次对从外围电路17A或17B向冗余电路18A的切换动作进行说明。
在存储单元阵列11A内，通常存在存储着动作所需要的设定信息的存储区域。例如此处，将该存储区域设为区块(以下，记为ROM(Read Only Memory，只读存储器)区块)BLK0。在向半导体存储装置10通入电源时，从ROM区块BLK0读取设定信息，并基于该设定信息进行半导体存储装置10中的各种设定。
预先在ROM区块BLK0中存储切换信息，该切换信息表示在外围电路17A或17B存在不良而无法正常动作的情况下，将不良的外围电路切换成冗余电路18A。
在向半导体存储装置10通入电源时，定序器29从ROM区块BLK0读取切换信息，并基于该切换信息，将不良的外围电路17A或17B切换成冗余电路18A。
例如，预先在ROM区块BLK0中存储切换信息，该切换信息表示在高电压产生电路26-1存在不良而无法正常动作的情况下，将高电压产生电路26-1切换成冗余电路18A内的高电压产生电路26-2。
在向半导体存储装置10通入电源时，定序器29从ROM区块BLK0读取切换信息。随后，定序器29基于该切换信息，将高电压产生电路26-1切换成高电压产生电路26-2。
如上所述，从外围电路17A或17B向冗余电路18A的切换是基于存储单元阵列11A内的存储区域、例如ROM区块BLK0中存储的信息而执行。
1.3第1实施方式的效果
根据第1实施方式，能够提高半导体存储装置中的动作的可靠性。
以下，对第1实施方式的效果进行详细叙述。
例如，于在同一个半导体衬底上设置着多个存储单元及其外围电路的半导体存储装置中，如果针对外围电路设置其冗余电路，则会导致面积增大，从而成本增加。因此，多存在难以设置冗余电路的情况。因此，如果外围电路存在不良，则该半导体存储装置有时会成为不良品。
在第1实施方式中，半导体存储装置具备：存储单元晶体管MT，设置在半导体衬底的上方；第1电压产生电路，设置在半导体衬底与存储单元晶体管MT之间，且产生向存储单元晶体管MT供给的第1电压；及第2电压产生电路，设置在半导体衬底与存储单元晶体管MT之间，产生第1电压，且具有与第1电压产生电路相同的构成。第1电压产生电路例如是作为外围电路17A或17B的列逻辑控制电路24-1、行逻辑控制电路25-1、高电压产生电路26-1、及低电压产生电路27-1。第2电压产生电路例如是作为冗余电路18A的列逻辑控制电路24-2、行逻辑控制电路25-2、高电压产生电路26-2、及低电压产生电路27-2。并且，在第1电压产生电路存在不良的情况下，将第1电压产生电路切换成第2电压产生电路，从而使用第2电压产生电路。
由此，不良的第1电压产生电路可由作为冗余电路的第2电压产生电路进行救助。结果为能够提高半导体存储装置中的动作的可靠性，进而能够提高半导体存储装置的良率。
另外，在第1实施方式中，半导体存储装置还具备：字线WL，电连接于存储单元晶体管MT的栅极；位线BL，电连接于存储单元晶体管MT的一端；行逻辑控制电路25-1，设置在半导体衬底与存储单元晶体管MT之间，并基于行地址选择字线WL，控制向所选择的字线WL供给的电压；行逻辑控制电路25-2，设置在半导体衬底与存储单元晶体管MT之间，且具有与行逻辑控制电路25-1等效的电路构成；列逻辑控制电路24-1，设置在半导体衬底与存储单元晶体管MT之间，基于列地址选择位线BL，并控制向所选择的位线BL供给的电压；及列逻辑控制电路24-2，设置在半导体衬底与存储单元晶体管MT之间，且具有与列逻辑控制电路24-1等效的电路构成。并且，在行逻辑控制电路25-1存在不良的情况下，将行逻辑控制电路25-1切换成行逻辑控制电路25-2。在列逻辑控制电路24-1存在不良的情况下，将列逻辑控制电路24-1切换成列逻辑控制电路24-2。
由此，不良的行逻辑控制电路25-1可由作为冗余电路的行逻辑控制电路25-2进行救助。不良的列逻辑控制电路24-1可由作为冗余电路的列逻辑控制电路24-2进行救助。结果为能够提高半导体存储装置中的动作的可靠性，进而能够提高半导体存储装置的良率。
2.第2实施方式
其次，对第2实施方式的半导体存储装置进行说明。第2实施方式中，以在图2所示的半导体存储装置10、或图3所示的半导体存储装置10A中配置着冗余电路的区域、半导体存储装置10或10A的端部区域、及焊垫区域设置光刻用图案(例如对准标记、尺寸精度标记)及监控用测试图案为例进行说明。在第2实施方式中，以半导体存储装置10为例进行说明。另外，在第2实施方式中，主要对其与第1实施方式的不同点进行叙述。
2.1半导体存储装置的构成
首先，使用图9，对第2实施方式的半导体存储装置10中的存储阵列芯片100的电路区块构成进行说明。图9是表示半导体存储装置10中的存储阵列芯片100的电路区块构成的图。
焊垫区域13A与存储单元阵列11B及11D相邻设置。在焊垫区域13A设置光刻用图案75、及监控用测试图案76。
光刻用图案75例如包含用于光掩膜的对准的对准标记、及用来评估图案的尺寸精度的尺寸精度标记(或尺寸测定标记)。监控用测试图案76例如包含TEG(Test ElementGroup)。TEG例如包含特性评估用晶体管等元件。其它构成与图6中所说明的构成相同。
其次，使用图10，对第2实施方式的半导体存储装置10中的外围电路芯片200的电路区块构成进行说明。图10是表示半导体存储装置10中的外围电路芯片200的电路区块构成的图。
在图7所示的第1实施方式的外围电路芯片200中设置着冗余电路18A及18B的区域，设置光刻用图案75、及监控用测试图案76。
如图10所示，当俯视时，在左侧区域中，将光刻用图案75及监控用测试图案76配置于在Y方向上排列的行解码器15A及15C与在Y方向上排列的行解码器15B及15D之间。或者，图案75及测试图案76也可配置在行解码器15A与行解码器15B之间，或配置在行解码器15C与行解码器15D之间。另外，图案75及测试图案76设置在比行解码器15A及15C更靠所述衬底的中央侧。进而，图案75及测试图案76配置在外围电路17A与外围电路17B之间。另外，图案75及测试图案76设置在比外围电路17A及外围电路17B更靠所述衬底的中央侧。
如图10所示，当俯视时，在右侧区域中，将光刻用图案75及监控用测试图案76配置于在Y方向上排列的行解码器15E及15G与在Y方向上排列的行解码器15F及15H之间。或者，图案75及测试图案76也可配置在行解码器15E与行解码器15F之间，或配置在行解码器15G与行解码器15H之间。进而，图案75及测试图案76配置在外围电路17C与外围电路17D之间。
另外，如图10所示，当俯视时，在与感测放大器16A及16C相邻的端部区域设置光刻用图案75及监控用测试图案76。图案75及测试图案76分别配置在行解码器15A与行解码器15B之间、及行解码器15E与行解码器15F之间。
其次，使用图11及图12，对作为光刻用图案75的对准标记、及作为监控用测试图案76的TEG的详情进行说明。
图11是表示半导体存储装置10的外围电路芯片200上设置的对准标记的一例的俯视图。如图11所示，图案75A配置在相当于矩形各边的部分，进而，图案75B隔开间隔地配置在图案75A的外侧。在利用第1光掩膜形成图案75A后利用第2光掩膜形成图案时，以图案75A与图案75B之间隔均等的方式将图案75B对准。
图12是沿着图10中的B-B线的剖视图，且为表示设在外围电路芯片200中的TEG的一例的剖视图。
如图12所示，在半导体衬底50设置源极区域及漏极区域80A及元件分离区域80B。于源极区域80A与漏极区域80A之间的半导体衬底50，在Z方向的正方向上设置栅极绝缘层81，并在栅极绝缘层81设置栅极电极82。构成TEG的nMOS晶体管或pMOS晶体管TR包含源极区域80A、漏极区域80A、半导体衬底50的半导体层、栅极绝缘层81、及栅极电极82。
于源极区域80A与漏极区域80A，分别在Z方向的正方向上设置通孔83，并分别在通孔83设置导电层84。于导电层84，在Z方向的正方向上依次设置通孔85、导电焊垫86。于导电焊垫86，在Z方向的正方向上设置绝缘层87。于绝缘层87，隔着绝缘层在Z方向的正方向上依次设置导电层88及89。另外，导电焊垫86上由绝缘层87覆盖，其并未电连接于上层配线(例如导电层88)或外部端子。
2.2第2实施方式的效果
根据第2实施方式，与所述第1实施方式相同，能够提高半导体存储装置中的动作的可靠性。
以下，对第2实施方式中的效果进行详细叙述。
图13是表示作为比较例的半导体存储装置的制造步骤中的晶圆的1个掩膜内排列的芯片的俯视图。例如，如图13所示，在曝光装置所使用的掩膜201的区域内，排列着多个半导体存储装置(以下记为芯片)10。在多个芯片间，设置用来将芯片逐个切断的切割线202。在切割线202上配置着光刻用图案(例如对准标记及尺寸精度标记)及监控用测试图案。
切割线202的宽度就技术方面来说可缩小，但由于需要用来配置光刻用图案及监控用测试图案的面积，所以切割线202的缩小化存在极限。另外，因为切割线202上的面积受限，所以可配置的光刻用图案及测试图案存在限制。因此，多存在无法配置高性能或可获得的信息量较大的光刻用图案及监控用测试图案的情况。
因此，在第2实施方式中，通过在比切割线202更靠内侧的芯片区域内配置光刻用图案75及监控用测试图案76，能够减小光刻用图案75及监控用测试图案76的配置所需要的切割线202上的面积，从而能够缩小切割线202的宽度。
进而，由于能够缩小切割线202的宽度，因此能够增加每个晶圆中的芯片数量，从而能够降低产品(也就是半导体存储装置)的成本。
另外，通过将比切割线202更靠内侧的芯片区域用作用来配置光刻用图案75及监控用测试图案76的区域，能够配置无法配置在切割线202上的高性能或可获得的信息量较大的光刻用图案及监控用测试图案。
以上，根据第2实施方式，能够提高半导体存储装置中的动作的可靠性。进而，能够增加每个晶圆中的芯片(半导体存储装置)数量，从而能够降低半导体存储装置的成本。
另外，在第2实施方式中，以将如图2所示的存储阵列芯片100与外围电路芯片200贴合而成的半导体存储装置10为例进行了说明，但并不限定于此，对于将如图3所示的形成着外围电路的区域300与区域300上的形成着存储单元的区域400设置在1个半导体衬底30上而成的半导体存储装置10A也可适用。
3.其它变化例等
在所述实施方式中，以将存储阵列芯片100与外围电路芯片200贴合而成的半导体存储装置10、及将形成着外围电路的区域300与区域300上的形成着存储单元的区域400积层在1个半导体衬底30上而成的半导体存储装置10A为例进行了说明，但并不限定于此，对于具有其它构造的半导体装置也可适用。
进而，在所述实施方式中，作为半导体存储装置，以NAND型闪存为例进行了说明，但并不限定于NAND型闪存，可普遍适用于其它半导体存储器，进而可适用于除半导体存储器以外的各种存储装置。
虽然对本发明的若干实施方式进行了说明，但这些实施方式是作为示例而提出，并非意图限定发明的范围。这些实施方式可通过其它各种形态加以实施，且可在不脱离发明主旨的范围内进行各种省略、置换、变更。这些实施方式及其变化包含在发明的范围及主旨中，同样也包含在权利要求书中所记载的发明及其均等的范围内。
[符号的说明]
10、10A 半导体存储装置
11A、11B、11C、11D 存储单元阵列
12A、12B、12C、12D、12E、12F、12G、12H引出区域
13A、13B 焊垫区域
14A、14B、14C、14D 外围电路区域
15A、15B、15C、15D、15E、15F、15G、15H行解码器
16A、16B、16C、16D 感测放大器
17A、17B、17C、17D 外围电路
18A、18B 冗余电路
19 数据寄存器
20 列解码器
21 输入输出电路
22 逻辑控制电路
23 就绪/忙碌电路
24-1、24-2 列逻辑控制电路
25-1、25-2 行逻辑控制电路
26-1、26-2 高电压产生电路
27-1、27-2 低电压产生电路
28 驱动器
29 定序器
30 半导体衬底
31～34 导电层
50 半导体衬底
50A 源极区域或漏极区域
50B 元件分离区域
51 栅极绝缘层
52 栅极电极
75 光刻用图案
76 监控用测试图案
86 导电焊垫
100 存储阵列芯片
200 外围电路芯片
BL、BL0～BLi 位线
BLK、BLK0～BLKm 区块
CM CMOS电路
CP1、CP2 接触插塞
MP 存储器柱
MT、MT0～MT7 存储单元晶体管
SGD、SGD0～SGD3 选择栅极线
SGS 选择栅极线
SL 源极线
ST1、ST2 选择晶体管
SU、SU0～SU3 串单元
WL、WL0～WL7 字线

Claims (10)

1.一种半导体存储装置，具备：
存储单元，设置在衬底的上方；
第1电压产生电路，设置在所述衬底与所述存储单元之间，且产生向所述存储单元供给的第1电压；及
第2电压产生电路，设置在所述衬底与所述存储单元之间，产生所述第1电压，且具有与所述第1电压产生电路等效的电路构成。
2.根据权利要求1所述的半导体存储装置，其中还具备：
字线，电连接于所述存储单元的栅极；
位线，电连接于所述存储单元的一端；
第1行逻辑控制电路，设置在所述衬底与所述存储单元之间，基于行地址选择所述字线，并控制向所选择的字线供给的电压；
第2行逻辑控制电路，设置在所述衬底与所述存储单元之间，且具有与所述第1行逻辑控制电路等效的电路构成；
第1列逻辑控制电路，设置在所述衬底与所述存储单元之间，基于列地址选择所述位线，且控制向所选择的位线供给的电压；及
第2列逻辑控制电路，设置在所述衬底与所述存储单元之间，且具有与所述第1列逻辑控制电路等效的电路构成。
3.根据权利要求1所述的半导体存储装置，其中所述第1及第2电压产生电路包含产生比从外部供给的电源电压更高的高电压的高电压产生电路、或产生比所述电源电压更低的低电压的低电压产生电路中的任一个。
4.根据权利要求1至3中任一项所述的半导体存储装置，其中所述第1及第2电压产生电路设置在第1半导体芯片上，所述存储单元设置在第2半导体芯片上，所述第1及第2半导体芯片具有焊垫，
所述第1半导体芯片的焊垫与所述第2半导体芯片的焊垫贴合。
5.根据权利要求1至3中任一项所述的半导体存储装置，其中所述第1及第2电压产生电路配置在所述衬底的表面区域，所述存储单元配置在所述第1及第2电压产生电路的上方。
6.根据权利要求1至3中任一项所述的半导体存储装置，其中当所述第1电压产生电路处于运转状态时，所述第2电压产生电路处于非运转状态，当所述第2电压产生电路处于运转状态时，所述第1电压产生电路处于非运转状态。
7.根据权利要求6所述的半导体存储装置，其中具备包含所述存储单元的多个存储单元，并基于所述多个存储单元中存储的信息，选择使所述第1电压产生电路或所述第2电压产生电路中的哪一个电路成为运转状态。
8.根据权利要求1所述的半导体存储装置，其中还具备：
多个第1导电层，在第1方向上积层于所述衬底的上方；及
柱，在所述第1方向上贯穿所述多个第1导电层；
所述存储单元设置在所述多个第1导电层中的任一第1导电层与所述柱交叉的部分。
9.一种半导体存储装置，具备：
存储单元，设置在衬底的上方；
第1电路，设置在所述衬底与所述存储单元之间的所述衬底的部分，且向所述存储单元供给电压；
测试图案，设置在比所述第1电路更靠所述衬底的中央侧的位置，且具有焊垫；及
绝缘层，设置在所述焊垫上；
所述焊垫并未电连接于外部端子。
10.根据权利要求9所述的半导体存储装置，其中还具备光刻技术中所使用的对准标记或尺寸测定标记的至少任一个，该标记设置在比所述第1电路更靠所述衬底的中央侧的位置。
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