JP3272741B2 - ダイナミック型半導体記憶装置 - Google Patents
ダイナミック型半導体記憶装置Info
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- JP3272741B2 JP3272741B2 JP09170791A JP9170791A JP3272741B2 JP 3272741 B2 JP3272741 B2 JP 3272741B2 JP 09170791 A JP09170791 A JP 09170791A JP 9170791 A JP9170791 A JP 9170791A JP 3272741 B2 JP3272741 B2 JP 3272741B2
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Description
［発明の目的］
【０００１】
【産業上の利用分野】本発明は、ダイナミック型メモリ
セルを集積した半導体記憶装置（ＤＲＡＭ）に係り、特
に周辺回路部の改良に関する。
セルを集積した半導体記憶装置（ＤＲＡＭ）に係り、特
に周辺回路部の改良に関する。
【０００２】
【従来の技術】ＤＲＡＭは、半導体記憶装置の中で最も
大容量化に適しており、現在０．５μm デザインルール
を用いた１６ＭビットＤＲＡＭがサンプル出荷され、
０．３５〜０．４μm デザインルールを用いた６４Ｍビ
ットＤＲＡＭが試作段階にある。今後更に高集積化が進
むと、２１世紀初頭には、０．１μm デザインルールを
用いた４ＧＭビットＤＲＡＭが出現するものと予想され
る。
大容量化に適しており、現在０．５μm デザインルール
を用いた１６ＭビットＤＲＡＭがサンプル出荷され、
０．３５〜０．４μm デザインルールを用いた６４Ｍビ
ットＤＲＡＭが試作段階にある。今後更に高集積化が進
むと、２１世紀初頭には、０．１μm デザインルールを
用いた４ＧＭビットＤＲＡＭが出現するものと予想され
る。
【０００３】デザインルールが０．１μm 以下になる４
Ｍビットレベル以上のＤＲＡＭでは、ゲート長０．１μ
m 以下のＭＯＳトランジスタが用いられ、そのチャネル
部の不純物数が１０2 のオーダーになる。この結果、統
計的揺らぎのためにしきい値電圧は設定値より大きくず
れ、トランジスタは正常動作しなくなる。コンタクト部
も０．１μm 角以下になると、不純物数の揺らぎによっ
てその抵抗が無限大になる確率が大きくなる。
Ｍビットレベル以上のＤＲＡＭでは、ゲート長０．１μ
m 以下のＭＯＳトランジスタが用いられ、そのチャネル
部の不純物数が１０2 のオーダーになる。この結果、統
計的揺らぎのためにしきい値電圧は設定値より大きくず
れ、トランジスタは正常動作しなくなる。コンタクト部
も０．１μm 角以下になると、不純物数の揺らぎによっ
てその抵抗が無限大になる確率が大きくなる。
【０００４】ＤＲＡＭチップの中でこの様なＭＯＳトラ
ンジスタの歩留まり低下の影響を最も受けるのは、メモ
リセルアレイ部やロウデコーダ，カラムデコーダ，セン
スアンプ等のコア部ではなく、周辺回路部である。その
理由は、メモリセルアレイ部やコア回路部は、同一回路
の繰り返しが多いために、所謂冗長回路技術により僅か
の面積増加で不良部分を正常動作部で置き換えることが
できるのに対し、周辺回路部は本質的にランダムロジッ
クであるためにこれが難しいからである。すなわち周辺
回路部に冗長技術を適用しようとすると、複数セットの
周辺回路部が必要となり、あるセット内に１箇所でもト
ランジスタ不良があるとそのセットは不良として他のセ
ットに置換しなければならないため、大容量化した場合
にはチップ面積の大幅な増加をもたらす。
ンジスタの歩留まり低下の影響を最も受けるのは、メモ
リセルアレイ部やロウデコーダ，カラムデコーダ，セン
スアンプ等のコア部ではなく、周辺回路部である。その
理由は、メモリセルアレイ部やコア回路部は、同一回路
の繰り返しが多いために、所謂冗長回路技術により僅か
の面積増加で不良部分を正常動作部で置き換えることが
できるのに対し、周辺回路部は本質的にランダムロジッ
クであるためにこれが難しいからである。すなわち周辺
回路部に冗長技術を適用しようとすると、複数セットの
周辺回路部が必要となり、あるセット内に１箇所でもト
ランジスタ不良があるとそのセットは不良として他のセ
ットに置換しなければならないため、大容量化した場合
にはチップ面積の大幅な増加をもたらす。
【０００５】図７はその様子を示している。図７は、周
辺回路を複数セット設けた場合に、各世代で周辺回路部
の歩留まりがどの様になるかを示している。横軸は、１
セットの周辺回路の不良率であり、ＤＲＡＭの世代に対
応する。これによると、１６Ｇビットレベルでは、１個
の周辺回路の不良率は４０％にのぼるため、周辺回路が
３ないし４セット以上ないと歩留まり９０％以上を確保
できない。
辺回路を複数セット設けた場合に、各世代で周辺回路部
の歩留まりがどの様になるかを示している。横軸は、１
セットの周辺回路の不良率であり、ＤＲＡＭの世代に対
応する。これによると、１６Ｇビットレベルでは、１個
の周辺回路の不良率は４０％にのぼるため、周辺回路が
３ないし４セット以上ないと歩留まり９０％以上を確保
できない。
【０００６】しかも、周辺回路１セット当りのチップに
対する面積は約８％と大きいため、セット数をこれだけ
増やすことは、２０〜３０％というチップ面積増につな
がる（図５の破線参照）。その結果、周辺回路部の面積
を周辺回路の動作確率で除した値、すなわち周辺回路の
コストに比例する値は、周辺回路の冗長がない場合と比
較して７５％程度にしかならない（図６の破線参照）。
対する面積は約８％と大きいため、セット数をこれだけ
増やすことは、２０〜３０％というチップ面積増につな
がる（図５の破線参照）。その結果、周辺回路部の面積
を周辺回路の動作確率で除した値、すなわち周辺回路の
コストに比例する値は、周辺回路の冗長がない場合と比
較して７５％程度にしかならない（図６の破線参照）。
【０００７】
【発明が解決しようとする課題】以上のように、デザイ
ンルール０．１μm という大容量ＤＲＡＭでは、周辺回
路を構成するＭＯＳトランジスタの歩留まり低下により
周辺回路部の歩留まりが低下し、周辺回路部を複数セッ
ト設けると歩留まりは若干向上するもののチップ面積が
大きく増大する、という問題があった。
ンルール０．１μm という大容量ＤＲＡＭでは、周辺回
路を構成するＭＯＳトランジスタの歩留まり低下により
周辺回路部の歩留まりが低下し、周辺回路部を複数セッ
ト設けると歩留まりは若干向上するもののチップ面積が
大きく増大する、という問題があった。
【０００８】本発明は、チップ面積の大幅な増加をもた
らすことなく周辺回路部の歩留まり向上を図ったＤＲＡ
Ｍを提供することを目的とする。
らすことなく周辺回路部の歩留まり向上を図ったＤＲＡ
Ｍを提供することを目的とする。
【０００９】［発明の構成］
【００１０】
【課題を解決するための手段】本発明に係るＤＲＡＭ
は、周辺回路部が複数セット設けられ、各セットは互い
に他のセット内の対応するブロックで代替可能な複数の
ブロックに分割され、かつ、正常動作するブロックの組
合わせを選択することにより正常動作する周辺回路部が
構成されるようにしたことを特徴としている。
は、周辺回路部が複数セット設けられ、各セットは互い
に他のセット内の対応するブロックで代替可能な複数の
ブロックに分割され、かつ、正常動作するブロックの組
合わせを選択することにより正常動作する周辺回路部が
構成されるようにしたことを特徴としている。
【００１１】
【作用】本発明によれば、１セットの周辺回路が複数の
ブロックに分割されて、ブロック単位で他のセットとの
間で代替可能としている。したがって、１セット内で１
箇所のトランジスタ不良があってもそのセット全体が不
良とされる従来の冗長回路方式に比べて、チップ面積の
大幅な増大をもたらすことなく周辺回路部の歩留まり向
上を図ることができる。
ブロックに分割されて、ブロック単位で他のセットとの
間で代替可能としている。したがって、１セット内で１
箇所のトランジスタ不良があってもそのセット全体が不
良とされる従来の冗長回路方式に比べて、チップ面積の
大幅な増大をもたらすことなく周辺回路部の歩留まり向
上を図ることができる。
【００１２】
【実施例】以下、図面を参照しながら実施例を説明す
る。
る。
【００１３】図１は本発明の一実施例に係るＤＲＡＭチ
ップの全体構成を示す。
ップの全体構成を示す。
【００１４】メモリセルアレイ１は周知のように、１ト
ランジスタ／１キャパシタのダイナミック型メモリセル
がマトリクス配列されて構成されている。メモリセルア
レイ１には、複数本ずつのワード線とビット線が互いに
交差して配設され，メモリセルはワード線により駆動さ
れてビット線との間でデータの授受を行う。ロウデコー
ダ２はワード線選択を行うものであり、外部アドレスを
取り込んでロウデコーダ２の入力信号を発生するのがア
ドレスバッファ３（部分デコーダを含む）である。
ランジスタ／１キャパシタのダイナミック型メモリセル
がマトリクス配列されて構成されている。メモリセルア
レイ１には、複数本ずつのワード線とビット線が互いに
交差して配設され，メモリセルはワード線により駆動さ
れてビット線との間でデータの授受を行う。ロウデコー
ダ２はワード線選択を行うものであり、外部アドレスを
取り込んでロウデコーダ２の入力信号を発生するのがア
ドレスバッファ３（部分デコーダを含む）である。
【００１５】メモリセルアレイ１のビット線端部には読
み出されるデータを増幅するセンスアンプ４が設けら
れ、またビット線のデータを選択的にデータ入出力線に
伝達するためのカラム選択信号を発生するカラムデコー
ダ５が設けられている。データ入出力回路６はデータ入
出力線とデータ入出力ピンの間でデータの授受を行うバ
ッファ回路である。
み出されるデータを増幅するセンスアンプ４が設けら
れ、またビット線のデータを選択的にデータ入出力線に
伝達するためのカラム選択信号を発生するカラムデコー
ダ５が設けられている。データ入出力回路６はデータ入
出力線とデータ入出力ピンの間でデータの授受を行うバ
ッファ回路である。
【００１６】周辺回路部７は、ロウアドレス・ストロー
ブ信号／ＲＡＳ，カラムアドレス・ストローブ信号／Ｃ
ＡＳ，ライト・イネーブル信号／ＷＥ等の外部制御信号
により制御されて、アドレスバッファ３，ロウデコーダ
２，センスアンプ４，カラムデコーダ５およびデータ入
出力回路６を駆動する信号を順次発生するもので、その
基本構成はインバータチェーンによるクロック発生器で
ある。
ブ信号／ＲＡＳ，カラムアドレス・ストローブ信号／Ｃ
ＡＳ，ライト・イネーブル信号／ＷＥ等の外部制御信号
により制御されて、アドレスバッファ３，ロウデコーダ
２，センスアンプ４，カラムデコーダ５およびデータ入
出力回路６を駆動する信号を順次発生するもので、その
基本構成はインバータチェーンによるクロック発生器で
ある。
【００１７】ここで周辺回路部７は、各セットがそれぞ
れ複数ブロックに分割された複数の周辺回路セットによ
り構成されている。
れ複数ブロックに分割された複数の周辺回路セットによ
り構成されている。
【００１８】図２は、複数セットにより構成された周辺
回路部７の具体例を示している。図示の場合周辺回路部
７は、第１の周辺回路セット７1 と第２の周辺回路セッ
ト７2 により構成されている。
回路部７の具体例を示している。図示の場合周辺回路部
７は、第１の周辺回路セット７1 と第２の周辺回路セッ
ト７2 により構成されている。
【００１９】第１の周辺回路セット７1 は、５個のブロ
ックＰ11，Ｐ12，…，Ｐ15に分割されている。最初のブ
ロックＰ11は、／ＲＡＳ入力（φIN) 後、ある遅延をも
ってロウアドレスバッファ駆動信号（φout1) を発生す
る部分である。２番目のブロックＰ12はロウアドレスバ
ッファ３が活性化された後ある遅延をもってロウデコー
ダ駆動信号（φout2) を発生する部分である。３番目の
ブロックＰ13はロウデコーダ２が活性化された後、ある
遅延をもってワード線駆動信号（φout3) を発生する部
分である。４番目のブロックＰ14はワード線駆動信号が
出力された後、ある遅延をもってセンスアンプ４を活性
化する信号（φout4) を発生する部分である。５番目の
ブロックＰ15は、ＲＡＳ系の動作終了信号（φout5) を
発生する部分である。
ックＰ11，Ｐ12，…，Ｐ15に分割されている。最初のブ
ロックＰ11は、／ＲＡＳ入力（φIN) 後、ある遅延をも
ってロウアドレスバッファ駆動信号（φout1) を発生す
る部分である。２番目のブロックＰ12はロウアドレスバ
ッファ３が活性化された後ある遅延をもってロウデコー
ダ駆動信号（φout2) を発生する部分である。３番目の
ブロックＰ13はロウデコーダ２が活性化された後、ある
遅延をもってワード線駆動信号（φout3) を発生する部
分である。４番目のブロックＰ14はワード線駆動信号が
出力された後、ある遅延をもってセンスアンプ４を活性
化する信号（φout4) を発生する部分である。５番目の
ブロックＰ15は、ＲＡＳ系の動作終了信号（φout5) を
発生する部分である。
【００２０】第２の周辺回路７2 は、同様に５個のブロ
ックＰ21，Ｐ22，…，Ｐ25に分割されている。
ックＰ21，Ｐ22，…，Ｐ25に分割されている。
【００２１】以上に示したブロックＰijのｉはセット番
号，ｊはブロック番号であって、第１，第２の周辺回路
セット７1 ，７2 の間で、ブロック番号ｊが同じもの
は、同じ機能を有し、セット間で代替できるものであ
る。
号，ｊはブロック番号であって、第１，第２の周辺回路
セット７1 ，７2 の間で、ブロック番号ｊが同じもの
は、同じ機能を有し、セット間で代替できるものであ
る。
【００２２】第１，第２の周辺回路セット７1 ，７2 内
の各ブロックＰijの良否をあらかじめテストするため
に、テスト回路８が設けられている。各ブロックＰijを
個々にテスト回路８に接続するために、スイッチ回路Ｓ
ＷiI，ＳＷiO、およびＳＷＴI，ＳＷＴO が設けられて
いる。
の各ブロックＰijの良否をあらかじめテストするため
に、テスト回路８が設けられている。各ブロックＰijを
個々にテスト回路８に接続するために、スイッチ回路Ｓ
ＷiI，ＳＷiO、およびＳＷＴI，ＳＷＴO が設けられて
いる。
【００２３】第１，第２の周辺回路セット７1 ，７2 の
対応する二つのブロックのうちいずれか一方を選択して
所望の周辺回路を構成できるように、各ブロックＰijの
入出力端子部にそれぞれフューズＳＷijI ，ＳＷijO が
設けられている。フューズＳＷijI ，ＳＷijO は、正常
動作するブロックを各駆動信号φout1〜φout5の出力端
子に接続し、正常動作しないブロックは切り離すよう
に、テスト回路８によるテスト結果に応じて不要な部分
が切断される。これらフューズＳＷijI，ＳＷijO は、
現実のフューズではなく、テスト回路８がその機能をも
っていてもよい。
対応する二つのブロックのうちいずれか一方を選択して
所望の周辺回路を構成できるように、各ブロックＰijの
入出力端子部にそれぞれフューズＳＷijI ，ＳＷijO が
設けられている。フューズＳＷijI ，ＳＷijO は、正常
動作するブロックを各駆動信号φout1〜φout5の出力端
子に接続し、正常動作しないブロックは切り離すよう
に、テスト回路８によるテスト結果に応じて不要な部分
が切断される。これらフューズＳＷijI，ＳＷijO は、
現実のフューズではなく、テスト回路８がその機能をも
っていてもよい。
【００２４】具体的に例えば、ブロックＰ12，Ｐ15，Ｐ
24が正常動作しない場合には、φIN−Ｐ11−φout1−Ｐ
22−φout2−Ｐ13−φout3−Ｐ14−φout4−Ｐ25−φou
t5という接続によって正常動作する周辺回路が構成され
る。これにより周辺回路部から発生されるクロックのタ
イミングは、図４のようになる。
24が正常動作しない場合には、φIN−Ｐ11−φout1−Ｐ
22−φout2−Ｐ13−φout3−Ｐ14−φout4−Ｐ25−φou
t5という接続によって正常動作する周辺回路が構成され
る。これにより周辺回路部から発生されるクロックのタ
イミングは、図４のようになる。
【００２５】この実施例の場合、各ブロックＰijはそれ
自身増幅機能を有するディメンジョンに設計されてお
り、セット数が１個増えると、ＤＲＡＭチップ面積が約
９％増える。
自身増幅機能を有するディメンジョンに設計されてお
り、セット数が１個増えると、ＤＲＡＭチップ面積が約
９％増える。
【００２６】この実施例による周辺回路セット数と、チ
ップ面積増加および周辺回路部の動作確率との関係を図
５に示し、同じく周辺回路セット数と周辺回路部のコス
トの関係を図６に示す。これらの図で従来の冗長回路方
式により周辺回路セットを設けた場合を破線で示してあ
る。図５から明らかなように、この実施例によれば周辺
回路セット数が従来と同じでも周辺回路部の動作確率す
なわち歩留まりは大幅に向上する。
ップ面積増加および周辺回路部の動作確率との関係を図
５に示し、同じく周辺回路セット数と周辺回路部のコス
トの関係を図６に示す。これらの図で従来の冗長回路方
式により周辺回路セットを設けた場合を破線で示してあ
る。図５から明らかなように、この実施例によれば周辺
回路セット数が従来と同じでも周辺回路部の動作確率す
なわち歩留まりは大幅に向上する。
【００２７】また、図６から明らかなようにこの実施例
では、周辺回路が２セットの時、コストに比例する値が
最小（その値は６８）となり、その時の周辺回路部のト
ータルの面積は、ＤＲＡＭチップ全体の面積の９［％］
×２＝１８［％］となる。これに対して従来例では、３
セットで最小（その値は７５）となり、その時の周辺回
路部のトータルの面積は、８［％］×３＝２４［％］と
なるから、この実施例では従来と比較して６％小さいチ
ップ面積で７％安いコストが実現できる。
では、周辺回路が２セットの時、コストに比例する値が
最小（その値は６８）となり、その時の周辺回路部のト
ータルの面積は、ＤＲＡＭチップ全体の面積の９［％］
×２＝１８［％］となる。これに対して従来例では、３
セットで最小（その値は７５）となり、その時の周辺回
路部のトータルの面積は、８［％］×３＝２４［％］と
なるから、この実施例では従来と比較して６％小さいチ
ップ面積で７％安いコストが実現できる。
【００２８】図３は、本発明の第２の実施例の周辺回路
部の構成である。図２の実施例と対応する部分には図２
と同一符号を付して詳細な説明は省略する。この実施例
の場合、周辺回路部は３個のセット７1 ，７2 および７
3により構成されている。各周辺回路セットが５個のブ
ロックＰijにより構成される事は先の実施例と同様であ
るが、この実施例では各ブロックＰijはそれ自身は増幅
機能を持つディメンジョンにはなく、２個のブロックを
並列に接続して初めて動作が可能になる。したがって予
めテスト回路８により各ブロックＰijの良否をチェック
して、対応する３個のブロックのうち正常動作する２個
のブロックを用いて、周辺回路を構成する。
部の構成である。図２の実施例と対応する部分には図２
と同一符号を付して詳細な説明は省略する。この実施例
の場合、周辺回路部は３個のセット７1 ，７2 および７
3により構成されている。各周辺回路セットが５個のブ
ロックＰijにより構成される事は先の実施例と同様であ
るが、この実施例では各ブロックＰijはそれ自身は増幅
機能を持つディメンジョンにはなく、２個のブロックを
並列に接続して初めて動作が可能になる。したがって予
めテスト回路８により各ブロックＰijの良否をチェック
して、対応する３個のブロックのうち正常動作する２個
のブロックを用いて、周辺回路を構成する。
【００２９】例えば、ブロックＰ12，Ｐ24，Ｐ15が正常
動作しない場合、この実施例では次のような接続を行
う。かっこ内が並列接続されるブロックを示している。
動作しない場合、この実施例では次のような接続を行
う。かっこ内が並列接続されるブロックを示している。
【００３０】φIN−（Ｐ11／Ｐ21）−φout1−（Ｐ22／
Ｐ32）−φout2−（Ｐ13／Ｐ23）−φout3−（Ｐ14／Ｐ
34）−φout4−（Ｐ25／Ｐ35）−φout5 この実施例によっても、先の実施例とほぼ同様の効果が
得られる。
Ｐ32）−φout2−（Ｐ13／Ｐ23）−φout3−（Ｐ14／Ｐ
34）−φout4−（Ｐ25／Ｐ35）−φout5 この実施例によっても、先の実施例とほぼ同様の効果が
得られる。
【００３１】
【発明の効果】以上述べたように本発明によれば、周辺
回路セットをブロック分割してブロック単位で良否を判
断してそれらの組み合わせにより最終的な周辺回路を構
成するから、周辺回路セットの数が従来と同じでも、周
辺回路部の歩留まりを従来より大幅に向上させたＤＲＡ
Ｍを得ることができる。
回路セットをブロック分割してブロック単位で良否を判
断してそれらの組み合わせにより最終的な周辺回路を構
成するから、周辺回路セットの数が従来と同じでも、周
辺回路部の歩留まりを従来より大幅に向上させたＤＲＡ
Ｍを得ることができる。
【図１】本発明のＤＲＡＭの概略構成を示す図。
【図２】第１の実施例の周辺回路部の構成を示す図。
【図３】第２の実施例の周辺回路部の構成を示す図。
【図４】周辺回路部により得られる出力クロックのタイ
ミングを示す図。
ミングを示す図。
【図５】第１の実施例によるセット数とチップ面積およ
び周辺回路動作確率の関係を示す図。
び周辺回路動作確率の関係を示す図。
【図６】第１の実施例によるセット数と周辺回路部コス
トの関係を示す図。
トの関係を示す図。
【図７】従来の冗長回路技術を用いたＤＲＡＭの周辺回
路の歩留まりを示す図。
路の歩留まりを示す図。
１…メモリセルアレイ、 ２…ロウデコーダ、 ３…アドレスバッファ、 ４…センスアンプ、 ５…カラムデコーダ、 ６…入出力回路、 ７…周辺回路部、 ７1 ，７2 ，７3 …周辺回路セット、 ８…テスト回路、 Ｐij…ブロック。 ＳＷijI ，ＳＷijO …フューズ、 ＳＷiI，ＳＷiO，ＳＷＴI ，ＳＷＴo …スイッチ。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/401 G11C 29/00 H01L 21/82 H01L 21/8242 H01L 27/108
Claims (3)
- 【請求項１】ワード線とビット線が互いに交差して配設
され，ワード線により駆動されてビット線との間でデー
タの授受を行うダイナミック型メモリセルがマトリクス
配列されたメモリセルアレイと、前記ワード線を選択す
るロウデコーダと、前記ロウデコーダの入力信号を発生
するアドレスバッファと、前記ビット線に読み出される
データを増幅するセンスアンプと、前記ビット線のデー
タを選択的にデータ入出力線に伝達するためのカラム選
択信号を発生するカラムデコーダと、前記データ入出力
線とデータ入出力ピンの間でデータの授受を行うデータ
入出力回路と、外部制御信号により制御されて前記アド
レスバッファ，ロウデコーダ，センスアンプ，カラムデ
コーダおよびデータ入出力回路を活性化する信号を順次
発生する周辺回路部とを備え、前記周辺回路部は複数セ
ット設けられ、各セットは互いに他のセット内の対応す
るブロックで代替可能な複数のブロックに分割され、か
つ、正常動作するブロックの組合わせを選択することに
より正常動作する周辺回路部が構成される、ことを特徴
とするダイナミック型半導体記憶装置。 - 【請求項２】前記周辺回路部は、インバータチェーンに
より構成されて、／ＲＡＳ入力によりロウアドレスバッ
ファ駆動信号を発生するブロック、このブロックの出力
を受けてロウデコーダ駆動信号を発生するブロック、こ
のブロックの出力を受けてワード線駆動信号を発生する
ブロック、このブロックの出力を受けてセンスアンプ活
性化信号を発生するブロックおよびこのブロックの出力
を受けてＲＡＳ系動作終了信号を発生するブロックに分
割され、複数セットに跨がって任意のブロックを選択し
て接続するためのフューズが各ブロックの入出力端子に
設けられていることを特徴とする請求項１記載のダイナ
ミック型半導体記憶装置。 - 【請求項３】各ブロックの良否を判定するテスト回路を
有することを特徴とする請求項１記載のダイナミック型
半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09170791A JP3272741B2 (ja) | 1991-03-29 | 1991-03-29 | ダイナミック型半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09170791A JP3272741B2 (ja) | 1991-03-29 | 1991-03-29 | ダイナミック型半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04302895A JPH04302895A (ja) | 1992-10-26 |
| JP3272741B2 true JP3272741B2 (ja) | 2002-04-08 |
Family
ID=14033988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09170791A Expired - Fee Related JP3272741B2 (ja) | 1991-03-29 | 1991-03-29 | ダイナミック型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3272741B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021048230A (ja) * | 2019-09-18 | 2021-03-25 | キオクシア株式会社 | 半導体記憶装置 |
-
1991
- 1991-03-29 JP JP09170791A patent/JP3272741B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04302895A (ja) | 1992-10-26 |
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