JPH04368700A - 半導体メモリ装置 - Google Patents

半導体メモリ装置

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JPH04368700A
JPH04368700A JP3271127A JP27112791A JPH04368700A JP H04368700 A JPH04368700 A JP H04368700A JP 3271127 A JP3271127 A JP 3271127A JP 27112791 A JP27112791 A JP 27112791A JP H04368700 A JPH04368700 A JP H04368700A
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memory cell
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gate
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JP3271127A
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Inventor
Jeon-Hyoung Lee
李　全衡
Boo-Yung Huh
富寧 許
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Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
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Publication date
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    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H11/00—Networks using active elements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03G—CONTROL OF AMPLIFICATION
    • H03G3/00—Gain control in amplifiers or frequency changers
    • H03G3/20—Automatic control
    • H03G3/30—Automatic control in amplifiers having semiconductor devices
    • H03G3/3005—Automatic control in amplifiers having semiconductor devices in amplifiers suitable for low-frequencies, e.g. audio amplifiers
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
    • G05F1/561—Voltage to current converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H11/00—Networks using active elements
    • H03H11/02—Multiple-port networks
    • H03H11/04—Frequency selective two-port networks
    • H03H11/12—Frequency selective two-port networks using amplifiers with feedback
    • H03H11/1217—Frequency selective two-port networks using amplifiers with feedback using a plurality of operational amplifiers

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  • Networks Using Active Elements (AREA)
  • Amplifiers (AREA)
  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体メモリ装置に係
り、特に半導体メモリ装置の不良であるメモリセルを冗
長セル（ｒｅｄｕｎｄａｎｔ　ｃｅｌｌ）に代替する回
路に関する。
【０００２】
【従来の技術】一般に、半導体メモリ装置は、行と列に
従って配列された多数のメモリセルを有しており、この
ようなメモリセルはメモリ容量が増えることにつれさら
に多くのメモリセルが前記半導体メモリ装置に内蔵され
る。前述のようにメモリ容量が増えるにつれ半導体メモ
リ装置に内蔵されたメモリセルのうち欠陥を有するメモ
リセルが生ずる確率は増大され、いずれか一つのメモリ
セルに欠陥があったとしてもその半導体メモリ装置チッ
プは使用できなくなる。このような状況が起これば、一
工程で製造された半導体メモリ装置の収率はメモリ容量
が大きくなるにつれ低下されていくのは当然のことであ
ろう。
【０００３】従って、欠陥のあるメモリセルが存するに
もかかわらずその半導体メモリ装置を作動できるように
することにより収率が上げる方法としては、標準メモリ
セルアレイの行と列に冗長メモリセルアレイのアレイを
配置する方法がある。
【０００４】すなわち、このような装置において、欠陥
のあるセルアレイを冗長メモリセルアレイの列又は行セ
ルアレイと代置させることにより収率を向上させ得る。
【０００５】冗長技法は、同一チップ上でノーマルメモ
リセルアレイと隣接して連結されたところに代替される
冗長メモリセルを設置し、ノーマルメモリセルアレイで
欠陥のあるセルの行（又は列）をこれに該当する金属又
はポリシリコンヒューズを溶断して欠陥のあるセルのア
ドレスが選択される時ノーマルの行（又は列）のディコ
ーダの動作を遮断し、代替された冗長セルの行（又は列
）を選択させる。
【０００６】一般にＤＲＡＭ等半導体メモリセル構成は
入出力線、メモリセルアレイの配置及び構成方式により
２つの互いに異なるデータトポロジー（ｄａｔａ　ｔｏ
ｐｏｌｏｇｙ）　状態を有する。すなわち、メモリセル
アレイの半分はリード，ライトされる外部データ状態と
等しく、残り半分は補数（ｃｏｍｐｌｅｍｅｎｔ）デー
タ状態になる。
【０００７】同様に、冗長メモリセルはノーマルメモリ
セルアレイ周辺でノーマルメモリセルアレイ一部として
構成，配置されているので、それぞれの冗長メモリセル
の行（又は列）のデータトポロジー状態は前記二つのデ
ータトポロジー状態のうち一つに固定されている。欠陥
のあるノーマルメモリセルアレイと冗長メモリセルアレ
イが補修（ｒｅｐａｉｒ）により代替される時は１つ，
２つ，４つ又は８つの行又は列が同時に代替され、この
ようなブロックが１つ又は２つ以上の冗長メモリセルア
レイを形成している時、欠陥のあるノーマルメモリセル
アレイと代替される冗長メモリセルアレイがランダムに
代替され、本来のデータ状態と代替された冗長セルのデ
ータ状態は変わることもある。
【０００８】また、データ状態を一致させるために補修
されるセルアドレスにより代替させ得る冗長メモリセル
を固定させれば、冗長セルの効率性を減少させる。そし
て、データ状態に拘らず冗長メモリセルを使用すれば代
替されたノーマルメモリセルとデータ状態が変わる。
【０００９】
【発明が解決しようとする課題】従って、本発明の目的
は半導体メモリ装置の収率を向上させるための回路を提
供することである。
【００１０】本発明の他の目的は半導体メモリ装置にお
いて、冗長メモリセルの効率を減少させないながらも、
代替された冗長メモリセルのデータ状態がノーマルメモ
リセルのデータ状態と一致するようにする回路を提供す
る。
【００１１】
【課題を解決するための手段】前述した目的を達成する
ために本発明の半導体メモリ装置は、第１データ状態と
第２データ状態を有する複数個のノーマルメモリセルア
レイと、前記第１データ状態と前記第２データ状態を有
する前記ノーマルメモリセルアレイを代替するための複
数個の冗長メモリセルアレイと、前記メモリセルアレイ
に／から入力／出力データを伝送するための複数個の入
出力線と、前記メモリセルアレイに／から相補的な入力
／出力データを伝送するための複数個の相補的な入出力
線と、前記第１データ状態を有する不良であるノーマル
メモリセルアレイを前記第１データ状態を有する冗長メ
モリセルアレイに代替するための複数個の第１制御信号
と、前記第２データ状態を有する不良であるノーマルメ
モリセルアレイを前記第２データ状態を有する冗長メモ
リセルアレイに代替するための複数個の第２制御信号と
を具備した半導体メモリ装置において、前記第１データ
状態を有する不良であるノーマルメモリセルアレイを前
記第２データ状態を有する冗長メモリセルアレイに代替
したり、前記第２状態を有する不良であるノーマルメモ
リセルアレイを前記第１データ状態を有する冗長メモリ
セルアレイに代替する場合、前記相補的な入出力データ
を前記複数個の入出力線に伝送し、前記入出力データを
前記相補的な入出力線に伝送するための制御回路を更に
具備したことを特徴とする。
【００１２】
【作用】本発明は、不良であるノーマルメモリセルのデ
ータ状態が代替された冗長メモリセルのデータ状態とこ
となる時さえも、冗長メモリセルに／から読まれたり書
かれるデータを不良であるノーマルメモリセルに／から
読まれたり書かれるデータと等しくすることにより収率
を向上させ得る。
【００１３】
【実施例】以下、添付した図面を参照して本発明の半導
体メモリ装置の冗長を説明する前に従来の半導体メモリ
装置の冗長を説明すれば次の通りである。
【００１４】図１は従来の半導体メモリ装置の冗長回路
を示したもので、データの状態が相補的なノーマルメモ
リセルＣ１　とノーマルメモリセルＣ２　を交代に配列
し、また不良であるノーマルメモリセルＣ１　と不良で
あるノーマルメモリセルＣ２　をそれぞれ代替するため
の冗長メモリセルＲ１　と冗長メモリセルＲ２　が配列
されている。 そして、各メモリセルは行アドレスディコーダにより選
択されるワードラインと列アドレスディコーダにより選
択されるビットラインに束縛されている。また、各ビッ
トラインはコラムディコーダ（Ｃｏｌｕｍｎ　Ｄｅｃｏ
ｄｅｒ）により駆動されるＮＭＯＳよりなった入出力ゲ
ート（Ｉ／Ｏ　ｇａｔｅ）を通じて各入出力線（Ｉ／Ｏ
　ｌｉｎｅ）に連結されている。冗長メモリセルＲ１　
又は冗長メモリセルＲ２　は、不良であるノーマルメモ
リセルＣ１　又は不良であるノーマルメモリセルＣ２　
のアドレスが入力されれば冗長メモリセルＲ１　又は冗
長メモリセルＲ２　に代替するために冗長メモリセルＲ
１　の入出力ゲートに冗長イネーブルクロックＲＥＮ１
　が印加され、冗長メモリセルＲ２　が印加される。ノ
ーマルメモリセルＣ１　とノーマルメモリセルＣ２にい
ずれの欠陥もなければ冗長メモリセルＲ１　と冗長メモ
リセルＲ２　は使用されない。そして、ノーマルメモリ
セルＣ１　に欠陥が生ずると、冗長メモリセルＲ１　に
代替し、ノーマルメモリセルＣ２　に欠陥が生ずると冗
長メモリセルＲ２　に代替する。２つ以上のノーマルメ
モリセルＣ１　（又は２つ以上のノーマルメモリセルＣ
２　）に欠陥が生ずれば、１つのノーマルメモリセルＣ
１　（又は１つのノーマルメモリセルＣ２　）は冗長メ
モリセルＲ１（又は冗長メモリセルＲ２　）により代替
することができる。
【００１５】ところが他の１つのノーマルメモリセルＣ
１　（又はノーマルメモリセルＣ２　）は、冗長メモリ
セルＲ２　（又は冗長メモリセルＲ１　）に代替すべき
である。 この際、ノーマルメモリセルＣ１　（又はノーマルメモ
リセルＣ２　）と冗長メモリセルＲ２　（又は冗長メモ
リセルＲ１　）のデータ状態が反転される。従って、代
替された冗長メモリセルＲ２　（又は代替された冗長メ
モリセルＲ１　）のデータ状態が反転される。従って、
代替された冗長メモリセルＲ２　（又は代替された冗長
メモリセルＲ１　）に／から書かれたり読まれるデータ
は反転された入／出データと等しくなる。
【００１６】図２は、本発明の半導体メモリ装置の冗長
を示したものである。図１に示した半導体メモリ装置と
異なり、冗長メモリセルＲ１　と冗長メモリセルＲ２　
の入出力ゲートを制御する冗長イネーブルクロックとＲ
ＥＮ１　と冗長イネーブルクロックＲＥＮ２　の外、冗
長メモリセルＲ１　と冗長メモリセルＲ２　のデータ状
態を必要に応じて変えるための回路１０を更に具備して
いる。
【００１７】データ状態を必要に応じて変えるための回
路１０は次の通り構成される。
【００１８】ノーマルメモリセルＣ１　又はノーマルメ
モリセルＣ２　のデータ状態を決定する列のアドレス入
力信号（Ｃｏｌｕｍｎ　Ａｄｄｒｅｓｓ　ｉｎｐｕｔ：
ＣＡｉ）を用いて冗長セルに代替される前のノーマルメ
モリセル（Ｃ１　又はＣ２　）のデータ状態が分かる。 従って、この列のアドレス入力信号ＣＡｉを用いて冗長
メモリセルＲ１　又はＲ２　のデータ状態が同一である
か異なるかが判断できる。ノーマルメモリセルの場合、
列アドレス入力信号ＣＡｉがロー状態の時、ノーマルメ
モリセルＣ１　のデータ状態が選択され、列アドレス入
力信号ＣＡｉがハイの状態の時はノーマルメモリセルＣ
２　のデータ状態が選択される。
【００１９】冗長イネーブル信号ＲＥＮ１　２０がハイ
状態になり冗長メモリセルＲ１　に代替されたとき、列
アドレス入力信号　　反転ＣＡｉがハイ状態であれば、
ノーマルメモリセルＣ１　と冗長メモリセルＲ１　のデ
ータ状態は等しく、列アドレス入力信号　　反転ＣＡｉ
　　がロー状態であれば変わる。冗長メモリセルＲ２　
に代替され冗長イネーブル信号ＲＥＮ２　３０がハイ状
態になった時にも、列アドレス入力信号ＣＡｉに対して
等しい理論が成立する。
【００２０】ＡＮＤゲート４０（又はＡＮＤゲート５０
）は、冗長イネーブル信号ＲＥＮ１　（又は冗長イネー
ブル信号ＲＥＮ２　）と、列アドレス入力信号　　反転
ＣＡｉ（又は列アドレス入力信号ＣＡｉ）がハイ状態で
あればノーマルメモリセルＣ１　と冗長メモリセルのデ
ータ状態がかわっており、出力がロー状態であればデー
タ状態が同一であることが判断できる。従って、冗長イ
ネーブル信号ＲＥＮ１　（又は冗長イネーブル信号ＲＥ
Ｎ２　）と、列アドレス入力信号　　反転ＣＡｉ（又は
列アドレス入力信号ＣＡｉ）のＡＮＤゲート出力を用い
てリードとライトされるデータ入力と出力状態が調整で
きる。リード動作を行う時は、ＡＮＤゲート４０（又は
ＡＮＤゲート５０）の出力はデータ出力を制御する回路
６０（Ｒｅｄｕｎｄａｎｃｙ　ＲｅａｄＤａｔａ　Ｃｏ
ｎｔｒｏｌ；ＲＲＤＣ）（または７０）に入出力センス
増幅器出力端子１００（又は１１０）に連結し、ライト
動作を行う時はＡＮＤゲート４０（又はＡＮＤゲート５
０）の出力はデータ入力をドライブするデータ入力ドラ
イバ１００（又は１１０）の入力端子にデータ入力を制
御する回路８０（Ｒｅｄｕｎｄａｎｃｙ　Ｗｒｉｔｅ　
ＤａｔａＣｏｎｔｒｏｌ；ＲＷＤＣ）（または９０）を
連結する。こうして、リード又はライトされる冗長メモ
リセルのデータをノーマルメモリセルのデータと等しく
制御できる。
【００２１】図３Ａは図２のデータ状態を必要に応じて
変えるための回路１０の一実施例を示したものである。
【００２２】図３Ａにおいて、冗長イネーブルクロック
ＲＥＮ１　（又は冗長イネーブルクロックＲＥＮ２　）
がハイ状態であり、列アドレス入力信号　　反転ＣＡｉ
（又は列アドレス入力信号ＣＡｉ）がハイ状態であれば
、ＣＭＯＳ伝送ゲート１２０がターンオンされデータ入
力端子Ｄｉｎ，反転Ｄｉｎからの信号をデータ入力端子
Ｄｉｎ’，反転Ｄｉｎ’にそれぞれ伝達し、データ出力
端子Ｄｏｕｔ，反転Ｄｏｕｔからの信号をデータ出力端
子Ｄｏｕｔ’，反転Ｄｏｕｔ’にそれぞれ伝達する。そ
して、冗長イネーブルクロックＲＥＮ１（又は冗長イネ
ーブルクロックＲＥＮ２　）がハイ状態であり、列アド
レス入力信号　　反転ＣＡｉ　　又は列アドレス入力信
号ＣＡｉ）がロー状態であれば、ＣＭＯＳ伝送ゲート１
３０がターンオンされデータ入力端子Ｄｉｎ，反転Ｄｉ
ｎ　　からの信号をデータ出力端子Ｄｉｎ’，反転Ｄｉ
ｎ’に変えて伝達し、データ出力端子Ｄｏｕｔ，反転Ｄ
ｏｕｔからの信号をデータ出力端子Ｄｏｕｔ’，反転Ｄ
ｏｕｔ’に変えて伝達する。
【００２３】図３Ｂは図２のデータ状態を必要に応じて
変えるための回路１０の他の実施例を示したものである
。
【００２４】図３Ｂにおいて、冗長イネーブルクロック
ＲＥＮ１　（又は冗長イネーブルクロックＲＥＮ２　）
がハイ状態であり、列アドレス入力信号　　反転ＣＡｉ
（又は列アドレス入力信号ＣＡｉ）がハイ状態であれば
、ＸＮＯＲゲート１４０はデータ入力端子Ｄｉｎ，反転
Ｄｉｎとデータ出力端子Ｄｏｕｔ，反転Ｄｏｕｔからの
信号をそれぞれデータ入力端子Ｄｉｎ’，反転Ｄｉｎ’
とデータ出力端子Ｄｏｕｔ’，反転Ｄｏｕｔ’にそのま
ま出力する。そして、冗長イネーブルクロックＲＥＮ１
　（又は冗長イネーブルクロックＲＥＮ２　）がハイ状
態であり、列アドレス入力信号　　反転ＣＡｉ（又は列
アドレス入力信号ＣＡｉ）がロー状態であれば、ＸＮＯ
Ｒゲート１４０はデータ入力端子Ｄｉｎ，反転Ｄｉｎか
らの信号をデータ入力端子Ｄｉｎ’，反転Ｄｉｎ’に変
えて伝達し、とデータ出力端子Ｄｏｕｔ，反転Ｄｏｕｔ
からの信号をデータ出力端子Ｄｏｕｔ’，反転Ｄｏｕｔ
に変えて伝達する。
【００２５】すなわち、図３Ａと図３Ｂの回路は入力デ
ータに応じて同一な出力を示す。しかし、図３Ａの回路
構成は時間遅延が最小化できるＣＭＯＳ伝送ゲートを使
用し、図３Ｂの回路より構成が簡単でありチップサイズ
が縮められる利点がある。
【００２６】図４は複数個のセルアレイブロック分けて
いる場合、冗長セルのデータ関連セル構成状態が共通さ
れる冗長メモリを駆動するための冗長イネーブルクロッ
クＲＥＮ１　，ＲＥＮ３　，ＲＥＮ５　，ＲＥＮ７　を
論理和するＯＲゲート１５０と、冗長イネーブルクロッ
クＲＥＮ２　，ＲＥＮ４　，ＲＥＮ６　，ＲＥＮ８　を
論理和するＯＲゲート１５０の出力を図２のＡＮＤゲー
ト４０入力端子に連結して構成したことを示している。
【００２７】セルのデータ構成状態が等しい冗長イネー
ブルクロクＲＥＮ１，ＲＥＮ３　，ＲＥＮ５　，ＲＥＮ
７　のうち１つのみハイ状態になってもＯＲゲート１５
０出力がハイ状態になり、その時の列アドレス入力ＣＡ
ｉによりリード又はライトされるデータを制御し得る。
【００２８】
【発明の効果】以上述べたように、本発明の半導体メモ
リ装置は不良であるノーマルメメモリセルのデータ状態
が代替された冗長メモリセルのデータ状態と異なる時さ
えも、冗長メモリセルに／から読まれたり書かれるデー
タを不良であるノーマルメモリセルに／から読まれたり
書かれるデータと等しくすることにより収率を向上させ
ることができる。
【図面の簡単な説明】
【図１】　　従来の半導体メモリ装置の不良であるメモ
リセルを冗長セルに代替するための回路構成を示したも
のである。
【図２】　　本発明による半導体メモリ装置の一実施例
の不良であるメモリセルを冗長セルに代替するための回
路構成を示したものである。
【図３】　　Ａは図２の冗長セルへのリード／ライト時
データコントロール回路の一実施例を示したものである
。 Ｂは図２の冗長セルへのリード／ライト時データコント
ロール回路の一実施例を示したものである。
【図４】　　本発明による他の実施例の複数個のセルア
レイブロックに分けている半導体メモリ装置の不良であ
るメモリセルを冗長セルに代替するための回路構成を示
したものである。
【符号の説明】

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】　　第１データ状態と第２データ状態を有
    する複数個のノーマルメモリセルアレイと、前記第１デ
    ータ状態と前記第２データ状態を有し、前記ノーマルメ
    モリセルアレイを代替するための複数個の冗長メモリセ
    ルアレイと、前記メモリセルアレイに／から入力／出力
    データを伝送するための複数個の入出力線と、前記メモ
    リセルアレイに／から相補的な入力／出力データを伝送
    するための複数個の相補的な入出力線と、前記第１デー
    タ状態を有する不良であるノーマルメモリセルアレイを
    前記第１データ状態を有する冗長メモリセルアレイに代
    替するための複数個の第１制御信号と、前記第２データ
    状態を有する不良であるノーマルメモリセルアレイを前
    記第２データ状態を有する冗長メモリセルアレイに代替
    するための複数個の第２制御信号とを具備した半導体メ
    モリ装置において、前記第１データ状態を有する不良で
    あるノーマルメモリセルアレイを前記第２データ状態を
    有する冗長メモリセルアレイに代替したり、前記第２状
    態を有する不良であるノーマルメモリセルアレイを前記
    第１データ状態を有する冗長メモリセルアレイに代替す
    る場合、前記相補的な入出力データを前記複数個の入出
    力線に伝送し、前記入出力データを前記相補的な入出力
    線に伝送するための制御回路を更に具備したことを特徴
    とする半導体メモリ装置。
  2. 【請求項２】　　前記第１状態を有する冗長メモリセル
    アレイの入出力データを制御するための第１制御回路と
    、前記第２データ状態を有する冗長メモリセルアレイの
    入出力データを制御するための第２制御回路よりなるこ
    とを特徴とする請求項１記載の半導体メモリ装置。
  3. 【請求項３】　　前記第１制御回路は前記複数個の第１
    制御信号を論理和した信号と反転アドレス入力信号を入
    力する第１制御ゲートと、前記第１制御ゲートの出力信
    号に応答して第１入力データと反転第１入力データを反
    転して伝達する第１手段と、前記第１制御ゲートの出力
    信号に応答して第１出力データと反転出力データを反転
    して伝達するする第２手段よりなることを特徴とする請
    求項２記載の半導体メモリ装置。
  4. 【請求項４】　　前記第１制御ゲートはＡＮＤゲートで
    あること特徴とする請求項３記載の半導体メモリ装置。
  5. 【請求項５】　　前記第１手段の出力信号は前記複数個
    の入出力線と複数個の相補的な入出力線に伝送され、前
    記複数個の入出力線と複数個の相補的な入出力線の信号
    が前記第２手段に伝送されることを特徴とする請求項４
    記載の半導体メモリ装置。
  6. 【請求項６】　　前記第２制御回路は前記複数個の第２
    制御信号を論理和した信号とアドレス入力信号を入力す
    る第２制御ゲートと、前記第２制御ゲートの出力信号に
    応答して第２入力データと反転第２入力データを反転し
    て伝達する第３手段と、前記第２制御ゲートの出力信号
    に応答して第２出力データと反転第２出力データを反転
    して伝達する第４手段よりなることを特徴とする請求項
    ２記載の半導体メモリ装置。
  7. 【請求項７】　　前記第２制御ゲートはＡＮＤゲートで
    あること特徴とする請求項６記載の半導体メモリ装置。
  8. 【請求項８】　　前記第３手段の出力信号は前記複数個
    の入出力線と複数個の相補的な入出力線に伝送され、前
    記複数個の入出力線と複数個の相補的な入出力線の信号
    が前記第４手段に伝送されることを特徴とする請求項７
    記載の半導体メモリ装置。
  9. 【請求項９】　　前記第１手段は前記第１制御ゲートの
    出力信号に応答してターンオンされる２個の第１ＣＭＯ
    Ｓと、前記第１制御ゲートの反転出力信号に応答してタ
    ーンオンされる２個の第２ＣＭＯＳ伝送ゲートよりなっ
    て入力されるデータをそのまま伝送することを特徴とす
    る請求項５記載の半導体メモリ装置。
  10. 【請求項１０】　　前記第２手段は前記第１制御ゲート
    の出力信号に応答してターンオンされる２個の第３ＣＭ
    ＯＳ伝送ゲートと、前記第１制御ゲートの反転出力信号
    に応答してターンオンされる２個の第４ＣＭＯＳ伝送ゲ
    ートよりなって出力されるデータを変えて伝送すること
    を特徴とする請求項９記載の半導体メモリ装置。
  11. 【請求項１１】　　前記第１手段は前記第１制御ゲート
    の出力信号と前記第１データ入力信号を入力する第１Ｘ
    ＮＯＲゲートと前記第１制御ゲートの出力信号と前記反
    転第１データ入力信号を入力する第２ＸＮＯＲゲートよ
    りなることを特徴とする請求項５記載の半導体メモリ装
    置。
  12. 【請求項１２】　　前記第２手段は、前記第１制御ゲー
    トの出力信号と前記第１データ出力信号を入力する第３
    ＸＮＯＲゲートと前記第１制御ゲートの出力信号と前記
    反転第１データ出力信号を入力する第４ＸＮＯＲゲート
    よりなることを特徴とする請求項１１記載の半導体メモ
    リ装置。
  13. 【請求項１３】　　前記第３手段は、前記第２制御ゲー
    トの出力信号に応答してターンオンされる２個の第５Ｃ
    ＭＯＳ伝送ゲートと、前記第２制御ゲートの反転出力信
    号に応答してターンオンされる２個の第６ＣＭＯＳ伝送
    ゲートよりなって入力されるデータをそのまま伝送する
    ことを特徴とする請求項８記載の半導体メモリ装置。
  14. 【請求項１４】　　前記第４手段は、前記第２制御ゲー
    トの出力信号に応答してターンオンされる２個の第７Ｃ
    ＭＯＳ伝送ゲートと、前記第２制御ゲートの反転出力信
    号に応答してターンオンされる２個の第８ＣＭＯＳ伝送
    ゲートよりなって出力されるデータを変えて伝送するこ
    とを特徴とする請求項１３記載の半導体メモリ装置。
  15. 【請求項１５】　　前記第３手段は、前記第２制御ゲー
    トの出力信号と前記第２データ入力信号を入力する第５
    ＸＮＯＲゲートと前記第２制御ゲートの出力信号と前記
    反転第２データ入力信号を入力する第６ＸＮＯＲゲート
    よりなることを特徴とする請求項８記載の半導体メモリ
    装置。
  16. 【請求項１６】　　前記第４手段は、前記第２制御ゲー
    トの出力信号と前記第２データ出力信号を入力する第７
    ＸＮＯＲゲートと前記第２制御ゲートの出力信号と前記
    反転第２データ出力信号を入力する第８ＸＮＯＲゲート
    よりなることを特徴とする請求項１５記載の半導体メモ
    リ装置。
JP3271127A 1991-06-14 1991-10-18 半導体メモリ装置 Pending JPH04368700A (ja)

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