KR20210002338A - 메모리 구조를 형성하기 위한 기술 - Google Patents

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파벤 레디 케이. 아엘라
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마이크론 테크놀로지, 인크
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Abstract

메모리 구조를 형성하는 기술을 위한 방법, 시스템 및 디바이스가 설명된다. 메모리 구조를 형성하는 단계는 전도성 라인, 제 1 전극 및 희생 재료를 포함하는 재료 스택을 에칭하여 재료 스택을 다수의 섹션으로 분할하는 단계를 포함할 수 있다. 프로세스는 다수의 산화물 재료를 형성하기 위해 제 1 양의 채널 각각에 산화물 재료를 증착하는 단계를 더 포함할 수 있다. 희생 재료는 에칭되어 다수의 산화물 재료 중 2 개의 산화물 재료 사이에 제 2 채널을 형성할 수 있다. 메모리 재료는 2 개의 산화물 재료 및 제 2 채널 위에 증착될 수 있으며, 이는 메모리 재료와 제 1 전극 사이의 제 2 채널에서 공극을 생성할 수 있다. 메모리 재료는 제 2 채널의 공극을 채우기 위해 가열될 수 있다.

Description

메모리 구조를 형성하기 위한 기술{TECHNIQUES FOR FORMING MEMORY STRUCTURES}
교차 참조
본 특허 출원은 2019 년 6 월 28 일자로 양수인에게 양도된 "TECHNIQUES FOR FORMING MEMORY STRUCTURES"이라는 제목의 Gotti 등의 미국 특허 출원 번호 16/456,349에 대한 우선권을 주장하며, 본 출원에 전체가 참고로 명확하게 통합된다.
이하는 전반적으로 적어도 하나의 메모리 디바이스를 포함하는 시스템에 관한 것으로, 보다 상세하게는 메모리 구조를 형성하기 위한 기술에 관한 것이다.
메모리 디바이스는 컴퓨터, 무선 통신 디바이스, 카메라, 디지털 디스플레이 및 유사한 것과 같은 다양한 전자 디바이스에 정보를 저장하는데 널리 사용된다. 메모리 디바이스의 상이한 상태를 프로그래밍하여 정보가 저장된다. 예를 들어, 이진 디바이스 대부분은 흔히 로직 1 또는 로직 0로 표시되는 두 가지 상태 중 하나를 저장한다. 다른 디바이스에서, 2 개 보다 많은 상태가 저장될 수 있다. 저장된 정보에 액세스하기 위해, 디바이스의 컴포넌트는 메모리 디바이스에서 적어도 하나의 저장된 상태를 판독하거나 감지할 수 있다. 정보를 저장하기 위해, 디바이스의 컴포넌트는 메모리 디바이스에 상태를 기록 또는 프로그래밍할 수 있다.
자기 하드 디스크, 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 동적 RAM(DRAM), 동기식 동적 RAM(SDRAM), 강유전성 RAM(FeRAM), 자기 RAM(MRAM), 저항성 RAM(RRAM), 플래시 메모리, 상 변화 메모리(PCM), 다른 칼코게나이드 메모리 기술들 및 다른 것을 포함한 다양한 유형의 메모리 디바이스가 존재한다. 메모리 디바이스는 휘발성 또는 비 휘발성일 수 있다. 메모리 디바이스를 개선하는 것은 일반적으로 다른 메트릭 중에서 메모리 셀 밀도 증가, 판독/기록 속도 증가, 신뢰성 증가, 데이터 보유 증가, 전력 소비 감소 또는 제조 프로세스 개선을 포함할 수 있다. 메모리 어레이에서 공간을 절약하거나, 메모리 셀 밀도를 증가 시키거나, 메모리 어레이를 위한 더 작은 메모리 셀을 제조하기 위한 개선된 해결책이 요구될 수 있다.
도 1은 본 출원에 개시된 예에 따른 메모리 디바이스의 예를 예시한다.
도 2는 본 출원에 개시된 예에 따른 메모리 디바이스를 지원하는 메모리 어레이의 예를 예시한다.
도 3a 내지 도 3h는 본 출원에 개시된 예에 따른 메모리 구조를 형성하기 위한 기술들을 지원하는 제조 프로세스의 예를 예시한다.
도 4 및 도 5는 본 출원에 개시된 예에 따른 메모리 구조를 형성하기 위한 기술을 지원하는 방법 또는 방법들을 예시하는 흐름도를 도시한다.
예를 들어, 메모리 어레이의 저장 밀도 증가, 메모리 셀 당 전력 소모 감소, 제조 경비 감소를 위해, 더 작은 메모리 셀을 형성하는 것이 바람직할 수 있다. 그러나, 특정 크기 미만의 메모리 셀을 형성하는 에칭 프로세스와 같은 제조 프로세스를 제어하는 것이 어려울 수 있다. 예를 들어, 더 작은 메모리 셀들을 형성하기 위해 재료의 스택을 에칭하는 것은 서로 더 가까운 스택의 섹션들을 제거하는 것을 포함할 수 있다. 그러나, 메모리 셀 구조가 작아짐에 따라, 제조 프로세스(예를 들어, 에칭 손상, 재료 오염 등)에 의한 2 차 효과는 최종 메모리 셀의 구조 및 기능에 더 큰 영향을 미칠 수 있다. 예를 들어, 더 큰 크기의 메모리 셀들에 대한 허용 가능한 메모리 재료에 에칭 손상은 더 작은 메모리 셀의 더 큰 퍼센티지에 영향을 미칠 수 있다. 따라서, 더 큰 메모리 셀을 제조하는데 사용되는 제조 프로세스는 오염 또는 침식과 같은 더 작은 메모리 셀에 손상을 야기할 수 있으며, 이는 이들 프로세스가 더 작은 스케일로 메모리 셀을 신뢰성 있게 형성하는 것을 방해한다.
메모리 셀을 형성하기 위한 프로세스는 희생 재료(sacrificial material)를 포함하고 메모리 재료를 포함하지 않는 재료의 초기 스택을 사용하는 것을 포함할 수 있다. 희생 재료는 제조 프로세스의 하나 이상의 단계(예컨대, 절연 재료 에칭, 증착 등)에 사용될 수 있고, 그런 다음 제거될 수 있다. 예를 들어, 희생 재료는 메모리 재료를 증착하기 위한 공극(void)을 형성하는 절연 섹션과 같은 다른 구조 및 메모리 셀을 다른 구조에 결합시키기 위한 전도성 라인을 남기고 제거될 수 있다. 희생 재료의 제거로부터 남겨진 공극/공간 위에 메모리 재료가 증착될 수 있다. 이와 관련하여, 희생 재료가 존재할 때 수행되는 제조 단계로부터의 2 차 효과(예를 들어, 열화, 오염 등)는 최종 메모리 재료에 영향을 미치지 않을 수 있다. 또한, 제조 프로세스(예를 들어, 에칭)의 2 차 효과에 보다 내성이 있는 희생 재료가 선택될 수 있다.
메모리 재료는 메모리 재료의 순도가 더 높은 증착 프로세스를 사용하여 증착될 수 있다. 예를 들어, PVD(physical layer deposition) 프로세스는 원자 층 증착(ALD)과 같은 다른 증착 프로세스와 비교하여 메모리 재료의 오염을 감소시킬 수 있다. 증착 프로세스는 메모리 재료를 커버할 수 있지만, 희생 재료 제거로부터 남은 공극/공간을 완전히 채우지는 않을 수 있다. 예를 들어, 메모리 셀을 형성하기 위한 공극 또는 공간의 크기는 점도, 표면 장력 등과 같은 메모리 재료의 재료 특성이 메모리 재료가 공간을 완전히 채우지 못하게 할 정도로 충분히 작을 수 있다. 증착 프로세스 후에, 메모리 재료는 가열되어 메모리 재료가 희생 재료에 의해 남겨진 공극 내로 이동하여 공극을 채우게 할 수 있다. 일부 경우에, 가열 프로세스의 적어도 일부 동안 압력이 또한 인가될 수 있다. 따라서, 제조 프로세스 동안 메모리 재료의 손상을 감소시키고/시키거나 순도를 증가시키는 프로세스를 사용하여 더 작은 규모의 메모리 셀이 형성될 수 있다.
본 개시의 특징은 도 1-2를 참조하여 설명된 메모리 디바이스와 관련하여 처음에 설명된다. 본 개시의 특징은 도 3a-h를 참조하여 설명된 제조 프로세스 상황에서 설명된다. 본 개시의 이들 및 다른 특징은 도면들 4-5를 참조하여 설명된 메모리 구조를 형성하기 위한 기술에 관한 흐름도를 참조하여 추가로 예시되고 설명된다.
도 1은 본 출원에 개시된 예시적인 메모리 디바이스(100)를 예시한다. 메모리 디바이스(100)는 전자 메모리 장치로 지칭될 수도 있다. 도 1은 메모리 디바이스(100)의 다양한 컴포넌트 및 피처의 예시적인 표현이다. 이와 같이, 메모리 디바이스(100)의 컴포넌트들 및 피처는, 메모리 디바이스(100) 내의 실제 물리적 위치들이 아니라, 기능적 상호 관계를 예시하기 위해 도시된다는 것을 이해해야 한다. 도 1의 예시적인 예에서, 메모리 디바이스(100)는 3 차원(3D) 메모리 어레이(102)를 포함한다. 메모리 어레이(102)는 상이한 상태를 저장하도록 프로그램 가능할 수 있는 메모리 셀(105)을 포함한다. 일부 예들에서, 각각의 메모리 셀(105)은 로직 0 및 로직 1로 표시되는 2 개의 상태를 저장하도록 프로그래밍 가능할 수 있다. 일부 예들에서, 메모리 셀(105)은 2 개 보다 많은 로직 상태를 저장하도록 구성될 수 있다. 비록 도 1 포함된 일부 엘리먼트들 숫자 표시자로 라벨링되어 있지만, 다른 대응하는 엘리먼트는 동일하거나 유사한 것으로 이해될 수 있지만, 가시성 및 선명도를 증가시키기 위한 노력에서 라벨링되지 않는다.
메모리 어레이(102)는 서로의 상부에 형성된 2개 이상의 2 차원(2D) 메모리 어레이(103)를 포함할 수 있다. 이는 2D 어레이와 비교하여 단일 다이 또는 기판 상에 배치되거나 생성될 수 있는 다수의 메모리 셀을 증가시킬 수 있으며, 이는 결국 생산 비용을 감소시키거나 메모리 디바이스의 성능을 증가시킬 수 있거나, 또는 둘 모두일 수 있다. 메모리 어레이(102)는 2 개의 레벨의 메모리 셀(105)을 포함할 수 있으며, 따라서, 메모리 어레이로 간주될 수 있고; 그러나 레벨 수는 2 개로 한정되지는 않는다. 각각의 레벨은 메모리 셀(105)이 각각의 레벨에 걸쳐 서로 정렬(정확하게, 중첩 또는 대략)되어 메모리 셀 스택(145)을 형성하도록 정렬되거나 위치될 수 있다. 일부 경우들에서, 메모리 셀 스택(145)은 이하에 설명되는 바와 같이 둘 모두에 대한 워드 라인을 공유하면서 다른 것 위에 놓인 다수의 메모리 셀들을 포함할 수 있다. 일부 경우에, 메모리 셀은 멀티 레벨 저장 기술을 사용하여 하나 초과의 비트의 데이터를 저장하도록 구성된 멀티 레벨 메모리 셀일 수 있다.
일부 예에서, 메모리 셀(105)의 각각의 행은 워드 라인(110)에 연결되고, 메모리 셀(105)의 각각의 열은 비트 라인(115)에 연결된다. 액세스 라인이라는 용어는 워드 라인(110), 비트 라인(115) 또는 이들의 조합을 지칭할 수 있다. 워드 라인들(110)과 비트 라인들(115)은 서로 수직(또는 거의)일 수 있고, 메모리 셀들의 어레이를 생성할 수 있다. 도 1에 도시된 바와 같이, 메모리 셀 스택(145) 내의 2 개의 메모리 셀(105)은 비트 라인(115)과 같은 공통 전도성 라인을 공유할 수 있다. 즉, 비트 라인(115)은 상부 메모리 셀(105)의 바닥 전극 및 하부 메모리 셀(105)의 상부 전극과 전자 통신할 수 있다. 다른 구성이 가능할 수 있으며, 예를 들어, 제 3 층은 워드 라인(110)을 하부 층과 공유할 수 있다. 일반적으로, 하나의 메모리 셀(105)은 워드 라인(110) 및 비트 라인(115)과 같은 2 개의 전도성 라인의 교차점(intersection)에 위치될 수 있다. 이 교차점은 메모리 셀의 어드레스로 지칭될 수 있다. 타겟 메모리 셀(105)은 통전(energized) 액세스 라인(110)과 비트 라인(115)의 교차점에 위치된 메모리 셀(105) 일 수 있고; 즉, 액세스 라인(110) 및 비트 라인(115)은 그것들의 교차점에서 메모리 셀(105)을 판독 또는 기록하도록 통전될 수 있다. 동일한 액세스 라인(110) 또는 비트 라인(115)과 전자 통신하는(예를 들어, 연결된) 다른 메모리 셀(105)은 타겟되지 않은(untargeted) 메모리 셀(105)로 지칭될 수 있다.
전극은 메모리 셀(105) 및 워드 라인(110) 또는 비트 라인(115)과 결합될 수 있다. 전극이라는 용어는 전기 전도체를 지칭할 수 있고, 일부 예에서는 메모리 셀(105)에 대한 전기적 컨택으로서 사용될 수 있다. 전극은 메모리 디바이스(100)의 엘리먼트 또는 컴포넌트들 사이에 전도성 경로를 제공하는 트레이스, 와이어, 전도성 라인, 전도성 층 등을 포함할 수 있다. 일부 예에서, 메모리 셀(105)은 제 1 전극과 제 2 전극 사이에 위치된 칼코게나이드 재료를 포함할 수 있다. 제 1 전극의 일 측면은 워드 라인(110)에 결합되고 제 1 전극의 다른 측면은 칼코게나이드 재료에 결합될 수 있다. 또한, 제 2 전극의 일 측면은 비트 라인(115)에 결합되고 제 2 전극의 다른 측면은 칼코게나이드 재료에 결합될 수 있다. 제 1 전극 및 제 2 전극은 동일한 재료(예를 들어, 탄소)이거나 상이할 수 있다.
예컨대 판독 및 기록과 같은 동작은 액세스 라인(110) 및 비트 라인(115)을 활성화 또는 선택함으로써 메모리 셀(105)에 대해 수행될 수 있다. 일부 예에서, 비트 라인(115)은 알려진 디지트 라인(115)일 수도 있다. 액세스 라인, 워드 라인 및 비트 라인 또는 그 유사체에 대한 언급은 이해나 동작 손실없이 상호 교환 가능하다. 워드 라인(110) 또는 비트 라인(115)을 활성화 또는 선택하는 것은 개별 라인에 전압을 인가하는 것을 포함할 수 있다. 워드 라인(110)과 비트 라인(115)은 전도성 재료 예컨대 금속(예를 들어, 구리(Cu), 알루미늄(Al), 금(Au), 텅스텐(W), 티타늄(Ti) 등), 금속 합금, 탄소, 전도성으로 도핑된 반도체, 또는 다른 전도성 재료, 합금, 화합물 또는 유사한 것)으로 제조될 수 있다.
메모리 셀들(105)을 액세스 하는 것은 행 디코더(120) 및 열 디코더(130)를 통해 제어될 수 있다. 예를 들어, 행 디코더(120)는 메모리 제어기(140)로부터 행 어드레스를 수신하고, 수신된 행 어드레스에 기초하여 적절한 워드 라인(110)을 활성화시킬 수 있다. 유사하게, 열 디코더(130)는 메모리 제어기(140)로부터 열 어드레스를 수신하고 적절한 비트 라인(115)을 활성화할 수 있다. 예를 들어, 메모리 어레이(102)는 WL_1 내지 WL_M으로 라벨링된 다수의 워드 라인(110) 및 BL_1 내지 BL_N으로 라벨링된 다수의 디지트 라인(115)을 포함할 수 있으며, 여기서 M 및 N은 어레이 크기에 의존한다. 따라서, 워드 라인(110) 및 비트 라인(115), 예를 들어 WL_2 및 BL_3을 활성화함으로써, 그들의 교차점에서 메모리 셀(105)이 액세스될 수 있다. 이하에서 더 상세히 논의되는 바와 같이, 메모리 셀들(105)은 메모리 어레이(102)에 결합된 기판의 표면으로부터 멀어지는 방향으로 연장되는 하나 이상의 도핑된 재료들을 포함할 수 있는 행 디코더(120) 및 열 디코더(130)를 통해 제어될 수 있다.
액세스할 때, 메모리 셀(105)은 메모리 셀(105)의 저장된 상태를 결정하기 위해 감지 컴포넌트(125)에 의해 판독 또는 감지될 수 있다. 예를 들어, 전압은 메모리 셀(105)에(대응하는 워드 라인(110) 및 비트 라인(115)을 사용하여) 인가될 수 있고, 결과 전류의 존재는 메모리 셀(105)의 인가된 전압 및 임계 전압에 의존할 수 있다. 일부 경우에, 하나 초과의 전압이 인가될 수 있다. 추가적으로, 인가된 전압이 전류 흐름을 초래하지 않으면, 감지 컴포넌트(125)에 의해 전류가 검출될 때까지 다른 전압이 인가될 수 있다. 전류 흐름을 초래한 전압을 평가함으로써, 메모리 셀(105)의 저장된 로직 상태가 결정될 수 있다. 일부 경우에, 전류 흐름이 감지될 때까지 전압이 크기가 램프(ramp)될 수 있다. 다른 경우에는, 전류가 검출될 때까지 미리 결정된 전압이 순차적으로 인가될 수 있다. 마찬가지로, 전류가 메모리 셀(105)에 인가될 수 있고 전류를 생성하기 위한 전압의 크기는 메모리 셀(105)의 전기 저항 또는 임계 전압에 의존할 수 있다.
일부 예들에서, 메모리 셀은 메모리 저장 엘리먼트를 포함할 수 있는 셀에 전기 펄스를 제공함으로써 프로그래밍될 수 있다. 펄스는 제 1 액세스 라인(예를 들어, 워드 라인(110)) 또는 제 2 액세스 라인(예를 들어, 비트 라인(115)), 또는 이들의 조합을 통해 제공될 수 있다. 일부 경우에, 펄스를 제공할 때, 메모리 셀(105)의 극성에 따라 메모리 저장 엘리먼트 내에서 이온이 마이그레이션될 수 있다. 따라서, 메모리 저장 엘리먼트의 제 1 측면 또는 제 2 측면에 대한 이온의 농도는 제 1 액세스 라인과 제 2 액세스 라인 사이의 전압의 극성에 적어도 부분적으로 기초할 수 있다. 일부 경우에, 비대칭 형상의 메모리 저장 엘리먼트는 더 많은 면적을 갖는 엘리먼트의 부분에 이온이 더 혼잡하게(crowded) 만들 수 있다. 메모리 저장 엘리먼트의 특정 부분은 더 높은 저항률을 가질 수 있고, 따라서, 메모리 저장 엘리먼트의 다른 부분보다 더 높은 임계 전압을 야기할 수 있다. 이온 마이그레이션(ion migration)에 대한 이 설명은 본 출원에서 설명된 결과를 달성하기 위한 메모리 셀의 메커니즘의 예를 나타낸다. 이 메커니즘 예는 한정적인 것으로 간주되어서는 안 된다. 본 개시는 또한 본 출원에 기술된 결과를 달성하기 위한 메모리 셀의 메커니즘의 다른 예를 포함한다.
감지 컴포넌트(125)는 신호의 차이를 검출하고 증폭하기 위한 다양한 트랜지스터 또는 증폭기를 포함할 수 있으며, 이는 래칭(latching)으로 지칭될 수 있다. 메모리 셀(105)의 검출된 로직 상태는 그런 다음 출력(135)으로서 열 디코더(130)를 통해 출력될 수 있다. 일부 경우에, 감지 컴포넌트(125)는 열 디코더(130) 또는 행 디코더(120)의 일부일 수 있다. 또는, 감지 컴포넌트(125)는 열 디코더(130) 또는 행 디코더(120)와 연결되거나 전자 통신할 수 있다. 감지 엘리먼트는 열 디코더나 행 디코더와 관련될 수 있다.
메모리 셀(105)은 관련된 워드 라인(110) 및 비트 라인(115)을 활성화함으로써 셋팅 또는 기록될 수 있고, 적어도 하나의 로직 값이 메모리 셀(105)에 저장될 수 있다. 열 디코더(130) 또는 행 디코더(120)는 메모리 셀(105)에 기록될 수 있도록 데이터, 예를 들어, 입력/출력(135)을 수용할 수 있다. 칼코게나이드 재료를 포함하는 메모리 셀의 경우, 메모리 셀(105)은 액세스 라인(예를 들어, 워드 라인(110) 또는 비트 라인(115))과 디코더의(예를 들어, 행 디코더(120) 또는 열 디코더(130))의 제 1 전도성 라인 결합에 기초하여 액세스 동작의 일부로서 제 1 전압을 메모리 셀(105)에 인가함으로써 메모리 셀(105)에 로직 상태를 저장하도록 기록될 수 있다.
메모리 제어기(140)는 다양한 컴포넌트, 예를 들어 행 디코더(120), 열 디코더(130) 및 감지 컴포넌트(125)를 통해 메모리 셀(105)의 동작(예를 들어, 판독, 기록, 재기록, 리프레시(refresh), 방전)을 제어할 수 있다. 일부 경우에, 하나 이상의 행 디코더(120), 열 디코더(130) 및 감지 컴포넌트(125)가 메모리 제어기(140)와 같은 장소에 위치될 수 있다(co-located). 메모리 제어기(140)는 원하는 워드 라인(110) 및 비트 라인(115)을 활성화시키기 위해 행 및 열 어드레스 신호를 생성할 수 있다. 메모리 제어기(140)는 또한 메모리 디바이스(100)의 동작 동안 사용되는 다양한 전압 또는 전류를 생성 및 제어할 수 있다.
메모리 제어기(140)는 디코더(예를 들어, 행 디코더(120) 또는 열 디코더(130))의 제 1 전도성 라인에 제 1 전압을 인가함으로써 메모리 셀(105)을 선택하도록 구성될 수 있다. 일부 경우에, 메모리 제어기(140)는 메모리 셀(105)의 선택에 기초하여 디코더의 제 1 전도성 라인을 메모리 셀(105)과 관련된 워드 라인(예를 들어, 워드 라인(110) 또는 비트 라인(115))과 결합하도록 구성될 수 있다. 메모리 제어기(140)는 디코더의 제 1 전도성 라인을 액세스 라인과 결합시키는 것에 적어도 부분적으로 기초하여 제 1 전압을 메모리 셀(105)에 인가하도록 구성될 수 있다.
일부 예들에서, 메모리 제어기(140)는 액세스 동작의 일부로서 디코더의 제 2 전도성 라인에 제 2 전압을 인가하도록 구성될 수 있다. 일부 경우에, 제 2 전압은 도핑된 재료가 디코더의 제 1 전도성 라인을 메모리 셀(105)과 관련된 액세스 라인과 선택적으로 결합하게 할 수 있다. 제 1 전압을 메모리 셀(105)에 인가하는 것은 제 2 전압을 제 2 전도성 라인에 인가하는 것에 기초할 수 있다. 예를 들어, 메모리 제어기(140)는 제 1 전압과 제 2 전압의 교차점에 기초하여 메모리 셀(105)을 선택할 수 있다. 일부 경우에, 액세스 동작의 일부로서 메모리 셀(105)에 인가된 신호는 양극성 또는 음극성을 가질 수 있다.
일부 예들에서, 메모리 제어기(140)는 메모리 셀(105)에 대한 액세스 동작을 수행하기 위한 지시를 포함하는 명령을 수신하고 명령을 수신하는 것에 기초하여 메모리 셀(105)의 어드레스를 식별할 수 있다. 일부 경우에, 제 2 전압을 제 2 전도성 라인에 인가하는 것은 어드레스를 식별하는 것에 기초할 수 있다. 만약 액세스 동작이 판독 동작인 경우, 메모리 제어기(140)는 메모리 셀(105)에 제 1 전압을 인가하는 것에 기초하여 메모리 셀(105)에 저장된 로직 상태를 출력하도록 구성될 수 있다. 만약 액세스 동작이 기록 동작인 경우, 메모리 제어기(140)는 메모리 셀(105)에 제 1 전압을 인가하는 것에 기초하여 로직 상태를 메모리 셀(105)에 저장하도록 구성될 수 있다.
도 2는 본 출원에 개시된 메모리 디바이스(200)의 예시를 예시한다. 메모리 디바이스(200)는 도 1을 참조하여 설명된 메모리 어레이(102)의 일부의 예일 수 있다. 메모리 디바이스(200)는 기판(204) 위에 위치된 메모리 셀의 제 1 어레이 또는 데크(deck)(205) 및 제 1 어레이 또는 데크(205)의 상부에 메모리 셀의 제 2 어레이 또는 데크(210)를 포함할 수 있다. 메모리 디바이스(200)는 또한 워드 라인(110-a) 및 워드 라인(110-b), 및 비트 라인(115-a)을 포함할 수 있으며, 이는 도 1을 참조하여 설명된 워드 라인(110) 및 비트 라인(115)의 예일 수 있다. 제 1 데크(205) 및 제 2 데크(210)의 메모리 셀은 각각 하나 이상의 메모리 셀(예를 들어, 메모리 셀(220-a) 및 메모리 셀(220-b) 개별적으로)을 가질 수 있다. 도 2에 포함된 일부 엘리먼트는 숫자 표시자로 라벨링되어 있지만, 도시된 피처의 가시성 및 명확성를 증가시키기 위해 동일하거나 유사한 것으로 이해될지라도 다른 대응하는 엘리먼트는 라벨링되지 않는다.
제 1 데크(205)의 메모리 셀은 제 1 전극(215-a), 메모리 셀(220-a)(예를 들어, 칼코게나이드 재료를 포함) 및 제 2 전극(225-a)을 포함할 수 있다. 또한, 제 2 데크(210)의 메모리 셀은 제 1 전극(215-b), 메모리 셀(220-b)(예를 들어, 칼코게나이트 재료를 포함) 및 제 2 전극(225-b)을 포함할 수 있다. 제 1 데크(205) 및 제 2 데크(210)의 메모리 셀은, 일부 예에서, 각각의 데크(205 및 210)의 대응하는 메모리 셀이 도 1을 참조하여 설명된 비트 라인(115) 또는 워드 라인(110)을 공유할 수 있도록 공통 전도성 라인을 가질 수 있다. 예를 들어, 제 2 데크(210)의 제 1 전극(215-b) 및 제 1 데크(205)의 제 2 전극(225-a)은 비트 라인(115-a)에 수직으로 인접한 메모리 셀에 의해 공유되도록 비트 라인(115-a)에 결합될 수 있다. 본 명세서의 교시에 따르면, 메모리 디바이스(200)가 하나 초과의 데크를 포함하는 경우 디코더는 각각의 데크의 위 또는 아래에 위치될 수 있다. 예를 들어, 디코더는 제 1 데크(205) 위에 그리고 제 2 데크(210) 위에 위치될 수 있다. 일부 경우에, 메모리 셀(220)은 상 변화 메모리 셀 또는 자체 선택 메모리 셀의 예일 수 있다.
메모리 디바이스(200)의 아키텍처는 크로스 포인트(cross-point) 아키텍처로 지칭될 수 있으며, 일부 경우에, 메모리 셀은 도 2에 도시된 워드 라인과 비트 라인 사이의 토폴로지 크로스 포인트에 형성된다. 이러한 크로스 포인트 아키텍처는 다른 메모리 아키텍처에 비해 생산 비용이 저렴한 비교적 고밀도 데이터 스토리지를 제공할 수 있다. 예를 들어, 크로스 포인트 아키텍처는 다른 아키텍처에 비해 감소된 면적 및 결과적으로 증가된 메모리 셀 밀도를 갖는 메모리 셀을 가질 수 있다. 예를 들어, 3 단자 선택 컴포넌트를 갖는 것과 같은 6F2 메모리 셀 면적을 갖는 다른 아키텍처와 비교하여 아키텍처는 4F2 메모리 셀 면적을 가질 수 있으며, 여기서, F는 가장 작은 피처 크기이다. 예를 들어, DRAM은 각각의 메모리 셀에 대한 선택 컴포넌트로서 3 단자 디바이스인 트랜지스터를 사용할 수 있고 크로스 포인트 아키텍처에 비해 더 큰 메모리 셀 면적을 가질 수 있다.
도 2의 예는 2 개의 메모리 데크를 도시하지만, 다른 구성이 가능하다. 일부 예들에서, 메모리 셀들의 단일 메모리 데크는 2 차원 메모리로 지칭될 수 있는 기판(204) 위에 구성될 수 있다. 일부 예에서, 메모리 셀의 3 개 또는 4 개의 메모리 데크는 3 차원 크로스 포인트 아키텍처에 유사한 방식으로 구성될 수 있다.
일부 예에서, 하나 이상의 메모리 데크는 칼코게나이드 재료를 포함하는 메모리 셀(220)을 포함할 수 있다. 메모리 셀(220)은 예를 들어, 셀레늄(Se), 텔루륨(Te), 비소(As), 안티모니(Sb), 탄소(C), 게르마늄(Ge) 및 실리콘(Si)의 합금과 같은 칼코게나이드 유리를 포함할 수 있다. 일부 예에서, 주로 셀레늄(Se), 비소(As) 및 게르마늄(Ge)을 갖는 칼코게나이드 재료는 SAG-합금으로 지칭될 수 있다. 일부 예에서, SAG-합금은 실리콘(Si)을 포함할 수 있고 이러한 칼코게나이드 재료는 SiSAG-합금으로 지칭될 수 있다. 일부 예에서, 칼코게나이드 유리는 각각 원자 또는 분자 형태의 수소(H), 산소(O), 질소(N), 염소(Cl) 또는 불소(F)와 같은 추가 원소를 포함할 수 있다.
일부 예에서, 칼코게나이드 재료를 포함하는 메모리 셀(220)은 제 1 전압을 인가함으로써 로직 상태로 프로그래밍될 수 있다. 예를 들어, 특정 메모리 셀(220)이 프로그램될 때, 셀 내의 엘리먼트들이 분리되어 이온 마이그레이션을 야기한다. 이온은 메모리 셀에 인가된 전압의 극성에 따라 특정 전극을 향해 마이그레이션할 수 있다. 예를 들어, 메모리 셀(220)에서, 이온은 음의 전극을 향하여 마이그레이션할 수 있다. 그런 다음 메모리 셀은 셀에 걸쳐 전압을 인가하여 감지함으로써 판독될 수 있다. 판독 동작 동안 보여지는 임계 전압은 메모리 셀에서의 이온 분포 및 판독 펄스의 극성에 기초할 수 있다.
예를 들어, 메모리 셀이 주어진 이온 분포를 갖는 경우, 판독 동작 동안 검출된 임계 전압은 제 1 극성을 갖는 제 1 판독 전압에 대해 제 2 극성을 갖는 제 2 판독 전압과는 상이할 수 있다. 메모리 셀의 극성에 따라, 이 마이그레이션 이온 농도는 로직 "1” 또는 로직 "0"상태를 나타낼 수 있다. 이온 마이그레이션에 대한 이 설명은 본 출원에서 설명된 결과를 달성하기 위한 메모리 셀의 메커니즘의 예를 나타낸다. 이 메커니즘 예는 한정적인 것으로 간주되어서는 안 된다. 본 개시는 또한 본 출원에 설명된 결과를 달성하기 위한 메모리 셀의 메커니즘의 다른 예를 포함한다.
일부 경우에, 메모리 셀(220)의 액세스 동작의 일부로서 디코더의 제 1 전도성 라인에 제 1 전압이 인가될 수 있다. 제 1 전압을 인가할 때, 제 1 전도성 라인은 메모리 셀(220)과 관련된 액세스 라인과 결합될 수 있다(예를 들어, 워드 라인(110-a), 워드 라인(110-b), 또는 비트 라인(115-a)). 예를 들어, 제 1 전도성 라인은 제 1 방향으로 제 1 전도성 라인과 액세스 라인 사이에서 연장되는 디코더의 도핑된 재료에 기초하여 액세스 라인과 결합될 수 있다.
일부 예들에서, 제 1 전압은 디코더의 제 1 전도성 라인을 액세스 라인과 결합시키는 것에 기초하여 메모리 셀(220)에 인가될 수 있다. 디코더는 기판(204)의 표면으로부터 멀어지는 제 1 방향으로 메모리 셀의 메모리 디바이스(200)의 제 1 전도성 라인과 액세스 라인 사이에서 연장되는 하나 이상의 도핑된 재료를 포함할 수 있다. 일부 경우에, 디코더는 기판(204)과 결합될 수 있다.
도 3a-h는 메모리 어레이의 하나 이상의 메모리 셀을 형성하기 위해 재료 스택에 일련의 동작을 수행하는 단계를 포함하는 제조 프로세스를 예시한다. 이들 도면은 재료 스택 상에 제조 프로세스의 동작을 수행함으로써 형성될 수 있는 중간 구조의 예를 도시한다. 도 3a-3h에 도시된 구조는 제조 프로세스를 위한 일련의 동작의 예를 제공한다. 다른 경우에, 제조 프로세스는 다양한 동작을 조합하거나, 동작 시퀀스를 변경하고, 이들 동작의 하나 이상의 동작 또는 단계를 제거하거나, 또는 이들의 임의의 조합을 포함할 수 있다.
도 3a는 본 출원에 개시된 예에 따른 메모리 구조를 형성하기 위한 기술을 지원하는 재료 스택(300)의 예의 단면도를 예시한다. 재료 스택(300)은 도 2를 참조하여 설명된 기판(204)의 예일 수 있는 기판(308), 전도성 재료(309), 전극(310) 및 희생 재료(315)를 포함할 수 있다. 재료 스택(300)은 도 1 및 도 2를 참조하여 설명된 메모리 어레이(102) 및 메모리 어레이(200)와 같은 메모리 어레이의 메모리 셀을 형성하기 위해 하나 이상의 제조 프로세스를 겪을 수 있다.
재료 스택(300)은 기판(308) 상에 증착되거나 기판에 결합된 전도성 재료 층(309)을 포함할 수 있다. 전도성 재료 층(309)은 메모리 어레이의 전도성 라인을 형성하기 위해 하나 이상의 제조 프로세스를 겪을 수 있다. 예를 들어, 전도성 재료 층(309)은 도 1 및도 2를 참조하여 설명된 워드 라인(110)과 같은 하나 이상의 메모리 셀에 대한 워드 라인을 형성하도록 에칭될 수 있다. 일부 경우에, 전도성 재료(309)는 재료 스택(300)의 단일 연속 층을 형성할 수 있고, 하나 이상의 제조 프로세스(예를 들어, 에칭)는 전도성 재료(309)의 층을 메모리 어레이의 다수의 이산 구조로 형성하기 위해 수행될 수 있다(예를 들어, 일련의 병렬 워드 라인). 다른 예에서, 전도성 재료(309)는 재료 스택(300) 내에 하나 이상의 구조(예를 들어, 전도성 라인/경로)를 형성하기 위해 패턴으로 기판(308) 상에 증착되거나 형성될 수 있다.
재료 스택(300)은 전도성 재료(309)와 결합된 전극(310)을 포함할 수 있다. 전극(310)은 전도성 재료(309)의 상부 표면과 같은 표면과 결합된 재료 층을 형성할 수 있다. 전극(310)은 도 2를 참조하여 설명된 전극(215 또는 225)의 예일 수 있다. 전극(310)은 메모리 어레이의 메모리 재료 또는 메모리 셀과 제 1 컨택을 형성할 수 있다. 일부 경우에, 전극(310) 층은 전도성 재료(309) 위에 단일 연속 재료 층을 형성할 수 있다. 다른 경우에, 전극(310)은 재료의 스택(300) 내에 하나 이상의 구조(예를 들어, 전극 컨택)를 형성하기 위해 패턴으로 전도성 재료(309) 상에 증착되거나 형성될 수 있다. 일부 경우에, 전극(310)의 패턴은 전도성 재료(309)의 패턴에 일치하거나 대응할 수 있다.
재료 스택(300)은 전극(310) 상에 증착되거나 전극과 결합된 희생 재료 층(315)을 포함할 수 있다. 희생 재료(315)는 어레이의 하나 이상의 구조를 형성하기 위해 하나 이상의 제조 단계 동안 사용될 수 있고, 그런 다음 제거되고 제 2 재료로 대체될 수 있다. 예를 들어, 희생 재료(315)은 다양한 제조 프로세스 동안 공동(cavity)을 형성하기 위해 에칭되어 제거될 수 있고, 도 1 및 도 2를 참조하여 설명된 메모리 셀(105 및 220)과 같은 메모리 셀을 형성하는 메모리 재료로 대체될 수 있다.
제조 프로세스의 일부에 대해, 희생 재료(315)는 재료 스택(300)의 상부 층을 형성할 수 있다. 일부 경우에, 희생 재료(315) 위에 마스크가 인가되거나 형성될 수 있고, 재료의 스택(300)의 특정 부분을 제거하기 위해 에칭 프로세스가 수행될 수 있다. 일부 경우에, 희생 재료(315)는 마스크의 예이다. 이와 관련하여, 희생 재료(315)는 하나 이상의 제조 프로세스에 대한 상호 작용에 기초하여 선택될 수 있다. 예를 들어, 희생 재료(315)는 원하는 치수 허용 오차를 유지하거나 특정 에칭 프로세스에 대해 예측 가능하고 반복적으로 동작하는 재료일 수 있다. 즉, 재료의 스택이 희생 재료(315) 대신에 메모리 재료를 포함하는 경우, 에칭 프로세스는 메모리 재료의 구조(예를 들어, 표면 화학물질)를 열화, 손상 또는 변화시킬 수 있다. 메모리 셀의 크기가 축소됨에 따라, 이러한 제조 유도 결함(defect)은 메모리 셀의 최소 크기를 제한할 수 있다. 예를 들어, 메모리 셀이 작아짐에 따라 제조 유도 결함은 전체 메모리 셀 크기의 더 큰 퍼센티지를 포함할 수 있고, 예를 들어 하나 이상의 사양 내에서 데이터를 신뢰성 있게 저장할 수 없는 메모리 셀을 야기할 수 있다. 그러나, 희생 재료(315)을 사용하면 메모리 재료의 표면 화학물질의 오염, 열화 또는 변화를 줄일 수 있다. 예를 들어, 희생 재료를 사용하는 것은 희생 재료를 사용하여 하나 이상의 제조 동작이 수행된 후에 메모리 재료가 재료의 스택 상에 증착 되도록 할 수 있다. 더구나, 희생 재료가 제거되고 메모리 상태를 저장 또는 판독하는데 사용되지 않기 때문에, 희생 재료(315)는 하나 이상의 제조 동작(예를 들어, 본 출원에 설명된 절연 재료에칭 또는 증착) 동안 더 큰 치수 안정성과 같은 제조 장점을 제공하도록 선택될 수 있다. 일부 경우에, 희생 재료는 실리콘 질화물 재료를 포함할 수 있다.
재료 스택(300)은 메모리 어레이의 다수의 메모리 셀을 형성하는데 사용될 수 있다. 일부 경우에, 예를 들어 3D 메모리 구조에서, 제 1 세트/층의 메모리 셀은 제 1 스택의 재료(300)로 형성될 수 있고, 제 2 세트의 재료(300)를 제 1 세트의 메모리 셀 상에 증착함으로써 제 2 세트/층의 메모리 셀은 제 1 세트/층 상부에 형성될 수 있다. 일부 경우에, 제 2 또는 후속 메모리 셀 층은 제 1 스택의 재료(300)와 다른 방향으로 제 2 스택의 재료(300)를 증착함으로써 형성될 수 있다. 예를 들어, 제 2 스택의 재료는 제 1 스택의 재료에 직교 배향으로 증착되거나 형성될 수 있다. 일부 경우에, 제 2 또는 후속 스택의 재료(300)는 제 1 스택의 재료(300)와 비교하여 더 적거나 상이한 층, 재료 또는 재료 조성물을 가질 수 있다. 예를 들어, 제 2 스택의 재료(300)는 기판(308)을 포함하지 않거나, 다른 전도성 재료(309), 다른 전극(310), 다른 희생 재료(315), 층들의 다른 순서(예를 들어, 전도성 재료(309) 아래에 전극(310)) 또는 이들의 임의의 조합을 가질 수 있다.
도 3b는 본 출원에 개시된 예에 따른 메모리 구조를 형성하기위한 제조 프로세스의 일부로서 에칭 동작에 의해 형성된 제 1 구조(301)의 예의 단면도를 예시한다. 에칭 동작은 재료 스택(300)에 대해 수행되어 제 1 구조(301)를 형성할 수 있고, 재료 스택(300)에 에칭 작업을 수행한 후, 제 1 구조(301)는 하나 이상의 채널(325)을 형성하는 다수의 스택 섹션(320)을 포함할 수 있다.
동작은 재료 스택(300)을 에칭하여 재료 스택(300)으로부터 정의된 부분(예를 들어, 채널(325))을 제거하는 단계를 포함할 수 있다. 동작은 희생 재료(315)의 상부 표면 위에 마스크를 배치하고 재료 스택(300)을 하나 이상의 에칭 프로세스에 노출시키는 단계를 포함할 수 있다.
제 1 구조(301)는 각각이 전도성 재료(309)의 층, 전극(310)의 층 및 희생 재료(315)의 층을, 이들 각각은 재료의 초기 스택(300)에 존재, 포함하는 스택 섹션(320)을 포함할 수 있다. 제 1 스택 섹션(320-a)은 제 2 스택 섹션(320-b)에 평행하게 연장되고 제 1 및 제 2 스택 섹션(320-a, 320-b)의 벽 사이에 채널(325)을 형성할 수 있다. 일부 경우에, 각각의 스택 섹션(320)은 제 1 방향을 따라(예를 들어, 페이지의 평면 내로) 연장하는 구조를 형성할 수 있다.
일부 경우에, 채널(325)은 수직 구조를 포함 할 수 있으며, 이는 수직 전기 연결(비아)과 동일하거나 유사할 수 있고, 하나 이상의 실리콘 웨이퍼 또는 다이스(dice)를 통과할 수 있다. 일부 예들에서, 채널들(325)은 메모리 어레이의 동일하거나 상이한 층들 상에 수평 구조들 또는 수직 및 수평 구조들을 포함할 수 있다. 일부 예들에서, 채널들(325)은 또한 하나 이상의 층을 따라 하나 이상의 트레이스를 포함하거나 비아와 같은 쓰루(through) 실리콘 연결을 포함할 수 있다.
도 3c는 본 출원에 개시된 예에 따른 메모리 구조를 형성하기위한 제조 프로세스의 일부로서 증착 동작에 의해 형성된 제 2 구조(302)의 예의 단면도를 예시한다. 증착 동작은 제 1 구조(301)에 대해 수행되어 제 2 구조(302)를 형성할 수 있고, 제 1 구조(301)에 대한 증착 동작을 수행한 후, 제 2 구조(302)는 채널들(325)을 전기 절연재료로 채우는 것으로 형성된 다수의 절연 섹션들(330)을 포함할 수 있다.
각각의 절연 섹션(330)은 스택 섹션(320)과 교번할 수 있다. 예를 들어, 제 1 절연 섹션(330-a)은 제 1 스택 섹션(320-a)의 제 1 측면을 따라 형성될 수 있고, 제 2 절연 섹션(330-b)는 제 1 스택 섹션(320-a)의 제 2 측면을 따라 형성될 수 있다. 절연 섹션(330)은 스택 섹션(320)과 동일한 높이로 형성될 수 있고 단일 절연 재료로 형성될 수 있다. 일부 경우에, 절연 재료는 메모리 어레이의 인접한 메모리 셀을 분리할 산화물 재료일 수 있다. 예를 들어, 제 1 스택 섹션(320-a)은 결국 제 1 메모리 셀을 형성하고 제 2 스택 섹션(320-b)은 제 2 메모리 셀을 형성할 수 있다. 이와 관련하여, 절연 섹션(330-b)은 이들 두 메모리 셀 사이의 경계를 형성할 수 있다.
일부 경우에, 스택 섹션(320) 및 절연 섹션(330) 각각을 다수의 섹션으로 분할하기 위해 제 2 에칭 및 채우는 절차와 같은 추가 제조 프로세스가 제 2 방향으로 수행될 수 있다. 이와 관련하여, 각각의 스택 섹션(320)은 다수의 메모리 셀(이 도면에는 도시되지 않음)을 형성할 수 있다.
희생 재료(315)를 포함하는 구조(예를 들어, 제 1 구조(301))에 대한 증착 동작을 수행하는 것은 더 작은 메모리 셀 엘리먼트를 형성하기 위한 하나 이상의 장점을 제공할 수 있다. 예를 들어, 더 작은 메모리 셀 엘리먼트를 형성하는 것은 절연 재료(330) 또는 메모리 재료에 가혹한(예를 들어, 더 큰 2 차 제조 영향을 갖는) 절연 재료(330)를 증착하기 위한 프로세스를 사용하는 것을 포함할 수 있다. 일부 경우에, 더 작은 피처를 달성하는 것은 더 큰 규모의 메모리 디바이스에 비해 더 큰 압력, 더 낮은 압력, 더 높은 압력 구배, 더 높은 온도, 더 공격적인 증착 제품(예를 들어, 캐리어, 화학 물질, 전구체 등)을 포함하는 제조 동작을 사용하는 것을 포함할 수 있다. 예를 들어, 30nm 초과의 크기 규모로 메모리 디바이스를 제조하는데 사용되는 프로세스는 30nm 미만, 20nm 미만 또는 10nm 미만의 메모리 셀 피처를 제조하는데 신뢰할 수 없다. 따라서, 희생 재료(315)는 더 작은 메모리 셀 피처를 제조하기 위해 사용되는 동작 동안 손상(예를 들어, 열화, 오염, 침식, 변형 등과 같은 2 차 제조 영향)에 덜 취약할 수 있다. 추가적으로 또는 대안적으로, 제조 동작 동안 2 차 재료에 도입된 오염 또는 표면 화학 변화와 같은 2 차 영향은 희생 재료(315)가 메모리 셀 구조로부터 제거될 때 후속 에칭 프로세스 동안(예를 들어, 본 출원에 설명된 바와 같이) 제거될 수 있다.
도 3d는 본 출원에 개시된 예에 따른 메모리 구조를 형성하기 위한 제조 프로세스의 일부로서 희생 재료(315)를 제거하는 동작에 의해 형성된 제 3 구조(303)의 예의 단면도를 예시한다. 제거 동작은 제 2 구조(302)에 대해 수행되어 제 3 구조를 형성할 수 있고, 제 2 구조(302)로부터 희생 재료(315)를 제거한 후, 제 3 구조(303)는 제 2 채널(335)을 형성하는 다수의 절연 섹션(330)을 포함할 수 있다.
제 3 제조 프로세스은 예를 들어 습식 에칭 프로세스를 사용하여 제 2 구조(302)로부터 희생 물질(315)을 제거하는 단계를 포함할 수 있다. 따라서, 제 1 절연 섹션(330-a)와 제 2 절연 섹션(330-b) 그리고 제 1 전극(310-a) 사이에 제 2 채널(335)이 형성될 수 있다. 즉, 제 2 채널(335)은 제 1 절연 섹션(330-a)의 제 1 표면(331-a)에 의해 형성된 제 1 측벽, 제 2 절연 섹션(330-b)의 제 2 표면(331-b)에 의해 형성된 제 2 측벽 및 제 1 전극(310-a)의 전극 표면(311)에 의해 형성된 바닥벽을 포함할 수 있다. 채널(335)의 상부 표면은 개방될 수 있지만, 일부 경우에, 채널의 상부는 제 1 절연 섹션(330-a)의 제 1 상부 표면(332-a), 제 2 절연 섹션(330-b)의 제 2 상부 표면(332-b) 또는 이들의 조합에 대응하는 것으로 간주될 수 있다. 일부 경우에, 제 2 채널(335)은 희생 재료(315)을 제거함으로써 형성될 수 있는 갭이라고도 지칭될 수 있다.
제 2 채널의 크기 및 형상은 도 3b과 관련하여 논의된 제 1 제조 동작에 기초할 수 있다. 예를 들어, 희생 재료(315)가 실질적인 직사각형 단면으로 에칭되는 경우, 제 1 표면(311-a), 제 2 표면(311-b) 및 전극 표면은 단면 관점으로부터 제 2 채널(335)의 실질적으로 u자형(u-shaped) 경계를 형성할 수 있다. 일부 경우에, 희생 재료(315)가 에칭되거나 제 2 채널의 상이한 기하학적 구조를 초래하는 제 1 채널(325)이 형성될 수 있다. 예를 들어, 희생 재료를 에칭 및 제거하면(예를 들어, 본 출원에서 설명된 바와 같이) 전극 표면(311)보다 상부 표면(예를 들어, 제 1 및 제 2 상부 표면(332))에서 더 넓을 수 있는 제 2 채널(335)의 기하학적 구조가 생성될 수 있다. 따라서, 채널에 증착된 메모리 재료는(예를 들어, 도 3e-g 와 관련하여 설명된 바와 같이) 전극 표면에 비해 절연 재료(330)의 상부 표면(332)에서 약간 더 넓은 메모리 셀을 형성할 수 있다. 일부 경우에, 이것은 메모리 재료를 포함하는 스택을 에칭함으로써 형성된 메모리 셀과 대비될 수 있고, 여기서 메모리 재료는 전극 표면(311)에 비해 절연 섹션(330)의 상부 표면(예를 들어, 상부 표면(332))에서 더 작은 단면을 가질 수 있다.
제 2 채널(335)의 크기를 제어함으로써 더 작은 메모리 셀들이 제조될 수 있다. 예를 들어, 제 2 채널(335)의 단면 크기를 제어하는 것은 희생 재료(315)을 포함하는 재료의 스택(300)(예를 들어, 도 3a-b와 관련하여 논의된)에서 수행되는 에칭 동작에 기초할 수 있다. 예를 들어, 제 1 채널들(325)을 서로 더 가깝게 에칭하거나 더 큰 단면적을 갖도록 제 1 채널들을 에칭함으로써 더 작은 메모리 셀이 형성될 수 있다. 일부 경우에, 더 작은 메모리 셀은 또한 재료 스택(300)에서 희생 재료(315)의 두께를 제어함으로써 형성될 수 있다.
도 3e는 본 출원에 개시된 예에 따른 메모리 구조를 형성하기 위한 제조 프로세스의 일부로서 증착 동작에 의해 형성된 제 4 구조(304)의 예의 단면도를 도시한다. 제 4 구조(304)는 제 3 구조(303) 위에 메모리 재료(340)를 증착함으로써 형성될 수 있다.
메모리 재료(340)는 제 3 구조(303)의 상부 표면을 코팅하여 제 4 구조(304)를 형성하는 PVD와 같은 증착 프로세스를 사용하여 증착될 수 있다. PVD 프로세스는 메모리 재료(340)의 바닥 표면과 상부 전극 표면(311) 사이의 거리(342)를 남기면서 제 2 채널(335)을 부분적으로 채운 메모리 재료(340)로 귀결될 수 있다. 예를 들어, 제 1 절연 섹션(330-a)과 제 2 절연 섹션(330-b) 사이의 단면 거리(343)는 충분히 작을 수 있고, 메모리 재료(340)는 2 개의 인접한 절연 섹션들(330) 사이에 부유(suspend)되고 전극(310)과 컨택하지 않는다. 이는 증착 프로세스 동안 메모리 재료(340)의 하나 이상의 특성에 기인할 수 있다. 예를 들어, 메모리 재료(340)의 점도, 표면 장력, 제 2 채널/갭의 깊이(예를 들어, 제 2 채널(335)), 증착 프로세스의 하나 이상의 양태(예를 들어, 상대 압력) 또는 이들의 조합은 메모리 재료(340)가 전극(310)과 컨택하는 것을 방지할 수 있다. 일부 경우에, 메모리 셀의 크기 감소는 메모리 재료(340)의 바닥 표면과 전극 표면(311) 사이의 거리(342)에 기여할 수 있다. 일부 예들에서, 거리(342)는 갭 또는 공극의 일부를 정의할 수 있다.
일부 경우에, PVD 프로세스는 메모리 재료(340)의 일부로서 실리콘 이산화물 성분을 포함할 수 있으며, 이는 다른 증착 프로세스(예를 들어, ALD)와 비교하여 메모리 재료의 불순물 또는 오염을 감소시킬 수 있다.
일부 경우에, PVD 프로세스는 정의된 두께의 메모리 재료를 제 3 구조(303) 상에 증착하기 위해 수행될 수 있다. 예를 들어, 메모리 재료(340)의 두께는 최종 메모리 셀 구성을 형성하기 위해 수행될 수 있는 하나 이상의 다운 스트림 프로세스에 기초할 수 있다. 일부 경우에, 메모리 재료는 본 출원에 설명된 칼코게나이드 재료를 포함할 수 있다.
도 3f는 본 출원에 개시된 예에 따른 메모리 구조를 형성하기 위한 제조 프로세스의 일부로서 재용융 동작(reflow operation)에 의해 형성된 제 5 구조(305)의 예의 단면도를 예시한다. 제 5 구조(305)는 메모리 재료(340)이 제 2 채널(335)을 채우고 전극(310)과 컨택하도록 재용융 동작을 수행하는 것으로 형성될 수 있다. 재용융 동작은 메모리 재료(340)는 전극 위에 부유된 메모리 재료(340)이 바닥 표면의 거리(342)를 이동하게 할 수 있다.
재용융 동작은 메모리 재료(340)를 가열하는 단계를 포함할 수 있다. 일부 경우에, 메모리 재료(340)는 재료의 하나 이상의 특성을 변형시키기 위해 가열될 수 있다. 예를 들어, 메모리 재료(340)는 메모리 재료(340)의 유리 전이 온도와 같은 전이 온도에 기초하여 정의된 온도로 가열될 수 있다. 일부 경우에, 메모리 재료는 메모리 재료를 제 2 채널(335) 내로 유동 또는 이동을 가능하게 하기 위해 유리 전이 온도를 초과하여 가열될 수 있다. 일부 경우에, 압력이 메모리 재료에 인가될 수 있다. 예를 들어, 가열 프로세스의 적어도 일부 동안 메모리 재료를 제 2 채널(335) 내로 유동시키거나 이동시키는 것을 돕기 위해 증가된 압력이 메모리 재료(340)에 인가될 수 있다.
메모리 재료(340)의 양은 각각의 제 2 채널(335)을 적어도 채우도록 증착될 수 있다(예를 들어, PVD 프로세스 동안). 따라서, 재용융 프로세스 후에, 메모리 재료는 전극(310)과 컨택하여 제 2 채널(335)을 절연 섹션(330)의 높이까지 채울 수 있다. 일부의 경우, 재용융 동작 후에, 제 2 채널(335), 메모리 재료(340)는 전극(310)에 컨택할 수 있고, 실질적으로 각각의 채널(335)을 채우고, 절연 섹션(330)의 상부 표면 위의 메모리 재료를 포함한다. 일부 경우에서, 제 2 채널(335)을 채우는 것은 메모리 재료(340)가 전극의 적어도 일부와 컨택하도록 제 2 채널(335)을 적어도 부분적으로 채우는 것을 포함할 수 있다. 일부 예에서, 재용융 동작 후, 메모리 재료(340)는 작은 공극, 갭 또는 다른 피처를 포함할 수 있다. 일부 예들에서, 제 2 채널(335)을 채우는 것은 전극의 일부와 컨택하고 실질적으로 채널(335)의 상부(예를 들어, 절연 섹션(330)의 상부 표면(332))으로 연장되는 메모리 재료(340)의 연속 부분을 포함할 수 있다. 일부 경우에, 메모리 재료(340)는 전극(310)과 컨택하고 후속 단계에서 증착된 전극(또는 다른 재료)이 메모리 재료(340)의 상부 표면에 컨택하도록 제 2 채널(335)의 적어도 일부 위로 연장될 수 있다. 추가적인 예들에서, 제 2 채널(335)을 채우는 것은 하나 이상의 정의된 파라미터들 내에서 메모리 상태를 신뢰성 있게 저장할 수 있는 메모리 재료(340)의 체적에서의 증착 및 재용융에 의존할 수 있다. 재용융 프로세스 후에, 각각의 제 2 채널(335)은(예를 들어, 희생 재료(315)를 제거함으로써 형성된) 메모리 재료(340)를 함유할 수 있다.
도 3g는 본 출원에 개시된 예에 따른 메모리 구조를 형성하기 위한 제조 프로세스의 일부로서에 에칭 백 동작(etch back operation)으로부터 형성된 제 6 구조(306)의 단면도를 도시한다. 제 6 구조(306)는 에칭 프로세스를 사용하여 형성되어 제 5 구조로부터 절연 섹션(330)을 커버하는 메모리 재료의 상부 층(340)을 제거할 수 있다. 절연 섹션들(330)을 노출시키기 위해 메모리 재료(340)의 상부 층을 제거하는 것은 절연 섹션들(예를 들어, 절연 섹션들(330))에 의해 분리된 다수의 개별 메모리 셀들(341)로 연속적인(또는 실질적으로 연속적인) 체적의 메모리 재료(340)를 분리할 수 있다.
에칭 절차 후에, 제 6 구조(306)는 교번하는 절연 섹션(330) 및 메모리 셀(341) 섹션을 가질 수 있다. 예를 들어, 제 1 절연 섹션(330-a) 및 제 2 절연 섹션(330-b)은 제 1 메모리 셀(341-a)의 대향 측면 상에 구조를 형성할 수 있다. 일부 경우에, 절연 섹션은 전도성 재료(309), 전극(310) 및 메모리 셀(341)을 포함하는 스택 섹션의 높이를 연장할 수 있다.
에칭 절차는 제 5 구조(305)의 상부 표면 상에서 수행되어 제 6 구조(306)를 형성할 수 있다. 예를 들어, 에칭 프로세스는 제 5 구조(305)의 상부 표면 전체에 걸쳐 수행될 수 있다. 이와 관련하여, 에칭은 메모리 셀들(341)을 형성하는 절연 섹션들(330) 둘 모두를 노출시키기 위해 제 5 구조(305)의 상부 표면으로부터 재료를 균일하게 제거할 수 있다. 일부 경우에, 에칭 프로세스는 제 6 구조(306)의 평평한 상부 표면(또는 거의 평평한 표면)을 남길 수 있다.
도 3h는 본 출원에 개시된 예에 따른 메모리 구조를 형성하기 위한 제조 프로세스의 일부로서 추가 증착 동작으로부터 형성된 제 7 구조(307)의 예의 단면도를 도시한다. 제 7 구조(307)는 제 6 구조(306) 상에 제 2 전극(345)을 증착한 후, 제 2 전극(345) 상에 전도성 재료(350)를 증착함으로써 형성될 수 있다.
제 2 전극(345)은 제 1 전극과 다른 재료와 동일할 수 있다. 제 2 전극(345)은 제 1 방향과 다른 제 2 방향을 따라 연장되는 전도성 라인을 형성하도록 증착될 수 있다. 예를 들어, 전극(310)은 제 1 세트의 워드 라인(예를 들어, 도 1을 참조하여 설명된 워드 라인(110))을 형성하는 전도성 재료(309)의 동일한 방향을 따라 연장될 수 있고, 제 2 전극(345)은 다수의 상이한 메모리 재료(340) 세그먼트를 가로 질러 연장될 수 있다. 일부 경우에, 전극(310)과 제 2 전극(345)은 서로에 관하여 직교 관계로 배치될 수있다. 이와 관련하여, 전극(310)은 제 1 세트의 메모리 셀(예를 들어, 메모리 재료(340) 세그먼트))과 컨택할 수 있고, 제 2 전극(345)은 제 1 세트의 메모리 셀과 다른 제 2 세트의 메모리 셀과 컨택할 수 있다. 일부 경우에, 다수의 제 2 전극(345)이 제 7 구조 상에 증착되거나 형성될 수 있다. 예를 들어, 다수의 제 2 전극(345)은 서로 평행하게 연장되는 전도성 라인으로서 배치될 수 있다.
제 2 전도성 재료(350)는 제 2 전극(345) 상에 증착되거나 형성될 수 있다. 제 2 전도성 재료(350)는 본 출원에 설명된 비트 라인(115)과 같은 메모리 어레이에서 비트 라인으로서 기능할 수 있는 전도성 라인의 세트를 형성할 수 있다. 제 2 전극(345)과 유사하게, 제 2 전도성 재료(350)는 전도성 재료(309)에 대해 상이한 배향으로 배치될 수 있다. 따라서, 전도성 재료(309)는 제 1 세트의 메모리 셀과 전기적으로 결합될 수 있고, 제 2 전도성 재료는 제 1 세트와 다른 제 2 세트의 메모리 셀과 결합될 수 있다.
도 4는 본 개시의 양태에 따른 메모리 구조를 형성하기 위한 기술을 지원하는 방법 또는 방법들(400)을 도시하는 흐름도를 도시한다. 방법(400)의 동작은 제조 시스템 또는 제조 시스템과 관련된 하나 이상의 제어기에 의해 구현될 수 있다. 일부 예에서, 하나 이상의 제어기는 설명된 기능을 수행하기 위해 제조 시스템의 하나 이상의 기능적 엘리먼트를 제어하기 위해 지시 세트를 실행할 수 있다. 추가적으로 또는 대안적으로, 하나 이상의 제어기는 특수 목적 하드웨어를 사용하여 설명된 기능의 양태를 수행할 수 있다.
405에서, 방법(400)은 재료 스택을 에칭하여 재료 스택을 섹션의 세트로 분할하는 제 1 채널 세트를 형성할 수 있고, 재료 스택은 전도성 라인, 제 1 전극 및 희생 재료를 포함한다. 405의 동작은 본 출원에서 설명된 방법에 따라 수행될 수 있다. 일부 경우에, 채널(325)은 수직 구조를 포함할 수 있으며, 이는 수직 전기적 연결(비아)과 동일하거나 유사할 수 있고 하나 이상의 실리콘 웨이퍼 또는 다이를 통과할 수 있다. 일부 예들에서, 채널들(325)은 메모리 어레이의 동일하거나 상이한 층들 상에 수평 구조들 또는 수직 및 수평 구조들을 포함할 수 있다. 일부 예들에서, 채널들(325)은 또한 하나 이상의 층을 따라 하나 이상의 트레이스를 포함하거나 비아와 같은 쓰루 실리콘 연결을 포함할 수 있다.
410에서, 방법(400)은 산화물 재료의 세트를 형성하기 위해 제 1 채널 세트 각각에서, 산화물 재료를 증착할 수 있다. 410의 동작은 본 출원에서 설명된 방법에 따라 수행될 수 있다.
415에서, 방법(400)은 희생 재료를 에칭하여 세트의 2 개의 산화물 재료와 제 1 전극 사이에 제 2 채널을 형성할 수 있다. 415의 동작은 본 출원에서 설명된 방법에 따라 수행될 수 있다.
420에서, 방법(400)은 2 개의 산화물 재료 및 제 2 채널 위에 메모리 재료를 증착할 수 있고, 메모리 재료는 메모리 재료와 제 1 전극 사이의 제 2 채널에서 공극을 생성한다. 420의 동작은 본 출원에서 설명된 방법에 따라 수행될 수 있다.
425에서, 방법(400)은 메모리 재료가 적어도 부분적으로 제 2 채널의 공극을 채우도록 하기 위해 메모리 재료를 가열할 수 있다. 425의 동작은 본 출원에서 설명된 방법에 따라 수행될 수 있다.
일부 예들에서, 본 출원에서 설명된 디바이스는 방법(400) 과 같은 방법 또는 방법들을 수행할 수 있다. 장치는 재료 스택을 에칭하여 재료 스택을 섹션 세트로 분할하는 제 1 채널 세트를 형성하는 단계, 재료 스택은 전도성 라인, 제 1 전극 및 희생 재료를 포함하고, 산화물 재료의 세트를 형성하기 위해 각각의 제 1 채널 세트에 산화물 재료를 증착시키는 단계, 희생 재료를을 에칭하여 세트의 2 개의 산화물 재료와 제 1 전극 사이에 제 2 채널을 형성하는 단계, 2 개의 산화물 재료 및 제 2 채널 위에 메모리 재료를 증착시키는 단계, 메모리 재료는 메모리 재료와 제 1 전극 사이의 제 2 채널에서 공극을 생성하고, 및 메모리 재료를 가열하여 메모리 재료가 제 2 채널의 공극을 적어도 부분적으로 채우도록 하는 단계를 위한 특징들, 수단들 또는 지시들(예를 들어, 프로세서에 의해 실행 가능한 지시들을 저장하는 비 일시적 컴퓨터 판독 가능 매체)을 포함할 수 있다.
본 출원에 설명된 방법(400) 및 장치의 일부 예는 메모리 재료를 가열한 후 산화물 재료 세트의 표면을 노출시키기 위해 메모리 재료를 에칭하기 위한 동작, 특징, 수단 또는 지시를 더 포함할 수 있다. 본 출원에 설명된 방법(400) 및 장치의 일부 예는 산화물 재료 세트 사이에서 메모리 재료의 섹션을 노출시키기 위해 메모리 재료를 에칭하기 위한 동작, 특징, 수단 또는 지시를 더 포함할 수 있다. 본 출원에 설명된 방법(400) 및 장치의 일부 예는 산화물 재료 및 메모리 재료 세트의 표면 위에 제 2 전극을 증착하는 단계, 제 2 전극은 메모리 재료와 결합되고 및 제 2 전극 위에 디지트 라인을 증착하는 단계를 위한 동작, 특징, 수단 또는 지시를 더 포함할 수 있다. 본 출원에 설명된 방법(400) 및 장치의 일부 예는 희생 재료를 에칭함으로써 생성된 제 2 채널의 전체 공간을 채우지 않고 메모리 재료가 제 2 채널을 커버하게 하는 메모리 재료를 증착하기 위한 동작, 특징, 수단 또는 지시를 더 포함할 수 있다. 본 출원에 설명된 방법(400) 및 장치의 일부 예는 메모리 재료를 가열하는 지속 기간의 적어도 일부 동안 메모리 재료에 압력을 인가하는 단계를 위한 동작, 특징, 수단 또는 지시를 더 포함할 수 있다.
본 출원에 설명된 방법(400) 및 장치의 일부 예는 제 1 전극을 전도성 라인 상에 증착하고 희생 재료를 제 1 전극 상에 증착함으로써 재료 스택을 형성하는 단계를 위한 동작, 특징, 수단 또는 지시를 더 포함할 수 있다. 본 출원에 설명된 방법(400) 및 장치의 일부 예에서, 메모리 재료를 가열하는 단계는 재용융 프로세스를 수행하는 단계를 포함한다. 본 출원에 설명된 방법(400) 및 장치의 일부 예에서, 희생 재료를 에칭하는 것은 습식 에칭 프로세스를 수행하기 위한 동작, 특징, 수단 또는 지시를 포함할 수 있다.
본 출원에 설명된 방법(400) 및 장치의 일부 예는 물리적 기상 증착 프로세스를 포함하는 메모리 재료를 증착하기 위한 동작, 특징, 수단 또는 지시를 더 포함할 수 있다. 본 출원에 설명된 방법(400) 및 장치의 일부 예에서, 메모리 재료는 실리콘 이산화물 재료 및 칼코게나이드 재료를 포함한다. 본 출원에 설명된 방법(400) 및 장치의 일부 예는 메모리 재료의 유리 전이 온도에 기초할 수 있는 메모리 재료를 가열하기 위한 동작, 특징, 수단 또는 지시를 더 포함할 수 있다.
본 출원에 설명된 방법(400) 및 장치의 일부 예에서, 희생 재료는 재료 스택의 상부 층을 포함한다. 본 출원에 설명된 방법(400) 및 장치의 일부 예에서, 희생 재료는 실리콘 질화물 재료를 포함한다.
도 5는 본 개시의 양태에 따른 메모리 구조를 형성하기 위한 기술을 지원하는 방법 또는 방법들(500)을 도시하는 흐름도를 도시한다. 방법(500)의 동작은 제조 시스템 또는 제조 시스템과 관련된 하나 이상의 제어기에 의해 구현될 수 있다. 일부 예에서, 하나 이상의 제어기는 설명된 기능을 수행하기 위해 제조 시스템의 하나 이상의 기능적 엘리먼트를 제어하기 위해 지시 세트를 실행할 수 있다. 추가적으로 또는 대안적으로, 하나 이상의 제어기는 특수 목적 하드웨어를 사용하여 설명된 기능의 양태를 수행할 수 있다.
505에서, 방법(500)은 재료 스택을 섹션의 세트로 분할하는 제 1 갭의 세트를 형성할 수 있으며, 재료 스택은 재료 스택의 상부 층으로서 희생 재료를 포함하는 다수의 층을 포함한다. 505의 동작은 본 출원에서 설명된 방법에 따라 수행될 수 있다.
510에서, 방법(500)은 절연 섹션 세트를 형성하는 제 1 갭들의 세트에 절연 재료를 증착할 수 있다. 510의 동작은 본 출원에서 설명된 방법에 따라 수행될 수 있다.
515에서, 방법(500)은 희생 재료를 제거하여 세트의 2 개의 절연 섹션과 재료 스택의 전극 재료 사이에 제 2 갭을 형성할 수 있다. 515의 동작은 본 출원에서 설명된 방법에 따라 수행될 수 있다.
520에서, 방법(500)은 2 개의 절연 섹션과 컨택하고 제 2 갭을 커버하는 메모리 재료를 증착할 수 있고, 메모리 재료의 바닥 표면은 전극 재료의 상부 표면으로부터 소정 거리만큼 분리된다. 520의 동작은 본 출원에서 설명된 방법에 따라 수행될 수 있다.
525에서, 방법(500)은 재용융 프로세스를 수행하여 메모리 재료의 바닥 표면이 제 2 갭에서 전극 재료의 상부 표면과 적어도 부분적으로 컨택하게 할 수 있다. 525의 동작은 본 출원에서 설명된 방법에 따라 수행될 수 있다.
일부 실시예에서, 본 출원에 설명된 장치는 방법 또는 방법들 예컨대, 방법(500)을 수행할 수 있다. 장치는 재료 스택을 섹션의 세트로 분할하는 제 1 갭의 세트를 형성하는 단계, 재료 스택은 재료 스택의 상부 층으로서 희생 재료를 포함하는 다수의 층을 포함하고, 절연 섹션의 세트를 형성하기 위해 제 1 갭 세트에 절연 재료를 증착하는 단계, 희생 재료를 제거하여 세트의 2 개의 절연 섹션과 재료 스택의 전극 재료 사이에 제 2 갭을 형성하는 단계, 2 개의 절연 섹션과 캔택하는 메모리 재료를 증착하고 제 2 갭을 커버하는 단계, 메모리 재료의 바닥 표면은 전극 재료의 상부 표면으로부터 소정 거리만큼 분리되고, 재용융 프로세스를 수행하여 메모리 재료의 바닥 표면이 제 2 갭에 전극 재료의 상부 표면과 적어도 부분적으로 컨택하게 하는 단계를 위한 특징들, 수단들 또는 명령들(예를 들어, 프로세서에 의해 실행 가능한 지시들을 저장하는 비 일시적 컴퓨터 판독 가능 매체)을 포함할 수 있다.
본 출원에 설명된 방법(500) 및 장치의 일부 예에서, 재료의 스택은 전극 재료의 제 1 표면에 결합된 전도성 라인 및 전극 재료의 제 2 표면에 결합된 희생 재료를 포함한다.
본 출원에 설명된 방법(500) 및 장치의 일부 예에서, 재용융 프로세스를 수행하는 단계는 재용융 프로세스의 적어도 일부 동안 메모리 재료에 열 에너지를 인가하는 단계 및 재용융 프로세스의 적어도 일부 동안 메모리 재료에 압력을 인가하는 단계를 위한 동작, 특징, 수단 또는 지시를 더 포함할 수 있다. 본 출원에 설명된 방법(500) 및 장치의 일부 예는 재용융 프로세스를 수행한 후에 메모리 섹션의 일부를 제거하여 절연 섹션의 세트의 표면을 노출시키기 위한 단계를 위한 동작, 특징, 수단 또는 지시를 더 포함할 수 있다.
본 출원에 설명된 방법(500) 및 장치의 일부 예에서, 메모리 재료를 증착한 후 메모리 재료의 바닥 표면과 전극 재료의 상부 표면 사이의 거리는 2 개의 절연 섹션 사이의 제 2 거리에 기초할 수 있다. 본 출원에 설명된 방법(500) 및 장치의 일부 예는 메모리 재료가 2 개의 절연 섹션의 적어도 상부 표면의 높이까지 제 2 갭을 채우게 하는 재용융 프로세스를 수행하는 단계를 위한 동작, 특징, 수단 또는 지시를 더 포함할 수 있다. 본 출원에 설명된 방법(500) 및 장치의 일부 예에서, 재용융 프로세스를 수행하는 단계는 메모리 재료가 제 2 갭의 전체 체적을 채우도록 한다.
본 출원에서 설명된 방법들은 가능한 구현예들을 설명하고, 동작들 및 단계들은 재배치되거나 달리 수정될 수 있고 다른 구현들이 가능하다는 것에 주목해야 한다. 또한, 둘 이상의 방법으로부터의 부분들이 조합될 수 있다.
장치가 설명된다. 이 장치는 산화물 재료의 세트를 형성하기 위해 각각의 제 1 채널 세트에 산화물 재료를 증착시키는 단계, 희생 재료를 에칭하여 세트의 2 개의 산화물 재료와 제 1 전극 사이에 제 2 채널을 형성하는 단계, 2 개의 산화물 재료 및 제 2 채널 위에 메모리 재료를 증착하는 단계, 메모리 재료는 메모리 재료와 제 1 전극 사이의 제 2 채널에 공극을 생성하고, 및 메모리 재료를 가열하여 메모리 재료가 제 2 채널의 공극을 적어도 부분적으로 채우도록 하는 단계에 의해 형성된 메모리 셀을 포함할 수 있다.
일부 예는 가열 후 메모리 재료를 에칭하여 산화물 재료의 세트의 표면을 노출시키는 단계를 더 포함할 수 있다. 일부 예는 산화물 재료 및 메모리 재료 세트의 표면 위에 제 2 전극을 증착하는 단계, 제 2 전극은 메모리 재료와 결합되고 및 제 2 전극 위에 디지트 라인을 증착하는 단계를 더 포함할 수 있다. 일부 예는 메모리 재료를 증착하여 메모리 재료가 제 2 채널의 전체 공간을 채우지 않고 제 2 채널을 커버하도록 하는 단계를 더 포함할 수 있다.
본 출원에 설명된 정보 및 신호는 다양한 상이한 기술 및 기술들 중 임의의 것을 사용하여 표현될 수 있다. 예를 들어, 상기 설명 전반에 걸쳐 참조될 수 있는 데이터, 지시, 명령, 정보, 신호, 비트, 심볼 및 칩은 전압, 전류, 전자파, 자기장 또는 입자, 광 필드 또는 입자, 또는 이들의 임의의 조합으로 나타낼 수 있다. 일부 도면은 신호를 단일 신호로 예시할 수 있다; 그러나, 신호는 신호들의 버스를 나타낼 수 있음을 당업자는 이해할 것이며, 여기서 버스는 다양한 비트 폭을 가질 수 있다.
본 출원에서 사용되는 용어 "가상 접지(virtual ground)"는 대략 0 볼트(0V)의 전압으로 유지되지만 접지와 직접 결합되지 않은 전기 회로의 노드를 지칭한다. 따라서, 가상 접지의 전압은 일시적으로 변동을 거듭하고, 정상 상태에서 약 0V로 리턴할 수 있다. 가상 접지는 연산 증폭기 및 저항기로 구성된 전압 분배기와 같은 다양한 전자 회로 소자들을 사용하여 구현될 수 있다. 다른 구현들도 또한 가능하다. "가상 접지” 또는 "가상으로 접지된"는 약 0V에 연결된 것을 의미한다.
"전자 통신", "전도성 컨택", "연결된” 및 "결합된"이라는 용어는 컴포넌트들 간의 신호 흐름을 지원하는 컴포넌트들 간의 관계를 지칭할 수 있다. 임의의 시간에 컴포넌트 사이에 신호의 흐름을 지원할 수 있는 컴포넌트 사이에 임의의 전도성 경로가 있는 경우, 컴포넌트는 서로 전자 통신한다고(또는 전도성 컨택 또는 연결 또는 결합) 간주된다. 임의의 주어진 시간에, 서로 전자 통신하는(또는 전도성 컨택 또는 연결 또는 결합되는) 컴포넌트들 간의 전도성 경로는 연결된 컴포넌트를 포함하는 디바이스의 동작에 기초한 개방 회로 또는 폐쇄 회로일 수 있다. 연결된 컴포넌트 사이의 전도성 경로는 컴포넌트 사이의 직접 전도성 경로일 수 있거나, 연결된 컴포넌트 사이의 전도성 경로는 스위치, 트랜지스터 또는 다른 컴포넌트와 같은 중간 컴포넌트를 포함할 수 있는 간접 전도성 경로일 수 있다. 일부 경우에서, 연결된 컴포넌트들 사이의 신호 흐름은 예를 들어, 스위치 또는 트랜지스터와 같은 하나 이상의 중간 컴포넌트를 사용하여 임의 시간 동안 중단될 수 있다.
"결합(coupling)"이라는 용어는 신호가 현재 전도성 경로를 통해 컴포넌트들 사이에서 통신될 수 없는 컴포넌트들 사이의 개방 회로 관계로부터 신호가 전도성 경로를 통해 컴포넌트 사이에서 통신될 수 있는 컴포넌트들 사이의 폐쇄 회로 관계로 이동하는 상태를 지칭한다. 제어기와 같은 컴포넌트가 다른 컴포넌트를 함께 결합하면, 이전에 신호가 흐르지 않은 전도성 경로를 통해 다른 컴포넌트간에 신호가 흐르도록 하는 변화를 컴포넌트는 개시한다.
용어 "절연된(isolated)"는 신호가 컴포넌트들 사이에서 현재는 흐르게 할 수 없는 컴포넌트 사이의 관계를 지칭한다. 컴포넌트는 그것들 사이에서 개방 회로가 있는 경우 서로 절연된다. 예를 들어, 컴포넌트 사이에 위치된 스위치에 의해 분리된 두 개의 컴포넌트는 스위치가 개방될 때 서로 절연된다. 제어기가 두 컴포넌트를 서로 절연시키면, 제어기는 이전에 신호가 흐르도록 허용한 전도성 경로를 사용하여 컴포넌트간에 신호가 흐르는 것을 방지하는 변경에 영향을 미친다.
본 출원에 사용된 용어 "층(layer)"은 기하학적 구조의 계층(stratum) 또는 시트(sheet)를 지칭한다. 각각의 층은 3 차원(예를 들어, 높이, 폭 및 깊이)을 가질 수 있고 표면의 적어도 일부를 커버할 수 있다. 예를 들어, 층은 3 차원 구조일 수 있고, 여기서 2개의 차원은 제 3 차원보다 크다(예를 들어, 박막). 층들은 상이한 엘리먼트들, 컴포넌트들, 및/또는 재료들을 포함할 수 있다. 일부 경우에, 하나의 층은 두개 이상의 서브 층들로 구성될 수 있다. 첨부된 도면 중 일부에서, 3 차원 층의 2개의 차원은 예시의 목적으로 도시된다.
본 출원에 사용된 용어 "전극(electrode)"은 전기 도전체를 지칭할 수 있고, 일부 경우에서, 메모리 어레이의 메모리 셀 또는 다른 컴포넌트에 대한 전기 컨택으로서 사용될 수 있다. 전극은 메모리 어레이의 엘리먼트 또는 컴포넌트 사이에 전도성 경로를 제공하는 트레이스, 와이어, 전도성 라인, 전도성 층등을 포함할 수 있다.
메모리 어레이를 포함하여, 본 출원에 논의된 디바이스들은 실리콘, 게르마늄, 실리콘-게르마늄 합금, 갈륨 아세나이드, 갈륨 질화물 등과 같은 반도체 기판 상에 형성될 수 있다. 일부 경우에, 기판은 반도체 웨이퍼이다. 다른 경우에, 기판은 실리콘-온-글라스(SOG) 또는 실리콘-온-사파이어(SOP)와 같은 SOI(silicon-on-insulator) 기판 또는 다른 기판상의 반도체 재료의 에피택셜 층일 수 있다. 기판, 또는 기판의 서브-영역의 전도성은 인, 붕소 또는 비소를 포함하지만 이에 한정되지 않는 다양한 화학 종을 사용하여 도핑을 통해 제어될 수 있다. 도핑은 기판의 초기 형성 또는 성장 동안, 이온 주입에 의해 또는 임의의 다른 도핑 수단에 의해 수행될 수 있다.
본 출원에서 논의된 스위칭 컴포넌트 또는 트랜지스터들은 전계 효과 트랜지스터(FET)를 대표할 수 있고, 소스, 드레인 및 게이트를 포함하는 3 단자 디바이스를 포함할 수 있다. 단자는 전도성 재료, 예를 들어, 금속을 통해 다른 전자 엘리먼트에 연결될 수 있다. 소스 및 드레인은 전도성일 수 있고, 고농도로 도핑된, 예를 들어, 축퇴된 반도체 영역을 포함할 수 있다. 소스 및 드레인은 저농도로 도핑된 반도체 영역 또는 채널에 의해 분리될 수 있다. 만약 채널이 n 형(즉, 다수 캐리어가 전자)인 경우, FET는 n 형 FET로 지칭될 수 있다. 채널이 p 형(즉, 다수 캐리어가 홀(hole)인 경우)인 경우, FET는 p 형 FET로 지칭될 수 있다. 채널은 절연 게이트 산화물에 의해 캡핑(cap)될 수 있다. 채널 전도성은 게이트에 전압을 인가함으로써 제어될 수 있다. 예를 들어, 양의 전압 또는 음의 전압을 각각 n 형 FET 또는 p 형 FET에 인가하면 채널이 전도성이 될 수 있다. 트랜지스터는 트랜지스터의 임계 전압보다 크거나 같은 전압이 트랜지스터 게이트에 인가될 때 "온" 또는 "활성화" 될 수 있다. 트랜지스터의 임계 전압보다 낮은 전압이 트랜지스터 게이트에 인가될 때, 트랜지스터는 "오프" 또는 "비활성화" 될 수 있다.
첨부된 도면과 관련하여 본 출원에서 설명된 설명은 예시적인 구성을 설명하고 청구 범위의 범위 내에 있거나 구현될 수있는 모든 예들을 나타내지는 않는다. 본 출원에서 사용된 용어 "예시적인"는 "예시, 인스턴스 또는 예증으로서의 역할을 하는"을 의미하는 것이지 "바람직한" 또는 "다른 예들에 비하여 유리한"것을 의미하지는 않는다. 상세한 설명은 설명된 기술의 이해를 제공하는 구체적인 세부 사항을 포함한다. 그러나, 이들 기술은 이들 특정 세부 사항 없이 실시될 수 있다. 일부 예에서, 주지의 구조 및 디바이스는 설명된 예의 개념을 모호하게 하는 것을 피하기 위해 블록도 형태로 도시된다.
첨부된 도면에서, 유사한 컴포넌트 또는 피처는 동일한 참조 라벨을 가질 수 있다. 더구나, 동일한 유형의 다양한 컴포넌트는 유사한 컴포넌트를 구별하는 대시(dash) 및 제 2 라벨에 의해 참조 레이블을 따라서 구별될 수 있다. 제 1 참조 라벨만이 명세서에서 사용되는 경우, 제 2 참조 라벨과 무관하게 동일한 제 1 참조 라벨을 갖는 유사한 컴포넌트들 중 임의의 하나에 설명이 적용될 수 있다.
본 출원에 설명된 정보 및 신호는 다양한 상이한 기술 및 기술들 중 임의의 것을 사용하여 표현될 수 있다. 예를 들어, 상기 설명 전반에 걸쳐 참조될 수 있는 데이터, 지시, 명령, 정보, 신호, 비트, 심볼 및 칩은 전압, 전류, 전자파, 자기장 또는 입자, 광 필드 또는 입자, 또는 이들의 임의의 조합으로 나타낼 수 있다.
본원의 개시와 관련하여 설명된 다양한 예시적인 블록 및 모듈은 본 출원에 설명된 기능을 수행하도록 디자인된 범용 프로세서, DSP(digital signal processor), ASIC(application-specific integrated circuit), 필드 프로그래밍 가능 게이트 어레이(FPGA), 또는 다른 프로그램 가능 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 컴포넌트, 또는 이들의 임의의 조합로 구현되거나 수행될 수 있다. 범용 프로세서는 마이크로 프로세서일 수 있지만, 대안적으로, 프로세서는 임의의 프로세서, 제어기, 마이크로 제어기 또는 상태 기계일 수 있다. 프로세서는 또한 컴퓨팅 디바이스(예를 들어, DSP 및 마이크로 프로세서, 다중 마이크로 프로세서, DSP 코어와 관련된 하나 이상의 마이크로 프로세서, 또는 임의의 다른 구성)의 조합으로서 구현될 수 있다.
본 출원에 설명된 기능들은 하드웨어, 프로세서에 의해 실행되는 소프트웨어, 펌웨어 또는 이들의 임의의 조합으로 구현될 수 있다. 만약 프로세서에 의해 실행되는 소프트웨어로 구현되는 경우, 기능들은 컴퓨터 판독 가능 매체 상에 하나 이상의 명령 또는 코드로서 저장되거나 송신될 수 있다. 다른 예들 및 구현예는 본 개시 및 첨부된 청구 범위의 범위 내에 있다. 예를 들어, 소프트웨어의 특성으로 인해, 전술한 기능은 프로세서, 하드웨어, 펌웨어, 하드와이어링 또는 이들의 임의의 조합에 의해 실행되는 소프트웨어를 사용하여 구현될 수 있다. 기능들을 구현하는 피처들은 또한 기능들의 부분들이 상이한 물리적 위치들에서 구현되도록 분포되는 것을 포함하여 다양한 위치에 물리적으로 위치될 수 있다. 또한, 청구항들에서를 포함한, 본 출원에서 사용되는, 아이템들의 리스트(예를 들면, "~ 중 적어도 하나" 또는 " ~ 중 하나 이상"과 같은 어구에 의해 시작된 아이템들의 리스트)에서 사용되는 "또는"은 예를 들면, A, B, 또는 C 중 적어도 하나의 리스트가 A 또는 B 또는 C 또는 AB 또는 AC 또는 BC 또는 ABC(즉, A 및 B 및 C)를 의미하도록 포괄적 리스트를 나타낸다. 또한, 본 출원에 사용되는, 어구 "~에 기초한"는 폐쇄된 조건 세트에 대한 참조로 해석되어서는 안 된다. 예를 들어, "조건 A에 기초한" 것으로 설명된 예시적인 단계는 본 개시의 범위를 벗어나지 않고 조건 A 및 조건 B 둘 모두에 기초할 수 있다. 다시 말해서, 본 출원에 사용되는, 어구 "에 기초한"는 "적어도 부분적으로 기초를 두어"라는 어구와 동일한 방식으로 해석되어야 한다.
본 출원에서의 설명은 당업자가 본 발명을 실시하거나 이용할 수 있도록 제공된다. 당해 기술 분야의 당업자는 본 개시에 대한 다양한 수정을 알 수 있을 것이며, 본 출원에 정의된 포괄적인 원리는 본 개시의 범위를 벗어나지 않고 다른 변형에 적용될 수 있다. 따라서, 본 개시는 본 출원에서 설명된 예 및 디자인에 한정되지 않고, 본 출원에 개시된 원리 및 새로운 피처들과 일치하는 가장 넓은 범위가 부여될 것이다.

Claims (25)

  1. 방법에 있어서,
    재료 스택을 에칭하여, 복수의 섹션으로 재료 스택을 분할하는 복수의 제 1 채널을 형성하는 단계로서, 상기 재료 스택은 전도성 라인, 제 1 전극 및 희생 재료를 포함하는, 상기 복수의 제 1 채널을 형성하는 단계;
    상기 복수의 제 1 채널 각각에 산화물 재료를 증착하여 복수의 산화물 재료를 형성하는 단계;
    희생 재료(sacrificial material)를 에칭하여 복수의 산화물 재료 중 2 개의 산화물 재료와 제 1 전극 사이에 제 2 채널을 형성하는 단계;
    상기 2 개의 산화물 재료 및 상기 제 2 채널 위에 메모리 재료를 증착하는 단계로서, 상기 메모리 재료는 상기 메모리 재료와 상기 제 1 전극 사이의 상기 제 2 채널에 공극(void)을 생성하는, 상기 메모리 재료를 증착하는 단계; 및
    상기 메모리 재료를 가열하여 상기 메모리 재료가 제 2 채널의 공극을 적어도 부분적으로 채우도록(fill)하는 단계를 포함하는, 방법.
  2. 제 1 항에 있어서,
    상기 메모리 재료를 가열한 후 상기 복수의 산화물 재료의 표면을 노출시키기 위해 상기 메모리 재료를 에칭하는 단계를 더 포함하는, 방법.
  3. 제 2 항에 있어서,
    상기 메모리 재료를 에칭하는 단계는 상기 복수의 산화물 재료 사이에서 상기 메모리 재료의 섹션을 노출시키는, 방법.
  4. 제 2 항에 있어서,
    상기 복수의 산화물 재료 및 상기 메모리 재료의 표면 위에, 상기 메모리 재료와 결합된 제 2 전극을 증착하는 단계; 및
    상기 제 2 전극 위에 디지트 라인을 증착하는 단계를 더 포함하는, 방법.
  5. 제 1 항에 있어서,
    상기 메모리 재료를 증착하는 단계는, 상기 희생 재료를 에칭함으로써 생성된 제 2 채널의 전체 공간을 채우지 않고 상기 메모리 재료가 상기 제 2 채널을 커버하게 하는, 방법.
  6. 제 1 항에 있어서,
    상기 메모리 재료를 가열하는 지속 기간의 적어도 일부 동안 상기 메모리 재료에 압력을 인가하는 단계를 더 포함하는, 방법.
  7. 제 1 항에 있어서,
    재료 스택을 형성하는 단계로서,
    상기 전도성 라인을 증착하는 단계;
    상기 전도성 라인 상에 상기 제 1 전극을 증착하는 단계; 및
    상기 제 1 전극 상에 상기 희생 재료를 증착하는 단계에 의해, 상기 재료 스택을 형성하는 단계를 더 포함하는, 방법.
  8. 제 1 항에 있어서, 상기 메모리 재료를 가열하는 단계는 재용융 프로세스(reflow process)를 수행하는 단계를 포함하는, 방법.
  9. 제 1 항에 있어서,
    상기 희생 재료를 에칭하는 것은 습식 에칭 프로세스를 수행하는 단계를 포함하는, 방법.
  10. 제 1 항에 있어서,
    상기 메모리 재료를 증착하는 단계는 물리적 기상 증착 프로세스를 포함하는, 방법.
  11. 제 1 항에 있어서, 상기 메모리 재료는 실리콘 이산화물 재료 및 칼코게나이드 재료를 포함하는, 방법.
  12. 제 1 항에 있어서,
    상기 메모리 재료를 가열하는 것은 상기 메모리 재료의 유리 전이 온도에 적어도 부분적으로 기초하는, 방법.
  13. 제 1 항에 있어서, 상기 희생 재료는 상기 재료 스택의 상부 층을 포함하는, 방법.
  14. 제 1 항에 있어서, 상기 희생 재료는 실리콘 질화물 재료를 포함하는, 방법.
  15. 장치에 있어서,
    메모리 셀을 포함하되, 상기 메모리 셀은,
    재료 스택을 에칭하여, 복수의 섹션으로 재료 스택을 분할하는 복수의 제 1 채널을 형성하는 단계로서, 상기 재료 스택은 전도성 라인, 제 1 전극 및 희생 재료를 포함하는, 상기 복수의 제 1 채널을 형성하는 단계;
    상기 복수의 제 1 채널 각각에 산화물 재료를 증착하여 복수의 산화물 재료를 형성하는 단계;
    희생 재료를 에칭하여 복수의 산화물 재료 중 2 개의 산화물 재료와 제 1 전극 사이에 제 2 채널을 형성하는 단계;
    상기 2 개의 산화물 재료 및 상기 제 2 채널 위에 메모리 재료를 증착하는 단계로서, 상기 메모리 재료는 상기 메모리 재료와 상기 제 1 전극 사이의 상기 제 2 채널에 공극을 생성하는, 상기 메모리 재료를 증착하는 단계; 및
    상기 메모리 재료를 가열하여 상기 메모리 재료가 제 2 채널의 공극을 적어도 부분적으로 채우도록하는 단계에 의해, 형성되는, 장치.
  16. 제 15 항에 있어서, 상기 메모리 셀은,
    상기 복수의 산화물 재료의 표면을 노출시키기 위해 가열한 후 상기 메모리 재료를 에칭하는 단계에 의해 추가로 형성되는, 장치.
  17. 제 16 항에 있어서, 상기 메모리 셀은,
    상기 복수의 산화물 재료 및 상기 메모리 재료의 표면 위에, 상기 메모리 재료와 결합된 제 2 전극을 증착하는 단계; 및
    상기 제 2 전극 위에 디지트 라인을 증착하는 단계에 의해 추가로 형성되는, 장치.
  18. 제 15 항에 있어서,
    상기 메모리 재료를 증착하는 단계는 상기 제 2 채널의 전체 공간을 채우지 않고 상기 메모리 재료가 상기 제 2 채널을 커버하게 하는, 장치.
  19. 방법에 있어서,
    재료 스택을 복수의 섹션으로 분할하는 복수의 제 1 갭을 형성하는 단계로서, 상기 재료 스택은 상기 재료 스택의 상부 층으로서 희생 재료를 포함하는 다수의 층을 포함하는, 상기 복수의 제 1 갭을 형성하는 단계;
    상기 복수의 제 1 갭 내에 절연 재료를 증착하여 복수의 절연 섹션을 형성하는 단계;
    상기 희생 재료를 제거하여 복수의 절연 섹션 중 2 개의 절연 섹션과 재료 스택의 전극 재료 사이에 제 2 갭을 형성하는 단계;
    상기 2 개의 절연 섹션과 컨택하는 메모리 재료를 증착하고 상기 제 2 갭을 커버하는 단계로서, 상기 메모리 재료의 바닥 표면은 상기 전극 재료의 상부 표면으로부터 소정 거리만큼 분리되는, 상기 메모리 재료를 증착하고 상기 제 2 갭을 커버하는 단계; 및
    재용융 프로세스를 수행하여 상기 메모리 재료의 바닥 표면이 상기 제 2 갭의 상기 전극 재료의 상부 표면과 적어도 부분적으로 컨택하게 하는 단계를 포함하는, 방법.
  20. 제 19 항에 있어서, 상기 재료의 스택은 상기 전극 재료의 제 1 표면에 결합된 전도성 라인 및 상기 전극 재료의 제 2 표면에 결합된 희생 재료를 포함하는, 방법.
  21. 제 19 항에 있어서, 상기 재용융 프로세스를 수행하는 것은,
    상기 재용융 프로세스의 적어도 일부 동안 열 에너지를 상기 메모리 재료에 인가하는 단계; 및
    상기 재용융 프로세스의 적어도 일부 동안 상기 메모리 재료에 압력을 인가하는 단계를 더 포함하는, 방법.
  22. 제 19 항에 있어서,
    상기 재용융 프로세스를 수행한 후에 상기 메모리 재료의 일부를 제거하여 상기 복수의 절연 섹션의 표면을 노출시키는 단계를 더 포함하는, 방법.
  23. 제 19 항에 있어서, 상기 메모리 재료를 증착한 후 상기 메모리 재료의 바닥 표면과 상기 전극 재료의 상부 표면 사이의 거리는 상기 2 개의 절연 섹션들 사이의 제 2 거리에 적어도 부분적으로 기초하는, 방법.
  24. 제 19 항에 있어서,
    상기 재용융 프로세스를 수행하는 것은 상기 메모리 재료가 상기 2 개의 절연 섹션의 적어도 상부 표면의 높이까지 제 2 갭을 채우게 하는, 방법.
  25. 제 19 항에 있어서, 상기 재용융 프로세스를 수행하는 것은 상기 메모리 재료가 제 2 갭의 전체 체적을 채우게 하는, 방법.
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