CN101110467A - 具有阶梯式编程特性的相变存储单元 - Google Patents

具有阶梯式编程特性的相变存储单元 Download PDF

Info

Publication number
CN101110467A
CN101110467A CNA2007101303868A CN200710130386A CN101110467A CN 101110467 A CN101110467 A CN 101110467A CN A2007101303868 A CNA2007101303868 A CN A2007101303868A CN 200710130386 A CN200710130386 A CN 200710130386A CN 101110467 A CN101110467 A CN 101110467A
Authority
CN
China
Prior art keywords
phase
electrode
change
change material
memory cell
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2007101303868A
Other languages
English (en)
Other versions
CN101110467B (zh
Inventor
托马斯·哈普
扬·鲍里斯·菲利普
Original Assignee
Qimonda North America Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qimonda North America Corp filed Critical Qimonda North America Corp
Publication of CN101110467A publication Critical patent/CN101110467A/zh
Application granted granted Critical
Publication of CN101110467B publication Critical patent/CN101110467B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5678—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using amorphous/crystalline phase transition storage elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Patterning of the switching material
    • H10N70/063—Patterning of the switching material by etching of pre-deposited switching material layers, e.g. lithography
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Patterning of the switching material
    • H10N70/066—Patterning of the switching material by filling of openings, e.g. damascene method
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8825—Selenides, e.g. GeSe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/884—Other compounds of groups 13-15, e.g. elemental or compound semiconductors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0078—Write using current through the cell

Abstract

一种存储单元，包括第一电极、第二电极、以及第一电极与第二电极之间的相变材料。相变材料具有阶梯式编程特性。

Description

具有阶梯式编程特性的相变存储单元
技术领域
本专利申请与在同日提出申请的名为“PHASE CHANGEMEMORY CELL HAVING A STEP-LIKE PROGRAMMINGCHARACTERISTIC”的第11/488,313号美国专利申请(律师文件编号I331.302.101)和名为“PHASE CHANGE MEMORY CELLHAVING A STEP-LIKE PROGRAMMING CHARACTERISTIC”的第11/488,422号美国专利申请(律师文件编号I331.304.101)有关，其内容结合于此作为参考。
背景技术
一种类型的存储器是电阻式存储器(resistive memory)。电阻式存储器利用存储元件的电阻值来存储一个或多个比特的数据。例如，被编程为具有高电阻值的存储元件可以表示逻辑“1”数据比特值，被编程为具有低电阻值的存储元件可以表示逻辑“0”数据比特值。通过向存储元件施加电压脉冲或电流脉冲来对存储元件的电阻值进行电切换。一种类型的电阻式存储器是相变存储器。相变存储器使用了用于电阻式存储元件的相变材料。
相变存储器基于呈现出至少两种不同状态的相变材料。可以在存储单元中使用相变材料来存储多个比特的数据。可以将相变材料的状态称为非晶态和晶态。由于非晶态通常呈现出高于晶态的电阻率，所以可以辨别这些状态。通常，非晶态包括较无序的原子结构，而晶态包括较有序的晶格。有些相变材料呈现出不止一种晶态，例如，面心立方体(FCC)态和六方最密堆积(HCP)态。这两种晶态具有不同的电阻率，并可以被用来存储多个比特的数据。在下列描述中，非晶态通常指具有较高电阻率的状态，晶态通常指具有较低电阻率的状态。
相变材料的相变是可逆的。这样，存储器可以响应于温度变化从非晶态变为晶态和从晶态变为非晶态。可以通过驱动使电流通过相变材料本身或通过驱动使电流通过相变材料附近的电阻加热器来改变相变材料的温度。通过这两种方法，相变材料的可控加热使得相变材料中的相变可以控制。
可以对包括具有由相变材料制成的多个存储单元的存储器阵列的相变存储器进行编程，以利用相变材料的存储器状态存储数据。在这种相变存储装置中读取和写数据的一种方法是，控制施加给相变材料的电流和/或电压脉冲。电流和/或电压的电平通常与每个存储单元中的相变材料中产生的温度对应。
为了实现更高密度的相变存储器，相变存储单元可以存储多个比特的数据。可以通过将相变材料编程为具有中间电阻值或状态来实现相变存储单元中的多比特存储。如果将相变存储单元编程为三个不同电阻等级之一，则每个单元可以存储1.5比特数据。如果将相变存储单元编程为四个不同电阻等级之一，则每个单元可以存储2比特数据等。为了简单，本公开中的描述基本上集中在对四个不同电阻等级或状态和每单元2比特数据。但是，这仅仅是出于说明的目的，而不是为了限制本发明的范围。原则上，可以存储三个或更多状态。
为了将相变存储单元编程为中间电阻值，通过合适的写策略来控制与非晶态材料共存的晶体材料的数量，从而控制单元电阻。相变存储单元的可靠且可重复的编程要求基本类似的编程状态导致基本类似的电阻值。但是，由于制造波动(fabrication fluctuation)、电噪声、温度变化、或其他的暂时波动，包括基本相等的施加给典型相变存储单元的电流和/或电压脉冲的基本类似的编程状态可能会导致不同的电阻值。
基于上述原因，需要作出本发明。
发明内容
本发明的一个实施例提供了一种存储单元。该存储单元包括第一电极、第二电极、以及第一电极和第二电极之间的相变材料。该相变材料具有阶梯式编程特性。第一电极、第二电极、以及相变材料形成平面或桥式存储单元。
发明内容
本发明的一个实施例提供了一种存储单元。该存储单元包括第一电极、第二电极、以及在第一电极和第二电极之间的相变材料。相变材料具有阶梯式编程特性。
附图说明
所包括的附图用于提供对本发明的进一步理解，结合在说明书中组成了说明书的一部分。附图示出了本发明的多个实施例，并与下列描述一起用于阐述本发明的原理。随着参考下列详细描述而更好地理解本发明，将很容易理解本发明的其他实施例和很多其他优点。附图中的元件不必相互成比例。相同的参考标号用于指示相应类似的部分。
图1A是示出存储装置的一个实施例的框图。
图1B是示出相变存储单元的阶梯式编程特性的一个实施例的图表。
图2A示出了相变存储单元的一个实施例的截面图。
图2B示出了相变存储单元的另一个实施例的截面图。
图2C示出了相变存储单元的另一个实施例的截面图。
图3A示出了相变存储单元的另一个实施例的截面图。
图3B示出了相变存储单元的另一个实施例的截面图。
图3C示出了相变存储单元的另一个实施例的截面图。
图4A示出了相变存储单元的另一个实施例的截面图。
图4B示出了相变存储单元的另一个实施例的截面图。
图4C示出了相变存储单元的另一个实施例的截面图。
图5示出了预处理晶片的一个实施例的截面图。
图6示出了预处理晶片、相变材料层、以及电极材料层的一个实施例的截面图。
图7示出了在蚀刻电极材料层和相变材料层之后，预处理晶片、相变材料层、以及第二电极的一个实施例的截面图。
图8示出了预处理晶片、相变材料层、第二电极、以及保护材料层的一个实施例的截面图。
图9示出了在蚀刻保护材料层之后，预处理晶片、相变材料层、第二电极、以及保护材料层的一个实施例的截面图。
图10示出了在蚀刻相变材料层之后，预处理晶片、相变材料层、第二电极、以及保护材料层的一个实施例的截面图。
图11示出了在蚀刻相变材料层之后，预处理晶片、相变材料层、以及第二电极的一个实施例的截面图。
图12示出了预处理晶片的一个实施例的截面图。
图13示出了预处理晶片和第一相变材料层的一个实施例的截面图。
图14示出了在蚀刻第一相变材料层之后，预处理晶片和第一相变材料层的一个实施例的截面图。
图15示出了预处理晶片、第一相变材料层、以及第一绝缘材料层的一个实施例的截面图。
图16示出了预处理晶片、第一相变材料层、第一绝缘材料层、以及第二相变材料层的一个实施例的截面图。
图17示出了在蚀刻第二相变材料层之后，预处理晶片、第一相变材料层、第一绝缘材料层、以及第二相变材料层的一个实施例的截面图。
图18示出了预处理晶片、多个相变材料层、以及多个绝缘材料层的一个实施例的截面图。
图19示出了预处理晶片、相变材料、绝缘材料、以及电极材料层的一个实施例的截面图。
图20示出了在蚀刻电极材料层之后，预处理晶片、相变材料、绝缘材料、以及第二电极的一个实施例的截面图。
图21示出了预处理晶片的一个实施例的截面图。
图22示出了预处理晶片和第一绝缘材料层的一个实施例的截面图。
图23示出了在蚀刻第一绝缘材料层之后，预处理晶片和第一绝缘材料层的一个实施例的截面图。
图24示出了预处理晶片、第一绝缘材料层、以及第一相变材料层的一个实施例的截面图。
图25示出了在平面化(planarizing)第一相变材料层之后，预处理晶片、第一绝缘材料层、第一相变材料层的一个实施例的截面图。
图26示出了预处理晶片、第一绝缘材料层、第一相变材料层、以及第二绝缘材料层的一个实施例的截面图。
图27示出了在蚀刻第二绝缘材料层之后，预处理晶片、第一绝缘材料层、第一相变材料层、以及第二绝缘材料层的一个实施例的截面图。
图28示出了预处理晶片、多个绝缘材料层、以及多个相变材料层的一个实施例的截面图。
图29示出了预处理晶片、绝缘材料、相变材料、以及电极材料层的一个实施例的截面图。
图30示出了在蚀刻电极材料层之后，预处理晶片、绝缘材料、相变材料、以及第二电极的一个实施例的截面图。
图31示出了预处理晶片的一个实施例的截面图。
图32示出了预处理晶片、多个相变材料层、以及电极材料层的一个实施例的截面图。
图33示出了在蚀刻电极材料层和多个相变材料层之后，预处理晶片、多个相变材料层、以及第二电极的一个实施例的截面图。
图34示出了在蚀刻多个相变材料层之后，预处理晶片、多个相变材料层、以及第二电极的一个实施例的截面图。
图35示出了预处理晶片、多个相变材料层、第二电极、以及介电材料层的一个实施例的截面图。
图36示出了在蚀刻介电材料层之后，预处理晶片、多个相变材料层、第二电极、以及介电材料层的一个实施例的截面图。
具体实施方式
在下面的详细描述中，参照了形成说明书一部分的附图，其中，通过实施本发明的特定实施例对本发明进行了阐述。在这点上，参考所描述的附图的方向使用了诸如“顶部”、“底部”、“前部”、“后部”、“首部”、“尾部”等的方向性术语。由于本发明的实施例的组件可以位于很多不同的方向，所以方向性术语仅用于阐述而不用于限制本发明。应该理解的是，可以使用其他实施例，并可以在不脱离本发明的范围的条件下进行各种结构上或逻辑上的改变。所以，下面的详细描述不应该是限制意义上的，本发明的范围由所附权利要求来限定。
图1A是示出存储装置100的一个实施例的框图。存储装置100包括写电路102、分配电路(distribution circuit)104、存储单元106a、106b、106c、和106d、读电路(sense circuit)108、以及控制器118。存储单元106a至106d中的每一个都是基于存储单元中相变材料的非晶态和晶态来存储数据的相变存储单元。此外，通过将相变材料编程为具有中间电阻值，可将存储单元106a至106d中的每一个都编程为具有两个以上的状态。为了将存储单元106a至106d中的一个编程为中间电阻值，通过遵循合适写策略的控制器118控制与非晶态材料共存的结晶材料的量，从而控制存储单元的电阻。
如这里所使用的，术语“电连接(electrically coupled，又称电耦合)”并不是指元件必须直接连接在一起，而是在“电连接”的元件之间可以设置插入元件。
写电路102通过信号通路110电连接至分配电路104。分配电路104通过信号通路112a至112d电连接至存储单元106a至106d中的每一个。分配电路104通过信号通路112a电连接至存储单元106a。分配电路104通过信号通路112b电连接至存储单元106b。分配电路104通过信号通路112c电连接至存储单元106c。分配电路104通过信号通路112d电连接至存储单元106d。另外，分配电路104通过信号通路114电连接至读电路108，并且读电路108通过信号通路116电连接至控制器118。控制器118还通过信号通路120电连接至写电路102。
存储单元106a至106d中的每一个都包括可以在温度变化的影响下从非晶态转变为晶态或从晶态转变为非晶态的相变材料。从而，存储单元106a至106d之一中的与非晶态相变材料共存的晶态相变材料的量限定了存储装置100中的用于存储数据的两个以上的状态。存储单元106a至106d具有阶梯式编程特性，这便于多比特数据的存储。
在一个实施例中，每个存储单元106a至106d的相变材料形成为阶梯式图案，以实现阶梯式编程特性。当将电流施加于阶梯式图案时，通过每个阶梯的电流密度改变。具有最窄截面的一个或多个阶梯提供最高的电流密度，而具有最宽截面的一个或多个阶梯提供最低的电流密度。在提供较低电流密度的一个或多个阶梯之前，具有最高电流密度的一个或多个阶梯从非晶态转变为结晶态，或从结晶态转变为非晶态。由于在相变材料内产生的温度高于提供最高电流密度的一个或多个阶梯内产生的温度，因此，具有最高电流密度的一个或多个阶梯首先转变。如果更高的电流通过该单元，则下一个或多个最窄的阶梯发生状态转变。这样，阶梯式图案中所选数量的相变材料阶梯被编程为可靠并重复地提供特定的电阻值。
在另一个实施例中，阶梯式图案的一个或多个相变材料阶梯横向地(laterally)由介电材料(例如，低-k材料)围绕(surround)，以改变具有不同截面的阶梯之间的热环境。在一个实施例中，介电材料具有比绝缘材料低的导热性，同横向地围绕未被介电材料围绕的相变材料阶梯的绝缘材料相比，介电材料具有较低的导热性。通过改变阶梯式图案中的阶梯间的热环境，进一步控制了在每个阶梯内产生的温度，使得阶梯式图案中所选数量的相变材料阶梯被编程为可靠并重复地提供特定的电阻值。
在另一实施例中，阶梯式图案的至少两个相变材料阶梯包括不同的相变材料。该至少两个相变材料具有不同的结晶温度。通过改变阶梯式图案中阶梯之间的结晶温度，进一步控制了每个阶梯的转变，使得阶梯式图案中所选数量的相变材料阶梯被编程为可靠并重复地提供特定的电阻值。在其它实施例中，阶梯式图案、变化的热环境、以及相变材料的变化可以以任何合适的组合方式组合，以实现阶梯式编程特性，并便于多个状态的可靠编程。
在非晶态中，相变材料表现出比在结晶态中明显地要高的电阻率。因此，通过控制相变材料的非晶态部分和晶态部分，使存储单元106a至106d的两个以上的状态的电阻率不同。在一个实施例中，两个以上的状态包括三个状态并且使用三元系统(trinary system)，其中，将比特值“0”、“1”、和“2”分配给三个状态。在另一个实施例中，两个以上的状态可以是分配了多比特值(例如，“00”、“01”、“10”、和“11”)的四个状态。在其他实施例中，两个以上的状态可以是存储单元的相变材料中的任何合适数量的状态。
控制器118控制写电路102和读电路108的操作。控制器118包括微处理器、微控制器、或用于控制写电路102和读电路108的操作的其它合适逻辑电路。控制器118控制写电路102设置存储单元106a至106d的电阻状态。控制器118控制读电路108读取存储单元106a至106d的电阻状态。
在一个实施例中，写电路102通过信号通路110为分配电路104提供电压脉冲，且分配电路104通过信号通路112a至112d可控制地将电压脉冲导向(direct)存储单元106a至106d。在一个实施例中，分配电路104包括可控制地将电压脉冲导向存储单元106a至106d中的每个的多个晶体管。在其它实施例中，写电路102通过信号通路110为分配电路104提供电流脉冲，且分配电路104通过信号通路112a至112d可控制地将电流脉冲导向存储单元106a至106d。
读电路108通过信号通路114读出存储单元106a至106d的两个以上的状态下的每个状态。分配电路104通过信号通路112a至112d可控制地在读电路108和存储单元106a至106d之间引导读取信号。在一个实施例中，分配电路104包括可控制地在读电路108和存储单元106a至106d之间引导读出信号的多个晶体管。在一个实施例中，为了读取存储单元106a至106d之一的电阻，读电路108提供流过存储单元106a至106d之一的电流，并且读电路108读取穿过存储单元106a至106d之一的电压。在一个实施例中，读电路108提供穿过存储单元106a至106d之一的电压，并读取流过存储单元106a至106d之一的电流。在一个实施例中，写电路102提供穿过存储单元106a至106d之一的电压，并且读电路108读取流过存储单元106a至106d之一的电流。在一个实施例中，写电路102提供流过存储单元106a至106d之一的电流，并且读电路108读取穿过存储单元106a至106d之一的电压。
为了将存储装置100中的存储单元106a至106d编程，写电路102生成用于将目标存储单元中的相变材料加热的电流或电压脉冲。在一个实施例中，写电路102生成合适的电流或电压脉冲，该电流或电压脉冲被注入分配电路104，并被分配给合适的目标存储单元106a至106d。控制器118根据目标存储单元106a至106d正被编程到的特定状态，控制电流或电压脉冲幅度和持续时间。通常，存储单元的“设置(set)”操作是在其结晶温度以上(但在其熔化温度以下)加热目标存储单元的相变材料足够长的时间，以达到晶态或部分晶态且部分非晶态。通常，存储单元的“重置(reset)”操作是在其熔化温度以上加热目标存储单元的相变材料，然后迅速熄火冷却材料，由此实现非晶态或部分非晶态且部分晶态。通过对存储单元施加部分“设置”脉冲或部分“重置”脉冲以提供相变材料的非晶态部分和晶态部分，可以将存储单元编程为非晶态和晶态之间的电阻态。
图1B是示出了相变存储单元106a至106d的阶梯式编程特性136的一个实施例的图表130。图表130包括x轴上的编程状态(state)132和y轴上的电阻134。合适的编程参数可以包括例如写时间或脉冲幅度。阶梯式编程特性136提供所选编程状态周围的编程电阻的减小改变。在一个实施例中，在所选编程状态处出现基本恒定的电阻等级或阶梯。
在第一编程状态，存储单元被编程为在138处指示的第一电阻阶梯或状态。在一个实施例中，在138处指示的阶梯是“00”状态。在第二编程状态，存储单元被编程为在140处指示的第二电阻阶梯或状态。第二电阻状态高于第一电阻状态。在一个实施例中，在140处指示的阶梯是“01”状态。在第三编程状态，存储单元被编程为在142处指示的第三电阻阶梯或状态。第三电阻状态高于第二电阻状态。在一个实施例中，在142处指示的阶梯是“10”状态。在第四编程状态，存储单元被编程为在144处指示的第四电阻阶梯或状态。第四电阻状态高于第三电阻状态。在一个实施例中，在144处指示的阶梯是“11”状态。在其它实施例中，存储单元可以具有包括合适数量的电阻阶梯或状态的任何合适的阶梯式编程特性。相变存储单元的以下实施例提供了阶梯式编程特性。
图2A示出了相变存储单元200a的一个实施例的截面图。在一个实施例中，相变存储单元200a是基于柱(pillar)的相变存储单元。相变存储单元200a包括第一电极202、相变材料204、第二电极206、以及绝缘材料208。相变材料204包括第一相变部分210a、第二相变部分210b、以及第三相变部分210c。第一电极202接触第一相变部分210a。第一相变部分210a接触第二相变部分210b。第二相变部分210b接触第三相变部分210c，以及第三相变部分210c接触第二电极206。相变材料204提供用于存储两比特数据的存储位置。绝缘材料208横向完全地包围(enclose)相变材料204、第一电极202、以及第二电极206。在一个实施例中，存储单元106a至106d中的每一个都类似于相变存储单元200a。
相变部分210a至210c提供阶梯式图案。相变部分210a至210c在一个相变部分到另一个相变部分之间提供不同转变。每个相变部分210a至210c都形成为大致矩形或圆柱形形状。第一相变部分210a具有比第二相变部分210b大的截面。第二相变部分210b具有比第三相变部分210c大的截面。
绝缘材料208可以是任何合适的绝缘体，例如，SiO2、氟化的硅玻璃(FSG)、硼磷硅酸盐玻璃(BPSG)、硼硅酸盐玻璃(BSG)、或低-k材料。第一电极202和第二电极206可以是任何合适的电极材料，例如，TiN、TaN、W、TiSiN、TiAlN、或TaAlN。
根据本发明，相变材料204可以由多种材料制成。通常，包含来自周期表的第VI族的一个或多个元素的氧族化合物合金(chalcogenide alloy)可以用作这种材料。在一个实施例中，存储单元200a的相变材料204由氧族化合物复合材料(例如，GeSbTe、SbTe、GeTe、或AgInSbTe)制成。在另一个实施例中，相变材料204是无氧族元素的，例如，GeSb、GaSb、InSb、或GeGaInSb。在其它实施例中，相变材料204由包括元素Ge、Sb、Te、Ga、As、In、Se、和S中的一种或多种的任何合适材料制成。
诸如有源器件(例如，晶体管或二极管)的选择装置连接至第一电极202或第二电极206，以控制向其他第一电极202或第二电极206施加电流或电压脉冲，并且连接至相变材料204，以设置和重置相变材料204。由于第二相变部分210b具有比第一相变部分210a窄的截面，因此通过第一相变部分210a的电流密度小于通过第二相变部分210b的电流密度。由于第三相变部分210c具有比第二相变部分210b窄的截面，因此通过第二相变部分210b的电流密度小于通过第三相变部分210c的电流密度。因此，具有较低幅度和/或持续时间的电流或电压脉冲用于对第三相变部分210c编程，而不对第二相变部分210b编程。此外，具有较低幅度和/或持续时间的电流或电压脉冲用于对第二相变部分210b编程，而不对第一相变部分210a编程。
在相变存储单元200a的操作过程中，在第一电极202和第二电极206之间施加电流或电压脉冲，以对相变存储单元200a编程。在不明显影响第一相变部分210a和第二相变部分210b的情况下，具有第一幅度和/或持续时间的第一电流或电压脉冲对第三相变部分210c编程。在不明显影响第一相变部分210a的情况下，具有第二幅度和/或持续时间的第二电流或电压脉冲对第二相变部分210b和第三相变部分210c编程。第二幅度和/或持续时间大于第一幅度和/或持续时间。具有第三幅度和/或持续时间的第三电流或电压脉冲对相变部分210a至210c编程。第三幅度和/或持续时间大于第二幅度和/或持续时间。
通过选择性地对相变部分210a至210c编程，相变存储单元200a可以被编程为在相变材料204中提供四个状态。在一个实施例中，在第一状态下，相变部分210a至210c是非晶态的。在第二状态下，第三相变部分210c是晶态的，且第一相变部分210a和第二相变部分210b是非晶态的。在第三状态下，第二相变部分210b和第三相变部分210c是晶态的，且第一相变部分210a是非晶态的。在第四状态下，相变部分210a至210c是晶态的。在另一个实施例中，在第一状态下，相变部分210a至210c是晶态的。在第二状态下，第三相变部分210c是非晶态的，且第一相变部分210a和第二相变部分210b是晶态的。在第三状态下，第二相变部分210b和第三相变部分210c是非晶态的，且第一相变部分210a是晶态的。在第四状态下，相变部分210a至210c是非晶态的。在第四实施例中，使用任何合适数量的相变阶梯式部分210，以在相变存储单元200a中获得期望数量的状态。
图2B示出了相变存储单元200b的另一个实施例的截面图。相变存储单元200b包括第一电极202、相变材料204、第二电极206、以及绝缘材料208。相变材料204包括第一相变部分212a、第二相变部分212b、以及第三相变部分212c。第一电极202接触第一相变部分212a。第一相变部分212a接触第二相变部分212b。第二相变部分212b接触第三相变部分212c，以及第三相变部分212c接触第二电极206。相变材料204提供用于存储1.5比特数据的存储位置。绝缘材料208横向地完全包围相变材料204、第一电极202、以及第二电极206。在一个实施例中，存储单元106a至106d中的每一个都类似于相变存储单元200b。
相变部分212a至212c提供阶梯式图案。相变部分212a至212c在一个相变部分到另一个相变部分之间提供不同的转变。每个相变部分212a至212c形成为大致矩形或圆柱形形状。第一相变部分212a和第三相变部分212c具有大致相同的截面宽度。第二相变部分212b具有比第一相变部分212a和第三相变部分212c窄的截面。
通过第一相变部分212a和第三相变部分212c的电流密度小于通过第二相变部分212b的电流密度。因此，具有较低幅度和/或持续时间的电流或电压脉冲用于对第二相变部分212b编程，而不对第一相变部分212a和第三相变部分212c编程。
在相变存储单元200b的操作过程中，在第一电极202和第二电极206之间施加电流或电压脉冲，以对相变存储单元200b编程。在不明显影响第一相变部分212a和第三相变部分212c的情况下，具有第一幅度和/或持续时间的第一电流或电压脉冲对第二相变部分212b编程。具有第二幅度和/或持续时间的第二电流或电压脉冲对相变部分212a至212c编程。第二幅度和/或持续时间大于第一幅度和/或持续时间。
通过选择性地对相变部分212a至212c编程，相变存储单元200a可以被编程为在相变材料204中提供三个状态。在一个实施例中，在第一状态下，相变部分212a至212c是非晶态的。在第二状态下，第二相变部分212b是晶态的，且第一相变部分212a和第三相变部分212c是非晶态的。在第三状态下，相变部分212a至212c是晶态的。在另一实施例中，在第一状态下，相变部分212a至212c是晶态的。在第二状态下，第二相变部分212b是非晶态的，且第一相变部分212a和第三相变部分212c是晶态的。在第三状态下，相变部分212a至212c是非晶态的。
图2C示出了相变存储单元200c的另一实施例的截面图。相变存储单元200c包括第一电极202、相变材料204、第二电极206、以及绝缘材料208。相变材料204包括第一相变部分214a、第二相变部分214b、第三相变部分214c、第四相变部分214d、以及第五相变部分214e。第一电极202接触第一相变部分214a。第一相变部分214a接触第二相变部分214b。第二相变部分214b接触第三相变部分214c。第三相变部分214c接触第四相变部分214d。第四相变部分214d接触第五相变部分214e。第五相变部分214e接触第二电极206。相变材料204提供用于存储两比特数据的存储位置。绝缘材料208横向地完全包围相变材料204、第一电极202、以及第二电极206。在一个实施例中，存储单元106a至106d中的每一个都类似于相变存储单元200c。
相变部分214a至214e提供阶梯式图案。相变部分214a至214e在一个相变部分到另一个相变部分之间提供不同的转变。每个相变部分214a至214e均形成为大致矩形或圆柱形形状。第一相变部分214a和第五相变部分214e具有大致相同的截面宽度。第二相变部分214b和第四相变部分214d具有大致相同的截面宽度。第二相变部分214b和第四相变部分214d的截面比第一相变部分214a和第五相变部分214e的截面窄。第三相变部分214c的截面比第二相变部分214b和第四相变部分214d的截面窄。
通过第一相变部分214a和第五相变部分214e的电流密度比通过第二相变部分214b和第四相变部分214d的电流密度小。通过第二相变部分214b和第四相变部分214d的电流密度比通过第三相变部分214c的电流密度小。因此，具有较低幅度和/或持续时间的电流或电压脉冲用于对第三相变部分214c编程，而不对第二相变部分214b和第四相变部分214d编程。此外，具有较低幅度和/或持续时间的电流或电压脉冲用于对第二相变部分214b和第四相变部分214d编程，而不对第一相变部分214a和第五相变部分214e编程。
在相变存储单元200c的操作过程中，在第一电极202和第二电极206之间施加电流或电压脉冲，以对相变存储单元200c编程。在不明显影响第一相变部分214a、第二相变部分214b、第四相变部分214d、以及第五相变部分214e的情况下，具有第一幅度和/或持续时间的第一电流或电压脉冲对第三相变部分214c编程。在不明显影响第一相变部分214a和第五相变部分214e的情况下，具有第二幅度和/或持续时间的第二电流或电压脉冲对第二、第三、和第四相变部分214b至214d编程。第二幅度和/或持续时间比第一幅度和/或持续时间大。具有第三幅度和/或持续时间的第三电流或电压脉冲对相变部分214a至214e编程。第三幅度和/或持续时间比第二幅度和/或持续时间大。
通过选择性地对相变部分214a至214e编程，相变存储单元200c可以被编程为在相变材料204中提供四个状态。在一个实施例中，在第一状态下，相变部分214a至214e是非晶态的。在第二状态下，第三相变部分214c是晶态的，且第一相变部分214a、第二相变部分214b、第四相变部分214d、和第五相变部分214e是非晶态的。在第三状态下，第二、第三、和第四相变部分214b至214d是晶态的，且第一相变部分214a和第五相变部分214e是非晶态的。在第四状态下，相变部分214a至214e是晶态的。在另一实施例中，在第一状态下，相变部分214a至214e是晶态的。在第二状态下，第三相变部分214c是非晶态的，且第一相变部分214a、第二相变部分214b、第四相变部分214d、和第五相变部分214e是晶态的。在第三状态下，第二、第三和第四相变部分214b至214d是非晶态的，且第一相变部分214a和第五相变部分214e晶态的。在第四状态下，相变部分214a至214e是非晶态的。在其它实施例中，使用任何合适数量的相变阶梯式部分214，以在相变存储单元200c中获得所需数量的状态。
图3A示出了相变存储单元220a的另一实施例的截面图。相变存储单元220a包括第一电极202、相变材料204、第二电极206、绝缘材料208、以及介电材料222。相变材料204包括第一相变部分210a、第二相变部分210b、以及第三相变部分210c。第一电极202接触第一相变部分210a。第一相变部分210a接触第二相变部分210b。第二相变部分210b接触第三相变部分210c，以及第三相变部分210c接触第二电极206。相变材料204提供用于存储两比特数据的存储位置。介电材料222(例如低-k材料或其他合适的介电材料)横向地完全包围第二相变部分210b和第三相变部分210c。绝缘材料208横向地完全包围介电材料222、第一相变部分210a、第一电极202、以及第二电极206。在一个实施例中，存储单元106a至106d中的每一个都类似于相变存储单元220a。
相变部分210a至210c提供阶梯式图案。相变部分210a至210c在一个相变部分到另一个相变部分之间提供不同的转变。每个相变部分210a至210c均形成为大致矩形或圆柱形形状。第一相变部分210a具有比第二相变部分210b大的截面。第二相变部分210b具有比第三相变部分210c大的截面。
相变存储单元220a的相变部分210a至210c与之前参照图2A描述并示出的相变存储单元200a的相应相变部分210a至210c具有相似的相变材料成分和功能。
介电材料222改变不被介电材料222围绕的第一相变部分210a、被介电材料222的第一截面宽度围绕的第二相变部分210b、以及被第二介电材料222的第二截面宽度围绕的第三相变部分210c间的热环境。围绕第二相变部分210b的介电材料222的第一截面宽度比围绕第三相变部分210c的介电材料222的第二截面宽度小。在一个实施例中，介电材料222具有比绝缘材料208低的导热性。通过改变相变部分210a至210c间的热环境，在编程过程中进一步控制了在每个相变部分210a至210c内产生的温度。相变存储单元220a的操作类似于先前参照图2A描述并示出的相变存储单元200a。
图3B示出了相变存储单元220b的另一实施例的截面图。相变存储单元220b包括第一电极202、相变材料204、第二电极206、绝缘材料208、以及介电材料222。相变材料204包括第一相变部分212a、第二相变部分212b、以及第三相变部分212c。第一电极202接触第一相变部分212a。第一相变部分212a接触第二相变部分212b。第二相变部分212b接触第三相变部分212c，以及第三相变部分212c接触第二电极206。相变材料204提供用于存储1.5比特数据的存储位置。介电材料222(例如，低-k材料或其它合适的介电材料)横向地完全包围第二相变部分212b。绝缘材料208横向地完全包围介电材料222、第一相变部分212a和第三相变部分212c、第一电极202、以及第二电极206。在一个实施例中，存储单元106a至106d中的每一个都类似于相变存储单元220b。
相变部分212a至212c提供阶梯式图案。相变部分212a至212c在一个相变部分到另一个相变部分之间提供不同的转变。每个相变部分212a至212c都形成为大致矩形或圆柱形形状。第一相变部分212a和第三相变部分212c具有大致相同的截面宽度。第二相变部分212b具有比第一相变部分212a和第三相变部分212c窄的截面。
相变存储单元220b的相变部分212a至212c具有与之前参照图2B描述并示出的相变存储单元200b的相应相变部分212a至212c类似的相变材料成分和功能。
介电材料222改变不被介电材料222围绕的第一相变部分212a和第三相变部分212c、以及被介电材料222围绕的第二相变部分212b间的热环境。在一个实施例中，介电材料222具有比绝缘材料208低的导热性。通过改变相变部分212a至212c间的热环境，在编程过程中进一步控制了在每个相变部分212a至212c内产生的温度。相变存储单元220b的操作类似于相变存储单元200b。
图3C示出了相变存储单元220c的另一个实施例的截面图。相变存储单元220c包括第一电极202、相变材料204、第二电极206、绝缘材料208、以及介电材料222。相变材料204包括第一相变部分214a、第二相变部分214b、第三相变部分214c、第四相变部分214d、以及第五相变部分214e。第一电极202接触第一相变部分214a。第一相变部分214a接触第二相变部分214b。第二相变部分214b接触第三相变部分214c。第三相变部分214c接触第四相变部分214d。第四相变部分214d接触第五相变部分214e，以及第五相变部分214e接触第二电极206。相变材料204提供用于存储两比特数据的存储位置。绝缘材料222(例如，低-k材料或其它合适的介电材料)横向地完全包围第二、第三、和第四相变部分214b至214d。绝缘材料208横向地完全包围介电材料222、第一相变部分214a和第五相变部分214e、第一电极202、以及第二电极206。在一个实施例中，存储单元106a至106d中的每一个都类似于相变存储单元220c。
相变部分214a至214e提供阶梯式图案。相变部分214a至214e在一个相变部分到另一个相变部分之间提供不同的转变。每个相变部分214a至214e均形成为大致矩形或圆柱形形状。第一相变部分214a和第五相变部分214e具有大致相同的截面宽度。第二相变部分214b和第四相变部分214d具有基本相同的截面宽度。第二相变部分214b和第四相变部分214d的截面比第一相变部分214a和第五相变部分214e的截面窄。第三相变部分214c的截面比第二相变部分214b和第四相变部分214d的截面窄。
相变存储单元220c的相变部分214a至214e与之前参照图2C描述并示出的相变存储单元200c的相应相变部分214a至214e具有类似的相变材料成分和功能。
介电材料222改变不被介电材料222围绕的第一相变部分214a和第五相变部分214e、被介电材料222的第一截面宽度围绕的第二相变部分214b和第四相变部分214d、以及由介电材料222的第二截面宽度围绕的第三相变部分214c间的热环境。围绕第二相变部分214b和第四相变部分214d的介电材料222的第一截面宽度小于围绕第三相变部分214c的介电材料222的第二截面宽度。在一个实施例中，介电材料222具有比绝缘材料208低的导热性。通过改变相变部分214a至214e间的热环境，在编程过程中进一步控制了在每个相变部分214a至214e内产生的温度。相变存储单元220c的操作类似于之前参照图2C描述并示出的相变存储单元200c。
图4A示出了相变存储单元240a的另一实施例的截面图。相变存储单元240a包括第一电极202、第一相变材料204a、第二相变材料204b、第三相变材料204c、第二电极206、绝缘材料208、以及介电材料222。第一相变部分210a包括第一相变材料204a。第二相变部分210b包括第二相变材料204b。第三相变部分210c包括第三相变材料204c。第一电极202接触第一相变部分210a。第一相变部分210a接触第二相变部分210b。第二相变部分210b接触第三相变部分210c，以及第三相变部分210c接触第二电极206。相变材料204a至204c提供用于存储两比特数据的存储位置。介电材料222(例如，低-k材料或其它合适的介电材料)横向地完全包围第二相变部分210b和第三相变部分210c。绝缘材料208横向地完全包围介电材料222、第一相变部分210a、第一电极202、以及第二电极206。在一个实施例中，存储单元106a至106d中的每一个都类似于相变存储单元240a。
相变部分210a至210c提供阶梯式图案。相变部分210a至210c在一个相变部分到另一个相变部分之间提供不同的转变。每个相变部分210a至210c均形成为大致矩形或圆柱形形状。第一相变部分210a具有比第二相变部分210b大的截面。第二相变部分210b具有比第三相变部分210c大的截面。
除相变部分210a至210c中的至少两个相变部分包括不同的相变材料之外，相变存储单元240a的相变部分210a至210c与之前参照图2A描述并示出的相变存储单元200a的相应相变部分210a至210c具有类似的相变材料成分和功能。介电材料222改变之前参照图3A描述并示出的相变部分210a至210c间的热环境。在一个实施例中，存储单元240a中的介电材料222用绝缘材料208代替。
相变部分210a至210c的至少两种相变材料具有不同的结晶温度。通过改变相变部分210a至210c之间的结晶温度，在编程过程中进一步控制了每个相变部分210a至210c的转变。相变存储单元240a的操作与之前参考图2A描述并示出的相变存储单元200a类似。
图4B示出了相变存储单元240b的另一实施例的截面图。相变存储单元240b包括第一电极202、第一相变材料204a、第二相变材料204b、第三相变材料204c、第二电极206、绝缘材料208、以及介电材料222。第一相变部分242a包括第一相变材料204a。第二相变部分242b包括第二相变材料204b。第三相变部分242c包括第三相变材料204c。第一电极202接触第一相变部分242a。第一相变部分242a接触第二相变部分242b。第二相变部分242b接触第三相变部分242c，且第三相变部分242c接触第二电极206。相变材料204a至204c提供用于存储1.5比特或两比特数据的存储位置。介电材料222(例如，低-k材料或其它合适的介电材料)横向地完全包围第二相变部分242b和第三相变部分242c。绝缘材料208横向地完全包围介电材料222、第一相变部分242a、第一电极202、以及第二电极206。在一个实施例中，存储单元106a至106d中的每一个都类似于相变存储单元240b。
相变部分242a至242c提供阶梯式图案。相变部分242a至242c在一个相变部分到另一个相变部分之间提供不同的转变。每个相变部分242a至242c均形成为大致矩形或圆柱形形状。第二相变部分242b具有比第三相变部分242c窄的截面。第三相变部分242c具有比第一相变部分242a窄的截面。
通过第一相变部分242a的电流密度小于通过第三相变部分242c的电流密度。通过第三相变部分242c的电流密度小于通过第二相变部分242b的电流密度。因此，具有较低幅度和/或持续时间的电流或电压脉冲用于对第二相变部分242b编程，而不对第三相变部分242c编程。此外，具有较低幅度和/或持续时间的电流或电压脉冲用于对第三相变部分242c编程，而不对第一相变部分242a编程。
介电材料222改变不被介电材料222围绕的第一相变部分242a、被介电材料222的第一截面宽度围绕的第二相变部分242b、以及被介电材料222的第二截面宽度围绕的第三相变部分242c间的热环境。围绕第二相变部分242b的介电材料222的第一截面宽度大于围绕第三相变部分242c的介电材料222的第二截面宽度。在一个实施例中，介电材料222具有比绝缘材料208低的导热性。通过改变相变部分242a至242c间的热环境，在编程过程中进一步控制了在每个相变部分242a至242c内产生的温度。在一个实施例中，存储单元240b中的介电材料222用绝缘材料208代替。
相变存储单元240b的相变部分242a至242c包括至少两个具有不同相变材料的相变部分。相变部分242a至242c的至少两种相变材料具有不同的结晶温度。通过改变相变部分242a至242c间的结晶温度，在编程过程中进一步控制了每个相变部分242a至242c的转变。
在相变存储单元240b的操作过程中，在第一电极202和第二电极206间施加电流或电压脉冲，以对相变存储单元240b编程。在不明显影响第一相变部分242a和第三相变部分242c的情况下，具有第一幅度和/或持续时间的第一电流或电压脉冲对第二相变部分242b编程。在不明显影响第一相变部分242a的情况下，具有第二幅度和/或持续时间的第二电流或电压脉冲对第二相变部分242b和第三相变部分242c编程。第二幅度和/或持续时间大于第一幅度和/或持续时间。具有第三幅度和/或持续时间的第三电流和/或电压脉冲对相变部分242a至242c编程。第三幅度和/或持续时间大于第二幅度和/或持续时间。
通过选择性地对相变部分242a至242c编程，相变存储单元240a可以被编程为在相变材料204a至204c中提供四个状态。在一个实例中，在第一状态下，相变部分242a至242c是非晶态的。在第二状态下，第二相变部分242b是晶态的，且第一部分242a和第三部分242c是非晶态的。在第三状态下，第二相变部分242b和第三相变部分242c是晶态的，且第一相变部分242a是非晶态的。在第四状态下，相变部分242a至242c是晶态的。在另一实施例中，在第一状态下，相变部分242a至242c是晶态的。在第二状态下，第二相变部分242b是非晶态的，且第一相变部分242a和第三相变部分242c是晶态的。在第三状态下，第二相变部分242b和第三相变部分242c是非晶态的，且第一相变部分242a是晶态的。在第四状态下，相变部分242a至242c是非晶态的。在其它实施例中，使用任何合适数量的相变阶梯式部分242，以在相变存储单元240b中获得所需数量的状态。
图4C示出了相变存储单元240c的另一实施例的截面图。相变存储单元240c包括第一电极202、第一相变材料204a、第二相变材料204b、第三相变材料204c、第四相变材料204d、第五相变材料204e、第二电极206、绝缘材料208、以及介电材料222。第一相变部分214a包括第一相变材料204a。第二相变部分214b包括第二相变材料204b。第三相变部分214c包括第三相变材料204c。第四相变部分214d包括第四相变材料204d，以及第五相变部分214e包括第五相变材料204e。第一电极202接触第一相变部分214a。第一相变部分214a接触第二相变部分214b。第二相变部分214b接触第三相变部分214c。第三相变部分214c接触第四相变部分214d。第四相变部分214d接触第五相变部分214e，以及第五相变部分214e接触第二电极206。相变材料204a至204e提供用于存储两比特数据的存储位置。介电材料222(例如，低-k材料或其它合适的介电材料)横向地完全包围第二、第三、和第四相变部分214b至214d。绝缘材料208横向地完全包围介电材料222、第一相变部分214a和第五相变部分214e、第一电极202、以及第二电极206。在一个实施例中，存储单元106a至106d中的每一个都类似于相变存储单元240c。
相变部分214a至214e提供阶梯式图案。相变部分214a至214e在一个相变部分到另一个相变部分之间提供不同的转变。每个相变部分214a至214e均形成为大致矩形或圆柱形形状。第一相变部分214a和第五相变部分214e具有基本相同的截面宽度。第二相变部分214b和第四相变部分214d具有基本相同的截面宽度。第二相变部分214b和第四相变部分214d的截面比第一相变部分214a和第五相变部分214e的截面窄。第三相变部分214c的截面比第二相变部分214b和第四相变部分214d的截面窄。
除相变部分214a至214e中的至少两个相变部分包括不同的相变材料之外，相变存储单元240c的相变部分214a至214e与之前参照图2C描述并示出的相变存储单元200c的相应相变部分214a至214e具有类似的相变材料成分和功能。如之前参照图3C描述并示出的，介电材料222改变相变部分214a至214e间的热环境。在一个实施例中，存储单元240e中的介电材料222用绝缘材料208代替。
相变部分214a至214e的至少两种相变材料具有不同的结晶温度。通过改变相变部分214a至214e间的结晶温度，在编程过程中进一步控制了每个相变部分214a至214e的转变。相变存储单元240c的操作与之前参照图2C描述并示出的相变存储单元200c类似。
以下的图5至图11示出了用于制作包括形成阶梯式图案的相变材料的相变存储单元(例如，之前参照图2A描述并示出的相变存储单元200a或之前参照图3A描述并示出的相变存储单元220a)的方法的实施例。
图5示出了预处理晶片300的一个实施例的截面图。预处理晶片300包括第一电极202、绝缘材料208a、和下(lower)晶片层(未示出)。在一个实施例中，第一电极202是接触插头(contact plug)，例如钨插头、铜插头、或其它合适的导电材料插头。绝缘材料208a(例如SiO2、FSG、BPSG、BSG、低-k材料、或其它合适的介电材料)横向地围绕第一电极202，以使第一电极202与邻近装置特性电绝缘。
图6示出了预处理晶片300、相变材料层302a、以及电极材料层206a的一个实施例的截面图。在预处理晶片300上沉积相变材料层(例如，氧族化合物复合材料或其它合适的相变材料)，以提供相变材料层302a。在另一实施例中，可以首先沉积专用的底部电极层。使用化学汽相沉积(CVD)、有机金属化学汽相沉积(MOCVD)、等离子体汽相沉积(PVD)、喷射汽相沉积(JVD)、或其它合适的沉积技术沉积相变材料层302a。
在相变材料层302a上沉积电极材料(例如，TiN、TaN、W、TiSiN、TiAlN、TaSiN、TaAlN、或其它合适的电极材料)，以提供电极材料层206a。使用CVD、ALD、MOCVD、PVD、JVP、或其它合适的沉积技术沉积电极材料层206a。
图7示出了在蚀刻电极材料层206a和相变材料层302a之后，预处理晶片300、相变材料层302b、以及第二电极206的一个实施例的截面图。蚀刻电极材料层206a和相变材料层302a，以提供第二电极206和相变材料层302b。在一个实施例中，第二电极206和相变材料层302b大致居中于第一电极202上方。
图8示出了预处理晶片300、相变材料层302b、第二电极206、以及保护材料层304a的一个实施例的截面图。在第二电极206、相变材料层302b、以及预处理晶片300的露出部分上沉积保护材料(例如，光刻胶或其它合适材料)，以提供保护材料层304a。使用CVD、ALD、MOCVD、PVD、JVP、旋涂(spin on)或其它合适的沉积技术沉积保护材料层304a。
图9示出了在蚀刻保护材料层304a之后，预处理晶片300、相变材料层302b、第二电极206、以及保护材料层304b的一个实施例的截面图。蚀刻保护材料层304a，以提供保护材料层304b(其保护相变材料层302b的第一部分)，同时露出相变材料层302b的第二部分。
图10示出了在蚀刻相变材料层302b之后，预处理晶片300、相变材料层302c、第二电极206、以及保护材料层304b的一个实施例的截面图。使用倒后(pull-back)蚀刻或其它合适的蚀刻技术来蚀刻相变材料层302b，以提供相变材料层302c。相变材料层302c包括第一相变部分210a和比第一相变部分210a窄的相变部分211。
图11示出了在蚀刻相变材料层302c之后，预处理晶片300、相变材料204、以及第二电极206的一个实施例的截面图。在第二电极206、相变材料层302c、以及预处理晶片300的露出部分上沉积另一保护材料层。蚀刻保护材料层，以露出相变材料层302c的一部分。使用倒后蚀刻或其它合适的蚀刻技术来蚀刻相变材料层302c的露出部分，以提供第二相变部分210b和第三相变部分210c。然后将保护材料剥离，以露出相变材料204。在一个实施例中，重复沉积保护层、蚀刻保护层、以及蚀刻相变材料层的处理任何合适的次数，以提供所需数量的相变部分210。
在一个实施例中，在第二电极206、相变材料204、以及预处理晶片300的露出部分上沉积绝缘材料(例如，SiO2、FSG、BPSG、BSG、低-k材料、或其它合适的介电材料)。使用化学机械平面化(CMP)或其它合适的平面化技术来平面化绝缘材料，以露出第二电极206并提供相变存储单元200a(如图2A中所示)。
在另一实施例中，在第二电极206、相变材料204、以及预处理晶片300的露出部分上沉积介电材料222(例如，低-k材料或具有比绝缘材料208低的导热性的其它合适材料)。蚀刻介电材料，以露出第二电极206和第一相变部分210a的侧面，同时留下横向地围绕相变部分210b和210c的介电材料。在第二电极206、介电材料、相变材料204、以及预处理晶片300的露出部分上淀积绝缘材料(例如，SiO2、FSG、BPSG、BSG、低-k材料、或其它合适的介电材料)。使用CMP或其它合适的平面化技术来平面化绝缘材料，以露出第二电极206并提供相变存储单元220a(如图3A中所示)。
以下的图12至图20示出了用于制作包括形成阶梯式图案的相变材料的相变存储单元(例如，之前参照图2C描述并示出的相变存储单元200c或之前参照图3C描述并示出的相变存储单元220c)的方法的另一实施例。
图12示出了预处理晶片300的一个实施例的截面图。预处理晶片300包括第一电极202、绝缘材料208a、以及下晶片层(未示出)。在一个实施例中，第一电极202是接触插头，例如钨插头、铜插头、或其它合适的导电材料插头。绝缘材料208a(例如，SiO2、FSG、BPSG、BSG、低-k材料、或其它合适的介电材料)横向地围绕第一电极202，以使第一电极202与邻近装置特性电绝缘。
图13示出了预处理晶片300和第一相变材料层310a的一个实施例的截面图。在预处理晶片300上沉积相变材料(例如，氧族化合物复合材料或其它合适的相变材料)，以提供第一相变材料层310a。使用CVD、ALD、MOCVD、PVD、JVP、或其它合适的沉积技术沉积第一相变材料层310a。
图14示出了在蚀刻第一相变材料层310a之后，预处理晶片300和第一相变材料层310b的一个实施例的截面图。蚀刻第一相变材料层310a，以提供第一相变材料层310b，第一相变材料层310b提供第一相变部分214a。在一个实施例中，第一相变材料层310b大致居中于第一电极202上方。
图15示出了预处理晶片300、第一相变材料层310b、以及第一绝缘材料层208b的一个实施例的截面图。在第一相变材料层310b和预处理晶片300的露出部分上沉积绝缘材料(例如，SiO2、FSG、BPSG、BSG、低-k材料、或其它合适的介电材料)，以提供绝缘材料层。使用CVD、ALD、MOCVD、PVD、JVP、或其它合适的沉积技术沉积绝缘材料层。使用CMP或其他合适的平面化技术来平面化绝缘材料，以露出第一相变材料层310b并提供第一绝缘材料层208b。
图16示出了预处理晶片300、第一相变材料层310b、第一绝缘材料层208b、以及第二相变材料层310c的一个实施例的截面图。在第一相变材料层310b和第一绝缘材料层208b上沉积相变材料(例如，氧族化合物复合材料或其它合适的材料)，以提供第二相变材料层310c。使用CVD、ALD、MOCVD、PVD、JVP、或其它合适的沉积技术沉积第二相变材料层310c。
图17示出了在蚀刻第二相变材料层310c之后，预处理晶片300、第一相变材料层310b、第一绝缘材料层208b、以及第二相变材料层310d的一个实施例的截面图。蚀刻第二相变材料层310c以提供第二相变材料层310d，第二相变材料层310d提供第二相变部分214b。
图18示出了预处理晶片300、多个相变材料层310b、310d、310e、310f、和310g、以及多个绝缘材料层208b至208f的一个实施例的截面图。多个相变材料层310b、310d、310e、310f、和310g包括第一相变材料层310b、第二相变材料层310d、第三相变材料层310e、第四相变材料层310f、以及第五相变材料层310g。第一相变材料层310b提供第一相变部分214a。第二相变材料层310d提供第二相变部分214b。第三相变材料层310e提供第三相变部分214c。第四相变材料层310f提供第四相变部分214d，以及第五相变材料层310g提供第五相变部分214e。
多个绝缘材料层208b至208f包括第一绝缘材料层208b、第二绝缘材料层208c、第三绝缘材料层208d、第四绝缘材料层208e、以及第五绝缘材料层208f。第一绝缘材料层208b横向地围绕第一相变部分214a。第二绝缘材料层208c横向地围绕第二相变部分214b。第三绝缘材料层208d横向地围绕第三相变部分214c。第四绝缘材料层208e横向地围绕第四相变部分214d，以及第五绝缘材料层208f横向地围绕第五相变部分214e。
图13至图17中示出的沉积相变材料层、蚀刻相变材料层、沉积绝缘材料层、以及平面化绝缘材料层的处理被重复多次，以提供构成相变材料204的相变材料层310b、310d、310e、310f和310g以及构成绝缘材料208的绝缘材料层208b至208f。在一个实施例中，重复沉积相变材料层、蚀刻相变材料层、沉积绝缘材料层、以及平面化绝缘材料层的处理任何合适次数，以提供期望数量的相变部分214。
图19示出了预处理晶片300、相变材料204、绝缘材料208、以及电极材料层206a的一个实施例的截面图。在相变材料204和绝缘材料208上沉积电极材料(例如TiN、TaN、W、TiSiN、TiAlN、TaSiN、TaAlN、或其它合适的电极材料)，以提供电极材料层206a。使用CVD、ALD、MOCVD、PVD、JVP、或其它合适的沉积技术沉积电极材料层206a。
图20示出了在蚀刻电极材料层206a之后，预处理晶片300、相变材料204、绝缘材料208、以及第二电极206的一个实施例的截面图。蚀刻电极材料层206a，以提供第二电极206。
在第二电极206和绝缘材料208的露出部分上沉积绝缘材料(例如SiO2、FSG、BPSG、BSG、低-k材料、或其它合适的介电材料)。使用CMP或其他合适的平面化技术来平面化绝缘材料，以露出第二电极206并提供相变存储单元200c(如图2C中所示)。
在另一实施例中，在参照图15至图20描述并示出的处理中，绝缘材料层208b至208f用介电材料222来代替。蚀刻介电材料，以露出绝缘材料208a、第二电极206的侧面、以及第一相变部分214a和第五相变部分214e的侧面，同时留下围绕第二、第三、和第四相变部分214b至214d的介电材料。在第二电极206、介电材料、以及预处理晶片300的露出部分上沉积绝缘材料(例如，SiO2、FSG、BPSG、BSG、低-k材料、或其它合适的介电材料)。使用CMP或其他合适的平面化技术来平面化绝缘材料，以露出第二电极206并提供相变存储单元220c(如图3C中所示)。
以下的图21至图30示出了用于制造包括形成阶梯式图案的相变材料的相变存储单元(例如，之前参照图2C描述并示出的相变存储单元200c或之前参照图3C描述并示出的相变存储单元220c)的方法的另一实施例。
图21示出了预处理晶片300的一个实施例的截面图。预处理晶片300包括第一电极202、绝缘材料208a、以及下晶片层(未示出)。在一个实施例中，第一电极202是接触插头，例如钨插头、铜插头、或其它合适的导电材料插头。绝缘材料208a(例如SiO2、FSG、BPSG、BSG、低-k材料、或其它合适的介电材料)横向地围绕第一电极202，以使第一电极202与邻近装置特性电绝缘。
图22示出了预处理晶片300和第一绝缘材料层320a的一个实施例的截面图。在预处理晶片300上沉积绝缘材料(例如SiO2、FSG、BPSG、BSG、低-k材料、或其它合适的介电材料)以提供第一绝缘材料层320a。使用CVD、ALD、MOCVD、PVD、JVP、或其它合适的沉积技术沉积第一绝缘材料层320a。
图23示出了在蚀刻第一绝缘材料层320a之后，预处理晶片300和第一绝缘材料层208b的一个实施例的截面图。蚀刻第一绝缘材料层320a以露出第一电极202，以提供包括开口322a的第一绝缘材料层208b。在一个实施例中，开口322a大致居中于第一电极202上方。
图24示出了预处理晶片300、第一绝缘材料层208b、以及第一相变材料层324a的一个实施例的截面图。在第一绝缘层208b和预处理晶片300的露出部分上沉积相变材料(例如氧族化合物复合材料或其它合适的相变材料)，以提供第一相变材料层324a。使用CVD、ALD、MOCVD、PVD、JVP、或其它合适的沉积技术沉积第一相变材料层324a。
图25示出了在平面化第一相变材料层324a之后，预处理晶片300、第一绝缘材料层208b、以及第一相变材料层324b的一个实施例的截面图。将第一相变材料层324a平面化，以露出第一绝缘材料层208b并提供第一相变材料层324b，第一相变材料层324b提供第一相变部分214a。使用CMP或其他合适的平面化技术来平面化第一相变材料层324a。
图26示出了预处理晶片300、第一绝缘材料层208b、第一相变材料层324b、以及第二绝缘材料层320b的一个实施例的截面图。在第一绝缘材料层208b和第一相变材料层324b上沉积绝缘材料(例如SiO2、FSG、BPSG、BSG、低-k材料、或其它合适的介电材料)，以提供第二绝缘材料层320b。使用CVD、ALD、MOCVD、PVD、JVP、或其它合适的沉积技术沉积第二绝缘材料层320b。
图27示出了在蚀刻第二绝缘材料层320b之后，预处理晶片300、第一绝缘材料层208b、第一相变材料层324b、以及第二绝缘材料层208c的一个实施例的截面图。蚀刻第二绝缘材料层320b以露出相变材料层324b的一部分，并提供包括开口322b的第二绝缘材料层208c。
图28示出了预处理晶片300、多个绝缘材料层208b至208f、以及多个相变材料层324b至324f的一个实施例的截面图。多个相变材料层324b至324f包括第一相变材料层324b、第二相变材料层324c、第三相变材料层324d、第四相变材料层324e、以及第五相变材料层324f。第一相变材料层324b提供第一相变部分214a。第二相变材料层324c提供第二相变部分214b。第三相变材料层324d提供第三相变部分214c。第四相变材料层324e提供第四相变部分214d，以及第五相变材料层324f提供第五相变部分214e。
多个绝缘材料层208b至208f包括第一绝缘材料层208b、第二绝缘材料层208c、第三绝缘材料层208d、第四绝缘材料层208e、以及第五绝缘材料层208f。第一绝缘材料层208b横向地围绕第一相变部分214a。第二绝缘材料层208c横向地围绕第二相变部分214b。第三绝缘材料层208d横向地围绕第三相变部分214c。第四绝缘材料层208e横向地围绕第四相变部分214d，以及第五绝缘材料层208f横向地围绕第五相变部分214e。
将在图22至图27中示出的沉积绝缘材料层、蚀刻绝缘材料层、沉积相变材料层、以及平面化相变材料层的处理重复多次，以提供构成相变材料204的相变材料层324b至324f和构成绝缘材料208的绝缘材料层208b至208f。在一个实施例中，重复沉积绝缘材料层、蚀刻绝缘材料层、沉积相变材料层、以及平面化相变材料层的处理任何合适次数，以提供期望数量的相变部分214。
图29示出了预处理晶片300、相变材料204、绝缘材料208、以及电极材料层206a的一个实施例的截面图。在相变材料204和绝缘材料208上沉积电极材料(例如TiN、TaN、W、TiSiN、TiAlN、TaSiN、TaAlN、或其它合适的电极材料)，以提供电极材料层206a。使用CVD、ALD、MOCVD、PVD、JVP、或其它合适的沉积技术沉积电极材料层206a。
图30示出了在蚀刻电极材料层206a之后，预处理晶片300、相变材料204、绝缘材料208、以及第二电极206的一个实施例的截面图。蚀刻电极材料层206a以提供第二电极206。
在第二电极206和绝缘材料208的露出部分上沉积绝缘材料(例如SiO2、FSG、BPSG、BSG、低-k材料、或其它合适的介电材料)。使用CMP或其他合适的平面化技术来平面化绝缘材料，以露出第二电极206并提供相变存储单元200c(如图2C中所示)。
在另一实施例中，在参照图22至图30描述并示出的处理中，绝缘材料层208b至208f用介电材料222来代替。蚀刻介电材料，以露出绝缘材料208a、第二电极206的侧面、以及第一相变部分214a和第五相变部分214e的侧面，同时留下围绕第二、第三、和第四相变部分214b至214d的介电材料。在第二电极206、介电材料、以及预处理晶片300的露出部分上沉积绝缘材料(例如，SiO2、FSG、BPSG、BSG、低-k材料、或其它合适的介电材料)。使用CMP或其他合适的平面化技术来平面化绝缘材料，以露出第二电极206并提供相变存储单元220c(如图3C中所示)。
以下的图31至图36示出了用于制造包括形成阶梯式图案的相变材料的相变存储单元(例如，之前参照图4C描述并示出的相变存储单元240c)的方法的一个实施例，其中，在各相变部分之间使用的相变材料有所改变。
图31示出了预处理晶片300的一个实施例的截面图。预处理晶片300包括第一电极202、绝缘材料208a、以及下晶片层(未示出)。在一个实施例中，第一电极202是接触插头，例如钨插头、铜插头、或其它合适的导电材料插头。绝缘材料208a(例如SiO2、FSG、BPSG、BSG、低-k材料、或其它合适的介电材料)横向地围绕第一电极202，以使第一电极202与邻近装置特性电绝缘。
图32示出了预处理晶片300、多个相变材料层330a至330e、以及电极材料层206a的一个实施例的截面图。在预处理晶片300上沉积第一相变材料(例如，氧族化合物复合材料或其它合适的相变材料)，以提供第一相变材料层330a。在第一相变材料层330a上沉积不同于第一相变材料的第二相变材料，以提供第二相变材料层330b。在第二相变材料层330b上沉积不同于第二相变材料的第三相变材料，以提供第三相变材料层330c。在第三相变材料层330c上沉积不同于第三相变材料的第四相变材料，以提供第四相变材料层330d。在第四相变材料层330d上沉积不同于第四相变材料的第五相变材料，以提供第五相变材料层330e。使用CVD、ALD、MOCVD、PVD、JVP、或其它合适的沉积技术沉积相变材料层330a至330e。
在一个实施例中，第一相变材料层330a和第五相变材料层330e包括第一相变材料，第二相变材料层330b和第四相变材料层330d包括不同于第一相变材料的第二相变材料，以及第三相变材料层330c包括不同于第二相变材料的第三相变材料。在其它实施例中，使用其它的组合，例如，包括第一相变材料的第一相变材料层330a和第五相变材料层330e、包括不同于第一相变材料的第二相变材料的第二相变材料层330b、包括不同于第二相变材料的第三相变材料的第三相变材料层330c、以及包括不同于第三相变材料的第四相变材料的第四相变材料层330d。在其它实施例中，使用任何合适数量的相变材料层330以提供期望数量的相变部分。
在相变材料层330e上沉积电极材料(例如，TiN、TaN、W、TiSiN、TiAlN、TaSiN、TaAlN、或其它合适的电极材料)，以提供电极材料层206a。使用CVD、ALD、MOCVD、PVD、JVP、或其它合适的沉积技术沉积电极材料层206a。
图33示出了在蚀刻电极材料层206a和相变材料层330a至330e之后，预处理晶片300、相变材料层332a至332e、以及第二电极206的一个实施例的截面图。蚀刻电极材料层206a以提供第二电极206。蚀刻相变材料层330a至330e以提供相变材料层332a至332e。在一个实施例中，相变材料层332a至332e和第二电极206大致居中于第一电极202上方。
图34示出了在蚀刻相变材料层332a至332e之后，预处理晶片300、相变材料层204a至204e、以及第二电极206的一个实施例的截面图。使用不同的倒后蚀刻率蚀刻相变材料层332a至332e，以提供相变材料层204a至204e。相变材料层204a至204e包括第一相变材料层204a、第二相变材料层204b、第三相变材料层204c、第四相变材料层204d、以及第五相变材料层204e。第一相变材料层204a提供第一相变部分214a。第二相变材料层204b提供第二相变部分214b。第三相变材料层204c提供第三相变部分214c。第四相变材料层204d提供第四相变部分214d，以及第五相变材料层204e提供第五相变部分214e。
图35示出了预处理晶片300、相变材料层204a至204e、第二电极206、以及介电材料层222a的一个实施例的截面图。在第二电极206、相变材料层204a至204e、以及预处理晶片300的露出部分上沉积介电材料(例如，低-k材料或其它合适的介电材料)，以提供介电材料层222a。使用旋涂技术或其它的合适沉积技术沉积介电材料层222a。
图36示出了在蚀刻介电材料层222a之后，预处理晶片300、相变材料层204a至204e、第二电极206、以及介电材料层222的一个实施例的截面图。使用背面蚀刻(back etch)或其它合适的蚀刻来蚀刻介电材料层222a，以提供介电材料层222，介电材料层222横向地围绕第二、第三、和第四相变部分214b至214d。
在第二电极206、相变材料层204a和204e、介电材料层222、以及预处理晶片300的露出部分上沉积绝缘材料(例如，SiO2、FSG、BPSG、BSG、低-k材料、或其它合适的介电材料)。使用CMP或其他合适的平面化技术来平面化绝缘材料，以露出第二电极206并提供相变存储单元240c(如图4C中所示)。
可以再细分和/或结合参照图5至36描述并示出的方法实施例，以制造包括形成如图2A至2C所示的阶梯式图案的相变材料的存储单元、包括如图3A至3C所示的阶梯式图案和变化的热环境的存储单元、包括如图4A至4C所示的使用不同相变材料的阶梯式图案的存储单元、或其组合。
虽然在此描述并示出了具体的实施例，但本领域普通技术人员应该想到，在不脱离本发明的范围的情况下，可以对所示出和描述的具体实施例进行多种改变和/或等价替换。本申请用于覆盖在此描述的具体实施例的任何修改或改变。从而，可以想到，本发明不限于权利要求及其等价物。

Claims (35)

1.一种存储单元，包括：
第一电极；
第二电极；以及
在所述第一电极和所述第二电极之间的相变材料，所述相变材料具有阶梯式编程特性。
2.根据权利要求1所述的存储单元，其中，所述相变材料形成阶梯式图案。
3.根据权利要求2所述的存储单元，其中，所述相变材料包括多个矩形或圆柱形部分。
4.根据权利要求1所述的存储单元，进一步包括：
绝缘材料，横向地围绕所述相变材料、所述第一电极、以及所述第二电极。
5.根据权利要求1所述的存储单元，进一步包括：
第一介电材料，横向地围绕所述相变材料的至少一部分，所述第一介电材料具有第一导热性；以及
第二介电材料，横向地围绕所述第一介电材料、所述第一电极、以及所述第二电极，所述第二介电材料具有大于所述第一导热性的第二导热性。
6.根据权利要求5所述的存储单元，其中，所述第一介电材料包括低-k材料。
7.一种存储单元，包括：
第一电极；
第二电极；以及
在所述第一电极和所述第二电极之间的多个相变材料部分，
其中，通过所述多个相变材料部分中的一个相变材料部分的电流密度不同于通过所述多个相变材料部分中的另一相变材料部分的电流密度。
8.根据权利要求7所述的存储单元，其中，所述多个相变材料部分中的每个相变材料部分都形成为矩形形状和圆柱形形状之一。
9.根据权利要求7所述的存储单元，其中，所述多个相变材料部分中的至少两个相变材料部分具有不同的截面宽度。
10.根据权利要求7所述的存储单元，进一步包括：
绝缘材料，横向地围绕所述相变材料部分、所述第一电极、以及所述第二电极。
11.根据权利要求7所述的存储单元，进一步包括：
第一介电材料，横向地围绕所述多个相变材料部分中的至少一个相变材料部分，所述第一介电材料具有第一导热性；以及
第二介电材料，横向地围绕所述第一介电材料、所述第一电极、以及所述第二电极，所述第二介电材料具有大于所述第一导热性的第二导热性。
12.根据权利要求11所述的存储单元，其中，所述第一介电材料包括低-k材料。
13.一种存储单元，包括：
第一电极；
第二电极；以及
在所述第一电极和所述第二电极之间的多个相变材料层，所述多个相变材料层形成阶梯式图案，
其中，所述多个相变材料层中的至少两个相变材料层包括不同的相变材料。
14.根据权利要求13所述的存储单元，其中，所述多个相变材料层中的至少两个相变材料层具有不同的结晶温度。
15.根据权利要求13所述的存储单元，其中，所述多个相变材料层中的每个相变材料层都形成为矩形形状和圆柱形形状之一。
16.根据权利要求13所述的存储单元，其中，所述多个相变材料层中的至少两个相变材料层具有不同的截面宽度。
17.根据权利要求13所述的存储单元，进一步包括：
绝缘材料，横向地围绕所述多个相变材料层、所述第一电极、以及所述第二电极。
18.根据权利要求13所述的存储单元，进一步包括：
第一介电材料，横向地围绕所述多个相变材料层中的至少之一，所述第一介电材料具有第一导热性；以及
第二介电材料，横向地围绕所述第一介电材料、所述第一电极、以及所述第二电极，所述第二介电材料具有大于所述第一导热性的第二导热性。
19.根据权利要求18所述的存储单元，其中，所述第一介电材料包括低-k材料。
20.一种用于制造存储单元的方法，所述方法包括：
提供包括第一电极和绝缘材料的预处理晶片；
在所述预处理晶片上沉积相变材料层；
蚀刻所述相变材料层，以露出所述绝缘材料；
在蚀刻的相变材料层的露出部分上沉积保护层；
蚀刻所述保护层，以露出所述蚀刻的相变材料层的一部分；以及
蚀刻所蚀刻的相变材料层，以在所述蚀刻的相变材料层中形成阶梯式图案。
21.根据权利要求20所述的方法，进一步包括：
在所述相变材料层上沉积电极材料层；以及
蚀刻所述电极材料层，以形成第二电极。
22.根据权利要求20所述的方法，其中，蚀刻所述蚀刻的相变材料层，以在所述蚀刻的相变材料层中形成所述阶梯式图案的处理包括：倒后蚀刻所述蚀刻的相变材料层，以在所述蚀刻的相变材料层中形成所述阶梯式图案。
23.根据权利要求21所述的方法，进一步包括：
去除所蚀刻的保护层；
在所述第二电极、所述阶梯式图案、以及所述预处理晶片的露出部分上沉积介电材料；以及
平面化所述介电材料，以露出所述第二电极。
24.根据权利要求21所述的方法，进一步包括：
去除所蚀刻的保护层；
在所述第二电极、所述阶梯式图案、以及所述预处理晶片的露出部分上沉积第一介电材料；
蚀刻所述第一介电材料，以露出所述第二电极和所述绝缘材料；
在所述第二电极、所述阶梯式图案、所述第一介电材料、以及所述预处理晶片的露出部分上沉积第二介电材料，所述第二介电材料具有高于所述第一介电材料的导热性；以及平面化所述第二介电材料，以露出所述第二电极。
25.根据权利要求24所述的方法，其中，沉积所述第一介电材料的处理包括：沉积低-k材料。
26.一种用于制造存储单元的方法，所述方法包括：
提供包括第一电极和绝缘材料的预处理晶片；
在所述预处理晶片上沉积第一相变材料层；
蚀刻所述第一相变材料层，以露出所述绝缘材料；
在蚀刻的第一相变材料层和所述绝缘材料上沉积第一介电材料层；
平面化所述第一介电材料层，以露出所述蚀刻的第一相变材料层；
在所述蚀刻的第一相变材料层和平面化的第一介电材料层上沉积第二相变材料层；以及
蚀刻所述第二相变材料层，以露出所述平面化的第一介电材料层的至少一部分。
27.根据权利要求26所述的方法，其中，所述蚀刻的第二相变材料层具有与所述蚀刻的第一相变材料层不同的横截面。
28.根据权利要求26所述的方法，进一步包括：
在蚀刻的第二相变材料层、所述平面化的第一介电材料层、以及所述蚀刻的第一相变材料层的露出部分上沉积第二介电材料层；以及
平面化所述第二介电材料层，以露出蚀刻的所述第二相变材料层。
29.一种用于制造存储单元的方法，所述方法包括：
提供包括第一电极和绝缘材料的预处理晶片；
在所述预处理晶片上沉积第一绝缘材料层；
蚀刻所述第一绝缘材料层，以形成露出所述第一电极的至少一部分的第一开口；
在蚀刻的第一绝缘材料和所述预处理晶片的露出部分上沉积第一相变材料层；
平面化所述第一相变材料层，以露出所述蚀刻的第一绝缘材料；
在平面化的第一相变材料层和所述蚀刻的第一绝缘材料层上沉积第二绝缘材料层；以及
蚀刻所述第二绝缘材料层，以形成露出所述平面化的第一相变材料层的至少一部分的第二开口。
30.根据权利要求29所述的方法，进一步包括：
在蚀刻的第二绝缘材料层和所述平面化的第一相变材料层的露出部分上沉积第二相变材料层；以及
平面化所述第二相变材料层，以露出所述蚀刻的第二绝缘材料层。
31.根据权利要求29所述的方法，其中，所述第二开口的截面比所述第一开口的截面窄。
32.一种用于制造存储单元的方法，所述方法包括：
提供包括第一电极和绝缘材料的预处理晶片；
在所述预处理晶片上沉积多个相变材料层，所述多个相变材料层中的至少两个相变材料层包括不同的相变材料；
在所述多个相变材料层上沉积电极材料层；
蚀刻所述电极材料层，以提供第二电极；
蚀刻所述相变材料层，以露出所述绝缘材料；
蚀刻所蚀刻的相变材料层，以形成所述相变材料层的阶梯式图案。
33.根据权利要求32所述的方法，其中，蚀刻所蚀刻的相变材料层，以形成所述相变材料层的所述阶梯式图案的处理包括：以不同的蚀刻速率倒后蚀刻所述蚀刻的相变材料层，以形成所述相变材料层的所述阶梯式图案。
34.根据权利要求32所述的方法，进一步包括：
在所述第二电极、所述阶梯式图案、以及所述预处理晶片的露出部分上沉积绝缘材料；以及
平面化所述介电材料，以露出所述第二电极。
35.根据权利要求32所述的方法，进一步包括：
在所述第二电极、所述阶梯式图案、以及所述预处理晶片的露出部分上沉积第一介电材料；
蚀刻所述第一介电材料，以露出所述绝缘材料和所述第二电极；
在所述第二电极、所述阶梯式图案、蚀刻的第一介电材料、以及所述预处理晶片的露出部分上沉积第二介电材料，所述第二介电材料具有高于所述第一介电材料的导热性；以及平面化所述第二介电材料，以露出所述第二电极。
CN2007101303868A 2006-07-18 2007-07-18 具有阶梯式编程特性的相变存储单元 Expired - Fee Related CN101110467B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/488,869 US7688618B2 (en) 2006-07-18 2006-07-18 Integrated circuit having memory having a step-like programming characteristic
US11/488,869 2006-07-18

Publications (2)

Publication Number Publication Date
CN101110467A true CN101110467A (zh) 2008-01-23
CN101110467B CN101110467B (zh) 2011-06-08

Family

ID=38556527

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2007101303868A Expired - Fee Related CN101110467B (zh) 2006-07-18 2007-07-18 具有阶梯式编程特性的相变存储单元

Country Status (6)

Country Link
US (1) US7688618B2 (zh)
EP (1) EP1881541A3 (zh)
JP (1) JP2008103677A (zh)
KR (1) KR20080008288A (zh)
CN (1) CN101110467B (zh)
TW (1) TWI351697B (zh)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101981721A (zh) * 2008-04-01 2011-02-23 Nxp股份有限公司 多位相变存储单元
CN102027597A (zh) * 2008-03-14 2011-04-20 美光科技公司 具有收缩结构的相变存储器单元
CN110137347A (zh) * 2018-02-09 2019-08-16 美光科技公司 存储器装置及用于形成存储组件的方法
CN111564168A (zh) * 2019-02-13 2020-08-21 旺宏电子股份有限公司 电阻式存储器元件累进电阻特性的控制方法
WO2022262414A1 (zh) * 2021-06-16 2022-12-22 华为技术有限公司 一种相变存储器、电子设备和相变存储器的制备方法
US11545625B2 (en) 2018-02-09 2023-01-03 Micron Technology, Inc. Tapered memory cell profiles
US11735261B2 (en) 2017-04-28 2023-08-22 Micron Technology, Inc. Programming enhancement in self-selecting memory
US11800816B2 (en) 2018-02-09 2023-10-24 Micron Technology, Inc. Dopant-modulated etching for memory devices

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8084799B2 (en) * 2006-07-18 2011-12-27 Qimonda Ag Integrated circuit with memory having a step-like programming characteristic
US7599211B2 (en) * 2007-04-10 2009-10-06 Infineon Technologies Ag Integrated circuit, resistivity changing memory device, memory module and method of fabricating an integrated circuit
US8373148B2 (en) * 2007-04-26 2013-02-12 Spansion Llc Memory device with improved performance
JP5501966B2 (ja) * 2007-07-25 2014-05-28 インターモレキュラー， インコーポレイテッド 多状態の不揮発性メモリ素子
US8084842B2 (en) * 2008-03-25 2011-12-27 Macronix International Co., Ltd. Thermally stabilized electrode structure
FR2934711B1 (fr) * 2008-07-29 2011-03-11 Commissariat Energie Atomique Dispositif memoire et memoire cbram a fiablilite amelioree.
KR20110015934A (ko) * 2009-08-10 2011-02-17 삼성전자주식회사 비휘발성 메모리 장치 및 이의 프로그램 방법
US7944740B2 (en) * 2009-09-22 2011-05-17 International Business Machines Corporation Multi-level cell programming of PCM by varying the reset amplitude
US8634235B2 (en) 2010-06-25 2014-01-21 Macronix International Co., Ltd. Phase change memory coding
US8374019B2 (en) 2011-01-05 2013-02-12 Macronix International Co., Ltd. Phase change memory with fast write characteristics
US8497182B2 (en) 2011-04-19 2013-07-30 Macronix International Co., Ltd. Sidewall thin film electrode with self-aligned top electrode and programmable resistance memory
SG185902A1 (en) * 2011-05-19 2012-12-28 Agency Science Tech & Res A phase-change memory and a method of programming the same
US8891293B2 (en) 2011-06-23 2014-11-18 Macronix International Co., Ltd. High-endurance phase change memory devices and methods for operating the same
US8987700B2 (en) 2011-12-02 2015-03-24 Macronix International Co., Ltd. Thermally confined electrode for programmable resistance memory
US9001550B2 (en) 2012-04-27 2015-04-07 Macronix International Co., Ltd. Blocking current leakage in a memory array
TWI469408B (zh) * 2012-05-07 2015-01-11 Univ Feng Chia 超薄與多層結構相變化記憶體元件
US8964442B2 (en) 2013-01-14 2015-02-24 Macronix International Co., Ltd. Integrated circuit 3D phase change memory array and manufacturing method
US8916414B2 (en) 2013-03-13 2014-12-23 Macronix International Co., Ltd. Method for making memory cell by melting phase change material in confined space
CN104966717B (zh) 2014-01-24 2018-04-13 旺宏电子股份有限公司 一种存储器装置及提供该存储器装置的方法
JP6086097B2 (ja) * 2014-06-17 2017-03-01 国立大学法人東北大学 多段相変化材料および多値記録相変化メモリ素子
KR20190142335A (ko) * 2017-05-01 2019-12-26 소니 세미컨덕터 솔루션즈 가부시키가이샤 선택 소자 및 기억 장치
US10163651B1 (en) * 2017-09-28 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method to expose memory cells with different sizes
US10541364B2 (en) 2018-02-09 2020-01-21 Micron Technology, Inc. Memory cells with asymmetrical electrode interfaces
US11367833B2 (en) * 2018-09-28 2022-06-21 Intel Corporation Memory cells having increased structural stability
KR20220037000A (ko) * 2020-09-16 2022-03-24 삼성전자주식회사 정보 저장 물질 패턴을 포함하는 반도체 장치

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5414271A (en) * 1991-01-18 1995-05-09 Energy Conversion Devices, Inc. Electrically erasable memory elements having improved set resistance stability
US6671207B1 (en) * 2001-02-08 2003-12-30 Advanced Micro Devices, Inc. Piggyback programming with staircase verify for multi-level cell flash memory designs
US6507061B1 (en) 2001-08-31 2003-01-14 Intel Corporation Multiple layer phase-change memory
US6579760B1 (en) * 2002-03-28 2003-06-17 Macronix International Co., Ltd. Self-aligned, programmable phase change memory
US6714448B2 (en) * 2002-07-02 2004-03-30 Atmel Corporation Method of programming a multi-level memory device
US7180767B2 (en) * 2003-06-18 2007-02-20 Macronix International Co., Ltd. Multi-level memory device and methods for programming and reading the same
US6838692B1 (en) 2003-06-23 2005-01-04 Macronix International Co., Ltd. Chalcogenide memory device with multiple bits per cell
US6927410B2 (en) 2003-09-04 2005-08-09 Silicon Storage Technology, Inc. Memory device with discrete layers of phase change memory material
US7485891B2 (en) 2003-11-20 2009-02-03 International Business Machines Corporation Multi-bit phase change memory cell and multi-bit phase change memory including the same, method of forming a multi-bit phase change memory, and method of programming a multi-bit phase change memory
US7928420B2 (en) 2003-12-10 2011-04-19 International Business Machines Corporation Phase change tip storage cell
KR100657956B1 (ko) * 2005-04-06 2006-12-14 삼성전자주식회사 다치 저항체 메모리 소자와 그 제조 및 동작 방법

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10879459B2 (en) 2008-03-14 2020-12-29 Micron Technology, Inc. Phase change memory cell with constriction structure
CN102027597A (zh) * 2008-03-14 2011-04-20 美光科技公司 具有收缩结构的相变存储器单元
US8809108B2 (en) 2008-03-14 2014-08-19 Micron Technology, Inc. Phase change memory cell with constriction structure
CN102027597B (zh) * 2008-03-14 2015-10-07 美光科技公司 具有收缩结构的相变存储器单元及其制造方法
US9281478B2 (en) 2008-03-14 2016-03-08 Micron Technology, Inc. Phase change memory cell with constriction structure
US10008664B2 (en) 2008-03-14 2018-06-26 Micron Technology, Inc. Phase change memory cell with constriction structure
US10777739B2 (en) 2008-03-14 2020-09-15 Micron Technology, Inc. Phase change memory cell with constriction structure
CN101981721B (zh) * 2008-04-01 2013-12-25 Nxp股份有限公司 多位相变存储单元
US8649213B2 (en) 2008-04-01 2014-02-11 Nxp B.V. Multiple bit phase change memory cell
CN101981721A (zh) * 2008-04-01 2011-02-23 Nxp股份有限公司 多位相变存储单元
US11735261B2 (en) 2017-04-28 2023-08-22 Micron Technology, Inc. Programming enhancement in self-selecting memory
CN110137347A (zh) * 2018-02-09 2019-08-16 美光科技公司 存储器装置及用于形成存储组件的方法
US11545625B2 (en) 2018-02-09 2023-01-03 Micron Technology, Inc. Tapered memory cell profiles
CN110137347B (zh) * 2018-02-09 2023-04-07 美光科技公司 存储器装置及用于形成存储组件的方法
US11800816B2 (en) 2018-02-09 2023-10-24 Micron Technology, Inc. Dopant-modulated etching for memory devices
CN111564168B (zh) * 2019-02-13 2022-05-27 旺宏电子股份有限公司 电阻式存储器元件累进电阻特性的控制方法
CN111564168A (zh) * 2019-02-13 2020-08-21 旺宏电子股份有限公司 电阻式存储器元件累进电阻特性的控制方法
WO2022262414A1 (zh) * 2021-06-16 2022-12-22 华为技术有限公司 一种相变存储器、电子设备和相变存储器的制备方法

Also Published As

Publication number Publication date
EP1881541A3 (en) 2009-04-08
US7688618B2 (en) 2010-03-30
TW200807411A (en) 2008-02-01
US20080019170A1 (en) 2008-01-24
EP1881541A2 (en) 2008-01-23
JP2008103677A (ja) 2008-05-01
KR20080008288A (ko) 2008-01-23
TWI351697B (en) 2011-11-01
CN101110467B (zh) 2011-06-08

Similar Documents

Publication Publication Date Title
CN101110467B (zh) 具有阶梯式编程特性的相变存储单元
CN107026169B (zh) 存储器件以及包括该存储器件的电子设备
JP4917984B2 (ja) 階段状のプログラミング特性を有する相変化メモリセル
JP6860325B2 (ja) メモリ素子及び半導体素子
US6894305B2 (en) Phase-change memory devices with a self-heater structure
KR101006218B1 (ko) 봉쇄층을 포함하는 활물질 소자들
US6579760B1 (en) Self-aligned, programmable phase change memory
CN101110465A (zh) 具有阶梯式编程特性的相变存储单元
CN101232075A (zh) 柱形相变存储单元
CN101685825B (zh) 包含二极管存储器单元的集成电路
US9064794B2 (en) Integrated circuit including vertical diode
CN102820299A (zh) 存储器件
WO2006078505A2 (en) A non-volatile memory cell comprising a dielectric layer and a phase change material in series
CN101202327A (zh) 具有侧壁接触的相变存储器
US20080272354A1 (en) Phase change diode memory
KR102660633B1 (ko) 고압 수소 열처리된 선택 소자층을 구비한 가변 저항 메모리 장치 및 그 제조 방법
CN113130740A (zh) 存储器器件

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: INFINEON TECHNOLOGIES AG

Free format text: FORMER OWNER: QIMONDA NORTH AMERICA CORP.

Effective date: 20110620

C41 Transfer of patent application or patent right or utility model
COR Change of bibliographic data

Free format text: CORRECT: ADDRESS; FROM: NORTH CAROLINA, THE USA TO: MUNICH, GERMANY

TR01 Transfer of patent right

Effective date of registration: 20110620

Address after: Munich, Germany

Patentee after: QIMONDA AG

Address before: North Carolina

Patentee before: Qimonda North America Corp.

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20151230

Address after: German Berg, Laura Ibiza

Patentee after: Infineon Technologies AG

Address before: Munich, Germany

Patentee before: QIMONDA AG

CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20110608

Termination date: 20210718

CF01 Termination of patent right due to non-payment of annual fee