JP6860325B2 - メモリ素子及び半導体素子 - Google Patents

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Description

本発明は、メモリ素子及び半導体素子に係り、より詳しくは、クロスポイントアレイ（ｃｒｏｓｓ ｐｏｉｎｔ ａｒｒａｙ）構造を有するメモリ素子及び半導体素子に関する。
電子製品の軽薄短小化傾向により、半導体素子の高集積化に対する要求が増大している。また、互いに交差する２個の電極間の交差点にメモリセルを配置する三次元クロスポイント構造のメモリ素子が提案された。しかし、クロスポイント構造のメモリ素子ダウンスケーリング（ｄｏｗｎ−ｓｃａｌｉｎｇ）が持続的に要求されることにより、前記メモリ素子を構成する全ての層の厚みが薄くならなければならない。また、層厚が減少することにより、層が容易に劣化し、かつ／または駆動過程において発生する熱によって、前記層が容易に損傷され、前記メモリ素子の信頼性が低下してしまう。
本発明が解決しようとする課題は、均一な動作特性を有して信頼性が向上したクロスポイントアレイタイプのメモリ素子を提供することにある。
本発明が解決しようとする課題はまた、集積度を向上できるメモリ素子及び半導体素子を提供することにある。
前記技術的課題を達成するための本発明の技術的思想によるメモリ素子は、基板上において、前記基板の上面に平行な第１方向に延長される複数本の下部ワードラインと、前記複数本の下部ワードライン上において、前記第１方向とは異なり、前記基板の上面に平行な第２方向に延長される複数本の共通ビットラインと、前記複数本の共通ビットライン上において、前記第１方向に延長される複数本の上部ワードラインと、前記複数本の下部ワードラインと前記複数本の共通ビットラインとの交差地点に配置され、それぞれがオボニック閾値スイッチング（ＯＴＳ、ｏｖｏｎｉｃ ｔｈｒｅｓｈｏｌｄ ｓｗｉｔｃｈｉｎｇ）特性を有する第１選択素子及び第１メモリ層を含む複数の第１メモリセル構造と、前記複数本の上部ワードラインと前記複数本の共通ビットラインとの交差地点に配置され、それぞれがオボニック閾値スイッチング（ＯＴＳ）特性を有する第２選択素子及び第２メモリ層を含む複数の第２メモリセル構造とを含み、前記複数の第１メモリセル構造と、前記複数の第２メモリセル構造は、前記複数本の共通ビットラインを中心に、前記第１方向に垂直な第３方向に沿って対称構造を有する。
前記技術的課題を達成するための本発明の技術的思想によるメモリ素子は、基板上において、前記基板の上面に平行な第１方向に延長される複数本の第１下部ワードラインと、前記複数本の第１下部ワードライン上において、前記第１方向とは異なり、前記基板の上面に平行な第２方向に延長される複数本の第１共通ビットラインと、前記複数本の第１共通ビットライン上において、前記第１方向に延長される複数本の第１上部ワードラインと、前記複数本の第１下部ワードラインと前記複数本の第１共通ビットラインとの交差地点に配置され、それぞれがオボニック閾値スイッチング特性を有する第１選択素子及び第１メモリ層を含む複数の第１メモリセル構造と、前記複数本の第１上部ワードラインと前記複数本の第１共通ビットラインとの交差地点に配置され、それぞれがオボニック閾値スイッチング特性を有する第２選択素子及び第２メモリ層を含む複数の第２メモリセル構造と、を含み、前記複数の第１メモリセル構造と、前記複数の第２メモリ構造は、前記複数本の共通ビットラインを中心に、前記第１方向に垂直な第３方向に沿って対称構造を有し、前記複数の第１メモリセル構造のうち前記メモリ素子の前記第２方向端部にあるものの前記第２方向の側壁が、前記複数の第２メモリセル構造のうち前記メモリ素子の前記第２方向端部にあるものの前記第２方向の側壁と整列される。
前記技術的課題を達成するための本発明の技術的思想によるメモリ素子の製造方法において、基板上に順次に積層された下部ワードライン層、予備第１メモリ層、及び予備第１選択素子層を含む第１積層構造を形成する。前記第１積層構造をパターニングし、前記基板の上面に平行な第１方向に延長される複数本の下部ワードライン、及び複数本の第１積層ラインを形成する。前記複数本の第１積層ライン上に順次に積層された共通ビットライン層、予備第２選択素子層、及び予備第２メモリ層を含む第２積層構造を形成する。前記複数本の第１積層ラインの一部分及び前記第２積層構造をパターニングし、複数の第１メモリセル構造、前記第１方向とは異なる第２方向に延長される複数本の共通ビットライン、及び複数本の第２積層ラインを形成する。前記複数本の第２積層ライン上に、上部ワードライン層を形成する。前記複数本の第２積層ライン及び前記上部ワードライン層をパターニングし、複数の第２メモリセル構造、及び前記第１方向に延長される複数本の上部ワードラインを形成する。
前記技術的課題を達成するための本発明の技術的思想による半導体素子は、第１メモリセル、ビットライン及び第２メモリセルを含む。第１メモリセルは、第１ヒータ電極と、第１オボニック閾値スイッチング素子との間の第１メモリ層を含む第１スタック構造を有する。前記ビットラインは、前記第１メモリセル上に配置される。前記第２メモリセルは、前記ビットライン上に配置され、第２オボニック閾値スイッチング素子と、第２ヒータ電極との間の第２メモリ層を含む第２スタック構造を有する。第１スタック構造及び第２スタック構造がビットラインに対して対称である。
例示的な実施形態によるメモリ素子の等価回路図である。 例示的な実施形態によるメモリ素子を示す斜視図である。 図２の２Ｘ−２Ｘ’線に沿った断面図である。 図２の２Ｙ−２Ｙ’線に沿った断面図である。 メモリセルに印加された電圧によるメモリ層の例示的なイオン拡散経路を概略的に示した図面である。 オボニック閾値スイッチング特性を示すオボニック閾値スイッチング素子の電圧・電流曲線を概略的に示したグラフの例示である。 例示的な実施形態によるメモリ素子を示す断面図である。 例示的な実施形態によるメモリ素子を示す断面図である。 例示的な実施形態によるメモリ素子を示す断面図である。 例示的な実施形態によるメモリ素子を示す断面図である。 例示的な実施形態によるメモリ素子を示す断面図である。 例示的な実施形態によるメモリ素子を示す断面図である。 例示的な実施形態によるメモリ素子を示す斜視図である。 図１３の１３Ｘ−１３Ｘ’線に沿った断面図である。 図１３の１３Ｙ−１３Ｙ’線に沿った断面図である。 例示的な実施形態によるメモリ素子の製造方法について説明するために、工程順序によって図示した断面図である。 例示的な実施形態によるメモリ素子の製造方法について説明するために、工程順序によって図示した断面図である。 例示的な実施形態によるメモリ素子の製造方法について説明するために、工程順序によって図示した断面図である。 例示的な実施形態によるメモリ素子の製造方法について説明するために、工程順序によって図示した断面図である。 例示的な実施形態によるメモリ素子の製造方法について説明するために、工程順序によって図示した断面図である。 例示的な実施形態によるメモリ素子の製造方法について説明するために、工程順序によって図示した断面図である。 例示的な実施形態によるメモリ素子の製造方法について説明するために、工程順序によって図示した断面図である。 例示的な実施形態によるメモリ素子の製造方法について説明するために、工程順序によって図示した断面図である。 例示的な実施形態によるメモリ素子の製造方法について説明するために、工程順序によって図示した断面図である。 例示的な実施形態によるメモリ素子の製造方法について説明するために、工程順序によって図示した断面図である。 例示的な実施形態によるメモリ素子の製造方法について説明するために、工程順序によって図示した断面図である。 例示的な実施形態によるメモリ素子の製造方法について説明するために、工程順序によって図示した断面図である。 例示的な実施形態によるメモリ素子の製造方法について説明するために、工程順序によって図示した断面図である。
本発明の構成及び効果を十分に理解するために、添付図面を参照し、本発明の望ましい実施形態について説明する。しかし、本発明は、以下において開示される実施形態に限定されなく、さまざまな形態に具現され、多様な変更を加えることができる。ただし、本実施形態に係わる説明は、本発明の開示を完全なものにし、本発明が属する技術分野の当業者に発明の範疇を完全に知らせるために提供される。添付図面において構成要素は、説明の便宜のために、その大きさは、実際より拡大して図示され、各構成要素の比率は誇張されたり縮小されることもある。
ある構成要素が異なる構成要素において「上に」あるか、「接して」と記載された場合、他の構成要素上に直接触れたり、連結されたりもするが、中間に他の構成要素が存在することもあると理解されなければならない。一方、ある構成要素が異なる構成要素の「真上に」あるか、あるいは「直接接して」いると記載された場合には、中間に他の構成要素が存在しない。構成要素間の関係について説明する他の表現、例えば、「・・・の間に」や「直接・・・の間に」というような表現も、同様に解釈される。
第１、第２のような用語は、多様な構成要素についての説明に使用されるが、前記構成要素は、前記用語によって限定されない。前記用語は、１つの構成要素を他の構成要素から区別する目的にのみ使用される。例えば、本発明の権利範囲を外れずに、第１構成要素は、第２構成要素と命名され、同様に、第２構成要素も、第１構成要素と命名されもする。
単数の表現は、文脈上明白に異なって表現しない限り、複数の表現を含む。「含む」または「有する」というような用語は、明細書上に記載された特徴、数字、段階、動作、構成要素、部分品、またはそれらの組み合わせが存在するということを指定するためであり、１またはそれ以上の他の特徴、数字、段階、動作、構成要素、部分品、またはそれらの組み合わせが付加されもする。
本発明の実施形態において使用される用語は、特に定義されない限り、当該技術分野における当業者に一般的に知られた意味に解釈される。
一方、本発明の実施形態においては、基板上面に垂直な方向に沿って、複数本の下部ワードライン、及び複数本の上部ワードラインが複数本の共通ビットラインを挟んで配置されると説明するが、本発明の技術的思想は、それに限定されない。本発明において説明するのとは異なり、基板上面に垂直な方向に沿って複数本の下部ビットラインと、複数本の上部ビットラインとが複数本の共通ワードラインを挟んで配置される場合がある。また、基板上面に垂直な方向に沿って、複数本の下部ワードラインと、複数本の共通ワードラインとが複数本の共通ビットラインを挟んで配置され、複数本の共通ビットラインと、複数本の上部ビットラインとの間に、複数本の共通ワードラインが位置するように、複数本の共通ワードライン上に、複数本の上部ビットラインが配置される場合がある。それ以外にも、本発明の技術的思想から外れない限り、当業者に導出可能な多様な実施形態が可能である。
図１は、例示的な実施形態によるメモリ素子１０の等価回路図である。
図１を参照すれば、メモリ素子１０は、第１方向（例えば、図１のＸ方向）に沿って延長されて、第１方向に垂直であるか、実質的に垂直な第２方向（例えば、図１のＹ方向）に離隔された下部ワードラインＷＬ１１、ＷＬ１２と、下部ワードラインＷＬ１１、ＷＬ１２上において、第１方向に垂直であるか、あるいは実質的に垂直な第３方向（例えば、図１のＺ方向）に離隔され、第１方向に沿って延長される上部ワードラインＷＬ２１、ＷＬ２２を含む。また、メモリ素子１０は、上部ワードラインＷＬ２１、ＷＬ２２及び下部ワードラインＷＬ１１、ＷＬ１２それぞれと第１方向に離隔され、第２方向に沿って延長される共通ビットラインＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４を含む。
第１メモリセルＭＣ１及び第２メモリセルＭＣ２は、共通ビットラインＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４と、下部ワードラインＷＬ１１、ＷＬ１２との間、及び共通ビットラインＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４と上部ワードラインＷＬ２１、ＷＬ２２との間にそれぞれ配置される。具体的には、第１メモリセルＭＣ１は、共通ビットラインＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４と、下部ワードラインＷＬ１１、ＷＬ１２との交差点に配置され、情報保存のためのメモリ層ＭＥと、メモリセルを選択するための選択素子ＳＷとを含む。また、第２メモリセルＭＣ２は、共通ビットラインＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４と、上部ワードラインＷＬ２１、ＷＬ２２との交差点に配置され、情報保存のためのメモリ層ＭＥと、メモリセルを選択するための選択素子ＳＷとを含む。
第１メモリセルＭＣ１と第２メモリセルＭＣ２は、共通ビットラインＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４を中心に、第３方向に互いに対称構造を有するように配置される。図１に例示するように、下部ワードラインＷＬ１１と共通ビットラインＢＬ１との間に配置される第１メモリセルＭＣ１において、メモリ層ＭＥは、下部ワードラインＷＬ１１に電気的に連結されており、選択素子ＳＷが共通ビットラインＢＬ１に電気的に連結されており、メモリ層ＭＥと選択素子ＳＷは、直列に連結される。また、上部ワードラインＷＬ２１と共通ビットラインＢＬ１との間に配置される第２メモリセルＭＣ２において、メモリ層ＭＥは、上部ワードラインＷＬ２１に電気的に連結されており、選択素子ＳＷが共通ビットラインＢＬ１に電気的に連結されており、メモリ層ＭＥと選択素子ＳＷは、直列に連結される。しかし、本発明の技術的思想は、これに限定されない。図１に図示したのとは異なり、第１メモリセルＭＣ１において、選択素子ＳＷが下部ワードラインＷＬ１１に直接連結され、メモリ層ＭＥが共通ビットラインＢＬ１と直接連結され、第２メモリセルＭＣ２において、選択素子ＳＷが上部ワードラインＷＬ２１に直接連結され、メモリ層ＭＥが共通ビットラインＢＬ２に直接連結され、共通ビットラインＢＬ１を中心に、第１メモリセルＭＣ１と第２メモリセルＭＣ２とが互いに対称に配置される場合がある。
以下においては、メモリ素子１０の駆動方法について説明する。
例えば、ワードラインＷＬ１１、ＷＬ１２、ＷＬ２１、ＷＬ２２と、共通ビットラインＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４とを介して、第１メモリセルＭＣ１または第２メモリセルＭＣ２のメモリ層ＭＥに電圧が印加され、メモリ層ＭＥに電流が流れる。例えば、メモリ層ＭＥは、第１状態と第２状態との間に可逆的に遷移する相変化（ｐｈａｓｅ−ｃｈａｎｇｅ）物質層を含む。しかし、メモリ層ＭＥは、それに限定されなく、印加された電圧によって抵抗値が変わる可変抵抗体であるならば、いかなるものを含んでもよい。例えば、選択されたメモリセルＭＣ１、ＭＣ２のメモリ層ＭＥに印加される電圧によって、メモリ層ＭＥの抵抗が、第１状態と第２状態との間において可逆的に遷移する。
メモリ層ＭＥの抵抗変化によって、メモリセルＭＣ１、ＭＣ２においては、「０」または「１」のようなデジタル情報を記憶し、またメモリセルＭＣ１、ＭＣ２からデジタル情報を消去できる。例えば、メモリセルＭＣ１、ＭＣ２において、高抵抗状態「０」及び低抵抗状態「１」とデータを書き込むことができる。ここで、高抵抗状態「０」から低抵抗状態「１」への書き込みを「セット動作」と称し、低抵抗状態「１」から高抵抗状態「０」への書き込みを「リセット動作」と称する。しかし、本発明の実施形態によるメモリセルＭＣ１、ＭＣ２は、前述の高抵抗状態「０」及び低抵抗状態「１」のデジタル情報にのみ限定されなく、多様な抵抗状態を保存できる。
ワードラインＷＬ１１、ＷＬ１２、ＷＬ２１、ＷＬ２２及び共通ビットラインＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４の選択によって、任意のメモリセルＭＣ１、ＭＣ２がアドレッシングされ、ワードラインＷＬ１１、ＷＬ１２、ＷＬ２１、ＷＬ２２及び共通ビットラインＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４の間に、所定（または、それとは異なり、要求されたり既定であったりする）信号を印加し、メモリセルＭＣ１、ＭＣ２をプログラミングし、共通ビットラインＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４を介して電流値を測定することにより、当該メモリセルＭＣ１、ＭＣ２を構成する可変抵抗体の抵抗値による情報が判読される。
図２は、例示的な実施形態によるメモリ素子１００を示す斜視図であり、図３は、図２の２Ｘ−２Ｘ’線に沿った断面図であり、図４は、図２の２Ｙ−２Ｙ’線に沿った断面図である。
図２ないし図４を参照すれば、メモリ素子１００は、基板１０２上において、第１方向（Ｘ方向）に、相互平行に、あるいは実質的に平行に延長される複数本の下部ワードライン１１０、第１方向と垂直であるか、実質的に垂直な第２方向（Ｙ方向）に、相互平行に、あるいは実質的に平行に延長される複数本の共通ビットライン１２０、及び第１方向に相互平行に、あるいは実質的に平行に延長される複数本の上部ワードライン１３０を含む。
複数本の下部ワードライン１１０、複数本の共通ビットライン１２０、及び複数本の上部ワードライン１３０は、それぞれ金属、導電性金属窒化物、導電性金属酸化物、またはそれらの組み合わせからなる。例示的な実施形態において、複数本の下部ワードライン１１０、複数本の共通ビットライン１２０、及び複数本の上部ワードライン１３０は、それぞれＷ、ＷＮ、Ａｕ、Ａｇ、Ｃｕ、Ａｌ、ＴｉＡｌＮ、Ｉｒ、Ｐｔ、Ｐｄ、Ｒｕ、Ｚｒ、Ｒｈ、Ｎｉ、Ｃｏ、Ｃｒ、Ｓｎ、Ｚｎ、ＩＴＯ、それらの合金、またはそれらの組み合わせからなる。例示的な実施形態において、複数本の下部ワードライン１１０、複数本の共通ビットライン１２０、及び複数本の上部ワードライン１３０は、それぞれ金属膜と、前記金属膜の少なくとも一部を覆う導電性バリア膜とを含む。前記導電性バリア膜は、例えば、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、またはそれらの組み合わせからなる。
第１方向に延長される複数本の下部ワードライン１１０それぞれは、第２方向に延長される複数本の共通ビットライン１２０それぞれと交差する。複数本の下部ワードライン１１０と複数本の共通ビットライン１２０との複数の交差地点には、それぞれ複数の第１メモリセルＭＣ１が配置される。
複数の第１メモリセルＭＣ１は、複数の第１メモリセルピラ（ｐｉｌｌａｒ）１４０によって構成される。複数の第１メモリセルピラ１４０において、第２方向（Ｙ方向）に沿って一列に配置される複数の第１メモリセルピラ１４０それぞれの間には、複数の絶縁パターン１６０が介在する。
複数の第１メモリセルピラ１４０は、第１メモリ層１４２、第１ヒータ電極ＨＥ１及び第１選択素子ＳＷ１を含む。
例示的な実施形態において、第１メモリ層１４２は、相変化物質を含む。例えば、第１メモリ層１４２は、第１メモリ層１４２両端に印加される電圧によって発生するジュール熱（Ｊｏｕｌｅ ｈｅａｔ）によって、相が可逆的に変化し、かような相変化によって、抵抗が変化する物質を含む。例えば、前記相変化物質は、非晶質（ａｍｏｒｐｈｏｕｓ）相において高抵抗状態になり、結晶質（ｃｒｙｓｔａｌｌｉｎｅ）相において低抵抗状態になる。高抵抗状態を「０」と定義し、低抵抗状態「１」と定義することにより、第１メモリ層１４２にデータが保存される。
例示的な実施形態において、第１メモリ層１４２は、テリウム（Ｔｅ）、セレン（Ｓｅ）、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、ビスマス（Ｂｉ）、鉛（Ｐｂ）、スズ（Ｓｎ）、インジウム（Ｉｎ）、銀（Ａｇ）、ヒ素（Ａｓ）、硫黄（Ｓ）、リン（Ｐ）、及びそれらの混合物を含む群から選択された少なくともいずれか一つを含む。例えば、第１メモリ層１４２は、ＧｅＳｂＴｅ、ＧｅＴｅＡｓ、ＧｅＢｉＴｅ、ＧｅＴｅＴｉ、ＧｅＴｅＳｅ、ＡｓＳｂＴｅ、ＳｎＳｂＴｅ、ＳｅＴｅＳｎ、ＳｂＳｅＢｉ、ＳｎＳｂＢｉ、ＧａＴｅＳｅ、ＩｎＳｂＴｅ、ＴａＳｂＴｅ、ＶＳｂＴｅ、ＴａＳｂＳｅ、ＮｂＳｂＳｅ、ＶＳｂＳｅ、ＷＳｂＴｅ、ＭｏＳｂＴｅ、ＣｒＳｂＴｅ、ＷＳｂＳｅ、ＭｏＳｂＳｅ、ＣｒＳｂＳｅ、ＧｅＴｅ、ＩｎＳｅ、ＳｂＴｅ、ＩｎＳｎＳｂＴｅ、ＡｇＩｎＳｂＴｅ、ＡｓＧｅＳｂＴｅなどのカルコゲン化合物のうち少なくとも一つからなる。他の実施形態において、第１メモリ層１４２は、不純物がドーピングされたカルコゲン化合物から形成する。前記不純物は、例えば、窒素（Ｎ）、酸素（Ｏ）、シリコン（Ｓｉ）、炭素（Ｃ）、ホウ素（Ｂ）、ジスプロシウム（Ｄｙ）、またはそれらの組み合わせを含む。しかし、第１メモリ層１４２の物質は、それらに限定されない。
第１ヒータ電極ＨＥ１は、複数本の下部ワードライン１１０と第１メモリ層１４２との間に配置される。第１ヒータ電極ＨＥ１は、第１メモリ層１４２と反応せず、第１メモリ層１４２を相変化させるに十分な熱を発生させる導電物質を含む。例示的な実施形態において、第１ヒータ電極ＨＥ１は、ＴｉＮ、ＴｉＳｉＮ、ＴｉＡｌＮ、ＴａＳｉＮ、ＴａＡｌＮ、ＴａＮ、ＷＳｉ、ＷＮ、ＴｉＷ、ＭｏＮ、ＮｂＮ、ＴｉＢＮ、ＺｒＳｉＮ、ＷＳｉＮ、ＷＢＮ、ＺｒＡｌＮ、ＭｏＡｌＮ、ＴｉＡｌ、ＴｉＯＮ、ＴｉＡｌＯＮ、ＷＯＮ、ＴａＯＮあるいはそれらの組み合わせのような、相対的に高融点金属、またはそれらの窒化物からなる。しかし、第１ヒータ電極ＨＥ１物質は、それらに限定されない。
第１選択素子ＳＷ１は、順次に積層された第１下部電極ＢＥ１、第１選択素子層１４４及び第１上部電極ＴＥ１を含む。第１選択素子ＳＷ１は、電流の流れを制御する電流調整素子でもある。第１選択素子ＳＷ１は、例えば、オボニック閾値スイッチング（ＯＴＳ、ｏｖｏｎｉｃ ｔｈｒｅｓｈｏｌｄ ｓｗｉｔｃｈｉｎｇ）特性を有する電流調整素子である。
第１選択素子層１４４は、第１選択素子層１４４両端にかかった電圧の大きさによって抵抗が変化する物質を含み、例えば、オボニック閾値スイッチング（ＯＴＳ）特性を有する物質を含む。例えば、第１選択素子層１４４に、閾値電圧ＶＴより低い電圧が印加されるとき、第１選択素子層１４４は、高抵抗状態にあり、第１選択素子層１４４に、閾値電圧ＶＴより高い電圧が印加されるとき、低抵抗状態にあり、電流が流れ始める。また、第１選択素子層１４４を介して流れる電流が、維持電流（ｈｏｌｄｉｎｇ ｃｕｒｒｅｎｔ）より低くなるとき、第１選択素子層１４４は、高抵抗状態に変化する。一方、第１選択素子層１４４のオボニック閾値スイッチング特性は、以後、図６を参照して詳細に説明する。
例示的な実施形態において、第１選択素子層１４４は、テリウム（Ｔｅ）、セレン（Ｓｅ）、ゲルマニウム（Ｇｅ）、ヒ素（Ａｓ）、シリコン（Ｓｉ）、及びそれらの混合物によって構成された群から選択された少なくともいずれか一つを含む。例えば、第１選択素子層１４４は、ＡｓＳｅ、ＡｓＳｅＧｅ、ＡｓＳｅＧｅＴｅ、ＡｓＧｅＴｅＳｉなどからなる。他の実施形態において、第１選択素子層１４４は、例えば、窒素（Ｎ）、酸素（Ｏ）、炭素（Ｃ）、ホウ素（Ｂ）、ジスプロシウム（Ｄｙ）等の不純物がさらにドーピングされる。しかし、第１選択素子層１４４の物質は、それらに限定されない。
第１下部電極ＢＥ１及び第１上部電極ＴＥ１は、それぞれ金属、導電性金属窒化物、導電性金属酸化物、またはそれらの組み合わせからなる。例えば、第１下部電極ＢＥ１及び第１上部電極ＴＥ１は、それぞれＴｉＮ膜を含むが、それに限定されない。例示的な実施形態において、第１下部電極ＢＥ１及び第１上部電極ＴＥ１は、それぞれ金属または導電性金属窒化物からなる導電膜と、前記導電膜の少なくとも一部を覆う少なくとも１つの導電性バリア膜とを含む。前記導電性バリア膜は、金属酸化物、金属窒化物、またはそれらの組み合わせからなるが、それらに限定されない。
図２ないし図４には、第１下部電極ＢＥ１が、第１選択素子層１４４下において、第１メモリ層１４２と接触するように配置され、第１上部電極ＴＥ１が、第１選択素子層１４４の上において、複数本の共通ビットライン１２０と接触し配置されるように例示的に図示した。しかし、本発明の技術的思想は、それに限定されない。図２ないし図４に図示されたのとは異なり、第１上部電極ＴＥ１が、第１選択素子層１４４下に位置し、第１下部電極ＢＥ１が、第１選択素子層１４４上に位置することもできる。
図３に例示的に図示したように、第１選択素子ＳＷ１と第１ヒータ電極ＨＥ１との間には、第１メモリ層１４２が介在する。すなわち、例えば、第１選択素子ＳＷ１と第１ヒータ電極ＨＥ１は、第１メモリセルピラ１４０の両端に位置し、第１選択素子ＳＷ１と第１ヒータ電極ＨＥ１は、直接接触しない。従って、第１選択素子層１４４と第１ヒータ電極ＨＥ１との間において、相対的に大きい第１隔離距離Ｄ１が確保される。例えば、第１隔離距離Ｄ１は、約１０ないし１００ｎｍであるが、本発明の技術的思想は、それに限定されない。第１隔離距離Ｄ１は、第１メモリ層１４２、第１下部電極ＢＥ１及び／または第１上部電極ＴＥ１の第３方向（図２のＺ方向）に沿った厚みによって異なる。
一般的に、第１選択素子層１４４がオボニック閾値スイッチング特性を有する物質を含むとき、第１選択素子層１４４は、非晶質状態のカルコゲナイド物質からなる。しかし、メモリ素子のダウンスケーリング傾向によって、第１ヒータ電極ＨＥ１、第１メモリ層１４２、第１選択素子層１４４、第１上部電極ＴＥ１及び／または第１下部電極ＢＥ１の厚み、幅及びそれら間の距離が小さくなる。従って、メモリ素子１００の駆動過程において、第１ヒータ電極ＨＥ１が発熱し、第１メモリ層１４２が相変化されるとき、それに隣接して配置される第１選択素子層１４４にも、前記発熱による影響が加えられる。例えば、隣接した第１ヒータ電極ＨＥ１からの熱によって、第１選択素子層１４４も部分的に結晶化されるなど、第１選択素子層１４４が劣化するか、又は損傷する。しかし、本発明の例示的な実施形態によれば、第１選択素子層１４４と第１ヒータ電極ＨＥ１との間に、相対的に大きな第１隔離距離Ｄ１が確保されることにより、第１選択素子層１４４の劣化及び／または損傷が抑制及び／または防止される。
複数本の共通ビットライン１２０と、複数本の上部ワードライン１３０との複数の交差地点には、それぞれ複数の第２メモリセルＭＣ２が配置される。
複数の第２メモリセルＭＣ２は、複数の第２メモリセルピラ１５０によって構成される。複数の第２メモリセルピラ１５０において、第２方向（Ｙ方向）に沿って一列に配置される複数の第２メモリセルピラ１５０それぞれの間には、第２方向に沿って延長される複数本の絶縁ライン１７０が介在する。
複数の第２メモリセルピラ１５０それぞれは、第２メモリ層１５２、第２ヒータ電極ＨＥ２及び第２選択素子ＳＷ２を含む。第２選択素子ＳＷ２は、順次に積層された第２上部電極ＴＥ２、第２選択素子層１５４及び第２下部電極ＢＥ２を含む。第２選択素子ＳＷ２は、複数本の共通ビットライン１２０上に配置され、第２メモリ層１５２は、第２選択素子ＳＷ２上に配置される。また、第２ヒータ電極ＨＥ２は、第２メモリ層１５２と、複数本の上部ワードライン１３０との間に配置される。
一方、第２上部電極ＴＥ２、第２選択素子層１５４、第２下部電極ＢＥ２、第２メモリ層１５２及び第２ヒータ電極ＨＥ２は、それぞれ前述の第１上部電極ＴＥ１、第１選択素子層１４４、第１下部電極ＢＥ１、第１メモリ層１４２及び第１ヒータ電極ＨＥ１と類似しているか、あるいは実質的に類似した特徴を有するが、ここでは、詳細な説明は省略する。
図２及び図３に例示的に図示したように、共通ビットライン１２０を中心に、複数の第１メモリセルピラ１４０と、複数の第２メモリセルピラ１５０とが第３方向（図２のＺ方向）に沿って対称に配置される。すなわち、例えば、共通ビットライン１２０の上下に、それぞれ第１選択素子ＳＷ１と第２選択素子ＳＷ２とが配置される。複数の第１メモリセルピラ１４０内において、共通ビットライン１２０から下の方向に向け、第１選択素子ＳＷ１、第１メモリ層１４２及び第１ヒータ電極ＨＥ１が順次に配置され、複数の第２メモリセルピラ１５０内において、共通ビットライン１２０から上の方向に向け、第２選択素子ＳＷ２、第２メモリ層１５２及び第２ヒータ電極ＨＥ２が順次に配置される。
共通ビットライン１２０を中心に、複数の第１メモリセルピラ１４０と複数の第２メモリセルピラ１５０とが対称に配置されることにより、第１メモリセルＭＣ１と第２メモリセルＭＣ２は、さらに均一な動作特性を有する。それについては、図５に概略的に図示したメモリセル５０Ａ、５０Ｂ内の例示的なイオン拡散経路を介して説明する。
図５は、メモリセル５０Ａ、５０Ｂに印加された電圧によるメモリ層３０Ａ、３０Ｂの例示的なイオン拡散経路を概略的に示した図面である。
図５を参照すれば、メモリセル５０Ａは、順次に積層された第１電極２０Ａ、メモリ層３０Ａ及び第２電極４０Ａを含む。第１電極２０Ａは、メモリ層３０Ａを相変化させるのに十分な熱を発生させる導電物質を含み、ヒータ電極ＨＥ１、ＨＥ２（図２）に対応する。メモリセル５０Ａには、第１電極２０Ａに正の電圧が印加され、第２電極４０Ａに負の電圧が印加され、矢印（Ｃ＿Ａ）により表示されるように、第１電極２０Ａから、メモリ層３０Ａを介して、第２電極４０Ａに電流が流れる。
第１電極２０Ａに流れる電流によって、第１電極２０Ａに熱が発生し、それによって、第１電極２０Ａとメモリ層３０Ａとの界面に隣接したメモリ層３０Ａの一部分３０Ａ＿Ｐから相変化が発生する。例えば、メモリ層３０Ａの一部分３０Ａ＿Ｐが結晶状態（例えば、低抵抗状態）から非晶質状態（例えば、高抵抗状態）に変化される「リセット」動作において、一部分３０Ａ＿Ｐ内の陽イオンと陰イオンは、印加された電圧によって、それぞれ異なる速度により拡散する。図５の左側部分に図示したように、メモリ層３０Ａの一部分３０Ａ＿Ｐ内において、陽イオン、例えば、アンチモンイオン（Ｓｂ＋）の拡散速度が、陰イオン、例えば、テリウムイオン（Ｔｅ−）の拡散速度より相対的に速い。従って、アンチモンイオン（Ｓｂ＋）が負の電圧が印加された第２電極４０Ａ方向にさらに多く拡散する（例えば、テリウムイオン（Ｔｅ−）が第１電極２０Ａ方向に拡散する速度より、アンチモンイオン（Ｓｂ＋）が第２電極４０Ａ方向に拡散する速度がさらに速い）。
一方、メモリセル５０Ｂは、第１電極２０Ｂ、メモリ層３０Ｂ及び第２電極４０Ｂを含み、第１電極２０Ｂに負の電圧が印加され、第２電極４０Ｂに正の電圧が印加され、矢印（Ｃ＿Ｂ）により表示するように、第２電極４０Ｂから、メモリ層３０Ａを介して第１電極２０Ｂに電流が流れる。
第１電極２０Ｂに流れる電流によって、第１電極２０Ｂに熱が発生し、それによって、第１電極２０Ｂとメモリ層３０Ｂとの界面に隣接したメモリ層３０Ｂの一部分３０Ｂ＿Ｐから相変化が発生する。このとき、図５の右側部分に図示するように、メモリ層３０Ａの一部分３０Ｂ＿Ｐ内において、アンチモンイオン（Ｓｂ＋）の拡散速度が、テリウムイオン（Ｔｅ−）の拡散速度より相対的に速く、アンチモンイオン（Ｓｂ＋）が、負の電圧が印加された第１電極２０Ｂ方向にさらに多く拡散する。
従って、メモリセル５０Ａの場合と比べるとき、第１電極２０Ｂとメモリ層３０Ｂとの界面近くにおいて、アンチモンイオン（Ｓｂ＋）の濃度がさらに高く、メモリ層３０Ｂの局部的濃度変化が誘発される。反対に、メモリセル５０Ａの場合には、第１電極２０Ａとメモリ層３０Ａとの界面近くにおいて、テリウムイオン（Ｔｅ−）の濃度がさらに高く、メモリ層３０Ａの局部的濃度変化が誘発される。
結論として、メモリ層３０Ａ、３０Ｂに印加される電圧の高さ、メモリ層３０Ａ、３０Ｂに流れる電流の方向、メモリ層３０Ａ、３０Ｂ及び第１電極２０Ａ、２０Ｂの幾何学（ｇｅｏｍｅｔｒｙ）的配置などによって、メモリ層３０Ａ、３０Ｂ内のイオンまたは空孔（ｖａｃａｎｃｉｅｓ）の分布が異なる。メモリ層３０Ａ、３０Ｂ内のかような局部的濃度変化によって、同一であるか、あるいは実質的に同一である電圧が印加された状態においても、メモリ層３０Ａ、３０Ｂの抵抗が変動し、従って、メモリセル５０Ａ、５０Ｂが互いに異なる動作特性を有する。
一方、図５においては、アンチモンイオン（Ｓｂ＋）とテリウムイオン（Ｔｅ−）とを例として挙げ、イオン拡散経路について概略的に説明したが、本発明の技術的思想は、それらに限定されない。特に、第１メモリ層１４２（図２）について説明した通り、メモリ層３０Ａ、３０Ｂは、テリウム（Ｔｅ）、セレン（Ｓｅ）、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、ビスマス（Ｂｉ）、鉛（Ｐｂ）、スズ（Ｓｎ）、インジウム（Ｉｎ）、銀（Ａｇ）、ヒ素（Ａｓ）、硫黄（Ｓ）、リン（Ｐ）、及びそれらの混合物を含む群から選択された少なくともいずれか一つを含んでもよく、また窒素（Ｎ）、酸素（Ｏ）、シリコン（Ｓｉ）、炭素（Ｃ）、ホウ素（Ｂ）、ジスプロシウム（Ｄｙ）、またはそれらの組み合わせを含む不純物がドーピングされてもよい。従って、メモリ層３０Ａ、３０Ｂに含まれた物質の種類及び組成、不純物の種類及び濃度などによって、メモリ層３０Ａ、３０Ｂ内のイオン拡散程度はさらに異なり、従って、メモリセル５０Ａ、５０Ｂの動作特性変動（ｖａｒｉａｔｉｏｎ）は、さらに増大する。
再び図２ないし図４を参照すれば、本発明の実施形態によれば、複数本の共通ビットライン１２０を中心に、複数の第１メモリセルピラ１４０と複数の第２メモリセルピラ１５０とが対称に配置される。例えば、複数本の共通ビットライン１２０に、正のリセット電圧Ｖｒｅｓｅｔが印加され、複数本の上部ワードライン１３０、及び複数本の下部ワードライン１１０に、グラウンド電圧が印加された状態において、第１メモリセルＭＣ１と第２メモリセルＭＣ２とに、同一であるか、あるいは実質的に同一である電圧（例えば、リセット電圧Ｖｒｅｓｅｔ）が印加される。第１メモリセルＭＣ１と第２メモリセルＭＣ２とが複数本の共通ビットライン１２０を中心に、対称構造に配置されることにより、第１メモリ層１４２と第１ヒータ電極ＨＥ１との界面に隣接した第１メモリ層１４２部分と、第２メモリ層１５２と第２ヒータ電極ＨＥ２との界面に隣接した第２メモリ層１５２部分とは同一であるか、あるいは実質的に同一であるイオン分布及び／または濃度分布を有する。従って、第１メモリセルＭＣ１と第２メモリセルＭＣ２は、さらに均一な動作特性を有する。
図３に例示的に図示したように、複数の第１メモリセルピラ１４０の第１側壁１４０Ｓ＿Ｘは、複数本の下部ワードライン１１０の第１側壁１１０Ｓ＿Ｘと整列され、複数の第２メモリセルピラ１５０の第１側壁１５０Ｓ＿Ｘは、複数本の上部ワードライン１３０の第１側壁１３０Ｓ＿Ｘと整列される。また、図４に例示的に図示したように、複数の第１メモリセルピラ１４０の第２側壁１４０Ｓ＿Ｙは、複数本の共通ビットライン１２０の第１側壁１２０Ｓ＿Ｙと整列され、複数の第２メモリセルピラ１５０の第２側壁１５０Ｓ＿Ｙは、複数本の共通ビットライン１２０の第１側壁１２０Ｓ＿Ｙと整列される。
これは、メモリ素子１００の製造工程において、３回のフォトリソグラフィパターニング工程によって、複数の第１メモリセルピラ１４０と、複数の第２メモリセルピラ１５０とを形成するためである。例えば、第１パターニング工程において、互いに整列された複数の第１メモリセルピラ１４０の第１側壁１４０Ｓ＿Ｘと、複数本の下部ワードライン１１０の第１側壁１１０Ｓ＿Ｘとが形成され、その後、第２パターニング工程において、互いに整列された複数の第１メモリセルピラ１４０の第２側壁１４０Ｓ＿Ｙ、複数本の共通ビットライン１２０の第１側壁１２０Ｓ＿Ｙ、及び複数の第２メモリセルピラ１５０の第２側壁１５０Ｓ＿Ｙが形成され、その後、第３パターニング工程において、互いに整列された複数の第２メモリセルピラ１５０の第１側壁１５０Ｓ＿Ｘと、複数本の上部ワードライン１３０の第１側壁１３０Ｓ＿Ｘとが形成される。
前述のように、３回のフォトリソグラフィパターニング工程のみを使用し、複数のメモリセルピラ１４０、１５０を形成するために、パターニング工程において、メモリ層１４２、１５２及び／または選択素子層１４４、１５４がエッチング雰囲気に露出されるときに発生するメモリ層１４２、１５２及び／または選択素子層１４４、１５４の劣化及び／または損傷が、抑制及び／または防止される。また、メモリ素子１００の製造コストが節減される。
また、選択素子ＳＷ１、ＳＷ２がオボニック閾値スイッチング特性を有する物質からなる選択素子層１４４、１５４を含むために、トランジスタまたはダイオードを形成するための工程が不要になる。例えば、ダイオードを形成した後、ダイオード内の不純物活性化のための高温の熱処理が必要であるが、相変化物質を含むメモリ層１４２、１５２は、かような高温熱処理環境において、損傷及び／または汚染してしまう。本発明の１以上の実施形態によれば、トランジスタまたはダイオードを形成するための相対的に複雑な工程が不要なだけではなく、複雑な工程によって発生するメモリ層１４２、１５２の所望しない損傷及び／または汚染が抑制及び／または防止され、メモリ素子１００の信頼性が向上する。
また、一般的に、選択素子によりトランジスタまたはダイオードを形成する場合、トランジスタまたはダイオードを基板内部に形成する必要があり、垂直方向に複数層が積層された積層型メモリ素子を具現することが相対的に困難である。特に、ダイオードの活性化のための高温の熱処理によって、メモリ層１４２、１５２が損傷及び／または汚染してしまうので、メモリ層１４２、１５２上部に、ダイオードを配置する必要がある積層型クロスポイントアレイ構造を具現することが相対的に困難であった。しかし、ダイオードの代わりに、選択素子層１４４、１５４を採用した本発明の１以上の実施形態によれば、メモリ素子１００は、垂直方向に複数層が積層された積層型クロスポイントアレイ構造を有する。従って、メモリ素子１００の集積度が向上する。
図３に例示的に図示したように、第１ヒータ電極ＨＥ１は、第２方向（図２のＹ方向）に沿って、第１幅ＷＨ１＿Ｘを有し、第２ヒータ電極ＨＥ２は、第２方向（図２のＹ方向）に沿って、第１幅ＷＨ１＿Ｘと同一であるか、あるいは実質的に同一である第２幅ＷＨ２＿Ｘを有する。また、図４に例示的に図示したように、第１ヒータＨＥ１は、第１方向（図２のＸ方向）に沿って、第３幅ＷＨ１＿Ｙを有し、第２ヒータＨＥ２は、第１方向に沿って、第３幅ＷＨ１＿Ｙと同一であるか、あるいは実質的に同一である第４幅ＷＨ２＿Ｙを有する。第１メモリ層１４２と接触する第１ヒータ電極ＨＥ１の水平方向に沿う断面積（例えば、Ｘ−Ｙ平面に平行であるか、あるいは実質的に平行な断面積）は、第２メモリ層１５２と接触する第２ヒータ電極ＨＥ２の水平方向に沿う断面積と同一であるか、あるいは実質的に同一である。従って、複数の第１メモリセルピラ１４０と複数の第２メモリセルピラ１５０は、同一であるか、あるいは実質的に同一である動作特性を有する。
一方、前述のように、複数の第１メモリセルピラ１４０において、第２方向（Ｙ方向）に沿って一列に配置される複数の第１メモリセルピラ１４０それぞれの間には、複数の絶縁パターン１６０が介在する。複数の第１メモリセルピラ１４０において、第１方向（Ｘ方向）に沿って一列に配置される複数の第１メモリセルピラ１４０それぞれの間には、第２方向に沿って延長される複数本の絶縁ライン１６５が介在する。また、複数の第２メモリセルピラ１５０において、第２方向（Ｙ方向）に沿って一列に配置される複数の第２メモリセルピラ１５０それぞれの間には、第１方向に沿って延長される複数本の絶縁ライン１７０が介在する。しかし、本発明の技術的思想は、それに限定されない。複数の絶縁パターン１６０、複数本の絶縁ライン１６５、１７０の代わりに、複数のエアギャップ（図示せず）が形成され、かような場合、前記複数のエアギャップと、複数の第１メモリセルピラ１４０との間、及び前記複数のエアギャップと、複数の第２メモリセルピラ１５０との間に、所定（または、それとは異なり、要求されるか、あるいは既定であったりする）厚みを有する絶縁ライナ（図示せず）が形成される。
図２ないし図４を参照して説明したメモリ素子１００によれば、複数本の共通ビットライン１２０を中心に、複数の第１メモリセルピラ１４０と、複数の第２メモリセルピラ１５０とが対称構造に配置され、複数のメモリセルピラ１４０、１５０内に含まれたメモリ層１４２、１５２内部の不均一なイオン拡散（ｉｏｎ ｍｉｇｒａｔｉｏｎ）などによるセル特性の変動が低減する。従って、メモリ素子１００は、さらに均一な動作特性を有する。
また、前記メモリセル１４０、１５０内において、オボニック閾値スイッチング特性を有する選択素子層１４４、１５４と、ヒータ電極ＨＥ１、ＨＥ２とが互いに接触しないように配置されることにより、前記メモリ素子１００の駆動過程において、ヒータ電極ＨＥ１、ＨＥ２による発熱による選択素子層１４４、１５４の所望しない劣化及び／または損傷が防止される。従って、メモリ素子１００は、向上した信頼性を有する。
また、合計３回のパターニング段階によって、メモリ素子１００を具現できるので、パターニング工程に起因したメモリセルピラ１４０、１５０の所望しない劣化及び／または損傷が抑制及び／または防止され、製造コストが節減される。
また、メモリ素子１００は、トランジスタまたはダイオードの代わりに、オボニック閾値スイッチング特性を有する物質からなる選択素子層１４４、１５４を含むので、積層型クロスポイントアレイ構造のメモリ素子１００を具現でき、メモリ素子１００の集積度が向上する。
図６は、オボニック閾値スイッチング特性を示すオボニック閾値スイッチング素子の電圧・電流曲線６０を概略的に示したグラフの例示である。図６には、オボニック閾値スイッチング特性を有するオボニック閾値スイッチング素子両端間に印加された電圧によって、オボニック閾値スイッチング素子に流れる例示的な電流を概略的に図示した。
図６を参照すれば、第１曲線６１は、オボニック閾値スイッチング素子に電流が流れない状態の電圧・電流関係を示す。ここで、オボニック閾値スイッチング素子は、第１電圧レベル６３の閾値電圧ＶＴを有するスイチング素子として作用する。電圧及び電流が０である状態において、電圧が徐々に増大するとき、電圧が閾値電圧ＶＴ（例えば、第１電圧レベル６３）に逹するまで、オボニック閾値スイッチング素子にほとんど電流が流れない（例えば、相対的に低いか、あるいは非常に低い電流が供給される）。しかし、電圧が閾値電圧ＶＴを超えるや否や、オボニック閾値スイッチング素子に流れる電流が急激に増加し、オボニック閾値スイッチング素子に印加される電圧は、第２電圧レベル６４（または、飽和電圧ＶＳ）まで低下する。
第２曲線６２は、オボニック閾値スイッチング素子に電流が流れる状態における電圧・電流関係を示す。オボニック閾値スイッチング素子に流れる電流が、第１電流レベル６６より高くなることにより、オボニック閾値スイッチング素子に印加される電圧は、第２電圧レベル６４より若干上昇する。例えば、オボニック閾値スイッチング素子に流れる電流が、第１電流レベル６６から第２電流レベル６７まで増大する間、オボニック閾値スイッチング素子に印加される電圧は、第２電圧レベル６４からわずかに上昇する。すなわち、例えば、オボニック閾値スイッチング素子を介して、電流がいったん流れれば、オボニック閾値スイッチング素子に印加される電圧は、飽和電圧ＶＳ（例えば、第２電圧レベル６４）に維持されるか、あるいはほぼ維持される。もし電流が維持電流レベル（例えば、第１電流レベル６６）以下に低減されれば、オボニック閾値スイッチング素子は、さらに抵抗状態が転換し、電圧が閾値電圧ＶＴまで上昇するまで、電流を抑制、及び／または効果的にブロッキングする。
図７は、例示的な実施形態によるメモリ素子１００Ａを示す断面図である。図７において、図１ないし図６と同一の参照符号は、同一構成要素を意味する。図７は、図２の２Ｘ−２Ｘ’線に沿った断面に対応する断面を示す。図７は、複数の第１メモリセルピラ１４０Ａ内、及び複数の第２メモリセルピラ１５０Ａ内の構成要素の配置を除けば、図２ないし図４を参照して説明したメモリ素子１００と類似している。
図７を参照すれば、複数の第１メモリセルピラ１４０Ａそれぞれは、複数本の下部ワードライン１１０上に順次に配置された、第１選択素子ＳＷ１、第１メモリ層１４２及び第１ヒータ電極ＨＥ１を含み、複数の第２メモリセルピラ１５０Ａは、複数本の共通ビットライン１２０上に順次に配置された、第２ヒータ電極ＨＥ２、第２メモリ層１５２及び第２選択素子ＳＷ２を含む。複数本の共通ビットライン１２０を中心に、複数の第１メモリセルピラ１４０Ａと複数の第２メモリセルピラ１５０Ａは、互いに対称構造に配置される。
図８は、例示的な実施形態によるメモリ素子１００Ｂを示す断面図である。図８において、図１ないし図７と同一の参照符号は、同一構成要素を意味する。図８は、図２の２Ｘ−２Ｘ’線に沿った断面に対応する断面を示す。図８は、第１ヒータ電極ＨＥ１及び第２ヒータ電極ＨＥ２Ａの形状を除けば、図２ないし図４を参照して説明したメモリ素子１００と類似している。
図８を参照すれば、複数の第１メモリセルピラ１４０Ｂの第１ヒータ電極ＨＥ１Ａ、及び複数の第２メモリセルピラ１５０Ｂの第２ヒータ電極ＨＥ２Ａは、ダッシュタイプ（ｄａｓｈ ｔｙｐｅ）の電極である。第１ヒータ電極ＨＥ１Ａの側壁上に、第１絶縁パターンＩＬ１が形成され、第２ヒータ電極ＨＥ２Ａの側壁上に、第２絶縁パターンＩＬ２が形成される。
例示的な実施形態において、第１ヒータ電極ＨＥ１Ａは、第２方向（Ｙ方向）に沿って、それぞれ第１幅ＷＨ１Ａを有し、第１幅ＷＨ１Ａは、第１メモリ層１４２の第２方向に沿った第３幅ＷＰ１より狭い。第１ヒータ電極ＨＥ１Ａの第１幅ＷＨ１Ａは、第１メモリ層１４２の第３幅ＷＰ１のおよそ１０％ないし約５０％であるが、本発明の技術的思想は、それに限定されない。また、第２ヒータ電極ＨＥ２Ａは、第２方向に沿って、第２幅ＷＨ２Ａを有し、第２幅ＷＨ２Ａは、第２メモリ層１５２の第２方向に沿った第４幅ＷＰ２より狭い。第２ヒータ電極ＨＥ２Ａの第２幅ＷＨ２Ａは、第２メモリ層１５２の第４幅ＷＰ２のおよそ１０％ないし約５０％であるが、本発明の技術的思想は、それに限定されない。
第１ヒータ電極ＨＥ１Ａの第１幅ＷＨ１Ａが、第１メモリ層１４２の第３幅ＷＰ１より狭いために、第１ヒータ電極ＨＥ１Ａの発熱によって、第１メモリ層１４２の中央部分から局部的に相変化が発生する。従って、第１ヒータ電極ＨＥ１Ａの発熱によって、隣接した第１メモリセルピラ１４０Ｂ内の第１メモリ層１４２に熱的干渉が発生することが抑制及び／または防止される。それとは異なり、第１ヒータ電極ＨＥ１Ａの発熱によって、第１メモリ層１４２を挟んで、第１ヒータ電極ＨＥ１Ａと反対に（ｏｐｐｏｓｉｔｅ）配置される第１選択素子ＳＷ１に、劣化及び／または損傷が発生する現象が抑制及び／または防止される。
図８に図示していないが、第１ヒータ電極ＨＥ１Ａの第１方向（Ｘ方向）に沿った幅は、第１メモリ層１４２の第１方向に沿った幅と同一であるか、あるいは実質的に同一であり、第２ヒータ電極ＨＥ２Ａの第１方向に沿った幅は、第２メモリ層１５２の第１方向に沿った幅と同一であるか、あるいは実質的に同一である。しかし、本発明の技術的思想は、それに限定されない。
例示的な実施形態において、第１ヒータ電極ＨＥ１Ａの第１幅ＷＨ１Ａは、第２ヒータ電極ＨＥ２Ａの第２幅ＷＨ２Ａと同一であるか、あるいは実質的に同一である。それによって、第１ヒータ電極ＨＥ１Ａの発熱による第１メモリ層１４２の抵抗変化が、第２ヒータ電極ＨＥ２Ａの発熱による第２メモリ層１５２の抵抗変化と同一であるか、あるいは実質的に同一であり、従って、メモリ素子１００Ｂは、さらに均一な動作特性を有する。
図９は、例示的な実施形態によるメモリ素子１００Ｃを示す断面図である。図９において、図１ないし図８と同一の参照符号は、同一構成要素を意味する。図９は、図２の２Ｘ−２Ｘ’線に沿った断面に対応する断面を示す。図９は、第１ヒータ電極ＨＥ１Ｂ及び第２ヒータ電極ＨＥ２Ｂの形状を除けば、図２ないし図４を参照して説明したメモリ素子１００と類似している。
図９を参照すれば、第１ヒータ電極ＨＥ１Ｂは、Ｌ字形の断面を有し、第２ヒータ電極ＨＥ２Ｂは、Ｉ形状の断面を有する。
第１ヒータ電極ＨＥ１Ｂは、下部幅より狭い上部幅ＷＨ１Ｂを有する。第１ヒータ電極ＨＥ１Ｂの一側面上には、第１絶縁パターンＩＬ１が形成され、第１ヒータ電極ＨＥ１Ｂの反対側面上には、第１スペーサＳＰ１が形成される。第１絶縁パターンＩＬ１の側壁が、第１ヒータ電極ＨＥ１Ｂと接触する一方、第１スペーサＳＰ１の側壁及び底面が、いずれも第１ヒータ電極ＨＥ１Ｂと接触する。
第１ヒータ電極ＨＥ１Ｂの上部幅ＷＨ１Ｂは、第２ヒータ電極ＨＥ２Ｂの幅ＷＨ２Ｂと同一であるか、あるいは実質的に同一である。第１ヒータ電極ＨＥ１Ｂと第２ヒータ電極ＨＥ２Ｂとの形状が互いに異なるが、第１メモリ層１４２と接触する第１ヒータ電極ＨＥ１Ｂの面積が、第２メモリ層１５２と接触する第２ヒータ電極ＨＥ２Ｂの面積と同一であるか、あるいは実質的に同一に形成される。従って、第１ヒータ電極ＨＥ１Ｂの発熱による第１メモリ層１４２の抵抗変化が、第２ヒータ電極ＨＥ２Ｂの発熱による第２メモリ層１５２の抵抗変化と同一であるか、あるいは実質的に同一であり、従って、メモリ素子１００Ｃは、さらに均一な動作特性を有する。
図１０は、例示的な実施形態によるメモリ素子１００Ｄを示す断面図である。図１０において、図１ないし図９と同一の参照符号は、同一構成要素を意味する。図１０は、図２の２Ｘ−２Ｘ’線に沿った断面に対応する断面を示す。図１０は、第１ヒータ電極ＨＥ１Ｃ及び第２ヒータ電極ＨＥ２Ｃの形状を除けば、図２ないし図４を参照して説明したメモリ素子１００と類似している。
図１０を参照すれば、第１ヒータ電極ＨＥ１Ｃは、Ｉ字形の断面を有し、第２ヒータ電極ＨＥ２Ｃは、Ｌ字形の断面を有する。
第２ヒータ電極ＨＥ２Ｃは、下部幅より狭い上部幅ＷＨ２Ｃを有し、第２ヒータ電極ＨＥ２Ｃの上部幅ＷＨ２Ｃは、第１ヒータ電極ＨＥ１Ｃの幅ＷＨ１Ｃと同一であるか、あるいは実質的に同一である。
第１ヒータ電極ＨＥ１Ｃが、第１メモリ層１４２上部に位置する一方、第２ヒータ電極ＨＥ２Ｃが、第２メモリ層１５２下部に位置し、第１メモリ層１４２と接触する第１ヒータ電極ＨＥ１Ｃの断面積が、第２メモリ層１５２と接触する第２ヒータ電極ＨＥ２Ｃの断面積と同一であるか、あるいは実質的に同一である。従って、複数の第１メモリセルピラ１４０Ｄと、複数の第２メモリセルピラ１５０Ｄとが対称構造に形成されていないが、第１ヒータ電極ＨＥ１Ｃの発熱による第１メモリ層１４２の抵抗変化が、第２ヒータ電極ＨＥ２Ｃの発熱による第２メモリ層１５２の抵抗変化と同一であるか、あるいは実質的に同一であり、従って、メモリ素子１００Ｄは、さらに均一な動作特性を有する。
図１１は、例示的な実施形態によるメモリ素子１００Ｅを示す断面図である。図１１において、図１ないし図１０と同一の参照符号は、同一構成要素を意味する。図１１は、図２の２Ｘ−２Ｘ’線に沿った断面に対応する断面を示す。図１１は、第１メモリ層１４２Ａ及び第２メモリ層１５２Ａの形状を除けば、図２ないし図４を参照して説明したメモリ素子１００と類似している。
図１１を参照すれば、複数の第１メモリセルピラ１４０Ｅの第１メモリ層１４２Ａは、ダマシンタイプ（Ｄａｍａｓｃｅｎｅ ｔｙｐｅ）の電極であり、複数の第２メモリセルピラ１５０Ｅの第２メモリ層１５２Ａは、Ｌ字形の断面を有する。第１メモリ層１４２Ａは、第１メモリ層１４２Ａ両側上に配置される第１絶縁パターンＩＬ３によって限定される形状を有する。第１絶縁パターンＩＬ３が、上側の幅より下側の幅がさらに広いラウンド側壁を有することにより、２つの第１絶縁パターンＩＬ３間に配置される第１メモリ層１４２Ａも、ラウンドされた側壁を有する。第１メモリ層１４２Ａは、上部幅より狭い下部幅ＷＰ１Ａを有する。例示的な実施形態において、第１メモリ層１４２Ａの下部幅ＷＰ１Ａは、第１ヒータ電極ＨＥ１の幅ＨＥ１＿Ｘ（図３）のおよそ１０％ないし約５０％であるが、本発明の技術的思想は、それに限定されない。
第１メモリ層１４２Ａ下に、第１ヒータ電極ＨＥ１が配置されることにより、第１メモリ層１４２Ａと第１ヒータ電極ＨＥ１との接触面積は、第１ヒータ電極ＨＥ１の断面積より狭い。第１ヒータ電極ＨＥ１の幅ＨＥ１＿Ｘに比べ、第１メモリ層１４２Ａの下部幅ＷＰ１Ａが狭いために、第１ヒータ電極ＨＥ１の発熱によって、第１メモリ層１４２Ａの相変化に起因した抵抗変化がさらに迅速に発生する。
例示的な実施形態において、第１メモリ層１４２Ａの下部幅ＷＰ１Ａは、第２メモリ層１５２Ａの上部幅ＷＰ２Ａと同一であるか、あるいは実質的に同一である。従って、複数の第１メモリセルピラ１４０Ｅと、複数の第２メモリセルピラ１５０Ｅとが対称構造に形成されていないが、第１ヒータ電極ＨＥ１の発熱による第１メモリ層１４２Ａの抵抗変化が、第２ヒータ電極ＨＥ２の発熱による第２メモリ層１５２Ａの抵抗変化と同一であるか、あるいは実質的に同一であり、従って、メモリ素子１００Ｅは、さらに均一な動作特性を有する。
図１２は、例示的な実施形態によるメモリ素子１００Ｆを示す断面図である。図１２において、図１ないし図１１と同一の参照符号は、同一構成要素を意味する。図１２は、図２の２Ｘ−２Ｘ’線に沿った断面に対応する断面を示す。図１２は、第１メモリ層１４２Ｂ及び第２メモリ層１５２Ｂの形状を除けば、図２ないし図４を参照して説明したメモリ素子１００と類似している。
図１２を参照すれば、複数の第１メモリセルピラ１４０Ｆの第１メモリ層１４２Ｂは、Ｌ字形の断面を有し、複数の第２メモリセルピラ１５０Ｆの第２メモリ層１５２Ｂは、ダマシンタイプの電極である。第１メモリ層１４２Ｂ上に、第１ヒータ電極ＨＥ１が配置され、第２メモリ層１５２Ｂ下部に、第２ヒータ電極ＨＥ２が配置されることにより、第１メモリ層１４２Ｂと接触する第１ヒータ電極ＨＥ１部分の面積は、第１ヒータ電極ＨＥ１の面積より狭くなり、第２メモリ層１５２Ｂと接触する第２ヒータ電極ＨＥ２部分の面積は、第２ヒータ電極ＨＥ２の面積より狭くなる。
図１３は、例示的な実施形態によるメモリ素子２００を示す斜視図であり、図１４は、図１３の１３Ｘ−１３Ｘ’線に沿った断面図であり、図１５は、図１３の１３Ｙ−１３Ｙ’線に沿った断面図である。図１３ないし図１５において、図１ないし図１２と同一の参照符号は、同一構成要素を意味する。
図１３を参照すれば、複数の第１メモリセルＭＣ１上に、複数の第２メモリセルＭＣ２が、その間に介在した複数本の第１共通ビットライン１２０を中心に対称構造に配置され、複数の第３メモリセルＭＣ３上に、複数の第４メモリセルＭＣ４が、その間に介在した複数本の第２共通ビットライン２２０を中心に対称構造に配置される。複数の第１メモリセルＭＣ１下には、複数本の第１下部ワードライン１１０が配置され、複数の第２メモリセルＭＣ２上には、複数本の第１上部ワードライン１３０が配置され、複数の第３メモリセルＭＣ３下には、複数本の第２下部ワードライン２１０が配置され、複数の第４メモリセルＭＣ４上には、複数本の第２上部ワードライン２３０が配置される。また、複数本の第１上部ワードライン１３０と、複数本の第２下部ワードライン２１０との間には、絶縁層１８０が介在する。
複数の第１メモリセルＭＣ１、複数の第２メモリセルＭＣ２、複数の第３メモリセルＭＣ３、及び複数の第４メモリセルＭＣ４は、それぞれ複数の第１メモリセルピラ１４０、複数の第２メモリセルピラ１５０、複数の第３メモリセルピラ２４０、及び複数の第４メモリセルピラ２５０から構成される。図１３ないし図１５において、複数の第１メモリピラ１４０、第２メモリピラ１５０、第３メモリピラ２４０及び第４メモリセルピラ２５０は、図２ないし図４を参照して説明した複数のメモリセルピラ１４０、１５０と類似して表示されているが、本発明の技術的思想は、それに限定されない。図１３ないし図１５に図示されているのとは異なり、複数の第１メモリピラ１４０、第２メモリピラ１５０、第３メモリピラ２４０及び第４メモリセルピラ２５０それぞれは、図７ないし図１２を参照して説明した複数のメモリセルピラ１４０Ａ、１４０Ｂ、１４０Ｃ、１４０Ｄ、１４０Ｅ、１４０Ｆ、１５０Ａ、１５０Ｂ、１５０Ｃ、１５０Ｄ、１５０Ｅ、１５０Ｆのうち少なくとも一つを含む。
また、図１３ないし図１５に図示したのとは異なり、複数本の第１上部ワードライン１３０と、複数本の第２下部ワードライン２１０が合わさり、複数本の共通ワードライン（図示せず）を構成することもできる。かような場合、複数本の第１上部ワードライン１３０と、複数本の第２下部ワードライン２１０との間の絶縁層１８０は、省略される。
複数本の第１共通ビットライン１２０を中心に、複数の第１メモリセルピラ１４０と、複数の第２メモリセルピラ１５０とが対称構造に形成され、複数本の第２共通ビットライン２２０を中心に、複数の第３メモリセルピラ２４０と、複数の第４メモリセルピラ２５０とが対称構造に形成されるために、メモリ素子２００は、さらに均一な動作特性を有する
。
また、選択素子ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４がオボニック閾値スイッチング特性を有する物質を含むために、複数層が垂直方向に積層された積層型クロスポイントアレイ構造のメモリ素子２００を具現でき、メモリ素子２００の集積度が向上する。
図１６ないし図２８は、例示的な実施形態による、メモリ素子１００の製造方法について説明するために、工程順序によって図示した断面図である。
図１６ないし図２８を参照し、図２ないし図４に例示したメモリ素子１００の製造方法について説明する。図１６ないし図２８には、それぞれ図２の２Ｘ−２Ｘ’線断面に対応する部分の断面構成と、図２の２Ｙ−２Ｙ’線断面に対応する部分の断面構成とが工程順序によって図示される。図１６ないし図２８において、図１ないし図１５と同一の参照符号は、同一部材を示し、従って、ここでは、それらについての詳細な説明は省略する。
図１６を参照すれば、基板１０２上に、第１導電層１１０Ｐを形成し、前記第１導電層１１０Ｐ上に、予備第１ヒータ電極層ＰＨＥ１、予備第１メモリ層１４２Ｐ、予備第１下部電極層ＰＢＥ１、予備第１選択素子層１４４Ｐ及び予備第１上部電極層ＰＴＥ１が順に積層されたクロスポイントアレイ形成用第１積層構造ＣＰＳ１を形成する。
例示的な実施形態において、第１導電層１１０Ｐは、金属、導電性金属窒化物、導電性金属酸化物、またはそれらの組み合わせからなる。一部実施形態において、第１導電層１１０Ｐは、Ｗ、ＷＮ、Ａｕ、Ａｇ、Ｃｕ、Ａｌ、ＴｉＡｌＮ、Ｉｒ、Ｐｔ、Ｐｄ、Ｒｕ、Ｚｒ、Ｒｈ、Ｎｉ、Ｃｏ、Ｃｒ、Ｓｎ、Ｚｎ、ＩＴＯ、それらの合金、またはそれらの組み合わせからもなる。他の一部実施形態において、第１導電層１１０Ｐは、金属膜と、前記金属膜の少なくとも一部を覆う導電性バリア膜とを含む。前記導電性バリア膜は、例えば、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、またはそれらの組み合わせからなるが、前記例示されたところに限定されない。
予備第１ヒータ電極層ＰＨＥ１は、ＴｉＮ、ＴｉＳｉＮ、ＴｉＡｌＮ、ＴａＳｉＮ、ＴａＡｌＮ、ＴａＮ、ＷＳｉ、ＷＮ、ＴｉＷ、ＭｏＮ、ＮｂＮ、ＴｉＢＮ、ＺｒＳｉＮ、ＷＳｉＮ、ＷＢＮ、ＺｒＡｌＮ、ＭｏＡｌＮ、ＴｉＡｌ、ＴｉＯＮ、ＴｉＡｌＯＮ、ＷＯＮ、ＴａＯＮ、あるいはそれらの組み合わせのような高融点金属、またはそれらの窒化物から形成される。
予備第１メモリ層１４２Ｐは、テリウム（Ｔｅ）、セレン（Ｓｅ）、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、ビスマス（Ｂｉ）、鉛（Ｐｂ）、スズ（Ｓｎ）、インジウム（Ｉｎ）、銀（Ａｇ）、ヒ素（Ａｓ）、硫黄（Ｓ）、リン（Ｐ）、及びそれらの混合物を含む群から選択された少なくともいずれか一つを使用して形成される。予備第１メモリ層１４２Ｐには、例えば、窒素（Ｎ）、酸素（Ｏ）、シリコン（Ｓｉ）、炭素（Ｃ）、ホウ素（Ｂ）、ジスプロシウム（Ｄｙ）、またはそれらの組み合わせを含む不純物がドーピングされる場合がある。
予備第１下部電極層ＰＢＥ１及び予備第１上部電極層ＰＴＥ１は、それぞれ金属、導電性金属窒化物、導電性金属酸化物、またはそれらの組み合わせからなる。一例において、予備第１下部電極層ＰＢＥ１及び予備第１上部電極層ＰＴＥ１は、それぞれＴｉＮ膜を含むが、それに限定されない。例えば、予備第１下部電極層ＰＢＥ１及び予備第１上部電極層ＰＴＥ１は、金属または導電性金属窒化物からなる導電膜と、前記導電膜の少なくとも一部を覆う少なくとも１つの導電性バリア膜とを含む。前記導電性バリア膜は、金属酸化物、金属窒化物、またはそれらの組み合わせからなるが、それらに限定されない。
予備第１選択素子層１４４Ｐは、テリウム（Ｔｅ）、セレン（Ｓｅ）、ゲルマニウム（Ｇｅ）、ヒ素（Ａｓ）、シリコン（Ｓｉ）、及びそれらの混合物によって構成された群から選択された少なくともいずれか一つを使用して形成される。例えば、予備第１選択素子層１４４Ｐは、ＡｓＳｅ、ＡｓＳｅＧｅ、ＡｓＳｅＧｅＴｅ、ＡｓＧｅＴｅＳｉを使用して形成される。
図１７を参照すれば、第１積層構造ＣＰＳ１上に、犠牲膜４１２を形成する。例示的な実施形態において、犠牲膜４１２は、シリコン窒化膜を使用して形成されるが、それに限定されない。
その後、犠牲膜４１２上に、第１マスクパターン４１４を形成する。
第１マスクパターン４１４は、第１方向（Ｘ方向）（図２参照）に沿って、相互平行に、あるいは実質的に平行に延長される複数の開口４１４Ｈを具備し、第１方向に沿って、相互平行に、あるいは実質的に平行に延長される複数のラインパターンからなる。第１マスクパターン４１４は、単一層、または複数の膜が積層された多重層からなる。例えば、第１マスクパターン４１４は、フォトレジストパターン、シリコン酸化物パターン、シリコン窒化物パターン、シリコン酸窒化物パターン、ポリシリコンパターン、またはそれらの組み合わせからなるが、前記例示された物質に限定されなく、多様な物質を使用して、第１マスクパターン４１４を構成する。
図１８を参照すれば、第１積層構造ＣＰＳ１が、複数本の第１積層ラインＣＰＬ１に分離され、第１導電層１１０Ｐが、複数本の下部ワードライン１１０に分離されるように、第１マスクパターン４１４をエッチングマスクとして利用し、犠牲膜４１２、第１積層構造ＣＰＳ１及び第１導電層１１０Ｐを順に異方性エッチングする。
その結果、第１方向（Ｘ方向）（図２参照）に、相互平行に、あるいは実質的に平行に延長される複数本の下部ワードライン１１０、複数本の第１積層ラインＣＰＬ１、及び複数本の犠牲ライン４１２Ｌが形成され、複数本の下部ワードライン１１０、複数本の犠牲ライン４１２Ｌ、及び複数本の第１積層ラインＣＰＬ１それぞれの間に、第１方向（Ｘ方向）に相互平行に、あるいは実質的に平行に延長される複数の第１ギャップＧ１が形成される。
複数の第１ギャップＧ１が形成されることにより、基板１０２の上面一部分が複数の第１ギャップＧ１内にさらに露出される。
図１９を参照すれば、第１マスクパターン４１４（図１８）を除去し、複数本の犠牲ライン４１２Ｌの上面を露出させた後、複数の第１ギャップＧ１をそれぞれ充填する第１絶縁層１６０Ｐを形成する。
第１絶縁層１６０Ｐは、複数本の犠牲ライン４１２Ｌの構成物質と異なる物質からなる。例えば、複数本の犠牲ライン４１２Ｌがシリコン窒化膜からなる場合、第１絶縁層１６０Ｐは、シリコン酸化膜からもなる。第１絶縁層１６０Ｐは、一種類の絶縁層、または複数の絶縁層からもなる。しかし、本発明の技術的思想は、それらに限定されない。
図２０を参照すれば、第１絶縁層１６０Ｐと、複数本の犠牲ライン４１２Ｌとのエッチング選択比差を利用して、第１絶縁層１６０Ｐ内の複数本の犠牲ライン４１２Ｌの上部にある部分を除去し、複数の第１ギャップＧ１内に、複数本の第１絶縁ライン１６０Ｌが残る。
一部実施形態において、複数の第１ギャップＧ１内に、複数本の第１絶縁ライン１６０Ｌを残すために、複数本の犠牲ライン４１２Ｌを研磨停止層として利用し、第１絶縁ライン１６０ＬをＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）工程によって研磨する。
その後、複数本の犠牲ライン４１２Ｌが除去され、複数本の第１積層ラインＣＰＬ１上面上に、予備第１上部電極層ＰＴＥ１がさらに露出される。
ここで、複数本の犠牲ライン４１２Ｌは、第１積層構造ＣＰＳ１のパターニング段階、第１絶縁層１６０Ｐの形成段階及び研磨段階などの工程から、予備第１上部電極層ＰＴＥ１表面が露出されることを抑制及び／または防止する保護層として作用する。複数本の犠牲ライン４１２Ｌの形成段階及び除去段階は、選択的に遂行される。
図２１を参照すれば、予備第１上部電極層ＰＴＥ１の露出された上面、及び複数本の第１絶縁ライン１６０Ｌの露出された上面の上に、第２導電層１２０Ｐを形成する。
第２導電層１２０Ｐは、金属、導電性金属窒化物、導電性金属酸化物、またはそれらの組み合わせからなる。一部実施形態において、第２導電層１２０Ｐは、Ｗ、ＷＮ、Ａｕ、Ａｇ、Ｃｕ、Ａｌ、ＴｉＡｌＮ、Ｉｒ、Ｐｔ、Ｐｄ、Ｒｕ、Ｚｒ、Ｒｈ、Ｎｉ、Ｃｏ、Ｃｒ、Ｓｎ、Ｚｎ、ＩＴＯ、それらの合金、またはそれらの組み合わせからなる。他の一部実施形態において、第２導電層１２０Ｐは、金属膜と、前記金属膜の少なくとも一部を覆う導電性バリア膜とを含む。前記導電性バリア膜は、例えば、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、またはそれらの組み合わせからなるが、前記例示に限定されない。
その後、第２導電層１２０Ｐ上に、予備第２上部電極層ＰＴＥ２、予備第２選択素子層１５４Ｐ、予備第２下部電極層ＰＢＥ２、予備第２メモリ層１５２Ｐ及び予備第２ヒータ電極層ＰＨＥ２が順に積層されたクロスポイントアレイ形成用第２積層構造ＣＰＳ２を形成する。
予備第２上部電極層ＰＴＥ２、予備第２選択素子層１５４Ｐ、予備第１下部電極層ＰＢＥ２、予備第２メモリ層１５２Ｐ及び予備第２ヒータ電極層ＰＨＥ２は、予備第１上部電極層ＰＴＥ１、予備第１選択素子層１４４Ｐ、予備第１下部電極層ＰＢＥ１、予備第１メモリ層１４２Ｐ及び予備第１ヒータ電極層ＰＨＥ１について、説明したところと類似しているか、あるいは実質的に類似した方式によって形成される。
図２２を参照すれば、第２積層構造ＣＰＳ２上に犠牲膜４３２を形成する。例示的な実施形態において、犠牲膜４３２は、シリコン窒化膜を使用して形成されるが、それに限定されない。
その後、犠牲膜４３２上に第２マスクパターン４３４を形成する。
第２マスクパターン４３４は、第２方向（Ｙ方向）（図２参照）に沿って相互平行に、あるいは実質的に平行に延長される複数の開口４３４Ｈを具備し、第２方向に沿って相互平行に、あるいは実質的に平行に延長される複数のラインパターンからなる。
図２３を参照すれば、第２積層構造ＣＰＳ２が、複数本の第２積層ラインＣＰＬ２に分離され、第２導電層１２０Ｐが、複数本の共通ビットライン１２０に分離され、複数本の第１積層ラインＣＰＬ１それぞれが、複数の第１積層パターンＣＰＰ１に分離されように、第２マスクパターン４３４をエッチングマスクとして利用し、犠牲膜４３２、第２積層構造ＣＰＳ２、第２導電層１２０Ｐ、及び複数本の第１積層ラインＣＰＬ１を順に異方性エッチングする。
その結果、第２方向（Ｙ方向）（図２）に相互平行に、あるいは実質的に平行に延長される複数本の犠牲ライン４３２Ｌが形成され、第２方向に延長される複数本の第２積層ラインＣＰＬ２が形成され、第２方向に延長される複数本の共通ビットライン１２０が形成され、第１方向（Ｘ方向）（図２）及び第２方向に離隔されて配置される複数の第１積層パターンＣＰＰ１が形成され、複数本の第２積層ラインＣＰＬ２と、複数本の共通ビットライン１２０との間において第２方向に相互平行に、あるいは実質的に平行に延長される複数の第２ギャップＧ２が形成される。
例示的な実施形態において、前記異方性エッチング工程は、複数本の下部ワードライン１１０の上面が露出されるまで遂行される。図示していないが、前記異方性エッチング工程によって、複数本の下部ワードライン１１０上側に、所定厚のリセス部（図示せず）が形成される。
他の実施形態において、予備第１ヒータ電極層ＰＨＥ１の上面が露出されるまで、前記異方性エッチング工程が遂行され、その後、複数本の下部ワードライン１１０に対して、予備第１ヒータ電極層ＰＨＥ１（図２２）のエッチング選択比を有するエッチング工程を遂行し、複数の第２ギャップＧ２内に露出された予備第１ヒータ電極層ＰＨＥ１部分を除去し、複数本の下部ワードライン１１０の上面が露出される。
図２４を参照すれば、第２マスクパターン４３４（図２３）を除去し、前記複数本の犠牲ライン４３２Ｌの上面を露出させた後、複数の第１ギャップＧ２をそれぞれ充填する第２絶縁層１６５Ｐを形成する。
図２５を参照すれば、第２絶縁層１６５Ｐ（図２４）と、複数本の犠牲ライン４３２Ｌとのエッチング選択比差を利用し、第２絶縁層１６５Ｐにおいて、複数本の犠牲ライン４３２Ｌの上部にある部分を除去し、複数の第２ギャップＧ２内に、複数本の第２絶縁ライン１６５Ｌが残る。
その後、複数本の犠牲ライン４３２Ｌは、除去される。
図２６を参照すれば、複数本の第２積層ラインＣＰＬ２上、及び複数本の第２絶縁ライン１６５Ｌ上に第３導電層１３０Ｐを形成する。
例示的な実施形態において、第３導電層１３０Ｐは、金属、導電性金属窒化物、導電性金属酸化物、またはそれらの組み合わせからなる。一部実施形態において、第３導電層１３０Ｐは、Ｗ、ＷＮ、Ａｕ、Ａｇ、Ｃｕ、Ａｌ、ＴｉＡｌＮ、Ｉｒ、Ｐｔ、Ｐｄ、Ｒｕ、Ｚｒ、Ｒｈ、Ｎｉ、Ｃｏ、Ｃｒ、Ｓｎ、Ｚｎ、ＩＴＯ、それらの合金、またはそれらの組み合わせからなる。他の一部実施形態において、第３導電層１３０Ｐは、金属膜と、前記金属膜の少なくとも一部を覆う導電性バリア膜とを含む。前記導電性バリア膜は、例えば、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、またはそれらの組み合わせからなるが、前記例示されたところに限定されない。
その後、第３導電層１３０Ｐ上に犠牲膜４５２を形成する。
その後、犠牲膜４５２上に第３マスクパターン４５４を形成する。第３マスクパターン４５４は、第１方向（Ｘ方向）に沿って相互平行に、あるいは実質的に平行に延長される複数の開口４５４Ｈを具備し、第１方向に沿って相互平行に、あるいは実質的に平行に延長される複数のラインパターンからもなる。
図２７を参照すれば、第３導電層１３０Ｐが、複数本の上部ワードライン１３０に分離され、複数本の第２積層ラインＣＰＬ２それぞれが、複数の第２積層パターンＣＰＰ２に分離されるように、第３マスクパターン４５４をエッチングマスクとして利用し、犠牲膜４５２、及び複数本の第２積層ラインＣＰＬ２を順に異方性エッチングする。
その結果、第１方向（Ｘ方向）（図２）に相互平行に、あるいは実質的に平行に延長される複数本の犠牲ライン４５２Ｌが形成され、第１方向及び第２方向に離隔されて配置される複数の第２積層パターンＣＰＰ２が形成され、複数本の犠牲ライン４５２Ｌ、及び複数の第２積層パターンＣＰＰ２の間において第１方向に相互平行に、あるいは実質的に平行に延長される複数の第３ギャップＧ３が形成される。
例示的な実施形態において、前記異方性エッチング工程は、複数本の共通ビットライン１２０の上面が露出されるまで遂行される。図示していないが、前記異方性エッチング工程によって、複数本の共通ビットライン１２０上側に、所定厚のリセス部（図示せず）が形成される。
他の実施形態において、予備第２上部電極層ＰＴＥ２の上面が露出されるまで前記異方性エッチング工程が遂行され、その後、複数本の共通ビットライン１２０に対して、予備第２上部電極層ＰＴＥ２のエッチング選択比を有するエッチング工程を遂行し、複数の第３ギャップＧ３内に露出された予備第２上部電極層ＰＴＥ２部分を除去し、それによって、複数本の共通ビットライン１２０の上面が露出される。
図２８を参照すれば、第３マスクパターン４５４（図１６）を除去し、前記複数本の犠牲ライン４５２Ｌ（図１６）の上面を露出させる。
その後、複数の第３ギャップＧ３をそれぞれ充填する第３絶縁層（図示せず）を形成し、前記第３絶縁層と複数本の犠牲ライン４５２Ｌとのエッチング選択比差を利用し、前記第３絶縁層において、複数本の犠牲ライン４５２Ｌの上部にある部分を除去し、複数の第３ギャップＧ３内に複数本の第３絶縁ライン１７０が残る。
その後、複数本の犠牲ライン４５２Ｌが除去される。
前述の工程を遂行し、メモリ素子１００が完成する。
前記メモリ素子１００の製造方法によれば、第１方向に延長される第１マスクパターン４１４を利用したパターニング段階、第２方向に延長される第２マスクパターン４３４を利用したパターニング段階、及び第１方向に延長される第３マスクパターン４５４を利用したパターニング段階を順次に遂行する。その結果、第１方向に延長される複数本の下部ワードライン１１０が形成され、第２方向に延長される複数本の共通ビットライン１２０が形成され、複数本の下部ワードライン１１０と複数本の共通ビットライン１２０との複数の交差地点にそれぞれ配置される複数の第１メモリセルピラ１４０が形成され、第１方向に延長される複数本の上部ワードライン１３０が形成され、複数本の共通ビットライン１２０と複数本の上部ワードライン１３０との複数の交差地点にそれぞれ配置される複数の第２メモリセルピラ１５０が形成される。
前記製造方法によれば、合計３回のフォトリソグラフィパターニング段階のみを使用して、複数のメモリセルピラ１４０、１５０を形成できるために、パターニング工程において、メモリ層１４２、１５２及び／または選択素子層１４４、１５４がエッチング雰囲気に露出されるときに発生するメモリ層１４２、１５２及び／または選択素子層１４４、１５４の劣化及び／または損傷が抑制及び／または防止される。また、メモリ素子１００の製造コストが節減される。
一方、図１６及び図２１を参照した工程において、前述とは異なり、第１積層構造ＣＰＳ１及び第２積層構造ＣＰＳ２を構成する層の順序を異ならせて形成する場合、図７を参照して説明したメモリ素子１００Ａが製造される。
例えば、すなわち、予備第１下部電極層ＰＢＥ１、予備第１選択素子層１４４Ｐ、予備第１上部電極層ＰＴＥ１、予備第１メモリ層１４２Ｐ及び第１予備第１ヒータ電極層ＰＨＥ１を順次に形成し、第１積層構造ＣＰＳ１を形成し、第１予備第２ヒータ電極層ＰＨＥ２、予備第２メモリ層１５２Ｐ、予備第２上部電極層ＰＴＥ２、予備第１選択素子層１５４Ｐ及び予備第１下部電極層ＰＢＥ１を順次に形成し、第２積層構造ＣＰＳ２を形成する。
また、図１６を参照した工程において、前述とは異なり、第１導電層１１０Ｐ上に第１方向（Ｘ方向）に延長されるライン状のモールド層（図示せず）を形成し、前記モールド層の側壁上、及び第１導電層１１０Ｐ上に、所定厚にコンフォーマルな予備第１ヒータ電極層（図示せず）を形成できる。その後、前記予備第１ヒータ電極層を異方性エッチングする場合、前記モールド層の側壁上に形成された前記予備第１ヒータ電極層の一部分だけが残留し、Ｉ字形の垂直断面を有する第１ヒータ電極ＨＥ１Ａが形成する。類似の方式により、第２ヒータ電極ＨＥ２Ａも形成でき、図８を参照して説明したメモリ素子１００Ｂが製造される。
また、図１６を参照した工程において、前述とは異なり、第１導電層１１０Ｐ上に、第１方向（Ｘ方向）に延長されるライン形状のモールド層（図示せず）を形成し、前記モールド層の側壁上及び第１導電層１１０Ｐ上に所定厚にコンフォーマルな予備第１ヒータ電極層（図示せず）を形成する。その後、前記予備第１ヒータ電極層上に、スペーサ層（図示せず）の形成工程及び異方性エッチング工程を遂行することにより、スペーサＳＰ１を形成できる。前記予備第１ヒータ電極層を異方性エッチングする場合、前記モールド層の側壁上及び第１導電層１１０Ｐ上に形成された前記予備第１ヒータ電極層の部分が残留し、Ｌ字形の垂直断面を有する第１ヒータ電極ＨＥ１Ａが形成される。その場合、図９を参照して説明したメモリ素子１００Ｃが製造される。
また、図１６を参照した工程において、前述とは異なり、第１導電層１１０Ｐ上に、第１方向（Ｘ方向）に延長されるライン形状のモールド層（図示せず）を形成し、前記モールド層の両側壁をコンフォーマルに覆う絶縁層（図示せず）を形成し、前記絶縁層を異方性エッチングする場合、ラウンドした側壁を有する２つの第１絶縁パターンＩＬ３が形成される。その後、２つの第１絶縁パターンＩＬ３の間に限定される空間を充填する第１予備メモリ層（図示せず）を形成し、第１予備メモリ層上側を研磨し、ダマシンタイプの第１メモリ層１４２Ａが形成される。その場合、図１１を参照して説明したメモリ素子１００Ｅが製造される。
また、図２８を参照して説明した工程を遂行した後、結果構造物に絶縁層１８０を形成し、絶縁層１８０上に、図１６ないし図２８を参照して説明した工程をさらに遂行することにより、図１３ないし図１５を参照して説明したメモリ素子２００が製造される。
以上、本発明について、望ましい実施形態を挙げて詳細に説明したが、本発明は、前記実施形態に限定されなく、本発明の技術的思想及び範囲内において、当分野の当業者によってさまざまな変形及び変更が可能である。
本発明のメモリ素子及び半導体素子は、例えば、電子製品関連の技術分野に効果的に適用可能である。
１０、１００、２００ メモリ素子
２０Ａ、２０Ｂ 第１電極
３０Ａ、３０Ｂ、１４２、１５２ メモリ層
４０Ａ、４０Ｂ 第２電極
５０Ａ、５０Ｂ メモリセル
６３ 第１電圧レベル
６４ 第２電圧レベル
６６ 第１電流レベル
６７ 第２電流レベル
１０２ 基板
１１０、２１０ 下部ワードライン
１１０Ｐ 第１導電層
１２０、２２０ 共通ビットライン
１３０、２３０ 上部ワードライン
１４０、１５０、２４０、２５０ メモリセルピラ
１４２Ｐ、１５２Ｐ 予備メモリ層
１４４、１５４ 選択素子層
１４４Ｐ、１５４ 予備第１選択素子層
１６０ 絶縁パターン
１７０ 絶縁ライン
１８０ 絶縁層
４１２、４３２、４５２ 犠牲膜
４１４、４３４、４５４ マスクパターン
ＢＥ１、ＢＥ２ 下部電極
ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４ 共通ビットライン
ＣＰＳ１、ＣＰＳ２ 積層構造
ＨＥ１、ＨＥ２ ヒータ電極
ＩＬ１ 第１絶縁パターン
ＭＣ１、ＭＣ２ メモリセル
ＭＥ メモリ層
ＰＢＥ１ 予備第１下部電極層
ＰＴＥ１ 予備第１上部電極層
ＰＨＥ１、ＰＨＥ２ 第１予備ヒータ電極層
ＳＰ１ 第１スペーサ
ＳＷ 選択素子層
ＴＥ１、ＴＥ２ 上部電極
ＷＬ１１、ＷＬ１２ 下部ワードライン
ＷＬ２１、ＷＬ２２ 上部ワードライン

Claims (20)

  1. 基板上において、前記基板の上面に平行な第１方向に延長される複数本の下部ワードラインと、
    前記複数本の下部ワードライン上において、前記第１方向とは異なり、前記基板の上面に平行な第２方向に延長される複数本の共通ビットラインと、
    前記複数本の共通ビットライン上において、前記第１方向に延長される複数本の上部ワードラインと、
    前記複数本の下部ワードラインと前記複数本の共通ビットラインとの交差地点に配置され、それぞれがオボニック閾値スイッチング（ＯＴＳ、ｏｖｏｎｉｃ ｔｈｒｅｓｈｏｌｄ ｓｗｉｔｃｈｉｎｇ）特性を有する第１選択素子及び第１メモリ層を含む複数の第１メモリセル構造と、
    前記複数本の上部ワードラインと前記複数本の共通ビットラインとの交差地点に配置され、それぞれがオボニック閾値スイッチング特性を有する第２選択素子及び第２メモリ層を含む複数の第２メモリセル構造と、を含み、
    前記複数の第１メモリセル構造と、前記複数の第２メモリセル構造は、前記複数本の共通ビットラインを中心に、前記第１方向に垂直な第３方向に沿って対称構造を有することを特徴とするメモリ素子。
  2. 前記複数の第１メモリセル構造それぞれは、第１ヒータ電極をさらに含み、前記第１ヒータ電極と前記第１選択素子との間に、前記第１メモリ層が介在し、
    前記複数の第２メモリセル構造それぞれは、第２ヒータ電極をさらに含み、前記第２ヒータ電極と前記第２選択素子との間に、前記第２メモリ層が介在することを特徴とする請求項１に記載のメモリ素子。
  3. 前記第１ヒータ電極と前記第１選択素子は、接触せず、前記第２ヒータ電極と前記第２選択素子は、接触しないことを特徴とする請求項２に記載のメモリ素子。
  4. 基板上において、前記基板の上面に平行な第１方向に延長される複数本の第１下部ワードラインと、
    前記複数本の第１下部ワードライン上において、前記第１方向とは異なり、前記基板の上面に平行な第２方向に延長される複数本の第１共通ビットラインと、
    前記複数本の第１共通ビットライン上において、前記第１方向に延長される複数本の第１上部ワードラインと、
    前記複数本の第１下部ワードラインと前記複数本の第１共通ビットラインとの交差地点に配置され、それぞれがオボニック閾値スイッチング特性（ＯＴＳ、ｏｖｏｎｉｃ ｔｈｒｅｓｈｏｌｄ ｓｗｉｔｃｈｉｎｇ）を有する第１選択素子及び第１メモリ層を含む複数の第１メモリセル構造と、
    前記複数本の第１上部ワードラインと前記複数本の第１共通ビットラインとの交差地点に配置され、それぞれがオボニック閾値スイッチング特性を有する第２選択素子及び第２メモリ層を含む複数の第２メモリセル構造と、を含み、
    前記複数の第１メモリセル構造と、前記複数の第２メモリセル構造は、前記複数本の第１共通ビットラインを中心に、前記第１方向に垂直な第３方向に沿って対称構造を有するメモリ素子において、
    前記複数の第１メモリセル構造のうち前記メモリ素子の前記第２方向端部にあるものの前記第２方向の側壁が、前記複数の第２メモリセル構造のうち前記メモリ素子の前記第２方向端部にあるものの前記第２方向の側壁と整列されることを特徴とするメモリ素子。
  5. 前記複数の第１メモリセル構造において、前記メモリ素子の前記第２方向端部にあるものの前記第２方向の側壁は、前記複数本の第１共通ビットラインの前記第２方向の縦方向側壁と整列されることを特徴とする請求項４に記載のメモリ素子。
  6. 前記複数の第１メモリセル構造において、前記メモリ素子の前記第１方向端部にあるものの前記第１方向の側壁は、前記複数本の第１下部ワードラインの前記第１方向の縦方向側壁と整列されることを特徴とする請求項４に記載のメモリ素子。
  7. 前記第１選択素子において、前記第１選択素子の前記メモリ素子の前記第１方向端部にあるものの前記第１方向の側壁は、前記複数本の第１下部ワードラインの前記第１方向の縦方向側壁と整列され、
    前記第１選択素子において、前記第１選択素子の前記メモリ素子の前記第２方向端部にあるものの前記第２方向の側壁は、前記複数本の第１共通ビットラインの前記第２方向の縦方向側壁と整列されることを特徴とする請求項４に記載のメモリ素子。
  8. 前記第２選択素子において、前記第２選択素子の前記メモリ素子の第１方向端部にあるものの前記第１方向の側壁は、前記複数本の第１上部ワードラインのうち前記第１方向端部にある前記第１方向の縦方向側壁と整列され、
    前記第２選択素子において、前記第２選択素子の前記メモリ素子の第２方向端部にあるものの前記第２方向の側壁は、前記複数本の第１共通ビットラインのうち前記第２方向端部にある前記第２方向の縦方向側壁と整列されることを特徴とする請求項４に記載のメモリ素子。
  9. 前記複数の第１メモリセル構造それぞれは、第１ヒータ電極をさらに含み、前記第１ヒータ電極と前記第１選択素子との間に、前記第１メモリ層が介在し、
    前記複数の第２メモリセル構造それぞれは、第２ヒータ電極をさらに含み、前記第２ヒータ電極と前記第２選択素子との間に、前記第２メモリ層が介在することを特徴とする請求項４に記載のメモリ素子。
  10. 前記複数本の第１上部ワードライン上において、前記第１方向に延長される複数本の第２下部ワードラインと、
    前記複数本の第２下部ワードライン上において、前記第２方向に延長される複数本の第２共通ビットラインと、
    前記複数本の第２共通ビットライン上において、前記第１方向に延長される複数本の第２上部ワードラインと、
    前記複数本の第２下部ワードラインと、前記複数本の第２共通ビットラインとの交差地点に配置され、それぞれがオボニック閾値スイッチング特性を有する第３選択素子と、第３メモリ層とを含む複数の第３メモリセル構造と、
    前記複数本の第２上部ワードラインと、前記複数本の第２共通ビットラインとの交差地点に配置され、それぞれがオボニック閾値スイッチング特性を有する第４選択素子と、第４メモリ層とを含む複数の第４メモリセル構造と、をさらに含むことを特徴とする請求項４に記載のメモリ素子。
  11. 第１ヒータ電極と、第１オボニック閾値スイッチング素子との間の第１メモリ層を含む第１スタック構造を有する第１メモリセルと、
    前記第１メモリセル上のビットラインと、
    前記ビットライン上の第２メモリセルであって、第２オボニック閾値スイッチング素子と、第２ヒータ電極との間の第２メモリ層を含む第２スタック構造を有し、前記第１スタック構造及び第２スタック構造が、前記ビットラインに対して対称である前記第２メモリセルと、を含む半導体素子。
  12. 前記第１スタック構造は、垂直スタック構造であり、
    前記第１メモリ層は、前記第１ヒータ電極上に配置され、
    前記第１オボニック閾値スイッチング素子は、前記第１メモリ層上において、前記ビットラインと接触することを特徴とする請求項１１に記載の半導体素子。
  13. 前記第２スタック構造は、垂直スタック構造であり、
    前記第２オボニック閾値スイッチング素子は、前記ビットラインと接触し、
    前記第２メモリ層は、前記第２オボニック閾値スイッチング素子上に配置され、
    前記第２ヒータ電極は、前記第２メモリ層上に配置されることを特徴とする請求項１２に記載の半導体素子。
  14. 前記第１スタック構造は、垂直スタック構造であり、
    前記第１メモリ層は、前記第１オボニック閾値スイッチング素子上に配置され、
    前記第１ヒータ電極は、前記第１メモリ層上に配置され、前記ビットラインと接触することを特徴とする請求項１１に記載の半導体素子。
  15. 前記第２スタック構造は、垂直スタック構造であり、
    前記第２ヒータ電極は、前記ビットラインと接触し、
    前記第２メモリ層は、前記第２ヒータ電極上に配置され、
    前記第２オボニック閾値スイッチング素子は、前記第２メモリ層上に配置されることを特徴とする請求項１４に記載の半導体素子。
  16. 前記第１ヒータ電極に連結された第１ワードラインと、
    前記第２ヒータ電極に連結された第２ワードラインと、をさらに含むことを特徴とする請求項１１に記載の半導体素子。
  17. 前記第１メモリ層は、第１相変化物質層であり、
    前記第１ヒータ電極は、前記第１相変化物質層の相を変化させるように、前記第１相変化物質層を加熱するように構成されることを特徴とする請求項１１に記載の半導体素子。
  18. 前記第２メモリ層は、第２相変化物質層であり、
    前記第２ヒータ電極、は前記第２相変化物質層の相を変化させるように、前記第２相変化物質層を加熱するように構成されることを特徴とする請求項１７に記載の半導体素子。
  19. 前記第１ヒータ電極が、前記第１オボニック閾値スイッチング素子と接触しないように、前記第１メモリ層が、前記第１ヒータ電極を、前記第１オボニック閾値スイッチング素子から分離させることを特徴とする請求項１１に記載の半導体素子。
  20. 前記第２ヒータ電極が、前記第２オボニック閾値スイッチング素子と接触しないように、前記第２メモリ層が、前記第２ヒータ電極を、前記第２オボニック閾値スイッチング素子から分離させることを特徴とする請求項１１に記載の半導体素子。
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