JP2010219282A - 不揮発性記憶装置および不揮発性記憶装置の製造方法 - Google Patents
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Abstract
【課題】本発明は、不良ビットへの無駄なアクセスを抑制することができる不揮発性記憶装置および不揮発性記憶装置の製造方法を提供する。
【解決手段】第1の方向に延在する第1の配線と、前記第1の方向と非平行な第2の方向に延在する第2の配線と、前記第1の配線と前記第2の配線との間に挟持され前記第1の配線と前記第2の配線とを介して供給される電流により第1の状態と第2の状態との間を不可逆的に遷移可能な遷移層と、を有する判別部と、前記第2の配線に対して前記第1の配線と反対側に設けられ前記第2の方向と非平行な第3の方向に延在する第3の配線と、前記第2の配線と前記第3の配線との間に挟持され前記第2の配線と前記第3の配線とを介して供給される電流により第3の状態と第4の状態との間を可逆的に遷移可能な記録層と、を有する変化素子部と、を備えたことを特徴とする不揮発性記憶装置が提供される。
【選択図】図1
【解決手段】第1の方向に延在する第1の配線と、前記第1の方向と非平行な第2の方向に延在する第2の配線と、前記第1の配線と前記第2の配線との間に挟持され前記第1の配線と前記第2の配線とを介して供給される電流により第1の状態と第2の状態との間を不可逆的に遷移可能な遷移層と、を有する判別部と、前記第2の配線に対して前記第1の配線と反対側に設けられ前記第2の方向と非平行な第3の方向に延在する第3の配線と、前記第2の配線と前記第3の配線との間に挟持され前記第2の配線と前記第3の配線とを介して供給される電流により第3の状態と第4の状態との間を可逆的に遷移可能な記録層と、を有する変化素子部と、を備えたことを特徴とする不揮発性記憶装置が提供される。
【選択図】図1
Description
本発明は、不揮発性記憶装置および不揮発性記憶装置の製造方法に関する。
トランジスタを用いたNAND型の不揮発性記憶装置においては、装置の微細化に伴ういわゆる短チャネル効果の影響により、デバイス動作が困難となってきている。「短チャネル効果」とは、装置の微細化によってソース部とドレイン部との距離が近くなることによって生じる現象であり、例えば、ソースとドレインとの間に生じるリーク電流の増加などがある。そのため、トランジスタを用いた記憶装置に代わる記憶装置が求められている。その一つとして、遷移金属絶縁膜などに電界パルスを印加すると物質の抵抗が変化するという特性を利用した不揮発性記憶装置(抵抗変化型メモリ、ReRAM)が検討されている(例えば、特許文献1を参照)。
そして、現在、ビット線とワード線とが交叉する部分に抵抗変化素子を配置したクロスポイント型の不揮発性記憶装置(抵抗変化型メモリ)が検討されている。これによれば、セル面積を理論上NAND型不揮発性記憶装置と同じ4F2(「F」は、設計ルール(最小設計寸法))とすることができる。また、この様な構成の不揮発性記憶装置(抵抗変化型メモリ)は、抵抗変化素子を積層することで集積度をさらに向上させることができるという利点をも有する。
しかしながら、抵抗変化素子を有する不揮発性記憶装置(抵抗変化型メモリ)はスイッチング特性のばらつきや安定性に問題があり、不良ビットがランダムに発生するおそれがある。そして、不良ビットがランダムに発生すると不良ビットへの無駄なアクセスが生じることになる。そのため、良品ビットへのアクセスが遅くなり、ひいては不揮発性記憶装置(抵抗変化型メモリ)の動作速度の低下や信頼性の低下を招くおそれがある。特に、抵抗変化素子(記録部)を積層するなどして不揮発性記憶装置(抵抗変化型メモリ)を大容量化させた場合には、不良ビットへの無駄なアクセスの影響が顕著となるおそれがある。
本発明は、不良ビットへの無駄なアクセスを抑制することができる不揮発性記憶装置および不揮発性記憶装置の製造方法を提供する。
本発明の一態様によれば、第1の方向に延在する第1の配線と、前記第1の方向と非平行な第2の方向に延在する第2の配線と、前記第1の配線と前記第2の配線との間に挟持され前記第1の配線と前記第2の配線とを介して供給される電流により第1の状態と第2の状態との間を不可逆的に遷移可能な遷移層と、を有する判別部と、前記第2の配線に対して前記第1の配線と反対側に設けられ前記第2の方向と非平行な第3の方向に延在する第3の配線と、前記第2の配線と前記第3の配線との間に挟持され前記第2の配線と前記第3の配線とを介して供給される電流により第3の状態と第4の状態との間を可逆的に遷移可能な記録層と、を有する変化素子部と、を備えたことを特徴とする不揮発性記憶装置が提供される。
また、本発明の他の一態様によれば、上記の不揮発性記憶装置を前記不揮発性記憶装置の主面に対して垂直な方向に複数積層したこと、を特徴とする不揮発性記憶装置が提供される。
また、本発明の他の一態様によれば、第1の方向に延在する第1の配線と、前記第1の方向と非平行な第2の方向に延在する第2の配線と、前記第1の配線と前記第2の配線との間に挟持され前記第1の配線と前記第2の配線とを介して供給される電流により、第1の状態と第2の状態との間を不可逆的に遷移可能な遷移層と、を有する判別部と、前記第2の配線に対して前記第1の配線と反対側に設けられ前記第2の方向と非平行な第3の方向に延在する第3の配線と、 前記第2の配線と前記第3の配線との間に挟持され前記第2の配線と前記第3の配線とを介して供給される電流により第3の状態と第4の状態との間を可逆的に遷移可能な記録層と、を有する変化素子部と、を有する不揮発性記憶装置の製造方法であって、基板上に、少なくとも、前記第1の配線となる層と、前記遷移層となる層と、平坦化の際にストッパ層となる層と、前記第1の方向に延在する開口を有する第1のエッチングマスクと、を、前記第1の方向及び前記第2の方向に対して略垂直な方向に積層して積層体を形成する工程と、前記第1のエッチングマスクを介してエッチングを行うことで前記積層体に第1の素子分離領域を形成する工程と、前記第1の素子分離領域に第1の素子間絶縁層を形成する工程と、前記第1の素子間絶縁層となる材料が堆積した積層体の主面を平坦化して前記ストッパ層を露出させる工程と、前記ストッパ層が露出した積層体の主面に、少なくとも、前記第2の配線となる層と、前記記録層となる層と、前記第3の配線となる層と、前記第2の方向に延在する開口を有する第2のエッチングマスクと、を、前記第1の方向及び前記第2の方向に対して略垂直な方向に積層して積層体を形成する工程と、前記第2のエッチングマスクを介してエッチングを行うことで前記積層体に第2の素子分離領域を形成する工程と、前記第2の素子分離領域に第2の素子間絶縁層を形成する工程と、前記第2の素子間絶縁層となる材料が堆積した積層体の主面を平坦化して前記第3の配線を露出させる工程と、前記第3の配線が露出した積層体の主面に、前記第1の方向に延在する開口を有する第3のエッチングマスクと、を、形成する工程と、前記第3のエッチングマスクを介してエッチングを行うことで第3の素子分離領域を形成する工程と、前記第3の素子分離領域に第3の素子間絶縁層を形成する工程と、前記第3の素子間絶縁層となる材料が堆積した積層体の主面を平坦化して前記第3の配線を露出させる工程と、を備えたことを特徴とする不揮発性記憶装置の製造方法が提供される。
本発明によれば、不良ビットへの無駄なアクセスを抑制し、動作速度の低化を抑制することができる不揮発性記憶装置および不揮発性記憶装置の製造方法が提供される。
以下、図面を参照しつつ、本発明の実施の形態について例示をする。なお、各図面中、同様の構成要素には同一の符号を付して詳細な説明は適宜省略する。
図1は、本実施の形態に係る不揮発性記憶装置を例示するための模式図である。
なお、図1(a)は、不揮発性記憶装置の模式斜視図であり、図1(b)は、変化素子部(記録部を含む層)の模式回路図である。
図2は、不揮発性記憶装置の模式断面図である。図2(a)は、不揮発性記憶装置を第1の方向(X軸方向)から見た模式断面図であり、図2(b)は、図2(a)のA−A線断面図である。
なお、1つの第3の配線21と1つの第2の配線50とが交叉する領域に設けられた1つの記録部40が1つの記録用単位要素であり、これを「メモリセル」という。
図1、図2に示すように、不揮発性記憶装置1は、判別部2と変化素子部3とを備えている。
図1は、本実施の形態に係る不揮発性記憶装置を例示するための模式図である。
なお、図1(a)は、不揮発性記憶装置の模式斜視図であり、図1(b)は、変化素子部(記録部を含む層)の模式回路図である。
図2は、不揮発性記憶装置の模式断面図である。図2(a)は、不揮発性記憶装置を第1の方向(X軸方向)から見た模式断面図であり、図2(b)は、図2(a)のA−A線断面図である。
なお、1つの第3の配線21と1つの第2の配線50とが交叉する領域に設けられた1つの記録部40が1つの記録用単位要素であり、これを「メモリセル」という。
図1、図2に示すように、不揮発性記憶装置1は、判別部2と変化素子部3とを備えている。
まず、判別部2について例示をする。
判別部2は、基板10と、基板10の主面上に設けられ、第1の方向(X軸方向)に延在する第1の配線20(ビット線BL)と、第1の方向と非平行な(交叉する)第2の方向(Y軸方向)に延在する第2の配線50(ワード線WL)と、第1の配線20と第2の配線50との間に挟持され、第1の配線20と第2の配線50とを介して供給される電流により、第1の状態と第2の状態との間を不可逆的に遷移可能な遷移層144と、を備えている。また、第1の配線20と遷移層144との間に、これらによって挟持されるようにして設けられた整流素子130を備えている。ここで、「主面」とは、第1の配線20、整流素子130、遷移層144などが積層する方向(図1において、Z軸方向;上下方向)に対して垂直な面(図1において、XY面)をいう。
判別部2は、基板10と、基板10の主面上に設けられ、第1の方向(X軸方向)に延在する第1の配線20(ビット線BL)と、第1の方向と非平行な(交叉する)第2の方向(Y軸方向)に延在する第2の配線50(ワード線WL)と、第1の配線20と第2の配線50との間に挟持され、第1の配線20と第2の配線50とを介して供給される電流により、第1の状態と第2の状態との間を不可逆的に遷移可能な遷移層144と、を備えている。また、第1の配線20と遷移層144との間に、これらによって挟持されるようにして設けられた整流素子130を備えている。ここで、「主面」とは、第1の配線20、整流素子130、遷移層144などが積層する方向(図1において、Z軸方向;上下方向)に対して垂直な面(図1において、XY面)をいう。
遷移層144は、例えば、初期抵抗値が高く臨界電圧が印加されると比較的低い抵抗値に不可逆的に遷移するものとすることができる。
遷移層144の材料としては、例えば、絶縁体材料や非晶質半導体材料・結晶性半導体材料などを例示することができる。この場合、絶縁体材料としては、例えば、酸化シリコン(SiOX)、窒化シリコン(SiNX)、酸窒化シリコン(SiOXNY)、酸化アルミニウム(AlOX)、酸化タンタル(TaOX)、酸化チタン(TiOX)、窒化アルミニウム(AlNX)などを例示することができる。また、非晶質半導体材料・結晶性半導体材料としては、例えば、シリコン(Si)、ゲルマニウム(Ge)、シリコン(Si)とゲルマニウム(Ge)の合金、テルル化インジウム(InTe)、アンチモンテルル(SbTe)、ヒ化ガリウム(GaAs)、セレン化インジウム(InSe)、アンチモンインジウム(InSb)などを例示することができる。
遷移層144の材料としては、例えば、絶縁体材料や非晶質半導体材料・結晶性半導体材料などを例示することができる。この場合、絶縁体材料としては、例えば、酸化シリコン(SiOX)、窒化シリコン(SiNX)、酸窒化シリコン(SiOXNY)、酸化アルミニウム(AlOX)、酸化タンタル(TaOX)、酸化チタン(TiOX)、窒化アルミニウム(AlNX)などを例示することができる。また、非晶質半導体材料・結晶性半導体材料としては、例えば、シリコン(Si)、ゲルマニウム(Ge)、シリコン(Si)とゲルマニウム(Ge)の合金、テルル化インジウム(InTe)、アンチモンテルル(SbTe)、ヒ化ガリウム(GaAs)、セレン化インジウム(InSe)、アンチモンインジウム(InSb)などを例示することができる。
また、遷移層144は、例えば、初期抵抗値が低く臨界電圧が印加されると高い抵抗値に不可逆的に遷移するものとすることもできる。なお、開回路となるものであってもよい。
この場合の遷移層144の材料としては、例えば、低溶融点材料(例えば、インジウム(In)、亜鉛(Zn)、錫(Sn)、鉛(Pb)など)などやそれらの合金などを例示することができる。
すなわち、遷移層144は、第1の状態と、第1の状態とは異なる抵抗値を有する第2の状態との間を不可逆的に遷移可能とするものであればよい。
すなわち、遷移層144は、第1の状態と、第1の状態とは異なる抵抗値を有する第2の状態との間を不可逆的に遷移可能とするものであればよい。
また、図2に示すように、遷移層144のZ軸方向両側に、遷移層144を挟持する電極層142、146を備えていてもよい。ここで、遷移層144と、電極層142、146とを併せて「遷移部140」と呼ぶことにする。また、第1の配線20と整流素子130との間に、バリア層132を備えていてもよい。
配線(第1の配線20及び第2の配線50)には、導電性を有する材料を用いることができる。また、さらに耐熱性をも有する材料とすることができる。例えば、導電性と耐熱性とを有する材料として、タングステン(W)を用いることができる。
配線(第1の配線20及び第2の配線50)には、導電性を有する材料を用いることができる。また、さらに耐熱性をも有する材料とすることができる。例えば、導電性と耐熱性とを有する材料として、タングステン(W)を用いることができる。
また、図1、図2に示すように、遷移層144(遷移部140)と第2の配線50との間には、製造工程(平坦化工程)で必要となるストッパ層52を設けるようにすることができる。この場合、例えば、平坦化工程においてCMP(Chemical Mechanical Polishing:化学機械研磨)法を用いる場合には、ストッパ層52をCMPストッパ層とすることができる。ただし、ストッパ層52は、必ずしも必要ではなく必要に応じて設けるようにすればよい。例えば、電極層146の厚さを充分厚くして、電極層146にストッパ層の機能を付与すれば、ストッパ層52を設ける必要はない。
ここで、ストッパ層52と第2の配線50とを同じ材料で形成すれば、両者が一体化して第2の配線としての機能を担うことになる。このような場合の第2の配線を、「第2の配線54」と呼ぶことにする。この場合、第2の配線54は、各積層体毎に遷移層144側に突出した突出部(ストッパ層52)を有することになる。
整流素子130は、整流特性を有し、遷移層144に印加される電圧の極性に方向性を与えるために設けられる。整流素子130には、例えば、PN接合ダイオード、ツェナーダイオード、ショットキーダイオードなどを用いることができる。なお、MINキャパシターなどとすることもできる。
図1では、整流素子130が、ビット線BLと電極層142との間に設けられている場合を例示したが、整流素子130は、ワード線WLと電極層146との間に設けられていてもよい。また、整流素子130は、ビット線BLとワード線WLとが対向する領域以外の領域に設けられていてもよい。
第1の配線20と整流素子130との間には、これらの間における元素の拡散などを抑制するためにバリア層132を設けるようにすることができる。
また、各積層体の間には、図2に示すように素子間絶縁層70が設けられている。
図1では、整流素子130が、ビット線BLと電極層142との間に設けられている場合を例示したが、整流素子130は、ワード線WLと電極層146との間に設けられていてもよい。また、整流素子130は、ビット線BLとワード線WLとが対向する領域以外の領域に設けられていてもよい。
第1の配線20と整流素子130との間には、これらの間における元素の拡散などを抑制するためにバリア層132を設けるようにすることができる。
また、各積層体の間には、図2に示すように素子間絶縁層70が設けられている。
また、積層体の位置を基準として配線(第1の配線20及び第2の配線50;ビット線BL及びワード線WL)の延在方向外側には、図示しないコンタクトプラグが設けられている。コンタクトプラグは、遷移部140(遷移層144)に電圧を印加するための周辺回路と接続されている(図示せず)。そして、コンタクトプラグ及び配線を通じて電流が流され、これにより遷移部140(遷移層144)における不可逆的な遷移が可能となる。
次に、変化素子部3について例示をする。
変化素子部3は、第2の配線50(ワード線WL)の主面上に設けられている。すなわち、変化素子部3と判別部2とは、第2の配線50(ワード線WL)を共有している。また、判別部2の積層体の上方に変化素子部3のメモリセルが配設されている。そして、製品検査の結果、特定のメモリセルが不合格(不良)と判断された場合には、その下方にある判別部2の積層体に設けられた遷移部140(遷移層144)の状態を不可逆的に遷移させるようにしている。なお、特定のメモリセルが合格(良品)と判断された場合に、その下方にある判別部2の積層体に設けられた遷移部140(遷移層144)の状態を不可逆的に遷移させるようにしてもよい。すなわち、各メモリセルの検査結果を判別部2に記録(書き込み)できるようになっている。そして、遷移部140(遷移層144)の状態を読み出せば、その上方に設けられたメモリセルの良/不良の状態を判別できるようになっている。
変化素子部3は、第2の配線50(ワード線WL)の主面上に設けられている。すなわち、変化素子部3と判別部2とは、第2の配線50(ワード線WL)を共有している。また、判別部2の積層体の上方に変化素子部3のメモリセルが配設されている。そして、製品検査の結果、特定のメモリセルが不合格(不良)と判断された場合には、その下方にある判別部2の積層体に設けられた遷移部140(遷移層144)の状態を不可逆的に遷移させるようにしている。なお、特定のメモリセルが合格(良品)と判断された場合に、その下方にある判別部2の積層体に設けられた遷移部140(遷移層144)の状態を不可逆的に遷移させるようにしてもよい。すなわち、各メモリセルの検査結果を判別部2に記録(書き込み)できるようになっている。そして、遷移部140(遷移層144)の状態を読み出せば、その上方に設けられたメモリセルの良/不良の状態を判別できるようになっている。
また、第2の配線50に対して第1の配線20と反対側に設けられ、第2の方向(Y軸方向)と非平行な第3の方向に延在する第3の配線21(ビット線BL)と、第2の配線50と第3の配線21との間に挟持され、第2の配線50と第3の配線21とを介して供給される電流により、第3の状態と第4の状態との間を可逆的に遷移可能な記録層44と、を備えている。また、第3の配線21と記録層44との間に、これらによって挟持されるようにして設けられた整流素子30を備えている。この場合、第1の配線20と第3の配線21とは、略平行に設けられていてもよい。
また、図2に示すように、記録層44のZ軸方向両側に、記録層44を挟持する電極層42、46を備えていてもよい。ここで、記録層44と、電極層42、46とを併せて「記録部40」と呼ぶことにする。また、第3の配線21と整流素子30との間に、バリア層32を備えていてもよい。
第3の配線21には、導電性を有する材料を用いることができる。また、さらに耐熱性をも有する材料とすることができる。例えば、導電性と耐熱性とを有する材料として、タングステン(W)を用いることができる。
第3の配線21には、導電性を有する材料を用いることができる。また、さらに耐熱性をも有する材料とすることができる。例えば、導電性と耐熱性とを有する材料として、タングステン(W)を用いることができる。
整流素子30は、整流特性を有し、記録層44に印加される電圧の極性に方向性を与えるために設けられる。整流素子30には、例えば、PN接合ダイオード、ツェナーダイオード、ショットキーダイオードなどを用いることができる。なお、記録層44のバイポーラ動作を考え、pinダイオードなどではなくMINキャパシターとすることもできる。
図1では、整流素子30が、ビット線BLと電極層46との間に設けられている場合を例示したが、整流素子30は、ワード線WLと電極層42との間に設けられていてもよい。また、整流素子30は、ビット線BLとワード線WLとが対向する領域以外の領域に設けられていてもよい。
第3の配線21と整流素子30との間には、これらの間における元素の拡散などを抑制するためにバリア層32を設けるようにすることができる。
第3の配線21と整流素子30との間には、これらの間における元素の拡散などを抑制するためにバリア層32を設けるようにすることができる。
次に、記録部40について、図2を参照しつつ例示をする。
図2に示すように、記録部40は、記録層44と、記録層44をZ軸方向(上下方向)から挟持する電極層42、46とを有している。
電極層42、46は、記録層44が電気的接続を得やすいように、必要に応じて設けられる。また、電極層42、46は、例えば、記録層44とZ軸方向(上下方向)の構成要素との間における元素の拡散などを抑制するためのバリア層としての機能をも有していてもよい。
図2に示すように、記録部40は、記録層44と、記録層44をZ軸方向(上下方向)から挟持する電極層42、46とを有している。
電極層42、46は、記録層44が電気的接続を得やすいように、必要に応じて設けられる。また、電極層42、46は、例えば、記録層44とZ軸方向(上下方向)の構成要素との間における元素の拡散などを抑制するためのバリア層としての機能をも有していてもよい。
また、消去(リセット)動作において記録層44の加熱を効率よく行うために、記録層44の陰極側(ここでは、ワード線WL側)に、ヒータ層(抵抗率が約10−5Ωcm以上の材料)を設けてもよい。この場合、ヒータ層とワード線WLとの間にバリア層を設けるようにすることができる。
次に、記録層44について例示をする。
後述するように、不揮発性記憶装置1は、第2の配線50と第3の配線21とに与える電位の組合せによって、各記録部40に印加される電圧を変化させることができる。そして、その時の記録部40の特性(例えば、抵抗値)によって、情報を記録(書き込み)したり消去したりすることができる。そのため、記録層44は、印加される電圧によって特性が変化するものとされている。記録層44としては、例えば、抵抗値が可逆的に遷移可能な可変抵抗層や、印加される電圧によって結晶状態と非晶質状態との間で可逆的に遷移可能な相変化層などを例示することができる。すなわち、記録層44は、抵抗値、結晶状態、非晶質状態の少なくともいずれかを可逆的に遷移可能とするものとすることができる。
後述するように、不揮発性記憶装置1は、第2の配線50と第3の配線21とに与える電位の組合せによって、各記録部40に印加される電圧を変化させることができる。そして、その時の記録部40の特性(例えば、抵抗値)によって、情報を記録(書き込み)したり消去したりすることができる。そのため、記録層44は、印加される電圧によって特性が変化するものとされている。記録層44としては、例えば、抵抗値が可逆的に遷移可能な可変抵抗層や、印加される電圧によって結晶状態と非晶質状態との間で可逆的に遷移可能な相変化層などを例示することができる。すなわち、記録層44は、抵抗値、結晶状態、非晶質状態の少なくともいずれかを可逆的に遷移可能とするものとすることができる。
また、記録層44の材料としては、例えば、金属酸化物を例示することができる。この場合、例えば、クロム(Cr)、タングステン(W)、バナジウム(V)、ニオブ(Nb)、タンタル(Ta)、チタン(Ti)、ジルコニウム(Zr)、ハフニウム(Hf)、スカンジウム(Sc)、イットリウム(Y)、トリウム(Tr)、マンガン(Mn)、鉄(Fe)、ルテニウム(Ru)、オスミウム(Os)、コバルト(Co)、ニッケル(Ni)、銅(Cu)、亜鉛(Zn)、カドミウム(Cd)、アルミニウム(Al)、ガリウム(Ga)、インジウム(In)、シリコン(Si)、ゲルマニウム(Ge)、錫(Sn)、鉛(Pb)、アンチモン(Sb)、ビスマス(Bi)、あるいは、ランタン(La)からルテチウム(Lu)までのいわゆる希土類元素などの酸化物などとすることができる。
また、酸化アルミニウム(Al2O3)、酸化銅(CuO)、酸化シリコン(SiO2)などとすることもできる。
また、酸化アルミニウム(Al2O3)、酸化銅(CuO)、酸化シリコン(SiO2)などとすることもできる。
また、複合酸化物とすることもできる。この場合、例えば、チタン酸バリウム(BaTiO3)、チタン酸ストロンチウム(SrTiO3)、チタン酸カルシウム(CaTiO3)、ニオブ酸カリウム(KNbO3)、ビスマス酸化鉄(BiFeO3)、ニオブ酸リチウム(LiNbO3)、バナジウム酸ナトリウム(Na3VO4)、バナジウム酸鉄(FeVO3)、チタン酸バナジウム(TiVO3)、クロム酸バナジウム(CrVO3)、バナジウム酸ニッケル(NiVO3)、バナジウム酸マグネシウム(MgVO3)、バナジウム酸カルシウム(CaVO3)、バナジウム酸ランタン(LaVO3)、モリブデン酸バナジウム(VMoO5)、モリブデン酸バナジウム(V2MoO8)、バナジウム酸リチウム(LiV2O5)、珪酸マグネシウム(Mg2SiO4)、珪酸マグネシウム(MgSiO3)、チタン酸ジルコニウム(ZrTiO4)、チタン酸ストロンチウム(SrTiO3)、マグネシウム酸鉛(PbMgO3)、ニオブ酸鉛(PbNbO3)、ホウ酸バリウム(BaB2O4)、クロム酸ランタン(LaCrO3)、チタン酸リチウム(LiTi2O4)、銅酸ランタン(LaCuO4)、チタン酸亜鉛(ZnTiO3)、タングステン酸カルシウム(CaWO4)などとすることができる。
また、カルコゲナイド系の可変抵抗材料とすることもできる。カルコゲナイドとは、セレン(Se)、テルル(Te)などの16族元素を含む化合物の総称であり、16族元素がカルコゲンと呼ばれることに由来する。このカルコゲナイド系材料は、電圧を印加することによって結晶状態と非晶質状態との間で可逆的に遷移可能な可変抵抗材料の一種である。
また、炭素(C)、または窒素をドープした非晶質の炭素( ta−C:N ; nitrogen doped tetrahedral amorphous carbon)とすることもできる。
また、各メモリセルの間には、図2に示すように素子間絶縁層70が設けられている。
また、炭素(C)、または窒素をドープした非晶質の炭素( ta−C:N ; nitrogen doped tetrahedral amorphous carbon)とすることもできる。
また、各メモリセルの間には、図2に示すように素子間絶縁層70が設けられている。
また、メモリセルの位置を基準として配線(第3の配線21及び第2の配線50;ビット線BL及びワード線WL)の延在方向外側には、図示しないコンタクトプラグが設けられている。コンタクトプラグは、データの記録(書き込み)及び読み出しを行うための読み出し/記録回路(書き込み回路)などの周辺回路と接続されている(図示せず)。記録部40には、コンタクトプラグ及び配線(第3の配線21及び第2の配線50)を通じて電流が流され、これにより記録部40への記録(書き込み)や消去などの各種動作を行うことが可能となる。
この様に、ビット線BLとワード線WLとが交叉する部分に記録部40が設けられた不揮発性記憶装置1は、いわゆるクロスポイント型不揮発性記憶装置(メモリ)と呼ばれている。
この様に、ビット線BLとワード線WLとが交叉する部分に記録部40が設けられた不揮発性記憶装置1は、いわゆるクロスポイント型不揮発性記憶装置(メモリ)と呼ばれている。
以上、不揮発性記憶装置1の一例を例示したが、前述した構成に限定されるわけではなく適宜変更することができる。
例えば、第1の配線20、第2の配線50、第3の配線21、記録部40(記録層44)を有するメモリセルの数、遷移部140(遷移層144)を有する積層体の数、これらの配置などは、図1において例示をしたものに限定されるわけではなく適宜変更することができる。
また、前述したものの場合には、第1の配線20や第3の配線21を「ビット線BL」、第2の配線50を「ワード線WL」と呼んでいるが、逆に、第1の配線20や第3の配線21を「ワード線WL」、第2の配線50を「ビット線BL」と呼んでもよい。
また、不揮発性記憶装置1のZ軸方向(上下方向)の両端においては、同種配線(例えば、2つのビット線BLまたは2つのワード線WL)が配置されていてもよく、異種配線(例えば、ビット線BL及びワード線WL)が配置されていてもよい。
例えば、第1の配線20、第2の配線50、第3の配線21、記録部40(記録層44)を有するメモリセルの数、遷移部140(遷移層144)を有する積層体の数、これらの配置などは、図1において例示をしたものに限定されるわけではなく適宜変更することができる。
また、前述したものの場合には、第1の配線20や第3の配線21を「ビット線BL」、第2の配線50を「ワード線WL」と呼んでいるが、逆に、第1の配線20や第3の配線21を「ワード線WL」、第2の配線50を「ビット線BL」と呼んでもよい。
また、不揮発性記憶装置1のZ軸方向(上下方向)の両端においては、同種配線(例えば、2つのビット線BLまたは2つのワード線WL)が配置されていてもよく、異種配線(例えば、ビット線BL及びワード線WL)が配置されていてもよい。
また、変化素子部3を判別部2の下方に設けるようにすることもできる。ただし、変化素子部3を下方に形成すると、その上方に形成される判別部2の熱工程の影響を変化素子部3が繰り返し受けることになる。この場合、変化素子部3には加熱による悪影響を受けるおそれの高い記録層44が設けられているので、不揮発性記憶装置1のスイッチング特性や安定性が悪化してしまうおそれがある。そのため、変化素子部3に設けられた記録層44が受ける熱履歴を考慮すると、変化素子部3を判別部2の上方に設けるようにすることが好ましい。
次に、不揮発性記憶装置1の作用、すなわち、メモリセルへの記録(書き込み)動作、読み出し動作、及び消去動作を実行する場合について例示をする。
記録(書き込み)動作をさせる前に、まず、対象となるメモリセルの状態(良/不良)を判別する。判別は、判別部2に設けられた遷移部140(遷移層144)の状態を読み出すことにより行う。そして、良品と判別されたメモリセルにのみデータを記録(書き込み)させるようにする。すなわち、遷移部140(遷移層144)の状態に基づいて、記録層44への電圧印加の可否が判断される。
記録(書き込み)動作をさせる前に、まず、対象となるメモリセルの状態(良/不良)を判別する。判別は、判別部2に設けられた遷移部140(遷移層144)の状態を読み出すことにより行う。そして、良品と判別されたメモリセルにのみデータを記録(書き込み)させるようにする。すなわち、遷移部140(遷移層144)の状態に基づいて、記録層44への電圧印加の可否が判断される。
データの記録(書き込み)動作は、良品と判別されたメモリセルに電圧を印加し、そのメモリセル内に電位勾配を発生させて電流パルスを流せばよい。この場合、例えば、ビット線BLを接地電位としワード線WLに負の電位を与えて、ワード線WLの電位がビット線BLの電位よりも相対的に低い状態を作るようにすればよい。
この場合、メモリセルは、相変化などにより電子伝導性を有するようになるため、記録(書き込み)動作が完了することになる。
なお、記録(書き込み)動作のための電流パルスは、ワード線WLの電位がビット線BLの電位よりも相対的に高い状態を作ることにより発生させてもよい。
この場合、メモリセルは、相変化などにより電子伝導性を有するようになるため、記録(書き込み)動作が完了することになる。
なお、記録(書き込み)動作のための電流パルスは、ワード線WLの電位がビット線BLの電位よりも相対的に高い状態を作ることにより発生させてもよい。
読み出し動作をさせる前にも対象となるメモリセルの状態(良/不良)を判別するようにすることができる。すなわち、読み出し動作をさせる場合にも遷移部140(遷移層144)の状態に基づいて、記録層44への電圧印加の可否が判断されるようにすることができる。
読み出し動作は、電流パルスをメモリセルに流し、そのメモリセルの抵抗値を検出することにより行う。ただし、電流パルスは、メモリセルを構成する材料が抵抗変化を起こさない程度の微小な値とすることが必要である。
読み出し動作は、電流パルスをメモリセルに流し、そのメモリセルの抵抗値を検出することにより行う。ただし、電流パルスは、メモリセルを構成する材料が抵抗変化を起こさない程度の微小な値とすることが必要である。
消去(リセット)動作をさせる前にも対象となるメモリセルの状態(良/不良)を判別するようにすることができる。すなわち、消去(リセット)動作をさせる場合にも遷移部140(遷移層144)の状態に基づいて、記録層44への電圧印加の可否が判断されるようにすることができる。
消去(リセット)動作をさせるためには、選択されたメモリセルを大電流パルスによりジュール加熱して、そのメモリセルの抵抗状態を元に戻せばよい。
消去(リセット)動作をさせるためには、選択されたメモリセルを大電流パルスによりジュール加熱して、そのメモリセルの抵抗状態を元に戻せばよい。
本実施の形態によれば、良品と判別されたメモリセルにのみアクセスすることができる。すなわち、良品ビットへのみアクセスすることができる。そのため、不良ビットへの無駄なアクセスを抑制することができる。その結果、良品ビットへのアクセスが速くなり、ひいては不揮発性記憶装置1の動作速度の向上や信頼性の向上を図ることができる。
また、判別部2と変化素子部3とを別の層に設けているので、判別部2などからの影響が変化素子部3に及ぶことを抑制することができる。
また、判別部2と変化素子部3とを別の層に設けているので、判別部2などからの影響が変化素子部3に及ぶことを抑制することができる。
以上は、変化素子部3が一層からなる場合であるが、記憶容量の大容量化を図るために変化素子部3をZ軸方向(上下方向)に積層させることもできる。その場合は、変化素子部3とともに判別部2を積層させるようにすればよい。
図3は、判別部と変化素子部とを複数の層に積層させる場合を例示するための模式図である。
判別部と変化素子部とを複数の層に積層させる場合には、例えば、第3の配線21(ビット線BL)の主面を覆うように層間絶縁層72を設けて、Z軸方向(上下方向)に判別部2aと変化素子部3aとを積層させればよい。なお、図3は、一例として二層に積層されたものを例示したが、三層以上に積層させることもできる。すなわち、前述した一層からなる不揮発性記憶装置を不揮発性記憶装置の主面に対して垂直な方向に複数積層させることもできる。この場合、積層は、積層面に設けられた層間絶縁層72を介して行われるようにすることができる。また、主面に対して垂直な方向に隣接する不揮発性記憶装置の間で、第1の配線20または第3の配線21が共有されるようにして積層させてもよい。
判別部と変化素子部とを複数の層に積層させる場合には、例えば、第3の配線21(ビット線BL)の主面を覆うように層間絶縁層72を設けて、Z軸方向(上下方向)に判別部2aと変化素子部3aとを積層させればよい。なお、図3は、一例として二層に積層されたものを例示したが、三層以上に積層させることもできる。すなわち、前述した一層からなる不揮発性記憶装置を不揮発性記憶装置の主面に対して垂直な方向に複数積層させることもできる。この場合、積層は、積層面に設けられた層間絶縁層72を介して行われるようにすることができる。また、主面に対して垂直な方向に隣接する不揮発性記憶装置の間で、第1の配線20または第3の配線21が共有されるようにして積層させてもよい。
ここで、判別部と変化素子部とを複数の層に積層させる場合、変化素子部3を判別部2の下方に設けるようにすることもできる。しかしながら、前述したように、先に形成された下方のものほどその上方に形成されるものの熱工程の影響を繰り返し受けることになる。そのため、加熱による悪影響を受けるおそれの高い記録層44が設けられている変化素子部がなるべく上方に設けられるようにすることが好ましい。
次に、本実施の形態に係る不揮発性記憶装置の製造方法について例示をする。
図4〜図10は、本実施の形態に係る不揮発性記憶装置の製造方法について例示をするための模式工程断面図である。
本実施の形態においては、一例として、周辺回路を形成した後の配線形成工程において、図1、図2において例示をしたクロスポイント型の不揮発性記憶装置1を製造する場合を例示する。
図4〜図10は、本実施の形態に係る不揮発性記憶装置の製造方法について例示をするための模式工程断面図である。
本実施の形態においては、一例として、周辺回路を形成した後の配線形成工程において、図1、図2において例示をしたクロスポイント型の不揮発性記憶装置1を製造する場合を例示する。
まず、図4(a)に示すように、基板10の主面上に、第1の配線20(ビット線)、バリア層132、整流素子130、電極層142、遷移層144、電極層146、ストッパ層52となる各層と、第1の方向(X軸方向)に延在する開口を有するエッチングマスク60とを、下からこの順番で形成する。すなわち、これらを第1の方向(X軸方向)及び第2の方向(Y軸方向)に対して略垂直な方向(Z軸方向)に積層して積層体を形成する。形成方法としては、例えばスパッタリング法、熱CVD(Chemical Vapor Deposition)法、プラズマCVD法などを例示することができる。
第1の配線20の材料としては、例えばタングステンを例示することができる。遷移層144の材料としては前述したものを用いることができる。整流素子130としては、例えばpin(p型半導体/絶縁体/n型半導体)ダイオードを例示することができる。ストッパ層52の材料には、第2の配線50(ワード線)の材料と同じ材料を用いる(例えば、タングステンなど)。エッチングマスク60の材料としては、例えばSiO2を例示することができる。バリア層132、及び電極層142、146は、必要に応じて設けるものである。これらの材料としては、例えば、チタンや窒化チタンを例示することができる。
次に、図4(b)に示すように、積層体(第1の配線20〜エッチングマスク60が積層されたもの)の第1の方向(X軸方向)にエッチング処理を行い、素子分離領域80を形成させる。すなわち、エッチングマスク60を介してエッチングを行うことで前記積層体に第1の素子分離領域80を形成させる。エッチング処理は、基板10と第1の配線20との界面深さまで行う。
次に、図4(c)に示すように、素子分離領域80が形成されたものの表面に、例えばプラズマCVD(Chemical Vapor Deposition)法を用いて第1の絶縁層70Aを形成する。原料ガスとしては、例えばSiH4/O2を例示することができる。これにより、遷移層144や整流素子130の側面を含む側壁に、不純物の少ない高品質な絶縁層を形成することができる。
第1の絶縁層70Aは、素子分離領域80の表面と、エッチングマスク60の主面とに形成される。そのため、素子分離領域80及びその近傍に、溝90が形成される。
第1の絶縁層70Aは、素子分離領域80の表面と、エッチングマスク60の主面とに形成される。そのため、素子分離領域80及びその近傍に、溝90が形成される。
そして、溝90の開口部90aが第1の絶縁層70Aによって閉塞される前にプラズマCVD法による第1の絶縁層70Aの形成を停止するようにする。この場合、開口部90aの幅(開口部幅L1)が、後の塗布工程において塗布剤が通過し得る幅(例えば、5nm程度以上)となるようにする。なお、塗布工程において塗布剤が通過することのできる幅を、「塗布剤通過幅」と称することにする。
なお、この段階でプラズマCVD法による第1の絶縁層70Aの形成を停止しなければ、第1の絶縁層70Aは開口部90a近傍に比較的多く堆積すると考えられる。そのため、開口部90aが第1の絶縁層70Aによって閉塞された後、素子分離領域80に空隙が形成されてしまうおそれがある。特に、素子分離領域80のアスペクト比が高い場合には、空隙が形成されるおそれが高くなる。そして、空隙が形成された場合には、素子分離領域80の絶縁性が低下するおそれがある。そのため、前述したように、溝90の開口部90aが第1の絶縁層70Aによって閉塞される前にプラズマCVD法による第1の絶縁層70Aの形成を停止するようにしている。
ここで、溝90の形状が適切なものとなるようにするため、プラズマCVD法による堆積の異方性を高めるようにすることが好ましい。そのようにすれば、第1の絶縁層70Aによる開口部90aの閉塞が発生し難くなる。堆積の異方性を高めるためには、例えば、バイアス電力やガス圧力などの工程条件を変えてプラズマ雰囲気中のイオンの比率を高めるようにすればよい。
なお、適切な開口部幅L1を確保するために、必要に応じて、例えばCMP(Chemical Mechanical Polishing )法などを用いて積層体の上面(積層体の主面)の平坦化を行ったり、素子分離領域80にエッチング処理を行ってもよい(図示せず)。
次に、図4(d)に示すように、第1の絶縁層70Aの表面に、例えばスピンコート法を用いて第2の絶縁層70Bを形成する。この際に用いられる塗布剤としては、例えばポリシラザンなどを例示することができる。溝90に塗布剤が充填されることで第2の絶縁層70Bが形成されると、素子分離領域80は第1の絶縁層70Aと第2の絶縁層70Bとによって埋込が行われることになる。すなわち、素子分離領域80に素子間絶縁層70が形成されることになる。この様にして、第1の方向(X軸方向)の素子間絶縁層70を形成することができる。
次に、図5に示すように、積層体の上面を、例えばCMP法を用いて平坦化する。平坦化は、ストッパ層52が露出するまで行うようにする。すなわち、素子間絶縁層70となる材料が堆積した積層体の主面を平坦化してストッパ層52を露出させる。 これにより、判別部2の形成が完了する。
次に、変化素子部3の形成を行う。
まず、図6(a)に示すように、ストッパ層52の主面上に、第2の配線50(ワード線)、電極層42、記録層44、電極層46、整流素子30、バリア層32、第3の配線21(ビット線)となる各層と、第2の方向(Y軸方向)に延在する開口を有するエッチングマスク61とを、下からこの順番で形成する。すなわち、ストッパ層52が露出した積層体の主面に、これらのものを第1の方向(X軸方向)及び第2の方向(Y軸方向)に対して略垂直な方向(Z軸方向)に積層して積層体を形成する。形成方法としては、例えばスパッタリング法、熱CVD(Chemical Vapor Deposition)法、プラズマCVD法などを例示することができる。
まず、図6(a)に示すように、ストッパ層52の主面上に、第2の配線50(ワード線)、電極層42、記録層44、電極層46、整流素子30、バリア層32、第3の配線21(ビット線)となる各層と、第2の方向(Y軸方向)に延在する開口を有するエッチングマスク61とを、下からこの順番で形成する。すなわち、ストッパ層52が露出した積層体の主面に、これらのものを第1の方向(X軸方向)及び第2の方向(Y軸方向)に対して略垂直な方向(Z軸方向)に積層して積層体を形成する。形成方法としては、例えばスパッタリング法、熱CVD(Chemical Vapor Deposition)法、プラズマCVD法などを例示することができる。
第2の配線50、第3の配線21の材料としては、例えばタングステンを例示することができる。記録層44としては、前述した各種の材料を用いることができる。整流素子30としては、例えばpin(p型半導体/絶縁体/n型半導体)ダイオードを例示することができる。エッチングマスク61の材料としては、例えばSiO2を例示することができる。バリア層32、及び電極層42、46は、必要に応じて設けるものである。これらの材料としては、例えば、チタンや窒化チタンを例示することができる。
次に、第2の方向(Y軸方向)の加工を行う。
図6(b)は、図6(a)に示した積層体のB−B線断面図である。すなわち、図6(b)は、第2の方向(Y軸方向)の加工を例示するために、図6(a)に示した積層体を第2の方向(Y軸方向)から見たときの断面を表した図である。
図6(b)は、図6(a)に示した積層体のB−B線断面図である。すなわち、図6(b)は、第2の方向(Y軸方向)の加工を例示するために、図6(a)に示した積層体を第2の方向(Y軸方向)から見たときの断面を表した図である。
まず、図6(b)に示すように、積層体の第2の方向(Y軸方向)にエッチング処理を行い、素子分離領域80aを形成させる。すなわち、エッチングマスク61を介してエッチングを行うことで積層体に第2の素子分離領域80aを形成させる。エッチング処理は、第1の配線20とバリア層132との界面深さまで行う。
次に、図7(a)に示すように、素子分離領域80aが形成されたものの表面に、例えばプラズマCVD法を用いて第1の絶縁層70Aを形成する。原料ガスとしては、例えばSiH4/O2を例示することができる。これにより、遷移層144、整流素子130、記録層44、整流素子30の側面を含む側壁に、不純物の少ない高品質な絶縁層を形成することができる。
第1の絶縁層70Aは、素子分離領域80aの表面と、エッチングマスク61の主面とに形成される。そのため、素子分離領域80a及びその近傍に、溝91が形成される。
第1の絶縁層70Aは、素子分離領域80aの表面と、エッチングマスク61の主面とに形成される。そのため、素子分離領域80a及びその近傍に、溝91が形成される。
そして、図4(c)において例示をした場合と同様に、溝91の開口部91aが第1の絶縁層70Aによって閉塞される前にプラズマCVD法による第1の絶縁層70Aの形成を停止するようにする。この場合、前述した場合のように、開口部91aの幅(開口部幅L1)が塗布剤通過幅(例えば、5nm程度以上)となるようにする。
第2の方向(Y軸方向)の加工においても、溝91の形状が適切なものとなるように、プラズマCVD法による堆積の異方性を高めるようにすることが好ましい。
なお、適切な開口部幅L1を確保するために、必要に応じて、例えばCMP(Chemical Mechanical Polishing )法などを用いて積層体の上面(積層体の主面)の平坦化を行ったり、素子分離領域80aにエッチング処理を行ってもよい(図示せず)。
なお、適切な開口部幅L1を確保するために、必要に応じて、例えばCMP(Chemical Mechanical Polishing )法などを用いて積層体の上面(積層体の主面)の平坦化を行ったり、素子分離領域80aにエッチング処理を行ってもよい(図示せず)。
次に、図7(b)に示すように、第1の絶縁層70Aの表面に、例えばスピンコート法を用いて第2の絶縁層70Bを形成する。この際に用いられる塗布剤としては、例えばポリシラザンなどを例示することができる。溝91に塗布剤が充填されることで第2の絶縁層70Bが形成されると、素子分離領域80aは第1の絶縁層70Aと第2の絶縁層70Bとによって埋込が行われることになる。すなわち、素子分離領域80aに素子間絶縁層70が形成されることになる。この様にして、第2の方向(Y軸方向)の素子間絶縁層70を形成することができる。
次に、図8(a)に示すように、積層体の上面を、例えばCMP法を用いて平坦化する。平坦化は、第3の配線21が露出するまで行うようにする。すなわち、素子間絶縁層70となる材料が堆積した積層体の主面を平坦化して第3の配線21を露出させる。これにより、第2の方向(Y軸方向)の加工が完了する。
次に、図8(a)に示すように、積層体の上面を、例えばCMP法を用いて平坦化する。平坦化は、第3の配線21が露出するまで行うようにする。すなわち、素子間絶縁層70となる材料が堆積した積層体の主面を平坦化して第3の配線21を露出させる。これにより、第2の方向(Y軸方向)の加工が完了する。
次に、第1の方向(X軸方向)の加工を行う。
図8(b)は、図8(a)に示した積層体のC−C線断面図である。すなわち、図8(b)は、第1の方向(X軸方向)の加工を例示するために、図8(a)に示した積層体を第1の方向(X軸方向)から見たときの断面を表した図である。
図8(b)は、図8(a)に示した積層体のC−C線断面図である。すなわち、図8(b)は、第1の方向(X軸方向)の加工を例示するために、図8(a)に示した積層体を第1の方向(X軸方向)から見たときの断面を表した図である。
まず、図8(b)に示すように、第3の配線21が露出した積層体の主面に、第1の方向(X軸方向)に延在する開口を有するエッチングマスク62を形成する。
次に、図9(a)に示すように、積層体の第1の方向(X軸方向)にエッチング処理を行い、素子分離領域80bを形成させる。すなわち、エッチングマスク62を介してエッチングを行うことで素子分離領域80bを形成させる。エッチング処理は、電極層42と第2の配線50との界面深さまで行う。
次に、図9(a)に示すように、積層体の第1の方向(X軸方向)にエッチング処理を行い、素子分離領域80bを形成させる。すなわち、エッチングマスク62を介してエッチングを行うことで素子分離領域80bを形成させる。エッチング処理は、電極層42と第2の配線50との界面深さまで行う。
次に、図9(b)に示すように、素子分離領域80bが形成されたものの表面に、例えばプラズマCVD法を用いて第1の絶縁層70Aを形成する。原料ガスとしては、例えばSiH4/O2を例示することができる。これにより、記録層44、整流素子30の側面を含む側壁に、不純物の少ない高品質な絶縁層を形成することができる。
第1の絶縁層70Aは、素子分離領域80bの表面と、エッチングマスク62の主面とに形成される。そのため、素子分離領域80b及びその近傍に、溝92が形成される。
第1の絶縁層70Aは、素子分離領域80bの表面と、エッチングマスク62の主面とに形成される。そのため、素子分離領域80b及びその近傍に、溝92が形成される。
そして、図4(c)において例示をした場合と同様に、溝92の開口部92aが第1の絶縁層70Aによって閉塞される前にプラズマCVD法による第1の絶縁層70Aの形成を停止するようにする。この場合、前述した場合のように、開口部92aの幅(開口部幅L1)が塗布剤通過幅(例えば、5nm程度以上)となるようにする。
第1の方向(X軸方向)の加工においても、溝92の形状が適切なものとなるように、プラズマCVD法による堆積の異方性を高めるようにすることが好ましい。
なお、適切な開口部幅L1を確保するために、必要に応じて、例えばCMP(Chemical Mechanical Polishing )法などを用いて積層体上面(積層体の主面)の平坦化を行ったり、素子分離領域80bにエッチング処理を行ってもよい(図示せず)。
なお、適切な開口部幅L1を確保するために、必要に応じて、例えばCMP(Chemical Mechanical Polishing )法などを用いて積層体上面(積層体の主面)の平坦化を行ったり、素子分離領域80bにエッチング処理を行ってもよい(図示せず)。
次に、図10(a)に示すように、第1の絶縁層70Aの表面に、例えばスピンコート法を用いて第2の絶縁層70Bを形成する。この際に用いられる塗布剤としては、例えばポリシラザンなどを例示することができる。溝92に塗布剤が充填されることで第2の絶縁層70Bが形成されると、素子分離領域80bは第1の絶縁層70Aと第2の絶縁層70Bとによって埋込が行われることになる。すなわち、素子分離領域80bに素子間絶縁層70が形成される。この様にして、第1の方向(X軸方向)の素子間絶縁層70を形成することができる。
次に、図10(b)に示すように、積層体の上面を、例えばCMP法を用いて平坦化する。平坦化は、第3の配線21が露出するまで行うようにする。すなわち、素子間絶縁層70となる材料が堆積した積層体の主面を平坦化して第3の配線21を露出させる。
これにより、変化素子部3の形成が完了する。
次に、図10(b)に示すように、積層体の上面を、例えばCMP法を用いて平坦化する。平坦化は、第3の配線21が露出するまで行うようにする。すなわち、素子間絶縁層70となる材料が堆積した積層体の主面を平坦化して第3の配線21を露出させる。
これにより、変化素子部3の形成が完了する。
なお、必要に応じて、塗布法によって形成された第2の絶縁層70Bの質を改善するために、例えば400℃以下の低温アニールなどの熱処理を行うようにすることもできる。 また、第2の絶縁層70Bの形成に関してスピンコート法を例示したが、プラズマCVD法や熱CVD法などを用いることもできる。
以上は、判別部2と変化素子部3とを各一層ずつ形成する場合であるが、これらを多層に形成させる場合には、同様の手順を繰り返すようにすればよい。この場合、図3に例示をしたもののように層間絶縁層72を設けて、Z軸方向(上下方向)に判別部と変化素子部とを積層させるようにすることができる。また、配線を共有するようにして積層させてもよい。また、前述したように、加熱による悪影響を受けるおそれの高い記録層44が設けられている変化素子部がなるべく上方に設けられるようにすることが好ましい。
なお、プラズマCVD法によって形成される第1の絶縁層70Aと、スピンコート法によって形成される第2の絶縁層70Bとの界面には、低温アニールなどの熱処理により、第2の絶縁層70Bのポリシラザンに含まれる窒素(N)が析出する可能性がある。しかしながら、この窒素は絶縁性に影響を与えることがないので、充分な絶縁性を確保することができる。
次に、各メモリセルの検査結果を判別部2に記録(書き込み)することについて例示をする。
製品検査(記録層44が設けられたメモリセルの検査)の結果、特定のメモリセルが不合格(不良)と判断された場合には、その下方にある判別部2に設けられた遷移部140(遷移層144)の状態を不可逆的に遷移させるようにしている。なお、特定のメモリセルが合格(良品)と判断された場合に、その下方にある判別部2の遷移部140(遷移層144)の状態を不可逆的に遷移させるようにしてもよい。
すなわち、記録層44が設けられたメモリセルの検査を行う工程と、第2の配線50に対して検査により不合格と判断された記録層44の反対側に設けられた遷移層144の状態を変化させる工程と、を備えるようにしている。なお、記録層44が設けられたメモリセルの検査を行う工程と、第2の配線50に対して検査により合格と判断された記録層44の反対側に設けられた遷移層144の状態を変化させる工程と、を備えるようにしてもよい。
製品検査(記録層44が設けられたメモリセルの検査)の結果、特定のメモリセルが不合格(不良)と判断された場合には、その下方にある判別部2に設けられた遷移部140(遷移層144)の状態を不可逆的に遷移させるようにしている。なお、特定のメモリセルが合格(良品)と判断された場合に、その下方にある判別部2の遷移部140(遷移層144)の状態を不可逆的に遷移させるようにしてもよい。
すなわち、記録層44が設けられたメモリセルの検査を行う工程と、第2の配線50に対して検査により不合格と判断された記録層44の反対側に設けられた遷移層144の状態を変化させる工程と、を備えるようにしている。なお、記録層44が設けられたメモリセルの検査を行う工程と、第2の配線50に対して検査により合格と判断された記録層44の反対側に設けられた遷移層144の状態を変化させる工程と、を備えるようにしてもよい。
この場合、図示しないコンタクトプラグ及び配線を通じて電流を流すことで遷移部140(遷移層144)の状態を不可逆的に遷移させるようにすることができる。この様に各メモリセルの検査結果を判別部2に記録(書き込み)するようにすれば、遷移部140(遷移層144)の状態を読み出すことで、その上方に設けられたメモリセルの良/不良の状態を判別することができる。
なお、製品検査(記録層44が設けられたメモリセルの検査)は、ダイシング、マウンティング、ボンディング、封入などの組立工程(いわゆる後工程)の後に行うようにすることができる。
本実施の形態によれば、記録層44を有する変化素子部3と、遷移層144を有する判別部2とを効率よく、安定して形成させることができる。また、各メモリセルの検査結果を判別部2に記録(書き込み)させることができる。そのため、不揮発性記憶装置1の生産効率、歩留まりを向上させることができ、また、不揮発性記憶装置1の特性や品質を向上させることができる。
以上、本実施の形態について例示をした。しかし、本発明はこれらの記述に限定されるものではない。
前述の実施の形態に関して、当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。
例えば、不揮発性記憶装置1、不揮発性記憶装置100などが備える各要素の形状、寸法、材質、配置などは、例示をしたものに限定されるわけではなく適宜変更することができる。
また、前述した各実施の形態が備える各要素は、可能な限りにおいて組み合わせることができ、これらを組み合わせたものも本発明の特徴を含む限り本発明の範囲に包含される。
前述の実施の形態に関して、当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。
例えば、不揮発性記憶装置1、不揮発性記憶装置100などが備える各要素の形状、寸法、材質、配置などは、例示をしたものに限定されるわけではなく適宜変更することができる。
また、前述した各実施の形態が備える各要素は、可能な限りにおいて組み合わせることができ、これらを組み合わせたものも本発明の特徴を含む限り本発明の範囲に包含される。
1 不揮発性記憶装置、2 判別部、3 変化素子部、2a 判別部、3a 変化素子部、10 基板、20 第1の配線、21 第3の配線、30 整流素子、40 記録部、42 電極層、44 記録層、46 電極層、50 第2の配線、52 ストッパ層、130 整流素子、140 遷移部、142 電極層、144 遷移層、146 電極層、70 素子間絶縁層、72 層間絶縁層
Claims (11)
- 第1の方向に延在する第1の配線と、前記第1の方向と非平行な第2の方向に延在する第2の配線と、前記第1の配線と前記第2の配線との間に挟持され前記第1の配線と前記第2の配線とを介して供給される電流により第1の状態と第2の状態との間を不可逆的に遷移可能な遷移層と、を有する判別部と、
前記第2の配線に対して前記第1の配線と反対側に設けられ前記第2の方向と非平行な第3の方向に延在する第3の配線と、前記第2の配線と前記第3の配線との間に挟持され前記第2の配線と前記第3の配線とを介して供給される電流により第3の状態と第4の状態との間を可逆的に遷移可能な記録層と、を有する変化素子部と、
を備えたことを特徴とする不揮発性記憶装置。 - 前記遷移層は、前記第1の状態と、前記第1の状態とは異なる抵抗値を有する前記第2の状態との間を不可逆的に遷移可能であること、を特徴とする請求項1記載の不揮発性記憶装置。
- 前記記録層は、抵抗値、結晶状態、非晶質状態の少なくともいずれかを可逆的に遷移可能であること、を特徴とする請求項1または2に記載の不揮発性記憶装置。
- 前記第1の配線と、前記遷移層と、の間に設けられた第1の整流素子をさらに備えたことを特徴とする請求項1〜3のいずれか1つに記載の不揮発性記憶装置。
- 前記第3の配線と、前記記録層と、の間に設けられた第2の整流素子をさらに備えたことを特徴とする請求項1〜4のいずれか1つに記載の不揮発性記憶装置。
- 前記遷移層の状態に基づいて、前記記録層への電圧印加の可否が判断されること、を特徴とする請求項1〜5のいずれか1つに記載の不揮発性記憶装置。
- 請求項1〜6のいずれか1つに記載の不揮発性記憶装置を前記不揮発性記憶装置の主面に対して垂直な方向に複数積層したこと、を特徴とする不揮発性記憶装置。
- 前記主面に対して垂直な方向に隣接する前記不揮発性記憶装置の間で、前記第1の配線または前記第3の配線が共有されていること、を特徴とする請求項7記載の不揮発性記憶装置。
- 第1の方向に延在する第1の配線と、前記第1の方向と非平行な第2の方向に延在する第2の配線と、前記第1の配線と前記第2の配線との間に挟持され前記第1の配線と前記第2の配線とを介して供給される電流により、第1の状態と第2の状態との間を不可逆的に遷移可能な遷移層と、を有する判別部と、
前記第2の配線に対して前記第1の配線と反対側に設けられ前記第2の方向と非平行な第3の方向に延在する第3の配線と、 前記第2の配線と前記第3の配線との間に挟持され前記第2の配線と前記第3の配線とを介して供給される電流により第3の状態と第4の状態との間を可逆的に遷移可能な記録層と、を有する変化素子部と、を有する不揮発性記憶装置の製造方法であって、
基板上に、少なくとも、前記第1の配線となる層と、前記遷移層となる層と、平坦化の際にストッパ層となる層と、前記第1の方向に延在する開口を有する第1のエッチングマスクと、を、前記第1の方向及び前記第2の方向に対して略垂直な方向に積層して積層体を形成する工程と、
前記第1のエッチングマスクを介してエッチングを行うことで前記積層体に第1の素子分離領域を形成する工程と、
前記第1の素子分離領域に第1の素子間絶縁層を形成する工程と、
前記第1の素子間絶縁層となる材料が堆積した積層体の主面を平坦化して前記ストッパ層を露出させる工程と、
前記ストッパ層が露出した積層体の主面に、少なくとも、前記第2の配線となる層と、前記記録層となる層と、前記第3の配線となる層と、前記第2の方向に延在する開口を有する第2のエッチングマスクと、を、前記第1の方向及び前記第2の方向に対して略垂直な方向に積層して積層体を形成する工程と、
前記第2のエッチングマスクを介してエッチングを行うことで前記積層体に第2の素子分離領域を形成する工程と、
前記第2の素子分離領域に第2の素子間絶縁層を形成する工程と、
前記第2の素子間絶縁層となる材料が堆積した積層体の主面を平坦化して前記第3の配線を露出させる工程と、
前記第3の配線が露出した積層体の主面に、前記第1の方向に延在する開口を有する第3のエッチングマスクと、を、形成する工程と、
前記第3のエッチングマスクを介してエッチングを行うことで第3の素子分離領域を形成する工程と、
前記第3の素子分離領域に第3の素子間絶縁層を形成する工程と、
前記第3の素子間絶縁層となる材料が堆積した積層体の主面を平坦化して前記第3の配線を露出させる工程と、
を備えたことを特徴とする不揮発性記憶装置の製造方法。 - 前記記録層が設けられたメモリセルの検査を行う工程と、
前記第2の配線に対して前記検査により不合格と判断された前記記録層の反対側に設けられた遷移層の状態を変化させる工程と、
をさらに備えたことを特徴とする請求項9記載の不揮発性記憶装置の製造方法。 - 前記記録層が設けられたメモリセルの検査を行う工程と、
前記第2の配線に対して前記検査により合格と判断された前記記録層の反対側に設けられた遷移層の状態を変化させる工程と、
をさらに備えたことを特徴とする請求項9記載の不揮発性記憶装置の製造方法。
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JP2009064193A JP2010219282A (ja) | 2009-03-17 | 2009-03-17 | 不揮発性記憶装置および不揮発性記憶装置の製造方法 |
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US9053783B2 (en) | 2011-03-24 | 2015-06-09 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
JP2017085103A (ja) * | 2015-10-27 | 2017-05-18 | 三星電子株式会社Samsung Electronics Co.,Ltd. | メモリ素子及び半導体素子 |
KR20200030590A (ko) * | 2017-09-01 | 2020-03-20 | 고쿠리츠 다이가꾸 호우진 시즈오까 다이가꾸 | 반도체 장치 및 그 제조 방법 |
-
2009
- 2009-03-17 JP JP2009064193A patent/JP2010219282A/ja active Pending
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