TWI545698B - 半導體儲存記憶體陣列元件與其製程方法 - Google Patents

Description

半導體儲存記憶體陣列元件與其製程方法

本發明是有關於一種半導體儲存記憶體元件與其製造方法，且特別是有關於一種具有可提供高電流密度之真空閥開關之非揮發性半導體儲存記憶體元件與其製造方法。

隨著元件尺寸的微縮化以及消費市場的需求，強勁地推動記憶體技術往高密度記憶體結構的技術方向演進。而目前較受矚目的記憶體技術則屬非揮發性記憶體，包括相變化式記憶體(Phase Change Random Access Memory，簡寫為PCRAM)、磁阻式記憶體(Magnetoresistive Random Access Memory，簡寫為MRAM)、電阻式記憶體(Resistive Random Access Memory，簡寫為RRAM)。

以電阻式記憶體陣列而言，當元件尺寸越來越小，交錯式記憶體陣列的密度越來越高的情況下，則漏電流或潛行電流的影響將會非常顯著。如此將使得高阻值與低阻值的差異變小，並使得讀取的動作因漏電流的影響而造成誤判。而為了解決漏電流所造成的影響，則需於每個電阻式記憶體(RRAM)單元上串接一個二極體(diode)元件，形成1D1R結構。

然而在1D1R結構之電阻式記憶體陣列中，二極體所能提供的電流密度只能達到10⁵A/cm²(安培/平方公分)。然而隨著半導體製程的微縮化以及記憶體陣列密度越來越高的情況下，驅動電阻式記憶體陣列元件 所需要的電流密度越來越大，將使得1D1R結構之電阻式記憶體陣列元件面臨其物理瓶頸而無法作動。因此以選擇器(selector)取代二極體，並使選擇器與電阻式記憶體(RRAM)單元串接而形成1S1R結構，則成為未來的發展趨勢。然而在眾多種類的選擇器中，例如離子電子混合導體(Mixed Ionic-Electronic Conductors，簡寫為MIEC)或壓敏電阻式雙向開關(Varistor-Type Bidirectional Switch，簡寫為VBS)，其所能提供的電流密度最大也只能達到10⁷A/cm²。此外，大部分選擇器的材料並無法與現今半導體材料相容，因此容易造成元件或製程汙染問題。

有鑑於此，有必要提出一種新的記憶體陣列元件與其製程技術，以期能提供更大的電流密度以驅動記憶體單元，並解決上述元件或製程汙染問題。

本發明提出一種半導體儲存記憶體陣列元件的製造方法，用以形成可與現今半導體製程相容之真空閥開關，以避免記憶體陣列元件的汙染問題，並提高元件良率。

本發明提出一種半導體儲存記憶體陣列元件，係利用真空閥開關作為選擇器並與記憶體單元串接，以提供超過10⁸A/cm²之電流密度予記憶體單元。

為達上述優點或其他優點，本發明之一實施例提出一種半導體儲存記憶體陣列元件的製造方法，包括：提供基板；形成第一電極層於基板上方；形成氧化物層於第一電極層上方；形成第二電極層於氧化物層上方；形成記憶材料層於第二電極層上方；形成犧牲層於氧化物層與第二電極層之間，或是形成犧牲層於氧化物層與第一電極層之間；形成第一絕緣層於第一電極層、氧化物層、第二電極層、記憶材料層與犧牲層周圍；形成複數條第一信號線於記憶材料層與第一 絕緣層上方；對第一絕緣層、記憶材料層、第二電極層、犧牲層、氧化物層、第一電極層進行第一蝕刻製程，以留下位於複數條第一信號線下方之複數條第一結構，每一第一結構包括第一絕緣層、記憶材料層、第二電極層、犧牲層、氧化物層與第一電極層；以及對犧牲層進行第二蝕刻製程，以移除犧牲層並形成間隙於氧化物層、第二電極層與第一絕於層之間，或是形成間隙於氧化物層、第一電極層與第一絕緣層之間。

本發明另提出一種半導體儲存記憶體陣列元件，完成於基板上方，上述半導體儲存記憶體陣列元件包括：第一電極層、氧化物層、第二電極層、記憶材料層與第一絕緣層。上述氧化物層位於第一電極層上方；第二電極層位於氧化物層上方；記憶材料層位於第二電極層上方。上述第一絕緣層位於第一電極層、氧化物層、第二電極層與記憶材料層兩側。此外，上述氧化物層、第二電極層與第一絕緣層之間包含有間隙，或是氧化物層、第一電極層與第一絕緣層之間包含有間隙。

綜上所述，本發明利用形成間隙於電阻式記憶體膜層結構中之氧化物層與第二電極層之間，或是形成間隙於氧化物層與第一電極層之間，以形成真空閥開關之結構。此外，本發明之真空閥開關與記憶體單元串接時，能提供大於10⁸A/cm²之電流密度予記憶體單元，因此能有效驅動記憶體單元且可避免漏電流或潛行電流所造成的影響。並且，本發明之真空閥開關的製程能相容於現今的半導體製程，因此可以避免造成元件或製程汙染的問題。

為讓本發明之上述和其他目的、特徵和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下。

110、310‧‧‧基板

112、312‧‧‧第零絕緣層

114‧‧‧第零信號線

121、321‧‧‧緩衝層

122、322‧‧‧第一電極層

124、324‧‧‧氧化物層

126、326‧‧‧犧牲層

128、328‧‧‧第二電極層

132、332‧‧‧第三電極層

134、334‧‧‧記憶材料層

136、336‧‧‧第四電極層

140、340‧‧‧第零結構

150、350‧‧‧第一絕緣層

160‧‧‧第一信號線

170‧‧‧第一結構

180‧‧‧第二絕緣層

314‧‧‧第零信號層

G1‧‧‧間隙

D1‧‧‧第一方向

D2‧‧‧第二方向

1、2、3、4、5、6、7、8‧‧‧電性路徑

圖1A至圖1H為本發明之一實施例之半導體儲存記憶體陣列元件之製造方法流程示意圖。

圖2為本發明之一實施例之真空閥開關之電性曲線圖，橫軸為電壓，縱軸為電流密度。

圖3A~圖3D為本發明之另一實施例之半導體儲存記憶體陣列元件的部分製造方法流程示意圖。

圖1A至圖1H為本發明之一實施例之半導體儲存記憶體陣列元件之製造方法流程示意圖。請參閱圖1A。本發明之半導體儲存記憶體陣列元件之製造方法包括下列步驟：首先，提供基板110。基板110上方已形成有第零絕緣層112與複數條沿著第一方向D1延伸之第零信號線114。其中複數條第零信號線114位於第零絕緣層112中，且每一條第零信號線114之間係以第零絕緣層112相互隔開。上述第零信號線114係用以作為記憶體陣列元件中之字元線(word line)。

請參閱圖1B。接著於第零絕緣層112與複數條第零信號線114上方依序形成整層的緩衝層121、第一電極層122、氧化物層124、犧牲層126、第二電極層128、第三電極層132、記憶材料層134與第四電極層136。值得一提的是，上述犧牲層126可形成於氧化物層124與第二電極層128之間；或是犧牲層126亦可形成於氧化物層124與第一電極層122之間。然而於圖1B以及以下的圖示中皆以犧牲層126位於氧化物層124與第二電極層128之間為解說範例，且本發明不以此為限。

上述緩衝層121係用以避免第一電極層122自第零信號線114表面產生剝離現象。因此可視第一電極層122所使用的材質與第零信號線114之間的接合程度，選擇性的形成或不形成緩衝層121。於一較佳實施 例中，第一電極層122例如是鎢(W)，則緩衝層121例如是氮化鈦(TiN)、鈦(Ti)、鉭(Ta)或氮化鉭(TaN)等，本發明不以上述為限。此外，上述氧化物層124的材質係為過渡金屬氧化物或金屬氧化物，例如包含氧化鎢(WO_x)、氧化鉿(HfO_x)、氧化鈦(TiO_x)、氧化鎳(NiO_x)、氧化鋁(AlO_x)、氧化鋯(ZrO_x)、氧化鋅(ZnO_x)或氧化銅(CuO_x)等其中之一。上述記憶材料層134例如是相變化式記憶體(Phase Change Random Access Memory,簡寫為PCRAM)材料層、磁阻式記憶體(Magnetoresistive Random Access Memory,簡寫為MRAM)材料層或電阻式記憶體(Resistive Random Access Memory,簡寫為RRAM)材料層。上述相變化式記憶體材料層例如是鍺銻碲化合物(Ge₂Sb₂Te₅，簡寫為GST)。上述磁阻式記憶體材料層例如是鐵/氧化鎂/鐵(Fe/MgOx/Fe)。上述電阻式記憶體材料層例如包含氧化鎢(WO_x)、氧化鉿(HfO_x)、氧化鈦(TiO_x)、氧化鎳(NiO_x)、氧化鋁(AlO_x)、氧化鋯(ZrO_x)、氧化鋅(ZnO_x)或氧化銅(CuO_x)等其中之一。於本發明中係以記憶材料層為電阻式記憶體材料層為解說範例，然而本發明不以此為限。

值得一提的是，上述第二電極層128亦可同時做為緩衝層的角色。例如當第三電極層132的材質為鎢，則第二電極層128的材質可為氮化鈦(TiN)、鈦(Ti)、鉭(Ta)或氮化鉭(TaN)等。如此則可利用第二電極層128作為緩衝層，並避免第三電極層132產生剝離問題，並提高元件可靠度。然而本發明不以上述為限。

請參閱圖1B~1C。接著對整層的緩衝層121、第一電極層122、氧化物層124、犧牲層126、第二電極層128、第三電極層132、記憶材料層134與第四電極層136進行第零蝕刻製程，以形成複數條沿著第一方向D1延伸之第零結構140。上述第零結構140僅位於複數條第零信號線114上方，且與第零信號線114的延伸方向相同。上述每一第零結構140包括條狀之緩衝層121、第一電極層122、氧化物層124、犧牲層126、第二電極層128、第三電極層132、記憶材料層134與第四電極層136。

請參閱圖1D~1E。於形成複數條第零結構140之後，接著形成第一絕緣層150於第零絕緣層112上方與複數條第零結構140之間，如圖1D所示。接下來則形成沿著第二方向D2延伸之複數條第一信號線160於第一絕緣層150與複數條第零結構140上方，如圖1E所示。上述第二方向D2與第一方向D1夾一角度，例如是90度，但本發明不以此為限。上述第一絕緣層150的材質例如可與第零絕緣層112的材質相同。上述第一信號線160即作為記憶體陣列元件中之位元線(bit line)。

請參閱圖1F~1G。於形成複數條第一信號線160之後，則利用複數條第一信號線160作為遮罩，並對第一絕緣層150與第零結構140進行第一蝕刻製程，以留下並形成位於複數條第一信號線160下方之複數條第一結構170。上述每一第一結構170包括第一絕緣層150與第零結構140(包括緩衝層121、第一電極層122、氧化物層124、犧牲層126、第二電極層128、第三電極層132、記憶材料層134與第四電極層136)，如圖1F所示。於圖1F中，犧牲層126的兩側暴露出來。因此接著對犧牲層126進行第二蝕刻製程，以移除犧牲層126並形成間隙(gap)G1於氧化物層124、第二電極層128與第一絕緣層150之間，如圖1G所示。值得一提的是，犧牲層126的材質係為氧化物或氮化物。且為了在蝕刻犧牲層126時，能維持其他絕緣層的完整性，因此犧牲層126與其他絕緣層所使用的材質必須不同，且第二蝕刻製程需使用具有選擇性蝕刻特性之蝕刻液。例如當犧牲層126的材質為氮化矽(SiN)，則第一絕緣層150的材質可為氧化矽(SiO_x)，且第二蝕刻製程所使用的溶液包含熱磷酸。若是犧牲層126的材質為氧化矽(SiO_x)，則第一絕緣層150的材質可為氮化矽(SiN)，且第二蝕刻製程所使用的溶液包含氫氟酸(HF)或氧化物蝕刻緩衝液(buffer oxide etcher,簡稱為BOE)。此外，於一較佳實施例中，犧牲層的厚度例如是10埃(angstrom,Å)或小於10埃。因此所形成之間隙G1的高度亦為10埃或小於10埃。值得一提的是，若犧牲層126是位於氧化物層124與第一電極層122之間，則 所形成之間隙係位於氧化物層124、第一電極層122與第一絕緣層150之間。

因此，利用本發明之製造方法所製作出之半導體儲存記憶體陣列元件，如圖1G所示，包括：基板110、第零絕緣層112、複數條第零信號線114、緩衝層121、第一電極層122、氧化物層124、間隙G1、第二電極層128、第三電極層132、記憶材料層134、第四電極層136、複數條第一信號線160與第一絕緣層150。上述第零絕緣層112位於基板110上方，複數條第零信號線114位於第零絕緣層112中，且每一條第零信號線114之間係以第零絕緣層112相互隔開。上述複數條第零信號線114沿著第一方向D1延伸，複數條第一信號線160位於第四電極層136與第一絕緣層150上方且沿著第二方向D2延伸。上述緩衝層121、第一電極層122、氧化物層124、間隙G1、第二電極層128、第三電極層132、記憶材料層134與第四電極層136僅位於第零信號線114與第一信號線160重疊的區域。上述第一絕緣層150位於複數條第一信號線160下方且位於緩衝層121、第一電極層122、氧化物層124、間隙G1、第二電極層128、第三電極層132、記憶材料層134與第四電極層136兩側。此外，上述氧化物層124、第二電極層128與第一絕緣層150之間包含有間隙G1。或是於其他實施例中，氧化物層124、第一電極層122與第一絕緣層150之間包含有間隙G1。

值得一提的是，上述所形成之第一電極層122、氧化物層124、間隙G1與第二電極層128，即構成所謂的真空閥開關(Threshold Vacuum Switch，簡稱TVS)。而第三電極層132、(電阻式)記憶材料層134與第四電極層136即構成所謂的電阻式記憶體單元。因此於本發明之半導體儲存記憶體陣列元件中，與電阻式記憶體單元串聯之真空閥開關，即作為選擇器之用。此外，上述真空閥開關中之間隙G1，可以是真空狀態，亦可以是充滿空氣的狀態，端看後續製程而有不同的狀態。舉例來說，若於形成圖1G之結構與間隙G1之後，仍須於第一信號線160上方形成其他膜 層時，則因於膜層形成的製程過程中，基板通常是處於真空腔體中，因此間隙G1可維持真空狀態。此外，若欲於第一信號線160上方形成其他層膜層時，通常需先形成第二絕緣層180於第一信號線160之間與第一結構140之間，如圖1H所示。然而若欲維持間隙G1於沉積第二絕緣層180時不被填入第二絕緣層180，則較佳的方法係為利用高密度等離子體化學氣相沉積(HDPCVD)或電子腔蒸鍍(E-Gun)等非等向性沉積法來形成第二絕緣層180。因此間隙G1係位於氧化物層124、第二電極層128、第一絕緣層150與第二絕緣層180之間。上述第一絕緣層150與第二絕緣層180可為相同的材料。

本發明之真空閥開關的作用原理，類似於電阻式記憶體的記憶原理。電阻式記憶體單元的結構係為第四電極層/過渡金屬氧化物或金屬氧化物/第三電極層。而目前雙極式電阻式記憶體的記憶原理係為：當無外加偏壓的狀態下，過渡金屬氧化物係為高電阻狀態；然而當外加一偏壓時，過渡金屬氧化物會從高電阻狀態變成低電阻狀態。且若是移除外加偏壓，過渡金屬氧化物仍是維持低電阻狀態，此係為電阻式記憶體的非揮發特性。而當外加一反向偏壓時，則過渡金屬氧化物又回到高電阻狀態。而當高電阻狀態與低電阻狀態有顯著差異時，即可藉由顯著的阻值切換來執行寫入與抹除的動作。然而若欲於移除外加偏壓後，使得電阻阻值回到高阻值狀態，可於第四電極層與過渡金屬氧化物之間形成間隙。當外加偏壓時，電子係利用穿隧的方式穿過間隙而導通與真空閥開關串聯之電阻式記憶體單元，此時的真空閥開關係為開啟的狀態。然而當移除外加偏壓時，因沒有電流流過，因此真空閥開關係為關閉的狀態。如此的真空閥開關，與記憶體單元串聯時，則可作為選擇器之用，以避免漏電流或潛行電流的問題。上述係利用真空閥開關與電阻式記憶體單元串聯作為解說範例，然而本發明之真空閥開關亦可與相變化式記憶體或磁阻式記憶體進行連接，因此本發明不以上述為限。

值得一提的是，當外加偏壓於真空閥開關時，若欲使電子可以順利得穿隧並通過間隙，使得與真空閥開關串聯之電阻式記憶體單元能夠導通，則間隙的較佳高度係為10埃或小於10埃。此外，於一較佳實施例中，若間隙G1位於氧化物層124、第二電極層128與第一絕緣層150之間，則第二電極層128的材質例如為氮化鈦(TiN)。然而若間隙G1位於氧化物層124、第一電極層122與第一絕緣層150之間，則第一電極層122的材質例如為氮化鈦(TiN)。

此外，本發明之真空閥開關，其電性表現如圖2所示，橫軸為電壓，縱軸為電流密度。當對真空閥開關外加偏壓→移除偏壓→外加反向偏壓→移除反向偏壓時，則真空閥開關的電性路徑係為1→2→3→4→5→6→7→8。因此當外加偏壓小於真空閥開關的臨界電壓時，例如外加±1伏特的偏壓時，則電流密度很小，僅有10⁴安培/平方公分(A/cm²)。然而若是當外加偏壓超過其臨界電壓時，例如外加±2伏特之偏壓時，則此時真空閥開關所能提供的電流密度可以超過10⁸ A/cm²。上述特性即表示，真空閥開關可以有效防止電路中潛行電流的影響。此外，本發明之真空閥開關所能提供之超過10⁸安培/平方公分之電流密度，可以有效滿足電阻式記憶體單元中之電阻翻轉所需要的能量。

圖3A~圖3D為本發明之另一實施例之半導體儲存記憶體陣列元件的部分製造方法流程示意圖。首先，請參閱圖3A，本發明之半導體儲存記憶體陣列元件之製造方法包括下列步驟：首先，提供基板310，並於基板310上方依序形成整層的第零絕緣層312與整層的第零信號層314。再於第零信號層314上方依序形成整層的緩衝層321、第一電極層322、氧化物層324、犧牲層326、第二電極層328、第三電極層332、記憶材料層334與第四電極層336，如圖3B所示。此外，關於犧牲層326之可能的配置位置，與前述犧牲層126相同，於此不再贅述。且，關於緩衝層321、第一電極層322、氧化物層324、犧牲層326、第二電極層328、第三電極層332、 記憶材料層334的材質、功用與前述相同，於此不再贅述。

請參閱圖3C~3D。接下來，對整層的第零信號層314、緩衝層321、第一電極層322、氧化物層324、犧牲層326、第二電極層328、第三電極層332、記憶材料層334與第四電極層336進行第零蝕刻製程，以形成複數條沿著第一方向D1延伸之第零結構340，如圖3C所示。上述第零結構340位於整層的第零絕緣層312上方。此外，上述每一條第零結構340包括條狀的第零信號層314、緩衝層321、第一電極層322、氧化物層324、犧牲層326、第二電極層328、第三電極層332、記憶材料層334與第四電極層336。上述條狀之第零信號層314係用以作為記憶體陣列元件中之字元線(word line)。而於形成複數條第零結構340之後，接著形成第一絕緣層350於第零絕緣層312上方以及複數條第零結構340之間，如圖3D所示。而於圖3D後之製程流程，皆相同於圖1E~1H之製程流程與描述，於此不再贅述。

值得一提的是，對整層的第零信號層314以及其他整層的緩衝層321、第一電極層322、氧化物層324、犧牲層326、第二電極層328、第三電極層332、記憶材料層334與第四電極層336一起進行蝕刻製程並一起形成條狀之第零結構層340的好處，在於可以省下一道黃光製程，並且可以避免第零信號層314與位於其上方之緩衝層321產生錯位的問題。換句話說，相較於圖1A~1D之製程流程所產生的結構，圖3A~3D之製程流程所產生的結構具有更高的良率。

綜上所述，本發明利用形成間隙於電阻式記憶體膜層結構中之氧化物層與第二電極層之間，或是形成間隙於氧化物層與第一電極層之間，以形成真空閥開關之結構。此外，本發明之真空閥開關與記憶體單元串接時，能提供大於10⁸A/cm²之電流密度予記憶體單元，因此能有效驅動記憶體單元且可避免漏電流或潛行電流所造成的影響。並且，本發明之真空閥開關的製程能相容於現今的半導體製程， 因此可以避免造成元件或製程汙染的問題。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

110‧‧‧基板

112‧‧‧第零絕緣層

114‧‧‧第零信號線

121‧‧‧緩衝層

122‧‧‧第一電極層

124‧‧‧氧化物層

128‧‧‧第二電極層

132‧‧‧第三電極層

134‧‧‧記憶材料層

136‧‧‧第四電極層

150‧‧‧第一絕緣層

160‧‧‧第一信號線

G1‧‧‧間隙

Claims (14)

1. 一種半導體儲存記憶體陣列元件，完成於一基板上方，該半導體儲存記憶體陣列元件包括：一第一電極層；一氧化物層，位於該第一電極層上方；一第二電極層，位於該氧化物層上方；一記憶材料層，位於該第二電極層上方；以及一第一絕緣層，位於該第一電極層、該氧化物層、該第二電極層與該記憶材料層兩側；其中該氧化物層、該第一電極層與該第一絕緣層之間包含有一間隙，或是該氧化物層、該第二電極層與該第一絕緣層之間包含有該間隙。
2. 如申請專利範圍第1項所述之半導體儲存記憶體陣列元件，其中該間隙之一高度為10埃(angstrom,Å)。
3. 如申請專利範圍第1項所述之半導體儲存記憶體陣列元件，其中該氧化物層的材質係為過渡金屬氧化物或金屬氧化物。
4. 如申請專利範圍第1項所述之半導體儲存記憶體陣列元件，其中該記憶材料層的材質係為一相變化式記憶體材料層、一磁阻式記憶體材料層或一電阻式記憶體材料層。
5. 如申請專利範圍第1項所述之半導體儲存記憶體陣列元件，其中當該間隙位於該氧化物層、該第二電極層與該第一絕緣層之間。
6. 如申請專利範圍第1項所述之半導體儲存記憶體陣列元件，其中當該間隙位於該氧化物層、該第一電極層與該第一絕緣層之間。
7. 如申請專利範圍第1項所述之半導體儲存記憶體陣列元件，其中該半導體儲存記憶體陣列元件係用以提供大於10⁸安培/平方公分之一電流密度。
8. 一種半導體儲存記憶體陣列元件的製造方法，包括：提供一基板；形成一第一電極層於該基板上方；形成一氧化物層於該第一電極層上方；形成一第二電極層於該氧化物層上方；形成一記憶材料層於該第二電極層上方；形成一犧牲層於該氧化物層與該第一電極層之間，或是形成該犧牲層於該氧化物層與該第二電極層之間；形成一第一絕緣層於該第一電極層、該氧化物層、該第二電極層、該記憶材料層與該犧牲層周圍；形成複數條第一信號線於該記憶材料層與該第一絕緣層上方；對該第一絕緣層、該記憶材料層、該第二電極層、該犧牲層、該氧化物層、與該第一電極層進行一第一蝕刻製程，以留下位於該些第一信號線下方之複數條第一結構，每一該第一結構包括該第一絕緣層、該記憶材料層、該第二電極層、該犧牲層、該氧化物層與該第一電極層；以及對該犧牲層進行一第二蝕刻製程，以移除該犧牲層並形成一間隙於該氧化物層、該第一電極層與該第一絕緣層之間，或是形成該間隙於該氧化物層、該第二電極層與該第一絕緣層之間。
9. 如申請專利範圍第8項所述之半導體儲存記憶體陣列元件的製造方法，其中該犧牲層的厚度為10埃。
10. 如申請專利範圍第8項所述之半導體儲存記憶體陣列元件的製造方法，其中該第一絕緣層的材質為氧化矽，該犧牲層的材質為氮化矽，該第二蝕刻製程所使用的一溶液包含熱磷酸。
11. 如申請專利範圍第8項所述之半導體儲存記憶體陣列元件的製造方法，其中該第一絕緣層的材質為氮化矽，該犧牲層的材質為氧化矽，該第二蝕刻製程所使用的一溶液包含氫氟酸或氧化物蝕刻緩衝液。
12. 如申請專利範圍第8項所述之半導體儲存記憶體陣列元件的製造方法，其中該記憶材料層的材質係為一相變化式記憶體材料層、一磁阻式記憶體材料層或一電阻式記憶體材料層。
13. 如申請專利範圍第8項所述之半導體儲存記憶體陣列元件的製造方法，更包含利用一高密度等離子體化學氣相沉積(HDPCVD)或一電子腔蒸鍍(E-Gun)來形成一第二絕緣層於該些第一信號線之間與具有該間隙之該些第一結構之間。
14. 如申請專利範圍第8項所述之半導體儲存記憶體陣列元件的製造方法，其中該半導體儲存記憶體陣列元件係用以提供大於10⁸安培/平方公分之一電流密度。