JPWO2008047711A1 - 不揮発性記憶素子アレイおよびその製造方法 - Google Patents

不揮発性記憶素子アレイおよびその製造方法 Download PDF

Info

Publication number
JPWO2008047711A1
JPWO2008047711A1 JP2008539787A JP2008539787A JPWO2008047711A1 JP WO2008047711 A1 JPWO2008047711 A1 JP WO2008047711A1 JP 2008539787 A JP2008539787 A JP 2008539787A JP 2008539787 A JP2008539787 A JP 2008539787A JP WO2008047711 A1 JPWO2008047711 A1 JP WO2008047711A1
Authority
JP
Japan
Prior art keywords
resistance layer
film
memory element
nonvolatile memory
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2008539787A
Other languages
English (en)
Other versions
JP4373486B2 (ja
Inventor
三河　巧
巧 三河
高木　剛
剛 高木
川島　良男
良男 川島
有田　浩二
浩二 有田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Panasonic Holdings Corp
Original Assignee
Panasonic Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp, Matsushita Electric Industrial Co Ltd filed Critical Panasonic Corp
Application granted granted Critical
Publication of JP4373486B2 publication Critical patent/JP4373486B2/ja
Publication of JPWO2008047711A1 publication Critical patent/JPWO2008047711A1/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/021—Formation of switching materials, e.g. deposition of layers
    • H10N70/026—Formation of switching materials, e.g. deposition of layers by physical vapor deposition, e.g. sputtering
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/066—Shaping switching materials by filling of openings, e.g. damascene method
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H10N70/8265—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices on sidewalls of dielectric structures, e.g. mesa-shaped or cup-shaped devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8836—Complex metal oxides, e.g. perovskites, spinels

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

半導体チップの基板（２６）上に下部電極（２２）が形成され、下部電極（２２）の上部は第１の層間絶縁膜（２７）に覆われている。この下部電極（２２）上に第１の層間絶縁膜（２７）を貫通して形成された第１のコンタクトホール（２８）が構成され、可変抵抗膜（２４）を構成する低抵抗層（２９）が第１のコンタクトホール（２８）に埋め込まれている。さらに、第１の層間絶縁膜（２７）および低抵抗層（２９）の上には高抵抗層（３０）が形成されて、この高抵抗層（３０）と低抵抗層（２９）とを１層ずつ含む多層の抵抗層として、可変抵抗膜（２４）は構成されている。さらに、記憶部（２５）を構成する低抵抗層（２９）は、少なくとも隣接する記憶部（２５）から分離されている。

Description


本発明は、微細化および高速化に適した不揮発性記憶素子アレイおよびその製造方法に関する。

近年、デジタル技術の進展に伴って携帯情報機器や情報家電等の電子機器が、より一層高機能化している。これらの電子機器の高機能化に伴い、使用される半導体素子の微細化および高速化が急速に進んでいる。その中でも記憶部の材料として低消費電力で高速読み書きが可能な強誘電体膜などを用いた不揮発性記憶素子の用途が急速に拡大している。
さらに、可変抵抗膜を記憶部の材料として用いる不揮発性記憶素子は可変抵抗素子のみで記憶素子を構成できるので、さらなる微細化、高速化および低消費電力化が期待されている。
ところで、可変抵抗膜を記憶部の材料として用いる場合には、例えば、電気的パルスの入力などにより、抵抗値が高抵抗から低抵抗へ、または低抵抗から高抵抗へと２値の間を明確に区別して、かつ安定に変化をすることが必要である。このようなリテンション特性の安定のためと記憶素子の微細化を目的として可変抵抗膜の構成が開示されている。
図２１に従来の記憶素子の例として、２つの記録層を２つの電極で挟み、可逆的に記録層の抵抗値が変化する抵抗変化素子によりメモリセルが構成された例を示す（例えば、特許文献１参照）。
図２１に示すように、この記憶素子は、メモリセルを構成する抵抗変化素子１０が多数アレイ状に配置されて構成されている。また、抵抗変化素子１０は、下部電極１と上部電極４との間に、高抵抗膜２とこれより低抵抗なイオン源層３とが挟まれてなる。これら高抵抗膜２およびイオン源層３により記憶層が構成され、各メモリセルの抵抗変化素子１０に情報を記録することができる。
なお、それぞれの抵抗変化素子１０は、半導体基板１１に形成されたＭＯＳトランジスタ１８の上方に形成されている。このＭＯＳトランジスタ１８は、半導体基板１１内の素子分離層１２により分離された領域に形成されたソース／ドレイン領域１３と、ゲート電極１４とからなる。また、ゲート電極１４は、記憶素子の一方のアドレス配線であるワード線を兼ねている。
そして、ＭＯＳトランジスタ１８のソース／ドレイン領域１３の一方と、抵抗変化素子１０の下部電極１とが、プラグ層１５、金属配線層１６およびプラグ層１７を介して電気的に接続されている。
ＭＯＳトランジスタ１８のソース／ドレイン領域１３の他方は、プラグ層１５を介して金属配線層１６に接続されている。この金属配線層１６は、記憶素子の他方のアドレス配線であるビット線に接続される。
このように構成された抵抗変化素子１０の下部電極１と上部電極４との間に極性の異なる電位を印加することにより、記憶層を構成するイオン源層３のイオン源を高抵抗層２に移動させる、または高抵抗層２から上部電極４に移動させる。このことにより、抵抗変化素子１０の抵抗値が高抵抗状態から低抵抗状態へ、または、低抵抗状態から高抵抗状態へと遷移して情報を記録することができる。
また、上部電極と下部電極で挟まれた可変抵抗膜材料が、多結晶構造を有する第１の電気パルス変動抵抗層とナノ結晶またはアモルファス構造のいずれかを有する第２の電気パルス変動抵抗層とで構成された記憶素子も示されている。このメモリ抵抗材料を構成する抵抗層は、印加する電気パルスの電圧やパルス幅に対応して抵抗値を変化することにより調整されたのちに抵抗変化素子として動作する（例えば、特許文献２参照）。
特開２００６−４０９４６号公報 特開２００４−３４９６８９号公報
しかしながら、上記従来の構成では、素子の微細化が困難であり、量産に十分適していないという課題があった。また、素子のリテンション特性のさらなる向上が求められていた。

本発明は、上記で説明した課題を解決し、より一層の微細化を可能とする素子構造を提案するものであり、しかも今後の一層微細化された半導体プロセスとの親和性に富み、かつ、記憶部としてのリテンション特性が向上され、安定に量産することができる不揮発性記憶素子とその製造方法を提供することを目的としている。

本発明者らは、上記目的を達成するために鋭意検討を行なった。その結果、以下のような知見が得られた。
先行特許文献で示された低抵抗層を構成する材料とは異なる材料で、抵抗変化特性に優れた低抵抗層を構成することができる材料、例えば、鉄の酸化物などからなる材料がある。このような抵抗変化特性に優れた低抵抗層だけで可変抵抗膜を構成すると、可変抵抗膜に電圧が印加された場合に、可変抵抗膜が低抵抗であるために大きい駆動電流が流れて可変抵抗膜、可変抵抗膜を挟む電極とのコンタクトおよび配線などにダメージを与えるという課題があった。また、可変抵抗膜のフォーミング電圧印加時に可変抵抗膜の抵抗値が低いと、寄生配線抵抗との抵抗の大きさの関係から可変抵抗膜にフォーミングに十分な電圧が印加されないという課題もあった。これらの課題は、可変抵抗膜の信頼性の確保という点でも重要である。
本発明は、抵抗変化特性に優れた低抵抗層に高抵抗層を組み合わせた多層の抵抗膜層を可変抵抗膜としている。このような構成とすることにより、この可変抵抗膜は適切な抵抗値を持つことにより、ダメージを与えない適切な電流を流し、かつフォーミング電圧印加時に適切な電圧が印加されることとなる。さらに、低抵抗層を可変抵抗膜に用いると隣接電極間のクロストークが課題となる場合が多いが、低抵抗層を少なくとも素子分離することによりクロストークの発生を抑えている。
かかる構成において、高抵抗層の主面の一部においてのみ低抵抗層が高抵抗層と接続されるようにすることで、素子のリテンション特性が向上することが判明した。特性が向上したのは、高抵抗層を回り込むリーク電流の影響を抑制することができるためと推察された。
なお、ここでの高抵抗層、低抵抗層とは、可変抵抗膜の積層構造間で「抵抗値」を比較した「相対的」なものである。

すなわち上記目的を達成するために、本発明の不揮発性記憶素子アレイは、複数の不揮発性記憶素子を有する不揮発性記憶素子アレイであって、それぞれの不揮発性記憶素子は、基板上に形成された下部電極と、前記下部電極の上方に形成された上部電極と、前記下部電極と前記上部電極とに挟まれた可変抵抗膜と、を備え、前記可変抵抗膜は、高抵抗層と低抵抗層とを含み、前記下部電極と前記上部電極との間に電気的パルスを印加することにより抵抗値が増加または減少する特性を有し、前記上部電極の主面の一部においてのみ前記上部電極と接続されるか、前記下部電極の主面の一部においてのみ前記下部電極と接続され、前記低抵抗層は、隣接する不揮発性記憶素子の間で互いに分離されていることを特徴とする。

この構成により、可変抵抗膜は適切な抵抗値を持ち、適切な電流を流し、適切なフォーミング電圧を印加することができる。さらに、隣接するメモリセル間を分離してクロストークの発生を抑えた、微細化が可能な素子構造を実現することができる。なお分離とは、層間絶縁膜などにより、各素子の間で対応する層（それぞれの素子の低抵抗層など）が互いに隔てられていることをいう。
上記不揮発性記憶素子アレイにおいて、前記低抵抗層が、前記高抵抗層の主面の一部においてのみ前記高抵抗層と接続されていてもよい。
この構成により、高抵抗層におけるリーク電流の影響を抑えた、微細化が可能な素子構造を実現できる。

上記不揮発性記憶素子アレイは、前記下部電極が前記基板の主面に平行な第１の平面内において互いに平行に延びるように複数形成され、前記上部電極が前記第１の平面に平行な第２の平面内において互いに平行に延びるようにかつ前記複数の下部電極と立体交差するように複数形成され、前記複数の下部電極および前記複数の上部電極の立体交差点のそれぞれに対応して下部電極および第２の電極の間に介在するように可変抵抗膜が設けられることにより、前記立体交差点のそれぞれに対応して請求項１に記載の不揮発性記憶素子が形成されていることを特徴とするクロスポイント型の不揮発性記憶素子アレイであってもよい。

この構成により、クロスポイント型の不揮発性記憶素子アレイにおいても、可変抵抗膜は適切な抵抗値を持ち、適切な電流を流し、適切なフォーミング電圧を印加することができる。さらに、二次元的に隣接するメモリセル間を分離してクロストークの発生を抑えた、微細化が可能な素子構造を実現することができる。
上記不揮発性記憶素子アレイにおいて、前記高抵抗層は、隣接する不揮発性記憶素子間において連続するように形成されていてもよい。
この構成により、高抵抗層におけるリーク電流の影響をより確実に抑制できる。

また、上記不揮発性記憶素子アレイにおいて、基板上に下部電極を覆うように形成された第１の層間絶縁膜を備え、前記下部電極上に前記第１の層間絶縁膜を貫通して第１のコンタクトホールが形成され、前記低抵抗層が前記第１のコンタクトホール内に形成されていてもよい。

この構成により、第１の層間絶縁膜は隣接するメモリセルの低抵抗膜をさらに確実に分離してクロストークの発生を抑えることができ、従来のＣＭＯＳ等のプレーナプロセスの層間絶縁膜形成工程、エッチング工程および積層材料の埋込工程等との親和性をさらに図ることができる。
また、上記不揮発性記憶素子アレイにおいて、前記高抵抗層が第１のコンタクトホール内に形成されている構成としてもよい。
この構成により、隣接部と物理的に完全に分離されるので、クロストークをより確実に防止することができる。また自己整合的に抵抗層を形成すると、製造の簡素化、コスト低減という効果を有する。
また、上記不揮発性記憶素子アレイにおいて、前記第１の層間絶縁膜の厚み方向から見て前記高抵抗層が前記第１のコンタクトホールからはみ出すように形成されていてもよい。
この構成により、高抵抗層におけるリーク電流の影響をより確実に抑制できる。
また、上記不揮発性記憶素子アレイにおいて、低抵抗層の抵抗率は、１×１０−３Ωｃｍ以上、２×１０−２Ωｃｍ以下である構成としてもよい。
また、上記不揮発性記憶素子アレイにおいて、高抵抗層の抵抗率は、０．１３Ωｃｍ以上、２５０Ωｃｍ以下である構成としてもよい。
これらの構成により、可変抵抗膜は適切なフォーミング電圧が印加されて、可変抵抗膜のヒステリシス発生率も高い発生率が実現できる。なお、抵抗値の変化により情報を記憶または読み出しを行うときもさらに低消費電力で行うことができる。
また、上記不揮発性記憶素子アレイにおいて、低抵抗層はＦｅ３Ｏ４を含む層である構成としてもよい。
また、上記不揮発性記憶素子アレイにおいて、高抵抗層は、Ｆｅ２Ｏ３、ＺｎＦｅ２Ｏ４、ＭｎＦｅ２Ｏ４、ＮｉＦｅ２Ｏ４からなる群より選択されたいずれか１つの材料を含む層である構成としてもよい。
これらの構成により、可変抵抗膜は適切なフォーミング電圧が印加されて、可変抵抗膜のヒステリシス発生率も高い発生率が実現できる。なお、抵抗値の変化により情報を記憶または読み出しを行うときもさらに低消費電力で行うことができる。そして、継続して動作させても高抵抗値および低抵抗値が一定の値を保持するので、さらに安定に情報を記憶または読み出しを行うことができる。
また、上記不揮発性記憶素子アレイにおいて、前記低抵抗層に埋め込まれた絶縁体からなる埋込絶縁膜をさらに備え、埋込絶縁膜の上面は高抵抗層の下面と接続されており、埋込絶縁膜の側面および下面は低抵抗層で覆われた構成としてもよい。
これらの構成により、高抵抗層と低抵抗層との接触する部分を限定して動作する領域を制限することにより、さらに低電流、かつ低消費電力で動作させることができる。
また、上記目的を達成するために、本発明の不揮発性記憶素子の製造方法は、基板上に下部電極を形成する工程と、下部電極上に、低抵抗層と高抵抗層とを含む可変抵抗膜を形成する抵抗膜形成工程と、可変抵抗膜上に上部電極を形成する工程と、を備え、抵抗膜形成工程は、下部電極を覆う第１の層間絶縁膜を形成する工程と、第１の層間絶縁膜を貫通する第１のコンタクトホールを下部電極上に形成する工程と、第１のコンタクトホール内に低抵抗層を埋め込む工程と、を有する。
この構成により、可変抵抗膜は適切な抵抗値を持ち、適切な電流を流し、適切なフォーミング電圧を印加することができる。さらに、隣接するメモリセル間を分離してクロストークの発生を抑えた、微細化が可能な素子構造を実現することができる。そして、従来のＣＭＯＳ等のプレーナプロセスの層間絶縁膜形成工程、エッチング工程および積層材料の埋込工程等との親和性をさらに図ることができる。

また、上記不揮発性記憶素子の製造方法において、抵抗膜形成工程はさらに、低抵抗層の表面上に下面のうちの一部においてのみ低抵抗層と接続されるように高抵抗層を形成する工程を有してもよい。
この構成により、高抵抗層におけるリーク電流の影響を抑えた、微細化が可能な素子構造を実現できる。

また、上記不揮発性記憶素子の製造方法において、高抵抗層を形成する工程は、低抵抗層が埋め込まれた第１のコンタクトホール内に高抵抗層を埋め込む工程を含む構成としてもよい。
この構成により、隣接部と物理的に完全に分離されるので、クロストークをより確実に防止することができる。また自己整合的に抵抗層を形成すると、製造の簡素化、コスト低減という効果を有する。
また、上記不揮発性記憶素子の製造方法において、第１の層間絶縁膜および低抵抗層の表面を平坦化する工程をさらに有し、高抵抗層を形成する工程は、第１の層間絶縁膜および低抵抗層の表面上に高抵抗層を形成する構成としてもよい。
この構成により、高抵抗膜は平坦化された基板上に形成することができるので、高抵抗膜の膜厚のばらつきを低減し、即ちセルの抵抗のばらつきを抑制することができる。
また、上記不揮発性記憶素子の製造方法において、第１のコンタクトホール内に低抵抗層を埋め込む工程は、第１のコンタクトホールの底面と側面に沿って低抵抗層を形成する工程と、低抵抗層が形成された第１のコンタクトホール内に埋込絶縁膜を形成する工程とを有し、低抵抗層の表面上に下面のうちの一部においてのみ低抵抗層と接続されるように高抵抗層を形成する工程は、第１の層間絶縁膜、低抵抗層および埋込絶縁膜の表面上に高抵抗層を形成する工程を有する構成としてもよい。
この構成により、第１の層間絶縁膜は隣接するメモリセルの低抵抗膜をさらに確実に分離することができ、従来のＣＭＯＳ等のプレーナプロセスの層間絶縁膜形成工程、エッチング工程および積層材料の埋込工程等との親和性をさらに図ることができる。そのうえ、埋込絶縁膜により高抵抗層と低抵抗層との接触する部分を限定して、高抵抗層と低抵抗層の接触する積層部分に動作する領域を制限することにより、さらに低電流、かつ低消費電力で動作させることができる。
また、上記不揮発性記憶素子の製造方法において、第１の層間絶縁膜、低抵抗膜および埋込絶縁膜の表面を平坦化する工程をさらに有し、高抵抗層を形成する工程は、平坦化する工程の後に成される構成としてもよい。
この構成により、高抵抗膜は平坦化された基板上に形成することができるので、高抵抗膜の膜厚のばらつきを低減し、即ちセルの抵抗のばらつきを抑制することができる。
また、上記不揮発性記憶素子の製造方法において、第１のコンタクトホール内に低抵抗層を埋め込む工程は、埋込絶縁膜および低抵抗層の一部を除去して第１のコンタクトホール内に凹部を形成する工程を有し、低抵抗層の表面上に下面のうちの一部においてのみ低抵抗層と接続されるように高抵抗層を形成する工程は、凹部に高抵抗層を埋め込む工程を有する構成としてもよい。
この構成により、高抵抗層も第１のコンタクトホール内に埋め込むことにより、隣接するメモリセル間をより一層分離し、さらに微細化が可能な素子構造を実現することができる。
また、上記不揮発性記憶素子の製造方法において、第１の層間絶縁膜および前記高抵抗層の表面を平坦化する工程をさらに有し、前記平坦化する工程の後に、前記上部電極を形成する工程を施す構成としてもよい。
この構成により、上部電極と高抵抗層の接続する界面は平坦度が向上するので、抵抗膜への電流の流れ方が均一化し、より安定なメモリ動作を実現することができる。
また、上記不揮発性記憶素子の製造方法において、下部電極および上部電極はストライプ形状に形成され、上部電極は第１の層間絶縁膜および可変抵抗膜上において下部電極と交差する方向に形成される構成としてもよい。
この構成により、クロスポイント型の不揮発性記憶素子においても、二次元的に隣接するメモリセル間を分離し、さらに微細化が可能な素子構造を実現することができる。

本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。

本発明の不揮発性記憶素子およびその製造方法は、高抵抗層と低抵抗層とを少なくとも１層ずつ含む多層の抵抗膜層からなる可変抵抗膜を下部電極と上部電極とで挟んだ構成からなり、低抵抗層は少なくとも隣接する記憶部から分離されている構成となっている。このような構成とすることにより、隣接する記憶部を含むメモリセル間を確実に分離し、従来のＣＭＯＳ等のプレーナプロセスとの親和性を図る構成とすることにより、さらに微細化が可能な素子構造を実現することができる。また、記憶部となる可変抵抗膜のうち低抵抗層は分離されているので、低抵抗層が２次元的に連続している場合に較べて、高抵抗層にかかる電圧も確実に記憶部に集中させることができ低電圧動作、低消費電力動作が実現できる。
さらに、記憶部は低誘電率の絶縁膜で取り囲まれているので、配線や隣接する下部電極および上部電極からのクロストークを受けることがない。また、配線や下部電極および上部電極の間には十分な厚さの層間絶縁膜が配置されているので隣接する配線や下部電極および上部電極からの寄生容量の影響を受けることが少ない。したがって、高集積化と高い安定動作が可能な不揮発性記憶素子とその製造方法を実現するものである。
また、クロスポイント型の不揮発性記憶素子およびその製造方法においては、２次元的に隣接する記憶部を含むメモリセル間を確実に分離することができるので、上記で説明した同様の効果が実現できる。
なお、本発明の不揮発性記憶素子を使用することにより、携帯情報機器や情報家電等の電子機器が、より一層の小型化・薄型化が図れるという効果を奏する。

図１は、本発明の第１の実施の形態における不揮発性記憶素子を示す図で、（ａ）はクロスポイント型の不揮発性記憶素子の構成を基板表面から見た概略構成図、（ｂ）は（ａ）のＡ−Ａ線の断面を矢印方向から見た概略断面図である。 図２は、図１（ｂ）の不揮発性記憶素子の一部Ｂを拡大して示した概略断面図で、（ａ）はＡ−Ａ線の断面を矢印方向から見た概略断面図、（ｂ）は（ａ）のＣの方向から見た概略断面図である。 図３は、本発明の第１の実施の形態における不揮発性記憶素子の抵抗値の変化を示す模式図である。 図４は、２つの異なる抵抗値と情報「０」、情報「１」の関係を示す図である。 図５（ａ）から図５（ｄ）は、本発明の第１の実施の形態で用いた不揮発性記憶素子の製造方法を示す工程断面図である。 図６（ａ）、図６（ｂ）は、本発明の第１の実施の形態で用いた不揮発性記憶素子の製造方法を示す工程断面図である。 図７は、図６（ｂ）のＤの方向から見た本発明の第１の実施の形態で用いた不揮発性記憶素子の製造方法を示す工程断面図である。 図８（ａ）から図８（ｄ）は、本発明の第１の実施の形態で用いた高抵抗層を埋め込んだ不揮発性記憶素子の製造方法を示す工程断面図である。 図９（ａ）から図９（ｄ）は、本発明の第１の実施の形態で用いた高抵抗層を埋め込んだ不揮発性記憶素子の製造方法を示す工程断面図である。 図１０は、本発明の第１の実施の形態における不揮発性記憶素子の動作特性を示す図である。 図１１は、可変抵抗膜の積層構造のＦＴ−ＩＲスペクトルを示す図である。 図１２は、本発明の第１の実施の形態における不揮発性記憶素子のヒステリシス発生率を示す図である。 図１３は、本発明の第１の実施の形態における不揮発性記憶素子のセルの初期の抵抗値とヒステリシス発生率の関係を示した図である。 図１４は、本発明の第２の実施の形態における不揮発性記憶素子を示す概略断面図である。 図１５（ａ）から図１５（ｄ）は、本発明の第２の実施の形態で用いた不揮発性記憶素子の製造方法を示す工程断面図である。 図１６（ａ）から図１６（ｃ）は、本発明の第２の実施の形態で用いた不揮発性記憶素子の製造方法を示す工程断面図である。 図１７は、本発明の第３の実施の形態における不揮発性記憶素子を示す概略断面図である。 図１８（ａ）から図１８（ｄ）は、本発明の第３の実施の形態で用いた不揮発性記憶素子の製造方法を示す工程断面図である。 図１９（ａ）から図１９（ｄ）は、本発明の第３の実施の形態で用いた不揮発性記憶素子の製造方法を示す工程断面図である。 図２０は、リテンション特性の素子構造依存性を示したグラフである。 図２１は、従来の不揮発性記憶素子の要部断面図である。
符号の説明

２０ 不揮発性記憶素子アレイ
２１ 基板表面
２２，２２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅ，２２ｆ，２２ｇ，２２ｈ 下部電極
２３，２３ａ，２３ｂ，２３ｃ，２３ｄ，２３ｅ，２３ｆ，２３ｇ，２３ｈ 上部電極
２４，３６ 可変抵抗膜
２５，３５ 記憶部（不揮発性記憶素子）
２６ 基板
２７ 第１の層間絶縁膜
２８，４０ 第１のコンタクトホール
２９，３８ 低抵抗層
３０，３７，４３ 高抵抗層
３２ 第２の層間絶縁膜
３９ 埋込絶縁膜
４１ 穴
４２ 凹部
以下、本発明の好ましい実施の形態にかかる不揮発性記憶素子とその製造方法を、図面を参照しながら説明する。なお、図面で同じ符号が付いたものは、説明を省略する場合もある。

（第１の実施の形態）
図１から図８は、本発明の第１の実施の形態を示す図である。図１（ａ）にクロスポイント型の不揮発性記憶素子アレイ２０の構成を半導体チップの基板表面２１から見た概略構成図を示す。図１（ａ）に示すように不揮発性記憶素子アレイ２０は、基板上にストライプ状の下部電極２２と、この下部電極２２とここでは直角に交差するストライプ状の上部電極２３とが可変抵抗膜２４を挟んだ構成となっている。ここでは、例えば、８本の下部電極２２と８本の上部電極２３とが示されており、これらが交差したところは複数の記憶部２５になっている。この複数の記憶部２５（不揮発性記憶素子）は、それぞれが電気的パルスの印加により抵抗値を増加または減少する特性を有している。
図１（ｂ）は図１（ａ）の不揮発性記憶素子アレイ２０をＡ−Ａ線の断面を矢印方向から見た概略断面図を示す。図１（ｂ）に示すように、半導体チップの基板２６上に下部電極２２が形成され、下部電極２２の上部は第１の層間絶縁膜２７に覆われている。この下部電極２２上に（下部電極２２に達するように）第１の層間絶縁膜２７を貫通して形成された第１のコンタクトホール２８が構成され、可変抵抗膜２４を構成する低抵抗層２９が第１のコンタクトホール２８に埋め込まれている。さらに、第１の層間絶縁膜２７および低抵抗層２９の上には高抵抗層３０および上部電極２３が形成されて、この高抵抗層３０と低抵抗層２９とを１層ずつ含む多層の抵抗層として、可変抵抗膜２４は構成されている。なお、高抵抗層３０は上部電極２３の下部にストライプ状に形成されている。
別の言い方をすれば、不揮発性記憶素子アレイ２０は、下部電極２２が基板２６の主面に平行な第１の平面内において互いに平行に延びるように複数形成され、上部電極２３が第１の平面に平行な第２の平面内において互いに平行に延びるようにかつ複数の下部電極２２と立体交差するように複数形成され、複数の下部電極２２および複数の上部電極の立体交差点のそれぞれに対応して下部電極２２および上部電極２３の間に介在するように可変抵抗膜２４の低抵抗層２９が設けられることにより、立体交差点のそれぞれに対応して記憶部２５が形成されることで構成される。
また、図１（ｂ）に示すように、記憶部２５を構成する低抵抗層２９は、少なくとも隣接する記憶部２５から分離されている。なお、可変抵抗膜２４は、高抵抗層３０と低抵抗層２９とを少なくとも１層ずつ含む多層の抵抗膜層から構成されていればよく、図１（ｂ）の可変抵抗膜２４の構成にさらに他の抵抗層が付加されてもよい。
可変抵抗膜２４を構成する高抵抗層３０、上部電極２３および第１の層間絶縁膜２７の上には、第２の層間絶縁膜３２が高抵抗層３０および上部電極２３を覆って形成される。この第２の層間絶縁膜３２により、不揮発性記憶素子アレイ２０の記憶部２５が保護されている。
この構成により、下部電極２２および上部電極２３を介して電気的パルスが記憶部２５に印加されることにより、記憶部２５の可変抵抗膜２４の抵抗値が増加または減少する。この抵抗値の変化により情報を記憶または読み出しを行う。したがって、隣接するメモリセル間を分離し、さらに微細化が可能な素子構造を実現することができる。また、クロスポイント型の不揮発性記憶素子アレイにおいても、二次元的に隣接するメモリセル間を分離し、さらに微細化が可能な素子構造を実現することができる。
図２（ａ）は、図１（ｂ）に示したクロスポイント型の不揮発性記憶素子アレイ２０の構成単位である記憶素子アレイの一部Ｂの領域を拡大して示した概略断面図である。図２（ａ）では、例えば、３つの記憶部２５からなる記憶素子アレイを示している。なお、この３つの記憶部２５から不揮発性記憶素子アレイを構成してもよい。また、図２（ｂ）は図２（ａ）のＣの方向から見た、３つの記憶部２５からなる記憶素子アレイの概略断面図を示す。
図２（ａ）では基板２６上に下部電極２２と上部電極２３とに挟まれた可変抵抗膜２４と、この可変抵抗膜２４からなる複数の記憶部２５とが形成されている。図２（ａ）では３つの記憶部２５が形成されている。また、可変抵抗膜２４は高抵抗層３０と低抵抗層２９とを少なくとも１層ずつ含む多層の抵抗膜層から構成されており、低抵抗層２９は、少なくとも隣接する記憶部２５から分離されている構成となっている。なお、図２（ａ）で可変抵抗膜２４は、高抵抗層３０と低抵抗層２９とを１層ずつ含む２層の抵抗膜層から構成されているが、図２（ａ）の可変抵抗膜２４の構成にさらに他の抵抗層が付加されてもよい。
以上のような構成により、下部電極２２および上部電極２３を介して電気的パルスが記憶部３１に印加されることにより、記憶部３１の可変抵抗膜２４の抵抗値が増加または減少する。この抵抗値の変化により情報を記憶または読み出しを行う。
ここで、可変抵抗膜は抵抗変化特性に優れた低抵抗層だけでなく、高抵抗層を組み合わせた多層の抵抗膜層とすることにより、可変抵抗膜は適切な抵抗値を持ち、適切な電流を流し、適切なフォーミング電圧を印加することができる。さらに、記憶素子アレイとして構成する場合には、隣接するメモリセル間を分離してクロストークの発生を抑えた、微細化が可能な素子構造を実現することができる。また、従来のＣＭＯＳ等のプレーナプロセスの層間絶縁膜形成工程、エッチング工程および積層材料の埋込工程等との親和性をさらに図ることができる。
すなわち、記憶部となる可変抵抗膜のうち低抵抗層は高抵抗層と高抵抗層の主面の一部においてのみ接続されているので、低抵抗層が高抵抗層の全面に亘って接続されている場合に較べて、高抵抗層にかかる電圧も確実に記憶部に集中させることができ低電圧動作、低消費電力動作が実現できるとともに素子のリテンション特性が向上する。
記憶素子アレイとして構成する場合には、記憶部は低誘電率の絶縁膜で取り囲まれているので、２次元的に隣接する記憶部を含むメモリセル間を確実に分離することができ、配線や隣接する下部電極および上部電極からのクロストークを受けることがない。また、配線や下部電極および上部電極の間には十分な厚さの層間絶縁膜が配置されているので隣接する配線や下部電極および上部電極からの寄生容量の影響を受けることが少ない。したがって、高集積化と高い安定動作が可能な不揮発性記憶素子アレイとその製造方法を実現するものである。
また、公知構造でよくみられる、抵抗変化膜を上下電極で挟んだ構造において、抵抗変化膜と上下電極を同一にパターニングした構造（抵抗変化膜および上下電極の側壁面が同一面内に存在する構造）では、抵抗膜の側壁部にエッチングによるリーク電流が流れる層が発生し、電子の漏れによるリテンション特性が劣化するという課題が発生しやすかった。これは、電極と抵抗膜を同時にエッチングした場合には、電極の金属成分が抵抗膜の側壁に付着して、リーク電流を増加することが主な原因となっているからである。本実施形態では、下部電極２２、低抵抗層２９、高抵抗層３０の端面は同一面内には存在せず（低抵抗層２９は、下部電極２２の主面の一部においてのみ下部電極２２と接続され）、高抵抗層３０と上部電極２３の端面のみが同一面内に存在する。よって、少なくとも低抵抗層２９の端面には、電極をエッチングした時の上述の影響は一切なく、先のリテンション特性が劣化するという課題を原理的に回避できる。抵抗変化膜が、上部電極の主面の一部においてのみ上部電極と接続されるか、下部電極の主面の一部においてのみ下部電極と接続される構造を採用することで、かかる効果が得られる。
本発明の不揮発性記憶素子を使用することにより、携帯情報機器や情報家電等の電子機器が、より一層の小型化・薄型化が図れるという効果を奏する。
次に図２（ａ）の構成により、不揮発性記憶素子の動作について説明する。
図３は、図２（ａ）に示す概略断面図の構造で作製した不揮発性記憶素子の可変抵抗膜２４に電気的パルスを印加したときの抵抗値の変化を示したものである。なお、可変抵抗膜２４を形成した直後の測定開始初期では可変抵抗膜２４の抵抗値はばらつくので、可変抵抗膜２４の抵抗値がほぼ一定になる動作を行ったのちの抵抗値を示している。
下部電極２２と上部電極２３の間にパルス幅が１００ｎｓｅｃの極性が異なる２種類の電気的パルスを交互に印加すると、両電極間に挟まれた記憶部２５の可変抵抗膜２４の抵抗値が図３に示すように変化する。すなわち、図３に示すように、負電圧パルス（例えば、電圧Ｅ１、パルス幅１００ｎｓｅｃ）を印加すると抵抗値が減少して２．５×１０３Ωの低抵抗値Ｒａを示し、正電圧パルス（例えば、電圧Ｅ２、パルス幅１００ｎｓｅｃ）を印加すると抵抗値が増加して１．１×１０４Ωの高抵抗値Ｒｂを示す。
また、図４に示すように２つの異なる抵抗値ＲａまたはＲｂのうち、記憶部２５の抵抗値のどちらか一方を情報「０」とし、もう一方を情報「１」とすると抵抗値がどちらであるかで異なる情報「０」または情報「１」を読み取ることができる。図４では大きい方の抵抗値Ｒｂを情報「０」に、小さい方の抵抗値Ｒａを情報「１」に割り当てている。図４に示すように、記憶部２５の抵抗値がＲｂのときに負電圧パルスを印加すると、抵抗値Ｒａが記録されて、記憶部２５の情報は「０」から「１」に書き換えられる。また、同様に記憶部２５の抵抗値がＲａのときに正電圧パルスを印加すると、抵抗値Ｒｂが記録されて、記憶部２５の情報は「１」から「０」に書き換えられる。
この情報を読み取るときには、可変抵抗膜２４の抵抗値を変化させるときに印加する電気的パルスよりも振幅の小さい再生電圧Ｅ３を印加して、図４に示す抵抗値と対応した出力電流値が、読み取られる。この出力電流値ＩａまたはＩｂの値が抵抗値ＲａまたはＲｂに対応しているので、図４に示すように情報「０」または情報「１」が読み取られる。このようにして、下部電極２２と上部電極２３との交差する領域において、可変抵抗膜２４の一部がそれぞれ記憶部２５として動作することにより不揮発性記憶素子が動作する。
また、図１（ａ）および（ｂ）に示すように、可変抵抗膜２４がストライプ状の下部電極２２と上部電極２３とで挟まれて複数の記憶部２５を構成し、これらの記憶部２５がマトリックス状に構成されて動作するときには、クロスポイント型の不揮発性記憶素子アレイ２０が動作することとなる。
本発明の実施の形態では、抵抗変化特性に優れた低抵抗層に高抵抗層を組み合わせた多層の抵抗膜層を可変抵抗膜としている。このような構成とすることにより、この可変抵抗膜は適切な抵抗値を持つことにより、可変抵抗動作をするときの電圧が印加されてもダメージを与えない適切な電流を流し、かつフォーミング電圧印加時に適切な電圧が印加されることとなる。さらに、低抵抗層を可変抵抗膜に用いると隣接電極間のクロストークが課題となる場合が多いが、低抵抗層を少なくとも素子分離することによりクロストークの発生を抑えている。
このような構成により、動作開始初期に印加するフォーミング電圧をさらに低電圧で調整することができる。なお、抵抗値の変化により情報を記憶または読み出しを行うときも高抵抗層を組み合わせることにより、大きい電流ではなく適切に電流を流すことができるので、さらに低消費電力で動作を行うことができる。
次に本実施の形態で示した図２（ａ）の不揮発性記憶素子の製造方法について示す。図５（ａ）から図５（ｄ）並びに図６（ａ）および図６（ｂ）までは図２（ａ）に示した不揮発性記憶素子のプロセスフローを順に示している。すなわち、本実施の形態の不揮発性記憶素子の製造方法は、図５および図６に順に示すように、基板２６上に下部電極２２を形成する工程と、下部電極２２上に可変抵抗膜２４を形成する抵抗膜形成工程と、可変抵抗膜２４上に上部電極２３を形成する工程とから構成される。さらに、抵抗膜形成工程は、高抵抗層３０と低抵抗層２９とを少なくとも１層ずつ含む多層の抵抗膜層からなり、かつ低抵抗層２９は少なくとも隣接する記憶部２５間において互いに分離されている構成の可変抵抗膜２４が形成される工程である。なお、上記で述べたように可変抵抗膜２４は３層以上で構成されてもよいが、本実施の形態では、一例として高抵抗層３０と低抵抗層２９とを１層ずつ含む２層の構成の抵抗膜層で可変抵抗膜が構成される場合について説明する。
図５（ａ）に示すように、例えば、Ｓｉ材料の基板２６上にＡｌ材料からなる下部電極２２を蒸着法とエッチング法により幅０．１μｍ、厚さ０．１μｍで所定方向に伸張するように複数本形成する。さらに、ＣＶＤ法等により弗素ドープの酸化膜を第１の層間絶縁膜２７として基板２６および下部電極２２を覆って厚さ２００ｎｍとなるように堆積する。
そして、図５（ｂ）に示すように、例えば、ドライエッチング法により直径０．０８μｍの第１のコンタクトホール２８が下部電極２２上に第１の層間絶縁膜２８を貫通して０．１２μｍの間隔で形成される。この第１のコンタクトホール２８は、遷移金属の酸化膜材料をスパッタ法により供給することで、例えば、Ｆｅ３Ｏ４からなる低抵抗材料で埋め込まれた低抵抗層２９を形成し、この材料は図５（ｂ）に示すように第１の層間絶縁膜２７上にも層状に堆積する。
次に、図５（ｃ）に示すように、第１の層間絶縁膜２７上に積層された低抵抗層２９はＣＭＰ（化学的機械的研磨）技術を用いて第１の層間絶縁膜２７の表面が露出するまで除去されて、第１のコンタクトホール２８の中に積層されたものだけが残される。そして、図５（ｄ）に示すようにＣＭＰ技術により平坦化された低抵抗層２９および第１の層間絶縁膜２７上に、例えば、厚さ１０ｎｍのＦｅ２Ｏ３材料からなる高抵抗層３０がスパッタ法により形成されたのち、Ａｌ材料からなる上部電極２３が、例えば蒸着法により厚さ０．１μｍで高抵抗層３０の上部に形成される。
そして、図６（ａ）に示すようにストライプ状の上部電極２３が幅０．１μｍ、間隔０．１μｍで下部電極２２と直角に交差するようにフォトリソグラフィにより形成されたのち、ストライプ状の上部電極２３をマスクとして高抵抗層３０も、例えばドライエッチングにより、幅０．１μｍ、間隔０．１μｍでストライプ状に形成される。
さらに、図６（ｂ）に示すように高抵抗層３０および上部電極２３を覆って第１の層間絶縁膜２７上に第２の層間絶縁膜３２が、例えばＣＶＤ法等により弗素ドープの酸化膜として０．３μｍの厚さに形成される。
また、図７に図６（ｂ）のＤの方向から見た本実施の形態の不揮発性記憶素子アレイの概略断面図について示す。高抵抗層３０および上部電極２３がストライプ状に形成されて下部電極２５と直角に交差して、クロスポイント型の不揮発性記憶素子アレイが形成されていることがわかる。
ところで、第１のコンタクトホール２８に低抵抗層２９だけでなく高抵抗層３０も埋め込んで形成して、低抵抗層２９および高抵抗層３０がともに分離された構成としてもよい。この構成の不揮発性記憶素子の製造方法は、図８（ａ）から図８（ｄ）および図９（ａ）から図９（ｄ）に順にプロセスフローとして示される。
図８（ａ）から（ｃ）は図５（ａ）から（ｃ）と同様に形成されるので説明を省略する。図８（ｃ）は図５（ｃ）と同様に基板２６上にストライプ状の下部電極２２が形成されて、下部電極２２を覆って積層された第１の層間絶縁膜２７の下部電極２２上の第１のコンタクトホール２８の中に低抵抗層２９が積層されて埋め込まれている。
次に、ＣＭＰ技術またはドライエッチング技術を用いて第１のコンタクトホール２８の上部の低抵抗層２９の一部を除去し、図８（ｄ）に示すように１０ｎｍの深さの凹部を形成する。さらに、図９（ａ）に示すようにこの凹部を埋めて、凹部を覆い第１の層間絶縁膜２７の上に、例えばスパッタ法でＦｅ２Ｏ３材料を供給することにより、高抵抗膜３０が積層される。この高抵抗膜３０は、ＣＭＰ技術により第１のコンタクトホール２８の中の凹部には埋め込んで残し、第１の層間絶縁膜２７上は除去するように図９（ｂ）に示すような断面形状に形成される。
そして、図９（ｃ）に示すように上部電極２３が、例えば蒸着法により第１の層間絶縁膜２７および高抵抗膜３０の上に蒸着されたのち、高抵抗膜３０を覆い下部電極２２と直角に交差するようにストライプ状に形成される。このときの上部電極の幅は０．１μｍ、間隔０．１μｍ、厚さ０．１μｍである。さらに、図９（ｄ）に示すように上部電極２３および第１の層間絶縁膜２７の上部は、例えばＣＶＤ法等により弗素ドープの酸化膜からなる０．３μｍの厚さの第２の層間絶縁膜３２が形成される。
このように図８および図９に示したプロセスフローにより、低抵抗層２９と高抵抗層３０がともに第１のコンタクトホール２８の中に埋め込まれて分離した可変抵抗膜２４からなる不揮発性記憶素子が製作される。
以上のプロセスフローにより、不揮発性記憶素子アレイ２０が製造される。この製作プロセスにより、図６（ｂ）、図７または図９（ｄ）に示す可変抵抗膜２４の一部を含む記憶部２５は、可変抵抗膜２４が下部電極２２と上部電極２３とに挟まれた部分に限定され、かつ第１の層間絶縁膜２７で分離された低抵抗層２９が配置された部分に限定される。低抵抗層２９は、下部電極２２上の第１の層間絶縁膜２７を貫通した第１のコンタクトホール２８の中に作製される。したがって、製作プロセスのプロセスルールでの最小サイズにまで微細化できる。また、下部電極２２と上部電極２３は第１および第２の層間絶縁膜中に作製されるので、不揮発性記憶素子アレイの記憶部以外の機能を担う部位と同じマスクプロセス（例えば、ＣＭＯＳのプロセス）で製作できる。さらに、可変抵抗膜２４の成膜、すなわち、低抵抗層２９および高抵抗層３０の作製は通常の半導体のプレーナプロセスプロセスを用いることができる。また、各層の作製工程の前にＣＭＰ技術を用いて表面を平坦化するので、各層の間の密着性や電気的な接続が良好となる。
したがって、隣接するメモリセル間を分離し、さらに微細化が可能な素子構造を実現することができる。また、クロスポイント型の不揮発性記憶素子アレイにおいても、二次元的に隣接するメモリセル間を分離し、さらに微細化が可能な素子構造を実現することができる。さらに、第１の層間絶縁膜は隣接するメモリセルの低抵抗膜を確実に分離することができ、従来のＣＭＯＳ等のプレーナプロセスの層間絶縁膜形成工程、エッチング工程および積層材料の埋込工程等との親和性を図ることができる。
このようなプロセスフローにより作製した不揮発性記憶素子の動作特性について次に示す。図１０は本実施の形態における不揮発性記憶素子の動作特性を示す図である。作製した不揮発性記憶素子の下部電極と上部電極との間に、極性の異なる電気的パルスを交互に印加して抵抗値の変化を見たものである。電気的パルスは、パルス幅がどちらも１００ｎｓｅｃで、＋３．１Ｖの正電圧パルスと−２．１Ｖの負電圧パルスを交互に印加している。
図１０に示すように初回のパルス印加から３００回程度までは抵抗値が安定しないが、３００回を超えると高抵抗値Ｒｂは１１ＫΩ、低抵抗値は２．５ＫΩにほぼ安定していることがわかる。しかも、パルス幅が１００ｎｓｅｃで電圧が±３．３Ｖ以下と高速低電圧動作を実現している。このような高速動作が実現していることは、低抵抗層に高抵抗層を接続させたことにより可変抵抗膜に十分な電圧が印加されるようになったことによる効果と考えられる。
図１１は可変抵抗膜の高抵抗層および低抵抗層の層厚を変化させて積層したときの積層構造のＦＴ−ＩＲスペクトルを示す。高抵抗層はＦｅ２Ｏ３を低抵抗層はＦｅ３Ｏ４を抵抗材料として使用している。いずれの積層構造も、γＦｅ２Ｏ３とＦｅ３Ｏ４のスペクトルが観察されている。したがって、このように積層した層の厚さが薄い場合でも、十分に高抵抗層と低抵抗層が分離して積層されていることがわかる。したがって、極性の異なる電気的パルスを印加することにより、抵抗値が安定に高抵抗値および低抵抗値をとることができる。この安定な抵抗値変化については、可変抵抗膜を構成する層でのＦｅイオンの配位や空格子などの状態が電気的パルスの印加により変化していることによると考えられる。
ところで、高抵抗層および低抵抗層からなる可変抵抗膜が下部電極および上部電極により挟み込まれている領域をセル（Ｃｅｌｌ）とする。また、初期抵抗が異なる、すなわち電極径の大きさが異なるセルが、電気的パルスを印加されるごとに低抵抗値と高抵抗値とを確実にとることができる状態をヒステリシスが発生した状態とする。このときに、セルの電極径の大きさが異なるものを異なるロットとして、各ロット内の多数のセルのうちヒステリシスが発生した状態のセルの割合を百分率で示したものは、ヒステリシス発生率として数値化される。図１２は、セルの電極径の大きさを横軸にヒステリシス発生率を縦軸にして、その依存性を調べたものである。なお、電極の形状は正方形であり、図ではその正方形の一辺の長さを「セルの大きさ」とした。ここで、従来構成とは、低抵抗層の１層のみからなる可変抵抗膜の構成である。図１２より、従来の構成ではヒステリシス発生率が５０％以下であるのに対して、本実施の構成（図２のような構成）では電極径が１．５μｍ以下のサイズの領域でヒステリシス発生率が１００％となっており、安定に動作していることがわかる。

図１３は可変抵抗膜を０．５μｍ角の面積に形成したセル（Ｃｅｌｌ）を準備して、このセルの初期の抵抗値とヒステリシス発生率の関係を示した図である。図１３で用いた抵抗素子は可変抵抗膜が高抵抗層と低抵抗層で構成されていて膜厚がトータル膜厚が１００ｎｍで、高抵抗層の厚さが可変抵抗膜の厚さの５％での測定値を表している。また、図中の△、○、●、■は、高抵抗層膜に様々な抵抗率を有する材料を採用した場合に、各ロットのデータをまとめたものである。
図１３より、セル抵抗が１０Ωから１００Ωの領域では、セル抵抗が高くなると、ヒステリシス発生率が上昇する傾向が観測される。これは、寄生の配線抵抗の影響が小さくなり、可変抵抗膜に十分の電圧が印加されるためである。一方、セル抵抗が１０００Ω以上になると、ヒステリシス発生率は減少に転じる。これは可変抵抗膜が絶縁体に近い特性を示すために、電流が流れにくくなり、可変抵抗膜に十分なエネルギーが付与されずに、抵抗変化しにくくなる傾向が強まるものと思われる。
図１３で抵抗変化しやすい、しにくいという尺度をヒステリシス発生率で５０％を基準とすると、図から読み取ると、抵抗変化しやすいセルの初期抵抗値は２５Ωから５０，０００Ωである。

ここで、可変抵抗膜に印加した電圧はほとんど高抵抗層に印加されると仮定すると、初期抵抗値が２５Ωを示す場合の高抵抗層の抵抗率ρLは、
ρL［Ωcm］＝(セル抵抗)×（面積）÷（膜厚）

＝25［Ω］×(0.5×10-4［cm］×0.5×10-4［cm］)／（5×10-7［cm］）
＝0.125［Ωcm］

また、初期抵抗値が50000Ωを示す場合の高抵抗層の抵抗率ρHは、
ρH［Ωcm］＝(セル抵抗)×（面積）÷（膜厚）

＝50000［Ω］×(0.5×10-4［cm］×0.5×10-4［cm］)／（5×10-7［cm］）
＝250［Ωcm］

以上より本実施の形態のようにＦｅ２Ｏ３を高抵抗層に用いた場合には、抵抗率はこの材料の下限値で決まり、高抵抗層の抵抗率の範囲は、０．１３Ωｃｍ以上、２５０Ωｃｍ以下が好ましい。
なお、本実施の形態では、低抵抗層の材料はＦｅ３Ｏ４を使用したが、同様の特性を示すものであれば遷移金属の酸化物などを使用してもよい。また、低抵抗層の抵抗率は１×１０−３Ωｃｍ以上、２×１０−２Ωｃｍ以下のものを用いることが望ましい。この抵抗率の範囲は、低抵抗層材料のＦｅ３Ｏ４が結晶構造として逆スピネル構造をとると考えられるときの抵抗率としている。
また、本実施の形態では、高抵抗層の材料はＦｅ２Ｏ３を使用したが、同様の特性を示すものであれば遷移金属の酸化物、例えば、ＺｎＦｅ２Ｏ４、ＭｎＦｅ２Ｏ４およびＮｉＦｅ２Ｏ４などのスピネル構造酸化物を使用してもよい。また、高抵抗層の抵抗率は０．１３Ωｃｍ以上、２５０Ωｃｍ以下のものを用いることが望ましい。この抵抗率の範囲は、高抵抗層材料のＦｅ２Ｏ３などが結晶構造として逆スピネル構造をとると考えられるときの抵抗率としている。
なお、配線材料としてＡｌやＷを用いたが半導体プロセスで用いられるＰｔやＣｕを用いてもよい。
なお、電極材料としてＷを用いたが、他の電極材料であるＣｕ、Ｐｔ、Ａｌ、ＴｉＮ、ＴａＮおよびＴｉＡｌＮ等を用いてもよい。
（第２の実施の形態）
図１４は本発明の第２の実施の形態を示す概略断面図である。
図１４では、基板２６上に下部電極２２と上部電極２３とに挟まれた可変抵抗膜３６と、この可変抵抗膜３６からなる複数の記憶部３５（不揮発性記憶素子）とが形成されている。図１４では３つの記憶部３５が形成されている。また、可変抵抗膜３６は高抵抗層３７と低抵抗層３８とを少なくとも１層ずつ含む多層の抵抗膜層から構成されており、低抵抗層３８は、少なくとも隣接する記憶部３５から分離されている構成となっている。本実施の形態が第１の実施の形態と異なるのは、高抵抗層３７と低抵抗層３８との接続の仕方が異なっており、低抵抗層の内部に上部電極と接する埋込絶縁膜が埋め込まれるように形成され、低抵抗層が埋込絶縁膜を取り囲むように環状に高抵抗層と接することで、高抵抗層はその下面のうちの一部においてのみ低抵抗層と接続される構成となっている。図１４に示すように、高抵抗層３７は断面形状が平坦な面で低抵抗層３８と接触するのに対して、低抵抗層３８は断面形状がコの字を９０度回転させた面（コップに例えればその上端面）で高抵抗層３７に接触している。すなわち、図１４に示すように、この埋込絶縁膜３９の上面は高抵抗層３７の下面で覆われ、埋込絶縁膜３９の側面および下面は低抵抗層３８で覆われた構成となっている。なお、図１４で可変抵抗膜３６は、高抵抗層３７と低抵抗層３８とを１層ずつ含む２層の抵抗膜層から構成されているが、図１４の可変抵抗膜３６の構成にさらに他の抵抗層が付加されてもよい。
このような構成により、下部電極２２および上部電極２３を介して電気的パルスが記憶部３５に印加されることにより、記憶部３５の可変抵抗膜３６の抵抗値が増加または減少する。この抵抗値の変化により情報を記憶または読み出しを行う。
ところで、図１４に示された不揮発性記憶素子を作製するときは、図１５および図１６に示したプロセスフローにより作製する。
図１５（ａ）は図５（ａ）と同じであるので説明を省略する。図１５（ｂ）は図１５（ａ）の第１の層間絶縁膜２７を貫通する直径０．０８μｍの第１のコンタクトホール４０を下部電極２２上に形成して、例えばＣＶＤ法やメッキにより低抵抗層３８を形成したものである。低抵抗層３８は、例えばＦｅ３Ｏ４の材料からなり、第１のコンタクトホール４０の側面と底面に各面に沿って３０ｎｍの厚さで積層している。第１のコンタクトホール４０の中には穴４１が形成されていることがわかる。
そして、ＣＭＰ技術を用いて第１のコンタクトホール４０の中以外の第１の層間絶縁膜２７上の低抵抗層３８がエッチバックされて図１５（ｃ）に示す断面構造が実現される。さらに、ＣＶＤ法等により弗素ドープの埋込絶縁膜３９が穴４１を埋めて第１の層間絶縁膜２７上に０．３μｍの厚さに積層される。ＣＭＰ技術により第１の層間絶縁膜２７上の埋込絶縁膜３９を除去して基板２６の表面を図１６（ａ）に示すように平坦化する。さらに、図１６（ｂ）に示すように、第１の層間絶縁膜２７、低抵抗層３８および埋込絶縁膜３９の上部に高抵抗層３７および上部電極２３が順に図５（ｄ）に示したプロセスと同様に積層される。図６で示したプロセスと同様に高抵抗層３７および上部電極２３は下部電極２２と直角に交差してストライプ状に形成され、図１６（ｃ）に示すように第２の層間絶縁膜３２で覆われて保護される。なお、可変抵抗膜３６は低抵抗層３８および高抵抗層３７を含む多層の抵抗膜層で構成される。
これらの構成により、高抵抗層と低抵抗層との接触する部分を限定して動作する領域を制限することにより、さらに低電流、かつ低消費電力で動作させることができる。したがって、第１の実施の形態で示したように製作プロセスのプロセスルールでの最小サイズにまで微細化できる。また、下部電極２２と上部電極２３は第１および第２の層間絶縁膜中に作製されるので、不揮発性記憶素子アレイの記憶部以外の機能を担う部位と同じマスクプロセス（例えば、ＣＭＯＳのプロセス）で製作できる。さらに、可変抵抗膜３６の成膜、すなわち、低抵抗層３８および高抵抗層３７の作製は通常の半導体のプレーナプロセスを用いることができる。また、各層の作製工程の前にＣＭＰ技術を用いて表面を平坦化するので、各層の間の密着性や電気的な接続が良好となる。
したがって、隣接するメモリセル間を分離し、さらに微細化が可能な素子構造を実現することができる。また、クロスポイント型の不揮発性記憶素子アレイにおいても、二次元的に隣接するメモリセル間を分離し、さらに微細化が可能な素子構造を実現することができる。さらに、第１の層間絶縁膜は隣接するメモリセルの低抵抗膜を確実に分離することができ、従来のＣＭＯＳ等のプレーナプロセスの層間絶縁膜形成工程、エッチング工程および積層材料の埋込工程等との親和性を図ることができる。
本実施形態においても、第１の実施の形態と同様の効果が得られることは言うまでもない。
（第３の実施の形態）
図１７は本発明の第３の実施の形態を示す概略断面図である。本実施の形態は、基本構成は上述した第２の実施形態と同様であるが、高抵抗層４３が第１のコンタクトホール４０の中に埋め込まれた構成である点が第２の実施の形態の構成とは異なっている。図１７で基板２６上に下部電極２２と上部電極２３とに挟まれた可変抵抗膜３６と、この可変抵抗膜３６からなる複数の記憶部３５（不揮発性記憶素子）とが形成されている。図１７では３つの記憶部３５が形成されている。また、可変抵抗膜３６は高抵抗層４３と低抵抗層３８とを少なくとも１層ずつ含む多層の抵抗膜層から構成されており、低抵抗層３８は、少なくとも隣接する記憶部３５から分離されている構成となっている。本実施の形態は第２の実施の形態と同様に、高抵抗層４３と低抵抗層３８との接続の仕方が第１の実施の形態と異なっており、高抵抗層４３が第１のコンタクトホール４０の中の凹部４２に埋め込まれ、第１のコンタクトホール４０内で高抵抗層と低抵抗層とが接続された構成となっている。
図１７に示すように、高抵抗層４３は断面形状が平坦な面で低抵抗層３８と接触するのに対して、低抵抗層３８は断面形状がコの字を９０度回転させた面（コップに例えればその上端面）で高抵抗層３７に接触している。すなわち、図１７に示すように、この埋込絶縁膜３９の上面は高抵抗層４３の下面で覆われ、埋込絶縁膜３９の側面および下面は低抵抗層３８で覆われた構成となっている。なお、図１７で可変抵抗膜３６は、高抵抗層４３と低抵抗層３８とを１層ずつ含む２層の抵抗膜層から構成されているが、図１０の可変抵抗膜３６の構成にさらに他の抵抗層が付加されてもよい。
このような構成により、下部電極２２および上部電極２３を介して電気的パルスが記憶部３５に印加されることにより、記憶部３５の可変抵抗膜３６の抵抗値が増加または減少する。この抵抗値の変化により情報の記憶または読み出しを行う。
ところで、図１７に示された不揮発性記憶素子を作製するときは、図１８および図１９に示したプロセスフローにより作製する。
第２の実施の形態で示した図１５（ａ）から（ｄ）および図１６（ａ）は、本実施の形態においても同様のプロセスフローとして図１８（ａ）から（ｄ）に示しているが、説明は重複するので省略する。図１９（ａ）では第２の実施の形態と異なり、図１８（ｄ）において第１のコンタクトホール４０に埋め込まれた低抵抗層３８および埋込絶縁膜３９の一部をＣＭＰ技術またはドライエッチングにより除去し、第１のコンタクトホール４０の上部に深さ１０ｎｍの凹部４２を形成している。このようにした基板２６の表面に凹部４２を埋め込んで第１の層間絶縁膜２７の上に高抵抗層３７が厚さ１５０ｎｍで積層される。
そして、ＣＭＰ技術により、第１の層間絶縁膜２７の表面の高抵抗層を除去して高抵抗層３７は凹部４２にのみ残るように、図１９（ｂ）に示すように基板２６の表面が平坦化される。この高抵抗層３７および第１の層間絶縁膜２７の上に上部電極２３を形成したのち第１の実施の形態の図９（ｃ）および（ｄ）で示したように、上部電極２３は図１９（ｃ）に示すように下部電極２２と直角に交差してストライプ状に形成される。そして、図１９（ｄ）に示すように第２の層間絶縁膜３２で覆われて保護される。なお、可変抵抗膜３６は低抵抗層３８および高抵抗層３７を含む多層の抵抗膜層で構成される。
これらの構成により、高抵抗層と低抵抗層との接触する部分を限定して動作する領域を制限することにより、さらに低電流、かつ低消費電力で動作させることができる。したがって、第１の実施の形態で示したように製作プロセスのプロセスルールでの最小サイズにまで微細化できる。また、下部電極２２と上部電極２３は第１および第２の層間絶縁膜中に作製されるので、不揮発性記憶素子アレイの記憶部以外の機能を担う部位と同じマスクプロセス（例えば、ＣＭＯＳのプロセス）で製作できる。さらに、可変抵抗膜３６の成膜、すなわち、低抵抗層３８および高抵抗層３７の作製は通常の半導体のプレーナプロセスを用いることができる。また、各層の作製工程の前にＣＭＰ技術を用いて表面を平坦化するので、各層の間の密着性や電気的な接続が良好となる。
したがって、隣接するメモリセル間を分離し、さらに微細化が可能な素子構造を実現することができる。また、クロスポイント型の不揮発性記憶素子アレイにおいても、二次元的に隣接するメモリセル間を分離し、さらに微細化が可能な素子構造を実現することができる。さらに、第１の層間絶縁膜は隣接するメモリセルの低抵抗膜を確実に分離することができ、従来のＣＭＯＳ等のプレーナプロセスの層間絶縁膜形成工程、エッチング工程および積層材料の埋込工程等との親和性を図ることができる。

本実施形態においても、第１の実施の形態と同様の効果が得られることは言うまでもない。

なお、第２の実施の形態および第３の実施の形態で説明した不揮発性記憶素子の構造は、図１で示したクロスポイント型の構造であっても、もちろん適用ができ、同様の効果が得られることとなる。
さらに、第１の実施の形態、第２の実施の形態および第３の実施の形態で説明した不揮発性記憶素子の構造では、上部電極と下部電極の間に可変抵抗膜が直接それぞれの電極に接するように配置されているが、可変抵抗膜と上部電極との間または可変抵抗膜と下部電極との間に、クロスポイント構造のメモリセル選択素子となるダイオード素子が配置されていてもかまわない。このとき、ダイオード素子は、ある電流以上で抵抗膜の抵抗値が変化し、ある電流以下では抵抗膜の抵抗値が変化しないように制御するという意味で、スイッチング素子のように機能する。また、上部電極と下部電極が配線を兼用する構造となっているが、これらが別々に形成され、電極と配線との間にダイオード素子を配する構造であってもかまわない。ダイオード素子を間に含んだ構造でも、本願の発明の効果を十分得ることができる。
（素子構造とリテンション特性の関係）
低抵抗層、高抵抗層の分離の有無の違いがリテンション特性に及ぼす影響を実験にて確認した。その実験結果を図２０に示す。横軸に素子構造の模式的な断面図を示す。（ａ）隣接する記憶素子間で高抵抗層、低抵抗層が共通のもの（高抵抗層、低抵抗層ともに分離無し）、（ｂ）低抵抗層のみ分離されているもの、（ｃ）高抵抗層、低抵抗層ともに分離されているサンプル、を比較する。高抵抗層としてはＦｅ２Ｏ３、低抵抗層としてはＦｅ３Ｏ４を用いた。縦軸には、その素子構造を持つサンプルを高い抵抗値（ＨＲ）にセットし（初期抵抗）、８５℃で保持した場合のリテンション平均時間を示す。ここでのリテンション時間とは、初期抵抗の５０％に減衰するまでの時間としている。
図２０から明らかなように、低抵抗層のみを分離した構造において、データ保持時間が２００時間と長く、特に優れていることが分かった。これは電子の多い低抵抗層を分離することで、素子のアクティブ領域から外側に電子が拡散することを防止し、抵抗が変動するのを防止できるからと考えられる。また、低抵抗層、高抵抗層ともに分離したものについてはデータ保持時間が１．５時間と極めて短かった。これは高抵抗層、低抵抗層をドライエッチングで形成する場合に、ドライエッチング時にその端面に酸素が欠乏した層が発生するためと考えられる。これによりリーク電流のパスができ、リテンション特性が劣化するものと考えられるからである。
以上の実験結果から、特に低抵抗層のみを分離する素子構造（低抵抗層が高抵抗層の主面の一部でのみ接する構成）がリテンション特性の向上につながる知見を得、本願の発明の効果を実証した。
なお、上述の実験では、分離されていない層は、隣接する素子との間で連続するように構成した。しかし、分離されていない層が隣接する素子との間で連続する必要は必ずしもない。高抵抗層を分離せず、低抵抗層を分離した構成においてリテンション特性が向上したのは、高抵抗層の周縁部が劣化することで生じるリーク電流の影響が抑制されるためであると推察される。よって、例えば、高抵抗層の下面が低抵抗層の上面よりも面積が大きく、高抵抗層の周縁部が低抵抗層の上面（低抵抗層が形成されているコンタクトホール）からはみ出しているような構成であれば、電流は高抵抗層の中央部を通って低抵抗層に達する。かかる構成でも、端面において劣化した部分（例えば、高抵抗層の酸素原子が周囲に移動して抵抗値が低下した部分）の影響を受けにくくなり、リテンション特性が向上することが推察される。

本実験例では、エッチングによる素子の分離を用いた。低抵抗層、高抵抗層ともに分離した構成では、周縁部がドライエッチングで劣化してリテンション特性が劣化したものと考えられる。これに対して、図９のようにコンタクトホールの内部に低抵抗層および高抵抗層を積層する場合には、ドライエッチングによる劣化は生じない。よって、図９のような構成でも、高抵抗層と低抵抗層を設けた上で低抵抗層を素子分離するという構成がもたらす効果（低電圧による高速動作とクロストーク抑制）は十分に得られる。ただし、周縁部の劣化が問題になる場合には、本実験例のように高抵抗層の主面の一部においてのみ低抵抗層が接続されるような構成とすることが好ましい。

上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。

本発明は、高集積化を実現する大容量の不揮発性記憶素子とその製造方法を提供するものであり、携帯情報機器や情報家電等の電子機器の小型化・薄型化に有用である。
本発明は、微細化および高速化に適した不揮発性記憶素子アレイおよびその製造方法に関する。
近年、デジタル技術の進展に伴って携帯情報機器や情報家電等の電子機器が、より一層高機能化している。これらの電子機器の高機能化に伴い、使用される半導体素子の微細化および高速化が急速に進んでいる。その中でも記憶部の材料として低消費電力で高速読み書きが可能な強誘電体膜などを用いた不揮発性記憶素子の用途が急速に拡大している。
さらに、可変抵抗膜を記憶部の材料として用いる不揮発性記憶素子は可変抵抗素子のみで記憶素子を構成できるので、さらなる微細化、高速化および低消費電力化が期待されている。
ところで、可変抵抗膜を記憶部の材料として用いる場合には、例えば、電気的パルスの入力などにより、抵抗値が高抵抗から低抵抗へ、または低抵抗から高抵抗へと２値の間を明確に区別して、かつ安定に変化をすることが必要である。このようなリテンション特性の安定のためと記憶素子の微細化を目的として可変抵抗膜の構成が開示されている。
図２１に従来の記憶素子の例として、２つの記録層を２つの電極で挟み、可逆的に記録層の抵抗値が変化する抵抗変化素子によりメモリセルが構成された例を示す（例えば、特許文献１参照）。
図２１に示すように、この記憶素子は、メモリセルを構成する抵抗変化素子１０が多数アレイ状に配置されて構成されている。また、抵抗変化素子１０は、下部電極１と上部電極４との間に、高抵抗膜２とこれより低抵抗なイオン源層３とが挟まれてなる。これら高抵抗膜２およびイオン源層３により記憶層が構成され、各メモリセルの抵抗変化素子１０に情報を記録することができる。
なお、それぞれの抵抗変化素子１０は、半導体基板１１に形成されたＭＯＳトランジスタ１８の上方に形成されている。このＭＯＳトランジスタ１８は、半導体基板１１内の素子分離層１２により分離された領域に形成されたソース／ドレイン領域１３と、ゲート電極１４とからなる。また、ゲート電極１４は、記憶素子の一方のアドレス配線であるワード線を兼ねている。
そして、ＭＯＳトランジスタ１８のソース／ドレイン領域１３の一方と、抵抗変化素子１０の下部電極１とが、プラグ層１５、金属配線層１６およびプラグ層１７を介して電気的に接続されている。
ＭＯＳトランジスタ１８のソース／ドレイン領域１３の他方は、プラグ層１５を介して金属配線層１６に接続されている。この金属配線層１６は、記憶素子の他方のアドレス配線であるビット線に接続される。
このように構成された抵抗変化素子１０の下部電極１と上部電極４との間に極性の異なる電位を印加することにより、記憶層を構成するイオン源層３のイオン源を高抵抗層２に移動させる、または高抵抗層２から上部電極４に移動させる。このことにより、抵抗変化素子１０の抵抗値が高抵抗状態から低抵抗状態へ、または、低抵抗状態から高抵抗状態へと遷移して情報を記録することができる。
また、上部電極と下部電極で挟まれた可変抵抗膜材料が、多結晶構造を有する第１の電気パルス変動抵抗層とナノ結晶またはアモルファス構造のいずれかを有する第２の電気パルス変動抵抗層とで構成された記憶素子も示されている。このメモリ抵抗材料を構成する抵抗層は、印加する電気パルスの電圧やパルス幅に対応して抵抗値を変化することにより調整されたのちに抵抗変化素子として動作する（例えば、特許文献２参照）。
特開２００６−４０９４６号公報 特開２００４−３４９６８９号公報
しかしながら、上記従来の構成では、素子の微細化が困難であり、量産に十分適していないという課題があった。また、素子のリテンション特性のさらなる向上が求められていた。
本発明は、上記で説明した課題を解決し、より一層の微細化を可能とする素子構造を提案するものであり、しかも今後の一層微細化された半導体プロセスとの親和性に富み、かつ、記憶部としてのリテンション特性が向上され、安定に量産することができる不揮発性記憶素子とその製造方法を提供することを目的としている。
本発明者らは、上記目的を達成するために鋭意検討を行なった。その結果、以下のような知見が得られた。
先行特許文献で示された低抵抗層を構成する材料とは異なる材料で、抵抗変化特性に優れた低抵抗層を構成することができる材料、例えば、鉄の酸化物などからなる材料がある。このような抵抗変化特性に優れた低抵抗層だけで可変抵抗膜を構成すると、可変抵抗膜に電圧が印加された場合に、可変抵抗膜が低抵抗であるために大きい駆動電流が流れて可変抵抗膜、可変抵抗膜を挟む電極とのコンタクトおよび配線などにダメージを与えるという課題があった。また、可変抵抗膜のフォーミング電圧印加時に可変抵抗膜の抵抗値が低いと、寄生配線抵抗との抵抗の大きさの関係から可変抵抗膜にフォーミングに十分な電圧が印加されないという課題もあった。これらの課題は、可変抵抗膜の信頼性の確保という点でも重要である。
本発明は、抵抗変化特性に優れた低抵抗層に高抵抗層を組み合わせた多層の抵抗膜層を可変抵抗膜としている。このような構成とすることにより、この可変抵抗膜は適切な抵抗値を持つことにより、ダメージを与えない適切な電流を流し、かつフォーミング電圧印加時に適切な電圧が印加されることとなる。さらに、低抵抗層を可変抵抗膜に用いると隣接電極間のクロストークが課題となる場合が多いが、低抵抗層を少なくとも素子分離することによりクロストークの発生を抑えている。
かかる構成において、高抵抗層の主面の一部においてのみ低抵抗層が高抵抗層と接続されるようにすることで、素子のリテンション特性が向上することが判明した。特性が向上したのは、高抵抗層を回り込むリーク電流の影響を抑制することができるためと推察された。
なお、ここでの高抵抗層、低抵抗層とは、可変抵抗膜の積層構造間で「抵抗値」を比較した「相対的」なものである。
すなわち上記目的を達成するために、本発明の不揮発性記憶素子アレイは、複数の不揮発性記憶素子を有する不揮発性記憶素子アレイであって、それぞれの不揮発性記憶素子は、基板上に形成された下部電極と、前記下部電極の上方に形成された上部電極と、前記下部電極と前記上部電極とに挟まれた可変抵抗膜と、を備え、前記可変抵抗膜は、高抵抗層と低抵抗層とを含み、前記下部電極と前記上部電極との間に電気的パルスを印加することにより抵抗値が増加または減少する特性を有し、前記上部電極の主面の一部においてのみ前記上部電極と接続されるか、前記下部電極の主面の一部においてのみ前記下部電極と接続され、さらに、基板上に下部電極を覆うように形成された第１の層間絶縁膜を備え、前記下部電極上に前記第１の層間絶縁膜を貫通して第１のコンタクトホールが形成され、前記低抵抗層が前記第１のコンタクトホール内に形成されて隣接する不揮発性記憶素子の間で互いに分離されており、前記高抵抗層が前記第１のコンタクトホール外に前記コンタクトホールのホール径よりも大なる大きさにて形成されていることを特徴とする。
この構成により、可変抵抗膜は適切な抵抗値を持ち、適切な電流を流し、適切なフォーミング電圧を印加することができる。さらに、隣接するメモリセル間を分離してクロストークの発生を抑えた、微細化が可能な素子構造を実現することができる。第１の層間絶縁膜は隣接するメモリセルの低抵抗膜をさらに確実に分離してクロストークの発生を抑えることができ、従来のＣＭＯＳ等のプレーナプロセスの層間絶縁膜形成工程、エッチング工程および積層材料の埋込工程等との親和性をさらに図ることができる。また、高抵抗層におけるリーク電流の影響をより確実に抑制できる。なお分離とは、層間絶縁膜などにより、各素子の間で対応する層（それぞれの素子の低抵抗層など）が互いに隔てられていることをいう。
上記不揮発性記憶素子アレイにおいて、前記低抵抗層が、前記高抵抗層の主面の一部においてのみ前記高抵抗層と接続されていてもよい。
この構成により、高抵抗層におけるリーク電流の影響を抑えた、微細化が可能な素子構造を実現できる。
上記不揮発性記憶素子アレイは、前記下部電極が前記基板の主面に平行な第１の平面内において互いに平行に延びるように複数形成され、前記上部電極が前記第１の平面に平行な第２の平面内において互いに平行に延びるようにかつ前記複数の下部電極と立体交差するように複数形成され、前記複数の下部電極および前記複数の上部電極の立体交差点のそれぞれに対応して下部電極および上部電極の間に介在するように可変抵抗膜が設けられることにより、前記立体交差点のそれぞれに対応して前記不揮発性記憶素子が形成されていることを特徴とするクロスポイント型の不揮発性記憶素子アレイであってもよい。
この構成により、クロスポイント型の不揮発性記憶素子アレイにおいても、可変抵抗膜は適切な抵抗値を持ち、適切な電流を流し、適切なフォーミング電圧を印加することができる。さらに、二次元的に隣接するメモリセル間を分離してクロストークの発生を抑えた、微細化が可能な素子構造を実現することができる。
上記不揮発性記憶素子アレイにおいて、前記高抵抗層は、隣接する不揮発性記憶素子間において連続するように形成されていてもよい。
この構成により、高抵抗層におけるリーク電流の影響をより確実に抑制できる。
また、上記不揮発性記憶素子アレイにおいて、低抵抗層の抵抗率は、１×１０−３Ωｃｍ以上、２×１０−２Ωｃｍ以下である構成としてもよい。
また、上記不揮発性記憶素子アレイにおいて、高抵抗層の抵抗率は、０．１３Ωｃｍ以上、２５０Ωｃｍ以下である構成としてもよい。
これらの構成により、可変抵抗膜は適切なフォーミング電圧が印加されて、可変抵抗膜のヒステリシス発生率も高い発生率が実現できる。なお、抵抗値の変化により情報を記憶または読み出しを行うときもさらに低消費電力で行うことができる。
また、上記不揮発性記憶素子アレイにおいて、低抵抗層はＦｅ３Ｏ４を含む層である構成としてもよい。
また、上記不揮発性記憶素子アレイにおいて、高抵抗層は、Ｆｅ２Ｏ３、ＺｎＦｅ２Ｏ４、ＭｎＦｅ２Ｏ４、ＮｉＦｅ２Ｏ４からなる群より選択されたいずれか１つの材料を含む層である構成としてもよい。
これらの構成により、可変抵抗膜は適切なフォーミング電圧が印加されて、可変抵抗膜のヒステリシス発生率も高い発生率が実現できる。なお、抵抗値の変化により情報を記憶または読み出しを行うときもさらに低消費電力で行うことができる。そして、継続して動作させても高抵抗値および低抵抗値が一定の値を保持するので、さらに安定に情報を記憶または読み出しを行うことができる。
また、上記不揮発性記憶素子アレイにおいて、前記低抵抗層に埋め込まれた絶縁体からなる埋込絶縁膜をさらに備え、前記埋込絶縁膜の上面は前記高抵抗層の下面の一部と接続されており、前記埋込絶縁膜の側面および下面は前記低抵抗層で覆われている構成としてもよい。
これらの構成により、高抵抗層と低抵抗層との接触する部分を限定して動作する領域を制限することにより、さらに低電流、かつ低消費電力で動作させることができる。
また、上記目的を達成するために、本発明の不揮発性記憶素子の製造方法は、基板上に下部電極を形成する工程と、前記下部電極上に、低抵抗層と高抵抗層とを含む可変抵抗膜を形成する抵抗膜形成工程と、前記可変抵抗膜上に上部電極を形成する工程と、を備え、前記抵抗膜形成工程は、前記下部電極を覆う第１の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜を貫通する第１のコンタクトホールを前記下部電極上に形成する工程と、前記第１のコンタクトホール内に前記低抵抗層を埋め込む工程と、前記第１の層間絶縁膜および前記低抵抗層の表面を平坦化する工程とを有し、前記高抵抗層を形成する工程は、前記第１の層間絶縁膜および前記低抵抗層の表面上に前記高抵抗層を形成することを特徴とする。
この構成により、可変抵抗膜は適切な抵抗値を持ち、適切な電流を流し、適切なフォーミング電圧を印加することができる。さらに、隣接するメモリセル間を分離してクロストークの発生を抑えた、微細化が可能な素子構造を実現することができる。そして、従来のＣＭＯＳ等のプレーナプロセスの層間絶縁膜形成工程、エッチング工程および積層材料の埋込工程等との親和性をさらに図ることができる。高抵抗膜は平坦化された基板上に形成することができるので、高抵抗膜の膜厚のばらつきを低減し、即ちセルの抵抗のばらつきを抑制することができる。
また、上記不揮発性記憶素子の製造方法において、前記抵抗膜形成工程はさらに、前記低抵抗層の表面上に下面のうちの一部においてのみ前記低抵抗層と接続されるように前記高抵抗層を形成する工程を有してもよい。
この構成により、高抵抗層におけるリーク電流の影響を抑えた、微細化が可能な素子構造を実現できる。
また、上記不揮発性記憶素子の製造方法において、前記第１のコンタクトホール内に前記低抵抗層を埋め込む工程は、前記第１のコンタクトホールの底面と側面に沿って前記低抵抗層を形成する工程と、前記低抵抗層が形成された第１のコンタクトホール内に埋込絶縁膜を形成する工程とを有し、前記低抵抗層の表面上に下面のうちの一部においてのみ前記低抵抗層と接続されるように前記高抵抗層を形成する工程は、前記第１の層間絶縁膜、前記低抵抗層および前記埋込絶縁膜の表面上に前記高抵抗層を形成する工程を有する構成としてもよい。
この構成により、第１の層間絶縁膜は隣接するメモリセルの低抵抗膜をさらに確実に分離することができ、従来のＣＭＯＳ等のプレーナプロセスの層間絶縁膜形成工程、エッチング工程および積層材料の埋込工程等との親和性をさらに図ることができる。そのうえ、埋込絶縁膜により高抵抗層と低抵抗層との接触する部分を限定して、高抵抗層と低抵抗層の接触する積層部分に動作する領域を制限することにより、さらに低電流、かつ低消費電力で動作させることができる。
また、上記不揮発性記憶素子の製造方法において、前記第１の層間絶縁膜および前記低抵抗層の表面を平坦化する工程は、前記第１の層間絶縁膜および前記低抵抗層の表面と共に前記埋込絶縁膜の表面を平坦化する工程であり、前記高抵抗層を形成する工程は、前記平坦化する工程の後に成される構成としてもよい。
この構成により、高抵抗膜は平坦化された基板上に形成することができるので、高抵抗膜の膜厚のばらつきを低減し、即ちセルの抵抗のばらつきを抑制することができる。
また、上記不揮発性記憶素子の製造方法において、前記下部電極および前記上部電極はストライプ形状に形成され、前記上部電極は前記第１の層間絶縁膜および前記可変抵抗膜上において前記下部電極と交差する方向に形成される構成としてもよい。
この構成により、クロスポイント型の不揮発性記憶素子においても、二次元的に隣接するメモリセル間を分離し、さらに微細化が可能な素子構造を実現することができる。
本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。
本発明の不揮発性記憶素子およびその製造方法は、高抵抗層と低抵抗層とを少なくとも１層ずつ含む多層の抵抗膜層からなる可変抵抗膜を下部電極と上部電極とで挟んだ構成からなり、低抵抗層は少なくとも隣接する記憶部から分離されている構成となっている。このような構成とすることにより、隣接する記憶部を含むメモリセル間を確実に分離し、従来のＣＭＯＳ等のプレーナプロセスとの親和性を図る構成とすることにより、さらに微細化が可能な素子構造を実現することができる。また、記憶部となる可変抵抗膜のうち低抵抗層は分離されているので、低抵抗層が２次元的に連続している場合に較べて、高抵抗層にかかる電圧も確実に記憶部に集中させることができ低電圧動作、低消費電力動作が実現できる。
さらに、記憶部は低誘電率の絶縁膜で取り囲まれているので、配線や隣接する下部電極および上部電極からのクロストークを受けることがない。また、配線や下部電極および上部電極の間には十分な厚さの層間絶縁膜が配置されているので隣接する配線や下部電極および上部電極からの寄生容量の影響を受けることが少ない。したがって、高集積化と高い安定動作が可能な不揮発性記憶素子とその製造方法を実現するものである。
また、クロスポイント型の不揮発性記憶素子およびその製造方法においては、２次元的に隣接する記憶部を含むメモリセル間を確実に分離することができるので、上記で説明した同様の効果が実現できる。
なお、本発明の不揮発性記憶素子を使用することにより、携帯情報機器や情報家電等の電子機器が、より一層の小型化・薄型化が図れるという効果を奏する。
以下、本発明の好ましい実施の形態にかかる不揮発性記憶素子とその製造方法を、図面を参照しながら説明する。なお、図面で同じ符号が付いたものは、説明を省略する場合もある。
（第１の実施の形態）
図１から図８は、本発明の第１の実施の形態を示す図である。図１（ａ）にクロスポイント型の不揮発性記憶素子アレイ２０の構成を半導体チップの基板表面２１から見た概略構成図を示す。図１（ａ）に示すように不揮発性記憶素子アレイ２０は、基板上にストライプ状の下部電極２２と、この下部電極２２とここでは直角に交差するストライプ状の上部電極２３とが可変抵抗膜２４を挟んだ構成となっている。ここでは、例えば、８本の下部電極２２と８本の上部電極２３とが示されており、これらが交差したところは複数の記憶部２５になっている。この複数の記憶部２５（不揮発性記憶素子）は、それぞれが電気的パルスの印加により抵抗値を増加または減少する特性を有している。
図１（ｂ）は図１（ａ）の不揮発性記憶素子アレイ２０をＡ−Ａ線の断面を矢印方向から見た概略断面図を示す。図１（ｂ）に示すように、半導体チップの基板２６上に下部電極２２が形成され、下部電極２２の上部は第１の層間絶縁膜２７に覆われている。この下部電極２２上に（下部電極２２に達するように）第１の層間絶縁膜２７を貫通して形成された第１のコンタクトホール２８が構成され、可変抵抗膜２４を構成する低抵抗層２９が第１のコンタクトホール２８に埋め込まれている。さらに、第１の層間絶縁膜２７および低抵抗層２９の上には高抵抗層３０および上部電極２３が形成されて、この高抵抗層３０と低抵抗層２９とを１層ずつ含む多層の抵抗層として、可変抵抗膜２４は構成されている。なお、高抵抗層３０は上部電極２３の下部にストライプ状に形成されている。
別の言い方をすれば、不揮発性記憶素子アレイ２０は、下部電極２２が基板２６の主面に平行な第１の平面内において互いに平行に延びるように複数形成され、上部電極２３が第１の平面に平行な第２の平面内において互いに平行に延びるようにかつ複数の下部電極２２と立体交差するように複数形成され、複数の下部電極２２および複数の上部電極の立体交差点のそれぞれに対応して下部電極２２および上部電極２３の間に介在するように可変抵抗膜２４の低抵抗層２９が設けられることにより、立体交差点のそれぞれに対応して記憶部２５が形成されることで構成される。
また、図１（ｂ）に示すように、記憶部２５を構成する低抵抗層２９は、少なくとも隣接する記憶部２５から分離されている。なお、可変抵抗膜２４は、高抵抗層３０と低抵抗層２９とを少なくとも１層ずつ含む多層の抵抗膜層から構成されていればよく、図１（ｂ）の可変抵抗膜２４の構成にさらに他の抵抗層が付加されてもよい。
可変抵抗膜２４を構成する高抵抗層３０、上部電極２３および第１の層間絶縁膜２７の上には、第２の層間絶縁膜３２が高抵抗層３０および上部電極２３を覆って形成される。この第２の層間絶縁膜３２により、不揮発性記憶素子アレイ２０の記憶部２５が保護されている。
この構成により、下部電極２２および上部電極２３を介して電気的パルスが記憶部２５に印加されることにより、記憶部２５の可変抵抗膜２４の抵抗値が増加または減少する。この抵抗値の変化により情報を記憶または読み出しを行う。したがって、隣接するメモリセル間を分離し、さらに微細化が可能な素子構造を実現することができる。また、クロスポイント型の不揮発性記憶素子アレイにおいても、二次元的に隣接するメモリセル間を分離し、さらに微細化が可能な素子構造を実現することができる。
図２（ａ）は、図１（ｂ）に示したクロスポイント型の不揮発性記憶素子アレイ２０の構成単位である記憶素子アレイの一部Ｂの領域を拡大して示した概略断面図である。図２（ａ）では、例えば、３つの記憶部２５からなる記憶素子アレイを示している。なお、この３つの記憶部２５から不揮発性記憶素子アレイを構成してもよい。また、図２（ｂ）は図２（ａ）のＣの方向から見た、３つの記憶部２５からなる記憶素子アレイの概略断面図を示す。
図２（ａ）では基板２６上に下部電極２２と上部電極２３とに挟まれた可変抵抗膜２４と、この可変抵抗膜２４からなる複数の記憶部２５とが形成されている。図２（ａ）では３つの記憶部２５が形成されている。また、可変抵抗膜２４は高抵抗層３０と低抵抗層２９とを少なくとも１層ずつ含む多層の抵抗膜層から構成されており、低抵抗層２９は、少なくとも隣接する記憶部２５から分離されている構成となっている。なお、図２（ａ）で可変抵抗膜２４は、高抵抗層３０と低抵抗層２９とを１層ずつ含む２層の抵抗膜層から構成されているが、図２（ａ）の可変抵抗膜２４の構成にさらに他の抵抗層が付加されてもよい。
以上のような構成により、下部電極２２および上部電極２３を介して電気的パルスが記憶部３１に印加されることにより、記憶部３１の可変抵抗膜２４の抵抗値が増加または減少する。この抵抗値の変化により情報を記憶または読み出しを行う。
ここで、可変抵抗膜は抵抗変化特性に優れた低抵抗層だけでなく、高抵抗層を組み合わせた多層の抵抗膜層とすることにより、可変抵抗膜は適切な抵抗値を持ち、適切な電流を流し、適切なフォーミング電圧を印加することができる。さらに、記憶素子アレイとして構成する場合には、隣接するメモリセル間を分離してクロストークの発生を抑えた、微細化が可能な素子構造を実現することができる。また、従来のＣＭＯＳ等のプレーナプロセスの層間絶縁膜形成工程、エッチング工程および積層材料の埋込工程等との親和性をさらに図ることができる。
すなわち、記憶部となる可変抵抗膜のうち低抵抗層は高抵抗層と高抵抗層の主面の一部においてのみ接続されているので、低抵抗層が高抵抗層の全面に亘って接続されている場合に較べて、高抵抗層にかかる電圧も確実に記憶部に集中させることができ低電圧動作、低消費電力動作が実現できるとともに素子のリテンション特性が向上する。
記憶素子アレイとして構成する場合には、記憶部は低誘電率の絶縁膜で取り囲まれているので、２次元的に隣接する記憶部を含むメモリセル間を確実に分離することができ、配線や隣接する下部電極および上部電極からのクロストークを受けることがない。また、配線や下部電極および上部電極の間には十分な厚さの層間絶縁膜が配置されているので隣接する配線や下部電極および上部電極からの寄生容量の影響を受けることが少ない。したがって、高集積化と高い安定動作が可能な不揮発性記憶素子アレイとその製造方法を実現するものである。
また、公知構造でよくみられる、抵抗変化膜を上下電極で挟んだ構造において、抵抗変化膜と上下電極を同一にパターニングした構造（抵抗変化膜および上下電極の側壁面が同一面内に存在する構造）では、抵抗膜の側壁部にエッチングによるリーク電流が流れる層が発生し、電子の漏れによるリテンション特性が劣化するという課題が発生しやすかった。これは、電極と抵抗膜を同時にエッチングした場合には、電極の金属成分が抵抗膜の側壁に付着して、リーク電流を増加することが主な原因となっているからである。本実施形態では、下部電極２２、低抵抗層２９、高抵抗層３０の端面は同一面内には存在せず（低抵抗層２９は、下部電極２２の主面の一部においてのみ下部電極２２と接続され）、高抵抗層３０と上部電極２３の端面のみが同一面内に存在する。よって、少なくとも低抵抗層２９の端面には、電極をエッチングした時の上述の影響は一切なく、先のリテンション特性が劣化するという課題を原理的に回避できる。抵抗変化膜が、上部電極の主面の一部においてのみ上部電極と接続されるか、下部電極の主面の一部においてのみ下部電極と接続される構造を採用することで、かかる効果が得られる。
本発明の不揮発性記憶素子を使用することにより、携帯情報機器や情報家電等の電子機器が、より一層の小型化・薄型化が図れるという効果を奏する。
次に図２（ａ）の構成により、不揮発性記憶素子の動作について説明する。
図３は、図２（ａ）に示す概略断面図の構造で作製した不揮発性記憶素子の可変抵抗膜２４に電気的パルスを印加したときの抵抗値の変化を示したものである。なお、可変抵抗膜２４を形成した直後の測定開始初期では可変抵抗膜２４の抵抗値はばらつくので、可変抵抗膜２４の抵抗値がほぼ一定になる動作を行ったのちの抵抗値を示している。
下部電極２２と上部電極２３の間にパルス幅が１００ｎｓｅｃの極性が異なる２種類の電気的パルスを交互に印加すると、両電極間に挟まれた記憶部２５の可変抵抗膜２４の抵抗値が図３に示すように変化する。すなわち、図３に示すように、負電圧パルス（例えば、電圧Ｅ１、パルス幅１００ｎｓｅｃ）を印加すると抵抗値が減少して２．５×１０３Ωの低抵抗値Ｒａを示し、正電圧パルス（例えば、電圧Ｅ２、パルス幅１００ｎｓｅｃ）を印加すると抵抗値が増加して１．１×１０４Ωの高抵抗値Ｒｂを示す。
また、図４に示すように２つの異なる抵抗値ＲａまたはＲｂのうち、記憶部２５の抵抗値のどちらか一方を情報「０」とし、もう一方を情報「１」とすると抵抗値がどちらであるかで異なる情報「０」または情報「１」を読み取ることができる。図４では大きい方の抵抗値Ｒｂを情報「０」に、小さい方の抵抗値Ｒａを情報「１」に割り当てている。図４に示すように、記憶部２５の抵抗値がＲｂのときに負電圧パルスを印加すると、抵抗値Ｒａが記録されて、記憶部２５の情報は「０」から「１」に書き換えられる。また、同様に記憶部２５の抵抗値がＲａのときに正電圧パルスを印加すると、抵抗値Ｒｂが記録されて、記憶部２５の情報は「１」から「０」に書き換えられる。
この情報を読み取るときには、可変抵抗膜２４の抵抗値を変化させるときに印加する電気的パルスよりも振幅の小さい再生電圧Ｅ３を印加して、図４に示す抵抗値と対応した出力電流値が、読み取られる。この出力電流値ＩａまたはＩｂの値が抵抗値ＲａまたはＲｂに対応しているので、図４に示すように情報「０」または情報「１」が読み取られる。このようにして、下部電極２２と上部電極２３との交差する領域において、可変抵抗膜２４の一部がそれぞれ記憶部２５として動作することにより不揮発性記憶素子が動作する。
また、図１（ａ）および（ｂ）に示すように、可変抵抗膜２４がストライプ状の下部電極２２と上部電極２３とで挟まれて複数の記憶部２５を構成し、これらの記憶部２５がマトリックス状に構成されて動作するときには、クロスポイント型の不揮発性記憶素子アレイ２０が動作することとなる。
本発明の実施の形態では、抵抗変化特性に優れた低抵抗層に高抵抗層を組み合わせた多層の抵抗膜層を可変抵抗膜としている。このような構成とすることにより、この可変抵抗膜は適切な抵抗値を持つことにより、可変抵抗動作をするときの電圧が印加されてもダメージを与えない適切な電流を流し、かつフォーミング電圧印加時に適切な電圧が印加されることとなる。さらに、低抵抗層を可変抵抗膜に用いると隣接電極間のクロストークが課題となる場合が多いが、低抵抗層を少なくとも素子分離することによりクロストークの発生を抑えている。
このような構成により、動作開始初期に印加するフォーミング電圧をさらに低電圧で調整することができる。なお、抵抗値の変化により情報を記憶または読み出しを行うときも高抵抗層を組み合わせることにより、大きい電流ではなく適切に電流を流すことができるので、さらに低消費電力で動作を行うことができる。
次に本実施の形態で示した図２（ａ）の不揮発性記憶素子の製造方法について示す。図５（ａ）から図５（ｄ）並びに図６（ａ）および図６（ｂ）までは図２（ａ）に示した不揮発性記憶素子のプロセスフローを順に示している。すなわち、本実施の形態の不揮発性記憶素子の製造方法は、図５および図６に順に示すように、基板２６上に下部電極２２を形成する工程と、下部電極２２上に可変抵抗膜２４を形成する抵抗膜形成工程と、可変抵抗膜２４上に上部電極２３を形成する工程とから構成される。さらに、抵抗膜形成工程は、高抵抗層３０と低抵抗層２９とを少なくとも１層ずつ含む多層の抵抗膜層からなり、かつ低抵抗層２９は少なくとも隣接する記憶部２５間において互いに分離されている構成の可変抵抗膜２４が形成される工程である。なお、上記で述べたように可変抵抗膜２４は３層以上で構成されてもよいが、本実施の形態では、一例として高抵抗層３０と低抵抗層２９とを１層ずつ含む２層の構成の抵抗膜層で可変抵抗膜が構成される場合について説明する。
図５（ａ）に示すように、例えば、Ｓｉ材料の基板２６上にＡｌ材料からなる下部電極２２を蒸着法とエッチング法により幅０．１μｍ、厚さ０．１μｍで所定方向に伸張するように複数本形成する。さらに、ＣＶＤ法等により弗素ドープの酸化膜を第１の層間絶縁膜２７として基板２６および下部電極２２を覆って厚さ２００ｎｍとなるように堆積する。
そして、図５（ｂ）に示すように、例えば、ドライエッチング法により直径０．０８μｍの第１のコンタクトホール２８が下部電極２２上に第１の層間絶縁膜２８を貫通して０．１２μｍの間隔で形成される。この第１のコンタクトホール２８は、遷移金属の酸化膜材料をスパッタ法により供給することで、例えば、Ｆｅ３Ｏ４からなる低抵抗材料で埋め込まれた低抵抗層２９を形成し、この材料は図５（ｂ）に示すように第１の層間絶縁膜２７上にも層状に堆積する。
次に、図５（ｃ）に示すように、第１の層間絶縁膜２７上に積層された低抵抗層２９はＣＭＰ（化学的機械的研磨）技術を用いて第１の層間絶縁膜２７の表面が露出するまで除去されて、第１のコンタクトホール２８の中に積層されたものだけが残される。そして、図５（ｄ）に示すようにＣＭＰ技術により平坦化された低抵抗層２９および第１の層間絶縁膜２７上に、例えば、厚さ１０ｎｍのＦｅ２Ｏ３材料からなる高抵抗層３０がスパッタ法により形成されたのち、Ａｌ材料からなる上部電極２３が、例えば蒸着法により厚さ０．１μｍで高抵抗層３０の上部に形成される。
そして、図６（ａ）に示すようにストライプ状の上部電極２３が幅０．１μｍ、間隔０．１μｍで下部電極２２と直角に交差するようにフォトリソグラフィにより形成されたのち、ストライプ状の上部電極２３をマスクとして高抵抗層３０も、例えばドライエッチングにより、幅０．１μｍ、間隔０．１μｍでストライプ状に形成される。
さらに、図６（ｂ）に示すように高抵抗層３０および上部電極２３を覆って第１の層間絶縁膜２７上に第２の層間絶縁膜３２が、例えばＣＶＤ法等により弗素ドープの酸化膜として０．３μｍの厚さに形成される。
また、図７に図６（ｂ）のＤの方向から見た本実施の形態の不揮発性記憶素子アレイの概略断面図について示す。高抵抗層３０および上部電極２３がストライプ状に形成されて下部電極２５と直角に交差して、クロスポイント型の不揮発性記憶素子アレイが形成されていることがわかる。
ところで、第１のコンタクトホール２８に低抵抗層２９だけでなく高抵抗層３０も埋め込んで形成して、低抵抗層２９および高抵抗層３０がともに分離された構成としてもよい。この構成の不揮発性記憶素子の製造方法は、図８（ａ）から図８（ｄ）および図９（ａ）から図９（ｄ）に順にプロセスフローとして示される。
図８（ａ）から（ｃ）は図５（ａ）から（ｃ）と同様に形成されるので説明を省略する。図８（ｃ）は図５（ｃ）と同様に基板２６上にストライプ状の下部電極２２が形成されて、下部電極２２を覆って積層された第１の層間絶縁膜２７の下部電極２２上の第１のコンタクトホール２８の中に低抵抗層２９が積層されて埋め込まれている。
次に、ＣＭＰ技術またはドライエッチング技術を用いて第１のコンタクトホール２８の上部の低抵抗層２９の一部を除去し、図８（ｄ）に示すように１０ｎｍの深さの凹部を形成する。さらに、図９（ａ）に示すようにこの凹部を埋めて、凹部を覆い第１の層間絶縁膜２７の上に、例えばスパッタ法でＦｅ２Ｏ３材料を供給することにより、高抵抗膜３０が積層される。この高抵抗膜３０は、ＣＭＰ技術により第１のコンタクトホール２８の中の凹部には埋め込んで残し、第１の層間絶縁膜２７上は除去するように図９（ｂ）に示すような断面形状に形成される。
そして、図９（ｃ）に示すように上部電極２３が、例えば蒸着法により第１の層間絶縁膜２７および高抵抗膜３０の上に蒸着されたのち、高抵抗膜３０を覆い下部電極２２と直角に交差するようにストライプ状に形成される。このときの上部電極の幅は０．１μｍ、間隔０．１μｍ、厚さ０．１μｍである。さらに、図９（ｄ）に示すように上部電極２３および第１の層間絶縁膜２７の上部は、例えばＣＶＤ法等により弗素ドープの酸化膜からなる０．３μｍの厚さの第２の層間絶縁膜３２が形成される。
このように図８および図９に示したプロセスフローにより、低抵抗層２９と高抵抗層３０がともに第１のコンタクトホール２８の中に埋め込まれて分離した可変抵抗膜２４からなる不揮発性記憶素子が製作される。
以上のプロセスフローにより、不揮発性記憶素子アレイ２０が製造される。この製作プロセスにより、図６（ｂ）、図７または図９（ｄ）に示す可変抵抗膜２４の一部を含む記憶部２５は、可変抵抗膜２４が下部電極２２と上部電極２３とに挟まれた部分に限定され、かつ第１の層間絶縁膜２７で分離された低抵抗層２９が配置された部分に限定される。低抵抗層２９は、下部電極２２上の第１の層間絶縁膜２７を貫通した第１のコンタクトホール２８の中に作製される。したがって、製作プロセスのプロセスルールでの最小サイズにまで微細化できる。また、下部電極２２と上部電極２３は第１および第２の層間絶縁膜中に作製されるので、不揮発性記憶素子アレイの記憶部以外の機能を担う部位と同じマスクプロセス（例えば、ＣＭＯＳのプロセス）で製作できる。さらに、可変抵抗膜２４の成膜、すなわち、低抵抗層２９および高抵抗層３０の作製は通常の半導体のプレーナプロセスプロセスを用いることができる。また、各層の作製工程の前にＣＭＰ技術を用いて表面を平坦化するので、各層の間の密着性や電気的な接続が良好となる。
したがって、隣接するメモリセル間を分離し、さらに微細化が可能な素子構造を実現することができる。また、クロスポイント型の不揮発性記憶素子アレイにおいても、二次元的に隣接するメモリセル間を分離し、さらに微細化が可能な素子構造を実現することができる。さらに、第１の層間絶縁膜は隣接するメモリセルの低抵抗膜を確実に分離することができ、従来のＣＭＯＳ等のプレーナプロセスの層間絶縁膜形成工程、エッチング工程および積層材料の埋込工程等との親和性を図ることができる。
このようなプロセスフローにより作製した不揮発性記憶素子の動作特性について次に示す。図１０は本実施の形態における不揮発性記憶素子の動作特性を示す図である。作製した不揮発性記憶素子の下部電極と上部電極との間に、極性の異なる電気的パルスを交互に印加して抵抗値の変化を見たものである。電気的パルスは、パルス幅がどちらも１００ｎｓｅｃで、＋３．１Ｖの正電圧パルスと−２．１Ｖの負電圧パルスを交互に印加している。
図１０に示すように初回のパルス印加から３００回程度までは抵抗値が安定しないが、３００回を超えると高抵抗値Ｒｂは１１ＫΩ、低抵抗値は２．５ＫΩにほぼ安定していることがわかる。しかも、パルス幅が１００ｎｓｅｃで電圧が±３．３Ｖ以下と高速低電圧動作を実現している。このような高速動作が実現していることは、低抵抗層に高抵抗層を接続させたことにより可変抵抗膜に十分な電圧が印加されるようになったことによる効果と考えられる。
図１１は可変抵抗膜の高抵抗層および低抵抗層の層厚を変化させて積層したときの積層構造のＦＴ−ＩＲスペクトルを示す。高抵抗層はＦｅ２Ｏ３を低抵抗層はＦｅ３Ｏ４を抵抗材料として使用している。いずれの積層構造も、γＦｅ２Ｏ３とＦｅ３Ｏ４のスペクトルが観察されている。したがって、このように積層した層の厚さが薄い場合でも、十分に高抵抗層と低抵抗層が分離して積層されていることがわかる。したがって、極性の異なる電気的パルスを印加することにより、抵抗値が安定に高抵抗値および低抵抗値をとることができる。この安定な抵抗値変化については、可変抵抗膜を構成する層でのＦｅイオンの配位や空格子などの状態が電気的パルスの印加により変化していることによると考えられる。
ところで、高抵抗層および低抵抗層からなる可変抵抗膜が下部電極および上部電極により挟み込まれている領域をセル（Ｃｅｌｌ）とする。また、初期抵抗が異なる、すなわち電極径の大きさが異なるセルが、電気的パルスを印加されるごとに低抵抗値と高抵抗値とを確実にとることができる状態をヒステリシスが発生した状態とする。このときに、セルの電極径の大きさが異なるものを異なるロットとして、各ロット内の多数のセルのうちヒステリシスが発生した状態のセルの割合を百分率で示したものは、ヒステリシス発生率として数値化される。図１２は、セルの電極径の大きさを横軸にヒステリシス発生率を縦軸にして、その依存性を調べたものである。なお、電極の形状は正方形であり、図ではその正方形の一辺の長さを「セルの大きさ」とした。ここで、従来構成とは、低抵抗層の１層のみからなる可変抵抗膜の構成である。図１２より、従来の構成ではヒステリシス発生率が５０％以下であるのに対して、本実施の構成（図２のような構成）では電極径が１．５μｍ以下のサイズの領域でヒステリシス発生率が１００％となっており、安定に動作していることがわかる。
図１３は可変抵抗膜を０．５μｍ角の面積に形成したセル（Ｃｅｌｌ）を準備して、このセルの初期の抵抗値とヒステリシス発生率の関係を示した図である。図１３で用いた抵抗素子は可変抵抗膜が高抵抗層と低抵抗層で構成されていて膜厚がトータル膜厚が１００ｎｍで、高抵抗層の厚さが可変抵抗膜の厚さの５％での測定値を表している。また、図中の△、○、●、■は、高抵抗層膜に様々な抵抗率を有する材料を採用した場合に、各ロットのデータをまとめたものである。
図１３より、セル抵抗が１０Ωから１００Ωの領域では、セル抵抗が高くなると、ヒステリシス発生率が上昇する傾向が観測される。これは、寄生の配線抵抗の影響が小さくなり、可変抵抗膜に十分の電圧が印加されるためである。一方、セル抵抗が１０００Ω以上になると、ヒステリシス発生率は減少に転じる。これは可変抵抗膜が絶縁体に近い特性を示すために、電流が流れにくくなり、可変抵抗膜に十分なエネルギーが付与されずに、抵抗変化しにくくなる傾向が強まるものと思われる。
図１３で抵抗変化しやすい、しにくいという尺度をヒステリシス発生率で５０％を基準とすると、図から読み取ると、抵抗変化しやすいセルの初期抵抗値は２５Ωから５０，０００Ωである。
ここで、可変抵抗膜に印加した電圧はほとんど高抵抗層に印加されると仮定すると、初期抵抗値が２５Ωを示す場合の高抵抗層の抵抗率ρLは、
ρL［Ωcm］＝(セル抵抗)×（面積）÷（膜厚）
＝25［Ω］×(0.5×10-4［cm］×0.5×10-4［cm］)／（5×10-7［cm］）
＝0.125［Ωcm］
また、初期抵抗値が50000Ωを示す場合の高抵抗層の抵抗率ρHは、
ρH［Ωcm］＝(セル抵抗)×（面積）÷（膜厚）
＝50000［Ω］×(0.5×10-4［cm］×0.5×10-4［cm］)／（5×10-7［cm］）
＝250［Ωcm］
以上より本実施の形態のようにＦｅ２Ｏ３を高抵抗層に用いた場合には、抵抗率はこの材料の下限値で決まり、高抵抗層の抵抗率の範囲は、０．１３Ωｃｍ以上、２５０Ωｃｍ以下が好ましい。
なお、本実施の形態では、低抵抗層の材料はＦｅ３Ｏ４を使用したが、同様の特性を示すものであれば遷移金属の酸化物などを使用してもよい。また、低抵抗層の抵抗率は１×１０−３Ωｃｍ以上、２×１０−２Ωｃｍ以下のものを用いることが望ましい。この抵抗率の範囲は、低抵抗層材料のＦｅ３Ｏ４が結晶構造として逆スピネル構造をとると考えられるときの抵抗率としている。
また、本実施の形態では、高抵抗層の材料はＦｅ２Ｏ３を使用したが、同様の特性を示すものであれば遷移金属の酸化物、例えば、ＺｎＦｅ２Ｏ４、ＭｎＦｅ２Ｏ４およびＮｉＦｅ２Ｏ４などのスピネル構造酸化物を使用してもよい。また、高抵抗層の抵抗率は０．１３Ωｃｍ以上、２５０Ωｃｍ以下のものを用いることが望ましい。この抵抗率の範囲は、高抵抗層材料のＦｅ２Ｏ３などが結晶構造として逆スピネル構造をとると考えられるときの抵抗率としている。
なお、配線材料としてＡｌやＷを用いたが半導体プロセスで用いられるＰｔやＣｕを用いてもよい。
なお、電極材料としてＷを用いたが、他の電極材料であるＣｕ、Ｐｔ、Ａｌ、ＴｉＮ、ＴａＮおよびＴｉＡｌＮ等を用いてもよい。
（第２の実施の形態）
図１４は本発明の第２の実施の形態を示す概略断面図である。
図１４では、基板２６上に下部電極２２と上部電極２３とに挟まれた可変抵抗膜３６と、この可変抵抗膜３６からなる複数の記憶部３５（不揮発性記憶素子）とが形成されている。図１４では３つの記憶部３５が形成されている。また、可変抵抗膜３６は高抵抗層３７と低抵抗層３８とを少なくとも１層ずつ含む多層の抵抗膜層から構成されており、低抵抗層３８は、少なくとも隣接する記憶部３５から分離されている構成となっている。本実施の形態が第１の実施の形態と異なるのは、高抵抗層３７と低抵抗層３８との接続の仕方が異なっており、低抵抗層の内部に上部電極と接する埋込絶縁膜が埋め込まれるように形成され、低抵抗層が埋込絶縁膜を取り囲むように環状に高抵抗層と接することで、高抵抗層はその下面のうちの一部においてのみ低抵抗層と接続される構成となっている。図１４に示すように、高抵抗層３７は断面形状が平坦な面で低抵抗層３８と接触するのに対して、低抵抗層３８は断面形状がコの字を９０度回転させた面（コップに例えればその上端面）で高抵抗層３７に接触している。すなわち、図１４に示すように、この埋込絶縁膜３９の上面は高抵抗層３７の下面で覆われ、埋込絶縁膜３９の側面および下面は低抵抗層３８で覆われた構成となっている。なお、図１４で可変抵抗膜３６は、高抵抗層３７と低抵抗層３８とを１層ずつ含む２層の抵抗膜層から構成されているが、図１４の可変抵抗膜３６の構成にさらに他の抵抗層が付加されてもよい。
このような構成により、下部電極２２および上部電極２３を介して電気的パルスが記憶部３５に印加されることにより、記憶部３５の可変抵抗膜３６の抵抗値が増加または減少する。この抵抗値の変化により情報を記憶または読み出しを行う。
ところで、図１４に示された不揮発性記憶素子を作製するときは、図１５および図１６に示したプロセスフローにより作製する。
図１５（ａ）は図５（ａ）と同じであるので説明を省略する。図１５（ｂ）は図１５（ａ）の第１の層間絶縁膜２７を貫通する直径０．０８μｍの第１のコンタクトホール４０を下部電極２２上に形成して、例えばＣＶＤ法やメッキにより低抵抗層３８を形成したものである。低抵抗層３８は、例えばＦｅ３Ｏ４の材料からなり、第１のコンタクトホール４０の側面と底面に各面に沿って３０ｎｍの厚さで積層している。第１のコンタクトホール４０の中には穴４１が形成されていることがわかる。
そして、ＣＭＰ技術を用いて第１のコンタクトホール４０の中以外の第１の層間絶縁膜２７上の低抵抗層３８がエッチバックされて図１５（ｃ）に示す断面構造が実現される。さらに、ＣＶＤ法等により弗素ドープの埋込絶縁膜３９が穴４１を埋めて第１の層間絶縁膜２７上に０．３μｍの厚さに積層される。ＣＭＰ技術により第１の層間絶縁膜２７上の埋込絶縁膜３９を除去して基板２６の表面を図１６（ａ）に示すように平坦化する。さらに、図１６（ｂ）に示すように、第１の層間絶縁膜２７、低抵抗層３８および埋込絶縁膜３９の上部に高抵抗層３７および上部電極２３が順に図５（ｄ）に示したプロセスと同様に積層される。図６で示したプロセスと同様に高抵抗層３７および上部電極２３は下部電極２２と直角に交差してストライプ状に形成され、図１６（ｃ）に示すように第２の層間絶縁膜３２で覆われて保護される。なお、可変抵抗膜３６は低抵抗層３８および高抵抗層３７を含む多層の抵抗膜層で構成される。
これらの構成により、高抵抗層と低抵抗層との接触する部分を限定して動作する領域を制限することにより、さらに低電流、かつ低消費電力で動作させることができる。したがって、第１の実施の形態で示したように製作プロセスのプロセスルールでの最小サイズにまで微細化できる。また、下部電極２２と上部電極２３は第１および第２の層間絶縁膜中に作製されるので、不揮発性記憶素子アレイの記憶部以外の機能を担う部位と同じマスクプロセス（例えば、ＣＭＯＳのプロセス）で製作できる。さらに、可変抵抗膜３６の成膜、すなわち、低抵抗層３８および高抵抗層３７の作製は通常の半導体のプレーナプロセスを用いることができる。また、各層の作製工程の前にＣＭＰ技術を用いて表面を平坦化するので、各層の間の密着性や電気的な接続が良好となる。
したがって、隣接するメモリセル間を分離し、さらに微細化が可能な素子構造を実現することができる。また、クロスポイント型の不揮発性記憶素子アレイにおいても、二次元的に隣接するメモリセル間を分離し、さらに微細化が可能な素子構造を実現することができる。さらに、第１の層間絶縁膜は隣接するメモリセルの低抵抗膜を確実に分離することができ、従来のＣＭＯＳ等のプレーナプロセスの層間絶縁膜形成工程、エッチング工程および積層材料の埋込工程等との親和性を図ることができる。
本実施形態においても、第１の実施の形態と同様の効果が得られることは言うまでもない。
（第３の実施の形態）
図１７は本発明の第３の実施の形態を示す概略断面図である。本実施の形態は、基本構成は上述した第２の実施形態と同様であるが、高抵抗層４３が第１のコンタクトホール４０の中に埋め込まれた構成である点が第２の実施の形態の構成とは異なっている。図１７で基板２６上に下部電極２２と上部電極２３とに挟まれた可変抵抗膜３６と、この可変抵抗膜３６からなる複数の記憶部３５（不揮発性記憶素子）とが形成されている。図１７では３つの記憶部３５が形成されている。また、可変抵抗膜３６は高抵抗層４３と低抵抗層３８とを少なくとも１層ずつ含む多層の抵抗膜層から構成されており、低抵抗層３８は、少なくとも隣接する記憶部３５から分離されている構成となっている。本実施の形態は第２の実施の形態と同様に、高抵抗層４３と低抵抗層３８との接続の仕方が第１の実施の形態と異なっており、高抵抗層４３が第１のコンタクトホール４０の中の凹部４２に埋め込まれ、第１のコンタクトホール４０内で高抵抗層と低抵抗層とが接続された構成となっている。
図１７に示すように、高抵抗層４３は断面形状が平坦な面で低抵抗層３８と接触するのに対して、低抵抗層３８は断面形状がコの字を９０度回転させた面（コップに例えればその上端面）で高抵抗層３７に接触している。すなわち、図１７に示すように、この埋込絶縁膜３９の上面は高抵抗層４３の下面で覆われ、埋込絶縁膜３９の側面および下面は低抵抗層３８で覆われた構成となっている。なお、図１７で可変抵抗膜３６は、高抵抗層４３と低抵抗層３８とを１層ずつ含む２層の抵抗膜層から構成されているが、図１０の可変抵抗膜３６の構成にさらに他の抵抗層が付加されてもよい。
このような構成により、下部電極２２および上部電極２３を介して電気的パルスが記憶部３５に印加されることにより、記憶部３５の可変抵抗膜３６の抵抗値が増加または減少する。この抵抗値の変化により情報の記憶または読み出しを行う。
ところで、図１７に示された不揮発性記憶素子を作製するときは、図１８および図１９に示したプロセスフローにより作製する。
第２の実施の形態で示した図１５（ａ）から（ｄ）および図１６（ａ）は、本実施の形態においても同様のプロセスフローとして図１８（ａ）から（ｄ）に示しているが、説明は重複するので省略する。図１９（ａ）では第２の実施の形態と異なり、図１８（ｄ）において第１のコンタクトホール４０に埋め込まれた低抵抗層３８および埋込絶縁膜３９の一部をＣＭＰ技術またはドライエッチングにより除去し、第１のコンタクトホール４０の上部に深さ１０ｎｍの凹部４２を形成している。このようにした基板２６の表面に凹部４２を埋め込んで第１の層間絶縁膜２７の上に高抵抗層３７が厚さ１５０ｎｍで積層される。
そして、ＣＭＰ技術により、第１の層間絶縁膜２７の表面の高抵抗層を除去して高抵抗層３７は凹部４２にのみ残るように、図１９（ｂ）に示すように基板２６の表面が平坦化される。この高抵抗層３７および第１の層間絶縁膜２７の上に上部電極２３を形成したのち第１の実施の形態の図９（ｃ）および（ｄ）で示したように、上部電極２３は図１９（ｃ）に示すように下部電極２２と直角に交差してストライプ状に形成される。そして、図１９（ｄ）に示すように第２の層間絶縁膜３２で覆われて保護される。なお、可変抵抗膜３６は低抵抗層３８および高抵抗層３７を含む多層の抵抗膜層で構成される。
これらの構成により、高抵抗層と低抵抗層との接触する部分を限定して動作する領域を制限することにより、さらに低電流、かつ低消費電力で動作させることができる。したがって、第１の実施の形態で示したように製作プロセスのプロセスルールでの最小サイズにまで微細化できる。また、下部電極２２と上部電極２３は第１および第２の層間絶縁膜中に作製されるので、不揮発性記憶素子アレイの記憶部以外の機能を担う部位と同じマスクプロセス（例えば、ＣＭＯＳのプロセス）で製作できる。さらに、可変抵抗膜３６の成膜、すなわち、低抵抗層３８および高抵抗層３７の作製は通常の半導体のプレーナプロセスを用いることができる。また、各層の作製工程の前にＣＭＰ技術を用いて表面を平坦化するので、各層の間の密着性や電気的な接続が良好となる。
したがって、隣接するメモリセル間を分離し、さらに微細化が可能な素子構造を実現することができる。また、クロスポイント型の不揮発性記憶素子アレイにおいても、二次元的に隣接するメモリセル間を分離し、さらに微細化が可能な素子構造を実現することができる。さらに、第１の層間絶縁膜は隣接するメモリセルの低抵抗膜を確実に分離することができ、従来のＣＭＯＳ等のプレーナプロセスの層間絶縁膜形成工程、エッチング工程および積層材料の埋込工程等との親和性を図ることができる。
本実施形態においても、第１の実施の形態と同様の効果が得られることは言うまでもない。
なお、第２の実施の形態および第３の実施の形態で説明した不揮発性記憶素子の構造は、図１で示したクロスポイント型の構造であっても、もちろん適用ができ、同様の効果が得られることとなる。
さらに、第１の実施の形態、第２の実施の形態および第３の実施の形態で説明した不揮発性記憶素子の構造では、上部電極と下部電極の間に可変抵抗膜が直接それぞれの電極に接するように配置されているが、可変抵抗膜と上部電極との間または可変抵抗膜と下部電極との間に、クロスポイント構造のメモリセル選択素子となるダイオード素子が配置されていてもかまわない。このとき、ダイオード素子は、ある電流以上で抵抗膜の抵抗値が変化し、ある電流以下では抵抗膜の抵抗値が変化しないように制御するという意味で、スイッチング素子のように機能する。また、上部電極と下部電極が配線を兼用する構造となっているが、これらが別々に形成され、電極と配線との間にダイオード素子を配する構造であってもかまわない。ダイオード素子を間に含んだ構造でも、本願の発明の効果を十分得ることができる。
（素子構造とリテンション特性の関係）
低抵抗層、高抵抗層の分離の有無の違いがリテンション特性に及ぼす影響を実験にて確認した。その実験結果を図２０に示す。横軸に素子構造の模式的な断面図を示す。（ａ）隣接する記憶素子間で高抵抗層、低抵抗層が共通のもの（高抵抗層、低抵抗層ともに分離無し）、（ｂ）低抵抗層のみ分離されているもの、（ｃ）高抵抗層、低抵抗層ともに分離されているサンプル、を比較する。高抵抗層としてはＦｅ２Ｏ３、低抵抗層としてはＦｅ３Ｏ４を用いた。縦軸には、その素子構造を持つサンプルを高い抵抗値（ＨＲ）にセットし（初期抵抗）、８５℃で保持した場合のリテンション平均時間を示す。ここでのリテンション時間とは、初期抵抗の５０％に減衰するまでの時間としている。
図２０から明らかなように、低抵抗層のみを分離した構造において、データ保持時間が２００時間と長く、特に優れていることが分かった。これは電子の多い低抵抗層を分離することで、素子のアクティブ領域から外側に電子が拡散することを防止し、抵抗が変動するのを防止できるからと考えられる。また、低抵抗層、高抵抗層ともに分離したものについてはデータ保持時間が１．５時間と極めて短かった。これは高抵抗層、低抵抗層をドライエッチングで形成する場合に、ドライエッチング時にその端面に酸素が欠乏した層が発生するためと考えられる。これによりリーク電流のパスができ、リテンション特性が劣化するものと考えられるからである。
以上の実験結果から、特に低抵抗層のみを分離する素子構造（低抵抗層が高抵抗層の主面の一部でのみ接する構成）がリテンション特性の向上につながる知見を得、本願の発明の効果を実証した。
なお、上述の実験では、分離されていない層は、隣接する素子との間で連続するように構成した。しかし、分離されていない層が隣接する素子との間で連続する必要は必ずしもない。高抵抗層を分離せず、低抵抗層を分離した構成においてリテンション特性が向上したのは、高抵抗層の周縁部が劣化することで生じるリーク電流の影響が抑制されるためであると推察される。よって、例えば、高抵抗層の下面が低抵抗層の上面よりも面積が大きく、高抵抗層の周縁部が低抵抗層の上面（低抵抗層が形成されているコンタクトホール）からはみ出しているような構成であれば、電流は高抵抗層の中央部を通って低抵抗層に達する。かかる構成でも、端面において劣化した部分（例えば、高抵抗層の酸素原子が周囲に移動して抵抗値が低下した部分）の影響を受けにくくなり、リテンション特性が向上することが推察される。
本実験例では、エッチングによる素子の分離を用いた。低抵抗層、高抵抗層ともに分離した構成では、周縁部がドライエッチングで劣化してリテンション特性が劣化したものと考えられる。これに対して、図９のようにコンタクトホールの内部に低抵抗層および高抵抗層を積層する場合には、ドライエッチングによる劣化は生じない。よって、図９のような構成でも、高抵抗層と低抵抗層を設けた上で低抵抗層を素子分離するという構成がもたらす効果（低電圧による高速動作とクロストーク抑制）は十分に得られる。ただし、周縁部の劣化が問題になる場合には、本実験例のように高抵抗層の主面の一部においてのみ低抵抗層が接続されるような構成とすることが好ましい。
上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。
本発明は、高集積化を実現する大容量の不揮発性記憶素子とその製造方法を提供するものであり、携帯情報機器や情報家電等の電子機器の小型化・薄型化に有用である。
図１は、本発明の第１の実施の形態における不揮発性記憶素子を示す図で、（ａ）はクロスポイント型の不揮発性記憶素子の構成を基板表面から見た概略構成図、（ｂ）は（ａ）のＡ−Ａ線の断面を矢印方向から見た概略断面図である。 図２は、図１（ｂ）の不揮発性記憶素子の一部Ｂを拡大して示した概略断面図で、（ａ）はＡ−Ａ線の断面を矢印方向から見た概略断面図、（ｂ）は（ａ）のＣの方向から見た概略断面図である。 図３は、本発明の第１の実施の形態における不揮発性記憶素子の抵抗値の変化を示す模式図である。 図４は、２つの異なる抵抗値と情報「０」、情報「１」の関係を示す図である。 図５（ａ）から図５（ｄ）は、本発明の第１の実施の形態で用いた不揮発性記憶素子の製造方法を示す工程断面図である。 図６（ａ）、図６（ｂ）は、本発明の第１の実施の形態で用いた不揮発性記憶素子の製造方法を示す工程断面図である。 図７は、図６（ｂ）のＤの方向から見た本発明の第１の実施の形態で用いた不揮発性記憶素子の製造方法を示す工程断面図である。 図８（ａ）から図８（ｄ）は、本発明の第１の実施の形態で用いた高抵抗層を埋め込んだ不揮発性記憶素子の製造方法を示す工程断面図である。 図９（ａ）から図９（ｄ）は、本発明の第１の実施の形態で用いた高抵抗層を埋め込んだ不揮発性記憶素子の製造方法を示す工程断面図である。 図１０は、本発明の第１の実施の形態における不揮発性記憶素子の動作特性を示す図である。 図１１は、可変抵抗膜の積層構造のＦＴ−ＩＲスペクトルを示す図である。 図１２は、本発明の第１の実施の形態における不揮発性記憶素子のヒステリシス発生率を示す図である。 図１３は、本発明の第１の実施の形態における不揮発性記憶素子のセルの初期の抵抗値とヒステリシス発生率の関係を示した図である。 図１４は、本発明の第２の実施の形態における不揮発性記憶素子を示す概略断面図である。 図１５（ａ）から図１５（ｄ）は、本発明の第２の実施の形態で用いた不揮発性記憶素子の製造方法を示す工程断面図である。 図１６（ａ）から図１６（ｃ）は、本発明の第２の実施の形態で用いた不揮発性記憶素子の製造方法を示す工程断面図である。 図１７は、本発明の第３の実施の形態における不揮発性記憶素子を示す概略断面図である。 図１８（ａ）から図１８（ｄ）は、本発明の第３の実施の形態で用いた不揮発性記憶素子の製造方法を示す工程断面図である。 図１９（ａ）から図１９（ｄ）は、本発明の第３の実施の形態で用いた不揮発性記憶素子の製造方法を示す工程断面図である。 図２０は、リテンション特性の素子構造依存性を示したグラフである。 図２１は、従来の不揮発性記憶素子の要部断面図である。
２０ 不揮発性記憶素子アレイ
２１ 基板表面
２２，２２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅ，２２ｆ，２２ｇ，２２ｈ 下部電極
２３，２３ａ，２３ｂ，２３ｃ，２３ｄ，２３ｅ，２３ｆ，２３ｇ，２３ｈ 上部電極
２４，３６ 可変抵抗膜
２５，３５ 記憶部（不揮発性記憶素子）
２６ 基板
２７ 第１の層間絶縁膜
２８，４０ 第１のコンタクトホール
２９，３８ 低抵抗層
３０，３７，４３ 高抵抗層
３２ 第２の層間絶縁膜
３９ 埋込絶縁膜
４１ 穴
４２ 凹部
すなわち上記目的を達成するために、本発明の不揮発性記憶素子アレイは、情報を記憶するための複数の不揮発性記憶素子を有する不揮発性記憶素子アレイであって、それぞれの不揮発性記憶素子は、基板上に形成された下部電極と、前記下部電極の上方に形成された上部電極と、前記下部電極と前記上部電極とに挟まれた可変抵抗膜と、を備え、前記可変抵抗膜は、高抵抗層と低抵抗層とを含み、前記下部電極と前記上部電極との間に電気的パルスを印加することにより抵抗値が増加または減少する特性を有し、前記上部電極の主面の一部においてのみ前記上部電極と接続されるか、前記下部電極の主面の一部においてのみ前記下部電極と接続され、さらに、基板上に下部電極を覆うように形成された第１の層間絶縁膜を備え、前記下部電極上に前記第１の層間絶縁膜を貫通して第１のコンタクトホールが形成され、前記低抵抗層が前記第１のコンタクトホール内に形成されて隣接する不揮発性記憶素子の間で互いに分離されており、前記高抵抗層が前記第１のコンタクトホール外に前記コンタクトホールのホール径よりも大なる大きさにて形成され、前記可変抵抗膜は、前記下部電極と前記上部電極との間に極性の異なる２種類の電気的パルスが印加されることにより、前記電気的パルスの極性に応じて抵抗値が増加または減少し、この抵抗値によって前記情報を記憶するように構成されていることを特徴とする。
また、上記目的を達成するために、本発明の不揮発性記憶素子の製造方法は、情報を記憶するための不揮発性記憶素子であって、基板上に形成された下部電極と、前記下部電極の上方に形成された上部電極と、前記下部電極と前記上部電極とに挟まれた可変抵抗膜と、を備え、前記可変抵抗膜は、前記下部電極と前記上部電極との間に極性の異なる２種類の電気的パルスが印加されることにより、前記電気的パルスの極性に応じて抵抗値が増加または減少し、この抵抗値によって前記情報を記憶するように構成された不揮発性記憶素子の製造方法であって、基板上に下部電極を形成する工程と、前記下部電極上に、低抵抗層と高抵抗層とを含む可変抵抗膜を形成する抵抗膜形成工程と、前記可変抵抗膜上に上部電極を形成する工程と、を備え、前記抵抗膜形成工程は、前記下部電極を覆う第１の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜を貫通する第１のコンタクトホールを前記下部電極上に形成する工程と、前記第１のコンタクトホール内に前記低抵抗層を埋め込む工程と、前記第１の層間絶縁膜および前記低抵抗層の表面を平坦化する工程とを有し、前記高抵抗層を形成する工程は、前記第１の層間絶縁膜および前記低抵抗層の表面上に前記高抵抗層を形成することを特徴とする。

Claims (21)

  1. 複数の不揮発性記憶素子を有する不揮発性記憶素子アレイであって、
    それぞれの不揮発性記憶素子は、
    基板上に形成された下部電極と、
    前記下部電極の上方に形成された上部電極と、
    前記下部電極と前記上部電極とに挟まれた可変抵抗膜と、を備え、

    前記可変抵抗膜は、
    高抵抗層と低抵抗層とを含み、
    前記下部電極と前記上部電極との間に電気的パルスを印加することにより抵抗値が増加または減少する特性を有し、
    前記上部電極の主面の一部においてのみ前記上部電極と接続されるか、前記下部電極の主面の一部においてのみ前記下部電極と接続され、
    前記低抵抗層は、隣接する不揮発性記憶素子の間で互いに分離されていることを特徴とする、不揮発性記憶素子アレイ。

  2. 前記低抵抗層が、前記高抵抗層の主面の一部においてのみ前記高抵抗層と接続されている、請求項１に記載の不揮発性記憶素子アレイ。
  3. 前記下部電極が前記基板の主面に平行な第１の平面内において互いに平行に延びるように複数形成され、
    前記上部電極が前記第１の平面に平行な第２の平面内において互いに平行に延びるようにかつ前記複数の下部電極と立体交差するように複数形成され、
    前記複数の下部電極および前記複数の上部電極の立体交差点のそれぞれに対応して下部電極および第２の電極の間に介在するように可変抵抗膜が設けられることにより、

    前記立体交差点のそれぞれに対応して請求項１に記載の不揮発性記憶素子が形成されていることを特徴とするクロスポイント型の、請求項１に記載の不揮発性記憶素子アレイ。
  4. 前記高抵抗層は、隣接する不揮発性記憶素子間において連続するように形成されていることを特徴とする請求項１に記載の不揮発性記憶素子アレイ。
  5. 基板上に下部電極を覆うように形成された第１の層間絶縁膜を備え、
    前記下部電極上に前記第１の層間絶縁膜を貫通して第１のコンタクトホールが形成され、
    前記低抵抗層が前記第１のコンタクトホール内に形成されていることを特徴とする請求項１に記載の不揮発性記憶素子アレイ。
  6. 前記高抵抗層が前記第１のコンタクトホール内に形成されていることを特徴とする請求項５に記載の不揮発性記憶素子アレイ。
  7. 前記第１の層間絶縁膜の厚み方向から見て前記高抵抗層が前記第１のコンタクトホールからはみ出すように形成されていることを特徴とする請求項５に記載の不揮発性記憶素子アレイ。
  8. 前記低抵抗層の抵抗率は、１×１０−３Ωｃｍ以上、２×１０−２Ωｃｍ以下であることを特徴とする請求項１に記載の不揮発性記憶素子アレイ。
  9. 前記高抵抗層の抵抗率は、０．１３Ωｃｍ以上、２５０Ωｃｍ以下であることを特徴とする請求項１に記載の不揮発性記憶素子アレイ。
  10. 前記低抵抗層はＦｅ３Ｏ４を含む層であることを特徴とする請求項１に記載の不揮発性記憶素子アレイ。
  11. 前記高抵抗層は、Ｆｅ２Ｏ３、ＺｎＦｅ２Ｏ４、ＭｎＦｅ２Ｏ４、ＮｉＦｅ２Ｏ４からなる群より選択されたいずれか１つの材料を含む層であることを特徴とする請求項１に記載の不揮発性記憶素子アレイ。
  12. 前記低抵抗層に埋め込まれた絶縁体からなる埋込絶縁膜をさらに備え、前記埋込絶縁膜の上面は前記高抵抗層の下面と接続されており、前記埋込絶縁膜の側面および下面は前記低抵抗層で覆われていることを特徴とする請求項１に記載の不揮発性記憶素子アレイ。
  13. 基板上に下部電極を形成する工程と、
    前記下部電極上に、低抵抗層と高抵抗層とを含む可変抵抗膜を形成する抵抗膜形成工程と、
    前記可変抵抗膜上に上部電極を形成する工程と、を備え、
    前記抵抗膜形成工程は、
    前記下部電極を覆う第１の層間絶縁膜を形成する工程と、
    前記第１の層間絶縁膜を貫通する第１のコンタクトホールを前記下部電極上に形成する工程と、
    前記第１のコンタクトホール内に前記低抵抗層を埋め込む工程と、を有する不揮発性記憶素子の製造方法。

  14. 前記抵抗膜形成工程はさらに、

    前記低抵抗層の表面上に下面のうちの一部においてのみ前記低抵抗層と接続されるように前記高抵抗層を形成する工程を有する、不揮発性記憶素子の製造方法。
  15. 前記高抵抗層を形成する工程は、前記低抵抗層が埋め込まれた前記第１のコンタクトホール内に前記高抵抗層を埋め込む工程を含むことを特徴とする請求項１３に記載の不揮発性記憶素子の製造方法。
  16. 前記第１の層間絶縁膜および前記低抵抗層の表面を平坦化する工程をさらに有し、
    前記高抵抗層を形成する工程は、前記第１の層間絶縁膜および前記低抵抗層の表面上に前記高抵抗層を形成することを特徴とする請求項１３に記載の不揮発生記憶素子の製造方法。
  17. 前記第１のコンタクトホール内に前記低抵抗層を埋め込む工程は、
    前記第１のコンタクトホールの底面と側面に沿って前記低抵抗層を形成する工程と、
    前記低抵抗層が形成された第１のコンタクトホール内に埋込絶縁膜を形成する工程とを有し、
    前記低抵抗層の表面上に下面のうちの一部においてのみ前記低抵抗層と接続されるように前記高抵抗層を形成する工程は、
    前記第１の層間絶縁膜、前記低抵抗層および前記埋込絶縁膜の表面上に前記高抵抗層を形成する工程を有する、請求項１４に記載の不揮発性記憶素子の製造方法。
  18. 前記第１の層間絶縁膜、前記低抵抗膜および前記埋込絶縁膜の表面を平坦化する工程をさらに有し、
    前記高抵抗層を形成する工程は、前記平坦化する工程の後に成されることを特徴とする請求項１６に記載の不揮発性記憶素子の製造方法。

  19. 前記第１のコンタクトホール内に前記低抵抗層を埋め込む工程は、

    前記埋込絶縁膜および前記低抵抗層の一部を除去して前記第１のコンタクトホール内に凹部を形成する工程を有し、
    前記低抵抗層の表面上に下面のうちの一部においてのみ前記低抵抗層と接続されるように前記高抵抗層を形成する工程は、
    前記凹部に前記高抵抗層を埋め込む工程を有する、請求項１４不揮発性記憶素子の製造方法。
  20. 前記第１の層間絶縁膜および前記高抵抗層の表面を平坦化する工程をさらに有し、
    前記平坦化する工程の後に、前記上部電極を形成する工程を施すことを特徴とする請求項１８に記載の不揮発性記憶素子の製造方法。
  21. 前記下部電極および前記上部電極はストライプ形状に形成され、前記上部電極は前記第１の層間絶縁膜および前記可変抵抗膜上において前記下部電極と交差する方向に形成されることを特徴とする請求項１３に記載のクロスポイント型の不揮発性記憶素子の製造方法。
JP2008539787A 2006-10-16 2007-10-12 不揮発性記憶素子アレイおよびその製造方法 Active JP4373486B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2006281080 2006-10-16
JP2006281080 2006-10-16
PCT/JP2007/069966 WO2008047711A1 (fr) 2006-10-16 2007-10-12 Réseau d'élément de stockage non-volatile et son procédé de fabrication

Publications (2)

Publication Number Publication Date
JP4373486B2 JP4373486B2 (ja) 2009-11-25
JPWO2008047711A1 true JPWO2008047711A1 (ja) 2010-02-25

Family

ID=39313942

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008539787A Active JP4373486B2 (ja) 2006-10-16 2007-10-12 不揮発性記憶素子アレイおよびその製造方法

Country Status (4)

Country Link
US (1) US7960770B2 (ja)
JP (1) JP4373486B2 (ja)
CN (1) CN101542727B (ja)
WO (1) WO2008047711A1 (ja)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101878507B (zh) 2008-09-30 2013-10-23 松下电器产业株式会社 电阻变化元件的驱动方法、初始处理方法及非易失性存储装置
US8445883B2 (en) 2008-10-30 2013-05-21 Panasonic Corporation Nonvolatile semiconductor memory device and manufacturing method thereof
JP2010123664A (ja) * 2008-11-18 2010-06-03 Elpida Memory Inc 不揮発性メモリ装置
JP5382001B2 (ja) * 2009-01-09 2014-01-08 日本電気株式会社 半導体装置及びその製造方法
CN102047422B (zh) 2009-03-25 2013-04-24 松下电器产业株式会社 电阻变化元件的驱动方法以及非易失性存储装置
WO2010119677A1 (ja) * 2009-04-14 2010-10-21 パナソニック株式会社 抵抗変化素子およびその製造方法
US8395925B2 (en) 2009-06-08 2013-03-12 Panasonic Corporation Forming method for variable resistance nonvolatile memory element, and variable resistance nonvolatile memory device
US8394669B2 (en) * 2009-07-13 2013-03-12 Panasonic Corporation Resistance variable element and resistance variable memory device
JP5468087B2 (ja) * 2009-11-30 2014-04-09 パナソニック株式会社 不揮発性記憶素子及び不揮発性記憶装置
JP5436674B2 (ja) 2010-07-27 2014-03-05 パナソニック株式会社 不揮発性記憶装置の製造方法
CN102185107B (zh) * 2011-05-10 2013-07-31 中山大学 一种电阻式随机存储元件及其制备方法
TWI458077B (zh) * 2012-05-31 2014-10-21 Ind Tech Res Inst 電阻式隨機存取記憶體及其製造方法
JP2014103326A (ja) * 2012-11-21 2014-06-05 Panasonic Corp 不揮発性記憶素子およびその製造方法
WO2015183291A1 (en) 2014-05-30 2015-12-03 Hewlett-Packard Development Company, L.P. Memory controllers
JP7127413B2 (ja) * 2018-08-03 2022-08-30 富士電機株式会社 抵抗素子及びその製造方法
US11158788B2 (en) * 2018-10-30 2021-10-26 International Business Machines Corporation Atomic layer deposition and physical vapor deposition bilayer for additive patterning

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW287313B (ja) * 1995-02-20 1996-10-01 Matsushita Electric Ind Co Ltd
JPH08293686A (ja) 1995-04-24 1996-11-05 Advantest Corp システムラック実装用ボードの放熱構造
CN1639867A (zh) * 2002-07-11 2005-07-13 松下电器产业株式会社 非易失性存储器及其制造方法
KR20040070564A (ko) 2003-02-04 2004-08-11 삼성전자주식회사 강유전체 커패시터 및 그 제조방법
JP2004319587A (ja) 2003-04-11 2004-11-11 Sharp Corp メモリセル、メモリ装置及びメモリセル製造方法
US6972238B2 (en) 2003-05-21 2005-12-06 Sharp Laboratories Of America, Inc. Oxygen content system and method for controlling memory resistance properties
US6927120B2 (en) 2003-05-21 2005-08-09 Sharp Laboratories Of America, Inc. Method for forming an asymmetric crystalline structure memory cell
KR101051704B1 (ko) 2004-04-28 2011-07-25 삼성전자주식회사 저항 구배를 지닌 다층막을 이용한 메모리 소자
JP4830275B2 (ja) 2004-07-22 2011-12-07 ソニー株式会社 記憶素子
JP2006080259A (ja) * 2004-09-09 2006-03-23 Matsushita Electric Ind Co Ltd 抵抗変化素子およびそれを用いた不揮発性メモリ、ならびにこれらの製造方法
JP2006229227A (ja) 2005-02-14 2006-08-31 Samsung Electronics Co Ltd 抵抗変化型メモリ素子
JP4869006B2 (ja) 2006-09-27 2012-02-01 株式会社東芝 半導体記憶装置の制御方法

Also Published As

Publication number Publication date
WO2008047711A1 (fr) 2008-04-24
US20100090193A1 (en) 2010-04-15
US7960770B2 (en) 2011-06-14
CN101542727A (zh) 2009-09-23
JP4373486B2 (ja) 2009-11-25
CN101542727B (zh) 2011-02-09

Similar Documents

Publication Publication Date Title
JP4373486B2 (ja) 不揮発性記憶素子アレイおよびその製造方法
US10497865B2 (en) RRAM device and method for manufacturing the same
JP5025696B2 (ja) 抵抗変化メモリ
JP5468087B2 (ja) 不揮発性記憶素子及び不揮発性記憶装置
JP5042962B2 (ja) 不揮発性記憶素子及びその製造方法
US8472237B2 (en) Semiconductor devices and methods of driving the same
JP5000788B2 (ja) 不揮発性記憶装置およびその製造方法
JP5157448B2 (ja) 抵抗記憶素子及び不揮発性半導体記憶装置
JP4137994B2 (ja) 不揮発性記憶素子、不揮発性記憶素子アレイおよびその製造方法
JP4105760B2 (ja) 記憶素子およびメモリ装置並びに半導体集積回路
JP5056096B2 (ja) 不揮発性半導体記憶装置およびその製造方法
US9041129B2 (en) Semiconductor memory storage array device and method for fabricating the same
JP4795485B2 (ja) 不揮発性記憶素子及びその製造方法
JPWO2007023569A1 (ja) 不揮発性半導体記憶装置及びその書き込み方法
JP5072967B2 (ja) 電流制限素子とそれを用いたメモリ装置およびその製造方法
JP2008306011A (ja) 不揮発性半導体記憶装置およびその製造方法
JP2012244017A (ja) 不揮発性記憶素子及びその製造方法並びに不揮発性記憶装置
JP2008218541A (ja) 不揮発性記憶装置およびその製造方法
KR100993052B1 (ko) 3차원 구조를 갖는 저항 변화 메모리 소자, 저항 변화 메모리 소자 어레이, 전자제품 및 상기 소자 제조방법
JP2013062327A (ja) 不揮発性記憶素子及び不揮発性記憶装置並びにそれらの製造方法
JP5603721B2 (ja) 不揮発性半導体記憶装置及びその製造方法
WO2008035432A1 (fr) Dispositif de stockage à semi-conducteur, procédé pour fabriquer un dispositif de stockage à semi-conducteur, procédé d'écriture de dispositif de stockage à semi-conducteur et procédé de lecture de dispositif de stockage à semi-conducteur
TW201448121A (zh) 半導體儲存記憶體陣列元件與其製程方法

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090811

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090903

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120911

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4373486

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130911

Year of fee payment: 4

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250