本発明は、微細化および高速化に適した不揮発性記憶素子アレイおよびその製造方法に関する。
近年、デジタル技術の進展に伴って携帯情報機器や情報家電等の電子機器が、より一層高機能化している。これらの電子機器の高機能化に伴い、使用される半導体素子の微細化および高速化が急速に進んでいる。その中でも記憶部の材料として低消費電力で高速読み書きが可能な強誘電体膜などを用いた不揮発性記憶素子の用途が急速に拡大している。
さらに、可変抵抗膜を記憶部の材料として用いる不揮発性記憶素子は可変抵抗素子のみで記憶素子を構成できるので、さらなる微細化、高速化および低消費電力化が期待されている。
ところで、可変抵抗膜を記憶部の材料として用いる場合には、例えば、電気的パルスの入力などにより、抵抗値が高抵抗から低抵抗へ、または低抵抗から高抵抗へと2値の間を明確に区別して、かつ安定に変化をすることが必要である。このようなリテンション特性の安定のためと記憶素子の微細化を目的として可変抵抗膜の構成が開示されている。
図21に従来の記憶素子の例として、2つの記録層を2つの電極で挟み、可逆的に記録層の抵抗値が変化する抵抗変化素子によりメモリセルが構成された例を示す(例えば、特許文献1参照)。
図21に示すように、この記憶素子は、メモリセルを構成する抵抗変化素子10が多数アレイ状に配置されて構成されている。また、抵抗変化素子10は、下部電極1と上部電極4との間に、高抵抗膜2とこれより低抵抗なイオン源層3とが挟まれてなる。これら高抵抗膜2およびイオン源層3により記憶層が構成され、各メモリセルの抵抗変化素子10に情報を記録することができる。
なお、それぞれの抵抗変化素子10は、半導体基板11に形成されたMOSトランジスタ18の上方に形成されている。このMOSトランジスタ18は、半導体基板11内の素子分離層12により分離された領域に形成されたソース/ドレイン領域13と、ゲート電極14とからなる。また、ゲート電極14は、記憶素子の一方のアドレス配線であるワード線を兼ねている。
そして、MOSトランジスタ18のソース/ドレイン領域13の一方と、抵抗変化素子10の下部電極1とが、プラグ層15、金属配線層16およびプラグ層17を介して電気的に接続されている。
MOSトランジスタ18のソース/ドレイン領域13の他方は、プラグ層15を介して金属配線層16に接続されている。この金属配線層16は、記憶素子の他方のアドレス配線であるビット線に接続される。
このように構成された抵抗変化素子10の下部電極1と上部電極4との間に極性の異なる電位を印加することにより、記憶層を構成するイオン源層3のイオン源を高抵抗層2に移動させる、または高抵抗層2から上部電極4に移動させる。このことにより、抵抗変化素子10の抵抗値が高抵抗状態から低抵抗状態へ、または、低抵抗状態から高抵抗状態へと遷移して情報を記録することができる。
また、上部電極と下部電極で挟まれた可変抵抗膜材料が、多結晶構造を有する第1の電気パルス変動抵抗層とナノ結晶またはアモルファス構造のいずれかを有する第2の電気パルス変動抵抗層とで構成された記憶素子も示されている。このメモリ抵抗材料を構成する抵抗層は、印加する電気パルスの電圧やパルス幅に対応して抵抗値を変化することにより調整されたのちに抵抗変化素子として動作する(例えば、特許文献2参照)。
特開2006−40946号公報
特開2004−349689号公報
しかしながら、上記従来の構成では、素子の微細化が困難であり、量産に十分適していないという課題があった。また、素子のリテンション特性のさらなる向上が求められていた。
本発明は、上記で説明した課題を解決し、より一層の微細化を可能とする素子構造を提案するものであり、しかも今後の一層微細化された半導体プロセスとの親和性に富み、かつ、記憶部としてのリテンション特性が向上され、安定に量産することができる不揮発性記憶素子とその製造方法を提供することを目的としている。
本発明者らは、上記目的を達成するために鋭意検討を行なった。その結果、以下のような知見が得られた。
先行特許文献で示された低抵抗層を構成する材料とは異なる材料で、抵抗変化特性に優れた低抵抗層を構成することができる材料、例えば、鉄の酸化物などからなる材料がある。このような抵抗変化特性に優れた低抵抗層だけで可変抵抗膜を構成すると、可変抵抗膜に電圧が印加された場合に、可変抵抗膜が低抵抗であるために大きい駆動電流が流れて可変抵抗膜、可変抵抗膜を挟む電極とのコンタクトおよび配線などにダメージを与えるという課題があった。また、可変抵抗膜のフォーミング電圧印加時に可変抵抗膜の抵抗値が低いと、寄生配線抵抗との抵抗の大きさの関係から可変抵抗膜にフォーミングに十分な電圧が印加されないという課題もあった。これらの課題は、可変抵抗膜の信頼性の確保という点でも重要である。
本発明は、抵抗変化特性に優れた低抵抗層に高抵抗層を組み合わせた多層の抵抗膜層を可変抵抗膜としている。このような構成とすることにより、この可変抵抗膜は適切な抵抗値を持つことにより、ダメージを与えない適切な電流を流し、かつフォーミング電圧印加時に適切な電圧が印加されることとなる。さらに、低抵抗層を可変抵抗膜に用いると隣接電極間のクロストークが課題となる場合が多いが、低抵抗層を少なくとも素子分離することによりクロストークの発生を抑えている。
かかる構成において、高抵抗層の主面の一部においてのみ低抵抗層が高抵抗層と接続されるようにすることで、素子のリテンション特性が向上することが判明した。特性が向上したのは、高抵抗層を回り込むリーク電流の影響を抑制することができるためと推察された。
なお、ここでの高抵抗層、低抵抗層とは、可変抵抗膜の積層構造間で「抵抗値」を比較した「相対的」なものである。
すなわち上記目的を達成するために、本発明の不揮発性記憶素子アレイは、複数の不揮発性記憶素子を有する不揮発性記憶素子アレイであって、それぞれの不揮発性記憶素子は、基板上に形成された下部電極と、前記下部電極の上方に形成された上部電極と、前記下部電極と前記上部電極とに挟まれた可変抵抗膜と、を備え、前記可変抵抗膜は、高抵抗層と低抵抗層とを含み、前記下部電極と前記上部電極との間に電気的パルスを印加することにより抵抗値が増加または減少する特性を有し、前記上部電極の主面の一部においてのみ前記上部電極と接続されるか、前記下部電極の主面の一部においてのみ前記下部電極と接続され、前記低抵抗層は、隣接する不揮発性記憶素子の間で互いに分離されていることを特徴とする。
この構成により、可変抵抗膜は適切な抵抗値を持ち、適切な電流を流し、適切なフォーミング電圧を印加することができる。さらに、隣接するメモリセル間を分離してクロストークの発生を抑えた、微細化が可能な素子構造を実現することができる。なお分離とは、層間絶縁膜などにより、各素子の間で対応する層(それぞれの素子の低抵抗層など)が互いに隔てられていることをいう。
上記不揮発性記憶素子アレイにおいて、前記低抵抗層が、前記高抵抗層の主面の一部においてのみ前記高抵抗層と接続されていてもよい。
この構成により、高抵抗層におけるリーク電流の影響を抑えた、微細化が可能な素子構造を実現できる。
上記不揮発性記憶素子アレイは、前記下部電極が前記基板の主面に平行な第1の平面内において互いに平行に延びるように複数形成され、前記上部電極が前記第1の平面に平行な第2の平面内において互いに平行に延びるようにかつ前記複数の下部電極と立体交差するように複数形成され、前記複数の下部電極および前記複数の上部電極の立体交差点のそれぞれに対応して下部電極および第2の電極の間に介在するように可変抵抗膜が設けられることにより、前記立体交差点のそれぞれに対応して請求項1に記載の不揮発性記憶素子が形成されていることを特徴とするクロスポイント型の不揮発性記憶素子アレイであってもよい。
この構成により、クロスポイント型の不揮発性記憶素子アレイにおいても、可変抵抗膜は適切な抵抗値を持ち、適切な電流を流し、適切なフォーミング電圧を印加することができる。さらに、二次元的に隣接するメモリセル間を分離してクロストークの発生を抑えた、微細化が可能な素子構造を実現することができる。
上記不揮発性記憶素子アレイにおいて、前記高抵抗層は、隣接する不揮発性記憶素子間において連続するように形成されていてもよい。
この構成により、高抵抗層におけるリーク電流の影響をより確実に抑制できる。
また、上記不揮発性記憶素子アレイにおいて、基板上に下部電極を覆うように形成された第1の層間絶縁膜を備え、前記下部電極上に前記第1の層間絶縁膜を貫通して第1のコンタクトホールが形成され、前記低抵抗層が前記第1のコンタクトホール内に形成されていてもよい。
この構成により、第1の層間絶縁膜は隣接するメモリセルの低抵抗膜をさらに確実に分離してクロストークの発生を抑えることができ、従来のCMOS等のプレーナプロセスの層間絶縁膜形成工程、エッチング工程および積層材料の埋込工程等との親和性をさらに図ることができる。
また、上記不揮発性記憶素子アレイにおいて、前記高抵抗層が第1のコンタクトホール内に形成されている構成としてもよい。
この構成により、隣接部と物理的に完全に分離されるので、クロストークをより確実に防止することができる。また自己整合的に抵抗層を形成すると、製造の簡素化、コスト低減という効果を有する。
また、上記不揮発性記憶素子アレイにおいて、前記第1の層間絶縁膜の厚み方向から見て前記高抵抗層が前記第1のコンタクトホールからはみ出すように形成されていてもよい。
この構成により、高抵抗層におけるリーク電流の影響をより確実に抑制できる。
また、上記不揮発性記憶素子アレイにおいて、低抵抗層の抵抗率は、1×10−3Ωcm以上、2×10−2Ωcm以下である構成としてもよい。
また、上記不揮発性記憶素子アレイにおいて、高抵抗層の抵抗率は、0.13Ωcm以上、250Ωcm以下である構成としてもよい。
これらの構成により、可変抵抗膜は適切なフォーミング電圧が印加されて、可変抵抗膜のヒステリシス発生率も高い発生率が実現できる。なお、抵抗値の変化により情報を記憶または読み出しを行うときもさらに低消費電力で行うことができる。
また、上記不揮発性記憶素子アレイにおいて、低抵抗層はFe3O4を含む層である構成としてもよい。
また、上記不揮発性記憶素子アレイにおいて、高抵抗層は、Fe2O3、ZnFe2O4、MnFe2O4、NiFe2O4からなる群より選択されたいずれか1つの材料を含む層である構成としてもよい。
これらの構成により、可変抵抗膜は適切なフォーミング電圧が印加されて、可変抵抗膜のヒステリシス発生率も高い発生率が実現できる。なお、抵抗値の変化により情報を記憶または読み出しを行うときもさらに低消費電力で行うことができる。そして、継続して動作させても高抵抗値および低抵抗値が一定の値を保持するので、さらに安定に情報を記憶または読み出しを行うことができる。
また、上記不揮発性記憶素子アレイにおいて、前記低抵抗層に埋め込まれた絶縁体からなる埋込絶縁膜をさらに備え、埋込絶縁膜の上面は高抵抗層の下面と接続されており、埋込絶縁膜の側面および下面は低抵抗層で覆われた構成としてもよい。
これらの構成により、高抵抗層と低抵抗層との接触する部分を限定して動作する領域を制限することにより、さらに低電流、かつ低消費電力で動作させることができる。
また、上記目的を達成するために、本発明の不揮発性記憶素子の製造方法は、基板上に下部電極を形成する工程と、下部電極上に、低抵抗層と高抵抗層とを含む可変抵抗膜を形成する抵抗膜形成工程と、可変抵抗膜上に上部電極を形成する工程と、を備え、抵抗膜形成工程は、下部電極を覆う第1の層間絶縁膜を形成する工程と、第1の層間絶縁膜を貫通する第1のコンタクトホールを下部電極上に形成する工程と、第1のコンタクトホール内に低抵抗層を埋め込む工程と、を有する。
この構成により、可変抵抗膜は適切な抵抗値を持ち、適切な電流を流し、適切なフォーミング電圧を印加することができる。さらに、隣接するメモリセル間を分離してクロストークの発生を抑えた、微細化が可能な素子構造を実現することができる。そして、従来のCMOS等のプレーナプロセスの層間絶縁膜形成工程、エッチング工程および積層材料の埋込工程等との親和性をさらに図ることができる。
また、上記不揮発性記憶素子の製造方法において、抵抗膜形成工程はさらに、低抵抗層の表面上に下面のうちの一部においてのみ低抵抗層と接続されるように高抵抗層を形成する工程を有してもよい。
この構成により、高抵抗層におけるリーク電流の影響を抑えた、微細化が可能な素子構造を実現できる。
また、上記不揮発性記憶素子の製造方法において、高抵抗層を形成する工程は、低抵抗層が埋め込まれた第1のコンタクトホール内に高抵抗層を埋め込む工程を含む構成としてもよい。
この構成により、隣接部と物理的に完全に分離されるので、クロストークをより確実に防止することができる。また自己整合的に抵抗層を形成すると、製造の簡素化、コスト低減という効果を有する。
また、上記不揮発性記憶素子の製造方法において、第1の層間絶縁膜および低抵抗層の表面を平坦化する工程をさらに有し、高抵抗層を形成する工程は、第1の層間絶縁膜および低抵抗層の表面上に高抵抗層を形成する構成としてもよい。
この構成により、高抵抗膜は平坦化された基板上に形成することができるので、高抵抗膜の膜厚のばらつきを低減し、即ちセルの抵抗のばらつきを抑制することができる。
また、上記不揮発性記憶素子の製造方法において、第1のコンタクトホール内に低抵抗層を埋め込む工程は、第1のコンタクトホールの底面と側面に沿って低抵抗層を形成する工程と、低抵抗層が形成された第1のコンタクトホール内に埋込絶縁膜を形成する工程とを有し、低抵抗層の表面上に下面のうちの一部においてのみ低抵抗層と接続されるように高抵抗層を形成する工程は、第1の層間絶縁膜、低抵抗層および埋込絶縁膜の表面上に高抵抗層を形成する工程を有する構成としてもよい。
この構成により、第1の層間絶縁膜は隣接するメモリセルの低抵抗膜をさらに確実に分離することができ、従来のCMOS等のプレーナプロセスの層間絶縁膜形成工程、エッチング工程および積層材料の埋込工程等との親和性をさらに図ることができる。そのうえ、埋込絶縁膜により高抵抗層と低抵抗層との接触する部分を限定して、高抵抗層と低抵抗層の接触する積層部分に動作する領域を制限することにより、さらに低電流、かつ低消費電力で動作させることができる。
また、上記不揮発性記憶素子の製造方法において、第1の層間絶縁膜、低抵抗膜および埋込絶縁膜の表面を平坦化する工程をさらに有し、高抵抗層を形成する工程は、平坦化する工程の後に成される構成としてもよい。
この構成により、高抵抗膜は平坦化された基板上に形成することができるので、高抵抗膜の膜厚のばらつきを低減し、即ちセルの抵抗のばらつきを抑制することができる。
また、上記不揮発性記憶素子の製造方法において、第1のコンタクトホール内に低抵抗層を埋め込む工程は、埋込絶縁膜および低抵抗層の一部を除去して第1のコンタクトホール内に凹部を形成する工程を有し、低抵抗層の表面上に下面のうちの一部においてのみ低抵抗層と接続されるように高抵抗層を形成する工程は、凹部に高抵抗層を埋め込む工程を有する構成としてもよい。
この構成により、高抵抗層も第1のコンタクトホール内に埋め込むことにより、隣接するメモリセル間をより一層分離し、さらに微細化が可能な素子構造を実現することができる。
また、上記不揮発性記憶素子の製造方法において、第1の層間絶縁膜および前記高抵抗層の表面を平坦化する工程をさらに有し、前記平坦化する工程の後に、前記上部電極を形成する工程を施す構成としてもよい。
この構成により、上部電極と高抵抗層の接続する界面は平坦度が向上するので、抵抗膜への電流の流れ方が均一化し、より安定なメモリ動作を実現することができる。
また、上記不揮発性記憶素子の製造方法において、下部電極および上部電極はストライプ形状に形成され、上部電極は第1の層間絶縁膜および可変抵抗膜上において下部電極と交差する方向に形成される構成としてもよい。
この構成により、クロスポイント型の不揮発性記憶素子においても、二次元的に隣接するメモリセル間を分離し、さらに微細化が可能な素子構造を実現することができる。
本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。
本発明の不揮発性記憶素子およびその製造方法は、高抵抗層と低抵抗層とを少なくとも1層ずつ含む多層の抵抗膜層からなる可変抵抗膜を下部電極と上部電極とで挟んだ構成からなり、低抵抗層は少なくとも隣接する記憶部から分離されている構成となっている。このような構成とすることにより、隣接する記憶部を含むメモリセル間を確実に分離し、従来のCMOS等のプレーナプロセスとの親和性を図る構成とすることにより、さらに微細化が可能な素子構造を実現することができる。また、記憶部となる可変抵抗膜のうち低抵抗層は分離されているので、低抵抗層が2次元的に連続している場合に較べて、高抵抗層にかかる電圧も確実に記憶部に集中させることができ低電圧動作、低消費電力動作が実現できる。
さらに、記憶部は低誘電率の絶縁膜で取り囲まれているので、配線や隣接する下部電極および上部電極からのクロストークを受けることがない。また、配線や下部電極および上部電極の間には十分な厚さの層間絶縁膜が配置されているので隣接する配線や下部電極および上部電極からの寄生容量の影響を受けることが少ない。したがって、高集積化と高い安定動作が可能な不揮発性記憶素子とその製造方法を実現するものである。
また、クロスポイント型の不揮発性記憶素子およびその製造方法においては、2次元的に隣接する記憶部を含むメモリセル間を確実に分離することができるので、上記で説明した同様の効果が実現できる。
なお、本発明の不揮発性記憶素子を使用することにより、携帯情報機器や情報家電等の電子機器が、より一層の小型化・薄型化が図れるという効果を奏する。
図1は、本発明の第1の実施の形態における不揮発性記憶素子を示す図で、(a)はクロスポイント型の不揮発性記憶素子の構成を基板表面から見た概略構成図、(b)は(a)のA−A線の断面を矢印方向から見た概略断面図である。
図2は、図1(b)の不揮発性記憶素子の一部Bを拡大して示した概略断面図で、(a)はA−A線の断面を矢印方向から見た概略断面図、(b)は(a)のCの方向から見た概略断面図である。
図3は、本発明の第1の実施の形態における不揮発性記憶素子の抵抗値の変化を示す模式図である。
図4は、2つの異なる抵抗値と情報「0」、情報「1」の関係を示す図である。
図5(a)から図5(d)は、本発明の第1の実施の形態で用いた不揮発性記憶素子の製造方法を示す工程断面図である。
図6(a)、図6(b)は、本発明の第1の実施の形態で用いた不揮発性記憶素子の製造方法を示す工程断面図である。
図7は、図6(b)のDの方向から見た本発明の第1の実施の形態で用いた不揮発性記憶素子の製造方法を示す工程断面図である。
図8(a)から図8(d)は、本発明の第1の実施の形態で用いた高抵抗層を埋め込んだ不揮発性記憶素子の製造方法を示す工程断面図である。
図9(a)から図9(d)は、本発明の第1の実施の形態で用いた高抵抗層を埋め込んだ不揮発性記憶素子の製造方法を示す工程断面図である。
図10は、本発明の第1の実施の形態における不揮発性記憶素子の動作特性を示す図である。
図11は、可変抵抗膜の積層構造のFT−IRスペクトルを示す図である。
図12は、本発明の第1の実施の形態における不揮発性記憶素子のヒステリシス発生率を示す図である。
図13は、本発明の第1の実施の形態における不揮発性記憶素子のセルの初期の抵抗値とヒステリシス発生率の関係を示した図である。
図14は、本発明の第2の実施の形態における不揮発性記憶素子を示す概略断面図である。
図15(a)から図15(d)は、本発明の第2の実施の形態で用いた不揮発性記憶素子の製造方法を示す工程断面図である。
図16(a)から図16(c)は、本発明の第2の実施の形態で用いた不揮発性記憶素子の製造方法を示す工程断面図である。
図17は、本発明の第3の実施の形態における不揮発性記憶素子を示す概略断面図である。
図18(a)から図18(d)は、本発明の第3の実施の形態で用いた不揮発性記憶素子の製造方法を示す工程断面図である。
図19(a)から図19(d)は、本発明の第3の実施の形態で用いた不揮発性記憶素子の製造方法を示す工程断面図である。
図20は、リテンション特性の素子構造依存性を示したグラフである。
図21は、従来の不揮発性記憶素子の要部断面図である。
符号の説明
20 不揮発性記憶素子アレイ
21 基板表面
22,22a,22b,22c,22d,22e,22f,22g,22h 下部電極
23,23a,23b,23c,23d,23e,23f,23g,23h 上部電極
24,36 可変抵抗膜
25,35 記憶部(不揮発性記憶素子)
26 基板
27 第1の層間絶縁膜
28,40 第1のコンタクトホール
29,38 低抵抗層
30,37,43 高抵抗層
32 第2の層間絶縁膜
39 埋込絶縁膜
41 穴
42 凹部
以下、本発明の好ましい実施の形態にかかる不揮発性記憶素子とその製造方法を、図面を参照しながら説明する。なお、図面で同じ符号が付いたものは、説明を省略する場合もある。
(第1の実施の形態)
図1から図8は、本発明の第1の実施の形態を示す図である。図1(a)にクロスポイント型の不揮発性記憶素子アレイ20の構成を半導体チップの基板表面21から見た概略構成図を示す。図1(a)に示すように不揮発性記憶素子アレイ20は、基板上にストライプ状の下部電極22と、この下部電極22とここでは直角に交差するストライプ状の上部電極23とが可変抵抗膜24を挟んだ構成となっている。ここでは、例えば、8本の下部電極22と8本の上部電極23とが示されており、これらが交差したところは複数の記憶部25になっている。この複数の記憶部25(不揮発性記憶素子)は、それぞれが電気的パルスの印加により抵抗値を増加または減少する特性を有している。
図1(b)は図1(a)の不揮発性記憶素子アレイ20をA−A線の断面を矢印方向から見た概略断面図を示す。図1(b)に示すように、半導体チップの基板26上に下部電極22が形成され、下部電極22の上部は第1の層間絶縁膜27に覆われている。この下部電極22上に(下部電極22に達するように)第1の層間絶縁膜27を貫通して形成された第1のコンタクトホール28が構成され、可変抵抗膜24を構成する低抵抗層29が第1のコンタクトホール28に埋め込まれている。さらに、第1の層間絶縁膜27および低抵抗層29の上には高抵抗層30および上部電極23が形成されて、この高抵抗層30と低抵抗層29とを1層ずつ含む多層の抵抗層として、可変抵抗膜24は構成されている。なお、高抵抗層30は上部電極23の下部にストライプ状に形成されている。
別の言い方をすれば、不揮発性記憶素子アレイ20は、下部電極22が基板26の主面に平行な第1の平面内において互いに平行に延びるように複数形成され、上部電極23が第1の平面に平行な第2の平面内において互いに平行に延びるようにかつ複数の下部電極22と立体交差するように複数形成され、複数の下部電極22および複数の上部電極の立体交差点のそれぞれに対応して下部電極22および上部電極23の間に介在するように可変抵抗膜24の低抵抗層29が設けられることにより、立体交差点のそれぞれに対応して記憶部25が形成されることで構成される。
また、図1(b)に示すように、記憶部25を構成する低抵抗層29は、少なくとも隣接する記憶部25から分離されている。なお、可変抵抗膜24は、高抵抗層30と低抵抗層29とを少なくとも1層ずつ含む多層の抵抗膜層から構成されていればよく、図1(b)の可変抵抗膜24の構成にさらに他の抵抗層が付加されてもよい。
可変抵抗膜24を構成する高抵抗層30、上部電極23および第1の層間絶縁膜27の上には、第2の層間絶縁膜32が高抵抗層30および上部電極23を覆って形成される。この第2の層間絶縁膜32により、不揮発性記憶素子アレイ20の記憶部25が保護されている。
この構成により、下部電極22および上部電極23を介して電気的パルスが記憶部25に印加されることにより、記憶部25の可変抵抗膜24の抵抗値が増加または減少する。この抵抗値の変化により情報を記憶または読み出しを行う。したがって、隣接するメモリセル間を分離し、さらに微細化が可能な素子構造を実現することができる。また、クロスポイント型の不揮発性記憶素子アレイにおいても、二次元的に隣接するメモリセル間を分離し、さらに微細化が可能な素子構造を実現することができる。
図2(a)は、図1(b)に示したクロスポイント型の不揮発性記憶素子アレイ20の構成単位である記憶素子アレイの一部Bの領域を拡大して示した概略断面図である。図2(a)では、例えば、3つの記憶部25からなる記憶素子アレイを示している。なお、この3つの記憶部25から不揮発性記憶素子アレイを構成してもよい。また、図2(b)は図2(a)のCの方向から見た、3つの記憶部25からなる記憶素子アレイの概略断面図を示す。
図2(a)では基板26上に下部電極22と上部電極23とに挟まれた可変抵抗膜24と、この可変抵抗膜24からなる複数の記憶部25とが形成されている。図2(a)では3つの記憶部25が形成されている。また、可変抵抗膜24は高抵抗層30と低抵抗層29とを少なくとも1層ずつ含む多層の抵抗膜層から構成されており、低抵抗層29は、少なくとも隣接する記憶部25から分離されている構成となっている。なお、図2(a)で可変抵抗膜24は、高抵抗層30と低抵抗層29とを1層ずつ含む2層の抵抗膜層から構成されているが、図2(a)の可変抵抗膜24の構成にさらに他の抵抗層が付加されてもよい。
以上のような構成により、下部電極22および上部電極23を介して電気的パルスが記憶部31に印加されることにより、記憶部31の可変抵抗膜24の抵抗値が増加または減少する。この抵抗値の変化により情報を記憶または読み出しを行う。
ここで、可変抵抗膜は抵抗変化特性に優れた低抵抗層だけでなく、高抵抗層を組み合わせた多層の抵抗膜層とすることにより、可変抵抗膜は適切な抵抗値を持ち、適切な電流を流し、適切なフォーミング電圧を印加することができる。さらに、記憶素子アレイとして構成する場合には、隣接するメモリセル間を分離してクロストークの発生を抑えた、微細化が可能な素子構造を実現することができる。また、従来のCMOS等のプレーナプロセスの層間絶縁膜形成工程、エッチング工程および積層材料の埋込工程等との親和性をさらに図ることができる。
すなわち、記憶部となる可変抵抗膜のうち低抵抗層は高抵抗層と高抵抗層の主面の一部においてのみ接続されているので、低抵抗層が高抵抗層の全面に亘って接続されている場合に較べて、高抵抗層にかかる電圧も確実に記憶部に集中させることができ低電圧動作、低消費電力動作が実現できるとともに素子のリテンション特性が向上する。
記憶素子アレイとして構成する場合には、記憶部は低誘電率の絶縁膜で取り囲まれているので、2次元的に隣接する記憶部を含むメモリセル間を確実に分離することができ、配線や隣接する下部電極および上部電極からのクロストークを受けることがない。また、配線や下部電極および上部電極の間には十分な厚さの層間絶縁膜が配置されているので隣接する配線や下部電極および上部電極からの寄生容量の影響を受けることが少ない。したがって、高集積化と高い安定動作が可能な不揮発性記憶素子アレイとその製造方法を実現するものである。
また、公知構造でよくみられる、抵抗変化膜を上下電極で挟んだ構造において、抵抗変化膜と上下電極を同一にパターニングした構造(抵抗変化膜および上下電極の側壁面が同一面内に存在する構造)では、抵抗膜の側壁部にエッチングによるリーク電流が流れる層が発生し、電子の漏れによるリテンション特性が劣化するという課題が発生しやすかった。これは、電極と抵抗膜を同時にエッチングした場合には、電極の金属成分が抵抗膜の側壁に付着して、リーク電流を増加することが主な原因となっているからである。本実施形態では、下部電極22、低抵抗層29、高抵抗層30の端面は同一面内には存在せず(低抵抗層29は、下部電極22の主面の一部においてのみ下部電極22と接続され)、高抵抗層30と上部電極23の端面のみが同一面内に存在する。よって、少なくとも低抵抗層29の端面には、電極をエッチングした時の上述の影響は一切なく、先のリテンション特性が劣化するという課題を原理的に回避できる。抵抗変化膜が、上部電極の主面の一部においてのみ上部電極と接続されるか、下部電極の主面の一部においてのみ下部電極と接続される構造を採用することで、かかる効果が得られる。
本発明の不揮発性記憶素子を使用することにより、携帯情報機器や情報家電等の電子機器が、より一層の小型化・薄型化が図れるという効果を奏する。
次に図2(a)の構成により、不揮発性記憶素子の動作について説明する。
図3は、図2(a)に示す概略断面図の構造で作製した不揮発性記憶素子の可変抵抗膜24に電気的パルスを印加したときの抵抗値の変化を示したものである。なお、可変抵抗膜24を形成した直後の測定開始初期では可変抵抗膜24の抵抗値はばらつくので、可変抵抗膜24の抵抗値がほぼ一定になる動作を行ったのちの抵抗値を示している。
下部電極22と上部電極23の間にパルス幅が100nsecの極性が異なる2種類の電気的パルスを交互に印加すると、両電極間に挟まれた記憶部25の可変抵抗膜24の抵抗値が図3に示すように変化する。すなわち、図3に示すように、負電圧パルス(例えば、電圧E1、パルス幅100nsec)を印加すると抵抗値が減少して2.5×103Ωの低抵抗値Raを示し、正電圧パルス(例えば、電圧E2、パルス幅100nsec)を印加すると抵抗値が増加して1.1×104Ωの高抵抗値Rbを示す。
また、図4に示すように2つの異なる抵抗値RaまたはRbのうち、記憶部25の抵抗値のどちらか一方を情報「0」とし、もう一方を情報「1」とすると抵抗値がどちらであるかで異なる情報「0」または情報「1」を読み取ることができる。図4では大きい方の抵抗値Rbを情報「0」に、小さい方の抵抗値Raを情報「1」に割り当てている。図4に示すように、記憶部25の抵抗値がRbのときに負電圧パルスを印加すると、抵抗値Raが記録されて、記憶部25の情報は「0」から「1」に書き換えられる。また、同様に記憶部25の抵抗値がRaのときに正電圧パルスを印加すると、抵抗値Rbが記録されて、記憶部25の情報は「1」から「0」に書き換えられる。
この情報を読み取るときには、可変抵抗膜24の抵抗値を変化させるときに印加する電気的パルスよりも振幅の小さい再生電圧E3を印加して、図4に示す抵抗値と対応した出力電流値が、読み取られる。この出力電流値IaまたはIbの値が抵抗値RaまたはRbに対応しているので、図4に示すように情報「0」または情報「1」が読み取られる。このようにして、下部電極22と上部電極23との交差する領域において、可変抵抗膜24の一部がそれぞれ記憶部25として動作することにより不揮発性記憶素子が動作する。
また、図1(a)および(b)に示すように、可変抵抗膜24がストライプ状の下部電極22と上部電極23とで挟まれて複数の記憶部25を構成し、これらの記憶部25がマトリックス状に構成されて動作するときには、クロスポイント型の不揮発性記憶素子アレイ20が動作することとなる。
本発明の実施の形態では、抵抗変化特性に優れた低抵抗層に高抵抗層を組み合わせた多層の抵抗膜層を可変抵抗膜としている。このような構成とすることにより、この可変抵抗膜は適切な抵抗値を持つことにより、可変抵抗動作をするときの電圧が印加されてもダメージを与えない適切な電流を流し、かつフォーミング電圧印加時に適切な電圧が印加されることとなる。さらに、低抵抗層を可変抵抗膜に用いると隣接電極間のクロストークが課題となる場合が多いが、低抵抗層を少なくとも素子分離することによりクロストークの発生を抑えている。
このような構成により、動作開始初期に印加するフォーミング電圧をさらに低電圧で調整することができる。なお、抵抗値の変化により情報を記憶または読み出しを行うときも高抵抗層を組み合わせることにより、大きい電流ではなく適切に電流を流すことができるので、さらに低消費電力で動作を行うことができる。
次に本実施の形態で示した図2(a)の不揮発性記憶素子の製造方法について示す。図5(a)から図5(d)並びに図6(a)および図6(b)までは図2(a)に示した不揮発性記憶素子のプロセスフローを順に示している。すなわち、本実施の形態の不揮発性記憶素子の製造方法は、図5および図6に順に示すように、基板26上に下部電極22を形成する工程と、下部電極22上に可変抵抗膜24を形成する抵抗膜形成工程と、可変抵抗膜24上に上部電極23を形成する工程とから構成される。さらに、抵抗膜形成工程は、高抵抗層30と低抵抗層29とを少なくとも1層ずつ含む多層の抵抗膜層からなり、かつ低抵抗層29は少なくとも隣接する記憶部25間において互いに分離されている構成の可変抵抗膜24が形成される工程である。なお、上記で述べたように可変抵抗膜24は3層以上で構成されてもよいが、本実施の形態では、一例として高抵抗層30と低抵抗層29とを1層ずつ含む2層の構成の抵抗膜層で可変抵抗膜が構成される場合について説明する。
図5(a)に示すように、例えば、Si材料の基板26上にAl材料からなる下部電極22を蒸着法とエッチング法により幅0.1μm、厚さ0.1μmで所定方向に伸張するように複数本形成する。さらに、CVD法等により弗素ドープの酸化膜を第1の層間絶縁膜27として基板26および下部電極22を覆って厚さ200nmとなるように堆積する。
そして、図5(b)に示すように、例えば、ドライエッチング法により直径0.08μmの第1のコンタクトホール28が下部電極22上に第1の層間絶縁膜28を貫通して0.12μmの間隔で形成される。この第1のコンタクトホール28は、遷移金属の酸化膜材料をスパッタ法により供給することで、例えば、Fe3O4からなる低抵抗材料で埋め込まれた低抵抗層29を形成し、この材料は図5(b)に示すように第1の層間絶縁膜27上にも層状に堆積する。
次に、図5(c)に示すように、第1の層間絶縁膜27上に積層された低抵抗層29はCMP(化学的機械的研磨)技術を用いて第1の層間絶縁膜27の表面が露出するまで除去されて、第1のコンタクトホール28の中に積層されたものだけが残される。そして、図5(d)に示すようにCMP技術により平坦化された低抵抗層29および第1の層間絶縁膜27上に、例えば、厚さ10nmのFe2O3材料からなる高抵抗層30がスパッタ法により形成されたのち、Al材料からなる上部電極23が、例えば蒸着法により厚さ0.1μmで高抵抗層30の上部に形成される。
そして、図6(a)に示すようにストライプ状の上部電極23が幅0.1μm、間隔0.1μmで下部電極22と直角に交差するようにフォトリソグラフィにより形成されたのち、ストライプ状の上部電極23をマスクとして高抵抗層30も、例えばドライエッチングにより、幅0.1μm、間隔0.1μmでストライプ状に形成される。
さらに、図6(b)に示すように高抵抗層30および上部電極23を覆って第1の層間絶縁膜27上に第2の層間絶縁膜32が、例えばCVD法等により弗素ドープの酸化膜として0.3μmの厚さに形成される。
また、図7に図6(b)のDの方向から見た本実施の形態の不揮発性記憶素子アレイの概略断面図について示す。高抵抗層30および上部電極23がストライプ状に形成されて下部電極25と直角に交差して、クロスポイント型の不揮発性記憶素子アレイが形成されていることがわかる。
ところで、第1のコンタクトホール28に低抵抗層29だけでなく高抵抗層30も埋め込んで形成して、低抵抗層29および高抵抗層30がともに分離された構成としてもよい。この構成の不揮発性記憶素子の製造方法は、図8(a)から図8(d)および図9(a)から図9(d)に順にプロセスフローとして示される。
図8(a)から(c)は図5(a)から(c)と同様に形成されるので説明を省略する。図8(c)は図5(c)と同様に基板26上にストライプ状の下部電極22が形成されて、下部電極22を覆って積層された第1の層間絶縁膜27の下部電極22上の第1のコンタクトホール28の中に低抵抗層29が積層されて埋め込まれている。
次に、CMP技術またはドライエッチング技術を用いて第1のコンタクトホール28の上部の低抵抗層29の一部を除去し、図8(d)に示すように10nmの深さの凹部を形成する。さらに、図9(a)に示すようにこの凹部を埋めて、凹部を覆い第1の層間絶縁膜27の上に、例えばスパッタ法でFe2O3材料を供給することにより、高抵抗膜30が積層される。この高抵抗膜30は、CMP技術により第1のコンタクトホール28の中の凹部には埋め込んで残し、第1の層間絶縁膜27上は除去するように図9(b)に示すような断面形状に形成される。
そして、図9(c)に示すように上部電極23が、例えば蒸着法により第1の層間絶縁膜27および高抵抗膜30の上に蒸着されたのち、高抵抗膜30を覆い下部電極22と直角に交差するようにストライプ状に形成される。このときの上部電極の幅は0.1μm、間隔0.1μm、厚さ0.1μmである。さらに、図9(d)に示すように上部電極23および第1の層間絶縁膜27の上部は、例えばCVD法等により弗素ドープの酸化膜からなる0.3μmの厚さの第2の層間絶縁膜32が形成される。
このように図8および図9に示したプロセスフローにより、低抵抗層29と高抵抗層30がともに第1のコンタクトホール28の中に埋め込まれて分離した可変抵抗膜24からなる不揮発性記憶素子が製作される。
以上のプロセスフローにより、不揮発性記憶素子アレイ20が製造される。この製作プロセスにより、図6(b)、図7または図9(d)に示す可変抵抗膜24の一部を含む記憶部25は、可変抵抗膜24が下部電極22と上部電極23とに挟まれた部分に限定され、かつ第1の層間絶縁膜27で分離された低抵抗層29が配置された部分に限定される。低抵抗層29は、下部電極22上の第1の層間絶縁膜27を貫通した第1のコンタクトホール28の中に作製される。したがって、製作プロセスのプロセスルールでの最小サイズにまで微細化できる。また、下部電極22と上部電極23は第1および第2の層間絶縁膜中に作製されるので、不揮発性記憶素子アレイの記憶部以外の機能を担う部位と同じマスクプロセス(例えば、CMOSのプロセス)で製作できる。さらに、可変抵抗膜24の成膜、すなわち、低抵抗層29および高抵抗層30の作製は通常の半導体のプレーナプロセスプロセスを用いることができる。また、各層の作製工程の前にCMP技術を用いて表面を平坦化するので、各層の間の密着性や電気的な接続が良好となる。
したがって、隣接するメモリセル間を分離し、さらに微細化が可能な素子構造を実現することができる。また、クロスポイント型の不揮発性記憶素子アレイにおいても、二次元的に隣接するメモリセル間を分離し、さらに微細化が可能な素子構造を実現することができる。さらに、第1の層間絶縁膜は隣接するメモリセルの低抵抗膜を確実に分離することができ、従来のCMOS等のプレーナプロセスの層間絶縁膜形成工程、エッチング工程および積層材料の埋込工程等との親和性を図ることができる。
このようなプロセスフローにより作製した不揮発性記憶素子の動作特性について次に示す。図10は本実施の形態における不揮発性記憶素子の動作特性を示す図である。作製した不揮発性記憶素子の下部電極と上部電極との間に、極性の異なる電気的パルスを交互に印加して抵抗値の変化を見たものである。電気的パルスは、パルス幅がどちらも100nsecで、+3.1Vの正電圧パルスと−2.1Vの負電圧パルスを交互に印加している。
図10に示すように初回のパルス印加から300回程度までは抵抗値が安定しないが、300回を超えると高抵抗値Rbは11KΩ、低抵抗値は2.5KΩにほぼ安定していることがわかる。しかも、パルス幅が100nsecで電圧が±3.3V以下と高速低電圧動作を実現している。このような高速動作が実現していることは、低抵抗層に高抵抗層を接続させたことにより可変抵抗膜に十分な電圧が印加されるようになったことによる効果と考えられる。
図11は可変抵抗膜の高抵抗層および低抵抗層の層厚を変化させて積層したときの積層構造のFT−IRスペクトルを示す。高抵抗層はFe2O3を低抵抗層はFe3O4を抵抗材料として使用している。いずれの積層構造も、γFe2O3とFe3O4のスペクトルが観察されている。したがって、このように積層した層の厚さが薄い場合でも、十分に高抵抗層と低抵抗層が分離して積層されていることがわかる。したがって、極性の異なる電気的パルスを印加することにより、抵抗値が安定に高抵抗値および低抵抗値をとることができる。この安定な抵抗値変化については、可変抵抗膜を構成する層でのFeイオンの配位や空格子などの状態が電気的パルスの印加により変化していることによると考えられる。
ところで、高抵抗層および低抵抗層からなる可変抵抗膜が下部電極および上部電極により挟み込まれている領域をセル(Cell)とする。また、初期抵抗が異なる、すなわち電極径の大きさが異なるセルが、電気的パルスを印加されるごとに低抵抗値と高抵抗値とを確実にとることができる状態をヒステリシスが発生した状態とする。このときに、セルの電極径の大きさが異なるものを異なるロットとして、各ロット内の多数のセルのうちヒステリシスが発生した状態のセルの割合を百分率で示したものは、ヒステリシス発生率として数値化される。図12は、セルの電極径の大きさを横軸にヒステリシス発生率を縦軸にして、その依存性を調べたものである。なお、電極の形状は正方形であり、図ではその正方形の一辺の長さを「セルの大きさ」とした。ここで、従来構成とは、低抵抗層の1層のみからなる可変抵抗膜の構成である。図12より、従来の構成ではヒステリシス発生率が50%以下であるのに対して、本実施の構成(図2のような構成)では電極径が1.5μm以下のサイズの領域でヒステリシス発生率が100%となっており、安定に動作していることがわかる。
図13は可変抵抗膜を0.5μm角の面積に形成したセル(Cell)を準備して、このセルの初期の抵抗値とヒステリシス発生率の関係を示した図である。図13で用いた抵抗素子は可変抵抗膜が高抵抗層と低抵抗層で構成されていて膜厚がトータル膜厚が100nmで、高抵抗層の厚さが可変抵抗膜の厚さの5%での測定値を表している。また、図中の△、○、●、■は、高抵抗層膜に様々な抵抗率を有する材料を採用した場合に、各ロットのデータをまとめたものである。
図13より、セル抵抗が10Ωから100Ωの領域では、セル抵抗が高くなると、ヒステリシス発生率が上昇する傾向が観測される。これは、寄生の配線抵抗の影響が小さくなり、可変抵抗膜に十分の電圧が印加されるためである。一方、セル抵抗が1000Ω以上になると、ヒステリシス発生率は減少に転じる。これは可変抵抗膜が絶縁体に近い特性を示すために、電流が流れにくくなり、可変抵抗膜に十分なエネルギーが付与されずに、抵抗変化しにくくなる傾向が強まるものと思われる。
図13で抵抗変化しやすい、しにくいという尺度をヒステリシス発生率で50%を基準とすると、図から読み取ると、抵抗変化しやすいセルの初期抵抗値は25Ωから50,000Ωである。
ここで、可変抵抗膜に印加した電圧はほとんど高抵抗層に印加されると仮定すると、初期抵抗値が25Ωを示す場合の高抵抗層の抵抗率ρLは、
ρL[Ωcm]=(セル抵抗)×(面積)÷(膜厚)
=25[Ω]×(0.5×10-4[cm]×0.5×10-4[cm])/(5×10-7[cm])
=0.125[Ωcm]
また、初期抵抗値が50000Ωを示す場合の高抵抗層の抵抗率ρHは、
ρH[Ωcm]=(セル抵抗)×(面積)÷(膜厚)
=50000[Ω]×(0.5×10-4[cm]×0.5×10-4[cm])/(5×10-7[cm])
=250[Ωcm]
以上より本実施の形態のようにFe2O3を高抵抗層に用いた場合には、抵抗率はこの材料の下限値で決まり、高抵抗層の抵抗率の範囲は、0.13Ωcm以上、250Ωcm以下が好ましい。
なお、本実施の形態では、低抵抗層の材料はFe3O4を使用したが、同様の特性を示すものであれば遷移金属の酸化物などを使用してもよい。また、低抵抗層の抵抗率は1×10−3Ωcm以上、2×10−2Ωcm以下のものを用いることが望ましい。この抵抗率の範囲は、低抵抗層材料のFe3O4が結晶構造として逆スピネル構造をとると考えられるときの抵抗率としている。
また、本実施の形態では、高抵抗層の材料はFe2O3を使用したが、同様の特性を示すものであれば遷移金属の酸化物、例えば、ZnFe2O4、MnFe2O4およびNiFe2O4などのスピネル構造酸化物を使用してもよい。また、高抵抗層の抵抗率は0.13Ωcm以上、250Ωcm以下のものを用いることが望ましい。この抵抗率の範囲は、高抵抗層材料のFe2O3などが結晶構造として逆スピネル構造をとると考えられるときの抵抗率としている。
なお、配線材料としてAlやWを用いたが半導体プロセスで用いられるPtやCuを用いてもよい。
なお、電極材料としてWを用いたが、他の電極材料であるCu、Pt、Al、TiN、TaNおよびTiAlN等を用いてもよい。
(第2の実施の形態)
図14は本発明の第2の実施の形態を示す概略断面図である。
図14では、基板26上に下部電極22と上部電極23とに挟まれた可変抵抗膜36と、この可変抵抗膜36からなる複数の記憶部35(不揮発性記憶素子)とが形成されている。図14では3つの記憶部35が形成されている。また、可変抵抗膜36は高抵抗層37と低抵抗層38とを少なくとも1層ずつ含む多層の抵抗膜層から構成されており、低抵抗層38は、少なくとも隣接する記憶部35から分離されている構成となっている。本実施の形態が第1の実施の形態と異なるのは、高抵抗層37と低抵抗層38との接続の仕方が異なっており、低抵抗層の内部に上部電極と接する埋込絶縁膜が埋め込まれるように形成され、低抵抗層が埋込絶縁膜を取り囲むように環状に高抵抗層と接することで、高抵抗層はその下面のうちの一部においてのみ低抵抗層と接続される構成となっている。図14に示すように、高抵抗層37は断面形状が平坦な面で低抵抗層38と接触するのに対して、低抵抗層38は断面形状がコの字を90度回転させた面(コップに例えればその上端面)で高抵抗層37に接触している。すなわち、図14に示すように、この埋込絶縁膜39の上面は高抵抗層37の下面で覆われ、埋込絶縁膜39の側面および下面は低抵抗層38で覆われた構成となっている。なお、図14で可変抵抗膜36は、高抵抗層37と低抵抗層38とを1層ずつ含む2層の抵抗膜層から構成されているが、図14の可変抵抗膜36の構成にさらに他の抵抗層が付加されてもよい。
このような構成により、下部電極22および上部電極23を介して電気的パルスが記憶部35に印加されることにより、記憶部35の可変抵抗膜36の抵抗値が増加または減少する。この抵抗値の変化により情報を記憶または読み出しを行う。
ところで、図14に示された不揮発性記憶素子を作製するときは、図15および図16に示したプロセスフローにより作製する。
図15(a)は図5(a)と同じであるので説明を省略する。図15(b)は図15(a)の第1の層間絶縁膜27を貫通する直径0.08μmの第1のコンタクトホール40を下部電極22上に形成して、例えばCVD法やメッキにより低抵抗層38を形成したものである。低抵抗層38は、例えばFe3O4の材料からなり、第1のコンタクトホール40の側面と底面に各面に沿って30nmの厚さで積層している。第1のコンタクトホール40の中には穴41が形成されていることがわかる。
そして、CMP技術を用いて第1のコンタクトホール40の中以外の第1の層間絶縁膜27上の低抵抗層38がエッチバックされて図15(c)に示す断面構造が実現される。さらに、CVD法等により弗素ドープの埋込絶縁膜39が穴41を埋めて第1の層間絶縁膜27上に0.3μmの厚さに積層される。CMP技術により第1の層間絶縁膜27上の埋込絶縁膜39を除去して基板26の表面を図16(a)に示すように平坦化する。さらに、図16(b)に示すように、第1の層間絶縁膜27、低抵抗層38および埋込絶縁膜39の上部に高抵抗層37および上部電極23が順に図5(d)に示したプロセスと同様に積層される。図6で示したプロセスと同様に高抵抗層37および上部電極23は下部電極22と直角に交差してストライプ状に形成され、図16(c)に示すように第2の層間絶縁膜32で覆われて保護される。なお、可変抵抗膜36は低抵抗層38および高抵抗層37を含む多層の抵抗膜層で構成される。
これらの構成により、高抵抗層と低抵抗層との接触する部分を限定して動作する領域を制限することにより、さらに低電流、かつ低消費電力で動作させることができる。したがって、第1の実施の形態で示したように製作プロセスのプロセスルールでの最小サイズにまで微細化できる。また、下部電極22と上部電極23は第1および第2の層間絶縁膜中に作製されるので、不揮発性記憶素子アレイの記憶部以外の機能を担う部位と同じマスクプロセス(例えば、CMOSのプロセス)で製作できる。さらに、可変抵抗膜36の成膜、すなわち、低抵抗層38および高抵抗層37の作製は通常の半導体のプレーナプロセスを用いることができる。また、各層の作製工程の前にCMP技術を用いて表面を平坦化するので、各層の間の密着性や電気的な接続が良好となる。
したがって、隣接するメモリセル間を分離し、さらに微細化が可能な素子構造を実現することができる。また、クロスポイント型の不揮発性記憶素子アレイにおいても、二次元的に隣接するメモリセル間を分離し、さらに微細化が可能な素子構造を実現することができる。さらに、第1の層間絶縁膜は隣接するメモリセルの低抵抗膜を確実に分離することができ、従来のCMOS等のプレーナプロセスの層間絶縁膜形成工程、エッチング工程および積層材料の埋込工程等との親和性を図ることができる。
本実施形態においても、第1の実施の形態と同様の効果が得られることは言うまでもない。
(第3の実施の形態)
図17は本発明の第3の実施の形態を示す概略断面図である。本実施の形態は、基本構成は上述した第2の実施形態と同様であるが、高抵抗層43が第1のコンタクトホール40の中に埋め込まれた構成である点が第2の実施の形態の構成とは異なっている。図17で基板26上に下部電極22と上部電極23とに挟まれた可変抵抗膜36と、この可変抵抗膜36からなる複数の記憶部35(不揮発性記憶素子)とが形成されている。図17では3つの記憶部35が形成されている。また、可変抵抗膜36は高抵抗層43と低抵抗層38とを少なくとも1層ずつ含む多層の抵抗膜層から構成されており、低抵抗層38は、少なくとも隣接する記憶部35から分離されている構成となっている。本実施の形態は第2の実施の形態と同様に、高抵抗層43と低抵抗層38との接続の仕方が第1の実施の形態と異なっており、高抵抗層43が第1のコンタクトホール40の中の凹部42に埋め込まれ、第1のコンタクトホール40内で高抵抗層と低抵抗層とが接続された構成となっている。
図17に示すように、高抵抗層43は断面形状が平坦な面で低抵抗層38と接触するのに対して、低抵抗層38は断面形状がコの字を90度回転させた面(コップに例えればその上端面)で高抵抗層37に接触している。すなわち、図17に示すように、この埋込絶縁膜39の上面は高抵抗層43の下面で覆われ、埋込絶縁膜39の側面および下面は低抵抗層38で覆われた構成となっている。なお、図17で可変抵抗膜36は、高抵抗層43と低抵抗層38とを1層ずつ含む2層の抵抗膜層から構成されているが、図10の可変抵抗膜36の構成にさらに他の抵抗層が付加されてもよい。
このような構成により、下部電極22および上部電極23を介して電気的パルスが記憶部35に印加されることにより、記憶部35の可変抵抗膜36の抵抗値が増加または減少する。この抵抗値の変化により情報の記憶または読み出しを行う。
ところで、図17に示された不揮発性記憶素子を作製するときは、図18および図19に示したプロセスフローにより作製する。
第2の実施の形態で示した図15(a)から(d)および図16(a)は、本実施の形態においても同様のプロセスフローとして図18(a)から(d)に示しているが、説明は重複するので省略する。図19(a)では第2の実施の形態と異なり、図18(d)において第1のコンタクトホール40に埋め込まれた低抵抗層38および埋込絶縁膜39の一部をCMP技術またはドライエッチングにより除去し、第1のコンタクトホール40の上部に深さ10nmの凹部42を形成している。このようにした基板26の表面に凹部42を埋め込んで第1の層間絶縁膜27の上に高抵抗層37が厚さ150nmで積層される。
そして、CMP技術により、第1の層間絶縁膜27の表面の高抵抗層を除去して高抵抗層37は凹部42にのみ残るように、図19(b)に示すように基板26の表面が平坦化される。この高抵抗層37および第1の層間絶縁膜27の上に上部電極23を形成したのち第1の実施の形態の図9(c)および(d)で示したように、上部電極23は図19(c)に示すように下部電極22と直角に交差してストライプ状に形成される。そして、図19(d)に示すように第2の層間絶縁膜32で覆われて保護される。なお、可変抵抗膜36は低抵抗層38および高抵抗層37を含む多層の抵抗膜層で構成される。
これらの構成により、高抵抗層と低抵抗層との接触する部分を限定して動作する領域を制限することにより、さらに低電流、かつ低消費電力で動作させることができる。したがって、第1の実施の形態で示したように製作プロセスのプロセスルールでの最小サイズにまで微細化できる。また、下部電極22と上部電極23は第1および第2の層間絶縁膜中に作製されるので、不揮発性記憶素子アレイの記憶部以外の機能を担う部位と同じマスクプロセス(例えば、CMOSのプロセス)で製作できる。さらに、可変抵抗膜36の成膜、すなわち、低抵抗層38および高抵抗層37の作製は通常の半導体のプレーナプロセスを用いることができる。また、各層の作製工程の前にCMP技術を用いて表面を平坦化するので、各層の間の密着性や電気的な接続が良好となる。
したがって、隣接するメモリセル間を分離し、さらに微細化が可能な素子構造を実現することができる。また、クロスポイント型の不揮発性記憶素子アレイにおいても、二次元的に隣接するメモリセル間を分離し、さらに微細化が可能な素子構造を実現することができる。さらに、第1の層間絶縁膜は隣接するメモリセルの低抵抗膜を確実に分離することができ、従来のCMOS等のプレーナプロセスの層間絶縁膜形成工程、エッチング工程および積層材料の埋込工程等との親和性を図ることができる。
本実施形態においても、第1の実施の形態と同様の効果が得られることは言うまでもない。
なお、第2の実施の形態および第3の実施の形態で説明した不揮発性記憶素子の構造は、図1で示したクロスポイント型の構造であっても、もちろん適用ができ、同様の効果が得られることとなる。
さらに、第1の実施の形態、第2の実施の形態および第3の実施の形態で説明した不揮発性記憶素子の構造では、上部電極と下部電極の間に可変抵抗膜が直接それぞれの電極に接するように配置されているが、可変抵抗膜と上部電極との間または可変抵抗膜と下部電極との間に、クロスポイント構造のメモリセル選択素子となるダイオード素子が配置されていてもかまわない。このとき、ダイオード素子は、ある電流以上で抵抗膜の抵抗値が変化し、ある電流以下では抵抗膜の抵抗値が変化しないように制御するという意味で、スイッチング素子のように機能する。また、上部電極と下部電極が配線を兼用する構造となっているが、これらが別々に形成され、電極と配線との間にダイオード素子を配する構造であってもかまわない。ダイオード素子を間に含んだ構造でも、本願の発明の効果を十分得ることができる。
(素子構造とリテンション特性の関係)
低抵抗層、高抵抗層の分離の有無の違いがリテンション特性に及ぼす影響を実験にて確認した。その実験結果を図20に示す。横軸に素子構造の模式的な断面図を示す。(a)隣接する記憶素子間で高抵抗層、低抵抗層が共通のもの(高抵抗層、低抵抗層ともに分離無し)、(b)低抵抗層のみ分離されているもの、(c)高抵抗層、低抵抗層ともに分離されているサンプル、を比較する。高抵抗層としてはFe2O3、低抵抗層としてはFe3O4を用いた。縦軸には、その素子構造を持つサンプルを高い抵抗値(HR)にセットし(初期抵抗)、85℃で保持した場合のリテンション平均時間を示す。ここでのリテンション時間とは、初期抵抗の50%に減衰するまでの時間としている。
図20から明らかなように、低抵抗層のみを分離した構造において、データ保持時間が200時間と長く、特に優れていることが分かった。これは電子の多い低抵抗層を分離することで、素子のアクティブ領域から外側に電子が拡散することを防止し、抵抗が変動するのを防止できるからと考えられる。また、低抵抗層、高抵抗層ともに分離したものについてはデータ保持時間が1.5時間と極めて短かった。これは高抵抗層、低抵抗層をドライエッチングで形成する場合に、ドライエッチング時にその端面に酸素が欠乏した層が発生するためと考えられる。これによりリーク電流のパスができ、リテンション特性が劣化するものと考えられるからである。
以上の実験結果から、特に低抵抗層のみを分離する素子構造(低抵抗層が高抵抗層の主面の一部でのみ接する構成)がリテンション特性の向上につながる知見を得、本願の発明の効果を実証した。
なお、上述の実験では、分離されていない層は、隣接する素子との間で連続するように構成した。しかし、分離されていない層が隣接する素子との間で連続する必要は必ずしもない。高抵抗層を分離せず、低抵抗層を分離した構成においてリテンション特性が向上したのは、高抵抗層の周縁部が劣化することで生じるリーク電流の影響が抑制されるためであると推察される。よって、例えば、高抵抗層の下面が低抵抗層の上面よりも面積が大きく、高抵抗層の周縁部が低抵抗層の上面(低抵抗層が形成されているコンタクトホール)からはみ出しているような構成であれば、電流は高抵抗層の中央部を通って低抵抗層に達する。かかる構成でも、端面において劣化した部分(例えば、高抵抗層の酸素原子が周囲に移動して抵抗値が低下した部分)の影響を受けにくくなり、リテンション特性が向上することが推察される。
本実験例では、エッチングによる素子の分離を用いた。低抵抗層、高抵抗層ともに分離した構成では、周縁部がドライエッチングで劣化してリテンション特性が劣化したものと考えられる。これに対して、図9のようにコンタクトホールの内部に低抵抗層および高抵抗層を積層する場合には、ドライエッチングによる劣化は生じない。よって、図9のような構成でも、高抵抗層と低抵抗層を設けた上で低抵抗層を素子分離するという構成がもたらす効果(低電圧による高速動作とクロストーク抑制)は十分に得られる。ただし、周縁部の劣化が問題になる場合には、本実験例のように高抵抗層の主面の一部においてのみ低抵抗層が接続されるような構成とすることが好ましい。
上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び/又は機能の詳細を実質的に変更できる。
本発明は、高集積化を実現する大容量の不揮発性記憶素子とその製造方法を提供するものであり、携帯情報機器や情報家電等の電子機器の小型化・薄型化に有用である。
本発明は、微細化および高速化に適した不揮発性記憶素子アレイおよびその製造方法に関する。
近年、デジタル技術の進展に伴って携帯情報機器や情報家電等の電子機器が、より一層高機能化している。これらの電子機器の高機能化に伴い、使用される半導体素子の微細化および高速化が急速に進んでいる。その中でも記憶部の材料として低消費電力で高速読み書きが可能な強誘電体膜などを用いた不揮発性記憶素子の用途が急速に拡大している。
さらに、可変抵抗膜を記憶部の材料として用いる不揮発性記憶素子は可変抵抗素子のみで記憶素子を構成できるので、さらなる微細化、高速化および低消費電力化が期待されている。
ところで、可変抵抗膜を記憶部の材料として用いる場合には、例えば、電気的パルスの入力などにより、抵抗値が高抵抗から低抵抗へ、または低抵抗から高抵抗へと2値の間を明確に区別して、かつ安定に変化をすることが必要である。このようなリテンション特性の安定のためと記憶素子の微細化を目的として可変抵抗膜の構成が開示されている。
図21に従来の記憶素子の例として、2つの記録層を2つの電極で挟み、可逆的に記録層の抵抗値が変化する抵抗変化素子によりメモリセルが構成された例を示す(例えば、特許文献1参照)。
図21に示すように、この記憶素子は、メモリセルを構成する抵抗変化素子10が多数アレイ状に配置されて構成されている。また、抵抗変化素子10は、下部電極1と上部電極4との間に、高抵抗膜2とこれより低抵抗なイオン源層3とが挟まれてなる。これら高抵抗膜2およびイオン源層3により記憶層が構成され、各メモリセルの抵抗変化素子10に情報を記録することができる。
なお、それぞれの抵抗変化素子10は、半導体基板11に形成されたMOSトランジスタ18の上方に形成されている。このMOSトランジスタ18は、半導体基板11内の素子分離層12により分離された領域に形成されたソース/ドレイン領域13と、ゲート電極14とからなる。また、ゲート電極14は、記憶素子の一方のアドレス配線であるワード線を兼ねている。
そして、MOSトランジスタ18のソース/ドレイン領域13の一方と、抵抗変化素子10の下部電極1とが、プラグ層15、金属配線層16およびプラグ層17を介して電気的に接続されている。
MOSトランジスタ18のソース/ドレイン領域13の他方は、プラグ層15を介して金属配線層16に接続されている。この金属配線層16は、記憶素子の他方のアドレス配線であるビット線に接続される。
このように構成された抵抗変化素子10の下部電極1と上部電極4との間に極性の異なる電位を印加することにより、記憶層を構成するイオン源層3のイオン源を高抵抗層2に移動させる、または高抵抗層2から上部電極4に移動させる。このことにより、抵抗変化素子10の抵抗値が高抵抗状態から低抵抗状態へ、または、低抵抗状態から高抵抗状態へと遷移して情報を記録することができる。
また、上部電極と下部電極で挟まれた可変抵抗膜材料が、多結晶構造を有する第1の電気パルス変動抵抗層とナノ結晶またはアモルファス構造のいずれかを有する第2の電気パルス変動抵抗層とで構成された記憶素子も示されている。このメモリ抵抗材料を構成する抵抗層は、印加する電気パルスの電圧やパルス幅に対応して抵抗値を変化することにより調整されたのちに抵抗変化素子として動作する(例えば、特許文献2参照)。
特開2006−40946号公報
特開2004−349689号公報
しかしながら、上記従来の構成では、素子の微細化が困難であり、量産に十分適していないという課題があった。また、素子のリテンション特性のさらなる向上が求められていた。
本発明は、上記で説明した課題を解決し、より一層の微細化を可能とする素子構造を提案するものであり、しかも今後の一層微細化された半導体プロセスとの親和性に富み、かつ、記憶部としてのリテンション特性が向上され、安定に量産することができる不揮発性記憶素子とその製造方法を提供することを目的としている。
本発明者らは、上記目的を達成するために鋭意検討を行なった。その結果、以下のような知見が得られた。
先行特許文献で示された低抵抗層を構成する材料とは異なる材料で、抵抗変化特性に優れた低抵抗層を構成することができる材料、例えば、鉄の酸化物などからなる材料がある。このような抵抗変化特性に優れた低抵抗層だけで可変抵抗膜を構成すると、可変抵抗膜に電圧が印加された場合に、可変抵抗膜が低抵抗であるために大きい駆動電流が流れて可変抵抗膜、可変抵抗膜を挟む電極とのコンタクトおよび配線などにダメージを与えるという課題があった。また、可変抵抗膜のフォーミング電圧印加時に可変抵抗膜の抵抗値が低いと、寄生配線抵抗との抵抗の大きさの関係から可変抵抗膜にフォーミングに十分な電圧が印加されないという課題もあった。これらの課題は、可変抵抗膜の信頼性の確保という点でも重要である。
本発明は、抵抗変化特性に優れた低抵抗層に高抵抗層を組み合わせた多層の抵抗膜層を可変抵抗膜としている。このような構成とすることにより、この可変抵抗膜は適切な抵抗値を持つことにより、ダメージを与えない適切な電流を流し、かつフォーミング電圧印加時に適切な電圧が印加されることとなる。さらに、低抵抗層を可変抵抗膜に用いると隣接電極間のクロストークが課題となる場合が多いが、低抵抗層を少なくとも素子分離することによりクロストークの発生を抑えている。
かかる構成において、高抵抗層の主面の一部においてのみ低抵抗層が高抵抗層と接続されるようにすることで、素子のリテンション特性が向上することが判明した。特性が向上したのは、高抵抗層を回り込むリーク電流の影響を抑制することができるためと推察された。
なお、ここでの高抵抗層、低抵抗層とは、可変抵抗膜の積層構造間で「抵抗値」を比較した「相対的」なものである。
すなわち上記目的を達成するために、本発明の不揮発性記憶素子アレイは、複数の不揮発性記憶素子を有する不揮発性記憶素子アレイであって、それぞれの不揮発性記憶素子は、基板上に形成された下部電極と、前記下部電極の上方に形成された上部電極と、前記下部電極と前記上部電極とに挟まれた可変抵抗膜と、を備え、前記可変抵抗膜は、高抵抗層と低抵抗層とを含み、前記下部電極と前記上部電極との間に電気的パルスを印加することにより抵抗値が増加または減少する特性を有し、前記上部電極の主面の一部においてのみ前記上部電極と接続されるか、前記下部電極の主面の一部においてのみ前記下部電極と接続され、さらに、基板上に下部電極を覆うように形成された第1の層間絶縁膜を備え、前記下部電極上に前記第1の層間絶縁膜を貫通して第1のコンタクトホールが形成され、前記低抵抗層が前記第1のコンタクトホール内に形成されて隣接する不揮発性記憶素子の間で互いに分離されており、前記高抵抗層が前記第1のコンタクトホール外に前記コンタクトホールのホール径よりも大なる大きさにて形成されていることを特徴とする。
この構成により、可変抵抗膜は適切な抵抗値を持ち、適切な電流を流し、適切なフォーミング電圧を印加することができる。さらに、隣接するメモリセル間を分離してクロストークの発生を抑えた、微細化が可能な素子構造を実現することができる。第1の層間絶縁膜は隣接するメモリセルの低抵抗膜をさらに確実に分離してクロストークの発生を抑えることができ、従来のCMOS等のプレーナプロセスの層間絶縁膜形成工程、エッチング工程および積層材料の埋込工程等との親和性をさらに図ることができる。また、高抵抗層におけるリーク電流の影響をより確実に抑制できる。なお分離とは、層間絶縁膜などにより、各素子の間で対応する層(それぞれの素子の低抵抗層など)が互いに隔てられていることをいう。
上記不揮発性記憶素子アレイにおいて、前記低抵抗層が、前記高抵抗層の主面の一部においてのみ前記高抵抗層と接続されていてもよい。
この構成により、高抵抗層におけるリーク電流の影響を抑えた、微細化が可能な素子構造を実現できる。
上記不揮発性記憶素子アレイは、前記下部電極が前記基板の主面に平行な第1の平面内において互いに平行に延びるように複数形成され、前記上部電極が前記第1の平面に平行な第2の平面内において互いに平行に延びるようにかつ前記複数の下部電極と立体交差するように複数形成され、前記複数の下部電極および前記複数の上部電極の立体交差点のそれぞれに対応して下部電極および上部電極の間に介在するように可変抵抗膜が設けられることにより、前記立体交差点のそれぞれに対応して前記不揮発性記憶素子が形成されていることを特徴とするクロスポイント型の不揮発性記憶素子アレイであってもよい。
この構成により、クロスポイント型の不揮発性記憶素子アレイにおいても、可変抵抗膜は適切な抵抗値を持ち、適切な電流を流し、適切なフォーミング電圧を印加することができる。さらに、二次元的に隣接するメモリセル間を分離してクロストークの発生を抑えた、微細化が可能な素子構造を実現することができる。
上記不揮発性記憶素子アレイにおいて、前記高抵抗層は、隣接する不揮発性記憶素子間において連続するように形成されていてもよい。
この構成により、高抵抗層におけるリーク電流の影響をより確実に抑制できる。
また、上記不揮発性記憶素子アレイにおいて、低抵抗層の抵抗率は、1×10−3Ωcm以上、2×10−2Ωcm以下である構成としてもよい。
また、上記不揮発性記憶素子アレイにおいて、高抵抗層の抵抗率は、0.13Ωcm以上、250Ωcm以下である構成としてもよい。
これらの構成により、可変抵抗膜は適切なフォーミング電圧が印加されて、可変抵抗膜のヒステリシス発生率も高い発生率が実現できる。なお、抵抗値の変化により情報を記憶または読み出しを行うときもさらに低消費電力で行うことができる。
また、上記不揮発性記憶素子アレイにおいて、低抵抗層はFe3O4を含む層である構成としてもよい。
また、上記不揮発性記憶素子アレイにおいて、高抵抗層は、Fe2O3、ZnFe2O4、MnFe2O4、NiFe2O4からなる群より選択されたいずれか1つの材料を含む層である構成としてもよい。
これらの構成により、可変抵抗膜は適切なフォーミング電圧が印加されて、可変抵抗膜のヒステリシス発生率も高い発生率が実現できる。なお、抵抗値の変化により情報を記憶または読み出しを行うときもさらに低消費電力で行うことができる。そして、継続して動作させても高抵抗値および低抵抗値が一定の値を保持するので、さらに安定に情報を記憶または読み出しを行うことができる。
また、上記不揮発性記憶素子アレイにおいて、前記低抵抗層に埋め込まれた絶縁体からなる埋込絶縁膜をさらに備え、前記埋込絶縁膜の上面は前記高抵抗層の下面の一部と接続されており、前記埋込絶縁膜の側面および下面は前記低抵抗層で覆われている構成としてもよい。
これらの構成により、高抵抗層と低抵抗層との接触する部分を限定して動作する領域を制限することにより、さらに低電流、かつ低消費電力で動作させることができる。
また、上記目的を達成するために、本発明の不揮発性記憶素子の製造方法は、基板上に下部電極を形成する工程と、前記下部電極上に、低抵抗層と高抵抗層とを含む可変抵抗膜を形成する抵抗膜形成工程と、前記可変抵抗膜上に上部電極を形成する工程と、を備え、前記抵抗膜形成工程は、前記下部電極を覆う第1の層間絶縁膜を形成する工程と、前記第1の層間絶縁膜を貫通する第1のコンタクトホールを前記下部電極上に形成する工程と、前記第1のコンタクトホール内に前記低抵抗層を埋め込む工程と、前記第1の層間絶縁膜および前記低抵抗層の表面を平坦化する工程とを有し、前記高抵抗層を形成する工程は、前記第1の層間絶縁膜および前記低抵抗層の表面上に前記高抵抗層を形成することを特徴とする。
この構成により、可変抵抗膜は適切な抵抗値を持ち、適切な電流を流し、適切なフォーミング電圧を印加することができる。さらに、隣接するメモリセル間を分離してクロストークの発生を抑えた、微細化が可能な素子構造を実現することができる。そして、従来のCMOS等のプレーナプロセスの層間絶縁膜形成工程、エッチング工程および積層材料の埋込工程等との親和性をさらに図ることができる。高抵抗膜は平坦化された基板上に形成することができるので、高抵抗膜の膜厚のばらつきを低減し、即ちセルの抵抗のばらつきを抑制することができる。
また、上記不揮発性記憶素子の製造方法において、前記抵抗膜形成工程はさらに、前記低抵抗層の表面上に下面のうちの一部においてのみ前記低抵抗層と接続されるように前記高抵抗層を形成する工程を有してもよい。
この構成により、高抵抗層におけるリーク電流の影響を抑えた、微細化が可能な素子構造を実現できる。
また、上記不揮発性記憶素子の製造方法において、前記第1のコンタクトホール内に前記低抵抗層を埋め込む工程は、前記第1のコンタクトホールの底面と側面に沿って前記低抵抗層を形成する工程と、前記低抵抗層が形成された第1のコンタクトホール内に埋込絶縁膜を形成する工程とを有し、前記低抵抗層の表面上に下面のうちの一部においてのみ前記低抵抗層と接続されるように前記高抵抗層を形成する工程は、前記第1の層間絶縁膜、前記低抵抗層および前記埋込絶縁膜の表面上に前記高抵抗層を形成する工程を有する構成としてもよい。
この構成により、第1の層間絶縁膜は隣接するメモリセルの低抵抗膜をさらに確実に分離することができ、従来のCMOS等のプレーナプロセスの層間絶縁膜形成工程、エッチング工程および積層材料の埋込工程等との親和性をさらに図ることができる。そのうえ、埋込絶縁膜により高抵抗層と低抵抗層との接触する部分を限定して、高抵抗層と低抵抗層の接触する積層部分に動作する領域を制限することにより、さらに低電流、かつ低消費電力で動作させることができる。
また、上記不揮発性記憶素子の製造方法において、前記第1の層間絶縁膜および前記低抵抗層の表面を平坦化する工程は、前記第1の層間絶縁膜および前記低抵抗層の表面と共に前記埋込絶縁膜の表面を平坦化する工程であり、前記高抵抗層を形成する工程は、前記平坦化する工程の後に成される構成としてもよい。
この構成により、高抵抗膜は平坦化された基板上に形成することができるので、高抵抗膜の膜厚のばらつきを低減し、即ちセルの抵抗のばらつきを抑制することができる。
また、上記不揮発性記憶素子の製造方法において、前記下部電極および前記上部電極はストライプ形状に形成され、前記上部電極は前記第1の層間絶縁膜および前記可変抵抗膜上において前記下部電極と交差する方向に形成される構成としてもよい。
この構成により、クロスポイント型の不揮発性記憶素子においても、二次元的に隣接するメモリセル間を分離し、さらに微細化が可能な素子構造を実現することができる。
本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。
本発明の不揮発性記憶素子およびその製造方法は、高抵抗層と低抵抗層とを少なくとも1層ずつ含む多層の抵抗膜層からなる可変抵抗膜を下部電極と上部電極とで挟んだ構成からなり、低抵抗層は少なくとも隣接する記憶部から分離されている構成となっている。このような構成とすることにより、隣接する記憶部を含むメモリセル間を確実に分離し、従来のCMOS等のプレーナプロセスとの親和性を図る構成とすることにより、さらに微細化が可能な素子構造を実現することができる。また、記憶部となる可変抵抗膜のうち低抵抗層は分離されているので、低抵抗層が2次元的に連続している場合に較べて、高抵抗層にかかる電圧も確実に記憶部に集中させることができ低電圧動作、低消費電力動作が実現できる。
さらに、記憶部は低誘電率の絶縁膜で取り囲まれているので、配線や隣接する下部電極および上部電極からのクロストークを受けることがない。また、配線や下部電極および上部電極の間には十分な厚さの層間絶縁膜が配置されているので隣接する配線や下部電極および上部電極からの寄生容量の影響を受けることが少ない。したがって、高集積化と高い安定動作が可能な不揮発性記憶素子とその製造方法を実現するものである。
また、クロスポイント型の不揮発性記憶素子およびその製造方法においては、2次元的に隣接する記憶部を含むメモリセル間を確実に分離することができるので、上記で説明した同様の効果が実現できる。
なお、本発明の不揮発性記憶素子を使用することにより、携帯情報機器や情報家電等の電子機器が、より一層の小型化・薄型化が図れるという効果を奏する。
以下、本発明の好ましい実施の形態にかかる不揮発性記憶素子とその製造方法を、図面を参照しながら説明する。なお、図面で同じ符号が付いたものは、説明を省略する場合もある。
(第1の実施の形態)
図1から図8は、本発明の第1の実施の形態を示す図である。図1(a)にクロスポイント型の不揮発性記憶素子アレイ20の構成を半導体チップの基板表面21から見た概略構成図を示す。図1(a)に示すように不揮発性記憶素子アレイ20は、基板上にストライプ状の下部電極22と、この下部電極22とここでは直角に交差するストライプ状の上部電極23とが可変抵抗膜24を挟んだ構成となっている。ここでは、例えば、8本の下部電極22と8本の上部電極23とが示されており、これらが交差したところは複数の記憶部25になっている。この複数の記憶部25(不揮発性記憶素子)は、それぞれが電気的パルスの印加により抵抗値を増加または減少する特性を有している。
図1(b)は図1(a)の不揮発性記憶素子アレイ20をA−A線の断面を矢印方向から見た概略断面図を示す。図1(b)に示すように、半導体チップの基板26上に下部電極22が形成され、下部電極22の上部は第1の層間絶縁膜27に覆われている。この下部電極22上に(下部電極22に達するように)第1の層間絶縁膜27を貫通して形成された第1のコンタクトホール28が構成され、可変抵抗膜24を構成する低抵抗層29が第1のコンタクトホール28に埋め込まれている。さらに、第1の層間絶縁膜27および低抵抗層29の上には高抵抗層30および上部電極23が形成されて、この高抵抗層30と低抵抗層29とを1層ずつ含む多層の抵抗層として、可変抵抗膜24は構成されている。なお、高抵抗層30は上部電極23の下部にストライプ状に形成されている。
別の言い方をすれば、不揮発性記憶素子アレイ20は、下部電極22が基板26の主面に平行な第1の平面内において互いに平行に延びるように複数形成され、上部電極23が第1の平面に平行な第2の平面内において互いに平行に延びるようにかつ複数の下部電極22と立体交差するように複数形成され、複数の下部電極22および複数の上部電極の立体交差点のそれぞれに対応して下部電極22および上部電極23の間に介在するように可変抵抗膜24の低抵抗層29が設けられることにより、立体交差点のそれぞれに対応して記憶部25が形成されることで構成される。
また、図1(b)に示すように、記憶部25を構成する低抵抗層29は、少なくとも隣接する記憶部25から分離されている。なお、可変抵抗膜24は、高抵抗層30と低抵抗層29とを少なくとも1層ずつ含む多層の抵抗膜層から構成されていればよく、図1(b)の可変抵抗膜24の構成にさらに他の抵抗層が付加されてもよい。
可変抵抗膜24を構成する高抵抗層30、上部電極23および第1の層間絶縁膜27の上には、第2の層間絶縁膜32が高抵抗層30および上部電極23を覆って形成される。この第2の層間絶縁膜32により、不揮発性記憶素子アレイ20の記憶部25が保護されている。
この構成により、下部電極22および上部電極23を介して電気的パルスが記憶部25に印加されることにより、記憶部25の可変抵抗膜24の抵抗値が増加または減少する。この抵抗値の変化により情報を記憶または読み出しを行う。したがって、隣接するメモリセル間を分離し、さらに微細化が可能な素子構造を実現することができる。また、クロスポイント型の不揮発性記憶素子アレイにおいても、二次元的に隣接するメモリセル間を分離し、さらに微細化が可能な素子構造を実現することができる。
図2(a)は、図1(b)に示したクロスポイント型の不揮発性記憶素子アレイ20の構成単位である記憶素子アレイの一部Bの領域を拡大して示した概略断面図である。図2(a)では、例えば、3つの記憶部25からなる記憶素子アレイを示している。なお、この3つの記憶部25から不揮発性記憶素子アレイを構成してもよい。また、図2(b)は図2(a)のCの方向から見た、3つの記憶部25からなる記憶素子アレイの概略断面図を示す。
図2(a)では基板26上に下部電極22と上部電極23とに挟まれた可変抵抗膜24と、この可変抵抗膜24からなる複数の記憶部25とが形成されている。図2(a)では3つの記憶部25が形成されている。また、可変抵抗膜24は高抵抗層30と低抵抗層29とを少なくとも1層ずつ含む多層の抵抗膜層から構成されており、低抵抗層29は、少なくとも隣接する記憶部25から分離されている構成となっている。なお、図2(a)で可変抵抗膜24は、高抵抗層30と低抵抗層29とを1層ずつ含む2層の抵抗膜層から構成されているが、図2(a)の可変抵抗膜24の構成にさらに他の抵抗層が付加されてもよい。
以上のような構成により、下部電極22および上部電極23を介して電気的パルスが記憶部31に印加されることにより、記憶部31の可変抵抗膜24の抵抗値が増加または減少する。この抵抗値の変化により情報を記憶または読み出しを行う。
ここで、可変抵抗膜は抵抗変化特性に優れた低抵抗層だけでなく、高抵抗層を組み合わせた多層の抵抗膜層とすることにより、可変抵抗膜は適切な抵抗値を持ち、適切な電流を流し、適切なフォーミング電圧を印加することができる。さらに、記憶素子アレイとして構成する場合には、隣接するメモリセル間を分離してクロストークの発生を抑えた、微細化が可能な素子構造を実現することができる。また、従来のCMOS等のプレーナプロセスの層間絶縁膜形成工程、エッチング工程および積層材料の埋込工程等との親和性をさらに図ることができる。
すなわち、記憶部となる可変抵抗膜のうち低抵抗層は高抵抗層と高抵抗層の主面の一部においてのみ接続されているので、低抵抗層が高抵抗層の全面に亘って接続されている場合に較べて、高抵抗層にかかる電圧も確実に記憶部に集中させることができ低電圧動作、低消費電力動作が実現できるとともに素子のリテンション特性が向上する。
記憶素子アレイとして構成する場合には、記憶部は低誘電率の絶縁膜で取り囲まれているので、2次元的に隣接する記憶部を含むメモリセル間を確実に分離することができ、配線や隣接する下部電極および上部電極からのクロストークを受けることがない。また、配線や下部電極および上部電極の間には十分な厚さの層間絶縁膜が配置されているので隣接する配線や下部電極および上部電極からの寄生容量の影響を受けることが少ない。したがって、高集積化と高い安定動作が可能な不揮発性記憶素子アレイとその製造方法を実現するものである。
また、公知構造でよくみられる、抵抗変化膜を上下電極で挟んだ構造において、抵抗変化膜と上下電極を同一にパターニングした構造(抵抗変化膜および上下電極の側壁面が同一面内に存在する構造)では、抵抗膜の側壁部にエッチングによるリーク電流が流れる層が発生し、電子の漏れによるリテンション特性が劣化するという課題が発生しやすかった。これは、電極と抵抗膜を同時にエッチングした場合には、電極の金属成分が抵抗膜の側壁に付着して、リーク電流を増加することが主な原因となっているからである。本実施形態では、下部電極22、低抵抗層29、高抵抗層30の端面は同一面内には存在せず(低抵抗層29は、下部電極22の主面の一部においてのみ下部電極22と接続され)、高抵抗層30と上部電極23の端面のみが同一面内に存在する。よって、少なくとも低抵抗層29の端面には、電極をエッチングした時の上述の影響は一切なく、先のリテンション特性が劣化するという課題を原理的に回避できる。抵抗変化膜が、上部電極の主面の一部においてのみ上部電極と接続されるか、下部電極の主面の一部においてのみ下部電極と接続される構造を採用することで、かかる効果が得られる。
本発明の不揮発性記憶素子を使用することにより、携帯情報機器や情報家電等の電子機器が、より一層の小型化・薄型化が図れるという効果を奏する。
次に図2(a)の構成により、不揮発性記憶素子の動作について説明する。
図3は、図2(a)に示す概略断面図の構造で作製した不揮発性記憶素子の可変抵抗膜24に電気的パルスを印加したときの抵抗値の変化を示したものである。なお、可変抵抗膜24を形成した直後の測定開始初期では可変抵抗膜24の抵抗値はばらつくので、可変抵抗膜24の抵抗値がほぼ一定になる動作を行ったのちの抵抗値を示している。
下部電極22と上部電極23の間にパルス幅が100nsecの極性が異なる2種類の電気的パルスを交互に印加すると、両電極間に挟まれた記憶部25の可変抵抗膜24の抵抗値が図3に示すように変化する。すなわち、図3に示すように、負電圧パルス(例えば、電圧E1、パルス幅100nsec)を印加すると抵抗値が減少して2.5×103Ωの低抵抗値Raを示し、正電圧パルス(例えば、電圧E2、パルス幅100nsec)を印加すると抵抗値が増加して1.1×104Ωの高抵抗値Rbを示す。
また、図4に示すように2つの異なる抵抗値RaまたはRbのうち、記憶部25の抵抗値のどちらか一方を情報「0」とし、もう一方を情報「1」とすると抵抗値がどちらであるかで異なる情報「0」または情報「1」を読み取ることができる。図4では大きい方の抵抗値Rbを情報「0」に、小さい方の抵抗値Raを情報「1」に割り当てている。図4に示すように、記憶部25の抵抗値がRbのときに負電圧パルスを印加すると、抵抗値Raが記録されて、記憶部25の情報は「0」から「1」に書き換えられる。また、同様に記憶部25の抵抗値がRaのときに正電圧パルスを印加すると、抵抗値Rbが記録されて、記憶部25の情報は「1」から「0」に書き換えられる。
この情報を読み取るときには、可変抵抗膜24の抵抗値を変化させるときに印加する電気的パルスよりも振幅の小さい再生電圧E3を印加して、図4に示す抵抗値と対応した出力電流値が、読み取られる。この出力電流値IaまたはIbの値が抵抗値RaまたはRbに対応しているので、図4に示すように情報「0」または情報「1」が読み取られる。このようにして、下部電極22と上部電極23との交差する領域において、可変抵抗膜24の一部がそれぞれ記憶部25として動作することにより不揮発性記憶素子が動作する。
また、図1(a)および(b)に示すように、可変抵抗膜24がストライプ状の下部電極22と上部電極23とで挟まれて複数の記憶部25を構成し、これらの記憶部25がマトリックス状に構成されて動作するときには、クロスポイント型の不揮発性記憶素子アレイ20が動作することとなる。
本発明の実施の形態では、抵抗変化特性に優れた低抵抗層に高抵抗層を組み合わせた多層の抵抗膜層を可変抵抗膜としている。このような構成とすることにより、この可変抵抗膜は適切な抵抗値を持つことにより、可変抵抗動作をするときの電圧が印加されてもダメージを与えない適切な電流を流し、かつフォーミング電圧印加時に適切な電圧が印加されることとなる。さらに、低抵抗層を可変抵抗膜に用いると隣接電極間のクロストークが課題となる場合が多いが、低抵抗層を少なくとも素子分離することによりクロストークの発生を抑えている。
このような構成により、動作開始初期に印加するフォーミング電圧をさらに低電圧で調整することができる。なお、抵抗値の変化により情報を記憶または読み出しを行うときも高抵抗層を組み合わせることにより、大きい電流ではなく適切に電流を流すことができるので、さらに低消費電力で動作を行うことができる。
次に本実施の形態で示した図2(a)の不揮発性記憶素子の製造方法について示す。図5(a)から図5(d)並びに図6(a)および図6(b)までは図2(a)に示した不揮発性記憶素子のプロセスフローを順に示している。すなわち、本実施の形態の不揮発性記憶素子の製造方法は、図5および図6に順に示すように、基板26上に下部電極22を形成する工程と、下部電極22上に可変抵抗膜24を形成する抵抗膜形成工程と、可変抵抗膜24上に上部電極23を形成する工程とから構成される。さらに、抵抗膜形成工程は、高抵抗層30と低抵抗層29とを少なくとも1層ずつ含む多層の抵抗膜層からなり、かつ低抵抗層29は少なくとも隣接する記憶部25間において互いに分離されている構成の可変抵抗膜24が形成される工程である。なお、上記で述べたように可変抵抗膜24は3層以上で構成されてもよいが、本実施の形態では、一例として高抵抗層30と低抵抗層29とを1層ずつ含む2層の構成の抵抗膜層で可変抵抗膜が構成される場合について説明する。
図5(a)に示すように、例えば、Si材料の基板26上にAl材料からなる下部電極22を蒸着法とエッチング法により幅0.1μm、厚さ0.1μmで所定方向に伸張するように複数本形成する。さらに、CVD法等により弗素ドープの酸化膜を第1の層間絶縁膜27として基板26および下部電極22を覆って厚さ200nmとなるように堆積する。
そして、図5(b)に示すように、例えば、ドライエッチング法により直径0.08μmの第1のコンタクトホール28が下部電極22上に第1の層間絶縁膜28を貫通して0.12μmの間隔で形成される。この第1のコンタクトホール28は、遷移金属の酸化膜材料をスパッタ法により供給することで、例えば、Fe3O4からなる低抵抗材料で埋め込まれた低抵抗層29を形成し、この材料は図5(b)に示すように第1の層間絶縁膜27上にも層状に堆積する。
次に、図5(c)に示すように、第1の層間絶縁膜27上に積層された低抵抗層29はCMP(化学的機械的研磨)技術を用いて第1の層間絶縁膜27の表面が露出するまで除去されて、第1のコンタクトホール28の中に積層されたものだけが残される。そして、図5(d)に示すようにCMP技術により平坦化された低抵抗層29および第1の層間絶縁膜27上に、例えば、厚さ10nmのFe2O3材料からなる高抵抗層30がスパッタ法により形成されたのち、Al材料からなる上部電極23が、例えば蒸着法により厚さ0.1μmで高抵抗層30の上部に形成される。
そして、図6(a)に示すようにストライプ状の上部電極23が幅0.1μm、間隔0.1μmで下部電極22と直角に交差するようにフォトリソグラフィにより形成されたのち、ストライプ状の上部電極23をマスクとして高抵抗層30も、例えばドライエッチングにより、幅0.1μm、間隔0.1μmでストライプ状に形成される。
さらに、図6(b)に示すように高抵抗層30および上部電極23を覆って第1の層間絶縁膜27上に第2の層間絶縁膜32が、例えばCVD法等により弗素ドープの酸化膜として0.3μmの厚さに形成される。
また、図7に図6(b)のDの方向から見た本実施の形態の不揮発性記憶素子アレイの概略断面図について示す。高抵抗層30および上部電極23がストライプ状に形成されて下部電極25と直角に交差して、クロスポイント型の不揮発性記憶素子アレイが形成されていることがわかる。
ところで、第1のコンタクトホール28に低抵抗層29だけでなく高抵抗層30も埋め込んで形成して、低抵抗層29および高抵抗層30がともに分離された構成としてもよい。この構成の不揮発性記憶素子の製造方法は、図8(a)から図8(d)および図9(a)から図9(d)に順にプロセスフローとして示される。
図8(a)から(c)は図5(a)から(c)と同様に形成されるので説明を省略する。図8(c)は図5(c)と同様に基板26上にストライプ状の下部電極22が形成されて、下部電極22を覆って積層された第1の層間絶縁膜27の下部電極22上の第1のコンタクトホール28の中に低抵抗層29が積層されて埋め込まれている。
次に、CMP技術またはドライエッチング技術を用いて第1のコンタクトホール28の上部の低抵抗層29の一部を除去し、図8(d)に示すように10nmの深さの凹部を形成する。さらに、図9(a)に示すようにこの凹部を埋めて、凹部を覆い第1の層間絶縁膜27の上に、例えばスパッタ法でFe2O3材料を供給することにより、高抵抗膜30が積層される。この高抵抗膜30は、CMP技術により第1のコンタクトホール28の中の凹部には埋め込んで残し、第1の層間絶縁膜27上は除去するように図9(b)に示すような断面形状に形成される。
そして、図9(c)に示すように上部電極23が、例えば蒸着法により第1の層間絶縁膜27および高抵抗膜30の上に蒸着されたのち、高抵抗膜30を覆い下部電極22と直角に交差するようにストライプ状に形成される。このときの上部電極の幅は0.1μm、間隔0.1μm、厚さ0.1μmである。さらに、図9(d)に示すように上部電極23および第1の層間絶縁膜27の上部は、例えばCVD法等により弗素ドープの酸化膜からなる0.3μmの厚さの第2の層間絶縁膜32が形成される。
このように図8および図9に示したプロセスフローにより、低抵抗層29と高抵抗層30がともに第1のコンタクトホール28の中に埋め込まれて分離した可変抵抗膜24からなる不揮発性記憶素子が製作される。
以上のプロセスフローにより、不揮発性記憶素子アレイ20が製造される。この製作プロセスにより、図6(b)、図7または図9(d)に示す可変抵抗膜24の一部を含む記憶部25は、可変抵抗膜24が下部電極22と上部電極23とに挟まれた部分に限定され、かつ第1の層間絶縁膜27で分離された低抵抗層29が配置された部分に限定される。低抵抗層29は、下部電極22上の第1の層間絶縁膜27を貫通した第1のコンタクトホール28の中に作製される。したがって、製作プロセスのプロセスルールでの最小サイズにまで微細化できる。また、下部電極22と上部電極23は第1および第2の層間絶縁膜中に作製されるので、不揮発性記憶素子アレイの記憶部以外の機能を担う部位と同じマスクプロセス(例えば、CMOSのプロセス)で製作できる。さらに、可変抵抗膜24の成膜、すなわち、低抵抗層29および高抵抗層30の作製は通常の半導体のプレーナプロセスプロセスを用いることができる。また、各層の作製工程の前にCMP技術を用いて表面を平坦化するので、各層の間の密着性や電気的な接続が良好となる。
したがって、隣接するメモリセル間を分離し、さらに微細化が可能な素子構造を実現することができる。また、クロスポイント型の不揮発性記憶素子アレイにおいても、二次元的に隣接するメモリセル間を分離し、さらに微細化が可能な素子構造を実現することができる。さらに、第1の層間絶縁膜は隣接するメモリセルの低抵抗膜を確実に分離することができ、従来のCMOS等のプレーナプロセスの層間絶縁膜形成工程、エッチング工程および積層材料の埋込工程等との親和性を図ることができる。
このようなプロセスフローにより作製した不揮発性記憶素子の動作特性について次に示す。図10は本実施の形態における不揮発性記憶素子の動作特性を示す図である。作製した不揮発性記憶素子の下部電極と上部電極との間に、極性の異なる電気的パルスを交互に印加して抵抗値の変化を見たものである。電気的パルスは、パルス幅がどちらも100nsecで、+3.1Vの正電圧パルスと−2.1Vの負電圧パルスを交互に印加している。
図10に示すように初回のパルス印加から300回程度までは抵抗値が安定しないが、300回を超えると高抵抗値Rbは11KΩ、低抵抗値は2.5KΩにほぼ安定していることがわかる。しかも、パルス幅が100nsecで電圧が±3.3V以下と高速低電圧動作を実現している。このような高速動作が実現していることは、低抵抗層に高抵抗層を接続させたことにより可変抵抗膜に十分な電圧が印加されるようになったことによる効果と考えられる。
図11は可変抵抗膜の高抵抗層および低抵抗層の層厚を変化させて積層したときの積層構造のFT−IRスペクトルを示す。高抵抗層はFe2O3を低抵抗層はFe3O4を抵抗材料として使用している。いずれの積層構造も、γFe2O3とFe3O4のスペクトルが観察されている。したがって、このように積層した層の厚さが薄い場合でも、十分に高抵抗層と低抵抗層が分離して積層されていることがわかる。したがって、極性の異なる電気的パルスを印加することにより、抵抗値が安定に高抵抗値および低抵抗値をとることができる。この安定な抵抗値変化については、可変抵抗膜を構成する層でのFeイオンの配位や空格子などの状態が電気的パルスの印加により変化していることによると考えられる。
ところで、高抵抗層および低抵抗層からなる可変抵抗膜が下部電極および上部電極により挟み込まれている領域をセル(Cell)とする。また、初期抵抗が異なる、すなわち電極径の大きさが異なるセルが、電気的パルスを印加されるごとに低抵抗値と高抵抗値とを確実にとることができる状態をヒステリシスが発生した状態とする。このときに、セルの電極径の大きさが異なるものを異なるロットとして、各ロット内の多数のセルのうちヒステリシスが発生した状態のセルの割合を百分率で示したものは、ヒステリシス発生率として数値化される。図12は、セルの電極径の大きさを横軸にヒステリシス発生率を縦軸にして、その依存性を調べたものである。なお、電極の形状は正方形であり、図ではその正方形の一辺の長さを「セルの大きさ」とした。ここで、従来構成とは、低抵抗層の1層のみからなる可変抵抗膜の構成である。図12より、従来の構成ではヒステリシス発生率が50%以下であるのに対して、本実施の構成(図2のような構成)では電極径が1.5μm以下のサイズの領域でヒステリシス発生率が100%となっており、安定に動作していることがわかる。
図13は可変抵抗膜を0.5μm角の面積に形成したセル(Cell)を準備して、このセルの初期の抵抗値とヒステリシス発生率の関係を示した図である。図13で用いた抵抗素子は可変抵抗膜が高抵抗層と低抵抗層で構成されていて膜厚がトータル膜厚が100nmで、高抵抗層の厚さが可変抵抗膜の厚さの5%での測定値を表している。また、図中の△、○、●、■は、高抵抗層膜に様々な抵抗率を有する材料を採用した場合に、各ロットのデータをまとめたものである。
図13より、セル抵抗が10Ωから100Ωの領域では、セル抵抗が高くなると、ヒステリシス発生率が上昇する傾向が観測される。これは、寄生の配線抵抗の影響が小さくなり、可変抵抗膜に十分の電圧が印加されるためである。一方、セル抵抗が1000Ω以上になると、ヒステリシス発生率は減少に転じる。これは可変抵抗膜が絶縁体に近い特性を示すために、電流が流れにくくなり、可変抵抗膜に十分なエネルギーが付与されずに、抵抗変化しにくくなる傾向が強まるものと思われる。
図13で抵抗変化しやすい、しにくいという尺度をヒステリシス発生率で50%を基準とすると、図から読み取ると、抵抗変化しやすいセルの初期抵抗値は25Ωから50,000Ωである。
ここで、可変抵抗膜に印加した電圧はほとんど高抵抗層に印加されると仮定すると、初期抵抗値が25Ωを示す場合の高抵抗層の抵抗率ρLは、
ρL[Ωcm]=(セル抵抗)×(面積)÷(膜厚)
=25[Ω]×(0.5×10-4[cm]×0.5×10-4[cm])/(5×10-7[cm])
=0.125[Ωcm]
また、初期抵抗値が50000Ωを示す場合の高抵抗層の抵抗率ρHは、
ρH[Ωcm]=(セル抵抗)×(面積)÷(膜厚)
=50000[Ω]×(0.5×10-4[cm]×0.5×10-4[cm])/(5×10-7[cm])
=250[Ωcm]
以上より本実施の形態のようにFe2O3を高抵抗層に用いた場合には、抵抗率はこの材料の下限値で決まり、高抵抗層の抵抗率の範囲は、0.13Ωcm以上、250Ωcm以下が好ましい。
なお、本実施の形態では、低抵抗層の材料はFe3O4を使用したが、同様の特性を示すものであれば遷移金属の酸化物などを使用してもよい。また、低抵抗層の抵抗率は1×10−3Ωcm以上、2×10−2Ωcm以下のものを用いることが望ましい。この抵抗率の範囲は、低抵抗層材料のFe3O4が結晶構造として逆スピネル構造をとると考えられるときの抵抗率としている。
また、本実施の形態では、高抵抗層の材料はFe2O3を使用したが、同様の特性を示すものであれば遷移金属の酸化物、例えば、ZnFe2O4、MnFe2O4およびNiFe2O4などのスピネル構造酸化物を使用してもよい。また、高抵抗層の抵抗率は0.13Ωcm以上、250Ωcm以下のものを用いることが望ましい。この抵抗率の範囲は、高抵抗層材料のFe2O3などが結晶構造として逆スピネル構造をとると考えられるときの抵抗率としている。
なお、配線材料としてAlやWを用いたが半導体プロセスで用いられるPtやCuを用いてもよい。
なお、電極材料としてWを用いたが、他の電極材料であるCu、Pt、Al、TiN、TaNおよびTiAlN等を用いてもよい。
(第2の実施の形態)
図14は本発明の第2の実施の形態を示す概略断面図である。
図14では、基板26上に下部電極22と上部電極23とに挟まれた可変抵抗膜36と、この可変抵抗膜36からなる複数の記憶部35(不揮発性記憶素子)とが形成されている。図14では3つの記憶部35が形成されている。また、可変抵抗膜36は高抵抗層37と低抵抗層38とを少なくとも1層ずつ含む多層の抵抗膜層から構成されており、低抵抗層38は、少なくとも隣接する記憶部35から分離されている構成となっている。本実施の形態が第1の実施の形態と異なるのは、高抵抗層37と低抵抗層38との接続の仕方が異なっており、低抵抗層の内部に上部電極と接する埋込絶縁膜が埋め込まれるように形成され、低抵抗層が埋込絶縁膜を取り囲むように環状に高抵抗層と接することで、高抵抗層はその下面のうちの一部においてのみ低抵抗層と接続される構成となっている。図14に示すように、高抵抗層37は断面形状が平坦な面で低抵抗層38と接触するのに対して、低抵抗層38は断面形状がコの字を90度回転させた面(コップに例えればその上端面)で高抵抗層37に接触している。すなわち、図14に示すように、この埋込絶縁膜39の上面は高抵抗層37の下面で覆われ、埋込絶縁膜39の側面および下面は低抵抗層38で覆われた構成となっている。なお、図14で可変抵抗膜36は、高抵抗層37と低抵抗層38とを1層ずつ含む2層の抵抗膜層から構成されているが、図14の可変抵抗膜36の構成にさらに他の抵抗層が付加されてもよい。
このような構成により、下部電極22および上部電極23を介して電気的パルスが記憶部35に印加されることにより、記憶部35の可変抵抗膜36の抵抗値が増加または減少する。この抵抗値の変化により情報を記憶または読み出しを行う。
ところで、図14に示された不揮発性記憶素子を作製するときは、図15および図16に示したプロセスフローにより作製する。
図15(a)は図5(a)と同じであるので説明を省略する。図15(b)は図15(a)の第1の層間絶縁膜27を貫通する直径0.08μmの第1のコンタクトホール40を下部電極22上に形成して、例えばCVD法やメッキにより低抵抗層38を形成したものである。低抵抗層38は、例えばFe3O4の材料からなり、第1のコンタクトホール40の側面と底面に各面に沿って30nmの厚さで積層している。第1のコンタクトホール40の中には穴41が形成されていることがわかる。
そして、CMP技術を用いて第1のコンタクトホール40の中以外の第1の層間絶縁膜27上の低抵抗層38がエッチバックされて図15(c)に示す断面構造が実現される。さらに、CVD法等により弗素ドープの埋込絶縁膜39が穴41を埋めて第1の層間絶縁膜27上に0.3μmの厚さに積層される。CMP技術により第1の層間絶縁膜27上の埋込絶縁膜39を除去して基板26の表面を図16(a)に示すように平坦化する。さらに、図16(b)に示すように、第1の層間絶縁膜27、低抵抗層38および埋込絶縁膜39の上部に高抵抗層37および上部電極23が順に図5(d)に示したプロセスと同様に積層される。図6で示したプロセスと同様に高抵抗層37および上部電極23は下部電極22と直角に交差してストライプ状に形成され、図16(c)に示すように第2の層間絶縁膜32で覆われて保護される。なお、可変抵抗膜36は低抵抗層38および高抵抗層37を含む多層の抵抗膜層で構成される。
これらの構成により、高抵抗層と低抵抗層との接触する部分を限定して動作する領域を制限することにより、さらに低電流、かつ低消費電力で動作させることができる。したがって、第1の実施の形態で示したように製作プロセスのプロセスルールでの最小サイズにまで微細化できる。また、下部電極22と上部電極23は第1および第2の層間絶縁膜中に作製されるので、不揮発性記憶素子アレイの記憶部以外の機能を担う部位と同じマスクプロセス(例えば、CMOSのプロセス)で製作できる。さらに、可変抵抗膜36の成膜、すなわち、低抵抗層38および高抵抗層37の作製は通常の半導体のプレーナプロセスを用いることができる。また、各層の作製工程の前にCMP技術を用いて表面を平坦化するので、各層の間の密着性や電気的な接続が良好となる。
したがって、隣接するメモリセル間を分離し、さらに微細化が可能な素子構造を実現することができる。また、クロスポイント型の不揮発性記憶素子アレイにおいても、二次元的に隣接するメモリセル間を分離し、さらに微細化が可能な素子構造を実現することができる。さらに、第1の層間絶縁膜は隣接するメモリセルの低抵抗膜を確実に分離することができ、従来のCMOS等のプレーナプロセスの層間絶縁膜形成工程、エッチング工程および積層材料の埋込工程等との親和性を図ることができる。
本実施形態においても、第1の実施の形態と同様の効果が得られることは言うまでもない。
(第3の実施の形態)
図17は本発明の第3の実施の形態を示す概略断面図である。本実施の形態は、基本構成は上述した第2の実施形態と同様であるが、高抵抗層43が第1のコンタクトホール40の中に埋め込まれた構成である点が第2の実施の形態の構成とは異なっている。図17で基板26上に下部電極22と上部電極23とに挟まれた可変抵抗膜36と、この可変抵抗膜36からなる複数の記憶部35(不揮発性記憶素子)とが形成されている。図17では3つの記憶部35が形成されている。また、可変抵抗膜36は高抵抗層43と低抵抗層38とを少なくとも1層ずつ含む多層の抵抗膜層から構成されており、低抵抗層38は、少なくとも隣接する記憶部35から分離されている構成となっている。本実施の形態は第2の実施の形態と同様に、高抵抗層43と低抵抗層38との接続の仕方が第1の実施の形態と異なっており、高抵抗層43が第1のコンタクトホール40の中の凹部42に埋め込まれ、第1のコンタクトホール40内で高抵抗層と低抵抗層とが接続された構成となっている。
図17に示すように、高抵抗層43は断面形状が平坦な面で低抵抗層38と接触するのに対して、低抵抗層38は断面形状がコの字を90度回転させた面(コップに例えればその上端面)で高抵抗層37に接触している。すなわち、図17に示すように、この埋込絶縁膜39の上面は高抵抗層43の下面で覆われ、埋込絶縁膜39の側面および下面は低抵抗層38で覆われた構成となっている。なお、図17で可変抵抗膜36は、高抵抗層43と低抵抗層38とを1層ずつ含む2層の抵抗膜層から構成されているが、図10の可変抵抗膜36の構成にさらに他の抵抗層が付加されてもよい。
このような構成により、下部電極22および上部電極23を介して電気的パルスが記憶部35に印加されることにより、記憶部35の可変抵抗膜36の抵抗値が増加または減少する。この抵抗値の変化により情報の記憶または読み出しを行う。
ところで、図17に示された不揮発性記憶素子を作製するときは、図18および図19に示したプロセスフローにより作製する。
第2の実施の形態で示した図15(a)から(d)および図16(a)は、本実施の形態においても同様のプロセスフローとして図18(a)から(d)に示しているが、説明は重複するので省略する。図19(a)では第2の実施の形態と異なり、図18(d)において第1のコンタクトホール40に埋め込まれた低抵抗層38および埋込絶縁膜39の一部をCMP技術またはドライエッチングにより除去し、第1のコンタクトホール40の上部に深さ10nmの凹部42を形成している。このようにした基板26の表面に凹部42を埋め込んで第1の層間絶縁膜27の上に高抵抗層37が厚さ150nmで積層される。
そして、CMP技術により、第1の層間絶縁膜27の表面の高抵抗層を除去して高抵抗層37は凹部42にのみ残るように、図19(b)に示すように基板26の表面が平坦化される。この高抵抗層37および第1の層間絶縁膜27の上に上部電極23を形成したのち第1の実施の形態の図9(c)および(d)で示したように、上部電極23は図19(c)に示すように下部電極22と直角に交差してストライプ状に形成される。そして、図19(d)に示すように第2の層間絶縁膜32で覆われて保護される。なお、可変抵抗膜36は低抵抗層38および高抵抗層37を含む多層の抵抗膜層で構成される。
これらの構成により、高抵抗層と低抵抗層との接触する部分を限定して動作する領域を制限することにより、さらに低電流、かつ低消費電力で動作させることができる。したがって、第1の実施の形態で示したように製作プロセスのプロセスルールでの最小サイズにまで微細化できる。また、下部電極22と上部電極23は第1および第2の層間絶縁膜中に作製されるので、不揮発性記憶素子アレイの記憶部以外の機能を担う部位と同じマスクプロセス(例えば、CMOSのプロセス)で製作できる。さらに、可変抵抗膜36の成膜、すなわち、低抵抗層38および高抵抗層37の作製は通常の半導体のプレーナプロセスを用いることができる。また、各層の作製工程の前にCMP技術を用いて表面を平坦化するので、各層の間の密着性や電気的な接続が良好となる。
したがって、隣接するメモリセル間を分離し、さらに微細化が可能な素子構造を実現することができる。また、クロスポイント型の不揮発性記憶素子アレイにおいても、二次元的に隣接するメモリセル間を分離し、さらに微細化が可能な素子構造を実現することができる。さらに、第1の層間絶縁膜は隣接するメモリセルの低抵抗膜を確実に分離することができ、従来のCMOS等のプレーナプロセスの層間絶縁膜形成工程、エッチング工程および積層材料の埋込工程等との親和性を図ることができる。
本実施形態においても、第1の実施の形態と同様の効果が得られることは言うまでもない。
なお、第2の実施の形態および第3の実施の形態で説明した不揮発性記憶素子の構造は、図1で示したクロスポイント型の構造であっても、もちろん適用ができ、同様の効果が得られることとなる。
さらに、第1の実施の形態、第2の実施の形態および第3の実施の形態で説明した不揮発性記憶素子の構造では、上部電極と下部電極の間に可変抵抗膜が直接それぞれの電極に接するように配置されているが、可変抵抗膜と上部電極との間または可変抵抗膜と下部電極との間に、クロスポイント構造のメモリセル選択素子となるダイオード素子が配置されていてもかまわない。このとき、ダイオード素子は、ある電流以上で抵抗膜の抵抗値が変化し、ある電流以下では抵抗膜の抵抗値が変化しないように制御するという意味で、スイッチング素子のように機能する。また、上部電極と下部電極が配線を兼用する構造となっているが、これらが別々に形成され、電極と配線との間にダイオード素子を配する構造であってもかまわない。ダイオード素子を間に含んだ構造でも、本願の発明の効果を十分得ることができる。
(素子構造とリテンション特性の関係)
低抵抗層、高抵抗層の分離の有無の違いがリテンション特性に及ぼす影響を実験にて確認した。その実験結果を図20に示す。横軸に素子構造の模式的な断面図を示す。(a)隣接する記憶素子間で高抵抗層、低抵抗層が共通のもの(高抵抗層、低抵抗層ともに分離無し)、(b)低抵抗層のみ分離されているもの、(c)高抵抗層、低抵抗層ともに分離されているサンプル、を比較する。高抵抗層としてはFe2O3、低抵抗層としてはFe3O4を用いた。縦軸には、その素子構造を持つサンプルを高い抵抗値(HR)にセットし(初期抵抗)、85℃で保持した場合のリテンション平均時間を示す。ここでのリテンション時間とは、初期抵抗の50%に減衰するまでの時間としている。
図20から明らかなように、低抵抗層のみを分離した構造において、データ保持時間が200時間と長く、特に優れていることが分かった。これは電子の多い低抵抗層を分離することで、素子のアクティブ領域から外側に電子が拡散することを防止し、抵抗が変動するのを防止できるからと考えられる。また、低抵抗層、高抵抗層ともに分離したものについてはデータ保持時間が1.5時間と極めて短かった。これは高抵抗層、低抵抗層をドライエッチングで形成する場合に、ドライエッチング時にその端面に酸素が欠乏した層が発生するためと考えられる。これによりリーク電流のパスができ、リテンション特性が劣化するものと考えられるからである。
以上の実験結果から、特に低抵抗層のみを分離する素子構造(低抵抗層が高抵抗層の主面の一部でのみ接する構成)がリテンション特性の向上につながる知見を得、本願の発明の効果を実証した。
なお、上述の実験では、分離されていない層は、隣接する素子との間で連続するように構成した。しかし、分離されていない層が隣接する素子との間で連続する必要は必ずしもない。高抵抗層を分離せず、低抵抗層を分離した構成においてリテンション特性が向上したのは、高抵抗層の周縁部が劣化することで生じるリーク電流の影響が抑制されるためであると推察される。よって、例えば、高抵抗層の下面が低抵抗層の上面よりも面積が大きく、高抵抗層の周縁部が低抵抗層の上面(低抵抗層が形成されているコンタクトホール)からはみ出しているような構成であれば、電流は高抵抗層の中央部を通って低抵抗層に達する。かかる構成でも、端面において劣化した部分(例えば、高抵抗層の酸素原子が周囲に移動して抵抗値が低下した部分)の影響を受けにくくなり、リテンション特性が向上することが推察される。
本実験例では、エッチングによる素子の分離を用いた。低抵抗層、高抵抗層ともに分離した構成では、周縁部がドライエッチングで劣化してリテンション特性が劣化したものと考えられる。これに対して、図9のようにコンタクトホールの内部に低抵抗層および高抵抗層を積層する場合には、ドライエッチングによる劣化は生じない。よって、図9のような構成でも、高抵抗層と低抵抗層を設けた上で低抵抗層を素子分離するという構成がもたらす効果(低電圧による高速動作とクロストーク抑制)は十分に得られる。ただし、周縁部の劣化が問題になる場合には、本実験例のように高抵抗層の主面の一部においてのみ低抵抗層が接続されるような構成とすることが好ましい。
上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び/又は機能の詳細を実質的に変更できる。
本発明は、高集積化を実現する大容量の不揮発性記憶素子とその製造方法を提供するものであり、携帯情報機器や情報家電等の電子機器の小型化・薄型化に有用である。
図1は、本発明の第1の実施の形態における不揮発性記憶素子を示す図で、(a)はクロスポイント型の不揮発性記憶素子の構成を基板表面から見た概略構成図、(b)は(a)のA−A線の断面を矢印方向から見た概略断面図である。
図2は、図1(b)の不揮発性記憶素子の一部Bを拡大して示した概略断面図で、(a)はA−A線の断面を矢印方向から見た概略断面図、(b)は(a)のCの方向から見た概略断面図である。
図3は、本発明の第1の実施の形態における不揮発性記憶素子の抵抗値の変化を示す模式図である。
図4は、2つの異なる抵抗値と情報「0」、情報「1」の関係を示す図である。
図5(a)から図5(d)は、本発明の第1の実施の形態で用いた不揮発性記憶素子の製造方法を示す工程断面図である。
図6(a)、図6(b)は、本発明の第1の実施の形態で用いた不揮発性記憶素子の製造方法を示す工程断面図である。
図7は、図6(b)のDの方向から見た本発明の第1の実施の形態で用いた不揮発性記憶素子の製造方法を示す工程断面図である。
図8(a)から図8(d)は、本発明の第1の実施の形態で用いた高抵抗層を埋め込んだ不揮発性記憶素子の製造方法を示す工程断面図である。
図9(a)から図9(d)は、本発明の第1の実施の形態で用いた高抵抗層を埋め込んだ不揮発性記憶素子の製造方法を示す工程断面図である。
図10は、本発明の第1の実施の形態における不揮発性記憶素子の動作特性を示す図である。
図11は、可変抵抗膜の積層構造のFT−IRスペクトルを示す図である。
図12は、本発明の第1の実施の形態における不揮発性記憶素子のヒステリシス発生率を示す図である。
図13は、本発明の第1の実施の形態における不揮発性記憶素子のセルの初期の抵抗値とヒステリシス発生率の関係を示した図である。
図14は、本発明の第2の実施の形態における不揮発性記憶素子を示す概略断面図である。
図15(a)から図15(d)は、本発明の第2の実施の形態で用いた不揮発性記憶素子の製造方法を示す工程断面図である。
図16(a)から図16(c)は、本発明の第2の実施の形態で用いた不揮発性記憶素子の製造方法を示す工程断面図である。
図17は、本発明の第3の実施の形態における不揮発性記憶素子を示す概略断面図である。
図18(a)から図18(d)は、本発明の第3の実施の形態で用いた不揮発性記憶素子の製造方法を示す工程断面図である。
図19(a)から図19(d)は、本発明の第3の実施の形態で用いた不揮発性記憶素子の製造方法を示す工程断面図である。
図20は、リテンション特性の素子構造依存性を示したグラフである。
図21は、従来の不揮発性記憶素子の要部断面図である。
20 不揮発性記憶素子アレイ
21 基板表面
22,22a,22b,22c,22d,22e,22f,22g,22h 下部電極
23,23a,23b,23c,23d,23e,23f,23g,23h 上部電極
24,36 可変抵抗膜
25,35 記憶部(不揮発性記憶素子)
26 基板
27 第1の層間絶縁膜
28,40 第1のコンタクトホール
29,38 低抵抗層
30,37,43 高抵抗層
32 第2の層間絶縁膜
39 埋込絶縁膜
41 穴
42 凹部
すなわち上記目的を達成するために、本発明の不揮発性記憶素子アレイは、情報を記憶するための複数の不揮発性記憶素子を有する不揮発性記憶素子アレイであって、それぞれの不揮発性記憶素子は、基板上に形成された下部電極と、前記下部電極の上方に形成された上部電極と、前記下部電極と前記上部電極とに挟まれた可変抵抗膜と、を備え、前記可変抵抗膜は、高抵抗層と低抵抗層とを含み、前記下部電極と前記上部電極との間に電気的パルスを印加することにより抵抗値が増加または減少する特性を有し、前記上部電極の主面の一部においてのみ前記上部電極と接続されるか、前記下部電極の主面の一部においてのみ前記下部電極と接続され、さらに、基板上に下部電極を覆うように形成された第1の層間絶縁膜を備え、前記下部電極上に前記第1の層間絶縁膜を貫通して第1のコンタクトホールが形成され、前記低抵抗層が前記第1のコンタクトホール内に形成されて隣接する不揮発性記憶素子の間で互いに分離されており、前記高抵抗層が前記第1のコンタクトホール外に前記コンタクトホールのホール径よりも大なる大きさにて形成され、前記可変抵抗膜は、前記下部電極と前記上部電極との間に極性の異なる2種類の電気的パルスが印加されることにより、前記電気的パルスの極性に応じて抵抗値が増加または減少し、この抵抗値によって前記情報を記憶するように構成されていることを特徴とする。
また、上記目的を達成するために、本発明の不揮発性記憶素子の製造方法は、情報を記憶するための不揮発性記憶素子であって、基板上に形成された下部電極と、前記下部電極の上方に形成された上部電極と、前記下部電極と前記上部電極とに挟まれた可変抵抗膜と、を備え、前記可変抵抗膜は、前記下部電極と前記上部電極との間に極性の異なる2種類の電気的パルスが印加されることにより、前記電気的パルスの極性に応じて抵抗値が増加または減少し、この抵抗値によって前記情報を記憶するように構成された不揮発性記憶素子の製造方法であって、基板上に下部電極を形成する工程と、前記下部電極上に、低抵抗層と高抵抗層とを含む可変抵抗膜を形成する抵抗膜形成工程と、前記可変抵抗膜上に上部電極を形成する工程と、を備え、前記抵抗膜形成工程は、前記下部電極を覆う第1の層間絶縁膜を形成する工程と、前記第1の層間絶縁膜を貫通する第1のコンタクトホールを前記下部電極上に形成する工程と、前記第1のコンタクトホール内に前記低抵抗層を埋め込む工程と、前記第1の層間絶縁膜および前記低抵抗層の表面を平坦化する工程とを有し、前記高抵抗層を形成する工程は、前記第1の層間絶縁膜および前記低抵抗層の表面上に前記高抵抗層を形成することを特徴とする。