KR20200119474A - 적층된 메모리 셀들을 포함하는 저항 변화 메모리 장치 - Google Patents

적층된 메모리 셀들을 포함하는 저항 변화 메모리 장치 Download PDF

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Abstract

저항 변화 메모리 장치는, 복수의 타일 및 그 밖의 회로 영역들이 예정된 기판, 상기 타일 각각에 구비되는 스위치부, 상기 스위치부가 구비된 상기 기판 상부에, 상기 타일의 로우들 따라 순차적으로 배열되는 복수의 제 1 내지 제 3 레벨 워드 라인들, 상기 복수의 제 1 및 제 2 레벨 워드 라인들 사이에 개재되며, 상기 타일의 컬럼들을 따라 연장되는 복수의 제 1 레벨 비트 라인들, 및 상기 복수의 제 2 및 제 3 레벨 워드 라인들 사이에 개재되며, 상기 컬럼을 따라 연장되는 복수의 제 2 레벨 비트 라인들을 포함한다. 복수의 타일 중 선택된 타일의 선택된 로우에 위치되는 상기 제 1 및 제 3 레벨 워드 라인들 및 상기 선택된 타일의 선택된 컬럼에 위치되는 상기 제 2 레벨 비트 라인들은 상기 선택된 타일의 상기 스위치부에 의해 제어된다. 상기 선택된 타일의 상기 선택된 로우의 상기 제 2 레벨 워드 라인 및 상기 선택된 컬럼의 상기 제 1 레벨 비트 라인은 다른 타일의 상기 스위치부에 의해 제어된다.

Description

적층된 메모리 셀들을 포함하는 저항 변화 메모리 장치{Resistance variable Memory Device Including Stacked memory cells}
본 발명은 비휘발성 메모리 장치에 관한 것으로, 보다 구체적으로는 적층된 복수의 데크(deck)를 포함하는 저항 변화 메모리 장치에 관한 것이다.
메모리 장치의 고용량화 및 저전력화의 요구에 따라 비 휘발성이면서, 주기적인 리프레시(refresh)가 필요 없는 차세대 메모리 장치들에 대한 연구가 진행되고 있다. 차세대 메모리 장치는 DRAM(Dynamic Random Access Memory)의 고집적성, 플래쉬 메모리의 비휘발성 및 SRAM(Static RAM)의 고속성 등을 갖출 것이 요구된다.
이와 같은 차세대 메모리 장치로서, 저항 변화 메모리 장치인 PCRAM(Phase changeable RAM), NFGM(Nano Floating Gate Memory), PoRAM(Polymer RAM), MRAM(Magnetic RAM), FeRAM(Ferroelectric RAM) 및 ReRAM(Resistive RAM) 소자 등이 있다.
차세대 메모리 장치 중 PCRAM은 워드 라인 및 비트 라인 사이의 오버랩 부분에 스위칭 소자(switching element) 및 메모리 소자(storage element)가 위치될 수 있다. 이에 따라, PCRAM의 메모리 셀 어레이 구조를 크로스 포인트 어레이 구조라 불리어지고 있다.
이와 같은 차세대 메모리 장치 역시, 높은 집적 밀도가 요구되고 있다. 이에 따라, 워드 라인 및 비트 라인을 교대로 복수 회 적층하는 적층 메모리 셀 구조가 제안되고 있다.
본 발명의 실시예들은 면적 효율을 개선할 수 있는 적층된 메모리 셀들을 포함하는 저항 변화 메모리 장치를 제공하는 것이다.
본 발명의 실시예에 따른 저항 변화 메모리 장치는, 메모리 셀들이 배열될 타일들 및 그 밖의 회로 영역이 예정되어 있는 기판; 상기 타일 영역으로 구획된 공간내에 각각 배열되는 디코딩 회로부; 상기 디코딩 회로부가 구비된 상기 타일 상부에, 상기 타일의 로우들을 따라 순차적으로 적층 배열되는 복수의 제 1 내지 제 3 레벨 워드 라인들; 상기 복수의 제 1 및 제 2 레벨 워드 라인들 사이에 개재되며, 상기 타일의 컬럼들을 따라 연장되는 복수의 제 1 레벨 비트 라인들; 및 상기 복수의 제 2 및 제 3 레벨 워드 라인들 사이에 개재되며, 상기 타일의 상기 컬럼들을 따라 연장되는 복수의 제 2 레벨 비트 라인들을 포함한다. 상기 복수의 타일 중 선택된 타일의 선택된 로우에 위치되는 상기 제 1 및 제 3 레벨 워드 라인들 및 상기 선택된 타일의 선택된 컬럼에 위치되는 상기 제 2 레벨 비트 라인들은 상기 선택된 타일의 상기 디코딩 회로부에 의해 제어되고, 상기 선택된 타일의 상기 선택된 로우의 상기 제 2 레벨 워드 라인 및 상기 선택된 컬럼의 상기 제 1 레벨 비트 라인은 다른 타일의 디코딩 회로부에 의해 제어된다.
본 발명의 일 실시예에 따른 저항 변화 메모리 장치는 복수의 로우 및 복수의 컬럼으로 구분된 타일들 및 그 밖의 회로 영역이 예정되어 있는 기판; 상기 타일내에 각각 구비되는 로우 스위치부 및 컬럼 스위치부를 포함하는 제어 블록; 상기 제어 블록이 구비된 각 타일 상부에 배치되며, 제 1 레벨 워드 라인들, 제 1 레벨 메모리 셀들 및 제 1 레벨 비트라인들이 순차적으로 적층되어 구성되는 제 1 데크층; 상기 제 1 데크층의 상기 제 1 레벨 비트 라인들 상부에, 제 2 레벨 메모리 셀들 및 제 2 레벨 워드 라인이 순차적으로 적층되어 구성되는 제 2 데크층; 상기 제 2 데크층의 상기 제 2 레벨 워드 라인들 상부에, 제 3 레벨 메모리 셀, 및 상기 제 2 레벨 비트 라인들이 순차적으로 적층되어 구성되는 제 3 데크층; 및 상기 제 3 데크층의 제 2 레벨 비트 라인들 상부에 제 4 레벨 메모리 셀들 및 상기 제 3 레벨 워드 라인들이 순차적으로 적층되어 구성되는 제 4 데크층을 포함한다. 상기 복수의 타일 중 선택된 타일의 선택된 로우에 위치하는 상기 제 1 레벨 워드 라인 및 상기 제 3 레벨 워드라인, 및 상기 선택된 타일과 인접하는 제 1 타일의 상기 선택된 로우에 위치되는 상기 제 2 레벨 워드 라인은 상기 선택된 타일의 상기 로우 스위치부에 의해 제어된다. 상기 선택된 타일의 선택된 컬럼에 위치하는 상기 제 2 레벨 비트 라인 및 상기 선택된 타일과 인접하는 제 2 타일에 위치하는 상기 제 1 레벨 비트 라인은 상기 선택된 타일의 상기 컬럼 스위치부에 의해 제어된다.
본 발명의 일 실시예에 따른 저항 변화 메모리 장치는, 복수의 타일 및 그 밖의 회로 영역이 예정된 반도체 기판; 상기 반도체 기판 상에 위치되며, 상기 각각의 타일에 대응되는 공간에 로우 스위치부 및 컬럼 스위치부를 포함하는 제어 블록; 상기 제어 블록 상부에 배치되며, 제 1 레벨 워드 라인들, 제 1 레벨 메모리 셀들 및 제 1 레벨 비트라인들이 순차적으로 적층되어 구성되는 제 1 데크층; 상기 제 1 데크층의 상기 제 1 레벨 비트 라인들 상부에, 제 2 레벨 메모리 셀들 및 제 2 레벨 워드 라인이 순차적으로 적층되어 구성되는 제 2 데크층; 상기 제 2 데크층의 상기 제 2 레벨 워드 라인들 상부에, 제 3 레벨 메모리 셀, 및 상기 제 2 레벨 비트 라인들이 순차적으로 적층되어 구성되는 제 3 데크층; 및 상기 제 3 데크층의 제 2 레벨 비트 라인들 상부에 제 4 레벨 메모리 셀들 및 상기 제 3 레벨 워드 라인들이 순차적으로 적층되어 구성되는 제 4 데크층을 포함한다. 상기 제 1 내지 제 3 레벨 워드 라인들은 상기 제 1 및 제 2 레벨 비트 라인들과 각각 교차하도록 배열되고, 상기 제 1 레벨 비트 라인 및 상기 제 2 레벨 비트 라인은 각각 2개의 타일 단위로 단절없이 연장되되, 선택된 타일 상에서만 상기 제 1 레벨 비트 라인과 상기 제 2 레벨 비트 라인이 겹쳐지도록 스테거(staggered) 형태로 배치되며, 상기 선택된 타일의 상기 제 1 레벨 비트 라인은 그것의 중심부와 상기 선택된 타일의 상기 컬럼 스위치부와 전기적으로 연결되고, 상기 선택된 타일의 상기 제 2 레벨 비트 라인은 그것의 중심부와 상기 선택된 타일과 인접하는 타일의 상기 컬럼 스위치부와 전기적으로 연결된다.
로우 스위치 및 컬럼 스위치를 타일 내부에 배치시킴에 따라, 타일 간의 간격을 줄일 수 있다. 또한, 컬럼 스위치와 제 1 레벨 워드 라인 사이에 보조 비트 라인 패드를 형성하므로써, 컬럼 스위치와 비트 라인의 콘택 마진을 확보할 수 있다.
또한, 각 데크를 구성하는 다층 레벨 워드 라인 및 다층 레벨 비트 라인들을 해당 타일의 제어 블록 및 인접 타일들의 제어 블록에 의해 나누어 제어한다. 이에 따라, 각 매트에 로우 어드레스 및 컬럼 어드레스 입력 시, 각 타일 별로 하나의 메모리 셀이 선택될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 시스템을 보여주는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 저항 변화 메모리 장치의 메모리 셀 어레이를 개략적으로 나타낸 사시도이다.
도 3은 본 발명의 일 실시예에 따른 타일의 구조를 보여주는 사시도이다.
도 4는 본 발명의 일 실시예에 따른 데크를 나타낸 회로도이다.
도 5는 본 발명의 일 실시예에 따른 메모리 셀의 사시도이다.
도 6은 본 발명의 일 실시예 따른 제어 블록의 평면도이다.
도 7은 본 발명의 일 실시예에 따른 복수의 타일을 구비하는 매트를 개략적으로 나타낸 평면도이다.
도 8은 도 7의 VIII-VIII'선을 따라 절단하여 나타낸 단면도이다.
도 9는 도 7의 Ⅸ-Ⅸ'선을 따라 절단하여 나타낸 단면도이다.
도 10은 본 발명의 다른 실시예에 따른 비트 라인 배열을 설명하기 위한 타일의 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1은 본 발명의 일 실시예에 따른 반도체 시스템을 보여주는 블록도이다.
도 1을 참조하면, 반도체 시스템(100)은 프로세서(110), 콘트롤러(120) 및 메모리 장치(200)를 포함할 수 있다.
프로세서(110)는 버스(105)에 의해 콘트롤러(120)와 연결될 수 있다. 프로세서(110)는 메모리 어드레스 및 데이터를 포함하는 메모리 억세스 리퀘스트(리드 리퀘스트, 라이트 리퀘스트 등)를 콘트롤러(120)에 제공할 수 있다. 또한, 프로세서(110)는 콘트롤러(120)로부터 리드 데이터(read data)를 제공받을 수 있다.
콘트롤러(120)는 반도체 메모리 장치(200)의 메모리 동작을 위한 커맨드(CMD, 예컨대, 리드 커맨드 및 라이트 커맨드 등), 어드레스(ADD), 데이터(DATA) 및 제어 신호(CTRL)를 제공할 수 있다.
메모리 장치(200)는 예를 들어, 가변 저항 소자를 포함하는 비휘발성 저항 변화 메모리 장치일 수 있다. 상기 가변 저항 소자는 전류 및/또는 전압에 따라, 가변 저항 특성이 가변되어, 메모리 동작을 실현할 수 있다. 예컨대, 가변 저항 소자는 RRAM, PRAM, MRAM, FRAM 등에 이용되는 물질, 예컨대, 칼코게나이드(chalcogenide)계 화합물, 전이금속 화합물, 강유전체, 강자성체 등을 포함할 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니다. 보다 자세히 살펴보면 가변 저항 소자는 금속 산화물을 포함할 수 있다. 금속 산화물은 예컨대, 니켈(Ni) 산화물, 티타늄(Ti) 산화물, 하프늄(Hf) 산화물, 지르코늄(Zq) 산화물, 텅스텐(W) 산화물, 코발트(Co) 산화물 등과 같은 전이 금속의 산화물, STO(SrTiO), PCMO(PrCaMnO) 등과 같은 페로브스카이트계 물질 등일 수 있다.
또한, 가변 저항 소자는 상변화 물질을 포함할 수 있다. 상변화 물질은 예컨데, GST(Ge-Sb-Te) 등과 같은 칼코게나이드계 물질 등일 수 있다. 이러한 가변 저항 소자는 열에 의해 결정 상태와 비정질 상태 중 어느 하나로 안정됨으로써 서로 다른 저항 상태 사이에서 스위칭하는 특성을 나타낼 수 있다.
또한, 가변 저항 소자는 두 개의 자성층 사이에 터널 베리어 층이 개재된 구조물을 포함할 수 있다. 자성층은 NiFeCo, CoFe 등의 물질로 형성될 수 있고, 터널 베리어층은, Al203 등의 물질로 형성될 수 있다. 이러한 가변 저항 소자는 자성층의 자화 방향에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 나타낼 수 있다. 예컨대, 가변 저항 소자는 두 개의 자성층의 자화 방향이 평행한 경우 저저항 상태일 수 있고, 두 개의 자성층의 자화 방향이 반평행한 경우 고저항 상태일 수 있다. 이하에서, 메모리 장치(200)는 비휘발성 저항 변화 메모리 장치(200)로 이해될 것이다. 상기 비휘발성 저항 변화 메모리 장치(200)는 메모리 셀 어레이(210) 및 제어 블록(250)을 포함할 수 있다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 저항 변화 메모리 장치의 메모리 셀 어레이를 개략적으로 나타낸 사시도이다.
도 2를 참조하면, 저항 변화 메모리 장치(200)의 메모리 셀 어레이(210)는 복수의 매트들(M)을 포함할 수 있다.
상기 각각의 매트들(M)은 복수의 타일(T1~T4)로 구분될 수 있다. 본 실시예에서, 하나의 매트(M)는 각각 4개의 타일(T1~T4)로 구획될 수 있다. 각각의 타일들(T1~T4)은 복수의 메모리 셀들을 포함할 수 있다. 타일(T1~T4)의 상세 구조는 이하에서 보다 상세히 설명될 것이다.
제어 블록(250)은 타일(T1~T4)별로 각각 구비될 수 있다. 예를 들어, 제어 블록(250)은 타일들(T1~T4)과 반도체 기판(300) 사이에 각각 개재될 수 있다.
도 3은 본 발명의 일 실시예에 따른 타일의 구조를 보여주는 사시도이다. 참고로, 각각의 타일들(T1~T4)은 동일한 구성을 가질 수 있으며, 도 3은 복수의 타일 중 제 1 타일(T1)을 일 예로 보여준다.
도 3을 참조하면, 반도체 기판(300) 상부에 타일(T1)이 한정된다. 상기 타일(T1)은 적층된 복수의 데크(D1~D4)들을 포함할 수 있다. 상기 데크(D1~D4) 각각은 복수의 메모리 셀들을 포함하는 2차원적 배열일 수 있다. 본 실시예의 타일(T1)은 예를 들어, 4개의 데크(D1~D4)가 적층되어 구성될 수 있다.
도 4는 본 발명의 일 실시예에 따른 데크를 나타낸 회로도이다.
도 4를 참조하면, 각각의 데크(D1~D4)는 평행하게 배열되는 복수의 워드 라인(WL0~WL3), 상기 복수의 워드 라인(WL0~WL3)과 교차 배열되는 복수의 비트 라인(BL0~BL3), 및 워드 라인들(WL0~WL3)과 비트 라인들(BL0~BL3)의 교차부에 각각 형성되는 메모리 셀(MC)들을 포함할 수 있다.
도 5는 본 발명의 일 실시예에 따른 메모리 셀의 사시도이다.
메모리 셀들(MC)은 도 5에 도시된 바와 같이, 워드 라인(WL)와 비트 라인(BL)의 교차부 사이에 위치되는 셀렉터(32), 중간 전극(35) 및 저장부(38)을 포함할 수 있다. 셀렉터(32), 중간 전극(35) 및 저장부(38)은 워드 라인(WL)과 비트 라인(BL)의 교차부에 순차적으로 적층될 수 있다.
상기 셀렉터(32) 및 저장부(38) 중 적어도 하나는 상변화 재료인 칼코게나이드 물질을 포함할 수 있다. 셀렉터(32) 및 저장부(38) 모두 칼코게나이드 물질을 포함하는 경우, 저장부(38)는 실온에서 비휘발성인 상변화가 진행되는 칼코게나이드 물질을 포함할 수 있다. 한편, 셀렉터(32)는 저장부(38)의 상변화와 다른 상변화 특성을 가질 수 있다. 또한, 셀렉터(32) 및 저장부(38)의 위치는 상호 변경될 수 있다.
셀렉터(32)는 OTS 소자를 구성하는 OTS 물질일 수 있다. 상기 OTS 물질은 상기 저장부(38)로 이용되는 칼코게나이드 합금 물질들 중 임의의 조성을 포함할 수 있다. 또한, 셀렉터(33)는 비소(As)와 같은, 결정화를 억제하기 위한 원소를 추가로 포함할 수 있다. 부가될 때, As와 같은 원소는 합금의 임의의 비-일시적 핵형성 및/또는 성장을 금지함으로써 결정화를 억제할 수 있다. 따라서, 셀렉터(32)는 임계 전압을 초과한 전위가 인가될 때, 도전성 상태로 스위칭될 수 있다. 상기 도전성 상태 동안 충분한 유지 전류가 셀렉터(32)에 제공될 수 있다. 상기 셀렉터(32)의 재료로는 예를 들어, Te-As-Ge-Si, Ge-Te-Pb, Ge-Se-Te, Al-As-Te, Se-As-Ge-Si, Se-As-Ge-C, Se-Te-Ge-Si, Ge-Sb-Te-Se, Ge-Bi-Te-Se, Ge-As-Sb-Se, Ge-As-Bi-Te, 및 Ge-As-Bi-Se를 포함할 수 있다. 상기 워드 라인(WL)은 셀렉터(32)를 가열시키기 위한 가열 전극으로 이용될 수 있다.
저장부(38), 즉, 상변화 메모리 저항층은 다른 칼코게나이드 합금 시스템들 중에서, 인듐(In)-안티모니(Sb)-텔루륨 (Te)(IST) 합금 시스템 내에서의 원소들, 예로서 In2Sb2Te5, In1Sb2Te4, In1Sb4Te7 등 중 적어도 두 개를 포함한 합금, 게르마늄(Ge)-안티모니(Sb)-텔루륨(Te) (GST) 합금 시스템 내에서의 원소들, 예로서 Ge8Sb5Te8, Ge2Sb2Te5, Ge1Sb2Te4, Ge1Sb4Te7, Ge4Sb4Te7 등 중 적어도 두 개를 포함한 합금과 같은 칼코게나이드 조성들을 포함하는 상변화 재료를 포함할 수 있다. 여기에서 사용된 바와 같이, 하이픈으로 연결된 화학적 조성 표기법은 특정한 혼합물 또는 화합물에 포함된 원소들을 표시하며, 표시된 원소들을 수반한 모든 화학양론들을 표현하도록 의도될 수 있다. 또한, 저장부(38)로 이용되는 칼코게나이드 합금으로는 예를 들어, Ge-Te, In-Se, Sb-Te, Ga-Sb, In-Sb, As-Te, Al-Te, In-Ge-Te, Ge-Sb-Te, Te-Ge-As, In-Sb-Te, Te-Sn-Se, Ge-Se-Ga, Bi-Se-Sb, Ga-Se-Te, Sn-Sb-Te, In-Sb-Ge, Te-Ge-Sb-S, Te-Ge-Sn-O, Te-Ge-Sn-Au, Pd-Te-Ge-Sn, In-Se-Ti-Co, Ge-Sb-Te-Pd, Ge-Sb-Te-Co, Sb-Te-Bi-Se, Ag-In-Sb-Te, Ge-Sb-Se-Te, Ge-Sn-Sb-Te, Ge-Te-Sn-Ni, Ge-Te-Sn-Pd, 및 Ge-Te-Sn-Pt를 포함할 수 있다.
중간 전극(35)은 셀렉터(32)와 저장부(38)를 전기적으로 연결하기 위한 노드일 수 있다. 중간 전극(35)은 저장부(38)를 가열시키기 위한 가열 전극으로 이용될 수 있다.
예를 들어, 워드 라인(WL), 셀렉터(32) 및 중간 전극(35)은 예를 들어, 메모리 셀(MC)의 억세스 소자를 구성할 수 있다. 중간 전극(35), 저장부(38) 및 비트 라인(BL)은 메모리 셀(MC)의 가변 저항(R)에 해당될 수 있다.
일 예에 따르면, 인접하게 적층되는 데크(D1~D4)들은 워드 라인(WL) 또는 비트 라인(BL)을 공유할 수 있다. 예를 들어, 제 1 데크(D1)와 제 2 데크(D2)는 비트 라인을 공유할 수 있고, 제 2 데크(D2)와 제 3 데크(D3)는 워드 라인을 공유할 수 있다. 나아가, 제 3 데크(D3)와 제 4 데크(D4)는 비트 라인을 공유할 수 있다.
도 6은 본 발명의 일 실시예 따른 제어 블록(250)의 평면도이다.
상술한 바와 같이, 제어 블록(250)은 반도체 기판(300)과 타일(T1) 사이에 위치될 수 있으며, 각각의 타일마다 각각 구비될 수 있다. 제어 블록(250)은 복수의 제어 회로를 구성하기 위한 트랜지스터들(도시되지 않음)을 포함할 수 있다.
일예로서, 제어 블록(250)은 도 6에 도시된 바와 같이, 제어 로직(252), 전압 생성부(254), 리드/라이트 회로부(256) 및 디코딩 회로부(260)를 포함할 수 있다.
제어 로직(252)은 메모리 콘트롤러(120)로부터 수신한 커맨드(CMD), 어드레스(ADD) 및 제어 신호(CTRL)를 기초하여, 상부에 적층될 데크들(D1~D4)에 데이터(DATA)를 라이트하거나, 데이터(DATA)를 리드하기 위한 각종 제어 신호들을 생성할 수 있다. 상기 각종 제어 신호들은 전압 생성부(254), 리드/라이트 회로부(256) 및 디코딩 회로부(260)에 각각 제공될 수 있다. 제어 로직(252)은 리드/라이트 회로(256)를 동작시키기 위한 신호(이하, 동작 제어 신호)를 제공할 수 있다. 예를 들어, 상기 동작 제어 신호들은 라이트 인에이블 신호, 리드 인에이블 신호, 센싱 인에이블 신호 및 디스차지 인에이블 신호, 프리차지 인에이블 신호등을 포함할 수 있다. 또한, 제어 로직(252)은 전압 생성부(254)에 전압 제어 신호를 제공할 수 있다.
전압 생성부(254)는 상기 전압 제어 신호를 기초하여 메모리 셀 어레이(210)에 라이트, 리드 및 이레이즈(erase) 동작을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 구체적으로, 전압 생성부(254)는 복수의 워드 라인들을 구동하기 위한 워드 라인 구동 전압(VWL) 및 복수의 비트 라인을 구동시키기 위한 비트 라인 구동 전압(VBL)을 생성할 수 있다. 워드 라인 구동 전압(VWL) 및/또는 비트 라인 전압(VBL)은 리셋 라이트 전압, 셋 라이트 전압, 금지 전압(inhibit voltage), 리드 전압 또는 검증 전압(verify voltage)등을 포함할 수 있다.
디코딩 회로부(260)는 로우 스위치부(260a,260b) 및 컬럼 스위치(270a,270b)를 포함할 수 있다. 로우 스위치부(260a,260b)는 로우 어드레스에 응답하여, 타일(T)의 선택된 로우의 워드 라인들을 선택할 수 있다. 컬럼 스위치부(270a,270b)는 컬럼 어드레스에 응답하여, 타일(T)의 선택된 컬럼의 비트 라인들을 선택할 수 있다.
로우 스위치부(260a,260b)는 위치에 따라, 제 1 로우 스위치부(260a) 및 제 2 로우 스위치부(260b)로 구분될 수 있다. 이에 따라, 복수의 워드 라인들은 제 1 및 제 2 로우 스위치부(260a,260b)에 의해 구분되어 제어될 수 있다. 일 예로, 제 1 로우 스위치부(260a) 및 제 2 로우 스위치부(260b)는 타일(T)의 센터 지점(c)을 기준으로 대각선 대칭을 이루도록 배치될 수 있다. 일 예로, 타일(T)을 제 1 내지 제 4 사분면으로 구분하는 경우, 제 1 로우 스위치부(260a)는 제 1 사분면의 외측 가장자리에 위치될 수 있고, 제 2 로우 스위치부(260b)는 제 4 사분면의 외측 가장자리에 위치될 수 있다.
컬럼 스위치부(270a,270b) 역시 위치에 따라, 제 1 컬럼 스위치부(270a) 및 제 2 컬럼 스위치부(270b)로 구분될 수 있다. 이에 따라, 복수의 비트 라인들은 제 1 및 제 2 컬럼 스위치부(270a,270b)에 의해 구분되어 제어될 수 있다. 제 1 컬럼 스위치부(270a) 및 제 2 컬럼 스위치부(270b)는 타일(T)의 센터 지점(c)을 기준으로 대각선 대칭을 이루도록 배치될 수 있다. 예를 들어, 제 1 컬럼 스위치부(270a)는 타일(T)의 제 2 사분면의 외측 가장자리에 위치될 수 있고, 제 2 컬럼 스위치부(260b)는 제 3 사분면의 외측 가장자리에 위치될 수 있다.
예를 들어, 하나의 타일이 n개의 로우와 m개의 컬럼으로 구성된다고 가정할 때, 제 1 로우 내지 제 n/2 로우에 각각 위치되는 워드 라인들은 제 1 로우 스위치부(260a)에 연결될 수 있다. 이때, 제 1 로우 스위치부(260a)는 제 1 로우 내지 제 n/2 로우의 일측 가장자리, 예컨대, 제 1 사분면의 가장자리마다 배치된 스위칭 트랜지스터들(이하, 로우 스위칭 트랜지스터)을 포함할 수 있다. 일예로서, 제 1 로우 내지 제 n/2 로우에 각각 위치되는 워드 라인들 중 일부는 해당 로우의 가장자리에 위치되는 로우 스위칭 트랜지스터와 연결될 수 있고, 다른 일부는 다른 타일의 해당 로우에 위치되는 로우 스위칭 트랜지스터와 연결될 수 있다.
제 n+1/2 로우 내지 제 n 로우에 위치되는 워드 라인들은 제 2 로우 스위치부(260b)에 연결될 수 있다. 이때, 제 2 로우 스위치부(260b)는 제 n+1/2 로우 내지 제 n 로우의 타측 가장자리, 예컨대, 제 4 사분면의 가장자리마다 배치된 로우 스위칭 트랜지스터들을 포함할 수 있다. 일예로서, 제 n+1/2 로우 내지 제 n 로우에 각각 위치되는 워드 라인들 중 일부가 해당 로우의 가장자리에 위치되는 로우 스위칭 트랜지스터와 연결될 수 있고, 다른 일부는 다른 타일의 해당 로우에 위치되는 로우 스위칭 트랜지스터와 연결될 수 있다.
또한, 제 1 컬럼 내지 제 m/2 컬럼에 각각 위치되는 비트 라인들은 제 1 컬럼 스위치부(270a)에 연결될 수 있다. 제 1 컬럼 스위치부(270a)는 제 1 컬럼 내지 제 m/2 컬럼의 일측 가장자리, 예컨대, 제 2 사분면의 가장자리마다 배치된 스위칭 트랜지스터(이하, 컬럼 스위칭 트랜지스터)들을 포함할 수 있다. 일예로서, 제 1 컬럼 내지 제 m/2 컬럼에 각각 위치되는 비트 라인들 중 일부가 해당 컬럼에 위치되는 컬럼 스위칭 트랜지스터와 연결될 수 있고, 다른 일부는 다른 타일의 해당 컬럼에 위치되는 컬럼 스위칭 트랜지스터와 연결될 수 있다.
제 m+1/2 컬럼 내지 제 m 컬럼에 위치되는 비트 라인들은 제 2 컬럼 스위치부(270b)에 연결될 수 있다. 이때, 제 2 컬럼 스위치부(270b)는 제 m+1/2 컬럼 내지 제 m 컬럼의 타측 가장자리, 예컨대, 제 3 사분면의 가장자리마다 배치된 컬럼 스위칭 트랜지스터들을 포함할 수 있다. 일예로서, 제 m+1/2 컬럼 내지 제 m 컬럼에 각각 위치되는 비트 라인들 중 일부가 해당 컬럼 가장자리에 위치되는 컬럼 스위칭 트랜지스터와 연결될 수 있고, 다른 일부는 다른 타일의 해당 컬럼에 위치되는 컬럼 스위칭 트랜지스터와 연결될 수 있다.
각각의 로우 스위칭 트랜지스터, 컬럼 스위칭 트랜지스터 및 메모리 셀과의 관계에 대하여 US 2018/0358085에 자세히 기재되어 있다.
일반적인 저항 변화 메모리 장치의 로우 스위치부 및 컬럼 스위치는 타일(T)과 타일(T) 사이 영역에 위치되는 데 반해, 본 실시예의 로우 스위치부(260a,260b) 및 컬럼 스위치부(270a,270b)는 타일(T) 내부에 데크들과 오버랩되는 위치에 배치된다. 이에 따라, 타일들(T)간의 간격 설정시, 로우 스위치부 및 컬럼 스위치의 면적을 고려하지 않아도 된다. 결과적으로, 감소된 타일(T)간의 간격만큼, 타일(T)의 면적을 확장시킬 수 있다.
본 실시예에서는 제어 블록(250)을 구성하는 모든 회로가 타일 내부에 각각 구비되는 예를 설명하고 있지만, 제어 블록(250) 중, 제어 로직(252), 전압 생성부(254)) 및 리드/라이트 회로부(256)는 타일(T1~T4) 중 어느 하나에 구비되어, 나머지 타일에 해당 신호/전압을 제공할 수도 있다.
도 7은 본 발명의 일 실시예에 따른 복수의 타일을 구비하는 매트를 개략적으로 나타낸 평면도이다. 도 8은 도 7의 VIII-VIII'선을 따라 절단하여 나타낸 단면도이다. 도 9는 도 7의 Ⅸ-Ⅸ'선을 따라 절단하여 나타낸 단면도이다.
도 7, 도 8 및 도 9를 참조하면, 반도체 기판(300)이 준비된다. 반도체 기판(300)는 적어도 하나의 매트(MAT)가 형성될 영역을 포함할 수 있다. 또한 상기 매트(MAT)는 메모리 셀들이 형성될 영역인 타일이 복수 개 한정되도록 구분될 수 있다. 본 실시예는 하나의 매트(MAT)를 4개의 타일(T1~T4)로 구분한 예에 대해 설명할 것이다.
상술한 바와 같이, 종래의 타일들은 로우 디코더 또는 컬럼 디코더의 면적을 고려하여, 타일들의 간격을 설정하였지만, 본 실시예에서의 타일(T1~T4) 간의 공간부에서 실제적으로 콘택만이 구비되기 때문에, 콘택을 형성하기 위한 미니멈 피처 사이즈(minimum feature size)보다 10% 내지 20%의 큰 크기로 형성될 수 있다.
타일(T1~T4)이 한정된 반도체 기판(300) 상부의 소정 부분에 제 1 및 제 2 로우 스위치부(260a, 260b) 및 제 1 및 제 2 컬럼 스위치부(270a,270b)를 구성하는 로우 스위칭 트랜지스터들(SWR) 및 컬럼 스위칭 트랜지스터들(SWC)이 형성된다. 상술한 바와 같이, 로우 스위칭 트랜지스터(SWR)는 타일(T1~T4)상에 각 로우 별로 하나씩 배열될 수 있다. 로우 스위칭 트랜지스터(SWR)는 로우의 위치에 따라, 타일의 일측 또는 타일의 타측에 배열될 수 있다.
또한, 컬럼 스위칭 트랜지스터(SWC)는 타일(T1~T4) 상에 각 컬럼 별로 하나씩 배열될 수 있다. 상기 컬럼 스위칭 트랜지스터(SWC)는 컬럼의 위치에 따라, 타일의 상측 또는 타일의 하측에 배열될 수 있다.
예를 들어, 로우 스위칭 트랜지스터들(SWR)이 배열되는 방향과 컬럼 스위칭 트랜지스터들(SWC)이 배열되는 방향은 실질적으로 수직을 이룰 수 있다.
잘 알려진 바와 같이, 로우 스위칭 트랜지스터(SWR) 및 컬럼 스위칭 트랜지스터(SWC)는 불순물 확산 영역 형태의 접합 영역을 구비하기 때문에, 상기 접합 영역의 일부가 타일 사이의 공간으로 일부 확산될 수 있다.
로우 및 컬럼 스위칭 트랜지스터(SWR,SWC)들이 형성된 반도체 기판(300) 상부에, 타일(T1~T4)의 각 컬럼마다 보조 비트 라인 패드들(310)이 배치될 수 있다. 일예에서, 보조 비트 라인 패드들(310)은 각 타일(T1~T4)의 컬럼 스위칭 트랜지스터들(SWC) 상부에 각각 위치될 수 있다. 일예에서, 보조 비트 라인 패드들(310)은 컬럼 스위칭 트랜지스터들(SWC) 상부에 위치되면서, 상기 컬럼 스위칭 트랜지스터들(SWC)의 드레인과 전기적으로 연결될 수 있다. 보조 비트 라인(SWC)는 이후 형성될 비트 라인들과의 용이한 콘택을 위해, 상기 컬럼 스위칭 트랜지스터(SWC)의 드레인으로부터 비트 라인 연장 방향으로 인접하게 위치한 타일간의 공간까지 일부 연장될 수 있다. 일예에서, 로우 및 컬럼 스위칭 트랜지스터(SWR,SWC)가 형성된 반도체 기판(300)과 보조 비트 라인 패드(310) 사이에 절연막이 각각 개재될 수 있다.
보조 비트 라인 패드(310) 상부에 제 1 레벨 워드 라인들(1_WL0~1_WLn-1, 1_WL)이 배열된다. 상기 제 1 레벨 워드 라인들(1_WL0~1_WLn-1, 1_WL)은 도 7의 x 방향을 따라, 각각의 타일(T1~T4)별로 배열될 수 있다. 일예에서, 제 1 레벨 워드 라인들(1_WL0~1_WLn-1, 1_WL)은 각 타일(T1~T4)별로 각 타일(T1~T4)를 횡단하도록 연장된다. 상기 보조 비트 라인 패드(310)와 상기 제 1 레벨 워드 라인들(1_WL0~1_WLn-1, 1_WL) 사이에 절연막(도시되지 않음)이 개재될 수 있다. 상기 절연막은 평탄화를 제공하는 막일 수 있다. 이에 따라, 제 1 레벨 워드 라인들(1_WL0~1_WLn-1, 1_WL)은 평탄한 표면의 절연막 상부에 배열될 수 있다. 상기 제 1 레벨 워드 라인들(1_WL0~1_WLn-1, 1_WL)은 해당 타일의 동일 로우에 위치된 로우 스위칭 트랜지스터(SWR)의 드레인과 각각 전기적으로 연결될 수 있다.
제 1 레벨 워드 라인들(1_WL0~1_WLn-1, 1_WL) 상부에, 제 1 레벨 비트 라인(1_BL0~1_BLm-1, 1_BL)이 배열된다. 제 1 레벨 비트 라인(1_BL0~1_BLm-1, 1_BL)은 도 7의 y 방향, 예를 들어, 제 1 레벨 워드 라인들(1_WL0~1_WLn-1, 1_WL)과 교차하는 방향으로 각 타일(T1~T4) 별로 연장될 수 있다. 또한, 제 1 레벨 워드 라인들(1_WL0~1_WLn-1, 1_WL)과 제 1 레벨 비트 라인의 교차부마다 제 1 레벨의 메모리 셀(1_MC)들이 각각 개재된다. 이때, 상기 메모리 셀(MC)들은 상술한 도 5의 구성을 따를 수 있다. 이로써, 제 1 데크(deck1)가 구성될 수 있다. 도면에 도시되지는 않았지만, 제 1 레벨 워드 라인들(1_WL0~1_WLn-1, 1_WL)과 제 1 레벨 비트 라인(1_BL0~1_BLm-1, 1_BL) 사이, 즉, 제 1 레벨의 메모리 셀(1_MC)들 사이에, 절연막이 개재될 수 있다.
제 1 레벨 비트 라인(1_BL0~1_BLm-1, 1_BL) 상부에, 제 2 레벨 워드 라인(2_WL0~2_WLn-1, 2_ㅉL)이 제 1 레벨 비트 라인(1_BL0~1_BLm-1, 1_BL)과 교차하는 방향으로 연장될 수 있다. 제 1 레벨 비트 라인(1_BL0~1_BLm-1)과 제 2 레벨 워드 라인(2_WL0~2_WLn-1) 사이의 교차부마다 제 2 레벨의 메모리 셀들(2_MC)이 각각 개재될 수 있다. 이에 따라, 제 2 데크(deck 2)가 구성된다. 도면에 도시되지는 않았지만, 제 1 레벨 비트 라인(1_BL0~1_BLm-1)과 제 2 레벨 워드 라인(2_WL0~2_WLn-1) 사이, 즉, 제 2 레벨의 메모리 셀들(2_MC) 사이에 절연막이 개재될 수 있다. 또한, 제 2 레벨 워드 라인(2_WL0~2_WLn-1)과 제 1 레벨 워드 라인(1_WL0~1_WLn-1)은 제 2 레벨의 메모리 셀들(2_MC), 제 1 레벨 비트 라인(1_BL0~1_BLm-1) 및 제 1 레벨의 메모리 셀들(1_MC)를 사이에 두고 서로 겹쳐지는 형태로 배열될 수 있다.
제 2 레벨 워드 라인(2_WL0~2_WLn-1, 2_WL) 상부에, 제 2 레벨 비트 라인(2_BL0~2_BLm-1, 2_BL)이 제 2 레벨 워드 라인(2_WL0~2_WLn-1, 2_WL)과 교차하는 방향으로 연장될 수 있다. 제 2 레벨 워드 라인(2_WL0~2_WLn-1, 2_WL)과 제 2 레벨 비트 라인(2_BL0~2_BLm-1, 2_BL) 사이의 교차부마다, 제 3 레벨의 메모리 셀들(3_MC)이 각각 개재되어, 제 3 데크(deck 3)가 한정된다. 도면에 도시되지는 않았지만, 제 2 레벨 워드 라인(2_WL0~2_WLn-1, 2_WL)과 제 2 레벨 비트 라인(2_BL0~2_BLm-1, 2_BL) 사이, 즉, 제 3 레벨의 메모리 셀들(3_MC) 사이에 절연막이 개재될 수 있다. 또한, 제 2 레벨 비트 라인(2_BL0~2_BLm-1, 2_BL)과 제 1 레벨 비트 라인(1_BL0~1_BLm-1, 1_BL)은 제 3 레벨의 메모리 셀들(3_MC), 제 2 레벨 워드 라인(2_WL0~2_WLn-1, 2_WL) 및 제 2 레벨의 메모리 셀들(2_MC)를 사이에 두고 겹쳐지는 형태로 배열될 수 있다.
제 2 레벨 비트 라인(2_BL0~2_BLm-1, 2_BL) 상부에, 제 3 레벨 워드 라인(3_WL0~3_WLn-1, 3_WL)이 제 2 레벨 비트 라인(2_BL0~2_BLm-1, 2_BL)과 교차하는 방향으로 연장될 수 있다. 제 2 레벨 비트 라인(2_BL0~2_BLm-1, 2_BL)과 제 3 레벨 워드 라인(3_WL0~3_WLn-1, 3_WL) 사이의 교차부마다 제 4 레벨의 메모리 셀들(4_MC)이 개재되어, 제 4 데크(deck4)를 구성할 수 있다. 도면에는 도시되지 않았지만, 제 2 레벨 비트 라인(2_BL0~2_BLm-1, 2_BL)과 제 3 레벨 워드 라인(3_WL0~3_WLn-1, 3_WL) 사이, 즉, 제 4 레벨의 메모리 셀들(4_MC) 사이에 절연막이 개재될 수 있다. 또한, 제 3 레벨 워드 라인(3_WL0~3_WLn-1)과 제 2 레벨 워드 라인(1_WL0~1_WLn-1)은 제 4 레벨의 메모리 셀들(4_MC), 제 2 레벨 비트 라인(2_BL0~2_BLm-1) 및 제 3 레벨의 메모리 셀들(3_MC)를 사이에 두고 서로 겹쳐지는 형태로 배열될 수 있다.
본 실시예는, 하나의 타일 당 4개 데크, 즉 4층의 메모리 셀 어레이가 적층될 수 있다. 본 실시예에서, 각각의 데크를 구성하는 워드 라인 및 비트 라인은 해당 데크의 상부 또는 하부의 데크의 워드 라인 또는 비트 라인과 공유될 수 있다.
일예에서, 도 8에 도시된 바와 같이, 선택되는 타일(T1)의 선택되는 로우에 위치하는 제 1 레벨 워드 라인들(1_WL) 및 제 3 레벨 워드 라인(3_WL)은 일측 단부가 콘택부(CT)에 의해 상호 연결되어, 상기 선택 로우에 위치하는 로우 스위칭 트랜지스터(SWR)와 전기적으로 접속될 수 있다. 상기 제 1 레벨 워드 라인들(1_WL0~1_WLn-1, 1_WL) 및 제 3 레벨 워드 라인(3_WL0~3_WLn-1, 3_WL)의 일측 단부는 예를 들어, 로우 스위칭 트랜지스터(SWR)와 상대적으로 인접하게 위치되는 단부일 수 있다.
한편, 선택되는 타일(T1)의 상기 선택된 로우에 위치하는 제 2 레벨 워드 라인(2_WL)은 워드 라인 연장 방향으로 인접하는 다른 타일(T2)의 해당 로우의 로우 스위칭 트랜지스터(SWR)과 연결될 수 있다. 예를 들어, 선택되는 타일(T1)의 상기 선택된 로우에 위치하는 제 2 레벨 워드 라인(2_WL)은 그것의 타측 단부와 인접하는 타일(T2)의 선택 로우를 제어하는 로우 스위칭 트랜지스터(SWR)에 접속될 수 있다. 여기서, 제 2 레벨 워드 라인(2_WL)은 그것의 타측 단부는 해당 타일의 로우 트랜지스터와 상대적으로 이격된 단부일 수 있다. 이에 따라, 하나의 타일에 위치하는 제 1 및 제 3 레벨의 워드 라인(1_WL,3_WL)은 해당 타일의 로우 스위칭 트랜지스터들(SWR)에 의해 구동되고, 제 2 레벨 워드 라인(2_WL)은 다른 타일의 로우 스위칭 트랜지스터들(SWR)에 의해 구동된다.
이때, 선택 타일(T1)의 로우 스위칭 트랜지스터(SWR)와 제 1 레벨 워드 라인(1_WL), 선택 타일(T1)의 제 1 레벨 워드 라인(1_WL)과 인접 타일(도시되지 않음)의 제 2 레벨 워드 라인(2_WL), 상기 인접 타일의 제 2 레벨 워드 라인(2_WL)과 상기 선택 타일(T1)의 제 3 레벨 워드 라인(3_WL)은 각각 적어도 하나의 콘택부(CT)에 의해 전기적으로 연결될 수 있다. 도 8은 콘택부들(CT)이 각각의 워드 라인(1_WL, 2_WL, 3_WL)의 단부에 위치하는 예를 도시하고 있지만, 여기에 한정되지 않고, 각각의 워드 라인(1_WL, 2_WL, 3_WL)의 다양한 위치에 형성될 수 있다.
한편, 제 1 레벨 워드 라인(1_WL), 제 2 레벨 워드 라인(2_WL) 및 제 3 레벨의 워드 라인(3_WL) 모두 실질적으로는 해당 타일을 횡단할 수 있는 길이로 연장되어야 한다. 하지만, 로우 스위칭 트랜지스터(SWR)와 효과적인 연결을 위해, 제 1 및 제 3 레벨 워드 라인(1_WL, 3_WL)과 제 2 레벨 워드 라인(2_WL)의 위치 또는 길이가 다르게 설정될 수 있다. 제 1 및 제 2 타일(T1,T2)을 예를 들어 설명하는 경우, 제 1 타일(T1)의 제 2 레벨 워드 라인(2_WL)은 제 2 타일(T2)의 로우 스위칭 트랜지스터(SWR) 및 제 2 타일(T2)의 제 1 및 제 3 레벨 워드 라인(1_WL, 3_WL)과 되어야 하므로, 제 1 타일(T1)의 제 2 레벨 워드 라인(1_WL)은 제 1 및 제 2 타일(T1,T2) 간격의 중심보다 상기 제 2 타일(T2)쪽으로 더 인출될 수 있다.
일예로서, 도 9를 참조하면, 선택되는 타일(T4)의 선택된 컬럼에 위치되는 제 2 레벨 비트 라인(2_BL, 혹은 최상부 비트 라인)은 상기 선택된 컬럼에 위치하는 컬럼 스위칭 트랜지스터(SWC)와 보조 비트 라인 패드(310)를 통해 전기적으로 연결된다. 보조 비트 라인 패드(310)의 형성으로, 타일간의 간격부에 위치되는 제 2 레벨 비트 라인(2_BL)의 단부를 타일(T4) 내부에 위치되는 컬럼 스위치부, 즉, 컬럼 스위칭 트랜지스터(SWC)간을 효과적으로 연결시킬 수 있다.
더하여, 선택되는 타일(T4)의 선택된 컬럼에 위치되는 제 2 레벨 비트 라인(2_BL)은 선택된 타일(T4)과 인접하게 위치되는 타일(T2)의 해당 컬럼의 제 1 레벨 비트 라인(1_BL)과 전기적으로 연결될 수 있다. 상기 선택된 타일(T4)와 인접한 타일(T2)는 비트 라인 연장 방향으로 인접하게 위치된 타일 중, 상기 선택된 타일(T4)의 컬럼 스위칭 트랜지스터(SWC)와 인접한 위치의 타일일 수 있다. 이에 따라, 하나의 타일(T1~T4)의 제 1 레벨 비트 라인(1_BL)은 인접하는 타일의 컬럼 스위칭 트랜지스터(SWC)의 제어를 받고, 제 2 레벨 비트 라인(2_BL)은 해당 타일의 컬럼 스위칭 트랜지스터(SWC)의 제어를 받게 된다.
이때, 선택 타일의 컬럼 스위칭 트랜지스터(SWC)와 인접 타일의 제 1 레벨 비트 라인(1_BL), 상기 인접 타일의 제 1 레벨 비트 라인(1_BL)과 선택 타일의 제 2 레벨 비트 라인(2_BL)은 각각 적어도 하나의 콘택부(CT)에 의해 전기적으로 연결될 수 있다.
또한, 제 1 레벨의 비트 라인(1_BL) 및 제 2 레벨의 비트 라인(2_BL) 모두 실질적으로는 해당 타일을 종단할 수 있는 길이로 연장되어야 한다. 하지만, 비트 라인과 컬럼 스위칭 트랜지스터(SWC)간의 효과적인 연결을 위해, 제 1 레벨의 비트 라인(1_BL)과 제 2 레벨의 비트 라인(2_BL)의 위치 또는 길이가 다르게 설정될 수 있다. 제 2 및 제 4 타일(T2,T4)을 예를 들어 설명하는 경우, 제 2 타일(T2)의 제 1 레벨 비트 라인(1_BL)은 제 4 타일(T4)의 컬럼 스위칭 트랜지스터(SWC) 및 제 4 타일(T4)의 제 2 레벨 비트 라인(2_BL)과 연결되어야 하므로, 제 2 타일(T2)의 제 1 레벨 비트 라인(1_BL)은 제 2 및 제 4 타일(T2,T4) 간격의 중심보다 상기 제 4 타일(T4)쪽으로 치우치게 인출될 수 있다.
이와 같은 저항 변화 메모리 장치의 동작을 설명하면 다음과 같다.
예를 들어, 제 2 타일(T2)의 제 1 로우를 선택하고자 하는 경우, 해당 로우 어드레스에 따라, 제 1 로우에 위치한 로우 스위칭 트랜지스터(SWR)가 구동된다. 이에 따라, 제 1 로우에 위치한 로우 스위칭 트랜지스터(SWR)에 접속되는 제 2 타일(T2)의 제 1 로우에 위치하는 제 1 레벨 워드 라인(1_WL), 제 2 타일(T2)의 제 1 로우에 위치하는 제 3 레벨 워드 라인(3_WL) 및 제 1 타일(T1)의 제 1 로우에 위치하는 제 2 레벨 워드 라인(2_WL)이 동시에 인에이블된다.
한편, 제 2 타일(T2)의 제 1 컬럼의 비트 라인에 라이트 또는 리드 전압을 인가하고자 경우, 해당 컬럼 어드레스에 따라, 상기 제 1 컬럼에 위치한 컬럼 스위칭 트랜지스터(SWC)가 구동된다. 이에 따라, 제 1 컬럼에 위치한 컬럼 스위칭 트랜지스터(SWC)과 연결된 제 2 타일(T2)의 제 2 레벨 비트 라인(2_BL) 및 제 4 타일(T4)의 제 1 컬럼에 위치하는 제 1 레벨 비트 라인(1_BL)에 라이트 또는 리드 전압이 전달된다.
상기와 같이, 하나의 타일 당, 2개의 워드 라인이 동시에 선택된다고 하더라도, 하나의 타일 당 하나의 비트 라인만이 인에이블되기 때문에, 각 타일 당 1개의 메모리 셀에 선택될 수 있다.
도 10은 본 발명의 다른 실시예에 따른 비트 라인 배열을 설명하기 위한 타일의 단면도이다. 각 레벨 워드 라인 및 비트 라인을 형성하는 순서는 앞서 설명한 실시예와 실질적으로 동일하므로, 중복 설명을 배제하고, 비트 라인의 형상에 대해 설명할 것이다.
도 10을 참조하면, 본 실시예에 따른 제 1 레벨 비트 라인(1_BLa) 및 제 2 레벨 비트 라인(2_BLa) 각각은 단절 없이 인접하는 2개의 타일을 종단하도록 배열될 수 있다. 다만, 2개의 타일을 종단하는 제 1 레벨 비트 라인(1_BLa) 및 제 2 레벨 비트 라인(2_BLa)은 하나의 타일에서만 상호 겹쳐지도록 구성될 수 있다.
일예로서, 선택 컬럼의 제 1 레벨 비트 라인(1_BLa)은 예를 들어, 제 2 타일(T2) 및 상기 제 2 타일(T2)의 제 1 측부에 위치되는 제 4 타일(T4) 상에 단절없이 배열될 수 있다. 예를 들어, 제 4 타일(T4)은 제 2 타일(T2)과 비트 라인 연장 방향으로 인접하게 위치될 수 있다. 상기 제 1 레벨 비트 라인(1_BLa)은 제 2 및 제 4 타일(T2,T4)의 실질적인 중심에 위치되는 컬럼 스위칭 트랜지스터(SWC), 예컨대, 제 4 타일(T4)의 컬럼 스위칭 트랜지스터(SWC)와 보조 비트 라인 패드(310)을 통해 전기적으로 연결될 수 있다.
제 2 타일(T2) 상에 배치되는 제 2 레벨 비트 라인(2_BLa)은 상기 제 2 타일(T2) 및 상기 제 2 타일(T2)의 외측에 위치되는 타일(도시되지 않음, 이하 제 1 측부 타일)상에 단절없이 배열될 수 있다. 상기 제 1 측부 타일은 상기 제 2 타일(T2)과 비트 라인 연장 방향으로 인접하게 위치될 수 있다. 제 2 레벨 비트 라인(2_BLa)은 제 2 타일(T2) 및 상기 제 1 측부 타일의 실질적인 중심에 위치될 수 있는 제 2 타일(T2)의 컬럼 스위칭 트랜지스터(SWC)와 보조 비트 라인 패드(310)를 통해 전기적으로 연결될 수 있다.
제 4 타일(T4) 상에 배치되는 제 2 레벨 비트 라인(2_BLb)은 상기 제 4 타일(T4) 및 상기 제 4 타일(T4)의 외측에 위치되는 타일(도시되지 않음, 이하 제 2 측부 타일)상에 단절없이 배열될 수 있다. 상기 제 2 측부 타일은 상기 제 4 타일(T4)와 비트 라인 연장 방향으로 인접하게 위치될 수 있다. 제 2 레벨 비트 라인(2_BLb)은 제 4 타일(T4) 및 상기 제 2 측부 타일의 실질적인 중심에 위치되는 상기 제 2 측부 타일의 컬럼 스위칭 트랜지스터(도시되지 않음)와 보조 비트 라인 패드(도시되지 않음)를 통해 전기적으로 연결될 수 있다.
본 실시예에 따르면, 하나의 타일 상에 배치되는 제 1 레벨 비트 라인과 제 2 레벨 비트 라인이 각각 2개의 타일 단위로 배열된다고 하더라도, 서로 다른 컬럼 선택 스위칭 트랜지스터에 의해 제어되므로, 하나의 타일 당 하나의 메모리 셀이 선택될 수 있다.
이상, 본 발명의 실시예들에 따르면, 로우 스위치 및 컬럼 스위치를 타일 내부에 배치시킴에 따라, 타일 간의 간격을 줄일 수 있다. 또한, 컬럼 스위치와 제 1 레벨 워드 라인 사이에 보조 비트 라인 패드를 형성하므로써, 컬럼 스위치와 비트 라인의 콘택 마진을 확보할 수 있다.
또한, 각 데크를 구성하는 다층 레벨 워드 라인 및 다층 레벨 비트 라인들을 해당 타일의 제어 블록 및 인접 타일들의 제어 블록에 의해 나누어 제어한다. 이에 따라, 각 매트에 로우 어드레스 및 컬럼 어드레스 입력 시, 각 타일 별로 하나의 메모리 셀이 선택될 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
110 : 프로세서 120 : 콘트롤러
200 : 메모리 장치 250 : 제어 블록
260 : 디코딩 회로부 260a : 제 1 로우 스위치부
260b : 제 2 로우 스위치부 270a : 제 1 컬럼 스위치부
270b : 제 2 컬럼 스위치부

Claims (23)

  1. 메모리 셀들이 배열될 타일들 및 그 밖의 회로 영역이 예정되어 있는 기판;
    상기 타일 영역으로 구획된 공간내에 각각 배열되는 디코딩 회로부;
    상기 디코딩 회로부가 구비된 상기 타일 상부에, 상기 타일의 로우들을 따라 순차적으로 적층 배열되는 복수의 제 1 내지 제 3 레벨 워드 라인들;
    상기 복수의 제 1 및 제 2 레벨 워드 라인들 사이에 개재되며, 상기 타일의 컬럼들을 따라 연장되는 복수의 제 1 레벨 비트 라인들; 및
    상기 복수의 제 2 및 제 3 레벨 워드 라인들 사이에 개재되며, 상기 타일의 상기 컬럼들을 따라 연장되는 복수의 제 2 레벨 비트 라인들을 포함하며,
    상기 복수의 타일 중 선택된 타일의 선택된 로우에 위치되는 상기 제 1 및 제 3 레벨 워드 라인들 및 상기 선택된 타일의 선택된 컬럼에 위치되는 상기 제 2 레벨 비트 라인들은 상기 선택된 타일의 상기 디코딩 회로부에 의해 제어되고,
    상기 선택된 타일의 상기 선택된 로우의 상기 제 2 레벨 워드 라인 및 상기 선택된 컬럼의 상기 제 1 레벨 비트 라인은 다른 타일의 디코딩 회로부에 의해 제어되는 저항 변화 메모리 장치.
  2. 제 1 항에 있어서,
    상기 메모리 셀들은 상기 제 1 레벨 워드 라인들과 상기 제 1 레벨 비트 라인들의 교차부, 상기 제 1 레벨 비트 라인들과 상기 제 2 레벨 워드 라인들의 교차부, 상기 제 2 레벨 워드 라인들과 상기 제 2 레벨 비트 라인들의 교차부, 및 상기 제 2 레벨 비트 라인들과 상기 제 3 레벨 워드 라인들의 교차부에 각각 구비되는 저항 변화 메모리 장치.
  3. 제 1 항에 있어서,
    상기 디코딩 회로부는,
    상기 로우마다 구비되는 로우 스위칭 트랜지스터들을 포함하는 로우 스위치; 및
    상기 컬럼마다 구비되는 컬럼 스위칭 트랜지스터들을 포함하는 컬럼 스위치를 포함하는 저항 변화 메모리 장치.
  4. 제 1 항에 있어서,
    상기 디코딩 회로부는,
    상기 로우들 중 중심 로우를 기준으로, 상부에 위치되는 상부 로우들을 제어하는 제 1 로우 스위치부; 및
    상기 중심 로우를 기준으로 하부에 위치되는 하부 로우들을 제어하는 제 2 로우 스위치부를 포함하며,
    상기 제 1 로우 스위치부는 상기 상부 로우들의 일측 단부에 배치되고, 상기 제 2 로우 스위치부는 상기 하부 로우들의 타측 단부에 배치되는 저항 변화 메모리 장치.
  5. 제 4 항에 있어서,
    상기 제 1 로우 스위치부는 상기 상부 로우의 상기 일측 단부 각각에 위치되는 로우 스위칭 트랜지스터들을 포함하고,
    상기 제 2 로우 스위치부는 상기 하부 로우의 상기 타측 단부 각각에 위치되는 로우 스위칭 트랜지스터들을 포함하는 저항 변화 메모리 장치.
  6. 제 4 항에 있어서,
    상기 선택된 타일의 상기 선택된 로우에 위치되는 상기 제 1 및 제 3 레벨 워드 라인은 상기 선택된 타일과 인접하는 어느 하나의 타일의 상기 선택된 로우에 위치되는 상기 제 2 레벨 워드 라인과 상기 선택된 타일의 상기 제 1 또는 제 2 로우 스위치부에 공통으로 연결되고,
    상기 선택된 타일의 상기 선택된 로우에 위치되는 상기 제 2 레벨 워드 라인은 상기 선택된 타일과 인접하는 다른 하나의 타일의 상기 선택되는 로우에 위치되는 상기 제 1 및 제 3 레벨 워드 라인과 함께 상기 다른 하나의 타일의 제 1 또는 제 2 로우 스위치부에 공통으로 연결되며,
    상기 선택된 타일과 인접하는 타일들은 상기 선택된 타일과 상기 워드 라인 연장 방향으로 인접하게 위치하는 타일들인 저항 변화 메모리 장치.
  7. 제 1 항에 있어서,
    상기 디코딩 회로부는,
    상기 컬럼들 중 중심 컬럼을 기준으로, 좌측에 위치되는 좌측 컬럼들을 제어하는 제 1 컬럼 스위치부; 및
    상기 중심 컬럼을 기준으로 우측에 위치되는 우측 컬럼들을 제어하는 제 2 컬럼 스위치부를 포함하며,
    상기 제 1 컬럼 스위치부는 상기 좌측 컬럼들의 일측 단부에 배치되고, 상기 제 2 컬럼 스위치부는 상기 우측 컬럼들의 타측 단부에 배치되는 저항 변화 메모리 장치.
  8. 제 7 항에 있어서,
    상기 제 1 컬럼 스위치부는 상기 좌측 컬럼의 상기 일측 단부에 각각 위치되는 컬럼 스위칭 트랜지스터들을 포함하고,
    상기 제 2 컬럼 스위치부는 상기 우측 컬럼의 상기 타측 단부에 각각 위치되는 컬럼 스위칭 트랜지스터들을 포함하는 저항 변화 메모리 장치.
  9. 제 8 항에 있어서,
    상기 선택된 타일의 상기 선택된 컬럼에 위치되는 상기 제 2 레벨 비트 라인은 상기 선택된 타일과 인접하는 어느 하나의 타일의 상기 선택된 컬럼에 위치되는 상기 제 1 레벨 비트 라인과 함께 상기 선택된 타일의 상기 제 1 또는 제 2 컬럼 스위치부에 전기적으로 연결되고,
    상기 선택되는 타일의 상기 선택된 컬럼에 위치되는 상기 제 1 레벨 비트 라인은 상기 선택된 타일과 인접하는 다른 하나의 타일의 상기 선택된 컬럼에 위치하는 제 2 레벨 비트 라인과 함께 상기 다른 하나의 타일의 상기 제 1 또는 제 2 컬럼 스위치부에 전기적으로 연결되고,
    상기 선택된 타일과 인접하는 타일들은 상기 선택된 타일과 상기 비트 라인 연장 방향으로 인접하게 위치하는 타일들인 저항 변화 메모리 장치.
  10. 제 9 항에 있어서,
    상기 제 1 레벨 비트 라인 및 상기 제 2 레벨 비트 라인은 각각 상기 타일 단위로 배열되는 저항 변화 메모리 장치.
  11. 제 1 항에 있어서,
    상기 제 1 레벨 비트 라인 및 상기 제 2 레벨 비트 라인은 각각 2개의 타일 단위로 단절없이 연장되되, 상기 선택된 타일 상에서만 상기 제 1 레벨 비트 라인과 상기 제 2 레벨 비트 라인이 겹쳐지도록 스테거(staggered) 형태로 배열되는 저항 변화 메모리 장치.
  12. 제 10 항에 있어서,
    동일 컬럼에 위치하는 상기 제 1 레벨 비트 라인의 중심부 및 상기 제 2 레벨 비트 라인의 중심부는 해당 타일을 기준으로 양측에 위치하며,
    서로 다른 타일에 위치되는 컬럼 스위칭 트랜지스터들과 각각 전기적으로 연결되는 저항 변화 메모리 장치.
  13. 제 8 항에 있어서,
    상기 컬럼들 마다 상기 컬럼 스위칭 트랜지스터들과 적어도 일부가 겹쳐지면서, 상기 타일 사이의 공간으로 연장되도록 배열되는 보조 비트 라인 패드들을 더 포함하고,
    상기 제 1 레벨 비트 라인 및 제 2 레벨 비트 라인 각각은 상기 보조 비트 라인 패드를 거쳐 해당하는 상기 컬럼 스위칭 트랜지스터와 전기적으로 연결되는 저항 변화 메모리 장치.
  14. 제 13 항에 있어서,
    상기 보조 비트 라인 패드는 상기 컬럼 스위칭 트랜지스터가 형성되는 평면과 상기 제 1 레벨 워드 라인이 형성되는 평면 사이에 위치되는 저항 변화 메모리 장치.
  15. 복수의 로우 및 복수의 컬럼으로 구분된 타일들 및 그 밖의 회로 영역이 예정되어 있는 기판;
    상기 타일내에 각각 구비되는 로우 스위치부 및 컬럼 스위치부를 포함하는 제어 블록;
    상기 제어 블록이 구비된 각 타일 상부에 배치되며, 제 1 레벨 워드 라인들, 제 1 레벨 메모리 셀들 및 제 1 레벨 비트라인들이 순차적으로 적층되어 구성되는 제 1 데크층;
    상기 제 1 데크층의 상기 제 1 레벨 비트 라인들 상부에, 제 2 레벨 메모리 셀들 및 제 2 레벨 워드 라인이 순차적으로 적층되어 구성되는 제 2 데크층;
    상기 제 2 데크층의 상기 제 2 레벨 워드 라인들 상부에, 제 3 레벨 메모리 셀, 및 상기 제 2 레벨 비트 라인들이 순차적으로 적층되어 구성되는 제 3 데크층; 및
    상기 제 3 데크층의 제 2 레벨 비트 라인들 상부에 제 4 레벨 메모리 셀들 및 상기 제 3 레벨 워드 라인들이 순차적으로 적층되어 구성되는 제 4 데크층을 포함하며,
    상기 복수의 타일 중 선택된 타일의 선택된 로우에 위치하는 상기 제 1 레벨 워드 라인 및 상기 제 3 레벨 워드라인, 및 상기 선택된 타일과 인접하는 제 1 타일의 상기 선택된 로우에 위치되는 상기 제 2 레벨 워드 라인은 상기 선택된 타일의 상기 로우 스위치부에 의해 제어되고,
    상기 선택된 타일의 선택된 컬럼에 위치하는 상기 제 2 레벨 비트 라인 및 상기 선택된 타일과 인접하는 제 2 타일에 위치하는 상기 제 1 레벨 비트 라인은 상기 선택된 타일의 상기 컬럼 스위치부에 의해 제어되는 저항 변화 메모리 장치.
  16. 제 15 항에 있어서,
    상기 제어 블록은,
    상기 복수의 로우들 중 중심 로우를 기준으로, 상부에 위치되는 상부 로우들의 일측 단부 각각에 구비되는 로우 스위치들을 포함하는 제 1 로우 스위치부;
    상기 중심 로우를 기준으로 하부에 위치되는 하부 로우들의 타측 단부 각각에 구비되는 상기 로우 스위치들을 포함하는 제 2 로우 스위치부;
    상기 복수의 컬럼들 중 중심 컬럼을 기준으로, 좌측에 위치되는 좌측 컬럼들의 일측 단부 각각에 구비되는 컬럼 스위치들을 포함하는 제 1 컬럼 스위치부; 및
    상기 중심 컬럼을 기준으로 우측에 위치되는 우측 컬럼들의 타측 단부에 각각 구비되는 상기 컬럼 스위치들을 포함하는 제 2 컬럼 스위치부를 포함하는 저항 변화 메모리 장치.
  17. 제 15 항에 있어서,
    상기 제어 블록과 상기 제 1 데크층 사이에 위치되며 복수의 보조 비트 라인 패드를 포함하는 절연층을 더 포함하며,
    상기 보조 비트 라인 패드들은 상기 컬럼 스위치와 적어도 일부가 겹쳐지면서 상기 타일과 타일 사이의 공간으로 연장되도록 구성되는 저항 변화 메모리 장치.
  18. 제 17 항에 있어서,
    상기 선택된 타일의 상기 제 2 레벨 비트 라인 및 상기 제 2 타일에 위치되는 상기 제 1 레벨 비트 라인은 상기 선택된 컬럼에 위치되는 상기 보조 비트 라인 패드을 경유하여 상기 선택된 타일의 상기 선택된 컬럼에 위치되는 상기 컬럼 스위치에 전기적으로 접속되는 저항 변화 메모리 장치.
  19. 제 15 항에 있어서,
    상기 제 1 타일은 상기 선택된 타일과 상기 워드 라인 연장 방향으로 인접하는 타일들 중 어느 하나로서, 상기 선택된 타일의 상기 선택된 로우를 제어하는 상기 로우 스위치와 인접하는 타일인 저항 변화 메모리 장치.
  20. 제 15 항에 있어서,
    상기 제 2 타일은 상기 선택된 타일과 상기 비트 라인 연장 방향으로 인접하는 타일들 중 어느 하나로서, 상기 선택된 타일의 상기 선택된 컬럼을 제어하는 상기 컬럼 스위치와 인접하는 타일인 저항 변화 메모리 장치.
  21. 제 13 항에 있어서,
    상기 제 1 내지 제 3 레벨 워드 라인들은 각각은 상기 타일 단위로 구분되도록 배열되고,
    상기 제 1 내지 제 2 레벨 비트 라인 역시 상기 타일 단위로 구분되도록 배열되는 저항 변화 메모리 장치.
  22. 복수의 타일 및 그 밖의 회로 영역이 예정된 반도체 기판;
    상기 반도체 기판 상에 위치되며, 상기 각각의 타일에 대응되는 공간에 로우 스위치부 및 컬럼 스위치부를 포함하는 제어 블록;
    상기 제어 블록 상부에 배치되며, 제 1 레벨 워드 라인들, 제 1 레벨 메모리 셀들 및 제 1 레벨 비트라인들이 순차적으로 적층되어 구성되는 제 1 데크층;
    상기 제 1 데크층의 상기 제 1 레벨 비트 라인들 상부에, 제 2 레벨 메모리 셀들 및 제 2 레벨 워드 라인이 순차적으로 적층되어 구성되는 제 2 데크층;
    상기 제 2 데크층의 상기 제 2 레벨 워드 라인들 상부에, 제 3 레벨 메모리 셀, 및 상기 제 2 레벨 비트 라인들이 순차적으로 적층되어 구성되는 제 3 데크층; 및
    상기 제 3 데크층의 제 2 레벨 비트 라인들 상부에 제 4 레벨 메모리 셀들 및 상기 제 3 레벨 워드 라인들이 순차적으로 적층되어 구성되는 제 4 데크층을 포함하며,
    상기 제 1 내지 제 3 레벨 워드 라인들은 상기 제 1 및 제 2 레벨 비트 라인들과 각각 교차하도록 배열되고,
    상기 제 1 레벨 비트 라인 및 상기 제 2 레벨 비트 라인은 각각 2개의 타일 단위로 단절없이 연장되되, 선택된 타일 상에서만 상기 제 1 레벨 비트 라인과 상기 제 2 레벨 비트 라인이 겹쳐지도록 스테거(staggered) 형태로 배치되며,
    상기 선택된 타일의 상기 제 1 레벨 비트 라인은 그것의 중심부와 상기 선택된 타일의 상기 컬럼 스위치부와 전기적으로 연결되고,
    상기 선택된 타일의 상기 제 2 레벨 비트 라인은 그것의 중심부와 상기 선택된 타일과 인접하는 타일의 상기 컬럼 스위치부와 전기적으로 연결되는 저항 변화 메모리 장치.
  23. 제 22 항에 있어서,
    상기 컬럼 스위치부는 상기 타일의 각 컬럼의 일 가장자리 마다 구비되는 스위칭 선택 트랜지스터를 포함하고,
    상기 컬럼 스위칭 트랜지스터 상부 각각에 상기 제 1 또는 제 2 레벨 비트 라인과 콘택되는 보조 비트 라인 패드를 더 포함하는 저항 변화 메모리 장치.
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