JP4800017B2 - 半導体記憶装置 - Google Patents

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Description

本発明は、半導体記憶装置に関し、特に、セルトランジスタに流れる電流の有無や、セルトランジスタに流れる電流の大小などによって情報を保持する半導体記憶装置に関する。
パーソナルコンピュータやサーバなどには、階層的に構築された種々の記憶装置が用いられる。下層の記憶装置は安価で且つ大容量であることが求められ、上層の記憶装置には高速アクセスが求められる。最も下層の記憶装置としては、一般的にハードディスクドライブや磁気テープなどの磁気ストレージが用いられる。磁気ストレージは不揮発性であり、しかも、半導体メモリなどに比べて極めて大容量のデータを安価に保存することが可能である。しかしながら、アクセススピードが遅く、しかも、多くの場合ランダムアクセス性を有していない。このため、磁気ストレージには、プログラムや長期的に保存すべきデータなどが格納され、必要に応じてより上層の記憶装置に転送される。
メインメモリは、磁気ストレージよりも上層の記憶装置である。一般的に、メインメモリにはＤＲＡＭ（Dynamic Random Access Memory）が用いられる。ＤＲＡＭは、磁気ストレージに比べて高速アクセスが可能であり、しかも、ランダムアクセス性を有している。また、ＳＲＡＭ（Static Random Access Memory）などの高速半導体メモリよりも、ビット単価が安いという特徴を有している。
最も上層の記憶装置は、ＭＰＵ（Micro Processing Unit）に内蔵された内蔵キャッシュメモリである。内蔵キャッシュメモリは、ＭＰＵのコアと内部バスを介して接続されることから、極めて高速なアクセスが可能である。しかしながら、確保できる記録容量は極めて少ない。尚、内蔵キャッシュとメインメモリとの間の階層を構成する記憶装置として、２次キャッシュや３次キャッシュなどが使用されることもある。
ＤＲＡＭがメインメモリとして選択される理由は、アクセス速度とビット単価のバランスが非常に良いからである。しかも、半導体メモリの中では大容量であり、近年においては１ギガビットを超える容量を持つチップも開発されている。しかしながら、ＤＲＡＭは揮発性メモリであり、電源を切ると記憶データが失われてしまう。このため、プログラムや長期的に保存すべきデータの格納には適していない。また、電源投入中も、データを保持するためには定期的にリフレッシュ動作を行う必要があるため、消費電力の低減に限界があるとともに、コントローラによる複雑な制御が必要であるという課題を抱えている。
大容量の不揮発性半導体メモリとしては、フラッシュメモリが知られている。しかしながら、フラッシュメモリは、データの書き込みやデータの消去に大電流が必要であり、しかも、書き込み時間や消去時間が非常に長いというデメリットを有している。したがって、メインメモリとしてのＤＲＡＭを代替することは不適切である。その他、ＭＲＡＭ（Magnetoresistive Random Access Memory）やＦＲＡＭ（Ferroelectric Random Access Memory）等の不揮発性メモリが提案されているが、ＤＲＡＭと同等の記憶容量を得ることは困難である。
一方、ＤＲＡＭに代わる半導体メモリとして、相変化材料を用いて記録を行うＰＲＡＭ（Phase change Random Access Memory）が提案されている。ＰＲＡＭは、記録層に含まれる相変化材料の相状態によってデータを記憶する。つまり、相変化材料は、結晶相における電気抵抗とアモルファス相における電気抵抗が大きく異なっていることから、これを利用して、データを記録することができる。
相状態の変化は、相変化材料に書き込み電流を流し、これにより相変化材料を加熱することによって行われる。データの読み出しは、相変化材料に読み出し電流を流し、その抵抗値を測定することによって行われる。読み出し電流は、相変化を生じさせないよう、書き込み電流よりも十分小さな値に設定される。このように、相変化材料の相状態は、高熱を印加しない限り変化しないことから、電源を切ってもデータが失われることはない。
データの書き替えを行うためには、相変化を生じさせるのに十分な電流を流す必要があるが、結晶相からアモルファス相へ相変化させるためには、アモルファス相から結晶相に相変化させる場合に比べて特に多くの電流が必要となる。このため、記録容量を高めるためにセルトランジスタを小型化すると、セルトランジスタの電流供給能力が低下することから、データの書き替えにかかる時間が長くなってしまう。
このような問題を解決する方法として、特許文献１には、１つの不揮発性メモリ素子に対し、並列接続された２つのセルトランジスタを割り当てる方法が提案されている。これによれば、実効的なゲート幅が増大することから、セルトランジスタの電流供給能力を高めることが可能となる。
しかしながら、セルトランジスタの小型化が進むと、特許文献１に記載された方法によっても十分な電流量が確保できないおそれが生じる。また、より高速な書き換えを実現するためには、セルトランジスタの電流供給能力をよりいっそう高める必要が生じる。このような課題は、相変化材料を用いたいわゆるＰＲＡＭにおいて特に重要であるが、ＰＲＡＭのみならず、セルトランジスタに流れる電流の有無や、セルトランジスタに流れる電流の大小などによって情報を保持する他の半導体記憶装置においても共通に存在する課題である。
また、セルトランジスタの電流供給能力を高める他の方法として、特許文献２には、隣接するメモリセル間を短絡するトランジスタを設ける手法が提案されている。しかしながら、このようなトランジスタを設けると、ビット線を一旦フローティング状態とする必要があるなど、制御が複雑化してしまう。
特開２００５−７１５００号公報 米国特許第６，８６２，２１４号明細書
本発明は、このような問題を解決すべくなされたものである。したがって、本発明の目的は、セルトランジスタに流れる電流の有無や、セルトランジスタに流れる電流の大小などによって情報を保持する半導体記憶装置であって、セルトランジスタの電流供給能力が高められた半導体記録装置を提供することである。
本発明の一側面による半導体記憶装置は、ソース線に接続された複数のソース領域及びビット線に接続された複数のドレイン領域を有する活性領域と、前記ドレイン領域と前記ビット線との間に接続されたメモリ素子と、前記活性領域上に形成されたゲート電極とを備え、前記ゲート電極は、前記ソース領域と前記ドレイン領域との第１の方向における境界線上に形成された第１の部分と、前記ソース領域と前記ドレイン領域との第２の方向における境界線上に形成された第２の部分とを有しており、前記第１及び第２の部分が短絡されていることを特徴とする。
本発明の他の側面による半導体記憶装置は、第１のドレイン領域と、前記第１のドレイン領域からみて第１の方向に位置する第１のソース領域と、前記第１のドレイン領域からみて前記第１の方向と交差する第２の方向に位置する第２のソース領域と、前記第１のドレイン領域からみて前記第１の方向とは反対の第３の方向に位置する第３のソース領域と、前記第１のドレイン領域と前記第１乃至第３のソース領域との間における半導体基板上に設けられたゲート電極と、前記第１のドレイン領域に接続されたメモリ素子とを備えることを特徴とする。
本発明のさらに他の側面による半導体記憶装置は、同一の活性領域内にマトリクス状に配置された複数のソース領域及び複数のドレイン領域と、前記活性領域上に形成され、所定の電圧を印加することにより前記複数のソース領域及び前記複数のドレイン領域を短絡させるゲート電極と、前記複数のドレイン領域に対応してそれぞれ設けられた複数のビット線と、前記複数のソース領域に対して共通に設けられた少なくとも一つのソース線と、前記ドレイン領域と前記ビット線との間にそれぞれ接続された複数のメモリ素子とを備えることを特徴とする。
本発明のさらに他の側面による半導体記憶装置は、第１の方向に延在する活性領域と、前記活性領域内に設けられ、ソース線に接続された複数のソース領域及びビット線に接続された複数のドレイン領域と、前記ドレイン領域と前記ビット線との間に接続されたメモリ素子と、前記活性領域上に形成されたゲート電極とを備え、前記ゲート電極は、前記第１の方向に延在する第１の部分と、前記第１の部分と交差し、前記活性領域上を横切る複数の第２の部分とを有していることを特徴とする。
本発明のさらに他の側面による半導体記憶装置は、第１の活性領域と、前記第１の活性領域に隣接する第２の活性領域と、前記第１及び第２の活性領域内にそれぞれ設けられ、ソース線に接続された複数のソース領域及びビット線に接続された複数のドレイン領域と、前記ドレイン領域と前記ビット線との間に接続されたメモリ素子と、前記第１及び第２の活性領域上にそれぞれ形成された第１及び第２のゲート電極とを備え、前記第１及び第２のゲート電極は、それぞれ、前記第１の方向に延在する第１の部分と、前記第１の部分と交差し、前記活性領域上を横切る複数の第２の部分とを有しており、前記第１のゲート電極の前記第２の部分と、前記第２のゲート電極の前記第２の部分とは、前記第１の方向にずれて配置されていることを特徴とする。
本発明によれば、１つのメモリ素子に対し、並列接続された３つ以上のセルトランジスタを割り当てることが可能となることから、従来の半導体記憶装置に比べ、実効的なゲート幅がさらに増大する。また、従来の半導体記憶装置に比べて、複雑な制御が必要となることもない。これにより、セルトランジスタの電流供給能力がさらに高められることから、本発明をＰＲＡＭに適用した場合、従来よりも書き込み速度を高めることが可能となる。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１は、本発明の好ましい実施形態による半導体記憶装置の主要部の構造を示す略平面図である。また、図２は、図１に示すＡ−Ａ線に沿った略断面図であり、図３は、図１に示すＢ−Ｂ線に沿った略断面図である。本実施形態は、本発明をＰＲＡＭに適用した場合の好ましい形態である。
図１に示すように、本実施形態による半導体記憶装置は、複数の活性領域１０と、それぞれの活性領域１０上に設けられた魚の骨（Fish bone）状のゲート電極２０とを備えている。
活性領域１０は図１に示すＹ方向に延在しており、Ｘ方向に隣接する活性領域１０間には素子分離領域１９が設けられている。活性領域１０内には、複数のソース領域１１及び複数のドレイン領域１２がマトリクス状に設けられており、ソース領域１１はコンタクトプラグ４１を介してソース線３１に共通接続されている。一方、ドレイン領域１２は、図２及び図３示すように、コンタクトプラグ４２を介して、それぞれ異なる不揮発性メモリ素子６０に接続されている。コンタクトプラグ４１，４２は、半導体基板とソース線３１とを分離する層間絶縁膜５１に設けられたプラグである。
本実施形態では、同一の活性領域１０内においてＸ方向に隣接するソース領域１１及びドレイン領域１２は合計２つ（１つずつ）であり、Ｙ方向には多数のソース領域１１及びドレイン領域１２が交互に配置されている。したがって、あるドレイン領域１２に着目すると、このドレイン領域１２からみてＸ方向には必ず一つのソース領域１１が隣接して配置されており、Ｙ方向には両側（図１における上側及び下側）にそれぞれソース領域１１が隣接して配置されていることになる。つまり、各ドレイン領域１２からみて３方向にソース領域１１が配置されている。
隣接するソース領域１１及びドレイン領域１２間における半導体基板上には、ゲート電極２０が設けられている。より具体的に説明すると、ゲート電極２０は、Ｙ方向に延在する第１の部分２１と、Ｘ方向に延在する第２の部分２２とを有しており、これら第１の部分２１と第２の部分は、活性領域１０上で交差している。交差は立体的ではなく同一平面上における交差である。したがって、これら第１の部分２１と第２の部分２２は、互いに短絡されて一つのゲート電極２０を構成している。
図１に示すように、一つのゲート電極２０に含まれる第１の部分２１は１本であり、対応する活性領域１０の略中心に沿ってＹ方向に延在している。これに対し、Ｘ方向に延在する第２の部分２２は、活性領域１０上を横切るように複数本設けられている。これらゲート電極２０の第２の部分２２は、第１の部分２１からみて一方の側（図１における右側）に位置する部分と、第１の部分２１からみて他方の側（図１における左側）に位置する部分をそれぞれ有している。
ゲート電極２０の第１の部分２１は、Ｘ方向に隣接するソース領域１１とドレイン領域１２とのＹ方向における境界線上に形成されている一方、ゲート電極２０の第２の部分２２は、Ｙ方向に隣接するソース領域１１とドレイン領域１２とのＸ方向における境界線上に形成されている。したがって、あるゲート電極２０にしきい値を超える電圧が印加されると、対応する活性領域１０に含まれる全てのソース領域１１及び全てのドレイン領域１２が短絡されることになる。
ゲート電極２０の第２の部分２２は、隣接する活性領域１０に対応するゲート電極２０の第２の部分２２に対し、Ｙ方向に半ピッチずれて配置されている。当然ながら、これに対応してソース領域１１及びドレイン領域１２も、隣り合う活性領域１０間においてＹ方向に半ピッチずれて形成されている。これは、隣り合うゲート電極２０の第２の部分２２同士が干渉するのを防止するためである。これによって、隣り合う活性領域１０間の距離（素子分離領域１９のＸ方向における幅）を小さくすることができることから、集積度を高めることが可能となる。
次に、不揮発性メモリ素子６０の構造について説明する。
図２及び図３示すように、不揮発性メモリ素子６０は、下部電極６１、上部電極６２及びこれらの間に設けられた記録層６３によって構成されている。
下部電極６１は、ヒータープラグとして用いられる。つまり、データの書き込み時において、発熱体の一部となる。このため、下部電極６１の材料としては、電気抵抗の比較的高い材料、例えば、メタルシリサイド、メタル窒化物、メタルシリサイドの窒化物など用いることが好ましい。特に限定されるものではないが、Ｗ、ＴｉＮ、ＴａＮ、ＷＮ、ＴｉＡｌＮなどの高融点金属及びその窒化物、或いは、ＴｉＳｉＮ、ＷＳｉＮなどの高融点金属シリサイドの窒化物、さらには、ＴｉＣＮ等の材料を好ましく用いることができる。
下部電極６１は、記録層６３との接触面積を低減させるために、コンタクトプラグ４２に比べてその径が小さく設計されている。これは、ヒーターとなる下部電極６１と記録層６３との接触面積は、小さいほど発熱効率が高まり、その結果、より高速な書き換えが可能となるからである。本実施形態では、下部電極６１はソース線３１と記録層６３とを分離する層間絶縁膜５２に設けられたプラグであるが、本発明がこれに限定されるものではなく、例えば、平面形状がリング状であっても構わない。
上部電極６２は、ビット線を兼用する電極であり、図１に示すように、Ｘ方向に延在して形成されている。上部電極６２の材料としては、電気抵抗の低い金属材料が選択される。例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、タングステン（Ｗ）又はこれらの合金、或いは、これらの窒化物、シリサイドなどを好ましく用いることができる。具体的には、Ｗ、ＷＮ、ＴｉＮなどを挙げることができる。
ビット線である上部電極６２は、図１に示すように、一つの活性領域１０に含まれる複数のドレイン領域１２に対してそれぞれ設けられている。換言すれば、同じ活性領域１０に含まれるドレイン領域１２は、それぞれ異なる上部電極６２に接続されている。
これに対し、同じ活性領域１０に含まれるソース領域１１は、ソース線３１に共通接続されている。ソース線３１は、素子分離領域１９に沿ってＹ方向に延在して形成されており、コンタクトプラグ４１が形成されている箇所においてＸ方向に張り出した形状を有している。したがって、一つのソース線３１は、ある活性領域１０に含まれるソース領域１１のうち、一方の側（例えば図１の右側）に配置されたソース領域１１と、隣接する活性領域１０に含まれるソース領域１１のうち、他方の側（例えば図１の左側）に配置されたソース領域１１に対し、共通に設けられている。ソース線３１をこのような形状としているのは、ヒーターである下部電極６１との干渉を避けながらＹ方向に敷設するためである。ソース線３１は、直接或いはスイッチを介して、グランドなどの固定電位に接続される。
記録層６３は、相変化材料によって構成される。記録層６３を構成する相変化材料としては、２以上の相状態を取り、且つ、相状態によって電気抵抗が異なる材料であれば特に制限されないが、いわゆるカルコゲナイド材料を選択することが好ましい。カルコゲナイド材料とは、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）、インジウム（Ｉｎ）、セレン（Ｓｅ）等の元素を少なくとも一つ以上含む合金を指す。一例として、ＧａＳｂ、ＩｎＳｂ、ＩｎＳｅ、Ｓｂ２Ｔｅ３、ＧｅＴｅ等の２元系元素、Ｇｅ２Ｓｂ２Ｔｅ５、ＩｎＳｂＴｅ、ＧａＳｅＴｅ、ＳｎＳｂ２Ｔｅ４、ＩｎＳｂＧｅ等の３元系元素、ＡｇＩｎＳｂＴｅ、（ＧｅＳｎ）ＳｂＴｅ、ＧｅＳｂ（ＳｅＴｅ）、Ｔｅ８１Ｇｅ１５Ｓｂ２Ｓ２等の４元系元素が挙げられる。
カルコゲナイド材料を含む相変化材料は、アモルファス相（非晶質相）及び結晶相のいずれかの相状態をとることができ、アモルファス相では相対的に高抵抗状態、結晶相では相対的に低抵抗状態となる。
図４は、カルコゲナイド材料を含む相変化材料の相状態を制御する方法を説明するためのグラフである。
カルコゲナイド材料を含む相変化材料をアモルファス状態とするためには、図４の曲線ａに示すように、融点Ｔｍ以上の温度に一旦加熱した後、急速に冷却すればよい。一方、カルコゲナイド材料を含む相変化材料を結晶状態とするためには、図４の曲線ｂに示すように、結晶化温度Ｔｘ以上、融点Ｔｍ未満の温度に一旦加熱した後、徐々に冷却すればよい。加熱は、通電によって行うことができる。加熱時の温度は通電量、すなわち、単位時間当たりの電流量や通電時間によって制御することができる。
記録層６３に書き込み電流を流した場合、記録層６３のうち、下部電極６１の直上部分が発熱する。つまり、記録層６３に書き込み電流を流すことにより、図２，図３に示す相変化領域Ｐにおいて、カルコゲナイド材料の相状態を変化させることができる。記録層６３の膜厚は特に限定されないが、１００ｎｍ程度に設定することが好ましい。記録層６３の幅（Ｙ方向における幅）についても特に限定されないが、一例として、３００ｎｍ程度に設定すればよい。
以上が、本実施形態による半導体記憶装置の物理的な構成である。
図５は、本実施形態による半導体記憶装置の回路図である。
図５に示すように、本実施形態による半導体記憶装置は、ｎ行×ｍ列のマトリクス構成を有している。つまり、ｎ本のワード線Ｗ１〜Ｗｎと、ｍ本のビット線Ｂ１〜Ｂｍと、各ワード線と各ビット線の交点に配置されたメモリセルＭＣ（１，１）〜ＭＣ（ｎ，ｍ）とを備えている。ワード線Ｗ１〜Ｗｎはロウデコーダ１０１に接続され、ビット線Ｂ１〜Ｂｍはカラムデコーダ１０２に接続されている。各メモリセルＭＣは、対応するビット線とグランドとの間に直列に接続された不揮発性メモリ素子６０及びセルトランジスタ１０３によって構成されている。セルトランジスタ１０３の制御端子は、対応するワード線に接続されている。
不揮発性メモリ素子６０の構造は、図２，図３に示したとおりである。したがって、不揮発性メモリ素子６０の上部電極６２が対応するビット線として用いられ、下部電極６１が対応するセルトランジスタ１０３に接続される。セルトランジスタ１０３は、ドレイン領域１２と、当該ドレイン領域１２に隣接する３つのソース領域１１と、ドレイン領域１２とこれら３つのソース領域１１との間における半導体基板上に設けられたゲート電極２０によって構成される。
図６は、メモリセルＭＣ（ｉ，ｊ）の回路図である。メモリセルＭＣ（ｉ，ｊ）とは、ワード線Ｗｉとビット線Ｂｊとの交点に配置されたメモリセルであり、他のメモリセルの回路構成もこれと同様である。
図６に示すように、メモリセルＭＣに含まれるセルトランジスタ１０３は、並列接続された３つのセルトランジスタ１０３１，１０３２，１０３３によって構成される。
より詳細に説明すると、これら３つのセルトランジスタ１０３１，１０３２，１０３３のうち、１つ目のセルトランジスタ１０３１は、あるドレイン領域１２と、このドレイン領域１２からみてＹ方向の片側（例えば図１における上側）に隣接するソース領域１１と、これらソース領域１１及びドレイン領域１２間における半導体基板上に設けられたゲート電極２０によって構成される。この場合のゲート電極２０は、第２の部分２２が該当する。
また、２つ目のセルトランジスタ１０３２は、同じドレイン領域１２と、このドレイン領域１２からみてＸ方向に隣接するソース領域１１と、これらソース領域１１及びドレイン領域１２間における半導体基板上に設けられたゲート電極２０によって構成される。この場合のゲート電極２０は、第１の部分２１が該当する。
さらに、３つ目のセルトランジスタ１０３３は、同じドレイン領域１２と、このドレイン領域１２からみてＹ方向の反対側（例えば図１における下側）に隣接するソース領域１１と、これらソース領域１１及びドレイン領域１２間における半導体基板上に設けられたゲート電極２０によって構成される。この場合のゲート電極２０は、第２の部分２２が該当する。
これら３つのセルトランジスタ１０３１，１０３２，１０３３のゲート電極２０及びドレイン領域１２は共通である。ソース領域１１はそれぞれ異なるが、ソース線３１によって同電位が与えられている。したがって、これら３つのセルトランジスタ１０３１，１０３２，１０３３は、実質的に１つのトランジスタと考えることができる。つまり、実効的にゲート幅が拡大されたことになり、より多くのオン電流（ｉ１＋ｉ２＋ｉ３）を流すことが可能となる。これにより、相変化を生じさせるのに十分な電流を流すことができることから、高速なデータの書き替えを行うことが可能となる。
これら３つのセルトランジスタ１０３１，１０３２，１０３３に流れる電流ｉ１，ｉ２，ｉ３のパスは、図１にも示してある。図１に示すように、電流ｉ１，ｉ２，ｉ３は、一つのドレイン領域１２から３方向に流れる。このような２次元的なセルトランジスタ配置により、少ない面積でより多くの電流を流すことが可能となる。
このような構成を有する半導体記憶装置は、ロウデコーダ１０１によってワード線Ｗ１〜Ｗｎのいずれか一つを活性化し、この状態でビット線Ｂ１〜Ｂｍの少なくとも１本に電流を流すことによって、データの書き込み及び読み出しを行うことができる。つまり、対応するワード線が活性化しているメモリセルでは、セルトランジスタ１０３がオンするため、対応するビット線は、不揮発性メモリ素子６０を介してソース線３１に接続された状態となる。したがって、この状態で所定のカラムデコーダ１０２により選択したビット線に書き込み電流を流せば、不揮発性メモリ素子６０に含まれる記録層６３を相変化させることができる。
具体的には、所定量の電流を流すことによって、記録層６３を構成する相変化材料を図４に示した融点Ｔｍ以上の温度に加熱した後、電流を急速に遮断することによって急冷すれば、アモルファス相となる。一方、上記所定量よりも少ない電流を流すことによって、記録層６３を構成する相変化材料を図４に示した結晶化温度Ｔｘ以上、融点Ｔｍ未満の温度に加熱した後、電流を徐々に減少させて徐冷すれば、結晶成長が促進するため結晶相となる。
データの読み出しを行う場合も、ロウデコーダ１０１によってワード線Ｗ１〜Ｗｎのいずれか一つを活性化し、この状態で、ビット線Ｂ１〜Ｂｍの少なくとも１本に読み出し電流を流せばよい。記録層６３がアモルファス相となっているメモリセルについては抵抗値が高くなり、記録層６３が結晶相となっているメモリセルについては抵抗値が低くなることから、これを図示しないセンスアンプによって検出すれば、記録層６３の相状態を把握することができる。
記録層６３の相状態は、記憶させる論理値に対応させることができる。例えば、アモルファス相の状態を「０」、結晶相の状態を「１」と定義すれば、１つのメモリセルによって１ビットのデータを保持することが可能となる。また、アモルファス相から結晶相に相変化させる際、記録層６３を結晶化温度Ｔｘ以上、融点Ｔｍ未満の温度に保持する時間を調節することによって、結晶化割合を多段階又はリニアに制御することも可能である。このような方法により、アモルファス相と結晶相との混合割合を多段階に制御すれば、１つのメモリセルに２ビット以上のデータを記憶させることが可能となる。さらに、アモルファス相と結晶相との混合割合をリニアに制御すれば、アナログ値を記憶させることも可能となる。
以上説明したように、本実施形態による半導体記憶装置は、一つの不揮発性メモリ素子６０に対応するセルトランジスタが３つのトランジスタによって構成されていることから、高い電流供給能力を確保することが可能となる。このため、集積度を高めつつ、より高速な書き換えを実現することが可能となる。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、上記実施形態では、同一列における記録層６３及び上部電極６２が共通とされているが、図７に示すように、これらを個々のメモリセルごとに分離しても構わない。図７に示す例では、記録層６３及び上部電極６２が個々のメモリセルごとに分離され、その周囲が層間絶縁膜５３によって覆われている。そして、上部電極６２は、コンタクトプラグ７１を介してビット線７２に接続されている。
このような構造を採用すれば、上部電極６２の材料として下部電極６１と同様の高抵抗材料を選択することができ、ビット線７２の材料として、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、タングステン（Ｗ）又はこれらの合金、或いは、これらの窒化物、シリサイドなど、上部電極６２よりも電気抵抗の低い金属材料を選択することができる。このため、上部電極６２側への放熱を低減するとともに、ビット線抵抗による電流損失を低減することが可能となる。
さらに、上記実施形態では、ソース線３１が素子分離領域１９に沿ってＹ方向に延在しているが、本発明がこれに限定されるものではなく、素子分離領域１９を横切るようにＸ方向に延在させても構わない。この場合、模式的な回路図としては図８に示すとおりとなる。また、実際のレイアウトとしては図９に示す略平面図のとおりとなる。このようにソース線３１をビット線と同方向に敷設すれば、ビット線からの電流が特定のソース線３１に集中せず、分散して流れることから、電位の浮き上がりなどを防止することが可能となる。
また、上記実施形態では、本発明をいわゆるＰＲＡＭに適用した場合を例に説明したが、本発明の適用対象がこれに限定されるものではなく、セルトランジスタに流れる電流の有無や、セルトランジスタに流れる電流の大小などによって情報を保持する他のメモリに適用することも可能である。
本発明の好ましい実施形態による半導体記憶装置の主要部の構造を示す略平面図である。 図１に示すＡ−Ａ線に沿った略断面図である。 図１に示すＢ−Ｂ線に沿った略断面図である。 カルコゲナイド材料を含む相変化材料の相状態を制御する方法を説明するためのグラフである。 本発明の好ましい実施形態による半導体記憶装置の回路図である。 メモリセルＭＣ（ｉ，ｊ）の回路図である。 変形例による半導体記憶装置の主要部の構造を示す略断面図である。 変形例による半導体記憶装置の回路図である。 変形例による半導体記憶装置の主要部の構造を示す略平面図である。
符号の説明
１０ 活性領域
１１ ソース領域
１２ ドレイン領域
１９ 素子分離領域
２０ ゲート電極
２１ ゲート電極の第１の部分
２２ ゲート電極の第２の部分
３１ ソース線
４１，４２ コンタクトプラグ
５１〜５３ 層間絶縁膜
６０ 不揮発性メモリ素子
６１ 下部電極
６２ 上部電極
６３ 記録層
７１ コンタクトプラグ
７２ ビット線
１０１ ロウデコーダ
１０２ カラムデコーダ
１０３ セルトランジスタ
Ｗ１〜Ｗｎ ワード線
Ｂ１〜Ｂｍ ビット線
ＭＣ メモリセル
Ｐ 相変化領域

Claims (6)

  1. 複数のソース領域及び複数のドレイン領域がマトリクス状に設けられており、複数のドレイン領域に対応してそれぞれ設けられた複数のビット線と、前記複数のソース領域に対して共通に設けられた少なくとも一つのソース線と、前記ドレイン領域と前記ビット線との間にそれぞれ接続された複数のメモリ素子とを備える半導体記憶装置であって、
    第１のドレイン領域と、前記第１のドレイン領域からみて第１の方向に位置する第１のソース領域と、前記第１のドレイン領域からみて前記第１の方向と交差する第２の方向に位置する第２のソース領域と、前記第１のドレイン領域からみて前記第１の方向とは反対の第３の方向に位置する第３のソース領域と、前記第１のドレイン領域と前記第１乃至第３のソース領域との間における半導体基板上に設けられた第１のゲート電極と、前記第１のドレイン領域に接続された第１のメモリ素子とを備え、
    前記第１乃至第３のソース領域には、少なくとも１つのソース線により同電位が与えられることを特徴とする半導体記憶装置。
  2. 前記第１のメモリ素子が相変化材料を含んでいることを特徴とする請求項１に記載の半導体記憶装置。
  3. 前記第２のソース領域からみて前記第１の方向に位置する第２のドレイン領域と、前記第２のソース領域からみて前記第３の方向に位置する第３のドレイン領域とを備え、前記第１のゲート電極は、前記第２のソース領域と前記第２及び第３のドレイン領域との間における前記半導体基板上にも設けられていることを特徴とする請求項１又は２に記載の半導体記憶装置。
  4. 前記第２のソース領域並びに前記第２及び第３のドレイン領域は其々の領域からみて前記第２の方向に位置する第１の素子分離領域と隣接し、前記第１のドレイン領域並びに前記第１及び第３のソース領域は其々の領域からみて前記第２の方向とは反対の第４の方向に位置する第２の素子分離領域と隣接することを特徴とする請求項３に記載の半導体記憶装置。
  5. 第４のドレイン領域と、前記第４のドレイン領域からみて前記第１の方向に位置する第４のソース領域と、前記第４のドレイン領域からみて前記第２の方向に位置する第５のソース領域と、前記第４のドレイン領域からみて前記第３の方向に位置する第６のソース領域と、前記第４のドレイン領域と前記第４乃至第６のソース領域との間における半導体基板上に設けられた第２のゲート電極と、前記第４のドレイン領域に接続された第２のメモリ素子とを更に備え、前記第４のドレイン領域並びに前記第４及び第６のソース領域は其々の領域からみて前記第４の方向に位置する前記第１の素子分離領域と隣接することを特徴とする請求項４に記載の半導体記憶装置。
  6. 前記第１及び第４のドレイン領域は其々前記第１及び第２のメモリ素子を介して共通のビット線に接続されることを特徴とする請求項５に記載の半導体記憶装置。
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