CN101820048A

CN101820048A - 相变化存储装置及其制造方法

Info

Publication number: CN101820048A
Application number: CN200910006486A
Authority: CN
Inventors: 涂丽淑
Original assignee: Industrial Technology Research Institute ITRI
Current assignee: Industrial Technology Research Institute ITRI
Priority date: 2009-02-18
Filing date: 2009-02-18
Publication date: 2010-09-01

Abstract

本发明公开了一种相变化存储装置及其制造方法。该相变化存储装置包括：半导体基底具有第一导电半导体层设置于其上，该第一导电半导体层具有第一导电特性；第一介电层，设置该半导体基底上；第二导电半导体层，设置于该第一介电层内，具有与该第一导电特性相异的第二导电特性；加热电极，设置于该第一介电层内并堆叠于该第二导电半导体层之上，该加热电极包括金属硅化物且具有拔锥状剖面；第二介电层，设置该第一介电层上；相变化材料层，位于该第二介电层内；以及电极设置于该第二介电层之上。

Description

相变化存储装置及其制造方法

技术领域

本发明涉及存储装置，而特别涉及相变化存储装置及其制造方法。

背景技术

相变化存储体具有非易失性、高读取信号、高密度、高擦写次数以及低工作电压/电流的特性、是相当有潜力的非易失性存储体。其中提高记忆密度、降低电流密度是重要的技术指针。

相变化材料至少可呈现两种固态，包括结晶态及非结晶态，一般是利用温度的改变来进行两态间的转换，由于非结晶态混乱的原子排列而具有较高的电阻，因此通过简单的电性量测即可轻易区分出相变化材料的结晶态与非结晶态。在各种相变化材料中，硫属化物已广泛应用至各种光记录组件中。

由于相变化材料的相转变为一种可逆反应，因此相变化材料用来当作存储材料时，是通过非结晶态与结晶态两态之间的转换来进行记忆，也就是说记忆位阶(0、1)是利用两态间电阻的差异来区分。

请参照图1，揭示了一种已知相变化存储单元结构。如图1所示，相变化存储单元结构包括设置于半导体基底11内特定区域的隔离物13，以进而定义出有源区。于有源区内则设置有互为隔离的源极区17s与漏极区17d。于源极区17s与漏极区17d间的有源区上则设置有栅极15，以作为字符线之用。栅极15、源极区17s与漏极区17d则组成了开关晶体管。于具有此开关晶体管的半导体基底11上则覆盖绝缘层19。于绝缘层19内则设置有内连导线21，内连导线21形成于贯穿绝缘层19的接触孔内，藉以电性连结于漏极区17d。于内连导线21上则形成有另一绝缘层23。于上述绝缘层23与19内则设置有加热插塞25，以电性连结于源极区17s。于绝缘层23上则依序堆叠有图案化的相变化材料层27与顶电极29，其中相变化材料层27的底面接触加热插塞25。于绝缘层23上则还形成有绝缘层31。于绝缘层31上则形成有位线33并接触顶电极29。

于写入模式时，经由启动开关晶体管而使得加热插塞通过大电流，其结果为，介于相变化材料层27与加热插塞25间的界面将被加热，因而使得相变化材料层27的部27a转变成为非晶态相或结晶态相，其需视流经加热插塞25的电流量与时间长短而决定。

如图1所示的已知相变化存储单元结构具有以下缺点，在写入模式时由于其需要极大电流密度以成功地转变相变化材料的相态。提升电流密度的方法之一为降低加热插塞25的直径D。然而，加热插塞25的直径D仍受限于当今光刻工艺的能力，进而使得其缩小程度为之受限，故无法进一步提供加大电流密度的解决方案。再者，如图1所示的相变化存储单元结构是通过晶体管以及堆叠于其上且与之电性相连结的相变化组件所组成，因此存储单元结构所需面积较大而不利于相变化存储单元结构的进一步尺寸微缩。

因此便需要一种相变化存储装置及其制造方法，以解决上述问题。

发明内容

有鉴于此，本发明提供了一种相变化存储装置及其制造方法，以解决上述已知问题。

依据本发明的实施例，本发明提供了一种相变化存储装置，包括：

半导体基底；第一导电半导体层，设置于该半导体基底上，其中该第一导电半导体层具有第一导电特性；第一介电层，设置该半导体基底上并覆盖该第一导电半导体层；第二导电半导体层，设置于该第一介电层内且位于该第一导电半导体层之上，其中该第二导电半导体层具有与该第一导电特性相异的第二导电特性；加热电极，设置于该第一介电层内且位于该第二导电半导体层之上，其中该加热电极具有拔锥状剖面，且该加热电极的顶面为该第一介电层所露出，而该加热电极包括金属硅化物；第二介电层，设置该第一介电层上并覆盖该加热电极；相变化材料层，位于该第二介电层内且覆盖该加热电极；以及电极，设置于该第二介电层之上且覆盖该相变化材料层。

依据另一实施例，本发明提供了一种相变化存储装置，包括：

半导体基底；第一导电半导体层，设置于该半导体基底上，其中该第一导电半导体层具有第一导电特性；第一介电层，设置该半导体基底上并覆盖该第一导电半导体层；第二导电半导体层，设置于该第一介电层内且位于该第一导电半导体层之上，其中该第二导电半导体层具有与该第一导电特性相异的第二导电特性；加热电极，设置于该第一介电层内且位于该第二导电半导体层之上，其中该加热电极具有长方形剖面，且该加热电极的顶面为该第一介电层所露出，而该加热电极包括金属硅化物；第二介电层，设置该第一介电层上并覆盖该加热电极；相变化材料层，位于该第二介电层内且覆盖该加热电极；以及电极，设置于该第二介电层之上且覆盖该相变化材料层。

依据本发明的另一实施例，本发明提供了一种相变化存储装置的制造方法，包括：

提供半导体基底；形成第一导电半导体层于该半导体基底上，其中该第一导电半导体层具有第一导电特性；形成第一介电层，以覆盖该半导体基底与该第一导电半导体层；于该第一介电层内形成第二导电半导体层以及加热电极，该第二导电半导体层与该加热电极依序堆叠于该第一导电半导体层之上，该第二导电半导体层具有与该第一导电特性相异的第二导电特性，而该加热电极包括金属硅化物；形成相变化材料层，以覆盖该加热电极及其邻近的该第一介电层；形成第二介电层，以覆盖该第一介电层与该加热电极并环绕该相变化材料层；以及形成电极于该第二介电层之上，以覆盖该相变化材料层。

为了让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举优选实施例并配合附图，作详细说明如下：

附图说明

图1为剖面图，显示了已知相变化存储单元结构；

图2a～2f为一系列示意图，显示了依据本发明实施例的相变化存储装置的制作；

图3a～3d为一系列示意图，显示了依据本发明另一实施例的相变化存储装置的制作；以及

图4a～4d为一系列示意图，显示了依据本发明又一实施例的相变化存储装置的制作。

附图标记说明

11～半导体基底；13～隔离物；

15～栅极； 17s～源极区；

17d～漏极区； 19～绝缘层；

21～内连导线； 23～绝缘层；

25～加热插塞； 27～相变化材料层；

27a～相变化材料层的部； 29～顶电极；

31～绝缘层； 33～位线；

D～加热插塞的直径； 100～半导体基底；

102～导电半导体层； 104～介电层；

106～开口； 108～导电半导体层；

108a～导电半导体层的上部；108b～导电半导体层的下部；

110～离子注入程序； 112～介电层；

114～金属层； 116～金属硅化层；

118～介电层； 120～电极；

122～相变化材料层； 150～相变化存储单元结构；

200～半导体基底； 202～导电半导体层；

204～介电层； 206～开口；

208～导电半导体层； 208a～凹陷的导电半导体层；

210～蚀刻程序； 212～介电层；

212a～衬层； 214～导电半导体层；

216～金属层； 218～介电层；

220～相变化材料层； 222～电极；

250～相变化存储单元； 260～金属硅化层；

300～半导体基底； 302～导电半导体层；

304～介电层； 306～开口；

308～导电半导体层； 308a～导电半导体层的下部；

308b～导电半导体层的上部；310～蚀刻程序；

312～热氧化程序； 314～氧化物层；

316～介电层； 318～金属层；

320～金属硅化层； 322～介电层；

324～相变化材料层； 326～电极；

D₁～开口的直径；

D₂～导电半导体层的上部的直径/金属硅化物层的直径；

d₁～导电半导体层的上部距介电层104表面的距离；

d₂～导电半导体层的上部的厚度；

d₃～导电半导体层的上部于介电层112内的厚度；

d₄～导电半导体层距介电层204表面的距离；

d₅～蚀刻去除介电层304的厚度；以及

d₆～导电半导体层的上部距介电层304表面的距离。

具体实施方式

本发明的相变化存储装置及其制造方法的实施例将配合下文及图2a～2f、3a～3d与4a～4d等附图而加以解说。

请参照图2a～2f所示的一系列示意图，以分别显示依据本发明实施例的相变化存储装置于不同工艺阶段中的剖面情形。

请参照图2a，首先提供半导体基底100，在半导体基底100上则设置有导电半导体层102，其具有第一导电特性。于实施例中，半导体基底100包括如硅或硅锗等半导体材料的半导体基底，而导电半导体层102则包括如经砷、磷等n型掺质所掺杂的非晶硅或多晶硅材料。在此，导电半导体层102是由如化学气相沉积方式所形成且经过图案化，因而绘示为平行于图2a图面而设置的图案化膜层，其部分覆盖了半导体基底100。

请参照图2b，接着于导电半导体层102上坦覆地形成介电层104，介电层104的材料例如为硼磷掺杂氧化硅玻璃(Borophosphosilicate glass，BPSG)、氧化硅或旋涂玻璃(spin on glass、SOG)或氮化硅，其可通过物理气相沉积或旋转涂布等方法所形成。因此，介电层104于形成后可具有大体平坦的表面。接着利用光刻与蚀刻等工艺(未显示)的实施以定义介电层104，因而于其内形成数个穿透介电层104的开口106，此些开口106则分别露出了下方的导电半导体层102的部且具有介于20nm～100nm的直径D₁。

接着于介电层104上坦覆地沉积一层导电半导体材料(未显示)并使之填满开口106，并接着施行如化学机械抛光程序的平坦化程序(未显示)，以除去高于介电层104的导电半导体材料，因而于各开口106内留下的导电半导体层108。此些导电半导体层108位于导电半导体层102之上且其顶面为介电层104所露出。在此，导电半导体层108具有相反于导电半导体层102的第一导电特性的第二导电特性，其为如经过如硼的p型掺质所掺杂的非晶硅或多晶硅膜层。在此，导电半导体层108内的掺质的掺杂方式可于其内半导体材料沉积时临场地(in-situ)掺杂如p型掺质的掺质，或者可先行沉积未掺杂的半导体材料后再通过额外的离子注入步骤(未显示)以掺杂如p型掺质的掺质于其内，进而形成作为导电半导体层108的导电半导体材料。

请继续参照图2b，接着施行离子注入程序110，以注入如锗、氧等离子于部分的导电半导体层108内。在此，离子注入程序110为倾斜注入程序，其具有介于5度～85度的注入角度(相对于垂直于介电层104表面的夹角)，其注入浓度约大于10¹⁶/nm²，而其注入能量则约大于50kev。于离子注入程序110施行后，在导电半导体层108内便可大体区分出经上述离子注入而掺杂的区(未显示)以及未经上述离子注入而掺杂的另一区(未显示)。

请参照图2c，接着施行蚀刻程序(未显示)，例如为湿蚀刻程序，利用膜层内是否掺杂有如锗、氧等上述离子的蚀刻特性差异，采用如硝酸(HNO₃)或氢氟酸(HF)等的适当蚀刻化学品，以蚀刻去除经上述离子注入而掺杂的区域内的导电半导体层108部分，进而于各开口106内留下了如图2c所示的凹陷的导电半导体层108。

如图2c所示，在开口106内所留下的导电半导体层108内并未掺杂有上述锗、氧等离子，且具有大体笔状的剖面形态。在此，导电半导体层108大体是由相堆叠的具有等同于开口106直径D₁的固定直径的下部108b以及具有由下往上渐减的非固定直径的上部108a所组成，其中其上部108a具有大体三角形的剖面形态且其最尖端距介电层104约0nm～100nm的高度d₁，而此上部108a则具有约介于30nm～200nm的厚度d₂。

请参照图2d，接着施行蚀刻程序(未显示)，以部分移除介电层104，并露出部分的导电半导体层108。于蚀刻程序施行后，导电半导体层108内的上部108a以及部分的下部108b将为介电层104所露出。接着于介电层104以及导电半导体层108之上坦覆地形成介电层112以覆盖上述膜层，介电层112的材料例如为未掺杂的氧化硅玻璃(undoped glass，USG)，其可通过化学气相沉积的方法所形成。

请参照图2e，接着施行平坦化程序(未显示)，例如为化学机械抛光程序，以移除高出导电半导体层108内的上部108a以上介电层112部分且部分移除了导电半导体层108内的上部108a，进而钝化了导电半导体层108a的上部108a的顶端，因而使之具有经平坦化的表面170。在此，导电半导体层的上部108a的表面170具有约介于10nm～90nm的直径D₂，而导电半导体层108内的上部108a则具有约介于10nm～100nm的厚度d₃。接着坦覆地形成金属层114于介电层112上并覆盖导电半导体层108并覆盖了导电半导体层108a的表面170。金属层114的材料例如为Co、Ni等贵金属(noble metal，group VIII)材料，或Ti、V、Cr、Zr、Mo、Hf、Ta、W等耐火金属(refractory metal，group IVA、VA、VIA、VIIA)材料。

请参照图2f，接着施行退火程序(未显示)，使金属层114与其相接触的导电半导体层108的上部108a产生金属硅化反应(silicidation)，进而将其内的经掺杂半导体材料转化为金属硅化物并因而降低其接触电阻。因此，在退火程序施行后，与金属层114接触的导电半导体层108的上部108a便转化成为了金属硅化层116。在此，金属硅化层116作为相变化存储装置的加热电极之用。

请继续参照图2f，接着去除未反应的金属层114材料后，并接着于介电层112上形成一层相变化材料(未显示)，其厚度约介于10nm～200nm，以覆盖介电层112以及金属硅化层116。在此，相变化材料包括硫属(chalcogenide)化合物，例如是Ge-Te-Sb三元硫属化合物或经掺杂的多元硫属化合物，其可通过如物理或化学气相沉积法的方法所形成。接着通过光刻与蚀刻程序(未显示)的实施以图案化此层相变化材料，因而于金属硅化层116与其邻近介电层112上形成了图案化的数个相变化材料层120。在此，相变化材料层120分别覆盖了位于下方的金属硅化层116的顶面。

接着，在半导体基底100上坦覆地形成一层介电材料，以覆盖上述相变化材料层122以及介电层112。接着，利用平坦化程序(未显示)以移除高出相变化材料层120表面的介电材料部分，因而于介电层112上形成介电层118，介电层118围绕相变化材料层120。在此，介电层118的材料例如氧化硅，其可通过化学气相沉积方式所形成。

接着，在介电层118上坦覆地形成一层导电材料，例如是Ti、TiN、TiW、W、Al、TaN等材料，其可利用如化学气相沉积法(CVD)或溅镀法等方法形成于介电层118上。接着通过光刻工艺(未图标)的实施，图案化并去除部分的上述导电材料以成为多个相互分离的电极122。在此，如图2f所示，电极122为沿垂直于图2f图面的方向延伸而分别设置于部份的介电层118之上且接触了位于其下方的相变化材料层120。

如图2f所示，本发明的相变化存储装置可于半导体基底100上形成了由多个相变化存储单元150所组成的存储单元阵列，其中各相变化存储单元150分别包括：

半导体基底100；第一导电半导体层(导电半导体层102)，设置于该半导体基底上，其中该第一导电半导体层具有第一导电特性；第一介电层(由介电层104与介电层112所组成)，设置该半导体基底上并覆盖该第一导电半导体层；第二导电半导体层(导电半导体层108b)，设置于该第一介电层内且位于该第一导电半导体层之上，其中该第二导电半导体层具有与该第一导电特性相异的第二导电特性；加热电极(金属硅化层116)，设置于该第一介电层内且位于该第二导电半导体层之上，其中该加热电极的顶面为该第一介电层所露出(介电层112)，而该加热电极包括金属硅化物；第二介电层(介电层118)，设置该第一介电层上并覆盖该加热电极；相变化材料层120，位于该第二介电层内且覆盖该加热电极；以及电极122，设置于该第二介电层之上且覆盖该相变化材料层。

于本实施例中，加热电极具有小于相变化材料层120的直径，且加热电极具有介于10nm～90nm的变化直径。如图2f所示，加热电极具有拔锥状剖面。而导电半导体层102与导电半导体层108b则提供了如n-p结(n-pjunction)的电性表现，因而可作为连结于存储元件的有源装置之用。

参照上述实施例，本发明的相变化存储装置具有以下优点：(1)由于相变化材料层直接设置于有源装置之上，故单位存储单元(unit memory cell)面积上的存储单元设置体积可更为缩减，有助于存储单元密度的提升。(2)相变化材料层与加热电极的接触面积可通过设置具有拔锥形(taper shape)剖面型态的金属硅化层116所达成，以进而降低其间的接触面积。(3)基于(2)的设置情形，在相变化存储单元尺寸持续缩减时，仍可达成降低存储单元的写入电流与重置电流等功效。(4)如图2b～2f所示，作为加热电极的具有拔锥形(taper shape)剖面型态的金属硅化层116的外型调整与尺寸缩减可通过非光刻方式所形成，因而对于加热电极尺寸的微缩并不会如已知技术般受到光刻技术的限制。

请参照图3a～3d所示的一系列示意图，以分别显示依据本发明另一实施例的相变化存储装置于不同工艺阶段中的剖面情形。

请参照图3a，首先提供半导体基底200，在半导体基底200上则设置有导电半导体层202，其具有第一导电特性。于实施例中，半导体基底200包括如硅或硅锗的半导体材料，而导电半导体层202则包括经过如砷、磷等n型掺质所掺杂的非晶硅或多晶硅材料。在此，导电半导体层202经由如化学气相沉积方式所形成且经过图案化，因而绘示为平行于图3a图面而设置的图案化膜层，其部分覆盖了半导体基底200。

接着于导电半导体层202上坦覆地形成介电层204，介电层204的材料例如为硼磷掺杂氧化硅玻璃(Borophosphosilicate glass，BPSG)、氧化硅或旋涂玻璃(spin on glass、SOG)、氮化硅，其可通过物理气相沉积或旋转涂布等方法所形成。因此，介电层204于形成后具有大体平坦的表面。接着利用光刻与蚀刻等工艺(未显示)的实施以定义介电层204，因而形成穿透介电层204的数个开口206，此些开口206则分别部份露出了下方的导电半导体层202且具有介于20nm～100nm的直径D₁。

请继续参照图3a，接着于介电层204上坦覆地沉积一层导电半导体材料(未显示)并使之填满开口206内，并接着利用如化学机械抛光程序的平坦化程序(未显示)的施行，以除去高于介电层204的导电半导体材料部份，因而于各开口206内留下的导电半导体层208，并露出其表面。在此，导电半导体层208具有与导电半导体层202的第一导电特性相反的第二导电特性，其包括经过如硼的p型掺质所掺杂的非晶硅或多晶硅材料。在此，导电半导体层208内的掺质的掺杂方式可于其内半导体材料沉积时临场地(in-situ)掺杂如p型掺质的掺质，或者可先行沉积未掺杂的半导体材料后再通过额外的离子注入步骤(未显示)以掺杂如p型掺质的掺质于其内，进而形成作为导电半导体层208的导电半导体材料。

请参照图3b，接着施行蚀刻程序210，例如为湿蚀刻程序，采用如盐酸(HCl)、溴酸(HBr)、磷酸(H₃PO₄)、硝酸(HNO₃)或氢氧化钾(KOH)等适当蚀刻化学品，以选择性地蚀刻去除位于开口206内的部分导电半导体层208材料，进而于各开口206内留下了如图3b所示的凹陷的导电半导体层208a。在此，导电半导体层208a大体分为具有等同于开口206直径D₁的固定直径，且其距介电层204表面约介于30nm～200nm的距离d₄。

接着于介电层204上顺应地形成介电层212，其厚度约介于5nm～90nm，形成于各开口206内的介电层212覆盖了为开口206所露出介电层204侧壁以及导电半导体层208a的顶面。介电层212的材料例如为氧化硅，且其可通过如化学汽相沉积的方式所形成。

请参照图3c，接着施行蚀刻程序(未显示)，以回蚀刻介电层212，进而于开口206内留下了覆盖于其内介电层212的侧壁上的衬层212a，而衬层212a部分露出了其下方的导电半导体层208a。接着，在介电层204上坦覆地沉积一层导电半导体材料(未显示)并使之填满开口206。接着施行如化学机械抛光程序的平坦化程序(未显示)，以除去高于介电层204的经掺杂半导体材料部份，因而于开口206内留下另一导电半导体层214，并露出此导电半导体层214的顶面，其具有介于10nm～90nm的直径D₂。在此，导电半导体层214与其下方的导电半导体层208a同样具有与导电半导体层202的第一导电特性相反的第二导电特性，导电半导体层214亦可包括如经硼的p型掺质掺杂的非晶硅或多晶硅材料。在此，导电半导体层214内的掺质的掺杂方式可于其内半导体材料沉积时临场地(in-situ)掺杂如p型掺质的掺质，或者可先行沉积未掺杂的半导体材料后再通过额外的离子注入步骤(未显示)以掺杂如p型掺质的掺质于其内，进而形成作为导电半导体层214的导电半导体材料。

接着坦覆地形成金属层216于介电层204上并覆盖导电半导体层214以及衬层212a。金属层216的材料例如为Co、Ni等贵金属(noble metal，group VIII)材料，或Ti、V、Cr、Zr、Mo、Hf、Ta、W等耐火金属(refractory metal，group IVA、VA、VIA、VIIA)材料。

请参照图3d，接着施行退火程序(未显示)，使金属层216与其相接触的导电半导体层214产生金属硅化反应(silicidation)，进而将其内的导电半导体材料转化为金属硅化物以降低其接触电阻。因此，与金属层216相接触的导电半导体层214便转化成为了金属硅化层260。在此，金属硅化层260作为相变化存储装置的加热电极之用。

请继续参照图3d，在去除未反应的金属层216材料后，接着于介电层204上形成一层相变化材料(未显示)，其厚度约介于10nm～200nm，以覆盖介电层204、衬层212a以及金属硅化层260。在此，相变化材料包括硫属(chalcogenide)化合物，例如是Ge-Te-Sb三元硫属化合物或经掺杂的多元硫属化合物，其可通过如物理或化学气相沉积法的方法所形成。接着通过光刻与蚀刻程序(未显示)的实施以图案化此层相变化材料，因而于金属硅化层260与其邻近衬层212a与介电层204之上形成了图案化的数个相变化材料层220。在此，相变化材料层220分别覆盖了下方的金属硅化层260的顶面。

接着，在半导体基底200上坦覆地形成一层介电材料，以覆盖上述相变化材料层220以及介电层204。接着，利用平坦化程序(未显示)以移除高出相变化材料层220表面的介电材料部分，因而于介电层204上形成介电层218，介电层218环绕相变化材料层220而设置。在此，介电层218的材料例如氧化硅，其可通过化学气相沉积方式所形成。

接着，在介电层218上坦覆地形成一层导电材料，例如是Ti、TiN、TiW、W、Al、TaN等材料，其可利用如化学气相沉积法(CVD)或溅镀法等方法形成于介电层218上。接着通过光刻工艺(未图示)的实施，以图案化并部分去除上述导电材料，因而形成了数个相分隔的电极222。在此，如图3d所示，此些电极222分别沿垂直于图3d图面的方向延伸而设置于部份介电层218之上，其分别覆盖其下方的相变化材料层220。

如图3d所示，本发明的相变化存储装置可于半导体基底200上形成了由多个相变化存储单元结构250所组成的存储单元阵列，其中各相变化存储单元结构250分别包括：

半导体基底200；第一导电半导体层(导电半导体层202)，设置于该半导体基底上，其中该第一导电半导体层具有第一导电特性；第一介电层(介电层104)，设置该半导体基底上并覆盖该第一导电半导体层；第二导电半导体层(导电半导体层208a)，设置于该第一介电层内且位于该第一导电半导体层之上，其中该第二导电半导体层具有与该第一导电特性相异的第二导电特性；加热电极(金属硅化层260)，设置于该第一介电层内且位于该第二导电半导体层之上，其中该加热电极的顶面为该第一介电层所露出(介电层204)，而该加热电极包括金属硅化物；第二介电层(介电层218)，设置该第一介电层上并覆盖该加热电极；相变化材料层220，位于该第二介电层内且覆盖该加热电极；以及电极222，设置于该第二介电层之上且覆盖该相变化材料层。

于本实施例中，作为加热电极之用的金属硅化层260具有小于相变化材料层220的直径，且加热电极具有介于10nm～90nm的固定直径。于金属硅化层260与介电层204之间则设置有衬层212a。如图3d所示，加热电极具有长方形剖面。而导电半导体层202与导电半导体层208a则提供了如n-p结(n-p junction)的电性表现，可因而作为连结于存储元件的有源装置之用。

参照上述实施例，本发明的相变化存储装置具有以下优点：(1)由于相变化材料层直接设置于有源装置之上，故单位存储单元(unit memory cell)面积上的存储单元设置体积可更为缩减，有助于存储单元密度的提升。(2)相变化材料层与加热电极的接触面积可通过设置具有长方形剖面型态的金属硅化物层260所达成，以进而降低其间的接触面积。(3)基于(2)的设置情形，在相变化存储单元尺寸持续缩减时，仍可达成降低存储单元的写入电流与重置电流等功效。(4)如图3b-3c所示，作为加热电极的具有长方形剖面型态的金属硅化层216的外型与尺寸可通过非光刻方式所形成，因而对于加热电极尺寸的微缩并不会如已知技术般受到光刻技术的限制。

请参照图4a～4d所示的一系列示意图，以分别显示依据本发明另一实施例的相变化存储装置于不同工艺阶段中的剖面情形。

请参照图4a，首先提供半导体基底300，在半导体基底300上则设置有导电半导体层302，其具有第一导电特性。于实施例中，半导体基底300包括如硅或硅锗的半导体材料，而导电半导体层302则包括经过如砷、磷等n型掺质所掺杂的非晶硅或多晶硅材料。在此，导电半导体层302经由如化学气相沉积方式所形成且经过图案化，因而绘示为平行于图4a图面而设置的图案化膜层，其部分覆盖了半导体基底300。

接着于导电半导体层302上坦覆地形成介电层304，介电层304的材料例如为硼磷掺杂氧化硅玻璃(Borophosphosilicate glass，BPSG)、氧化硅或旋涂玻璃(spin on glass、SOG)、氮化硅，其可通过物理气相沉积或旋转涂布等方法所形成。因此，介电层304于形成后具有大体平坦的表面。接着利用光刻与蚀刻等工艺(未显示)的实施以定义介电层304，因而形成穿透介电层304的数个开口306，此些开口306则分别部份露出了下方的导电半导体层302且具有介于20-100nm的直径D1。

请继续参照图4a，接着于介电层304上坦覆地沉积一层导电半导体材料(未显示)并使之填满开口306内，并接着利用如化学机械抛光程序的平坦化程序(未显示)的施行，以除去高于介电层304的导电半导体材料部份，因而于各开口306内留下的导电半导体层308，并露出其表面。在此，导电半导体层308具有与导电半导体层302的第一导电特性相反的第二导电特性，其包括经过如硼的p型掺质所掺杂的非晶硅或多晶硅材料。在此，导电半导体层308内的掺质的掺杂方式可于其内半导体材料沉积时临场地(in-situ)掺杂如p型掺质的掺质，或者可先行沉积未掺杂的半导体材料后再通过额外的离子注入步骤(未显示)以掺杂如p型掺质的掺质于其内，进而形成作为导电半导体层308的导电半导体材料。

请继续参照图4a，接着施行蚀刻程序310，例如湿蚀刻程序，采用如硝酸(HNO₃)或氢氟酸(HF)的蚀刻化学品，以蚀刻去除约介于30nm-200nm的厚度d₅(见于图4b)的介电层304并露出了部分的导电半导体层308，进而于留下了如图4b所示的突出的导电半导体层308，其大体具有突出于介电层304表面的上部308b以及埋设于介电层304内的下部308a。接着，施行热氧化程序312，以部分氧化为介电层304所露出的导电半导体层308的上部308a，并将之部分转变成为氧化物层314。其中热氧化程序312例如为热氧化程序或自然氧化程序。因此，导电半导体层308的下部308a具有等同于开口306直径D₁的固定直径，而高出于介电层304且为氧化物层314所包覆的导电半导体层308的上部308b所形成则具有约介于10nm～90nm的较小直径D₂，此时导电半导体层308的上部308a距介电层304表面约介于30-200nm的距离d₆。

请参照图4c，接着施行蚀刻程序(未显示)，以去除氧化物层314并露出了导电半导体层308的上部308b。接着，在介电层304上坦覆地沉积一层介电材料(未显示)，并接着利用如化学机械抛光程序的平坦化程序(未显示)的施行，以除去高于导电半导体层308的上部308b表面的介电材料部份，因而留下包围导电半导体层308的上部308b的介电层316并露出导电半导体层308的顶面。接着坦覆地形成金属层318于介电层316上并覆盖导电半导体层308。金属层318的材料例如为Co、Ni等贵金属(noble metal，group VIII)材料，或Ti、V、Cr、Zr、Mo、Hf、Ta、W等耐火金属(refractory metal，group IVA、VA、VIA、VIIA)材料。

请参照图4d，接着施行退火程序(未显示)，使金属层318与相接触的导电半导体层308的上部308b产生金属硅化反应(silicidation)，进而将其内的导电半导体材料转化为金属硅化物以降低其接触电阻。因此，与金属层318接触的导电半导体层308的上部308b便转化成为了金属硅化层320。在此，金属硅化层320作为相变化存储装置内的加热电极之用。

请继续参照图4d，在去除未反应的金属层318材料后，接着于介电层316上形成一层相变化材料(未显示)，其厚度约介于10nm-200nm，以覆盖介电层316以及金属硅化层320。在此，相变化材料包括硫属(chalcogenide)化合物，例如是Ge-Te-Sb三元硫属化合物或经掺杂的多元硫属化合物，其可通过如物理或化学气相沉积法的方法所形成。接着通过光刻与蚀刻程序(未显示)的实施以图案化此层相变化材料，因而于金属硅化层320与其邻近的介电层316之上形成了图案化的数个相变化材料层324。在此，相变化材料层324分别覆盖了位于其下方的金属硅化层320。

接着，在半导体基底300上坦覆地形成一层介电材料，以覆盖上述相变化材料层324以及介电层316。接着，利用平坦化程序(未显示)以移除高出相变化材料层324表面的介电材料部分，因而于介电层316上形成介电层322，其沿着相变化材料层324的周围设置。在此，此介电材料的材料例如氧化硅，其可通过化学气相沉积方式所形成。

接着，在介电层324上坦覆地形成一层导电材料，例如是Ti、TiN、TiW、W、A1、TaN等材料，其可利用如化学气相沉积法(CVD)或溅镀法等方法形成于介电层324上。接着通过光刻工艺(未图标)的实施，图案化并去除部分的上述导电材料以成为多个相分隔的电极326。在此，如图4d所示，此些电极326沿垂直于图4d图面的方向延伸而分别设置于部份的介电层322之上且覆盖其下方的相变化材料层324。

如图4d所示，本发明的相变化存储装置可于半导体基底300上形成了由多个相变化存储单元结构350所组成的存储单元阵列，其中各相变化存储单元结构350分别包括：

半导体基底300；第一导电半导体层(导电半导体层302)，设置于该半导体基底上，其中该第一导电半导体层具有第一导电特性；第一介电层(由介电层304与介电层316所组成)，设置该半导体基底上并覆盖该第一导电半导体层；第二导电半导体层(导电半导体层308a)，设置于该第一介电层内且位于该第一导电半导体层之上，其中该第二导电半导体层具有与该第一导电特性相异的第二导电特性；加热电极(金属硅化层320)，设置于该第一介电层内且位于该第二导电半导体层之上，其中该加热电极的顶面为该第一介电层所露出(介电层316)，而该加热电极包括金属硅化物；第二介电层(介电层322)，设置该第一介电层上并覆盖该加热电极；相变化材料层324，位于该第二介电层内且覆盖该加热电极；以及电极326，设置于该第二介电层之上且覆盖该相变化材料层。

于本实施例中，作为加热电极之用的金属硅化层320具有小于相变化材料层326的直径，且加热电极具有介于10nm-90nm的固定直径。如图4d所示，加热电极具有长方形剖面。而导电半导体层302与导电半导体层308a则提供了如n-p结(n-p junction)的电性表现，可因而作为连结于存储元件的有源装置之用。

参照上述实施例，本发明的相变化存储装置具有以下优点：(1)由于相变化材料层直接设置于有源装置之上，故单位存储单元(unit memory cell)面积上的存储单元设置体积可更为缩减，有助于存储单元密度的提升。(2)相变化材料层与加热电极的接触面积可通过设置具有长方形剖面型态的金属硅化层320所达成，以进而降低其间的接触面积。(3)基于(2)的设置情形，在相变化存储单元尺寸持续缩减时，仍可达成降低存储单元的写入电流与重置电流等功效。(4)如图4a-4c所示，作为加热电极的具有长方形剖面型态的金属硅化层320的外型与尺寸可通过非光刻方式所形成，因而对于加热电极尺寸的微缩并不会如同已知技术中受到光刻技术的限制。

虽然本发明已以优选实施例披露如上，然其并非用以限定本发明，任何本领域的一般技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视权利要求所界定者为准。

Claims

1.一种相变化存储装置，包括：

半导体基底；

第一导电半导体层，设置于该半导体基底上，其中该第一导电半导体层具有第一导电特性；

第一介电层，设置该半导体基底上并覆盖该第一导电半导体层；

第二导电半导体层，设置于该第一介电层内且位于该第一导电半导体层之上，其中该第二导电半导体层具有与该第一导电特性相异的第二导电特性；

加热电极，设置于该第一介电层内且位于该第二导电半导体层之上，其中该加热电极具有拔锥状剖面，且该加热电极的顶面为该第一介电层所露出，而该加热电极包括金属硅化物；

第二介电层，设置该第一介电层上并覆盖该加热电极；

相变化材料层，位于该第二介电层内且覆盖该加热电极；以及

电极，设置于该第二介电层之上且覆盖该相变化材料层。

2.如权利要求1所述的相变化存储装置，其中该第一导电特性为n型导电特性，而该第二导电特性为p型导电特性。

3.如权利要求1所述的相变化存储装置，其中该相变化材料层包括硫属化合物。

4.如权利要求1所述的相变化存储装置，其中该第一导电半导体层包括经掺杂的多晶硅材料或经掺杂的非晶硅材料。

5.如权利要求1所述的相变化存储装置，其中该第二导电半导体层包括经掺杂的多晶硅材料或经掺杂的非晶硅材料。

6.如权利要求1所述的相变化存储装置，其中该加热电极具有介于10nm～90nm的变化直径。

7.一种相变化存储装置，包括：

半导体基底；

加热电极，设置于该第一介电层内且位于该第二导电半导体层之上，其中该加热电极具有长方形剖面，且该加热电极的顶面为该第一介电层所露出，而该加热电极包括金属硅化物；

第二介电层，设置该第一介电层上并覆盖该加热电极；

电极，设置于该第二介电层之上且覆盖该相变化材料层。

8.如权利要求7所述的相变化存储装置，其中该第一导电特性为n型导电特性而该第二导电特性为p型导电特性。

9.如权利要求7所述的相变化存储装置，还包括衬层，设置于该加热电极与该第一介电层之间。

10.如权利要求7所述的相变化存储装置，其中该相变化材料层包括硫属化合物。

11.如权利要求7所述的相变化存储装置，其中该第一导电半导体层包括经掺杂的多晶硅材料或经掺杂的非晶硅材料。

12.如权利要求7所述的相变化存储装置，其中该第二导电半导体层包括经掺杂的多晶硅材料或经掺杂的非晶硅材料。

13.如权利要求7所述的相变化存储装置，其中该加热电极具有固定直径介于10nm～90nm。

14.一种相变化存储装置的制造方法，包括：

提供半导体基底；

形成第一导电半导体层于该半导体基底上，其中该第一导电半导体层具有第一导电特性；

形成第一介电层，以覆盖该半导体基底与该第一导电半导体层；

于该第一介电层内形成第二导电半导体层以及加热电极，该第二导电半导体层与该加热电极依序堆叠于该第一导电半导体层之上，该第二导电半导体层具有与该第一导电特性相异的第二导电特性，而该加热电极包括金属硅化物；

形成相变化材料层，以覆盖该加热电极及其邻近的该第一介电层；

形成第二介电层，以覆盖该第一介电层与该加热电极并环绕该相变化材料层；以及

形成电极于该第二介电层之上，以覆盖该相变化材料层。

15.如权利要求14所述的相变化存储装置的制造方法，其中该加热电极具有小于该相变化材料层的直径。

16.如权利要求14所述的相变化存储装置的制造方法，其中该加热电极具有拔锥状剖面。

17.如权利要求14所述的相变化存储装置的制造方法，其中该加热电极具有长方形剖面。

18.如权利要求14所述的相变化存储装置的制造方法，其中该第一导电特性为n型导电特性而该第二导电特性为p型导电特性。

19.如权利要求14所述的相变化存储装置的制造方法，还包括于该加热电极与该第一介电层之间设置衬层。

20.如权利要求14所述的相变化存储装置的制造方法，其中该相变化材料层包括硫属化合物。

21.如权利要求14所述的相变化存储装置的制造方法，其中该第一导电半导体层包括经掺杂的多晶硅材料或经掺杂的非晶硅材料。

22.如权利要求14所述的相变化存储装置的制造方法，其中该第二导电半导体层包括经掺杂的多晶硅材料或经掺杂的非晶硅材料。

23.如权利要求14所述的相变化存储装置的制造方法，其中该加热电极具有介于10nm～90nm的变化直径。

24.如权利要求14所述的相变化存储装置的制造方法，其中该加热电极具有介于10nm～90nm的固定直径。