KR102368449B1 - 반도체 소자 - Google Patents

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KR102368449B1
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Abstract

반도체 소자는, 기판 상에 나란하게 배치되는 제1 메모리부, 제1 주변회로부, 및 제2 주변회로부를 포함하다. 상기 반도체 소자는, 평면적 관점에서, 상기 제2 주변회로부의 일 측에 제공되고 상기 제1 메모리부로부터 옆으로 이격되는 제2 메모리부를 포함한다. 상기 제1 메모리부는 복수의 제1 메모리 셀들을 포함하되, 상기 제1 메모리 셀들의 각각은 셀 트랜지스터 및 상기 셀 트랜지스터의 일 단자에 연결되는 캐패시터를 포함한다. 상기 제2 메모리부는 복수의 제2 메모리 셀들을 포함하되, 상기 제2 메모리 셀들의 각각은 서로 직렬로 연결되는 가변 저항 요소 및 선택 요소를 포함한다. 상기 제2 메모리 셀들은 상기 기판으로부터 상기 캐패시터보다 높은 높이에 제공된다.

Description

반도체 소자{SEMICONDUCTOR DEVICES}
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 서로 다른 동작 특성을 갖는 메모리 셀들을 갖는 반도체 소자에 관한 것이다.
반도체 소자들은 메모리 소자 및 논리 소자로 구분될 수 있다. 메모리 소자는 데이터를 저장하는 소자이다. 일반적으로, 반도체 메모리 장치는 크게 휘발성(volatile) 메모리 장치와, 비휘발성(nonvolatile) 메모리 장치로 구분될 수 있다. 휘발성 메모리 장치는 전원의 공급이 중단되면, 저장된 데이터가 소멸하는 메모리 장치로서, 예를 들어 DRAM(Dynamic Random Access Memory) 및 SRAM(Static Random Access Memory) 등이 있다. 그리고 비휘발성 메모리 장치는 전원의 공급이 중단되더라도 저장된 데이터가 소멸되지 않는 메모리 장치로서, 예를 들어, PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리 장치(Flash Memory Device) 등이 있다.
또한, 최근에는 반도체 메모리 장치의 고성능화 및 저전력화 추세에 맞추어, MRAM(Magnetic Random Access Memory) 및 PRAM(Phase-Change Random Access Memory)과 같은 차세대 반도체 메모리 장치들이 개발되고 있다. 이러한 차세대 반도체 메모리 장치들을 구성하는 물질들은 전류 또는 전압에 따라, 그 저항값이 달라지며, 전류 또는 전압 공급이 중단되더라도 저항값을 그대로 유지하는 특성을 갖는다.
본 발명이 이루고자 하는 일 기술적 과제는 고집적화된 반도체 소자를 제공하는 데 있다. 본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않는다.
반도체 소자는, 기판 상에 나란하게 배치되는 제1 메모리부, 제1 주변회로부, 및 제2 주변회로부; 및 평면적 관점에서, 상기 제2 주변회로부의 일 측에 제공되고 상기 제1 메모리부로부터 옆으로 이격되는 제2 메모리부를 포함할 수 있다. 상기 제1 메모리부는 복수의 제1 메모리 셀들을 포함하되, 상기 제1 메모리 셀들의 각각은 셀 트랜지스터 및 상기 셀 트랜지스터의 일 단자에 연결되는 캐패시터를 포함할 수 있다. 상기 제2 메모리부는 복수의 제2 메모리 셀들을 포함하되, 상기 제2 메모리 셀들의 각각은 서로 직렬로 연결되는 가변 저항 요소 및 선택 요소를 포함할 수 있다. 상기 제2 메모리 셀들은 상기 기판으로부터 상기 캐패시터보다 높은 높이에 제공될 수 있다.
반도체 소자는, 제1 소자 영역 및 제2 소자 영역을 포함하는 기판; 상기 제1 소자 영역 상의 제1 메모리부; 및 상기 제2 소자 영역 상에 제공되고, 평면적 관점에서 상기 제1 메모리부로부터 옆으로 이격되는 제2 메모리부를 포함할 수 있다. 상기 제1 메모리부는 캐패시터 구조체를 포함할 수 있다. 상기 제2 메모리부는 상기 기판 상에 2차원 또는 3차원적으로 배열되는 가변 저항 요소들, 및 상기 가변 저항 요소들에 각각 직렬로 연결되는 선택 요소들을 포함할 수 있다. 상기 가변 저항 요소들 및 상기 선택 요소들은 상기 기판으로부터 상기 캐패시터 구조체보다 높은 높이에 제공될 수 있다.
본 발명의 개념에 따르면, 고집적화된 반도체 소자가 용이하게 제공될 수 있다.
도 1은 본 발명의 일부 실시예들에 따른 반도체 소자의 내부 구조의 배치를 개략적으로 나타내는 단면도이다.
도 2는 도 1의 제1 메모리부, 제1 주변회로부, 제2 메모리부, 및 제2 주변회로부의 상대적인 배치를 나타내는 평면도이다.
도 3은 도 1의 제1 메모리부에 배치되는 메모리 셀 어레이의 회로도이다.
도 4는 도 1의 제2 메모리부에 배치되는 메모리 셀 어레이의 회로도이다.
도 5는 도 1의 제2 메모리부에 배치되는 단위 메모리 셀을 나타내는 회로도이다.
도 6a는 본 발명의 일부 실시예들에 따른 반도체 소자의 제1 소자 영역의 평면도이다.
도 6b는 본 발명의 일부 실시예들에 따른 반도체 소자의 제2 소자 영역의 평면도이다.
도 7은 도 6a의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ', 도 6b의 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'에 따른 단면도이다.
도 8은 도 7의 A부분의 확대도이다.
도 9는 본 발명의 일부 실시예들에 따른 반도체 소자의 내부 구조의 배치를 개략적으로 나타내는 단면도이다.
도 10은 도 9의 반도체 소자를 나타내기 위한, 도 6a의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ', 도 6b의 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'에 대응하는 단면도이다.
도 11은 본 발명의 일부 실시예들에 따른 반도체 소자의 내부 구조의 배치를 개략적으로 나타내는 단면도이다.
도 12는 도 11의 반도체 소자를 나타내기 위한, 도 6a의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ', 도 6b의 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'에 대응하는 단면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 일부 실시예들에 따른 반도체 소자의 내부 구조의 배치를 개략적으로 나타내는 단면도이고, 도 2는 도 1의 제1 메모리부, 제1 주변회로부, 제2 메모리부, 및 제2 주변회로부의 상대적인 배치를 나타내는 평면도이다.
도 1 및 도 2를 참조하면, 반도체 소자(1000)는 제1 소자 영역(R1) 및 제2 소자 영역(R2)을 포함하는 기판(100)을 포함할 수 있다. 상기 제1 소자 영역(R1) 및 상기 제2 소자 영역(R2)은 상기 기판(100)의 서로 다른 영역들일 수 있다.
상기 반도체 소자(1000)는 상기 제1 소자 영역(R1) 상에 제공되는 제1 메모리부(10), 제1 주변회로부(20), 및 제1 배선부(30)를 포함할 수 있다. 상기 제1 메모리부(10) 및 상기 제1 주변회로부(20)는 상기 기판(100) 상에 나란하게 배치될 수 있다. 상기 제1 주변회로부(20)는 상기 제1 메모리부(10)의 적어도 일 측(one side)에 제공될 수 있다. 일 예로, 평면적 관점에서, 상기 제1 주변회로부(20)는 상기 제1 메모리부(10)의 일 측(one side, 10A)에만 인접하도록 배치되거나, 상기 제1 메모리부(10)의 두 측들(10A, 10B)에 인접하도록 배치되거나, 상기 제1 메모리부(10)의 세 측들(10A, 10B, 10C)에 인접하도록 배치되거나, 상기 제1 메모리부(10)의 네 측들(10A, 10B, 10C, 10D)을 둘러싸도록 배치될 수 있다. 상기 제1 배선부(30)는 상기 제1 메모리부(10) 및 상기 제1 주변회로부(20) 상에 제공될 수 있다. 상기 제1 메모리부(10) 및 상기 제1 주변회로부(20)는 상기 기판(100)과 상기 제1 배선부(30) 사이에 개재할 수 있다.
상기 반도체 소자(1000)는 상기 제2 소자 영역(R2) 상에 제공되는 제2 메모리부(60), 제2 주변회로부(40), 및 제2 배선부(50)를 포함할 수 있다. 상기 제2 주변회로부(40)는 상기 제1 메모리부(10) 및 상기 제1 주변회로부(20)와 나란하게 제공될 수 있다. 상기 제2 메모리부(60)는, 평면적 관점에서, 상기 제2 주변회로부(40)의 일 측에 제공될 수 있고 상기 제1 메모리부(10)로부터 옆으로(laterally) 이격될 수 있다. 상기 제2 메모리부(60) 및 상기 제2 주변회로부(40)는 상기 기판(100) 상에 나란하게 배치될 수 있다. 상기 제2 주변회로부(40)는 상기 제2 메모리부(60)의 적어도 일 측(one side)에 제공될 수 있다. 일 예로, 평면적 관점에서, 상기 제2 주변회로부(40)는 상기 제2 메모리부(60)의 일 측(one side, 60A)에만 인접하도록 배치되거나, 상기 제2 메모리부(60)의 두 측들(60A, 60B)에 인접하도록 배치되거나, 상기 제2 메모리부(60)의 세 측들(60A, 60B, 60C)에 인접하도록 배치되거나, 상기 제2 메모리부(60)의 네 측들(60A, 60B, 60C, 60D)을 둘러싸도록 배치될 수 있다. 상기 제2 배선부(50)는 상기 제2 메모리부(60) 및 상기 제2 주변회로부(40) 상에 제공될 수 있다. 상기 제2 메모리부(60) 및 상기 제2 주변회로부(40)는 상기 기판(100)과 상기 제2 배선부(50) 사이에 개재할 수 있다.
상기 제1 메모리부(10)는 디램(DRAM) 셀 어레이 구조를 포함할 수 있고, 상기 제2 메모리부(60)는 가변저항 메모리 셀 어레이 구조를 포함할 수 있다. 일 예로, 상기 제1 메모리부(10) 및 상기 제2 메모리부(60)는 별개의 메인 메모리들로 각각 기능할 수 있다. 다른 예로, 상기 제1 메모리부(10) 및 상기 제2 메모리부(60) 중 하나는 메인 메모리로 기능하고, 상기 제1 메모리부(10) 및 상기 제2 메모리부(60) 중 다른 하나는 버퍼 메모리로 기능할 수 있다.
도 3은 도 1의 제1 메모리부에 배치되는 메모리 셀 어레이의 회로도이다.
도 3을 참조하면, 상기 제1 메모리부(10)는 디램(DRAM) 셀 어레이를 포함할 수 있다. 구체적으로, 상기 제1 메모리부(10)는 워드 라인들(WL), 상기 워드 라인들(WL)에 교차하는 비트 라인들(BL), 및 복수의 제1 메모리 셀들(MC1)을 포함할 수 있다. 상기 제1 메모리 셀들(MC1)의 각각은 상기 워드 라인들(WL) 중 대응하는 워드 라인(WL), 및 상기 비트 라인들(BL) 중 대응하는 비트 라인(BL)에 연결될 수 있다. 상기 제1 메모리 셀들(MC1)의 각각은 상기 대응하는 워드 라인(WL)에 연결되는 셀 트랜지스터(CTR), 및 상기 셀 트랜지스터(CTR)의 일 단자에 연결되는 캐패시터(CA)를 포함할 수 있다. 상기 셀 트랜지스터(CTR)의 드레인 영역은 상기 대응하는 비트 라인(BL)에 연결될 수 있고, 상기 셀 트랜지스터(CTR)의 소스 영역은 상기 캐패시터(CA)에 연결될 수 있다. 상기 셀 트랜지스터(CTR)는 상기 캐패시터(CA)로 흐르는 전하의 흐름을 선택적으로 제어하도록 구성될 수 있다. 상기 제1 메모리 셀들(MC1)의 각각은 상기 캐패시터(CA)에 저장된 전하의 유무에 따라 0 또는 1의 데이터를 저장할 수 있다.
도 4는 도 1의 제2 메모리부에 배치되는 메모리 셀 어레이의 회로도이고, 도 5는 도 1의 제2 메모리부에 배치되는 단위 메모리 셀을 나타내는 회로도이다.
도 4 및 도 5를 참조하면, 상기 제2 메모리부(60)는 가변저항 메모리 셀 어레이를 포함할 수 있다. 상기 가변저항 메모리 셀 어레이는 엠램(MRAM), 피램(PRAM), 및 알램(RRAM) 중 적어도 하나의 메모리 셀 어레이를 포함할 수 있다. 구체적으로, 상기 제2 메모리부(60)는 제1 도전 라인들(CL1), 상기 제1 도전 라인들(CL1)에 교차하는 제2 도전 라인들(CL2), 및 상기 제1 도전 라인들(CL1)과 상기 제2 도전 라인들(CL2) 사이에 제공되는 복수의 제2 메모리 셀들(MC2)을 포함할 수 있다. 상기 제2 메모리 셀들(MC2)은 상기 제1 도전 라인들(CL1)과 상기 제2 도전 라인들(CL2) 사이의 교차점들에 각각 제공될 수 있다. 상기 제2 메모리 셀들(MC2)의 각각은, 상기 제1 도전 라인들(CL1) 중 대응하는 제1 도전 라인(CL1)과 상기 제2 도전 라인들(CL2) 중 대응하는 제2 도전 라인(CL2) 사이의 교차점에 배치되고, 상기 대응하는 제1 도전 라인(CL1)과 상기 대응하는 제2 도전 라인(CL2)에 연결될 수 있다. 상기 제2 메모리 셀들(MC2)의 각각은 가변 저항 요소(VR) 및 선택 요소(SW)를 포함할 수 있다. 상기 가변 저항 요소(VR) 및 상기 선택 요소(SW)는 상기 대응하는 제1 도전 라인(CL1)과 상기 대응하는 제2 도전 라인(CL2) 사이에서 서로 직렬로 연결될 수 있다. 일 예로, 상기 가변 저항 요소(VR)는 상기 대응하는 제1 도전 라인(CL1)과 상기 선택 요소(SW) 사이에 연결될 수 있고, 상기 선택 요소(SW)는 상기 가변 저항 요소(VR)와 상기 대응하는 제2 도전 라인(CL2) 사이에 연결될 수 있다. 다른 예로, 도 5에 도시된 바와 달리, 상기 가변 저항 요소(VR)는 상기 대응하는 제2 도전 라인(CL2)과 상기 선택 요소(SW) 사이에 연결될 수 있고, 상기 선택 요소(SW)는 상기 가변 저항 요소(VR)와 상기 대응하는 제1 도전 라인(CL1) 사이에 연결될 수도 있다.
상기 가변 저항 요소(VR)는 데이터 저장 요소(data storage element)를 포함할 수 있다. 상기 가변 저항 요소(VR)는, 이에 인가되는 전압이나 전류에 의존하여, 2가지 이상의 안정한 저항 상태들 사이에서 가역적으로 저항 상태가 변할 수 있고, 외부 전원이 공급되지 않는 한 상기 저항 상태가 유지될 수 있다. 상기 제2 메모리 셀들(MC2)의 각각은 상기 가변 저항 요소(VR)의 저항 상태에 대응하는 데이터를 저장할 수 있다. 상기 선택 요소(SW)는 상기 가변 저항 요소(VR)를 지나는 전하의 흐름을 선택적으로 제어하도록 구성될 수 있다. 일 예로, 상기 선택 요소(SW)는 비선형 전류-전압 특성 또는 정류 특성을 가질 수 있고, 이에 따라, 상기 제2 메모리 셀들(MC2)의 각각에 흐르는 전류의 흐름을 위쪽 또는 아래쪽으로 더 수월하게 이끌 수 있다. 다른 예로, 상기 선택 요소(SW)는 인가 전압의 크기에 따라 저항값이 변화되는 비선형 저항체를 포함할 수 있다. 상기 저항체의 저항값이 인가 전압에 반비례하는 경우, 상대적으로 큰 전압이 인가되는 선택 셀에서는 저항값이 상대적으로 작아 전류 흐름이 허용되고, 상대적으로 작은 전압이 인가되는 비선택 셀에서는 저항값이 상대적으로 커서 전류 흐름이 허용되지 않을 수 있다. 또 다른 예로, 상기 선택 요소(SW)는 비선형(일 예로, S자형) I-V 커브를 갖는 문턱(threshold) 스위칭 현상에 기초한 소자일 수 있다. 상기 선택 요소(SW)는 양방향(bi-directional) 특성을 갖는 OTS(Ovonic Threshold Switch) 소자일 수 있다.
도시되지 않았으나, 상기 제2 메모리부(60)는 상기 제2 도전 라인들(CL2)에 교차하는 제3 도전 라인들, 및 상기 제2 도전 라인들(CL2)과 상기 제3 도전 라인들 사이에 제공되는 추가적인 제2 메모리 셀들(MC2)을 더 포함할 수 있다. 상기 추가적인 제2 메모리 셀들(MC2)은 상기 제2 도전 라인들(CL2)과 상기 제3 도전 라인들 사이의 교차점들에 각각 제공될 수 있다. 이 경우, 상기 제2 메모리부(60)는, 상기 제2 메모리 셀들(MC2)이 도 1의 상기 기판(100)의 상면에 평행한 방향 및 수직한 방향에 따라 3차원적으로 배열되는 크로스-포인트(cross-point) 셀 어레이 구조를 가질 수 있다.
도 1 및 도 2를 다시 참조하면, 상기 제1 주변회로부(20)는 도 3의 상기 제1 메모리 셀들(MC1)을 구동시키기 위한 제1 주변회로를 포함할 수 있다. 상기 제1 주변회로는 도 3의 상기 워드 라인들(WL)에 연결되는 로우 디코더(Row decoder), 도 3의 상기 비트 라인들(BL)에 연결되는 컬럼 디코더(Column decoder) 및 입출력 센스 엠프(I/O Sense Amplifier) 등을 포함할 수 있다. 상기 제1 배선부(30)는 도 3의 상기 제1 메모리 셀들(MC1)을 상기 제1 주변회로에 전기적으로 연결하는 제1 배선 패턴들을 포함할 수 있다. 상기 제2 주변회로부(40)는 도 4의 상기 제2 메모리 셀들(MC2)을 구동시키기 위한 제2 주변회로를 포함할 수 있다. 상기 제2 주변회로는 도 4의 상기 제1 도전 라인들(CL1)에 연결되는 제1 디코더 회로, 상기 제2 도전 라인들(CL2)에 연결되는 제2 디코더 회로, 및 상기 제1 도전 라인들(CL1) 또는 상기 제2 도전 라인들(CL2)에 연결되는 입출력 센스 엠프(I/O Sense Amplifier) 등을 포함할 수 있다. 상기 제2 배선부(50)는 도 4의 상기 제2 메모리 셀들(MC2)을 상기 제2 주변회로에 전기적으로 연결하는 제2 배선 패턴들을 포함할 수 있다.
도 6a는 본 발명의 일부 실시예들에 따른 반도체 소자의 제1 소자 영역의 평면도이고, 도 6b는 본 발명의 일부 실시예들에 따른 반도체 소자의 제2 소자 영역의 평면도이다. 도 7은 도 6a의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ', 도 6b의 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'에 따른 단면도이다. 도 8은 도 7의 A부분의 확대도이다.
도 6a, 도 6b, 및 도 7을 참조하면, 상기 제1 소자 영역(R1) 및 상기 제2 소자 영역(R2)을 포함하는 상기 기판(100)이 제공될 수 있다. 상기 기판(100)은 반도체 기판(일 예로 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판)일 수 있다. 상기 제1 소자 영역(R1) 및 상기 제2 소자 영역(R2)은 상기 기판(100)의 서로 다른 영역들일 수 있다. 소자분리막(ST)이 상기 기판(100) 상에 제공되어 활성영역들을 정의할 수 있다. 상기 활성영역들은 셀 활성영역(ACT), 제1 주변 활성영역(PACT1), 및 제2 주변 활성영역(PACT2)을 포함할 수 있다. 상기 셀 활성영역(ACT) 및 상기 제1 주변 활성영역(PACT1)은 상기 기판(100)의 상기 제1 소자 영역(R1) 상에 제공될 수 있고, 상기 제2 주변 활성영역(PACT2)은 상기 기판(100)의 상기 제2 소자 영역(R2) 상에 제공될 수 있다. 상기 소자분리막(ST)은 일 예로, 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막을 포함할 수 있다.
상기 제1 메모리부(10)는 상기 기판(100)의 상기 제1 소자 영역(R1) 상에 제공될 수 있다. 상기 제1 메모리부(10)는 복수의 상기 셀 활성영역들(ACT)을 포함할 수 있다. 평면적 관점에서, 상기 셀 활성영역들(ACT)의 각각은 바(bar) 형태를 가질 수 있고, 제1 방향(D1) 및 제2 방향(D2)에 교차하는 제3 방향(D3)으로 장축이 위치되도록 배치될 수 있다. 상기 제2 방향(D2)은 상기 제1 방향(D1)에 교차하고, 상기 제1 내지 제3 방향들(D1, D2, D3)은 상기 기판(100)의 상면에 평행한 방향들이다.
상기 제1 메모리부(10)는 상기 기판(100) 내에 제공되어 상기 셀 활성영역들(ACT)을 가로지르는 게이트 구조체들(GS)을 포함할 수 있다. 상기 게이트 구조체들(GS)은, 도 3을 참조하여 설명한, 상기 워드 라인들(WL)에 대응할 수 있다. 상기 게이트 구조체들(GS)은 상기 제1 방향(D1)으로 연장되고 상기 제2 방향(D2)으로 배열될 수 있다. 상기 게이트 구조체들(GS)의 각각은 상기 기판(100) 내에 매립된 게이트 전극(GE), 상기 게이트 전극(GE)과 상기 셀 활성 영역들(ACT) 사이 및 상기 게이트 전극(GE)과 상기 소자분리막(ST) 사이에 개재하는 게이트 유전 패턴(GI), 및 상기 게이트 전극(GE)의 상면 상의 게이트 캐핑 패턴(CAP)을 포함할 수 있다. 상기 게이트 캐핑 패턴(CAP)의 상면은 상기 기판(100)의 상면과 실질적으로 공면을 이룰 수 있다. 일부 실시예들에 따르면, 상기 게이트 캐핑 패턴(CAP)의 하면은 상기 게이트 유전 패턴(GI)의 최상부면과 접하고, 상기 게이트 캐핑 패턴(CAP)의 양 측벽들은 상기 셀 활성 영역들(ACT) 및/또는 상기 소자분리막(202)과 접할 수 있다. 그러나, 다른 실시예에 따르면, 도시된 바와 달리, 상기 게이트 유전 패턴(GI)은 상기 게이트 캐핑 패턴(CAP)과 상기 셀 활성 영역들(ACT) 사이 및/또는 상기 게이트 캐핑 패턴(CAP)과 상기 소자분리막(ST) 사이로 연장될 수 있다. 상기 게이트 전극(GE)은 도전 물질을 포함할 수 있다. 일 예로, 상기 도전 물질은 도핑된 반도체 물질(도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속질화물(질화티타늄, 질화탄탈륨 등), 금속(텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 어느 하나일 수 있다. 상기 게이트 유전 패턴(GI)은 일 예로, 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막을 포함할 수 있다. 상기 게이트 캐핑 패턴(CAP)은 일 예로, 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막을 포함할 수 있다.
상기 제1 메모리부(10)는 상기 셀 활성영역들(ACT)의 각각 내에 제공되는 제1 불순물 주입 영역(SD1) 및 제2 불순물 주입 영역들(SD2)을 포함할 수 있다. 상기 제2 불순물 주입 영역들(SD2)은 상기 제1 불순물 주입 영역(SD1)을 사이에 두고 서로 이격될 수 있다. 상기 제1 불순물 주입 영역(SD1)은 하나의 셀 활성 영역(ACT)을 가로지르는 한 쌍의 게이트 구조체들(GS) 사이의 상기 셀 활성 영역(ACT) 내에 제공될 수 있다. 상기 제2 불순물 주입 영역들(SD2)은 상기 셀 활성 영역(ACT) 내에 제공되되, 상기 한 쌍의 게이트 구조체들(GS)을 사이에 두고 서로 이격될 수 있다. 상기 제1 불순물 주입 영역(SD1)은 상기 제2 불순물 주입 영역들(SD2)보다 상기 기판(100) 내부로 깊게 제공될 수 있다. 상기 제1 불순물 주입 영역(SD1)은 상기 제2 불순물 주입 영역들(SD2)과 동일한 도전형의 불순물을 포함할 수 있다.
상기 제1 메모리부(10)는 상기 기판(100) 상에 제공되어 상기 게이트 구조체들(GS)을 가로지르는 비트 라인 구조체들(BLS)을 포함할 수 있다. 상기 비트 라인 구조체들(BLS)은, 도 3을 참조하여 설명한, 상기 비트 라인들(BL)에 대응할 수 있다. 상기 비트 라인 구조체들(BLS)은 상기 제2 방향(D2)으로 연장되고 상기 제1 방향(D1)으로 배열될 수 있다. 상기 비트 라인 구조체들(BLS)의 각각은 상기 제1 불순물 주입 영역(SD1)에 전기적으로 연결되는 도전 콘택(110), 상기 도전 콘택(110) 상에 제공되고 상기 제2 방향(D2)으로 연장되는 도전 라인(130), 및 상기 도전 콘택(110)과 상기 도전 라인(130) 사이의 배리어 패턴(120)을 포함할 수 있다. 상기 비트 라인 구조체들(BLS)의 각각은 상기 도전 콘택(110)을 통하여 상기 셀 활성영역들(ACT) 중 대응하는 셀 활성영역들(ACT)의 각각의 상기 제1 불순물 주입 영역(SD1)에 전기적으로 연결될 수 있다. 상기 도전 콘택(110)은 상기 제1 불순물 주입 영역(SD1)과 접할 수 있다. 상기 도전 콘택(110)의 바닥면은 상기 기판(100)의 상기 상면보다 낮은 높이에 위치할 수 있다. 상기 도전 콘택(110)의 양 측벽들은 상기 도전 라인(130)의 양 측벽들에 정렬될 수 있다. 상기 비트 라인 구조체들(BLS)의 각각은 상기 도전 라인(130)의 상면 상의 캐핑 패턴(140), 및 상기 도전 라인(130)의 측면들 상의 스페이서 패턴들(150)을 포함할 수 있다. 상기 캐핑 패턴(140) 및 상기 스페이서 패턴들(150)은 상기 도전 라인(130)의 상기 상면 및 상기 측면들을 따라 상기 제2 방향(D2)으로 연장될 수 있다. 상기 스페이서 패턴들(150)은 상기 캐핑 패턴(140), 상기 배리어 패턴(120), 및 상기 도전 콘택(110)의 측면들을 덮을 수 있고, 상기 제1 불순물 주입 영역(SD1)과 접할 수 있다. 상기 도전 콘택(110)은 일 예로, 도핑된 반도체 물질(도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속질화물(질화티타늄, 질화탄탈륨 등), 금속(텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 어느 하나를 포함할 수 있다. 상기 도전 라인(130) 및 상기 배리어 패턴(120)의 각각은, 일 예로, 도전성 금속질화물(질화티타늄, 질화탄탈륨 등), 금속(텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 어느 하나를 포함할 수 있다. 상기 캐핑 패턴(140) 및 상기 스페이서 패턴들(150)의 각각은, 일 예로, 실리콘 질화막, 실리콘 산화막, 및/또는 실리콘 산질화막을 포함할 수 있다.
상기 제1 메모리부(10)는 상기 기판(100) 상에 제공되어 상기 비트 라인 구조체들(BLS)을 덮는 제1 층간 절연막(160)을 포함할 수 있다. 상기 제1 층간 절연막(160)은 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막을 포함할 수 있다. 상기 제1 메모리부(10)는 상기 제1 층간 절연막(160) 내에 제공되는 매립 콘택들(170)을 포함할 수 있다. 상기 매립 콘택들(170)은 상기 제1 층간 절연막(160)을 관통하여 상기 셀 활성영역들(ACT)의 각각의 상기 제2 불순물 주입 영역들(SD2)에 각각 전기적으로 연결될 수 있다. 상기 매립 콘택들(170)은 도핑된 실리콘, 금속 등과 같은 도전 물질을 포함할 수 있다.
상기 제1 메모리부(10)는 상기 제1 층간 절연막(160) 상의 캐패시터 구조체(CAS)를 포함할 수 있다. 상기 캐패시터 구조체(CAS)는 상기 제1 층간 절연막(160) 상에 제공되고 상기 매립 콘택들(170)에 각각 연결되는 하부 전극들(180)을 포함할 수 있다. 상기 하부 전극들(180)은 상기 매립 콘택들(170)을 통하여 상기 제2 불순물 주입 영역들(SD2)에 각각 전기적으로 연결될 수 있다. 상기 하부 전극들(180)은 컵 형태를 가질 수 있으나, 본 발명의 개념은 이에 한정되지 않는다. 상기 캐패시터 구조체(CAS)는 상기 하부 전극들(180)을 구조적으로 지지하는 지지 구조체(185)를 포함할 수 있다. 상기 지지 구조체(185)는 상기 하부 전극들(180)의 측면들과 접할 수 있다. 상기 캐패시터 구조체(CAS)는 상기 하부 전극들(180) 및 상기 지지 구조체(185)를 공통으로 덮는 상부 전극(200)을 포함할 수 있다. 상기 하부 전극들(180) 및 상기 지지 구조체(185)는 상기 상부 전극(200) 내에 매립되도록 제공될 수 있다. 상기 하부 전극들(180)이 컵 형태(일 예로, 하단이 닫힌 중공의 실린더 형태)를 갖는 경우, 상기 상부 전극(200)은 상기 하부 전극들(180)의 각각의 외면 및 내면을 덮을 수 있다. 상기 캐패시터 구조체(CAS)는 상기 지지 구조체(185)과 상기 상부 전극(200) 사이, 및 상기 하부 전극들(180)의 각각과 상기 상부 전극 (200) 사이에 개재하는 유전막(190)을 포함할 수 있다. 상기 하부 전극들(180)의 각각, 상기 하부 전극들(180)의 각각을 덮는 상부 전극(200), 및 이들 사이에 개재하는 상기 유전막(190)은, 도 3을 참조하여 설명한, 상기 캐패시터(CA)를 구성할 수 있다. 상기 하부 전극들(180) 및 상기 상부 전극(200)은 폴리 실리콘, 금속, 금속 실리사이드, 및 금속 질화물들 중의 적어도 하나를 포함할 수 있다. 상기 유전막(190)은 산화막(예를 들면, 실리콘 산화막), 질화막(예를 들면, 실리콘 질화막), 산화질화막(예를 들면, 실리콘 산질화막), 및 고유전막(예를 들면, 하프늄 산화막) 중의 적어도 하나를 포함할 수 있다. 상기 지지 구조체(185)는 절연성 물질을 포함할 수 있다. 일 예로, 상기 지지 구조체(185)는 산화막, 질화막, 및 산화질화막 중의 적어도 하나를 포함할 수 있다.
상기 제1 주변회로부(20)는 상기 기판(100)의 상기 제1 소자 영역(R1) 상에 제공되되, 상기 제1 메모리부(10)의 적어도 일 측에 배치될 수 있다. 상기 제1 주변회로부(20)는 상기 제1 주변 활성영역(PACT1), 및 상기 제1 주변 활성영역(PACT1) 상의 제1 주변 트랜지스터(PTR1)를 포함할 수 있다. 상기 제1 주변 트랜지스터(PTR1)는 상기 제1 주변 활성영역(PACT1)을 가로지르는 제1 주변 게이트 전극(PGE1), 상기 기판(100)과 상기 제1 주변 게이트 전극(PGE1) 사이의 제1 주변 게이트 유전 패턴(PGI1), 상기 제1 주변 게이트 전극(PGE1)의 상면 상의 제1 주변 게이트 캐핑 패턴(PCAP1), 상기 제1 주변 게이트 전극(PGE1)의 측면들 상의 제1 주변 게이트 스페이서들(PGSP1), 및 상기 제1 주변 게이트 전극(PGE1)의 양 측의 상기 제1 주변 활성영역(PACT1) 내의 제1 주변 소스/드레인 영역들(PSD1)을 포함할 수 있다. 상기 제1 주변 게이트 전극(PGE1)은 도전 물질을 포함할 수 있다. 상기 제1 주변 게이트 유전 패턴(PGI1), 상기 제1 주변 게이트 캐핑 패턴(PCAP1), 및 상기 제1 주변 게이트 스페이서들(PGSP1)은 산화막, 질화막, 및/또는 산질화막을 포함할 수 있다. 상기 제1 주변 소스/드레인 영역들(PSD1)은 상기 기판(100) 내에 제공되는 불순물 주입 영역들일 수 있다.
상기 제1 주변회로부(20)는 상기 제1 주변 트랜지스터(PTR1)에 전기적으로 연결되는 제1 주변 콘택들(102) 및 제1 주변 배선들(104)을 포함할 수 있다. 상기 제1 주변 콘택들(102) 및 상기 제1 주변 배선들(104)은 도전 물질을 포함할 수 있다. 상기 제1 주변 트랜지스터(PTR1), 상기 제1 주변 콘택들(102), 및 상기 제1 주변 배선들(104)은, 도 3의 상기 제1 메모리 셀들(MC1)을 구동시키기 위한 상기 제1 주변회로를 구성할 수 있다.
상기 제1 층간 절연막(160)은 상기 기판(100)의 상면을 따라 연장되어 상기 제1 주변 트랜지스터(PTR1)를 덮을 수 있다. 상기 제1 주변 콘택들(102) 및 상기 제1 주변 배선들(104)은 상기 제1 층간 절연막(160)의 적어도 일부를 관통하여 상기 제1 주변 트랜지스터(PTR1)에 전기적으로 연결될 수 있다. 상기 제1 주변회로부(20)는 상기 제1 주변 트랜지스터(PTR1) 상의 상기 제1 층간 절연막(160), 및 상기 제1 층간 절연막(160) 상의 제2 층간 절연막(162)을 포함할 수 있다. 상기 제1 주변 콘택들(102) 및 상기 제1 주변 배선들(104) 중 적어도 일부는 상기 제2 층간 절연막(162) 내에 제공될 수 있다. 상기 제2 층간 절연막(162)은 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막을 포함할 수 있다.
상기 제1 배선부(30)는 상기 기판(100)의 상기 제1 소자 영역(R1) 상에 제공될 수 있고, 상기 제1 메모리부(10) 및 상기 제1 주변회로부(20)는 상기 기판(100)과 상기 제1 배선부(30) 사이에 배치될 수 있다. 상기 제1 배선부(30)는 상기 캐패시터 구조체(CAS) 및 상기 제2 층간 절연막(162) 상에 제공되는 제1 배선 패턴들(210) 및 제1 배선 콘택들(212)을 포함할 수 있다. 상기 제1 배선 패턴들(210) 및 상기 제1 배선 콘택들(212)은 상기 기판(100)으로부터 상기 캐패시터 구조체(CAS)보다 높은 레벨에 제공될 수 있다. 상기 제1 배선 패턴들(210) 및 상기 제1 배선 콘택들(212)은 상기 기판(100)으로부터 상기 캐패시터 구조체(CAS)보다 높은 높이에 위치할 수 있다.
상기 제1 배선 패턴들(210) 및 상기 제1 배선 콘택들(212)은, 도 3의 상기 제1 메모리 셀들(MC1)을 상기 제1 주변회로에 전기적으로 연결하도록 구성될 수 있다. 상기 제1 주변 트랜지스터(PTR1)는 상기 제1 배선 콘택들(212) 중 대응하는 제1 배선 콘택들(212)을 통하여 상기 제1 배선 패턴들(210) 중 대응하는 제1 배선 패턴들(210)에 전기적으로 연결될 수 있다. 도시되지 않았지만, 상기 게이트 구조체들(GS)의 각각은 상기 제1 배선 콘택들(212) 중 대응하는 제1 배선 콘택들(212)을 통하여 상기 제1 배선 패턴들(210) 중 대응하는 제1 배선 패턴들(210)에 전기적으로 연결될 수 있고, 상기 비트 라인 구조체들(BLS)의 각각은 상기 제1 배선 콘택들(212) 중 대응하는 제1 배선 콘택들(212)을 통하여 상기 제1 배선 패턴들(210) 중 대응하는 제1 배선 패턴들(210)에 전기적으로 연결될 수 있다. 상기 캐패시터 구조체(CAS)의 상기 상부 전극(200)은 상기 제1 배선 콘택들(212) 중 대응하는 제1 배선 콘택들(212)을 통하여 상기 제1 배선 패턴들(210) 중 대응하는 제1 배선 패턴들(210)에 전기적으로 연결될 수 있다.
상기 제2 주변회로부(40)는 상기 기판(100)의 상기 제2 소자 영역(R2) 상에 제공될 수 있다. 상기 제2 주변회로부(40)는 상기 제2 주변 활성영역(PACT2), 및 상기 제2 주변 활성영역(PACT2) 상의 제2 주변 트랜지스터(PTR2)를 포함할 수 있다. 상기 제2 주변 트랜지스터(PTR2)는 상기 제2 주변 활성영역(PACT2)을 가로지르는 제2 주변 게이트 전극(PGE2), 상기 기판(100)과 상기 제2 주변 게이트 전극(PGE2) 사이의 제2 주변 게이트 유전 패턴(PGI2), 상기 제2 주변 게이트 전극(PGE2)의 상면 상의 제2 주변 게이트 캐핑 패턴(PCAP2), 상기 제2 주변 게이트 전극(PGE2)의 측면들 상의 제2 주변 게이트 스페이서들(PGSP2), 및 상기 제2 주변 게이트 전극(PGE2)의 양 측의 상기 제2 주변 활성영역(PACT2) 내의 제2 주변 소스/드레인 영역들(PSD2)을 포함할 수 있다.
상기 제1 주변 트랜지스터(PTR1) 및 상기 제2 주변 트랜지스터(PTR2)는 상기 기판(100)으로부터 실질적으로 동일한 레벨에 제공될 수 있다. 상기 제2 주변 트랜지스터(PTR2)는 상기 기판(100)으로부터 상기 제1 주변 트랜지스터(PTR1)와 실질적으로 동일한 높이에 위치할 수 있다. 상기 제1 및 제2 주변 트랜지스터들(PTR1, PTR2)은 이들의 구조, 물질, 및 형성방법 중 적어도 하나에서 서로 동일할 수 있다. 일 예로, 상기 제1 주변 게이트 전극(PGE1), 상기 제1 주변 게이트 유전 패턴(PGI1), 상기 제1 주변 게이트 캐핑 패턴(PCAP1), 상기 제1 주변 게이트 스페이서들(PGSP1), 및 상기 제1 주변 소스/드레인 영역들(PSD1)은, 이들의 구조, 물질, 및 형성방법 중 적어도 하나에서, 상기 제2 주변 게이트 전극(PGE2), 상기 제2 주변 게이트 유전 패턴(PGI2), 상기 제2 주변 게이트 캐핑 패턴(PCAP2), 상기 제2 주변 게이트 스페이서들(PGSP2), 및 상기 제2 주변 소스/드레인 영역들(PSD2)과 각각 동일할 수 있다. 일부 실시예들에 따르면, 상기 제1 주변 게이트 전극(PGE1), 상기 제1 주변 게이트 유전 패턴(PGI1), 상기 제1 주변 게이트 캐핑 패턴(PCAP1), 상기 제1 주변 게이트 스페이서들(PGSP1), 및 상기 제1 주변 소스/드레인 영역들(PSD1)은, 상기 제2 주변 게이트 전극(PGE2), 상기 제2 주변 게이트 유전 패턴(PGI2), 상기 제2 주변 게이트 캐핑 패턴(PCAP2), 상기 제2 주변 게이트 스페이서들(PGSP2), 및 상기 제2 주변 소스/드레인 영역들(PSD2)과 각각 동시에 형성될 수 있다.
상기 제2 주변회로부(40)는 상기 제2 주변 트랜지스터(PTR2)에 전기적으로 연결되는 제2 주변 콘택들(106) 및 제2 주변 배선들(108)을 포함할 수 있다. 상기 제2 주변 콘택들(106) 및 상기 제2 주변 배선들(108)은 도전 물질을 포함할 수 있다. 상기 제2 주변 트랜지스터(PTR2), 상기 제2 주변 콘택들(106), 및 상기 제2 주변 배선들(108)은, 도 4의 상기 제2 메모리 셀들(MC2)을 구동시키기 위한 상기 제2 주변회로를 구성할 수 있다. 상기 제1 층간 절연막(160) 및 상기 제2 층간 절연막(162)은 상기 기판(100)의 상기 제2 소자 영역(R2) 상으로 연장되어 상기 제2 주변 트랜지스터(PTR2)를 차례로 덮을 수 있다. 상기 제2 주변 콘택들(106) 및 상기 제2 주변 배선들(108)은 상기 제1 및 제2 층간 절연막들(160, 162)의 적어도 일부를 관통하여 상기 제2 주변 트랜지스터(PTR2)에 전기적으로 연결될 수 있다. 상기 제2 주변회로부(40)는 상기 제2 주변 트랜지스터(PTR2) 상에 적층된 상기 제1 및 제2 층간 절연막들(160, 162)을 포함할 수 있다.
상기 제2 메모리부(60)는 상기 기판(100)의 상기 제2 소자 영역(R2) 상에 제공되되, 평면적 관점에서 상기 제2 주변회로부(40)의 일 측에 배치될 수 있다. 상기 제2 메모리부(60) 및 상기 제2 주변회로부(40)는 상기 기판(100)의 상기 제2 소자 영역(R2) 상에 나란하게 배치될 수 있다. 평면적 관점에서, 상기 제2 주변회로부(40)는 상기 제2 메모리부(60)의 적어도 일 측에 제공될 수 있다. 상기 제1 층간 절연막(160) 및 상기 제2 층간 절연막(162)은 상기 기판(100)의 상기 제2 소자 영역(R2) 상으로 연장되어 상기 기판(100)의 상면을 차례로 덮을 수 있다. 상기 제1 층간 절연막(160)은 상기 기판(100)의 상기 상면과 직접 접할 수 있다. 상기 제2 메모리부(60)는 상기 기판(100)의 상기 상면 상에 적층된 상기 제1 및 제2 층간 절연막들(160, 162)을 포함할 수 있다.
상기 제2 메모리부(60)는 상기 제2 층간 절연막(162) 상의 제1 도전 라인들(CL1) 및 제2 도전 라인들(CL2)을 포함할 수 있다. 상기 제1 도전 라인들(CL1)은 상기 제2 방향(D2)으로 연장되고 상기 제1 방향(D1)으로 배열될 수 있다. 상기 제2 도전 라인들(CL2)은 상기 기판(100)의 상기 상면에 수직한 방향에 따라 상기 제1 도전 라인들(CL1)로부터 이격될 수 있다. 상기 제2 도전 라인들(CL2)은 상기 제1 방향(D1)으로 연장되고 상기 제2 방향(D2)으로 배열될 수 있다. 상기 제2 도전 라인들(CL2)은 상기 제1 도전 라인들(CL1)을 가로지를 수 있다. 상기 제1 도전 라인들(CL1) 및 상기 제2 도전 라인들(CL2)은 금속(예를 들어, 구리, 텅스텐, 또는 알루미늄) 및/또는 금속 질화물(예를 들어, 탄탈륨 질화물, 티타늄 질화물, 또는 텅스텐 질화물)을 포함할 수 있다.
상기 제2 메모리부(60)는 상기 제1 도전 라인들(CL1)과 상기 제2 도전 라인들(CL2) 사이에 제공되는 복수의 메모리 셀들(MC2)을 포함할 수 있다. 상기 메모리 셀들(MC2)은, 도 4 및 도 5를 참조하여 설명한, 상기 제2 메모리 셀들(MC2)에 대응할 수 있다. 상기 메모리 셀들(MC2)은 상기 제1 도전 라인들(CL1)과 상기 제2 도전 라인들(CL2)의 교차점들에 각각 제공될 수 있다. 상기 메모리 셀들(MC2)은 상기 제1 방향(D1) 및 상기 제2 방향(D2)을 따라 이차원적으로 배열될 수 있다. 상기 메모리 셀들(MC2)은 메모리 셀 스택(MCA)을 구성할 수 있다. 설명의 편의를 위해 하나의 메모리 셀 스택(MCA)만이 도시되었으나, 상기 제2 메모리부(60)는 상기 기판(100)의 상기 상면에 수직한 상기 방향으로 적층되는 복수의 메모리 셀 스택들(MCA)을 포함할 수 있다. 이 경우, 상기 메모리 셀 스택(MCA) 및 상기 제1 및 제2 도전 라인들(CL1, CL2)에 상응하는 구조들이 상기 기판(100) 상에 반복적으로 적층될 수 있다.
도 8을 참조하면, 상기 메모리 셀들(MC2)의 각각은 대응하는 제1 도전 라인(CL1)과 대응하는 제2 도전 라인(CL2) 사이에서 직렬로 연결되는 가변 저항 요소(VR) 및 선택 요소(SW)를 포함할 수 있다. 상기 가변 저항 요소(VR)는 상기 대응하는 제1 도전 라인(CL1)과 상기 선택 요소(SW) 사이에 제공될 수 있으나, 본 발명의 개념은 이에 한정되지 않는다. 도시된 바와 달리, 상기 선택 요소(SW)가 상기 대응하는 제1 도전 라인(CL1)과 상기 가변 저항 요소(VR) 사이에 제공될 수도 있다.
상기 가변 저항 요소(VR)는 저항 변화에 따라 정보를 저장하는 물질을 포함할 수 있다. 일부 실시예들에 따르면, 상기 가변 저항 요소(VR)는 온도에 따라 결정질과 비정질 사이의 가역적 상변화가 가능한 물질을 포함할 수 있다. 상기 가변 저항 요소(VR)는 칼코겐(chalcogen) 원소인 Te 및 Se 중에서 적어도 하나와, Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, In, Ti, Ga, P, O 및 C 중에서 적어도 하나가 조합된 화합물을 포함할 수 있다. 일 예로, 가변 저항 요소(VR)는 GeSbTe, GeTeAs, SbTeSe, GeTe, SbTe, SeTeSn, GeTeSe, SbSeBi, GeBiTe, GeTeTi, InSe, GaTeSe, 및 InSbTe 중에서 적어도 하나를 포함할 수 있다. 다른 예로, 상기 가변 저항 요소(VR)는 Ge를 포함하는 층과 Ge를 포함하지 않는 층이 반복 적층된 초격자 구조(예를 들어, GeTe층과 SbTe층이 반복 적층된 구조)를 가질 수 있다. 다른 실시예들에 따르면, 상기 가변 저항 요소(VR)는 페로브스카이트(perovskite) 화합물들 또는 도전성 금속 산화물들 중에서 적어도 하나를 포함할 수 있다. 일 예로, 상기 가변 저항 요소(VR)는 니오븀 산화물(niobium oxide), 티타늄 산화물(titanium oxide), 니켈 산화물(nikel oxide), 지르코늄 산화물(zirconium oxide), 바나듐 산화물(vanadium oxide), PCMO((Pr,Ca)MnO3), 스트론튬-티타늄 산화물(strontium-titanium oxide), 바륨-스트론튬-티타늄 산화물(barium-strontium-titanium oxide), 스트론튬-지르코늄 산화물(strontium-zirconium oxide), 바륨-지르코늄 산화물(barium-zirconium oxide), 및 바륨-스트론튬-지르코늄 산화물(barium-strontium-zirconium oxide) 중에서 적어도 하나를 포함할 수 있다. 또 다른 실시예들에 따르면, 상기 가변 저항 요소(VR)는 도전성 금속 산화막과 터널 절연막의 이중 구조이거나, 제1 도전성 금속 산화막, 터널 절연막, 및 제2 도전성 금속 산화막의 삼중 구조일 수 있다. 이 경우, 상기 터널 절연막은 알루미늄 산화물(aluminum oxide), 하프늄 산화물(hafnium oxide), 또는 실리콘 산화물(silicon oxide)을 포함할 수 있다.
상기 선택 요소(SW)는 일 예로, 정류 특성을 갖는 실리콘 다이오드 또는 산화물 다이오드를 포함할 수 있다. 이 경우, 상기 선택 요소(SW)는 p-Si과 n-Si이 접합된 실리콘 다이오드로 구성되거나, 또는, p-NiOx와 n-TiOx가 접합되거나 p-CuOx와 n-TiOx가 접합된 산화물 다이오드로 구성될 수 있다. 다른 예로, 상기 선택 요소(SW)는 특정 전압 이하에서는 저항이 높아 전류가 거의 흐르지 않거나 그 특정 전압 이상이면 저항이 낮아져 전류를 흐르게 하는 산화물, 일 예로, ZnOx, MgOx, AlOx 등을 포함할 수 있다. 또 다른 예로, 상기 선택 요소(SW)는 양방향(bi-directional) 특성을 갖는 OTS(Ovonic Threshold Switch) 소자일 수 있다. 이 경우, 상기 선택 요소(SW)는 실질적으로 비정질 상태인 칼코게나이드(chalcogenide) 물질을 포함할 수 있다. 여기서, 실질적으로 비정질 상태란 대상의 일부에 국소적으로(locally) 결정 입계가 존재하거나 국소적으로 결정화된 부분이 존재하는 것을 배제하지 않는다. 상기 칼코게나이드 물질은 칼코겐(chalcogen) 원소인 Te 및 Se 중에서 적어도 하나와, Ge, Sb, Bi, Al, Pb, Sn, Ag, As, S, Si, In, Ti, Ga 및 P 중에서 적어도 하나가 조합된 화합물을 포함할 수 있다. 일 예로, 상기 칼코게나이드 물질은 AsTe, AsSe, GeTe, SnTe, GeSe, SnTe, SnSe, ZnTe, AsTeSe, AsTeGe, AsSeGe, AsTeGeSe, AsSeGeSi, AsTeGeSi, AsTeGeS, AsTeGeSiIn, AsTeGeSiP, AsTeGeSiSbS, AsTeGeSiSbP, AsTeGeSeSb, AsTeGeSeSi, SeTeGeSi, GeSbTeSe, GeBiTeSe, GeAsSbSe, GeAsBiTe, 및 GeAsBiSe 중에서 적어도 하나를 포함할 수 있다.
상기 메모리 셀들(MC2)의 각각은 상기 가변 저항 요소(VR)와 상기 대응하는 제1 도전 라인(CL1) 사이의 제1 전극(EP1), 상기 가변 저항 요소(VR)와 상기 선택 요소(SW) 사이의 제2 전극(EP2), 및 상기 선택 요소(SW)와 상기 대응하는 제2 도전 라인(CL2) 사이의 제3 전극(EP3)을 포함할 수 있다. 상기 제2 전극(EP2)은 상기 가변 저항 요소(VR)와 상기 선택 요소(SW)를 전기적으로 연결할 수 있고, 상기 가변 저항 요소(VR)와 상기 선택 요소(SW)의 직접적인 접촉을 방지할 수 있다. 상기 가변 저항 요소(VR)는 상기 제1 전극(EP1)에 의해 상기 대응하는 제1 도전 라인(CL1)에 전기적으로 연결될 수 있고, 상기 선택 요소(SW)는 상기 제3 전극(EP3)에 의해 상기 대응하는 제2 도전 라인(CL2)에 전기적으로 연결될 수 있다. 상기 제1 전극(EP1)은 상기 가변 저항 요소(VR)를 가열하여 상변화시키는 히터(heater) 전극일 수 있다. 상기 제1 전극(EP1)은 상기 제1 및 제2 도전 라인들(CL1, CL2)보다 비저항이 큰 물질을 포함할 수 있다. 상기 제1 내지 제3 전극들(EP1, EP2, EP3)의 각각은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, 및/또는 TaSiN 중에서 적어도 하나를 포함할 수 있다.
도 7 및 도 8을 참조하면, 상기 메모리 셀들(MC2)은 상기 기판(100)으로부터 상기 캐패시터 구조체(CAS)보다 높은 레벨에 제공될 수 있다. 상기 메모리 셀들(MC2)은 상기 기판(100)으로부터 상기 캐패시터 구조체(CAS)보다 높은 높이에 위치할 수 있다. 상기 메모리 셀들(MC2)의 최하부면들(LS)은 상기 캐패시터 구조체(CAS)의 상기 최상부면(CAS_U)과 같거나, 그보다 높은 높이에 위치할 수 있다. 상기 메모리 셀들(MC2)의 각각의 상기 최하부면(LS)은 상기 제1 전극(EP1)의 최하부면에 대응할 수 있다. 상기 메모리 셀들(MC2)의 각각의 상기 가변 저항 요소(VR) 및 상기 선택 요소(SW)는 상기 캐패시터 구조체(CAS)의 상기 최상부면(CAS_U)보다 높은 높이에 제공될 수 있다. 일부 실시예들에 따르면, 상기 제1 도전 라인들(CL1), 상기 제2 도전 라인들(CL2), 및 상기 메모리 셀들(MC2)은 상기 캐패시터 구조체(CAS)가 형성된 후 형성될 수 있다.
도 6a, 도 6b, 및 도 7을 다시 참조하면, 상기 제2 메모리부(60)는 상기 제2 층간 절연막(162) 상에 제공되어 상기 메모리 셀들(MC2)을 덮는 제3 층간 절연막(164)을 포함할 수 있다. 상기 제3 층간 절연막(164)은 상기 제1 및 제2 도전 라인들(CL1, CL2)을 덮을 수 있다. 상기 제3 층간 절연막(164)은 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막을 포함할 수 있다.
상기 제2 배선부(50)는 상기 기판(100)의 상기 제2 소자 영역(R2) 상에 제공될 수 있고, 상기 제2 메모리부(60)는 상기 기판(100)과 상기 제2 배선부(50) 사이에 배치될 수 있다. 상기 제2 배선부(50)는 상기 제3 층간 절연막(164) 상에 제공되는 제2 배선 패턴들(220) 및 제2 배선 콘택들(222)을 포함할 수 있다. 상기 제2 배선 패턴들(220) 및 상기 제2 배선 콘택들(222)은, 상기 메모리 셀들(MC2, 즉, 도 4의 상기 제2 메모리 셀들(MC2))을 상기 제2 주변회로부(40)의 상기 제2 주변회로에 전기적으로 연결하도록 구성될 수 있다. 도시되지 않았으나, 상기 제2 주변 트랜지스터(PTR2)는 상기 제2 배선 콘택들(222) 중 대응하는 제2 배선 콘택들(222)을 통하여 상기 제2 배선 패턴들(220) 중 대응하는 제2 배선 패턴들(220)에 전기적으로 연결될 수 있다. 상기 제1 도전 라인들(CL1)의 각각은 상기 제2 배선 콘택들(222) 중 대응하는 제2 배선 콘택들(222)을 통하여 상기 제2 배선 패턴들(220) 중 대응하는 제2 배선 패턴들(220)에 전기적으로 연결될 수 있고, 도시되지 않았지만, 상기 제2 도전 라인들(CL2)의 각각은 상기 제2 배선 콘택들(222) 중 대응하는 제2 배선 콘택들(222)을 통하여 상기 제2 배선 패턴들(220) 중 대응하는 제2 배선 패턴들(220)에 전기적으로 연결될 수 있다.
상기 제2 배선 패턴들(220) 및 상기 제2 배선 콘택들(222)은 상기 기판(100)으로부터 상기 캐패시터 구조체(CAS)보다 높은 레벨에 제공될 수 있다. 상기 제2 배선 패턴들(220) 및 상기 제2 배선 콘택들(222)은 상기 기판(100)으로부터 상기 캐패시터 구조체(CAS)보다 높은 높이에 위치할 수 있다. 일 예로, 상기 제2 배선 패턴들(220) 중 최하부의 제2 배선 패턴들(220)의 하면들(220L)은 상기 캐패시터 구조체(CAS)의 상기 최상부면(CAS_U)보다 높은 높이에 위치할 수 있다. 일부 실시예들에 따르면, 상기 제2 배선 패턴들(220) 중 적어도 일부는 상기 기판(100)으로부터 상기 제1 배선 패턴들(210) 중 적어도 일부와 동일한 높이에 제공될 수 있다. 일 예로, 상기 제2 배선 패턴들(220) 중 상기 최하부의 제2 배선 패턴들(220)은, 상기 기판(100)으로부터, 상기 제1 배선 패턴들(210) 중 적어도 일부와 동일한 높이에 제공될 수 있다. 일부 실시예들에 따르면, 상기 제2 배선 패턴들(220) 및 상기 제2 배선 콘택들(222)은 상기 캐패시터 구조체(CAS)가 형성된 후 형성될 수 있다. 상기 제2 배선 패턴들(220) 및 상기 제2 배선 콘택들(222) 중 적어도 일부는, 상기 제1 배선 패턴들(210) 및 상기 제1 배선 콘택들(212) 중 적어도 일부와 동시에 형성될 수 있다. 상기 제2 배선부(50)는 상기 제3 층간 절연막(164) 상에 제공되고 상기 제2 배선 패턴들(220) 및 상기 제2 배선 콘택들(222)을 덮는 제4 층간 절연막(166)을 포함할 수 있다. 상기 제4 층간 절연막(166)은 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막을 포함할 수 있다.
도 9는 본 발명의 일부 실시예들에 따른 반도체 소자의 내부 구조의 배치를 개략적으로 나타내는 단면도이다. 도 10은 도 9의 반도체 소자를 나타내기 위한, 도 6a의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ', 도 6b의 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'에 대응하는 단면도이다. 도 1 내지 도 8을 참조하여 설명한 반도체 소자와 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위해 도 1 내지 도 8을 참조하여 설명한 반도체 소자와 차이점을 주로 설명한다.
도 9를 참조하면, 반도체 소자(1100)는 상기 제1 소자 영역(R1) 및 상기 제2 소자 영역(R2)을 포함하는 상기 기판(100)을 포함할 수 있다. 상기 반도체 소자(1100)는 상기 제1 소자 영역(R1) 상에 제공되는 상기 제1 메모리부(10), 상기 제1 주변회로부(20), 및 상기 제1 배선부(30)를 포함할 수 있다. 상기 제1 메모리부(10), 상기 제1 주변회로부(20), 및 상기 제1 배선부(30)는 도 1 내지 도 5를 참조하여 설명한 것과 실질적으로 동일하다.
상기 반도체 소자(1100)는 상기 제2 소자 영역(R2) 상에 제공되는 상기 제2 메모리부(60), 상기 제2 주변회로부(40), 및 상기 제2 배선부(50)를 포함할 수 있다. 본 실시예들에 따르면, 상기 제2 주변회로부(40)는 상기 제1 메모리부(10) 및 상기 제1 주변회로부(20)와 나란하게 제공될 수 있다. 상기 제2 메모리부(60)는, 평면적 관점에서, 상기 제2 주변회로부(40)의 일 측에 제공될 수 있고 상기 제1 메모리부(10)로부터 옆으로(laterally) 이격될 수 있다. 상기 배선부(50)는 상기 기판(100)과 상기 제2 메모리부(60) 사이에 제공될 수 있다. 상기 배선부(50) 및 상기 제2 주변회로부(40)는 상기 기판(100) 상에 나란하게 배치될 수 있다. 상기 제2 메모리부(60), 상기 제2 주변회로부(40), 및 상기 제2 배선부(50)는, 상술한 차이점을 제외하고, 도 1 내지 도 5를 참조하여 설명한 것과 실질적으로 동일하다.
도 6a, 도 6b, 및 도 10을 참조하면, 상기 제1 메모리부(10), 상기 제1 주변회로부(20), 및 상기 제1 배선부(30)는 상기 기판(100)의 상기 제1 소자 영역(R1) 상에 제공될 수 있다. 상기 제1 메모리부(10), 상기 제1 주변회로부(20), 및 상기 제1 배선부(30)는, 도 6a, 도 6b, 및 도 7을 참조하여 설명한 것과 실질적으로 동일하다.
상기 제2 주변회로부(40)는 상기 기판(100)의 상기 제2 소자 영역(R2) 상에 제공될 수 있다. 상기 제2 주변회로부(40)는 상기 제2 주변 활성영역(PACT2), 및 상기 제2 주변 활성영역(PACT2) 상의 상기 제2 주변 트랜지스터(PTR2)를 포함할 수 있다. 상기 제2 주변회로부(40)는 상기 제2 주변 트랜지스터(PTR2)에 전기적으로 연결되는 상기 제2 주변 콘택들(106) 및 상기 제2 주변 배선들(108)을 포함할 수 있다. 상기 제2 주변회로부(40)는 상기 제2 주변 트랜지스터(PTR2) 상에 적층된 상기 제1 및 제2 층간 절연막들(160, 162)을 포함할 수 있다. 상기 제1 및 제2 층간 절연막들(160, 162)은 상기 기판(100)의 상기 제1 소자 영역(R1)으로부터 상기 기판(100)의 상기 제2 소자 영역(R2) 상으로 연장되어 상기 제2 주변 트랜지스터(PTR2)를 차례로 덮을 수 있다. 상기 제2 주변 콘택들(106) 및 상기 제2 주변 배선들(108)은 상기 제1 및 제2 층간 절연막들(160, 162)의 적어도 일부를 관통하여 상기 제2 주변 트랜지스터(PTR2)에 전기적으로 연결될 수 있다.
상기 제2 배선부(50)는 상기 기판(100)의 상기 제2 소자 영역(R2) 상에 제공되되, 상기 제2 주변회로부(40)의 일 측에 배치될 수 있다. 상기 제2 배선부(50) 및 상기 제2 주변회로부(40)는 상기 기판(100)의 상기 제2 소자 영역(R2) 상에 나란하게 배치될 수 있다. 상기 제1 층간 절연막(160) 및 상기 제2 층간 절연막(162)은 상기 기판(100)의 상기 제2 소자 영역(R2) 상으로 연장되어 상기 기판(100)의 상면을 차례로 덮을 수 있다. 상기 제1 층간 절연막(160)은 상기 기판(100)의 상기 상면과 직접 접할 수 있다. 상기 제2 배선부(50)는 상기 기판(100)의 상기 상면 상에 적층된 상기 제1 및 제2 층간 절연막들(160, 162)을 포함할 수 있다.
상기 제2 배선부(50)는 상기 제2 층간 절연막(162) 상에 제공되는 상기 제2 배선 패턴들(220) 및 상기 제2 배선 콘택들(222)을 포함할 수 있다. 상기 제2 배선 패턴들(220) 및 상기 제2 배선 콘택들(222)은 상기 기판(100)으로부터 상기 캐패시터 구조체(CAS)보다 높은 레벨에 제공될 수 있다. 상기 제2 배선 패턴들(220) 및 상기 제2 배선 콘택들(222)은 상기 기판(100)으로부터 상기 캐패시터 구조체(CAS)보다 높은 높이에 위치할 수 있다. 일 예로, 상기 제2 배선 패턴들(220) 중 최하부의 제2 배선 패턴들(220)의 하면들(220L)은 상기 캐패시터 구조체(CAS)의 상기 최상부면(CAS_U)과 같거나, 그보다 높은 높이에 위치할 수 있다. 일부 실시예들에 따르면, 상기 제2 배선 패턴들(220) 중 적어도 일부는 상기 기판(100)으로부터 상기 제1 배선 패턴들(210) 중 적어도 일부와 동일한 높이에 제공될 수 있다. 일 예로, 상기 제2 배선 패턴들(220) 중 상기 최하부의 제2 배선 패턴들(220)은, 상기 기판(100)으로부터, 상기 제1 배선 패턴들(210) 중 최하부의 제1 배선 패턴들(210)과 동일한 높이에 제공될 수 있다. 본 실시예들에 따르면, 상기 제2 배선 패턴들(220) 및 상기 제2 배선 콘택들(222)은 상기 캐패시터 구조체(CAS)가 형성된 후 형성될 수 있다. 상기 제2 배선 패턴들(220) 및 상기 제2 배선 콘택들(222) 중 적어도 일부는, 상기 제1 배선 패턴들(210) 및 상기 제1 배선 콘택들(212) 중 적어도 일부와 동시에 형성될 수 있다. 상기 제2 배선부(50)는 상기 제2 층간 절연막(162) 상에 제공되고 상기 제2 배선 패턴들(220) 및 상기 제2 배선 콘택들(222)을 덮는 상기 제3 층간 절연막(164)을 포함할 수 있다.
상기 제2 메모리부(60)는 상기 기판(100)의 상기 제2 소자 영역(R2) 상에 제공될 수 있고, 상기 제2 배선부(50)는 상기 기판(100)과 상기 제2 메모리부(60) 사이에 배치될 수 있다. 평면적 관점에서, 상기 제2 주변회로부(40)는 상기 제2 메모리부(60)의 적어도 일 측에 제공될 수 있다. 상기 제2 메모리부(60)는 상기 제3 층간 절연막(164) 상의 상기 제1 도전 라인들(CL1) 및 상기 제2 도전 라인들(CL2)을 포함할 수 있다. 상기 제2 메모리부(60)는 상기 제1 도전 라인들(CL1)과 상기 제2 도전 라인들(CL2) 사이에 제공되는 상기 복수의 메모리 셀들(MC2)을 포함할 수 있다. 상기 메모리 셀들(MC2)은 상기 제1 도전 라인들(CL1)과 상기 제2 도전 라인들(CL2)의 교차점들에 각각 제공될 수 있다. 도 8을 참조하여 설명한 바와 같이, 상기 메모리 셀들(MC2)의 각각은, 상기 대응하는 제1 도전 라인(CL1)과 상기 대응하는 제2 도전 라인(CL2) 사이에서 직렬로 연결되는 상기 가변 저항 요소(VR) 및 상기 선택 요소(SW)를 포함할 수 있다. 상기 메모리 셀들(MC2)의 각각은 상기 가변 저항 요소(VR)와 상기 대응하는 제1 도전 라인(CL1) 사이의 상기 제1 전극(EP1), 상기 가변 저항 요소(VR)와 상기 선택 요소(SW) 사이의 상기 제2 전극(EP2), 및 상기 선택 요소(SW)와 상기 대응하는 제2 도전 라인(CL2) 사이의 상기 제3 전극(EP3)을 포함할 수 있다.
상기 메모리 셀들(MC2)은 상기 기판(100)으로부터 상기 캐패시터 구조체(CAS)보다 높은 레벨에 제공될 수 있다. 상기 메모리 셀들(MC2)은 상기 기판(100)으로부터 상기 캐패시터 구조체(CAS)보다 높은 높이에 위치할 수 있다. 상기 메모리 셀들(MC2)의 최하부면들(LS)은 상기 캐패시터 구조체(CAS)의 상기 최상부면(CAS_U)보다 높은 높이에 위치할 수 있다. 상기 메모리 셀들(MC2)의 각각의 상기 최하부면(LS)은 상기 제1 전극(EP1)의 최하부면에 대응할 수 있다. 상기 메모리 셀들(MC2)의 각각의 상기 가변 저항 요소(VR) 및 상기 선택 요소(SW)는 상기 캐패시터 구조체(CAS)의 상기 최상부면(CAS_U)보다 높은 높이에 제공될 수 있다. 본 실시예들에 따르면, 상기 제1 도전 라인들(CL1), 상기 제2 도전 라인들(CL2), 및 상기 메모리 셀들(MC2)은 상기 캐패시터 구조체(CAS)가 형성된 후, 그리고 상기 제1 배선 패턴들(210) 및 상기 제1 배선 콘택들(212) 중 적어도 일부가 형성된 후 형성될 수 있다. 상기 제2 메모리부(60)는 상기 제3 층간 절연막(164) 상에 제공되어 상기 메모리 셀들(MC2)을 덮는 상기 제4 층간 절연막(166)을 포함할 수 있다. 상기 제4 층간 절연막(166)은 상기 제1 및 제2 도전 라인들(CL1, CL2)을 덮을 수 있다.
상기 제2 배선부(50)의 상기 제2 배선 패턴들(220) 및 상기 제2 배선 콘택들(222)은, 상기 메모리 셀들(MC2, 즉, 도 4의 상기 제2 메모리 셀들(MC2))을 상기 제2 주변회로부(40)의 상기 제2 주변회로에 전기적으로 연결하도록 구성될 수 있다. 상기 제2 주변 트랜지스터(PTR2)는 상기 제2 배선 콘택들(222) 중 대응하는 제2 배선 콘택들(222)을 통하여 상기 제2 배선 패턴들(220) 중 대응하는 제2 배선 패턴들(220)에 전기적으로 연결될 수 있다. 상기 제1 도전 라인들(CL1)의 각각은 상기 제2 배선 콘택들(222) 중 대응하는 제2 배선 콘택들(222)을 통하여 상기 제2 배선 패턴들(220) 중 대응하는 제2 배선 패턴들(220)에 전기적으로 연결될 수 있고, 도시되지 않았지만, 상기 제2 도전 라인들(CL2)의 각각은 상기 제2 배선 콘택들(222) 중 대응하는 제2 배선 콘택들(222)을 통하여 상기 제2 배선 패턴들(220) 중 대응하는 제2 배선 패턴들(220)에 전기적으로 연결될 수 있다. 상기 제2 주변회로부(40), 상기 제2 메모리부(60), 및 상기 제2 배선부(50)는, 상술한 차이점을 제외하고, 도 6a, 도 6b, 도 7, 및 도 8을 참조하여 설명한 것과 실질적으로 동일하다.
도 11은 본 발명의 일부 실시예들에 따른 반도체 소자의 내부 구조의 배치를 개략적으로 나타내는 단면도이다. 도 12는 도 11의 반도체 소자를 나타내기 위한, 도 6a의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ', 도 6b의 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'에 대응하는 단면도이다. 도 1 내지 도 8을 참조하여 설명한 반도체 소자와 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위해 도 1 내지 도 8을 참조하여 설명한 반도체 소자와 차이점을 주로 설명한다.
도 11을 참조하면, 반도체 소자(1200)는 상기 제1 소자 영역(R1) 및 상기 제2 소자 영역(R2)을 포함하는 상기 기판(100)을 포함할 수 있다. 상기 반도체 소자(1200)는 상기 제1 소자 영역(R1) 상에 제공되는 상기 제1 메모리부(10), 상기 제1 주변회로부(20), 및 상기 제1 배선부(30)를 포함할 수 있다. 상기 제1 메모리부(10), 상기 제1 주변회로부(20), 및 상기 제1 배선부(30)는 도 1 내지 도 5를 참조하여 설명한 것과 실질적으로 동일하다.
상기 반도체 소자(1200)는 상기 제2 소자 영역(R2) 상에 제공되는 상기 제2 메모리부(60), 상기 제2 주변회로부(40), 및 상기 제2 배선부(50)를 포함할 수 있다. 본 실시예들에 따르면, 상기 제2 주변회로부(40)는 상기 제1 메모리부(10) 및 상기 제1 주변회로부(20)와 나란하게 제공될 수 있다. 상기 제2 메모리부(60)는, 평면적 관점에서, 상기 제2 주변회로부(40)의 일 측에 제공될 수 있고 상기 제1 메모리부(10)로부터 옆으로(laterally) 이격될 수 있다. 상기 제2 배선부(50)는 상기 기판(100)과 상기 제2 메모리부(60) 사이에 제공되는 하부 배선부(50a), 및 상기 제2 메모리부(60)를 사이에 두고 상기 하부 배선부(50a)로부터 이격되는 상부 배선부(50b)를 포함할 수 있다. 상기 하부 배선부(50a)는 상기 제2 주변회로부(40)와 나란하게 배치될 수 있다. 상기 제2 메모리부(60), 상기 제2 주변회로부(40), 및 상기 제2 배선부(50)는, 상술한 차이점을 제외하고, 도 1 내지 도 5를 참조하여 설명한 것과 실질적으로 동일하다.
도 6a, 도 6b, 및 도 12를 참조하면, 상기 제1 메모리부(10), 상기 제1 주변회로부(20), 및 상기 제1 배선부(30)는 상기 기판(100)의 상기 제1 소자 영역(R1) 상에 제공될 수 있다. 상기 제1 메모리부(10), 상기 제1 주변회로부(20), 및 상기 제1 배선부(30)는, 도 6a, 도 6b, 및 도 7을 참조하여 설명한 것과 실질적으로 동일하다.
상기 제2 주변회로부(40)는 상기 기판(100)의 상기 제2 소자 영역(R2) 상에 제공될 수 있다. 상기 제2 주변회로부(40)는 상기 제2 주변 활성영역(PACT2), 및 상기 제2 주변 활성영역(PACT2) 상의 상기 제2 주변 트랜지스터(PTR2)를 포함할 수 있다. 상기 제2 주변회로부(40)는 상기 제2 주변 트랜지스터(PTR2)에 전기적으로 연결되는 상기 제2 주변 콘택들(106) 및 상기 제2 주변 배선들(108)을 포함할 수 있다. 상기 제2 주변회로부(40)는 상기 제2 주변 트랜지스터(PTR2) 상에 적층된 상기 제1 및 제2 층간 절연막들(160, 162)을 포함할 수 있다. 상기 제1 및 제2 층간 절연막들(160, 162)은 상기 기판(100)의 상기 제1 소자 영역(R1)으로부터 상기 기판(100)의 상기 제2 소자 영역(R2) 상으로 연장되어 상기 제2 주변 트랜지스터(PTR2)를 차례로 덮을 수 있다. 상기 제2 주변 콘택들(106) 및 상기 제2 주변 배선들(108)은 상기 제1 및 제2 층간 절연막들(160, 162)의 적어도 일부를 관통하여 상기 제2 주변 트랜지스터(PTR2)에 전기적으로 연결될 수 있다.
상기 하부 배선부(50a)는 상기 기판(100)의 상기 제2 소자 영역(R2) 상에 제공되되, 상기 제2 주변회로부(40)의 일 측에 배치될 수 있다. 상기 하부 배선부(50a) 및 상기 제2 주변회로부(40)는 상기 기판(100)의 상기 제2 소자 영역(R2) 상에 나란하게 배치될 수 있다. 상기 제1 층간 절연막(160) 및 상기 제2 층간 절연막(162)은 상기 기판(100)의 상기 제2 소자 영역(R2) 상으로 연장되어 상기 기판(100)의 상면을 차례로 덮을 수 있다. 상기 제1 층간 절연막(160)은 상기 기판(100)의 상기 상면과 직접 접할 수 있다. 상기 하부 배선부(50a)는 상기 기판(100)의 상기 상면 상에 적층된 상기 제1 및 제2 층간 절연막들(160, 162)을 포함할 수 있다.
상기 하부 배선부(50a)는 상기 제2 층간 절연막(162) 상에 제공되는 하부 배선 패턴들(220a) 및 하부 배선 콘택들(222a)을 포함할 수 있다. 상기 하부 배선 패턴들(220a) 및 상기 하부 배선 콘택들(222a)은 상기 기판(100)으로부터 상기 캐패시터 구조체(CAS)보다 높은 레벨에 제공될 수 있다. 상기 하부 배선 패턴들(220a) 및 상기 하부 배선 콘택들(222a)은 상기 기판(100)으로부터 상기 캐패시터 구조체(CAS)보다 높은 높이에 위치할 수 있다. 일 예로, 상기 하부 배선 패턴들(220a) 중 최하부의 하부 배선 패턴들(220a)의 하면들(220L)은 상기 캐패시터 구조체(CAS)의 최상부면(CAS_U)과 같거나, 그보다 높은 높이에 위치할 수 있다. 일부 실시예들에 따르면, 상기 하부 배선 패턴들(220a) 중 적어도 일부는 상기 기판(100)으로부터 상기 제1 배선 패턴들(210) 중 적어도 일부와 동일한 높이에 제공될 수 있다. 일 예로, 상기 하부 배선 패턴들(220a) 중 상기 최하부의 하부 배선 패턴들(220a)은, 상기 기판(100)으로부터, 상기 제1 배선 패턴들(210) 중 최하부의 제1 배선 패턴들(210)과 동일한 높이에 제공될 수 있다. 본 실시예들에 따르면, 상기 하부 배선 패턴들(220a) 및 상기 하부 배선 콘택들(222a)은 상기 캐패시터 구조체(CAS)가 형성된 후 형성될 수 있다. 상기 하부 배선 패턴들(220a) 및 상기 하부 배선 콘택들(222a) 중 적어도 일부는, 상기 제1 배선 패턴들(210) 및 상기 제1 배선 콘택들(212) 중 적어도 일부와 동시에 형성될 수 있다. 상기 하부 배선부(50a)는 상기 제2 층간 절연막(162) 상에 제공되고 상기 하부 배선 패턴들(220a) 및 상기 하부 배선 콘택들(222a)을 덮는 상기 제3 층간 절연막(164)을 포함할 수 있다.
상기 제2 메모리부(60)는 상기 기판(100)의 상기 제2 소자 영역(R2) 상에 제공될 수 있고, 상기 하부 배선부(50a)는 상기 기판(100)과 상기 제2 메모리부(60) 사이에 배치될 수 있다. 평면적 관점에서, 상기 제2 주변회로부(40)는 상기 제2 메모리부(60)의 적어도 일 측에 제공될 수 있다. 상기 제2 메모리부(60)는 상기 제3 층간 절연막(164) 상의 상기 제1 도전 라인들(CL1) 및 상기 제2 도전 라인들(CL2)을 포함할 수 있다. 상기 제2 메모리부(60)는 상기 제1 도전 라인들(CL1)과 상기 제2 도전 라인들(CL2) 사이에 제공되는 상기 복수의 메모리 셀들(MC2)을 포함할 수 있다. 상기 메모리 셀들(MC2)은 상기 제1 도전 라인들(CL1)과 상기 제2 도전 라인들(CL2)의 교차점들에 각각 제공될 수 있다. 도 8을 참조하여 설명한 바와 같이, 상기 메모리 셀들(MC2)의 각각은, 상기 대응하는 제1 도전 라인(CL1)과 상기 대응하는 제2 도전 라인(CL2) 사이에서 직렬로 연결되는 상기 가변 저항 요소(VR) 및 상기 선택 요소(SW)를 포함할 수 있다. 상기 메모리 셀들(MC2)의 각각은 상기 가변 저항 요소(VR)와 상기 대응하는 제1 도전 라인(CL1) 사이의 상기 제1 전극(EP1), 상기 가변 저항 요소(VR)와 상기 선택 요소(SW) 사이의 상기 제2 전극(EP2), 및 상기 선택 요소(SW)와 상기 대응하는 제2 도전 라인(CL2) 사이의 상기 제3 전극(EP3)을 포함할 수 있다.
상기 메모리 셀들(MC2)은 상기 기판(100)으로부터 상기 캐패시터 구조체(CAS)보다 높은 레벨에 제공될 수 있다. 상기 메모리 셀들(MC2)은 상기 기판(100)으로부터 상기 캐패시터 구조체(CAS)보다 높은 높이에 위치할 수 있다. 상기 메모리 셀들(MC2)의 최하부면들(LS)은 상기 캐패시터 구조체(CAS)의 상기 최상부면(CAS_U)보다 높은 높이에 위치할 수 있다. 상기 메모리 셀들(MC2)의 각각의 상기 최하부면(LS)은 상기 제1 전극(EP1)의 최하부면에 대응할 수 있다. 상기 메모리 셀들(MC2)의 각각의 상기 가변 저항 요소(VR) 및 상기 선택 요소(SW)는 상기 캐패시터 구조체(CAS)의 상기 최상부면(CAS_U)보다 높은 높이에 제공될 수 있다. 본 실시예들에 따르면, 상기 제1 도전 라인들(CL1), 상기 제2 도전 라인들(CL2), 및 상기 메모리 셀들(MC2)은 상기 캐패시터 구조체(CAS)가 형성된 후, 그리고 상기 제1 배선 패턴들(210) 및 상기 제1 배선 콘택들(212) 중 적어도 일부가 형성된 후 형성될 수 있다. 상기 제2 메모리부(60)는 상기 제3 층간 절연막(164) 상에 제공되어 상기 메모리 셀들(MC2)을 덮는 상기 제4 층간 절연막(166)을 포함할 수 있다. 상기 제4 층간 절연막(166)은 상기 제1 및 제2 도전 라인들(CL1, CL2)을 덮을 수 있다.
상기 상부 배선부(50b)는 상기 기판(100)의 상기 제2 소자 영역(R2) 상에 제공될 수 있고, 상기 하부 배선부(50a) 및 상기 제2 메모리부(60)는 상기 기판(100)과 상기 상부 배선부(50b) 사이에 배치될 수 있다. 상기 상부 배선부(50b)는 상기 제4 층간 절연막(166) 상에 제공되는 상부 배선 패턴들(220b) 및 상부 배선 콘택들(미도시)을 포함할 수 있다. 상기 상부 배선 패턴들(220b) 및 상기 상부 배선 콘택들은 상기 기판(100)으로부터 상기 캐패시터 구조체(CAS)보다 높은 레벨에 제공될 수 있다. 상기 상부 배선 패턴들(220b) 및 상기 상부 배선 콘택들은 상기 기판(100)으로부터 상기 캐패시터 구조체(CAS)보다 높은 높이에 위치할 수 있다. 본 실시예들에 따르면, 상기 상부 배선 패턴들(220b) 및 상기 상부 배선 콘택들은 상기 캐패시터 구조체(CAS)가 형성된 후, 그리고 상기 제1 배선 패턴들(210) 및 상기 제1 배선 콘택들(212) 중 적어도 일부가 형성된 후 형성될 수 있다. 상기 상부 배선 패턴들(220b) 및 상기 상부 배선 콘택들 중 적어도 일부는, 상기 제1 배선 패턴들(210) 및 상기 제1 배선 콘택들(212) 중 적어도 일부와 동시에 형성될 수 있다. 상기 상부 배선부(50b)는 상기 제4 층간 절연막(166) 상에 제공되고 상기 상부 배선 패턴들(220b) 및 상기 상부 배선 콘택들을 덮는 제5 층간 절연막(168)을 포함할 수 있다. 상기 제5 층간 절연막(168)은 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막을 포함할 수 있다.
상기 하부 배선부(50a) 및 상기 상부 배선부(50b)는 도 11의 상기 제2 배선부(50)에 대응할 수 있다. 상기 하부 배선 패턴들(220a) 및 상기 상부 배선 패턴들(220b)은 상기 제2 배선부(50)의 제2 배선 패턴들에 대응할 수 있고, 상기 하부 배선 콘택들(222a) 및 상기 상부 배선 콘택들은 상기 제2 배선부(50)의 제2 배선 콘택들에 대응할 수 있다. 상기 하부 배선 패턴들(220a), 상기 하부 배선 콘택들(222a), 상기 상부 배선 패턴들(220b), 및 상기 상부 배선 콘택들은, 상기 제2 메모리부(60)의 상기 메모리 셀들(MC2)을 상기 제2 주변회로부(40)의 상기 제2 주변회로에 전기적으로 연결하도록 구성될 수 있다. 상기 제2 주변 트랜지스터(PTR2)는 상기 하부 배선 콘택들(222a) 중 대응하는 하부 배선 콘택들(222a)을 통하여(또는, 상기 상부 배선 콘택들 중 대응하는 상부 배선 콘택들을 통하여) 상기 하부 배선 패턴들(220a) 중 대응하는 하부 배선 패턴들(220a)에(또는, 상기 상부 배선 패턴들(220b) 중 대응하는 상부 배선 패턴들(220b)에) 전기적으로 연결될 수 있다. 상기 제1 도전 라인들(CL1)의 각각은 상기 하부 배선 콘택들(222a) 중 대응하는 하부 배선 콘택들(222a)을 통하여(또는, 상기 상부 배선 콘택들 중 대응하는 상부 배선 콘택들을 통하여) 상기 하부 배선 패턴들(220a) 중 대응하는 하부 배선 패턴들(220a)에(또는, 상기 상부 배선 패턴들(220b) 중 대응하는 상부 배선 패턴들(220b)에) 전기적으로 연결될 수 있다. 상기 제2 도전 라인들(CL2)의 각각은 상기 하부 배선 콘택들(222a) 중 대응하는 하부 배선 콘택들(222a)을 통하여(또는, 상기 상부 배선 콘택들 중 대응하는 상부 배선 콘택들을 통하여) 상기 하부 배선 패턴들(220a) 중 대응하는 하부 배선 패턴들(220a)에(또는, 상기 상부 배선 패턴들(220b) 중 대응하는 상부 배선 패턴들(220b)에) 전기적으로 연결될 수 있다.
본 발명의 개념에 따르면, 상기 제1 메모리부(10) 및 상기 제1 주변회로부(20)는 상기 기판(100)의 상기 제1 소자 영역(R1) 상에 나란하게 배치될 수 있다. 상기 제2 메모리부(60) 및 상기 제2 주변회로부(40)는 상기 기판(100)의 상기 제2 소자 영역(R2) 상에 제공되되, 상기 제2 주변회로부(40)는 평면적 관점에서 상기 제2 메모리부(60)의 적어도 일 측에 배치될 수 있다. 상기 제2 주변회로부(40)의 상기 제2 주변 트랜지스터(PTR2)는 상기 제1 주변회로부(20)의 상기 제1 주변 트랜지스터(PTR1)와 동일한 높이에 제공될 수 있고, 상기 제2 메모리부(60)의 상기 메모리 셀들(MC2)은 상기 제1 메모리부(10)의 상기 캐패시터 구조체(CAS)보다 높은 높이에 제공될 수 있다. 더하여, 상기 제2 배선부(50)는 상기 기판(100)의 상기 제2 소자 영역(R2) 상에 제공되되, 상기 제2 배선부(50)의 상기 제2 배선 패턴들(220) 및 상기 제2 배선 콘택들(222)은 상기 제1 메모리부(10)의 상기 캐패시터 구조체(CAS)보다 높은 높이에 제공될 수 있다. 이 경우, 서로 다른 동작 특성을 갖는 상기 제1 메모리부(10) 및 상기 제2 메모리부(60)가 단일 기판(100) 상에 용이하게 제공될 수 있다. 따라서, 고집적화된 반도체 소자가 용이하게 제공될 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.

Claims (20)

  1. 기판 상에 나란하게 배치되는 제1 메모리부, 제1 주변회로부, 및 제2 주변회로부; 및
    평면적 관점에서, 상기 제2 주변회로부의 일 측에 제공되고 상기 제1 메모리부로부터 옆으로 이격되는 제2 메모리부를 포함하되,
    상기 제1 메모리부는 복수의 제1 메모리 셀들을 포함하되, 상기 제1 메모리 셀들의 각각은 셀 트랜지스터 및 상기 셀 트랜지스터에 연결되는 캐패시터를 포함하고,
    상기 제2 메모리부는 복수의 제2 메모리 셀들을 포함하되, 상기 제2 메모리 셀들의 각각은 서로 직렬로 연결되는 가변 저항 요소 및 선택 요소를 포함하고,
    상기 제2 메모리 셀들은 상기 기판으로부터 상기 캐패시터보다 높은 높이에 제공되는 반도체 소자.
  2. 청구항 1에 있어서,
    상기 제2 메모리 셀들의 각각의 상기 가변 저항 요소 및 상기 선택 요소는, 상기 기판으로부터 상기 캐패시터보다 높은 높이에 제공되는 반도체 소자.
  3. 청구항 2에 있어서,
    상기 제2 메모리부는 제1 도전 라인들, 및 상기 제1 도전 라인들을 가로지르는 제2 도전 라인들을 포함하되,
    상기 제2 메모리 셀들은 상기 제1 도전 라인들과 상기 제2 도전 라인들 사이에 제공되고, 상기 제1 도전 라인들과 상기 제2 도전 라인들의 교차점들에 각각 제공되는 반도체 소자.
  4. 청구항 2에 있어서,
    상기 가변 저항 요소는 결정질과 비정질 사이의 가역적 상변화가 가능한 물질을 포함하고,
    상기 선택 요소는 비정질의 칼코게나이드 물질을 포함하는 반도체 소자.
  5. 청구항 1에 있어서,
    상기 캐패시터는:
    상기 셀 트랜지스터에 연결되는 하부 전극;
    상기 하부 전극을 덮는 상부 전극; 및
    상기 하부 전극과 상기 상부 전극 사이의 유전막을 포함하는 반도체 소자.
  6. 청구항 1에 있어서,
    상기 제1 메모리부 상의 제1 배선부; 및
    상기 제2 메모리부 상의 제2 배선부를 더 포함하되,
    상기 제1 배선부의 제1 배선 패턴들, 및 상기 제2 배선부의 제2 배선 패턴들은 상기 기판으로부터 상기 캐패시터보다 높은 높이에 제공되는 반도체 소자.
  7. 청구항 6에 있어서,
    상기 제2 배선 패턴들 중 적어도 일부는 상기 기판으로부터 상기 제1 배선 패턴들 중 적어도 일부와 동일한 높이에 제공되는 반도체 소자.
  8. 청구항 6에 있어서,
    상기 제2 배선 패턴들 중 적어도 일부는 상기 기판으로부터 상기 제2 메모리 셀들보다 높은 높이에 제공되는 반도체 소자.
  9. 청구항 1에 있어서,
    상기 제1 주변회로부는 제1 주변 트랜지스터를 포함하고, 상기 제2 주변회로부는 제2 주변 트랜지스터를 포함하되,
    상기 제2 주변 트랜지스터는 상기 기판으로부터 상기 제1 주변 트랜지스터와 동일한 높이에 제공되는 반도체 소자.
  10. 삭제
  11. 제1 소자 영역 및 제2 소자 영역을 포함하는 기판;
    상기 제1 소자 영역 상의 제1 메모리부; 및
    상기 제2 소자 영역 상에 제공되고, 평면적 관점에서 상기 제1 메모리부로부터 옆으로 이격되는 제2 메모리부를 포함하되,
    상기 제1 메모리부는 캐패시터 구조체를 포함하고,
    상기 제2 메모리부는:
    상기 기판 상에 2차원 또는 3차원적으로 배열되는 가변 저항 요소들; 및
    상기 가변 저항 요소들에 각각 직렬로 연결되는 선택 요소들을 포함하고,
    상기 가변 저항 요소들 및 상기 선택 요소들은 상기 기판으로부터 상기 캐패시터 구조체보다 높은 높이에 제공되는 반도체 소자.
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