CN109285857A - 半导体装置 - Google Patents

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Abstract

一种半导体装置包括：彼此紧挨着地设置在衬底上的第一存储器部、第一外围电路部和第二外围电路部；以及与所述第一存储器部横向地隔开的第二存储器部，所述第二外围电路部和所述第二存储器部彼此紧挨着地设置在所述衬底上，其中，所述第一存储器部包括多个第一存储单元，每个所述第一存储单元包括单元晶体管和连接到所述单元晶体管的电容器，所述第二存储器部包括多个第二存储单元，每个所述第二存储单元包括彼此串联连接的可变电阻元件和选择元件，其中，所述第二存储单元距离所述衬底比每个所述电容器高。

Description

半导体装置
相关申请的交叉引用
本专利申请要求于2017年7月21日提交的第10-2017-0092880号韩国专利申请的优先权，通过引用将上述申请的全部公开内容包含于此。
技术领域
本发明构思涉及半导体装置，并且更具体地，涉及包括具有不同的操作特性的存储单元的半导体装置。
背景技术
半导体装置可以包括存储器件和逻辑器件。存储器件存储数据。通常，半导体存储器件可以包括易失性存储器件非易失性存储器件。易失性存储器件，例如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)，是在没有电的情况下丢失存储的数据的存储器件。非易失性存储器件，例如可编程只读存储器(PROM)、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)和闪速存储器件，是在没有电的情况下不丢失存储的数据的存储器件。
下一代半导体存储器件例如磁性随机存取存储器(MRAM)和相变随机存取存储器(PRAM)是高性能且低功耗的器件。下一代半导体存储器件包括这样的材料，即，其电阻根据所施加的电流或电压而改变，并且即使所施加的电流或电压中断，其电阻仍继续保持。
发明内容
根据本发明构思的示例性实施例，一种半导体装置可以包括：彼此紧挨着地设置在衬底上的第一存储器部、第一外围电路部和第二外围电路部；以及与所述第一存储器部横向地隔开的第二存储器部，所述第二外围电路部和所述第二存储器部彼此紧挨着地设置在所述衬底上，其中，所述第一存储器部包括多个第一存储单元，每个所述第一存储单元包括单元晶体管和连接到所述单元晶体管的电容器，所述第二存储器部包括多个第二存储单元，每个所述第二存储单元包括彼此串联连接的可变电阻元件和选择元件，其中，所述第二存储单元距离所述衬底比每个所述电容器高。
根据本发明构思的示例性实施例，一种半导体装置可以包括：包括第一器件区域和第二器件区域的衬底；位于所述第一器件区域上的第一存储器部；以及位于所述第二器件区域上并与所述第一存储器部横向地隔开的第二存储器部，其中，所述第一存储器部包括电容器结构，所述第二存储器部包括多个布置在所述衬底上的可变电阻元件以及多个串联连接到对应的可变电阻元件的选择元件，其中，所述可变电阻元件和所述选择元件距离所述衬底比所述电容器结构高。
根据本发明构思的示例性实施例，一种半导体装置可以包括：衬底；沿第一方向彼此紧挨着地设置在所述衬底上的第一存储器部和第一外围电路部；设置在所述第一存储器部和所述第一外围电路部上的第一布线部；以及沿所述第一方向彼此紧挨着地设置在所述衬底上的第二外围电路部和第二存储器部；在与所述第一方向基本垂直的第二方向上设置在所述第二存储器部上方的第二布线部。
附图说明
图1是示出了根据本发明构思的示例性实施例的半导体装置内部的布置的剖视图。
图2是示出了根据本发明构思的示例性实施例的图1的第一存储器部、第一外围电路部、第二存储器部和第二外围电路部的布置的平面图。
图3是示出了根据本发明构思的示例性实施例的图1的第一存储器部的存储单元阵列的电路图。
图4是示出了根据本发明构思的示例性实施例的图1的第二存储器部的存储单元阵列的电路图。
图5是示出了根据本发明构思的示例性实施例的图1的第二存储器部的单位存储单元的电路图。
图6A是示出了根据本发明构思的示例性实施例的半导体装置的第一器件区域的平面图。
图6B是示出了根据本发明构思的示例性实施例的半导体装置的第二器件区域的平面图。
图7是根据本发明构思的示例性实施例的沿着图6A的I-I′线和II-II＇线以及图6B的III-III′线和IV-IV′线截取的剖视图。
图8是示出了根据本发明构思的示例性实施例的图7的部分A的放大图。
图9是示出了根据本发明构思的示例性实施例的半导体装置内部的布置的剖视图。
图10是根据本发明构思的示例性实施例的示出了图9的半导体装置的沿着图6A的I-I′线和II-II′线以及图6B的III-III′线和IV-IV′线截取的剖视图。
图11是示出了根据本发明构思的示例性实施例的半导体装置内部的布置的剖视图。
图12是根据本发明构思的示例性实施例的示出了图11的半导体装置的沿着图6A的I-I′线和II-II′线以及图6B的III-III′线和IV-IV′线截取的剖视图。
具体实施方式
在下文中将结合附图描述本发明构思的示例性实施例，在附图中，相同的附图标记可以指相同的元件。
图1是示出了根据本发明构思的示例性实施例的半导体装置内部的布置的剖视图。图2是示出了根据本发明构思的示例性实施例的图1的第一存储器部、第一外围电路部、第二存储器部和第二外围电路部的布置的平面图。
参照图1和图2，半导体装置1000可以包括衬底100，衬底100包括第一器件区域R1和第二器件区域R2。第一器件区域R1和第二器件区域R2可以是衬底100的不同区域。
半导体装置1000可以包括设置在第一器件区域R1上的第一存储器部10、第一外围电路部20和第一布线部30。第一存储器部10和第一外围电路部20可以并排地设置在衬底100上。例如，第一存储器部10和第一外围电路部20可以设置为彼此紧挨着。作为另一示例，第一存储器部10的边侧(或侧面)和第一外围电路部20的边侧可以是彼此相邻的、靠近的或并排的。第一外围电路部20可以设置在第一存储器部10的至少一个边侧上。例如，当在平面图中观察时，第一外围电路部20可以相邻于第一存储器部10的仅一个边侧10A，相邻于第一存储器部10的两个边侧10A和10B，相邻于第一存储器部10的三个边侧10A、10B和10C，或者相邻于第一存储器部10的四个边侧10A、10B、10C和10D。在最后一种情况下，第一外围电路部20可以围绕第一存储器部10。第一布线部30可以设置在第一存储器部10和第一外围电路部20上。第一存储器部10和第一外围电路部20可以设置在衬底100和第一布线部30之间。
半导体装置1000可以包括设置在第二器件区域R2上的第二存储器部60、第二外围电路部40和第二布线部50。第二外围电路部40可以与第一存储器部10和第一外围电路部20并排地设置。当在平面图中观察时，第二存储器部60可以设置在第二外围电路部40的一个边侧上，并且可以与第一存储器部10横向地隔开。第二外围电路部40也可以与第一存储器部10横向地隔开。第二存储器部60和第二外围电路部40可以并排地设置在衬底100上。第二外围电路部40可以设置在第二存储器部60的至少一个边侧上。例如，当在平面图中观察时，第二外围电路部40可以相邻于第二存储器部60的仅一个边侧60A，相邻于第二存储器部60的两个边侧60A和60B，相邻于第二存储器部60的三个边侧60A、60B和60C，或者相邻于第二存储器部60的四个边侧60A、60B、60C和60D。在最后一种情况下，第二外围电路部40可以围绕第二存储器部60。第二布线部50可以设置在第二存储器部60和第二外围电路部40上。第二存储器部60和第二外围电路部40可以设置在衬底100和第二布线部50之间。
第一存储器部10可以包括动态随机存取存储器(DRAM)单元阵列结构，第二存储器部60可以包括可变电阻存储单元阵列结构。例如，第一存储器部10和第二存储器部60可以均用作主存储器，尽管它们是分开的。或者，第一存储器部10和第二存储器部60中的一个可以用作主存储器，而第一存储器部10和第二存储器部60中的另一个可以用作缓冲存储器。
图3是示出了根据本发明构思的示例性实施例的图1的第一存储器部10的存储单元阵列的电路图。
参照图3，第一存储器部10可以包括DRAM单元阵列。例如，第一存储器部10可以包括多条字线WL、多条与字线WL交叉的位线BL以及多个第一存储单元MC1。每个第一存储单元MC1可以连接到对应的一条字线WL且连接到对应的一条位线BL。每个第一存储单元MC1可以包括单元晶体管CTR和电容器CA，单元晶体管CTR连接到其对应的字线WL，电容器CA连接到单元晶体管CTR的一个端子。单元晶体管CTR的漏极区域可以连接到其第一存储单元MC1的对应的位线BL，并且源极区域连接到电容器CA。单元晶体管CTR可以选择性地控制流入电容器CA的电流。每个第一存储单元MC1可以根据电容器CA是否存储了电荷来存储数据“0”或“1”。
图4是根据本发明构思的示例性实施例的图1的第二存储器部60的存储单元阵列的电路图。图5是示出了根据本发明构思的示例性实施例的图1的第二存储器部60的单位存储单元的电路图。
参照图4和图5，第二存储器部60可以包括可变电阻存储单元阵列。可变电阻存储单元阵列可以包括磁性随机存取存储器(MRAM)单元阵列、相变随机存取存储器(PRAM)单元阵列和电阻式随机存取存储器(RRAM)单元阵列中的一种或更多种。例如，第二存储器部60可以包括多条第一导电线CL1、多条与第一导电线CL1交叉的第二导电线CL2以及多个位于第一导电线CL1和第二导电线CL2之间的第二存储单元MC2。第二存储单元MC2可以分别设置在第一导电线CL1和第二导电线CL2的交叉点处。
每个第二存储单元MC2可以设置在对应的一条第一导电线CL1和对应的一条第二导电线CL2的交叉点处。每个第二存储单元MC2可以连接到其对应的第一导电线CL1且连接到其对应的第二导电线CL2。每个第二存储单元MC2可以包括可变电阻元件VR和选择元件SW。可变电阻元件VR和选择元件SW可以在对应的第一导电线CL1和对应的第二导电线CL2之间串联连接。例如，可变电阻元件VR可以连接在选择元件SW和对应的第一导电线CL1之间，选择元件SW可以连接在可变电阻元件VR和对应的第二导电线CL2之间。或者，可变电阻元件VR可以连接在选择元件SW和对应的第二导电线CL2之间，选择元件SW可以连接在可变电阻元件VR和对应的第一导电线CL1之间。
可变电阻元件VR可以包括数据存储元件。可变电阻元件VR可以具有根据所施加的电压或电流可逆地变化并且只要不提供其他电力即仍旧维持的两个或更多个稳定阻态。每个第二存储单元MC2可以存储与可变电阻元件VR的阻态对应的数据。
选择元件SW可以选择性地控制流经可变电阻元件VR的电流量。例如，选择元件SW可以展现出非线性I-V或整流特性，因此，可以容易地将流经每个第二存储单元MC2的电流量控制为具有单向性质。作为另一示例，选择元件SW可以包括展现出根据所施加的电压而变化的电阻性质的非线性电阻器。例如，当这样的电阻器的电阻与所施加的电压成反比时，在高电压下的选定单元可以处于允许电流流经选定单元的较低阻态，而在低电压下的非选定单元可以处于阻止电流流经非选定单元的高阻态。在又一示例中，选择元件SW可以是展现出非线性I-V曲线(例如，S-型I-V曲线)的基于阈值开关的器件。选择元件SW可以是展现出双向特性的双向阈值开关(OTS)器件。
第二存储器部60还可以包括与第二导电线CL2交叉的第三导电线以及设置在第二导电线CL2和第三导电线之间的附加的第二存储单元MC2。附加的第二存储单元MC2可以分别设置在第二导电线CL2和第三导电线的交叉点处。这样，第二存储器部60可以具有第二存储单元MC2相对于图1的衬底100的顶表面沿着平行方向和垂直方向三维布置的交叉点单元阵列结构。
返回参照图1和图2，第一外围电路部20可以包括驱动图3的第一存储单元MC1的第一外围电路。第一外围电路可以包括连接到图3的字线WL的行译码器、连接到图3的位线BL的列译码器以及输入/输出(I/O)读出放大器。第一布线部30可以包括将图3的第一存储单元MC1电连接到第一外围电路的第一线图案。第二外围电路部40可以包括驱动图4的第二存储单元MC2的第二外围电路。第二外围电路可以包括连接到图4的第一导电线CL1的第一译码器电路、连接到图4的第二导电线CL2的第二译码器电路以及连接到第一导电线CL1或第二导电线CL2的I/O读出放大器。第二布线部50可以包括将图4的第二存储单元MC2电连接到第二外围电路的第二线图案。
图6A是示出了根据本发明构思的示例性实施例的半导体装置的第一器件区域的平面图。图6B是示出了根据本发明构思的示例性实施例的半导体装置的第二器件区域的平面图。图7是根据本发明构思的示例性实施例的沿图6A的I-I′线和II-II＇线以及沿图6B的III-III′线和IV-IV＇截取的剖视图。图8是示出了根据本发明构思的示例性实施例的图7的部分A的放大图。
参照图6A、图6B和图7，衬底100可以包括第一器件区域R1和第二器件区域R2。衬底100可以是诸如硅衬底、锗衬底或硅-锗衬底的半导体衬底。第一器件区域R1和第二器件区域R2可以是衬底100的不同区域。衬底100可以设置有用于限定有源区域的器件隔离层ST。器件隔离层ST可以设置在衬底100上。有源区域可以包括单元有源区域ACT、第一外围有源区域PACT1和第二外围有源区域PACT2。单元有源区域ACT和第一外围有源区域PACT1可以设置在衬底100的第一器件区域R1上。第二外围有源区域PACT2可以设置在衬底100的第二器件区域R2上。器件隔离层ST可以包括例如氧化硅层、氮化硅层和/或氮氧化硅层。
第一存储器部10可以设置在衬底100的第一器件区域R1上。第一存储器部10可以包括多个单元有源区域ACT。当在平面图中观察时，如图6A所示，每个单元有源区域ACT可以具有条形状，其被设置成使其纵轴与第三方向D3相关联，第三方向D3与第一方向D1和第二方向D2交叉。第二方向D2可以与第一方向D1交叉，第一至第三方向D1、D2和D3可以与衬底100的顶表面平行。
第一存储器部10可以包括设置在衬底100中并跨过单元有源区域ACT延伸的栅极结构GS。栅极结构GS可以对应于参照图3讨论的字线WL。栅极结构GS可以沿第一方向D1纵向地延伸，并且可以沿第二方向D2布置。每个栅极结构GS可以包括埋在衬底100中的栅电极GE、位于栅电极GE和单元有源区域ACT之间且位于栅电极GE和器件隔离层ST之间的栅极介电图案GI以及位于栅电极GE的顶表面上的栅极覆盖图案CAP。栅极覆盖图案CAP可以具有与衬底100的顶表面基本上共面的顶表面。在本发明构思的示例性实施例中，栅极覆盖图案CAP可以具有与栅极介电图案GI的最上表面接触的底表面，并且具有与单元有源区域ACT和/或器件隔离层ST接触的相对的侧壁。在本发明构思的示例性实施例中，栅极介电图案GI可以在栅极覆盖图案CAP和单元有源区域ACT之间和/或在栅极覆盖图案CAP和器件隔离层ST之间延伸。
栅电极GE可以包括导电材料。例如，导电材料可以包括掺杂的半导体(例如，掺杂的硅、掺杂的锗等)、导电金属氮化物(例如，氮化钛、氮化钽等)、金属(例如，钨、钛、钽等)和金属-半导体化合物(例如，硅化钨、硅化钴、硅化钛等)中的一种或更多种。栅极介电图案GI可以包括例如氧化硅层、氮化硅层和/或氮氧化硅层。栅极覆盖图案CAP可以包括例如氧化硅层、氮化硅层和/或氮氧化硅层。
第一存储器部10可以包括设置在每个单元有源区域ACT中的第一杂质区域SD1和第二杂质区域SD2。第二杂质区域SD2可以隔着第一杂质区域SD1彼此间隔开。第一杂质区域SD1可以在与一个单元有源区域ACT交叉延伸的一对栅极结构GS之间设置于该一个单元有源区域ACT中。第二杂质区域SD2可以设置在一个单元有源区域ACT中，并且可以隔着一对栅极结构GS彼此间隔开。第一杂质区域SD1可以比第二杂质区域SD2更深地设置在衬底100中。第一杂质区域SD1可以包括与第二杂质区域SD2的导电杂质相同的导电杂质。
第一存储器部10可以包括设置在衬底100上并与栅极结构GS交叉延伸的位线结构BLS。位线结构BLS可以对应于参照图3讨论的位线BL。位线结构BLS可以沿第二方向D2延伸并且可以沿第一方向D1布置。每个位线结构BLS可以包括电连接到第一杂质区域SD1的导电接触110、位于导电接触110上并沿第二方向D2延伸的导电线130以及位于导电接触110和导电线130之间的阻挡图案120。每个位线结构BLS可以通过导电接触110电连接到对应的一个单元有源区域ACT的第一杂质区域SD1。导电接触110可以与第一杂质区域SD1接触。导电接触110可以具有比衬底100的顶表面低的底表面。导电接触110可以具有与导电线130的相对的侧壁对齐的相对的侧壁。每个位线结构BLS可以包括位于导电线130的顶表面上的覆盖图案140和位于导电线130的侧表面上的间隔图案150。覆盖图案140和间隔图案150可以沿着导电线130的顶表面和侧表面在第二方向D2上延伸。间隔图案150可以覆盖覆盖图案140、阻挡图案120和导电接触110的侧表面，并且可以与第一杂质区域SD1接触。
导电接触110可以包括例如掺杂的半导体(例如，掺杂的硅、掺杂的锗等)、导电金属氮化物(例如，氮化钛、氮化钽等)、金属(例如，钨、钛、钽等)和金属-半导体化合物(例如，硅化钨、硅化钴、硅化钛等)中的一种或更多种。导电线130和阻挡图案120可以均包括导电金属氮化物(例如，氮化钛、氮化钽等)、金属(例如，钨、钛、钽等)和金属-半导体化合物(例如，硅化钨、硅化钴、硅化钛等)中的一种或更多种。覆盖图案140和间隔图案150可以均包括例如氮化硅层、氧化硅层和/或氮氧化硅层。
第一存储器部10可以包括设置在衬底100上并覆盖位线结构BLS的第一层间介电层160。第一层间介电层160可以包括氧化硅层、氮化硅层和/或氮氧化硅层。第一存储器部10可以包括设置在第一层间介电层160中的埋置接触170。埋置接触170可以穿过第一层间介电层160以电连接到每个单元有源区域ACT中的对应的第二杂质区域SD2。埋置接触170可以包括诸如金属或掺杂的硅之类的导电材料。
第一存储器部10可以包括位于第一层间介电层160上的电容器结构CAS。电容器结构CAS可以包括设置在第一层间介电层160上并连接到对应的埋置接触170的底电极180。底电极180可以通过对应的埋置接触170电连接到对应的第二杂质区域SD2。底电极180可以具有杯子形状或类似“U”的形状，但本发明构思不限于此。电容器结构CAS可以包括用于在结构上支撑底电极180的支撑结构185。支撑结构185可以与底电极180的侧表面接触。电容器结构CAS可以包括覆盖底电极180和支撑结构185的顶电极200。底电极180和支撑结构185可以埋置在顶电极200中。当底电极180具有杯子形状(例如，底端封闭的中空圆柱形状)时，顶电极200可以覆盖每个底电极180的外表面和内表面。电容器结构CAS可以包括设置在支撑结构185和顶电极200之间且设置在顶电极200和每个底电极180之间的介电层190。每个底电极180、覆盖每个底电极180的顶电极200以及位于顶电极200和每个底电极180之间的介电层190可以构成参照图3讨论的电容器CA。
底电极180和顶电极200可以包括多晶硅、金属、金属硅化物和金属氮化物中的一种或更多种。介电层190可以包括氧化物层(例如，氧化硅层)、氮化物层(例如，氮化硅层)、氮氧化物层(例如，氮氧化硅层)和高k介电层(例如，氧化铪层)中的一种或更多种。支撑结构185可以包括绝缘材料。例如，支撑结构185可以包括氧化物层、氮化物层和氮氧化物层中的一种或更多种。
第一外围电路部20可以设置在衬底100的第一器件区域R1上，并设置在第一存储器部10的至少一个边侧上。第一外围电路部20可以包括第一外围有源区域PACT1和位于第一外围有源区域PACT1上的第一外围晶体管PTR1。第一外围晶体管PTR1可以包括跨过第一外围有源区域PACT1延伸的第一外围栅电极PGE1、位于衬底100和第一外围栅电极PGE1之间的第一外围栅极介电图案PGI1、位于第一外围栅电极PGE1的顶表面上的第一外围栅极覆盖图案PCAP1、位于第一外围栅电极PGE1的侧表面上的第一外围栅极间隔物PGSP1以及在第一外围有源区域PACT1中的位于第一外围栅电极PGE1的相对的两侧上的第一外围源极/漏极区域PSD1。第一外围栅电极PGE1可以包括导电材料。第一外围栅极介电图案PGI1、第一外围栅极覆盖图案PCAP1和第一外围栅极间隔物PGSP1可以包括氧化物层、氮化物层和/或氮氧化物层。第一外围源极/漏极区域PSD1可以是设置在衬底100中的杂质区域。
第一外围电路部20可以包括电连接到第一外围晶体管PTR1的第一外围接触102和第一外围线104。第一外围接触102和第一外围线104可以包括导电材料。第一外围晶体管PTR1、第一外围接触102和第一外围线104可以构成驱动图3的第一存储单元MC1的第一外围电路。
第一层间介电层160可以沿着衬底100的顶表面延伸以覆盖第一外围晶体管PTR1。第一外围接触102和第一外围线104可以穿过第一层间介电层160的至少一部分，以电连接到第一外围晶体管PTR1。
第一外围电路部20可以包括位于第一外围晶体管PTR1上的第一层间介电层160，并且可以包括位于第一层间介电层160上的第二层间介电层162。第一外围接触102和第一外围线104中的至少一个可以设置在第二层间介电层162中。第二层间介电层162可以包括氧化硅层、氮化硅层和/或氮氧化硅层。
第一布线部30可以设置在衬底100的第一器件区域R1上。第一存储器部10和第一外围电路部20可以设置在衬底100和第一布线部30之间。第一布线部30可以包括设置在电容器结构CAS和第二层间介电层162上的第一线图案210和第一线接触212。第一线图案210和第一线接触212可以设置在距离衬底100比电容器结构CAS的水平高度高的水平高度处。第一线图案210和第一线接触212可以设置在距离衬底100比电容器结构CAS的高度高的高度处。换言之，第一线图案210和第一线接触212可以比电容器结构CAS更远离衬底100。作为示例，第一线图案210和第一线接触212可以设置在电容器结构CAS的上方。
第一线图案210和第一线接触212可以将第一外围电路电连接到图3的第一存储单元MC1。第一外围晶体管PTR1可以通过对应的第一线接触212电连接到对应的第一线图案210。栅极结构GS可以通过对应的第一线接触212电连接到对应的第一线图案210，位线结构BLS可以通过对应的第一线接触212电连接到对应的第一线图案210。电容器结构CAS的顶电极200可以通过对应的第一线接触212电连接到对应的第一线图案210。
第二外围电路部40可以设置在衬底100的第二器件区域R2上。第二外围电路部40可以包括第二外围有源区域PACT2和位于第二外围有源区域PACT2上的第二外围晶体管PTR2。第二外围晶体管PTR2可以包括跨过第二外围有源区域PACT2延伸的第二外围栅电极PGE2、位于衬底100和第二外围栅电极PGE2之间的第二外围栅极介电图案PGI2、位于第二外围栅电极PGE2的顶表面上的第二外围栅极覆盖图案PCAP2、位于第二外围栅电极PGE2的侧表面上的第二外围栅极间隔物PGSP2以及在第二外围有源区域PACT2中的位于第二外围栅电极PGE2的相对的两侧的第二外围源极/漏极区域PSD2。
第一外围晶体管PTR1和第二外围晶体管PTR2可以设置在距离衬底100基本相同的水平高度处。第一外围晶体管PTR1和第二外围晶体管PTR2可以设置在距离衬底100基本相同的高度处。第一外围晶体管PTR1和第二外围晶体管PTR2可以在其结构、其材料和其形成方法中的一者或更多者方面是相同的。例如，在其结构、其材料和其形成方法中的一者或更多者方面，第一外围栅电极PGE1、第一外围栅极介电图案PGI1、第一外围栅极覆盖图案PCAP1、第一外围栅极间隔物PGSP1和第一外围源极/漏极区域PSD1可以分别与第二外围栅电极PGE2、第二外围栅极介电图案PGI2、第二外围栅极覆盖图案PCAP2、第二外围栅极间隔物PGSP2和第二外围源极/漏极区域PSD2相同。在本发明构思的示例性实施例中，第一外围栅电极PGE1、第一外围栅极介电图案PGI1、第一外围栅极覆盖图案PCAP1、第一外围栅极间隔物PGSP1和第一外围源极/漏极区域PSD1可以分别与第二外围栅电极PGE2、第二外围栅极介电图案PGI2、第二外围栅极覆盖图案PCAP2、第二外围栅极间隔物PGSP2和第二外围源极/漏极区域PSD2同时形成。
第二外围电路部40可以包括电连接到第二外围晶体管PTR2的第二外围接触106和第二外围线108。第二外围接触106和第二外围线108可以包括导电材料。第二外围晶体管PTR2、第二外围接触106和第二外围线108可以构成驱动图4的第二存储单元MC2的第二外围电路。
第一层间介电层160和第二层间介电层162可以延伸到衬底100的第二器件区域R2上，以覆盖第二外围晶体管PTR2。第二外围接触106和第二外围线108可以部分地穿过第一层间介电层160和第二层间介电层162，以电连接到第二外围晶体管PTR2。第二外围电路部40可以包括堆叠在第二外围晶体管PTR2上的第一层间介电层160和第二层间介电层162。第二存储器部60可以设置在衬底100的第二器件区域R2上，当在平面图中观察时，第二存储器部60可以设置在第一存储器部10的一个边侧上。第二存储器部60和第二外围电路部40可以并排地设置在衬底100的第二器件区域R2上。当在平面图中观察时，第二外围电路部40可以设置在第二存储器部60的至少一边侧上。第一层间介电层160和第二层间介电层162可以延伸到衬底100的第二器件区域R2上，以覆盖衬底100的顶表面。第一层间介电层160可以与衬底100的顶表面直接接触。第二存储器部60可以包括堆叠在衬底100的顶表面上的第一层间介电层160和第二层间介电层162。
第二存储器部60可以包括设置在第二层间介电层162上的第一导电线CL1和第二导电线CL2。第一导电线CL1可以沿着第二方向D2延伸，并且可以沿着第一方向D1布置。第二导电线CL2可以沿着与衬底100的顶表面垂直的方向与第一导电线CL1间隔开。第二导电线CL2可以沿着第一方向D1延伸，并且可以沿着第二方向D2布置。第二导电线CL2可以横跨第一导电线CL1。第一导电线CL1和第二导电线CL2可以包括金属(例如，铜、钨或铝)和/或金属氮化物(例如，氮化钽、氮化钛或氮化钨)。
第二存储器部60可以包括多个位于第一导电线CL1和第二导电线CL2之间的存储单元MC2。存储单元MC2可以对应于参照图4和图5讨论的第二存储单元MC2。存储单元MC2可以分别设置在第一导电线CL1和第二导电线CL2的交叉点处。存储单元MC2可以沿着第一方向D1和第二方向D2二维地布置。存储单元MC2可以构成存储单元堆叠件MCA。尽管为了便于描述仅示出了单个存储单元堆叠件MCA，但第二存储器部60可以包括在与衬底100的顶表面垂直的方向上堆叠的多个存储单元堆叠件MCA。在这种情况下，衬底100可以在其上设置有与存储单元堆叠件MCA以及第一导电线CL1和第二导电线CL2对应的重复堆叠的结构。
参照图8，每个存储单元MC2可以包括在对应的第一导电线CL1和对应的第二导电线CL2之间串联连接的可变电阻元件VR和选择元件SW。可变电阻元件VR可以设置在对应的第一导电线CL1和选择元件SW之间，但本发明构思不限于此。例如，选择元件SW可以设置在对应的第一导电线CL1和可变电阻元件VR之间。
可变电阻元件VR可以包括能够基于电阻变化来存储数据的材料。在本发明构思的示例性实施例中，可变电阻元件VR可以包括能够基于材料的温度在结晶态和非晶态之间可逆地改变其相态的材料。可变电阻元件VR可以包括Te和Se(例如，硫属元素)中的一种或更多种与Ge、Sb、Bi、Pb、Sn、Ag、As、S、Si、In、Ti、Ga、P、O和C中的一种或更多种相结合的化合物。例如，可变电阻元件VR可以包括GeSbTe、GeTeAs、SbTeSe、GeTe、SbTe、SeTeSn、GeTeSe、SbSeBi、GeBiTe、GeTeTi、InSe、GaTeSe和InSbTe中的一种或更多种。或者，可变电阻元件VR可以包括含Ge的层(例如，GeTe层)和不含Ge的层(例如，SbTe层)重复堆叠的超晶格结构。在本发明构思的示例性实施例中，可变电阻元件VR可以包括钙钛矿化合物和导电金属氧化物中的一种或更多种。例如，可变电阻元件VR可以包括氧化铌、氧化钛、氧化镍、氧化锆、氧化钒、PCMO((Pr,Ca)MnO3)、锶-钛氧化物、钡-锶-钛氧化物、锶-锆氧化物、钡-锆氧化物和钡-锶-锆氧化物中的一种或更多种。在本发明构思的示例性实施例中，可变电阻元件VR可以具有包括导电金属氧化物层和隧道绝缘层的双层结构或者包括第一导电金属氧化物层、隧道绝缘层和第二导电金属氧化物层的三层结构。在这种情况下，隧道绝缘层可以包括氧化铝、氧化铪或氧化硅。
选择元件SW可以包括展现出整流特性的二极管，例如硅二极管或氧化物二极管。在这种情况下，选择元件SW可以包括p-型Si和n-型Si结合在一起的硅二极管或者p-型NiOx和n-型TiOx、或p-型CuOx和n型TiOx结合在一起的氧化物二极管。在本发明构思的示例性实施例中，选择元件SW可以包括氧化物材料，例如ZnOx、MgOx和AlOx，该氧化物材料具有用于防止电流在比特定电压小的电压下流动的高阻态以及用于允许电流在比特定电压大的电压下流动的低阻态。在本发明构思的示例性实施例中，选择元件SW可以是展现出双向特性的双向阈值开关(OTS)器件。在这种情况下，选择元件SW可以包括基本上非晶的硫属元素化物材料。措辞“基本上非晶态”可以不排除存在局部晶粒边界或局部结晶部分。硫属元素化物材料可以包括Te和Se(例如，硫属元素)中的一种或更多种与Ge、Sb、Bi、Al、Pb、Sn、Ag、As、S、Si、In、Ti、Ga和P中的一种或更多种相结合的化合物。例如，硫属元素化物材料可以包括AsTe、AsSe、GeTe、SnTe、GeSe、SnTe、SnSe、ZnTe、AsTeSe、AsTeGe、AsSeGe、AsTeGeSe、AsSeGeSi、AsTeGeSi、AsTeGeS、AsTeGeSiIn、AsTeGeSiP、AsTeGeSiSbS、AsTeGeSiSbP、AsTeGeSeSb、AsTeGeSeSi、SeTeGeSi、GeSbTeSe、GeBiTeSe、GeAsSbSe、GeAsBiTe和GeAsBiSe中的一种或更多种。
每个存储单元MC2可以包括位于可变电阻元件VR和对应的第一导电线CL1之间的第一电极EP1、位于可变电阻元件VR和选择元件SW之间的第二电极EP2以及位于选择元件SW和对应的第二导电线CL2之间的第三电极EP3。第二电极EP2可以使可变电阻元件VR和选择元件SW彼此电连接，并且可以防止可变电阻元件VR和选择元件SW之间直接接触。可变电阻元件VR可以通过第一电极EP1电连接到对应的第一导电线CL1，选择元件SW可以通过第三电极EP3电连接到对应的第二导电线CL2。第一电极EP1可以是将可变电阻元件VR加热以改变可变电阻元件VR的相态的加热器电极。换言之，从第一电极EP1发出的热可以使可变电阻元件VR的相态改变。第一电极EP1可以包括电阻率比第一导电线CL1和第二导电线CL2的电阻率大的材料。第一至第三电极EP1、EP2和EP3中的每个可以包括W、Ti、Al、Cu、C、CN、TiN、TiAlN、TiSiN、TiCN、WN、CoSiN、WSiN、TaN、TaCN和TaSiN中的一种或更多种。
参照图7和图8，存储单元MC2可以设置在距离衬底100比电容器结构CAS的水平高度高的水平高度处。存储单元MC2可以设置在距离衬底100比电容器结构CAS的高度高的高度处。存储单元MC2的最下表面LS所在的高度可以与电容器结构CAS的最上表面CAS_U的高度相同或者高于电容器结构CAS的最上表面CAS_U的高度。每个存储单元MC2的最下表面LS可以对应于第一电极EP1的最下表面。每个存储单元MC2的可变电阻元件VR和选择元件SW可以设置在比电容器结构CAS的最上表面CAS_U的高度高的高度处。在本发明构思的示例性实施例中，可以在形成电容器结构CAS之后形成第一导电线CL1、第二导电线CL2和存储单元MC2。
返回参照图6A、图6B和图7，第二存储器部60可以包括设置在第二层间介电层162上并覆盖存储单元MC2的第三层间介电层164。第三层间介电层164可以覆盖第一导电线CL1和第二导电线CL2。第三层间介电层164可以包括氧化硅层、氮化硅层和/或氮氧化硅层。
第二布线部50可以设置在衬底100的第二器件区域R2上，第二存储器部60可以设置在衬底100和第二布线部50之间。第二布线部50可以包括设置在第三层间介电层164上的第二线图案220和第二线接触222。第二线图案220和第二线接触222可以将第二外围电路电连接到存储单元MC2(例如，图4的第二存储单元MC2)。第二外围晶体管PTR2可以通过对应的第二线接触222电连接到对应的第二线图案220。第一导电线CL1可以通过对应的第二线接触222电连接到对应的第二线图案220，第二导电线CL2可以通过对应的第二线接触222电连接到对应的第二线图案220。第二线图案220和第二线接触222可以在与衬底100的顶表面基本垂直的方向上设置在存储单元MC2的上方。
第二线图案220和第二线接触222可以设置在距离衬底100比电容器结构CAS的水平高度高的水平高度处。第二线图案220和第二线接触222可以设置在距离衬底100比电容器结构CAS的高度高的高度处。例如，最下面的第二线图案220的底表面220L所在的高度可以高于电容器结构CAS的最上表面CAS_U的高度。作为示例，第二线图案220可以设置为在与衬底100的顶表面垂直的方向上高于电容器结构CAS。在本发明构思的示例性实施例中，至少一个第二线图案220可以设置在距离衬底100与至少一个第一线图案210的高度相同的高度处。例如，最下面的第二线图案220可以设置在距离衬底100与至少一个第一线图案210的高度相同的高度处。在本发明构思的示例性实施例中，可以在形成电容器结构CAS之后形成第二线图案220和第二线接触222。至少一个第二线图案220和至少一个第二线接触222可以与至少一个第一线图案210和至少一个第一线接触212同时形成。第二布线部50可以包括设置在第三层间介电层164上并覆盖第二线图案220和第二线接触222的第四层间介电层166。第四层间介电层166可以包括氧化硅层、氮化硅层和/或氮氧化硅层。
图9是示出了根据本发明构思的示例性实施例的半导体装置内部的布置的剖视图。图10是根据本发明构思的示例性实施例的示出了图9的半导体装置的沿着图6A的I-I′线和II-II′线以及图6B的III-III′线和IV-IV′线截取的剖视图。与参照图1至图8讨论的半导体装置的组件相同的组件被赋予相同的附图标记，为了描述简洁起见，主要解释与图1至图8的半导体装置的不同之处。
参照图9，半导体装置1100可以包括衬底100，衬底100包括第一器件区域R1和第二器件区域R2。半导体装置1100可以包括设置在第一器件区域R1上的第一存储器部10、第一外围电路部20和第一布线部30。第一存储器部10、第一外围电路部20和第一布线部30可以与参照图1至图5所讨论的第一存储器部10、第一外围电路部20和第一布线部30基本相同。
半导体装置1100可以包括设置在第二器件区域R2上的第二存储器部60、第二外围电路部40和第二布线部50。在本发明构思的示例性实施例中，第二外围电路部40可以与第一存储器部10和第一外围电路部20并排地设置。当在平面图中观察时，第二存储器部60可以设置在第二外围电路部40的一个边侧上，并且与第一存储器部10横向地隔开。第二布线部50可以设置在衬底100和第二存储器部60之间。第二布线部50和第二外围电路部40可以并排地设置在衬底100上。除了上面提及的差异之外，第二存储器部60、第二外围电路部40和第二布线部50可以与参照图1至图5讨论的第二存储器部60、第二外围电路部40和第二布线部50基本相同。
参照图6A、图6B和图10，第一存储器部10、第一外围电路部20和第一布线部30可以设置在衬底100的第一器件区域R1上。第一存储器部10、第一外围电路部20和第一布线部30可以与参照图6A、图6B和图7讨论的第一存储器部10、第一外围电路部20和第一布线部30基本相同。
第二外围电路部40可以设置在衬底100的第二器件区域R2上。第二外围电路部40可以包括第二外围有源区域PACT2和位于第二外围有源区域PACT2上的第二外围晶体管PTR2。第二外围电路部40可以包括电连接到第二外围晶体管PTR2的第二外围接触106和第二外围线108。第二外围电路部40可以包括堆叠在第二外围晶体管PTR2上的第一层间介电层160和第二层间介电层162。第一层间介电层160和第二层间介电层162可以从衬底100的第一器件区域R1延伸到第二器件区域R2上，以覆盖第二外围晶体管PTR2。第二外围接触106和第二外围线108可以部分地穿过第一层间介电层160和第二层间介电层162，以电连接到第二外围晶体管PTR2。
第二布线部50可以设置在衬底100的第二器件区域R2上，并且可以设置在第二外围电路部40的一个边侧上。第二布线部50和第二外围电路部40可以并排地设置在衬底100的第二器件区域R2上。第一层间介电层160和第二层间介电层162可以延伸到衬底100的第二器件区域R2上，以覆盖衬底100的顶表面。第一层间介电层160可以与衬底100的顶表面直接接触。第二布线部50可以包括堆叠在衬底100的顶表面上的第一层间介电层160和第二层间介电层162。
第二布线部50可以包括设置在第二层间介电层162上的第二线图案220和第二线接触222。第二线图案220和第二线接触222可以设置在距离衬底100比电容器结构CAS的水平高度高的水平高度处。第二线图案220和第二线接触222可以设置在距离衬底100比电容器结构CAS的高度高的高度处。作为示例，第二线图案220可以设置为在与衬底100的顶表面垂直的方向上高于电容器结构CAS。在另一示例中，最下面的第二线图案220的底表面220L所在的高度可以与电容器结构CAS的最上表面CAS_U的高度相同或者高于电容器结构CAS的最上表面CAS_U的高度。在本发明构思的示例性实施例中，至少一个第二线图案220可以设置在距离衬底100与至少一个第一线图案210的高度相同的高度处。例如，最下面的第二线图案220可以设置在距离衬底100与最下面的第一线图案210的高度相同的高度处。在本发明构思的示例性实施例中，可以在形成电容器结构CAS之后形成第二线图案220和第二线接触222。至少一个第二线图案220和至少一个第二线接触222可以与至少一个第一线图案210和至少一个第一线接触212同时形成。第二布线部50可以包括设置在第二层间介电层162上并覆盖第二线图案220和第二线接触222的第三层间介电层164。
第二存储器部60可以设置在衬底100的第二器件区域R2上，第二布线部50可以设置在衬底100和第二存储器部60之间。当在平面图中观察时，第二外围电路部40可以设置在第二存储器部60的至少一个边侧上。第二存储器部60可以包括设置在第三层间介电层164上的第一导电线CL1和第二导电线CL2。第二存储器部60可以包括多个位于第一导电线CL1和第二导电线CL2之间的存储单元MC2。存储单元MC2可以分别设置在第一导电线CL1和第二导电线CL2的交叉点处。如参照图8所讨论的，每个存储单元MC2可以包括在对应的第一导电线CL1和对应的第二导电线CL2之间串联连接的可变电阻元件VR和选择元件SW。每个存储单元MC2可以包括位于可变电阻元件VR和对应的第一导电线CL1之间的第一电极EP1、位于可变电阻元件VR和选择元件SW之间的第二电极EP2以及位于选择元件SW和对应的第二导电线CL2之间的第三电极EP3。
存储单元MC2可以设置在距离衬底100比电容器结构CAS的水平高度高的水平高度处。存储单元MC2可以设置在距离衬底100比电容器结构CAS的高度高的高度处。存储单元MC2的最下表面LS可以设置在距离衬底100比电容器结构CAS的最上表面CAS_U的高度高的高度处。作为示例，存储单元MC2可以在与衬底100的顶表面基本垂直的方向上设置在第二线图案220和第二线接触222的上方。
每个存储单元MC2的最下表面LS可以对应于第一电极EP1的最下表面。每个存储单元MC2的可变电阻元件VR和选择元件SW可以设置在比电容器结构CAS的最上表面CAS_U的高度高的高度处。在本发明构思的示例性实施例中，可以在形成电容器结构CAS之后以及在形成第一线图案210和第一线接触212中的至少一个之后形成第一导电线CL1、第二导电线CL2和存储单元MC2。第二存储器部60可以包括设置在第三层间介电层164上并覆盖存储单元MC2的第四层间介电层166。第四层间介电层166可以覆盖第一导电线CL1和第二导电线CL2。
第二布线部50的第二线图案220和第二线接触222可以将第二外围电路电连接到存储单元MC2(例如，图4的第二存储单元MC2)。第二外围晶体管PTR2可以通过对应的第二线接触222电连接到对应的第二线图案220。第一导电线CL1可以通过对应的第二线接触222电连接到对应的第二线图案220，第二导电线CL2可以通过对应的第二线接触222电连接到对应的第二线图案220。除了上面提及的差异之外，第二外围电路部40、第二存储器部60和第二布线部50可以与参照图6A、图6B、图7和图8讨论的第二外围电路部40、第二存储器部60和第二布线部50基本相同。
图11是示出了根据本发明构思的示例性实施例的半导体装置内部的布置的剖视图。图12是根据本发明构思的示例性实施例的示出了图11的半导体装置的沿着图6A的I-I′线和II-II′线以及图6B的III-III′线和IV-IV′线截取的剖视图。与参照图1至图8讨论的半导体装置的组件相同的组件被赋予相同的附图标记，为了描述简洁起见，主要解释与图1至图8的半导体装置的不同之处。
参照图11，半导体装置1200可以包括衬底100，衬底100包括第一器件区域R1和第二器件区域R2。半导体装置1200可以包括设置在第一器件区域R1上的第一存储器部10、第一外围电路部20和第一布线部30。第一存储器部10、第一外围电路部20和第一布线部30可以与参照图1至图5讨论的第一存储器部10、第一外围电路部20和第一布线部30基本相同。
半导体装置1200可以包括设置在第二器件区域R2上的第二存储器部60、第二外围电路部40和第二布线部50。在本发明构思的示例性实施例中，第二外围电路部40可以与第一存储器部10和第一外围电路部20并排地设置。当在平面图中观察时，第二存储器部60可以设置在第二外围电路部40的一个边侧上并且与第一存储器部10横向地隔开。第二布线部50可以包括位于衬底100和第二存储器部60之间的下布线部50a，并且可以包括与下布线部50a间隔开的上布线部50b。上布线部50b和下布线部50a可以设置在第二存储器部60的相对的两侧上。下布线部50a可以与第二外围电路部40并排地设置。例如，下布线部50a可以与第二外围电路部40的下部相邻。上布线部50b可以与第二外围电路部40并排地设置。例如，上布线部50b可以与第二外围电路部40的上部相邻。除了上面提及的分开的布线部50之外，第二存储器部60、第二外围电路部40和第二布线部50可以与参照图1至图5讨论的第二存储器部60、第二外围电路部40和第二布线部50基本相同。
参照图6A、图6B和图12，第一存储器部10、第一外围电路部20和第一布线部30可以设置在衬底100的第一器件区域R1上。第一存储器部10、第一外围电路部20和第一布线部30可以与参照图6A、图6B和图7讨论的第一存储器部10、第一外围电路部20和第一布线部30基本相同。
第二外围电路部40可以设置在衬底100的第二器件区域R2上。第二外围电路部40可以包括第二外围有源区域PACT2和位于第二外围有源区域PACT2上的第二外围晶体管PTR2。第二外围电路部40可以包括电连接到第二外围晶体管PTR2的第二外围接触106和第二外围线108。第二外围电路部40可以包括堆叠在第二外围晶体管PTR2上的第一层间介电层160和第二层间介电层162。第一层间介电层160和第二层间介电层162可以从衬底100的第一器件区域R1延伸到第二器件区域R2上，以覆盖第二外围晶体管PTR2。第二外围接触106和第二外围线108可以部分地穿过第一层间介电层160和第二层间介电层162，以与第二外围晶体管PTR2电连接。
下布线部50a可以设置在衬底100的第二器件区域R2上，并且可以设置在第二外围电路部40的一个边侧上。下布线部50a和第二外围电路部40可以并排地设置在衬底100的第二器件区域R2上。第一层间介电层160和第二层间介电层162可以延伸到衬底100的第二器件区域R2上，以覆盖衬底100的顶表面。第一层间介电层160可以与衬底100的顶表面直接接触。下布线部50a可以包括堆叠在衬底100的顶表面上的第一层间介电层160和第二层间介电层162。
下布线部50a可以包括设置在第二层间介电层162上的下线图案220a和下线接触222a。下线图案220a和下线接触222a可以设置在距离衬底100比电容器结构CAS的水平高度高的水平高度处。下线图案220a和下线接触222a可以距离衬底100设置在比电容器结构CAS的高度高的高度处。例如，下线图案220a可以设置为在与衬底100的顶表面垂直的方向上高于电容器结构CAS。作为另一示例，最下面的下线图案220a的底表面220L所在的高度可以与电容器结构CAS的最上表面CAS_U的高度相同或者高于电容器结构CAS的最上表面CAS_U的高度。在本发明构思的示例性实施例中，至少一个下线图案220a可以设置在距离衬底100与至少一个第一线图案210的高度相同的高度处。例如，最下面的下线图案220a可以设置在距离衬底100与最下面的第一线图案210的高度相同的高度处。在本发明构思的示例性实施例中，可以在形成电容器结构CAS之后形成下线图案220a和下线接触222a。至少一个下线图案220a和至少一个下线接触222a可以与至少一个第一线图案210和至少一个第一线接触212同时形成。下布线部50a可以包括设置在第二层间介电层162上并覆盖下线图案220a和下线接触222a的第三层间介电层164。
第二存储器部60可以设置在衬底100的第二器件区域R2上，下布线部50a可以设置在衬底100和第二存储器部60之间。当在平面图中观察时，第二外围电路部40可以设置在第二存储器部60的至少一个边侧上。第二存储器部60可以包括设置在第三层间介电层164上的第一导电线CL1和第二导电线CL2。第二存储器部60可以包括多个位于第一导电线CL1和第二导电线CL2之间的存储单元MC2。存储单元MC2可以分别设置在第一导电线CL1和第二导电线CL2的交叉点处。如参照图8所讨论的，每个存储单元MC2可以包括在对应的第一导电线CL1和对应的第二导电线CL2之间串联连接的可变电阻元件VR和选择元件SW。每个存储单元MC2可以包括位于可变电阻元件VR和对应的第一导电线CL1之间的第一电极EP1、位于可变电阻元件VR和选择元件SW之间的第二电极EP2以及位于选择元件SW和对应的第二导电线CL2之间的第三电极EP3。
存储单元MC2可以设置在距离衬底100比电容器结构CAS的水平高度高的水平高度处。存储单元MC2可以设置在距离衬底100比电容器结构CAS的高度高的高度处。例如，存储单元MC2可以设置在下布线部50a的上方。存储单元MC2的最下表面LS所在的高度可以高于电容器结构CAS的最上表面CAS_U的高度。每个存储单元MC2的最下表面LS可以对应于第一电极EP1的最下表面。每个存储单元MC2的可变电阻元件VR和选择元件SW可以设置在比电容器结构CAS的最上表面CAS_U的高度高的高度处。在本发明构思的示例性实施例中，可以在形成电容器结构CAS之后以及在形成第一线图案210和第一线接触212中的至少一个之后形成第一导电线CL1、第二导电线CL2和存储单元MC2。第二存储器部60可以包括设置在第三层间介电层164上并覆盖存储单元MC2的第四层间介电层166。第四层间介电层166可以覆盖第一导电线CL1和第二导电线CL2。
上布线部50b可以设置在衬底100的第二器件区域R2上。下布线部50a和第二存储器部60可以设置在衬底100和上布线部50b之间。上布线部50b可以包括设置在第四层间介电层166上的上线图案220b和上线接触。上线图案220b和上线接触可以设置在距离衬底100比电容器结构CAS的水平高度高的水平高度处。上线图案220b和上线接触可以设置在距离衬底100比电容器结构CAS的高度高的高度处。换言之，上线图案220b和上线接触可以设置在第二存储器部60的上方。在本发明构思的示例性实施例中，可以在形成电容器结构CAS之后以及在形成第一线图案210和第一线接触212中的至少一个之后形成上线图案220b和上线接触。至少一个上线图案220b和至少一个上线接触可以与至少一个第一线图案210和至少一个第一线接触212同时形成。上布线部50b可以包括设置在第四层间介电层166上并覆盖上线图案220b和上线接触的第五层间介电层168。第五层间介电层168可以包括氧化硅层、氮化硅层和/或氮氧化硅层。
下布线部50a和上布线部50b可以对应于图11的第二布线部50。下线图案220a和上线图案220b可以对应于第二布线部50的第二线图案220，下线接触222a和上线接触可以对应于第二布线部50的第二线接触222。下线图案220a、下线接触222a、上线图案220b和上线接触可以将第二存储器部60的存储单元MC2电连接到第二外围电路部40的第二外围电路。第二外围晶体管PTR2可以通过对应的下线接触222a电连接到对应的下线图案220a。第二外围晶体管PTR2可以通过对应的上线接触电连接到对应的上线图案。第一导电线CL1可以通过对应的下线接触222a电连接到对应的下线图案220a。第一导电线CL1可以通过对应的上线接触电连接到对应的上线图案。第二导电线CL2可以通过对应的下线接触222a电连接到对应的下线图案220a。第二导电线CL2可以通过对应的上线接触电连接到对应的上线图案。
根据本发明构思的示例性实施例，第一存储器部10和第一外围电路部20可以并排地设置在衬底100的第一器件区域R1上。第二存储器部60和第二外围电路部40可以设置在衬底100的第二器件区域R2上，当在平面图中观察时，第二外围电路部40可以设置在第二存储器部60的至少一个边侧上。第二外围电路部40的第二外围晶体管PTR2可以设置在与第一外围电路部20的第一外围晶体管PTR1的高度相同的高度处。另外，第二存储器部60的存储单元MC2可以设置在比第一存储器部10的电容器结构CAS的高度高的高度处。另外，第二布线部50可以设置在衬底100的第二器件区域R2上，第二布线部50的第二线图案220和第二线接触222可以设置在比第一存储器部10的电容器结构CAS的高度高的高度处。这样，具有不同操作特性的第一存储器部10和第二存储器部60可以设置在单个衬底100上。因此，可以提供高集成的半导体装置。
尽管已经参照本发明构思的示例性实施例描述了本发明构思，但本领域普通技术人员将理解的是，在不脱离本发明构思的精神和范围的情况下，可以对本发明构思进行形式和细节方面的改变。

Claims (24)

1.一种半导体装置，所述半导体装置包括：
彼此紧挨着地设置在衬底上的第一存储器部、第一外围电路部和第二外围电路部；以及
与所述第一存储器部横向地隔开的第二存储器部，所述第二外围电路部和所述第二存储器部彼此紧挨着地设置在所述衬底上，其中，
所述第一存储器部包括多个第一存储单元，每个所述第一存储单元包括单元晶体管和连接到所述单元晶体管的电容器，
所述第二存储器部包括多个第二存储单元，每个所述第二存储单元包括彼此串联连接的可变电阻元件和选择元件，
其中，所述第二存储单元距离所述衬底比每个所述电容器高。
2.根据权利要求1所述的半导体装置，其中，每个所述第二存储单元的可变电阻元件和选择元件距离所述衬底比每个所述电容器高。
3.根据权利要求2所述的半导体装置，其中，所述第二存储器部还包括多条第一导电线和多条与所述第一导电线交叉的第二导电线，
其中，所述第二存储单元设置在所述第一导电线和所述第二导电线之间。
4.根据权利要求2所述的半导体装置，其中，
所述可变电阻元件包括能够在结晶态和非晶态之间发生相变的材料，并且
所述选择元件包括非晶的硫属元素化物材料。
5.根据权利要求1所述的半导体装置，其中，每个所述电容器包括：
第一电极，连接到其对应的单元晶体管的端子；
第二电极，覆盖所述第一电极；以及
介电层，位于所述第一电极和所述第二电极之间。
6.根据权利要求1所述的半导体装置，所述半导体装置还包括：
第一布线部，位于所述第一存储器部上并包括多个第一线图案；以及
第二布线部，位于所述第二存储器部上并包括多个第二线图案，
其中，所述第一线图案和所述第二线图案距离所述衬底比每个所述电容器高。
7.根据权利要求6所述的半导体装置，其中，至少一个所述第二线图案距离所述衬底比至少一个所述第一线图案高。
8.根据权利要求6所述的半导体装置，其中，至少一个所述第二线图案距离所述衬底比至少一个所述第二存储单元高。
9.根据权利要求1所述的半导体装置，其中，
所述第一外围电路部包括第一外围晶体管，并且
所述第二外围电路部包括第二外围晶体管，
其中，所述第一外围晶体管和所述第二外围晶体管设置在距离所述衬底相同的高度处。
10.根据权利要求9所述的半导体装置，其中，
所述第一外围晶体管驱动至少一个所述第一存储单元，并且
所述第二外围晶体管驱动至少一个所述第二存储单元。
11.一种半导体装置，所述半导体装置包括：
包括第一器件区域和第二器件区域的衬底；
位于所述第一器件区域上的第一存储器部；以及
位于所述第二器件区域上并与所述第一存储器部横向地隔开的第二存储器部，其中，
所述第一存储器部包括电容器结构，并且
所述第二存储器部包括：
多个布置在所述衬底上的可变电阻元件；以及
多个串联连接到对应的可变电阻元件的选择元件，
其中，所述可变电阻元件和所述选择元件距离所述衬底比所述电容器结构高。
12.根据权利要求11所述的半导体装置，其中，所述电容器结构包括：
多个第一电极；
覆盖所述第一电极的第二电极；以及
位于所述第二电极和每个所述第一电极之间的介电层。
13.根据权利要求11所述的半导体装置，其中，所述第二存储器部还包括多条第一导电线和多条与所述第一导电线交叉的第二导电线，
其中，在对应的一条第一导电线和对应的一条第二导电线之间，每个所述可变电阻元件与对应的选择元件串联连接。
14.根据权利要求13所述的半导体装置，其中，每个所述可变电阻元件与每个所述选择元件构成相变随机存取存储单元。
15.根据权利要求11所述的半导体装置，所述半导体装置还包括：
位于所述第一器件区域上的第一外围电路部，所述第一外围电路部包括第一外围晶体管；以及
位于所述第二器件区域上的第二外围电路部，所述第二外围电路部包括第二外围晶体管，
其中，所述第一外围晶体管和所述第二外围晶体管设置在距离所述衬底相同的高度处。
16.根据权利要求15所述的半导体装置，所述半导体装置还包括位于所述第一器件区域上的第一布线部和位于所述第二器件区域上的第二布线部，所述第一布线部和所述第二布线部分别包括多条第一线图案和多条第二线图案，
其中，所述第一布线部的所述第一线图案以及所述第二布线部的所述第二线图案距离所述衬底比所述电容器结构高。
17.根据权利要求16所述的半导体装置，其中，至少一个所述第二线图案距离所述衬底比至少一个所述可变电阻元件和至少一个所述选择元件高。
18.根据权利要求16所述的半导体装置，其中，
所述第一外围晶体管电连接到对应的一个所述第一线图案，并且
所述第二外围晶体管电连接到对应的一个所述第二线图案。
19.根据权利要求16所述的半导体装置，其中，
所述第一存储器部设置在所述衬底和所述第一布线部之间，并且
所述第二存储器部设置在所述衬底和所述第二布线部之间。
20.根据权利要求11所述的半导体装置，其中，
每个所述可变电阻元件包括能够在结晶态和非晶态之间发生相变的材料，并且
每个所述选择元件包括非晶的硫属元素化物材料。
21.一种半导体装置，所述半导体装置包括：
衬底；
沿第一方向彼此紧挨着地设置在所述衬底上的第一存储器部和第一外围电路部；
设置在所述第一存储器部和所述第一外围电路部上的第一布线部；以及
沿所述第一方向彼此紧挨着地设置在所述衬底上的第二外围电路部和第二存储器部；
在与所述第一方向基本垂直的第二方向上设置在所述第二存储器部上方的第二布线部。
22.根据权利要求21所述的半导体装置，其中，所述第一外围电路部的第一外围晶体管和所述第二外围电路部的第二外围晶体管相对于所述衬底设置在相同的高度处。
23.根据权利要求21所述的半导体装置，其中，所述第二存储器部的存储单元距离所述衬底比所述第一存储器部的电容器高。
24.根据权利要求21所述的半导体装置，其中，所述第二布线部的线图案和线接触距离所述衬底比所述第一存储器部的电容器高。
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