KR20080008288A - 단차형 프로그래밍 특성을 갖는 상 변화 메모리 셀 - Google Patents

단차형 프로그래밍 특성을 갖는 상 변화 메모리 셀 Download PDF

Info

Publication number
KR20080008288A
KR20080008288A KR1020070071876A KR20070071876A KR20080008288A KR 20080008288 A KR20080008288 A KR 20080008288A KR 1020070071876 A KR1020070071876 A KR 1020070071876A KR 20070071876 A KR20070071876 A KR 20070071876A KR 20080008288 A KR20080008288 A KR 20080008288A
Authority
KR
South Korea
Prior art keywords
phase change
electrode
material layer
spacer
memory cell
Prior art date
Application number
KR1020070071876A
Other languages
English (en)
Inventor
토마스 하프
얀 보리스 필립
Original Assignee
키몬다 노스 아메리카 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 키몬다 노스 아메리카 코포레이션 filed Critical 키몬다 노스 아메리카 코포레이션
Publication of KR20080008288A publication Critical patent/KR20080008288A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5678—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using amorphous/crystalline phase transition storage elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Patterning of the switching material
    • H10N70/063—Patterning of the switching material by etching of pre-deposited switching material layers, e.g. lithography
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Patterning of the switching material
    • H10N70/066—Patterning of the switching material by filling of openings, e.g. damascene method
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8825—Selenides, e.g. GeSe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/884—Other compounds of groups 13-15, e.g. elemental or compound semiconductors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0078—Write using current through the cell

Abstract

메모리 셀은 제 1 전극, 제 2 전극, 및 상기 제 1 전극과 제 2 전극 사이의 상 변화 물질을 포함한다. 상기 상 변화 물질은 단차형 프로그래밍 특성을 갖는다. 상기 제 1 전극, 상기 제 2 전극, 및 상기 상 변화 물질은 비아 또는 트렌치 메모리 셀을 형성한다.

Description

단차형 프로그래밍 특성을 갖는 상 변화 메모리 셀{PHASE CHANGE MEMORY CELL HAVING STEP-LIKE PROGRAMMING CHARACTERISTIC}
본 특허 출원서는 본 출원서와 동일한 날짜에 함께 출원되고 본 명세서에서 모두 인용 참조되는 "PHASE CHANGE MEMORY CELL HAVING A STEP-LIKE PROGRAMMING CHARACTERISTIC"이라는 제목의 미국 특허 출원 일련번호 ##/###,###, 대리인 사건 번호(Attorney Docket Number) I331.302.101, 및 "PHASE CHANGE MEMORY CELL HAVING A STEP-LIKE PROGRAMMING CHARACTERISTIC"이라는 제목의 미국 특허 출원 일련번호 ##/###,###, 대리인 사건 번호 I331.303.101에 관한 것이다.
비-휘발성 메모리의 일 형태는 저항성 메모리이다. 저항성 메모리는 1 이상의 데이터 비트를 저장하기 위해 메모리 요소의 저항값을 이용한다. 예를 들어, 높은 저항값을 갖도록 프로그램된 메모리 요소는 로직(logic) "1" 데이터 비트 값을 나타낼 수 있으며, 낮은 저항값을 갖도록 프로그램된 메모리 요소는 로직 "0" 데이터 비트 값을 나타낼 수 있다. 메모리 요소의 저항값은 메모리 요소에 전압 펄스 또는 전류 펄스를 인가함으로써 전기적으로 스위칭된다. 저항성 메모리의 일 형태는 상 변화 메모리이다. 상 변화 메모리는 저항성 메모리 요소용 상 변화 물질을 이용한다.
상 변화 메모리는 2 이상의 상이한 상태를 나타내는 상 변화 물질에 기초한다. 상 변화 물질은 데이터 비트들을 저장하기 위해 메모리 셀 내에 사용될 수 있다. 상 변화 물질의 상태는 비정질(amorphous) 및 결정질(crystalline) 상태라고도 언급될 수 있다. 일반적으로는 비정질 상태가 결정질 상태보다 더 높은 저항률(resistivity)을 나타내기 때문에, 상기의 상태들은 구별될 수 있다. 일반적으로, 비정질 상태는 더 무질서한(disordered) 원자 구조를 수반하는 한편, 결정질 상태는 더 질서있는 격자(ordered lattice)를 수반한다. 몇몇 상 변화 물질은 1 이상의 결정질 상태, 예를 들어 면심입방(face-centered cubic: FCC) 상태 및 육방밀집(hexagonal closest packing: HCP) 상태를 나타낸다. 이들 두 결정질 상태는 상이한 저항률을 가지며, 데이터 비트들을 저장하는데 사용될 수 있다. 다음의 설명에서, 비정질 상태는 일반적으로 더 높은 저항률을 갖는 상태를 언급하고, 결정질 상태는 일반적으로 더 낮은 저항률을 갖는 상태를 언급한다.
상 변화 물질의 상 변화는 가역적으로(reversibly) 유도될 수 있다. 이러한 방식으로 메모리는 온도 변화에 응답하여 비정질 상태로부터 결정질 상태로, 또한 결정질 상태로부터 비정질 상태로 변화될 수 있다. 상 변화 물질에 대한 온도 변화는 상 변화 물질을 통해 전류를 구동시키거나, 또는 상 변화 물질에 인접한 저항성 히터를 통해 전류를 구동시킴으로써 달성될 수 있다. 이들 두 방법을 이용하여, 상 변화 물질의 제어가능한 가열은 상 변화 물질 내에서의 제어가능한 상 변화를 유도한다.
상 변화 물질로 만들어진 복수의 메모리 셀을 갖는 메모리 어레이를 포함하는 상 변화 메모리는 상 변화 물질의 메모리 상태들을 이용하여 데이터를 저장하도록 프로그램될 수 있다. 이러한 상 변화 메모리 디바이스에서 데이터를 판독하고 기록하는 한가지 방법은 상 변화 물질에 인가되는 전류 및/또는 전압 펄스를 제어하는 것이다. 전류 및/또는 전압의 레벨은 일반적으로 각각의 메모리 셀 내의 상 변화 물질 내에 유도된 온도에 대응한다.
고 밀도 상 변화 메모리들을 달성하기 위하여, 상 변화 메모리 셀은 다수의 데이터 비트를 저장할 수 있다. 상 변화 메모리 셀 내의 멀티-비트(multi-bit) 저장은 중간 저항값들 또는 상태들을 갖도록 상 변화 물질을 프로그램함으로써 달성될 수 있다. 상 변화 메모리 셀이 3 개의 상이한 저항 레벨들 중 하나의 저항 레벨로 프로그램된 경우, 셀당 1.5 개의 데이터 비트가 저장될 수 있다. 상 변화 메모리 셀이 4 개의 상이한 저항 레벨들 중 하나의 저항 레벨로 프로그램된 경우, 셀당 2 개의 데이터 비트가 저장될 수 있으며, 계속 이러한 규칙을 따라 데이터 비트가 저장될 수 있다. 간명함을 위해, 본 명세서의 설명에서는 4 개의 상이한 저항 레벨들 또는 상태들, 및 셀당 2 개의 데이터 비트에 실질적으로 중점을 둔다. 하지만, 이는 예시적인 목적들을 위해서일 뿐이며, 본 발명의 범위를 제한하려는 것이 아니다. 원칙적으로, 3 이상의 상태들을 저장할 수 있다.
상 변화 메모리 셀을 중간 저항값으로 프로그램하기 위하여, 비정질 물질과 공존하는 결정질 물질의 양 및 이에 따른 셀 저항은 적절한 기록 전략(write strategy)을 통해 제어된다. 상 변화 메모리 셀의 신뢰성 있고 반복가능한 프로그 래밍은 실질적으로 유사한 프로그래밍 조건들이 실질적으로 유사한 저항값들을 유도할 것을 요구한다. 하지만, 통상적인 상 변화 메모리 셀들에 인가된 실질적으로 동일한 전류 및/또는 전압 펄스들을 포함하는 실질적으로 유사한 프로그래밍 조건들은 제조 변동(fabrication fluctuation)들, 전기 잡음(electrical noise)들, 온도 변동들, 또는 다른 일시적인 변동들로 인해 상이한 저항값들을 초래할 수 있다.
이러한 이유들과 또 다른 이유들로 본 발명이 요구된다.
본 발명의 일 실시예는 메모리 셀을 제공한다. 상기 메모리 셀은 제 1 전극, 제 2 전극, 및 상기 제 1 전극과 제 2 전극 사이의 상 변화 물질을 포함한다. 상기 상 변화 물질은 단차형 프로그래밍 특성을 갖는다. 상기 제 1 전극, 상기 제 2 전극, 및 상기 상 변화 물질은 비아(via) 또는 트렌치(trench) 메모리 셀을 형성한다.
다음의 상세한 설명에서는 본 명세서의 일부분을 형성하며, 본 발명이 실행될 수 있는 특정 실시예들이 예시의 방식으로 도시된 첨부한 도면들을 참조한다. 이와 관련하여, "최상부(top)", "저부(bottom)", "전방(front)", "후방(back)", "선두(leading)", "후미(trailing)" 등과 같은 지향성 용어는 설명되는 도면(들)의 방위를 참조하여 사용된다. 본 발명의 실시예들의 구성요소들은 다수의 상이한 방위들로 위치될 수 있으므로, 상기 지향성 용어는 예시의 목적으로 사용되며 제한하려는 것이 아니다. 다른 실시예들이 사용될 수 있으며, 본 발명의 범위를 벗어나지 않고 구조적 또는 논리적 변형들이 행해질 수 있음을 이해하여야 한다. 그러므로, 다음의 상세한 설명은 제한하려는 취지가 아니며, 본 발명의 범위는 첨부된 청구항들에 의해 한정된다.
도 1a는 메모리 디바이스(100)의 일 실시예를 예시하는 블록도이다. 메모리 디바이스(100)는 기록 회로(102), 분배 회로(104), 메모리 셀들(106a, 106b, 106c 및 106d), 감지 회로(108) 및 제어기(118)를 포함한다. 각각의 메모리 셀들(106a 내지 106d)은 메모리 셀 내의 상 변화 물질의 비정질 및 결정질 상태들에 기초하여 데이터를 저장하는 상 변화 메모리 셀이다. 또한, 각각의 메모리 셀들(106a 내지 106d)은 중간 저항값들을 갖도록 상 변화 물질을 프로그램함으로써 2 이상의 상태들로 프로그램될 수 있다. 메모리 셀들(106a 내지 106d) 중 하나의 메모리 셀을 중간 저항값으로 프로그램하기 위하여, 비정질 물질과 공존하는 결정질 물질의 양 - 및 이에 따른 셀 저항은 적절한 기록 전략을 따라 제어기(118)에 의해 제어된다.
본 명세서에서 사용되는 바와 같이, "전기적으로 커플링된"이라는 용어는 요소들이 서로 직접적으로 커플링되어야 한다는 것을 의미하는 것은 아니며, "전기적으로 커플링된" 요소들 사이에 개재 요소(intervening element)들이 제공될 수 있다.
기록 회로(102)는 신호 경로(110)를 통해 분배 회로(104)에 전기적으로 커플링된다. 분배 회로(104)는 신호 경로들(112a 내지 112d)을 통해 각각의 메모리 셀들(106a 내지 106d)에 전기적으로 커플링된다. 분배 회로(104)는 신호 경로(112a)를 통해 메모리 셀(106a)에 전기적으로 커플링된다. 분배 회로(104)는 신호 경로(112b)를 통해 메모리 셀(106b)에 전기적으로 커플링된다. 분배 회로(104)는 신호 경로(112c)를 통해 메모리 셀(106c)에 전기적으로 커플링된다. 분배 회로(104)는 신호 경로(112d)를 통해 메모리 셀(106d)에 전기적으로 커플링된다. 또한, 분배 회로(104)는 신호 경로(114)를 통해 감지 회로(108)에 전기적으로 커플링되며, 감지 회로(108)는 신호 경로(116)를 통해 제어기(118)에 전기적으로 커플링된다. 또한, 제어기(118)는 신호 경로(120)를 통해 기록 회로(102)에 전기적으로 커플링된 다.
각각의 메모리 셀들(106a 내지 106d)은 온도 변화의 영향 하에서 비정질 상태로부터 결정질 상태로, 또는 결정질 상태로부터 비정질 상태로 변화될 수 있는 상 변화 물질을 포함한다. 이에 따라, 메모리 셀들(106a 내지 106d) 중 하나의 메모리 셀의 상 변화 물질 내의 비정질 물질과 공존하는 결정질 상 변화 물질의 양은 메모리 디바이스(100) 내에 데이터를 저장하는 2 이상의 상태들을 정의한다. 메모리 셀들(106a 내지 106d)은 멀티-비트 데이터 저장을 용이하게 하기 위하여 단차형 프로그래밍 특성을 갖는다.
일 실시예에서, 각각의 메모리 셀(106a 내지 106d)의 상 변화 물질은 단차형 패턴을 형성하여 단차형 프로그래밍 특성을 달성한다. 단차형 패턴은 상이한 단면폭을 갖는 복수의 상 변화 물질 부분을 포함한다. 상기 패턴 내의 각각의 연속한 단차는 다양한(varing) 높이들의, 증가된 또는 감소된 개수의 스페이서(spacer)들 또는 스페이서 쌍들에 의해 둘러싸이며, 상기 스페이서들 또는 스페이서 쌍들은 상 변화 물질의 단차형 패턴과 접촉하고 상기 패턴을 정의하는 단차형 패턴을 형성한다. 일 실시예에서, 스페이서들 또는 스페이서 쌍들은 둘러싼 절연 물질과 동일한 열 전도도의 스페이서 물질을 포함한다.
상 변화 물질의 단차형 패턴에 전류가 인가되면, 각각의 단차를 통하는 전류 밀도가 변화된다. 가장 좁은 단면을 갖는 단차는 가장 높은 전류 밀도를 제공하며, 가장 넓은 단면을 갖는 단차는 가장 낮은 전류 밀도를 제공한다. 가장 높은 전류 밀도를 갖는 단차는 상기 단차 또는 단차들이 더 낮은 전류 밀도들을 제공하기 이 전에, 비정질 상태로부터 결정질 상태로, 또는 결정질 상태로부터 비정질 상태로 전이(transition)된다. 가장 높은 전류 밀도를 갖는 단차는 상 변화 물질 내에 유도된 온도가 가장 높은 전류 밀도를 제공하는 단차 내에서 더 크기 때문에 먼저 전이된다. 더 높은 전류가 상기 셀을 통해 전달되는 경우, 그 다음의 가장 좁은 단차가 상태들을 전이시킨다. 이러한 방식으로, 특정 저항값을 신뢰성 있고 반복가능하게 제공하도록 단차형 패턴 내에 상 변화 물질의 선택된 개수의 단차들이 프로그램된다.
또 다른 실시예에서, 스페이서들 또는 스페이서 쌍들은 둘러싼 절연 물질과 상이한 열 전도도를 갖는 낮은-k 물질과 같은 스페이서 물질을 포함함에 따라, 상이한 단면들을 갖는 단차들 간의 열적 환경을 변화시킨다. 단차형 패턴 내의 단차들 간의 열적 환경을 변화시킴으로써, 각각의 단차 내에 유도된 온도가 더욱 제어됨에 따라, 특정 저항값을 신뢰성 있고 반복가능하게 제공하도록 단차형 패턴 내의 상 변화 물질의 선택된 개수의 단차들이 프로그램된다.
또 다른 실시예에서, 2 이상의 스페이서들 또는 스페이서 쌍들은 상이한 스페이서 물질들을 포함한다. 상기 2 이상의 스페이서 쌍들은 상이한 열 전도도를 갖는다. 단차형 패턴 내의 단차들 간의 열적 환경을 변화시킴으로써, 각각의 단차 내에 유도된 온도가 더욱 제어됨에 따라, 특정 저항값을 신뢰성 있고 반복가능하게 제공하도록 단차형 패턴 내의 상 변화 물질의 선택된 개수의 단차들이 프로그램된다.
또 다른 실시예에서, 단차형 패턴의 2 이상의 상 변화 물질 단차들은 상이한 상 변화 물질들을 포함한다. 상기 2 이상의 상 변화 물질들은 상이한 결정화 온도를 갖는다. 단차형 패턴 내의 단차들 간의 결정화 온도를 변화시킴으로써, 각각의 단차의 전이가 더욱 제어되어, 특정 저항값을 신뢰성 있고 반복가능하게 제공하도록 단차형 패턴 내의 상 변화 물질의 선택된 개수의 단차들이 프로그램된다. 다른 실시예들에서는 단차형 프로그래밍 특성을 달성하고 다수의 상태들의 신뢰성 있는 프로그래밍을 용이하게 하기 위하여, 단차형 패턴, 스페이서 물질들의 변화, 및 상 변화 물질들의 변화가 여하한의 적절한 조합으로 조합될 수 있다.
비정질 상태에서, 상 변화 물질은 결정질 상태에서보다 훨씬 더 높은 저항률을 나타낸다. 그러므로, 상 변화 물질의 비정질 및 결정질 프랙션(fraction)들을 제어함으로써, 메모리 셀들(106a 내지 106d)의 2 이상의 상태들은 그들의 전기 저항률이 상이하다. 일 실시예에서, 2 이상의 상태들은 3 개의 상태들을 포함하고, 트리너리 시스템(trinary system)이 사용되며, 여기서 3 개의 상태들은 "0", "1" 및 "2"의 할당된 비트 값들이다. 또 다른 실시예에서, 2 이상의 상태들은 "00", "01", "10" 및 "11"과 같은 할당된 멀티-비트 값들인 4 개의 상태들이다. 다른 실시예들에서, 2 이상의 상태들은 메모리 셀의 상 변화 물질에서의 여하한의 적절한 개수의 상태들일 수 있다.
제어기(118)는 기록 회로(102) 및 감지 회로(108)의 동작을 제어한다. 제어기(118)는 마이크로프로세서, 마이크로제어기, 또는 기록 회로(102) 및 감지 회로(108)의 동작을 제어하는 다른 적절한 논리 회로를 포함한다. 제어기(118)는 메모리 셀들(106a 내지 106d)의 저항 상태들을 설정하기 위해 기록 회로(102)를 제어 한다. 제어기(118)는 메모리 셀들(106a 내지 106d)의 저항 상태들을 판독하기 위해 감지 회로(108)를 제어한다.
일 실시예에서, 기록 회로(102)는 신호 경로(110)를 통해 분배 회로(104)에 전압 펄스들을 제공하고, 분배 회로(104)는 신호 경로들(112a 내지 112d)을 통해 메모리 셀들(106a 내지 106d)에 전압 펄스들을 제어가능하게 지향시킨다. 일 실시예에서, 분배 회로(104)는 각각의 메모리 셀들(106a 내지 106d)에 전압 펄스들을 제어가능하게 지향시키는 복수의 트랜지스터들을 포함한다. 다른 실시예들에서, 기록 회로(102)는 신호 경로(110)를 통해 분배 회로(104)에 전류 펄스들을 제공하고, 분배 회로(104)는 신호 경로들(112a 내지 112d)을 통해 메모리 셀들(106a 내지 106d)에 전류 펄스들을 제어가능하게 지향시킨다.
감지 회로(108)는 신호 경로(114)를 통해 메모리 셀들(106a 내지 106d)의 2 이상의 상태들을 각각 판독한다. 분배 회로(104)는 신호 경로들(112a 내지 112d)을 통해 감지 회로(108)와 메모리 셀들(106a 내지 106d) 사이로 판독 신호들을 제어가능하게 지향시킨다. 일 실시예에서, 분배 회로(104)는 감지 회로(108)와 메모리 셀들(106a 내지 106d) 사이로 판독 신호들을 제어가능하게 지향시키는 복수의 트랜지스터들을 포함한다. 일 실시예에서, 메모리 셀들(106a 내지 106d) 중 하나의 메모리 셀의 저항 상태를 판독하기 위하여, 감지 회로(108)는 메모리 셀들(106a 내지 106d) 중 하나의 메모리 셀을 통해 흐르는 전류를 제공하고, 감지 회로(108)는 메모리 셀들(106a 내지 106d) 중 그 하나의 메모리 셀에 걸친 전압을 판독한다. 일 실시예에서, 감지 회로(108)는 메모리 셀들(106a 내지 106d) 중 하나의 메모리 셀 에 걸친 전압을 제공하고, 메모리 셀들(106a 내지 106d) 중 그 하나의 메모리 셀을 통해 흐르는 전류를 판독한다. 일 실시예에서, 기록 회로(102)는 메모리 셀들(106a 내지 106d) 중 하나의 메모리 셀에 걸친 전압을 제공하고, 감지 회로(108)는 메모리 셀들(106a 내지 106d) 중 그 하나의 메모리 셀을 통해 흐르는 전류를 판독한다. 일 실시예에서, 기록 회로(102)는 메모리 셀들(106a 내지 106d) 중 하나의 메모리 셀을 통하는 전류를 제공하고, 감지 회로(108)는 메모리 셀들(106a 내지 106d) 중 그 하나의 메모리 셀에 걸친 전압을 판독한다.
메모리 디바이스(100) 내의 메모리 셀(106a 내지 106d)을 프로그램하기 위하여, 기록 회로(102)는 타겟 메모리 셀 내의 상 변화 물질을 가열시키는 전류 또는 전압 펄스를 발생시킨다. 일 실시예에서, 기록 회로(102)는 분배 회로(104)로 공급되고 적절한 타겟 메모리 셀(106a 내지 106d)로 분배되는 적절한 전류 또는 전압 펄스를 발생시킨다. 전류 또는 전압 펄스 진폭 또는 주기(duration)는 타겟 메모리 셀(106a 내지 106d)이 프로그램되고 있는 특정 상태에 의존하여 제어기(118)에 의해 제어된다. 일반적으로, 메모리 셀의 "설정" 동작은 타겟 메모리 셀의 상-변화 물질을 그 결정화 온도 이상으로(하지만, 그 용융 온도 이하로) 가열하여, 결정질 상태, 또는 부분 결정질 및 부분 비정질 상태를 충분히 오래 달성하는 것이다. 일반적으로, 메모리 셀의 "재설정" 동작은 타겟 메모리 셀의 상-변화 물질을 그 용융 온도 이상으로 가열한 다음, 상기 물질을 신속히 퀀칭(quench)/냉각하여, 비정질 상태, 또는 부분 비정질 및 부분 결정질 상태를 달성하는 것이다. 상 변화 물질의 비정질 및 결정질 프랙션들을 제공하도록 메모리 셀에 부분 "설정" 또는 부분 "재 설정" 펄스를 인가함으로써, 메모리 셀이 비정질 상태와 결정질 상태 사이의 저항값으로 프로그램될 수 있다.
도 1b는 상 변화 메모리 셀들(106a 내지 106d)에 대한 단차형 프로그래밍 특성(136)의 일 실시예를 예시하는 그래프(130)이다. 그래프(130)는 x-축(132) 상의 프로그램 조건을 포함하고 y-축(134) 상의 저항을 포함한다. 적절한 프로그램 파라미터들은, 예를 들어 기록 시간 또는 펄스 진폭을 포함할 수 있다. 단차형 프로그래밍 특성(136)은 선택된 프로그램 조건 주위에서 프로그램된 저항의 감소된 변동을 제공한다. 일 실시예에서는 선택된 프로그램 조건에서, 실질적으로 일정한 저항 레벨 또는 단차가 존재한다.
제 1 프로그램 조건에서는 메모리 셀이 도면번호(138)로 나타낸 바와 같은 제 1 저항 단차 또는 상태로 프로그램된다. 일 실시예에서 도면번호(138)로 나타낸 단차는 "00" 상태이다. 제 2 프로그램 조건에서는 메모리 셀이 도면번호(140)로 나타낸 바와 같은 제 2 저항 단차 또는 상태로 프로그램된다. 상기 제 2 저항 상태는 상기 제 1 저항 상태보다 크다. 일 실시예에서 도면번호(140)로 나타낸 단차는 "01" 상태이다. 제 3 프로그램 조건에서는 메모리 셀이 도면번호(142)로 나타낸 바와 같은 제 3 저항 단차 또는 상태로 프로그램된다. 상기 제 3 저항 상태는 상기 제 2 저항 상태보다 크다. 일 실시예에서 도면번호(142)로 나타낸 단차는 "10" 상태이다. 제 4 프로그램 조건에서는 메모리 셀이 도면번호(144)로 나타낸 바와 같은 제 4 저항 단차 또는 상태로 프로그램된다. 상기 제 4 저항 상태는 상기 제 3 저항 상태보다 크다. 일 실시예에서 도면번호(144)로 나타낸 단차는 "11" 상태이다. 다 른 실시예들에서, 메모리 셀은 여하한의 적절한 개수의 저항 단계들 또는 상태들을 포함하는 여하한의 적절한 단차형 프로그래밍 특성을 가질 수 있다. 상 변화 메모리 셀들의 다음의 실시예들은 단차형 프로그래밍 특성을 제공한다.
도 2a는 상 변화 메모리 셀(200a)의 일 실시예를 예시하는 단면도를 예시한다. 일 실시예에서, 각각의 메모리 셀(106a 내지 106d)은 상 변화 메모리 셀(200a)과 유사하다. 일 실시예에서, 상 변화 메모리 셀(200a)은 비아 또는 트렌치 기반의 상 변화 메모리 셀이다. 상 변화 메모리 셀(200a)은 제 1 전극(202), 상 변화 물질(204), 제 2 전극(206), 절연 물질(208), 제 1 스페이서 또는 스페이서 쌍(210a), 제 2 스페이서 또는 스페이서 쌍(210b), 제 3 스페이서 또는 스페이서 쌍(210c), 제 1 에칭 정지 층(etch stop layer) 또는 층 쌍(212c), 및 제 2 에칭 정지 층 또는 정지 층 쌍(212b)을 포함한다. 상 변화 물질(204)은 제 1 상 변화 부분(214a), 제 2 상 변화 부분(214b), 제 3 상 변화 부분(214c) 및 추가 상 변화 물질(216)을 포함한다.
제 1 전극(202)은 제 1 상 변화 부분(214a)과 접촉한다. 제 1 상 변화 부분(214a)은 제 2 상 변화 부분(214b)과 접촉한다. 제 2 상 변화 부분(214b)은 제 3 상 변화 부분(214c)과 접촉한다. 제 3 상 변화 부분(214c)은 추가 상 변화 물질(216)과 접촉한다. 추가 상 변화 물질(216)은 제 2 전극(206)과 접촉한다. 상 변화 물질(204)은 2 개의 데이터 비트를 저장하는 저장 위치를 제공한다.
절연 물질(208)은 상 변화 물질(204), 제 1 전극(202), 제 2 전극(206), 스페이서들(210a 내지 210c) 및 에칭 정지 층들(212a 및 212b)을 횡방향으 로(laterally) 완전히 둘러싼다. 절연 물질(208)은 제 1 스페이서 또는 스페이서 쌍(210a) 및 추가 상 변화 물질(216)의 측면들과 접촉한다. 제 1 스페이서 또는 스페이서 쌍(210a)은 제 3 상 변화 부분(214c)과 접촉하고 상기 부분을 정의한다. 제 1 스페이서 또는 스페이서 쌍(210a)은 에칭 정지 층 또는 정지 층 쌍(212a)과 접촉한다. 에칭 정지 층 또는 정지 층 쌍(212a)은 제 2 스페이서 또는 스페이서 쌍(210b)과 접촉한다. 제 2 스페이서 또는 스페이서 쌍(210b)은 제 2 상 변화 부분(214b)과 접촉하고 상기 부분을 정의한다. 제 2 스페이서 또는 스페이서 쌍(210b)은 제 2 에칭 정지 층 또는 정지 층 쌍(212b)과 접촉한다. 제 2 에칭 정지 층 또는 정지 층 쌍(212b)은 제 3 스페이서 또는 스페이서 쌍(210c)과 접촉한다. 제 3 스페이서 또는 스페이서 쌍(210c)은 제 1 상 변화 부분(214a)과 접촉하고 상기 부분을 정의한다.
제 2 스페이서 또는 스페이서 쌍(210b)은 제 1 스페이서 또는 스페이서 쌍(210a)보다 짧다. 제 1 에칭 정지 층 또는 정지 층 쌍(210b)은 제 2 스페이서 또는 스페이서 쌍(210b)과 실질적으로 동일한 높이이다. 제 3 스페이서 또는 스페이서 쌍(210c)은 제 2 스페이서 또는 스페이서 쌍(210b)보다 짧다. 제 2 에칭 정지 층 또는 정지 층 쌍(212b)은 제 2 스페이서 또는 스페이서 쌍(210c)과 실질적으로 동일한 높이이다.
상 변화 부분들(214a 내지 214c)은 스페이서들(210a 내지 210c)에 의해 정의된 단차형 패턴을 제공한다. 상 변화 부분들(214a 내지 214c)은 하나의 상 변화 부분과 또 다른 상 변화 부분 간에 뚜렷한 전이(distinct transition)들을 제공한다. 각각의 상 변화 부분(214a 내지 214c)은 실질적으로 직사각형 또는 원통형 형상을 형성한다. 제 3 상 변화 부분(214c)은 제 2 상 변화 부분(214b)보다 큰 단면을 갖는다. 제 2 상 변화 부분(214b)은 제 1 상 변화 부분(214a)보다 큰 단면을 갖는다.
절연 물질(208) 및 스페이서들(210a 내지 210c)은 SiO2, FSG(fluorinated silica glass), BPSG(boro-phosphorous silicate glass), BSG(boro-silicate glass) 또는 낮은-k 물질과 같은 여하한의 적절한 절연체일 수 있다. 제 1 전극(202) 및 제 2 전극(206)은 TiN, TaN, W, TiSiN, TiAlN 또는 TaAlN과 같은 여하한의 적절한 전극 물질일 수 있다. 에칭 정지 층들(212a 및 212b)은 스페이서들(210a 내지 210c)에 대해 에칭 선택성(etch selectivity)을 갖는 여하한의 적절한 물질일 수 있다. 에칭 정지 층 또는 정지 층 쌍(212a)은 스페이서 또는 스페이서 층(210b)을 형성하기 위해 에칭하는 경우 스페이서 또는 스페이서 쌍(210a)의 추가 에칭을 방지한다. 에칭 정지 층 또는 정지 층 쌍(212b)은 스페이서 또는 스페이서 층(210c)을 형성하기 위해 에칭하는 경우 스페이서 또는 스페이서 쌍(210a)의 추가 에칭을 방지한다.
상 변화 물질(204)은 본 발명에 따른 다양한 물질들로 구성될 수 있다. 일반적으로, 이러한 물질로는 주기율표의 VI 족으로부터 1 이상의 원소들을 포함하는 칼코게나이드 합금(chalcogenide alloy)이 유용하다. 일 실시예에서, 메모리 셀(200a)의 상 변화 물질(204)은 GeSbTe, SbTe, GeTe 또는 AgInSbTe와 같은 칼코게나이드 화합물 물질로 구성된다. 또 다른 실시예에서, 상 변화 물질(204)은 GeSb, GaSb, InSb 또는 GeGaInSb와 같이 칼코겐이 없다. 다른 실시예들에서, 상 변화 물질(204)은 원소들 Ge, Sb, Te, Ga, As, In, Se 및 S 중 1 이상을 포함하는 여하한의 적합한 물질로 구성된다.
활성 디바이스, 예컨대 트랜지스터 또는 다이오드와 같은 선택 디바이스가 제 1 전극(202) 또는 제 2 전극(206)에 커플링되고, 제 1 전극(202) 또는 제 2 전극(206) 중 다른 하나에, 또한 이에 따라 상 변화 물질(204)에 전류 또는 전압 펄스들의 인가를 제어하여, 상 변화 물질(204)을 설정 및 재설정한다. 제 2 상 변화 부분(214b)이 제 3 상 변화 부분(214c)보다 좁은 단면을 갖기 때문에, 제 3 상 변화 부분(214c)을 통하는 전류 밀도는 제 2 상 변화 부분(214b)을 통하는 전류 밀도보다 낮다. 제 1 상 변화 부분(214a)이 제 2 상 변화 부분(214b)보다 좁은 단면을 갖기 때문에, 제 2 상 변화 부분(214b)을 통하는 전류 밀도는 제 1 상 변화 부분(214a)을 통하는 전류 밀도보다 낮다. 따라서, 제 2 상 변화 부분(214b)을 프로그램하기보다 제 1 상 변화 부분(214a)을 프로그램하기 위해서 더 낮은 진폭 및/또는 주기를 갖는 전류 또는 전압 펄스가 사용된다. 또한, 제 3 상 변화 부분(214c)을 프로그램하기보다 제 2 상 변화 물질(214b)을 프로그램하기 위해서 더 낮은 진폭 및/또는 주기를 갖는 전류 또는 전압 펄스가 사용된다.
상 변화 메모리 셀(200a)의 동작 시, 상 변화 메모리 셀(200a)을 프로그램하기 위해 제 1 전극(202)과 제 2 전극(206) 사이에 전류 또는 전압 펄스들이 인가된다. 제 1 진폭 및/또는 주기를 갖는 제 1 전류 또는 전압 펄스는 제 2 및 제 3 상 변화 부분들(214b 및 214c)에 상당한 영향을 주지 않으면서 제 1 상 변화 부 분(214a)을 프로그램한다. 제 2 진폭 및/또는 주기를 갖는 제 2 전류 또는 전압 펄스는 제 3 상 변화 부분(214c)에 상당한 영향을 주지 않으면서 제 1 및 제 2 상 변화 부분들(214a 및 214b)을 프로그램한다. 제 2 진폭 및/또는 주기는 제 1 진폭 및/또는 주기보다 크다. 제 3 진폭 및/또는 주기를 갖는 제 3 전류 또는 전압 펄스는 상 변화 부분들(214a 내지 214c)을 프로그램한다. 제 3 진폭 및/또는 주기는 제 2 진폭 및/또는 주기보다 크다.
상 변화 부분들(214a 내지 214c)을 선택적으로 프로그램함으로써, 상 변화 메모리 셀(200a)은 상 변화 물질(204)에 4 개의 상태들을 제공하도록 프로그램될 수 있다. 일 실시예에서, 제 1 상태에서, 상 변화 부분들(214a 내지 214c)은 비정질이다. 제 2 상태에서, 제 1 상 변화 부분(214a)은 결정질이고, 제 2 및 제 3 상 변화 부분들(214b 및 214c)은 비정질이다. 제 3 상태에서, 제 1 및 제 2 상 변화 부분들(214a 및 214b)은 결정질이고, 제 3 상 변화 부분(214c)은 비정질이다. 제 4 상태에서, 상 변화 부분들(214a 내지 214c)은 결정질이다.
또 다른 실시예에서, 제 1 상태에서, 상 변화 부분들(214a 내지 214c)은 결정질이다. 제 2 상태에서, 제 1 상 변화 부분(214a)은 비정질이고, 제 2 및 제 3 상 변화 부분들(214b 및 214c)은 결정질이다. 제 3 상태에서, 제 1 및 제 2 상 변화 부분들(214a 및 214b)은 비정질이고, 제 3 상 변화 부분(214c)은 결정질이다. 제 4 상태에서, 상 변화 부분들(214a 내지 214c)은 비정질이다. 다른 실시예들에서는 원하는 개수의 상 변화 메모리 셀(200a) 상태를 얻기 위해 여하한의 적절한 개수의 상 변화 단차형 부분들(214)이 사용된다.
도 2b는 상 변화 메모리 셀(200b)의 또 다른 실시예의 단면도를 예시한다. 일 실시예에서, 각각의 메모리 셀들(106a 내지 106d)은 상 변화 메모리 셀(200b)과 유사하다. 상 변화 메모리 셀(200b)이 확산 배리어(218)의 추가를 포함한다는 것을 제외하고, 상 변화 메모리 셀(200b)은 도 2a를 참조하여 이전에 설명되고 예시된 상 변화 메모리 셀(200a)과 유사하다. 확산 배리어(218)는 상 변화 물질(204) 및 선택적인 전극 물질 층(도시되지 않음)을 포함하고, 상 변화 부분들(214a 내지 214c)과 제 1 전극(202) 간의 확산을 방지한다. 제 1 전극(202)은 확산 배리어(218)와 접촉하고, 확산 배리어(218)는 제 1 상 변화 부분(214a), 절연 물질(208), 스페이서들(210a 내지 210c) 및 에칭 정지 층들(212a 및 212b)과 접촉한다. 상 변화 메모리 셀(200b)은 도 2a를 참조하여 이전에 설명되고 예시된 상 변화 메모리 셀(200a)과 유사하게 동작한다.
도 3a는 상 변화 메모리 셀(220a)의 또 다른 실시예를 예시한다. 일 실시예에서, 각각의 메모리 셀들(106a 내지 106d)은 상 변화 메모리 셀(220a)과 유사하다. 상 변화 메모리 셀(220a)에서 스페이서들(210a 내지 210c)이 스페이서들(222a 내지 222c)로 대체된다는 것을 제외하고, 상 변화 메모리 셀(220a)은 도 2a를 참조하여 이전에 설명되고 예시된 상 변화 메모리 셀(200a)과 유사하다.
스페이서들(222a 내지 222c)은 스페이서들(222a 내지 222c)에 의해 둘러싸인 제 1 상 변화 부분(214a), 제 1 스페이서 또는 스페이서 쌍(222a) 및 제 2 스페이서 또는 스페이서 쌍(222b)에 의해 둘러싸인 제 2 상 변화 부분(214b), 및 제 1 스페이서 또는 스페이서 쌍(222a)에 의해 둘러싸인 제 3 상 변화 부분(214c) 간의 열 적 환경을 변화시킨다. 스페이서들(222a 내지 222c)은 낮은-k 물질과 같은 여하한의 적절한 유전 물질을 포함한다. 일 실시예에서, 스페이서들(222a 내지 222c)은 절연 물질(208)보다 낮은 열 전도도를 갖는다. 상 변화 부분들(214a 내지 214c) 간의 열적 환경을 변화시킴으로써, 프로그램 시 각각의 상 변화 부분들(214a 내지 214c) 내에 유도된 온도가 더욱 제어된다. 상 변화 메모리 셀(220a)은 도 2a를 참조하여 이전에 설명되고 예시된 상 변화 메모리 셀(200a)과 유사하게 동작한다.
도 3b는 상 변화 메모리 셀(220b)의 또 다른 실시예의 단면도를 예시한다. 일 실시예에서, 각각의 메모리 셀들(106a 내지 106d)은 상 변화 메모리 셀(220b)과 유사하다. 상 변화 메모리 셀(220b)이 확산 배리어(218)의 추가를 포함한다는 것을 제외하고, 상 변화 메모리 셀(220b)은 도 3a를 참조하여 이전에 설명되고 예시된 상 변화 메모리 셀(220a)과 유사하다. 상 변화 메모리 셀(220b)은 도 2a를 참조하여 이전에 설명되고 예시된 상 변화 메모리 셀(200a)과 유사하게 동작한다.
도 4a는 상 변화 메모리 셀(240a)의 또 다른 실시예의 단면도를 예시한다. 일 실시예에서, 각각의 메모리 셀들(106a 내지 106d)은 상 변화 메모리 셀(240a)과 유사하다. 상 변화 메모리 셀(240a)에서 스페이서들(222a 내지 222c) 및 에칭 정지 층들(212a 및 212b)이 스페이서들(242a 내지 242c)로 대체된다는 것을 제외하고, 상 변화 메모리 셀(240a)은 도 3a를 참조하여 이전에 설명되고 예시된 상 변화 메모리 셀(220a)과 유사하다.
절연 물질(208)은 상 변화 물질(204), 제 1 전극(202), 제 2 전극(206) 및 스페이서들(242a 내지 242c)을 횡방향으로 둘러싼다. 절연 물질(208)은 제 1 스페 이서 또는 스페이서 쌍(242a) 및 추가 상 변화 물질(216)의 측면들과 접촉한다. 제 1 스페이서 또는 스페이서 쌍(242a)은 제 3 상 변화 부분(214c)과 접촉하고 상기 부분을 정의한다. 제 1 스페이서 또는 스페이서 쌍(242a)은 제 2 스페이서 또는 스페이서 쌍(242b)과 접촉한다. 제 2 스페이서 또는 스페이서 쌍(242b)은 제 2 상 변화 부분(214b)과 접촉하고 상기 부분을 정의한다. 제 2 스페이서 또는 스페이서 쌍(242b)은 제 3 스페이서 또는 스페이서 쌍(242c)과 접촉한다. 제 3 스페이서 또는 스페이서 쌍(242c)은 제 1 상 변화 부분(214a)과 접촉하고 상기 부분을 정의한다. 제 2 스페이서 또는 스페이서 쌍(242b)은 제 1 스페이서 또는 스페이서 쌍(242a)보다 짧다. 제 3 스페이서 또는 스페이서 쌍(242c)은 제 2 스페이서 또는 스페이서 쌍(242b)보다 짧다.
스페이서들(242a 내지 242c)은 스페이서들(242a 내지 242c)에 의해 둘러싸인 제 1 상 변화 부분(214a), 제 1 스페이서 또는 스페이서 쌍(242a) 및 제 2 스페이서 또는 스페이서 쌍(242b)에 의해 둘러싸인 제 2 상 변화 부분(214b), 및 제 1 스페이서 또는 스페이서 쌍(242a)에 의해 둘러싸인 제 3 상 변화 부분(214c) 간의 열적 환경을 변화시킨다. 각각의 스페이서들(242a 내지 242c)은 낮은-k 물질과 같은 상이한 유전 물질을 포함한다. 일 실시예에서, 스페이서들(242a 내지 242c)은 절연 물질(208)보다 낮은 열 전도도를 갖는다. 상 변화 부분들(214a 내지 214c) 간의 열적 환경을 변화시킴으로써, 프로그램 시 각각의 상 변화 부분들(214a 내지 214c) 내에 유도된 온도가 더욱 제어된다. 상 변화 메모리 셀(240a)은 도 2a를 참조하여 이전에 설명되고 예시된 상 변화 메모리 셀(200a)과 유사하게 동작한다.
도 4b는 상 변화 메모리 셀(240b)의 또 다른 실시예의 단면도를 예시한다. 일 실시예에서, 각각의 메모리 셀들(106a 내지 106d)은 상 변화 메모리 셀(240b)과 유사하다. 상 변화 메모리 셀(240b)이 확산 배리어(218)의 추가를 포함한다는 것을 제외하고, 상 변화 메모리 셀(240b)은 도 4a를 참조하여 이전에 설명되고 예시된 상 변화 메모리 셀(240a)과 유사하다. 상 변화 메모리 셀(240b)은 도 2a를 참조하여 이전에 설명되고 예시된 상 변화 메모리 셀(200a)과 유사하게 동작한다.
도 5a는 상 변화 메모리 셀(260a)의 또 다른 실시예의 단면도를 예시한다. 일 실시예에서, 각각의 메모리 셀들(106a 내지 106d)은 상 변화 메모리 셀(260a)과 유사하다. 상 변화 메모리 셀(260a)에서 상 변화 물질(204)이 상 변화 물질(266a 내지 266d)로 대체된다는 것을 제외하고, 상 변화 메모리 셀(260a)은 도 3a를 참조하여 이전에 설명되고 예시된 상 변화 메모리 셀(220a)과 유사하다. 제 1 상 변화 부분(214a)은 제 1 상 변화 물질(266a)을 포함한다. 제 2 상 변화 부분(214b)은 제 2 상 변화 물질(266b)을 포함한다. 제 3 상 변화 부분(214c)은 제 3 상 변화 물질(266c)을 포함한다. 추가 상 변화 물질(216)은 제 4 상 변화 물질(266d)을 포함한다. 또 다른 실시예에서, 상 변화 부분(214a 내지 214c) 및 추가 상 변화 물질(216)은 2 이상의 적절한 상 변화 물질들(266)을 포함한다.
상 변화 부분들(214a 내지 214c)에 대한 상 변화 물질들(266a 내지 266c)은 상이한 결정화 온도들을 갖는다. 상 변화 부분들(214a 내지 214c) 간의 결정화 온도를 변화시킴으로써, 프로그램 시 각각의 상 변화 부분들(214a 내지 214c)의 전이가 더욱 제어된다.
스페이서들(222a 내지 222c)은 도 3a를 참조하여 이전에 설명되고 예시된 대응하는 스페이서 쌍들(222a 내지 222c)과 유사한 물질 조성들 및 기능들을 갖는다. 또 다른 실시예들에서, 스페이서 쌍들(222a 내지 222c)은 도 2a를 참조하여 이전에 설명되고 예시된 대응하는 스페이서 쌍들(210a 내지 210c)과 유사한 물질 조성들 및 기능들을 갖는다. 또 다른 실시예에서, 스페이서 쌍들(222a 내지 222c)은 도 4a를 참조하여 이전에 설명되고 예시된 대응하는 스페이서 쌍들(242a 내지 242c)과 유사한 물질 조성들 및 기능들을 갖는다. 상 변화 메모리 셀(260a)은 도 2a를 참조하여 이전에 설명되고 예시된 상 변화 메모리 셀(200a)과 유사하게 동작한다.
도 5b는 상 변화 메모리 셀(260b)의 또 다른 실시예의 단면도를 예시한다. 일 실시예에서, 각각의 메모리 셀들(106a 내지 106d)은 상 변화 메모리 셀(260b)과 유사하다. 상 변화 메모리 셀(260b)이 확산 배리어(218)의 추가를 포함한다는 것을 제외하고, 상 변화 메모리 셀(260b)은 도 5a를 참조하여 이전에 설명되고 예시된 상 변화 메모리 셀(260a)과 유사하다. 상 변화 메모리 셀(260a)은 도 2a를 참조하여 이전에 설명되고 예시된 상 변화 메모리 셀(200a)과 유사하게 동작한다.
도 6a는 상 변화 메모리 셀(280a)의 또 다른 실시예의 단면도를 예시한다. 일 실시예에서, 각각의 메모리 셀들(106a 내지 106d)은 상 변화 메모리 셀(280a)과 유사하다. 상 변화 메모리 셀(280a)이 연장된 2 단차(two step) 추가 상 변화 부분(216)을 포함한다는 것을 제외하고, 상 변화 메모리 셀(280a)은 도 3a를 참조하여 이전에 설명되고 예시된 상 변화 메모리 셀(220a)과 유사하다.
또 다른 실시예에서, 스페이서들(222a 내지 222c)은 도 2a를 참조하여 이전 에 설명되고 예시된 대응하는 스페이서 쌍들(210a 내지 210c)과 유사한 물질 조성들 및 기능들을 갖는다. 또 다른 실시예들에서, 스페이서 쌍들(222a 내지 222c)은 도 4a를 참조하여 이전에 설명되고 예시된 대응하는 스페이서 쌍들(242a 내지 242c)과 유사한 물질 조성들 및 기능들을 갖는다. 상 변화 메모리 셀(280a)은 도 2a를 참조하여 이전에 설명되고 예시된 상 변화 메모리 셀(200a)과 유사하게 동작한다.
도 6b는 상 변화 메모리 셀(280b)의 또 다른 실시예의 단면도를 예시한다. 일 실시예에서, 각각의 메모리 셀들(106a 내지 106d)은 상 변화 메모리 셀(280b)과 유사하다. 상 변화 메모리 셀(280b)이 확산 배리어(218)의 추가를 포함한다는 것을 제외하고, 상 변화 메모리 셀(280b)은 도 6a를 참조하여 이전에 설명되고 예시된 상 변화 메모리 셀(280a)과 유사하다. 상 변화 메모리 셀(280a)은 도 2a를 참조하여 이전에 설명되고 예시된 상 변화 메모리 셀(200a)과 유사하게 동작한다.
다음의 도 7 내지 도 29는 도 2a를 참조하여 이전에 설명되고 예시된 상 변화 메모리 셀(200a), 도 2b를 참조하여 이전에 설명되고 예시된 상 변화 메모리 셀(200b), 도 3a를 참조하여 이전에 설명되고 예시된 상 변화 메모리 셀(220a), 또는 도 3b를 참조하여 이전에 설명되고 예시된 상 변화 메모리 셀(220b)과 같이, 단차형 패턴을 형성하는 상 변화 물질을 포함하는 상 변화 메모리 셀을 제조하는 방법의 실시예들을 예시한다.
도 7은 사전처리된 웨이퍼(300a)의 일 실시예의 단면도를 예시한다. 사전처리된 웨이퍼(300a)는 전극 물질 층(202a), 절연 물질 층(208a) 및 하부 웨이퍼 층 들(도시되지 않음)을 포함한다. 전극 물질 층(202a)은 TiN, TaN, W, Al 또는 Cu와 같은 여하한의 적절한 전극 물질을 포함한다. 전극 물질 층(202a)은 SiO2, FSG, BPSG, BSG, 낮은-k 물질 또는 다른 적절한 유전 물질과 같은 절연 물질(208a)에 의해 횡방향으로 둘러싸인다.
도 8은 전극 물질 층(202a)을 에칭한 후의 메모리 셀 부분(300)의 일 실시예의 단면도를 예시한다. 제 1 전극(202)을 형성하기 위하여, 전극 물질 층(202a)은 개구부(301)를 제공하도록 에칭된다. 절연 물질(208a)은 인접한 디바이스 피처(device feature)들로부터 제 1 전극(202)을 전기적으로 격리시킨다. 일 실시예에서, 개구부(301)는 실질적으로 제 1 전극(202) 위에 중심 잡힌 원통의 콘택형 개구부이다. 또 다른 실시예에서, 개구부(301)는 실질적으로 한 줄로 배열된 수 개의 제 1 전극(202) 위에 중심 잡힌 트렌치 개구부이다.
도 9는 사전처리된 웨이퍼(300b)의 또 다른 실시예의 단면도를 예시한다. 사전처리된 웨이퍼(300b)는 제 1 전극(202), 제 1 절연 물질 층(208b) 및 하부 웨이퍼 층들(도시되지 않음)을 포함한다. 일 실시예에서, 제 1 전극(202)은 텅스텐 플러그, 구리 플러그 또는 다른 적절한 도전 물질(conducting material) 플러그와 같은 콘택 플러그이다. 제 1 전극(202)은 SiO2, FSG, BPSG, BSG, 낮은-k 물질 또는 다른 적절한 유전 물질과 같은 제 1 절연 물질 층(208b)에 의해 횡방향으로 둘러싸인다.
도 10은 사전처리된 웨이퍼(300b) 및 제 2 절연 물질 층(208c)의 일 실시예 의 단면도를 예시한다. SiO2, FSG, BPSG, BSG, 낮은-k 물질 또는 다른 적절한 유전 물질과 같은 절연 물질이 사전처리된 웨이퍼(300b) 위에 증착되어 제 2 절연 물질 층(208c)을 제공한다. 제 2 절연 물질 층(208c)은 CVD(chemical vapor deposition), ALD(atomic layer deposition), MOCVD(metal organic chemical vapor deposition), PVD(plasma vapor deposition), JVP(jet vapor deposition) 또는 다른 적절한 증착 기술을 이용하여 증착된다.
도 11은 제 2 절연 물질 층(208c)을 에칭한 후의 메모리 셀 부분(300)의 일 실시예의 단면도를 예시한다. 제 2 절연 물질 층(208c)은 제 1 전극(202)을 노출시켜 개구부(301) 및 절연 물질(208a)을 제공하도록 에칭된다. 절연 물질(208a)은 인접한 디바이스 피처들로부터 제 1 전극(202)을 전기적으로 격리시킨다. 도 11에 예시된 메모리 셀 부분(300)은 도 8에 예시된 메모리 셀 부분(300)과 유사하나, 상기 메모리 셀 부분들은 상이한 방법들을 사용하여 형성된다. 일 실시예에서, 개구부(301)는 실질적으로 제 1 전극(202) 위에 중심 잡힌 원통의 콘택형 개구부이다. 또 다른 실시예에서, 개구부(301)는 실질적으로 한 줄로 배열된 수 개의 제 1 전극(202) 위에 중심 잡힌 트렌치 개구부이다.
도 12는 메모리 셀 부분(300) 및 확산 배리어 물질 층(218a)의 일 실시예의 단면도를 예시한다. 칼코게나이드 화합물 물질 또는 다른 적절한 상 변화 물질과 같은 확산 배리어 물질이 메모리 셀 부분(300)의 노출된 부분들 위에 증착되어, 확산 배리어 물질 층(218a)을 제공한다. 확산 배리어 물질 층(218a)은 CVD, ALD, MOCVD, PVD, JVP, 또는 다른 적절한 증착 기술을 이용하여 증착된다.
도 13은 확산 배리어 물질 층(218a)을 에칭한 후의 대안적인 메모리 셀 부분(310)의 일 실시예의 단면도를 예시한다. 확산 배리어 물질 층(218a)이 에칭되어 제 1 전극(202)과 접촉하는 확산 배리어(218)를 제공함에 따라, 대안적인 메모리 셀 부분(310)을 제공한다. 일 실시예에서, TiN, TaN, TiSiN 및 TiAlN과 같은 선택적인 전극 물질이 확산 배리어(218) 및 메모리 셀 부분(300)의 노출된 부분들 위에 증착된다. 상기 전극 물질은 대안적인 메모리 셀 부분(310)의 선택적인 확산 배리어(219)를 제공하도록 에칭된다. 나머지 도 14 내지 도 44는 메모리 셀 부분(300)을 사용하여 상 변화 메모리 셀들을 제조하는 방법들의 실시예를 예시하고 있지만, 메모리 셀 부분(300) 대신에 대안적인 메모리 셀 부분(310)이 사용될 수 있다.
도 14는 메모리 셀 부분(300) 및 제 1 스페이서 물질 층(302)의 일 실시예의 단면도를 예시한다. SiO2, FSG, BPSG, BSG, 낮은-k 물질 또는 다른 적절한 유전 물질과 같은 스페이서 물질이 메모리 셀 부분(300) 위에 정각으로(conformally) 증착되어 제 1 스페이서 물질 층(302)을 제공한다. 제 1 스페이서 물질 층(302)은 CVD, ALD, MOCVD, PVD, JVP, 또는 다른 적절한 증착 기술을 이용하여 증착된다.
도 15는 제 1 스페이서 물질 층(302)을 에칭한 후의 메모리 셀 부분(300) 및 제 1 스페이서 또는 스페이서 쌍(222a)의 일 실시예의 단면도를 예시한다. 제 1 스페이서 물질 층(302)은 제 1 전극(202) 및 절연 물질(208a)의 측벽들의 일부분을 노출시켜 제 1 스페이서 또는 스페이서 쌍(222a)을 제공하도록 에칭된다.
도 16은 메모리 셀 부분(300), 제 1 스페이서 또는 스페이서 쌍(222a) 및 에칭 정지 물질 층(304)의 일 실시예의 단면도를 예시한다. 제 1 스페이서 쌍(222a)에 대해 에칭 선택성을 갖는 SiN 또는 다른 적절한 물질과 같은 에칭 정지 물질이 제 1 스페이서 또는 스페이서 쌍(222a) 및 메모리 셀 부분(300)의 노출된 부분들 위에 정각으로 증착되어, 에칭 정지 물질 층(304)을 제공한다. 에칭 정지 물질 층(304)은 CVD, ALD, MOCVD, PVD, JVP, 또는 다른 적절한 증착 기술을 이용하여 증착된다.
도 17은 메모리 셀 부분(300), 제 1 스페이서 또는 스페이서 쌍(222a), 에칭 정지 물질 층(304) 및 제 2 스페이서 물질 층(306)의 일 실시예의 단면도를 예시한다. SiO2, FSG, BPSG, BSG, 낮은-k 물질 또는 다른 적절한 유전 물질과 같은 스페이서 물질이 에칭 정지 물질 층(304) 위에 정각으로 증착되어 제 2 스페이서 물질 층(306)을 제공한다. 제 2 스페이서 물질 층(306)은 CVD, ALD, MOCVD, PVD, JVP, 또는 다른 적절한 증착 기술을 이용하여 증착된다.
도 18은 제 2 스페이서 물질 층(306) 및 에칭 정지 물질 층(304)을 에칭한 후의 메모리 셀 부분(300), 제 1 스페이서 또는 스페이서 쌍(222a), 제 1 에칭 정지 층 또는 정지 층 쌍(212a) 및 제 2 스페이서 또는 스페이서 쌍(222b)의 일 실시예의 단면도를 예시한다. 제 2 스페이서 물질 층(306)은 제 1 스페이서 또는 스페이서 쌍(222a)보다 짧은 제 2 스페이서 또는 스페이서 쌍(222b)을 제공하도록 에칭된다. 에칭 정지 물질 층(304)이 제 1 스페이서 또는 스페이서 쌍(222a)의 추가 에 칭을 방지하기 때문에, 제 2 스페이서 물질 층(306)의 에칭 시 제 1 스페이서 또는 스페이서 쌍(222a)이 영향을 받지 않는다. 그 후, 에칭 정지 물질(304)은 제 1 스페이서 또는 스페이서 쌍(222a) 및 제 1 전극(202)을 노출시켜 제 1 에칭 정지 층 또는 정지 층 쌍(212a)을 제공하도록 에칭된다.
도 19는 메모리 셀 부분(300), 스페이서들(222a 내지 222c) 및 에칭 정지 층들(212a 및 212b)의 일 실시예의 단면도를 예시한다. 스페이서들(222a 내지 222c)은 제 1 스페이서 또는 스페이서 쌍(222a), 제 2 스페이서 또는 스페이서 쌍(222b) 및 제 3 스페이서 또는 스페이서 쌍(222c)을 포함한다. 에칭 정지 층들(212a 및 212b)은 제 1 에칭 정지 층 또는 정지 층 쌍(212a) 및 제 2 에칭 정지 층 또는 정지 층 쌍(212b)을 포함한다.
도 16 내지 도 18에 예시된 바와 같이, 에칭 정지 물질 층을 증착하고, 스페이서 물질 층을 증착하며, 상기 스페이서 물질 층을 에칭하고, 상기 에칭 정지 물질을 에칭하는 공정은 스페이서들(222a 내지 222c) 및 에칭 정지 층들(212a 및 212b)을 제공하기 위해 여러 번 반복된다. 일 실시예에서, 에칭 정지 물질 층을 증착하고, 스페이서 물질 층을 증착하며, 상기 스페이서 물질 층을 에칭하고, 상기 에칭 정지 물질을 에칭하는 공정은 단차형 패턴을 형성하는 원하는 개수의 스페이서들(222) 및 에칭 정지 층들(212)을 제공하기 위해 여하한의 적절한 회수로 반복된다. 또 다른 실시예에서, 스페이서들(222a 내지 222c)은 도 14 내지 도 19를 참조하여 설명되고 예시된 공정에서 스페이서들(210a 내지 210c)로 대체된다.
도 20은 메모리 셀 부분(300), 스페이서들(222a 내지 222c), 에칭 정지 층 들(212a 및 212b) 및 상 변화 물질 층(204a)의 일 실시예의 단면도를 예시한다. 칼코게나이드 화합물 물질 또는 다른 적절한 상 변화 물질과 같은 상 변화 물질이 메모리 셀 부분(300), 스페이서들(222a 내지 222c), 에칭 정지 층들(212a 및 212b)의 노출된 부분들 위에 증착되어, 상 변화 물질 층(204a)을 제공한다. 상 변화 물질 층(204a)은 CVD, ALD, MOCVD, PVD, JVP, 또는 다른 적절한 증착 기술을 이용하여 증착된다.
상 변화 물질 층(204a)은 제 1 상 변화 부분(214a), 제 2 상 변화 부분(214b) 및 제 3 상 변화 부분(214c)을 포함한다. 제 3 스페이서 또는 스페이서 쌍(222c)은 제 1 상 변화 부분(214a)과 접촉하고 상기 부분을 정의한다. 제 2 스페이서 또는 스페이서 쌍(222b)은 제 2 상 변화 부분(214b)과 접촉하고 상기 부분을 정의한다. 제 1 스페이서 또는 스페이서 쌍(222a)은 제 3 상 변화 부분(214c)과 접촉하고 상기 부분을 정의한다.
도 21은 상 변화 물질 층(204a)을 에칭한 후의 메모리 셀 부분(300), 스페이서들(222a 내지 222c), 에칭 정지 층들(212a 및 212b) 및 상 변화 물질(204)의 일 실시예의 단면도를 예시한다. 상 변화 물질 층(204a)은 절연 물질(208a)의 측벽들의 일부분을 노출시켜 개구부(308) 및 상 변화 물질(204)을 제공하도록 에칭된다. 상 변화 물질(204)은 제 1 상 변화 부분(214a), 제 2 상 변화 부분(214b), 제 3 상 변화 부분(214c) 및 추가 상 변화 물질(216)을 포함한다.
도 22는 메모리 셀 부분(300), 스페이서들(222a 내지 222c), 에칭 정지 층들(212a 및 212b), 상 변화 물질(204) 및 전극 물질 층(206a)의 일 실시예의 단면 도를 예시한다. TiN, TaN, W, TiSiN, TiAlN, TaSiN, TaAlN, 또는 다른 적절한 전극 물질과 같은 전극 물질이 상 변화 물질(204) 및 메모리 셀 부분(300)의 노출된 부분들 위에 증착되어 전극 물질 층(206a)을 제공한다. 전극 물질 층(206a)은 CVD, ALD, MOCVD, PVD, JVP, 또는 다른 적절한 증착 기술을 이용하여 증착된다.
도 23은 전극 물질 층(206a)을 평탄화한 후의 메모리 셀 부분(300), 스페이서들(222a 내지 222c), 에칭 정지 층들(212a 및 212b), 상 변화 물질(204) 및 제 2 전극(206)의 일 실시예의 단면도를 예시한다. 전극 물질 층(206a)은 절연 물질(208a)을 노출시키고, 도 3a에 예시된 바와 같은 상 변화 메모리 셀(220a) 및 제 2 전극(206)을 제공하기 위해 CMP(chemical mechanical planarization) 또는 다른 적절한 평탄화 기술을 사용하여 평탄화된다.
또 다른 실시예에서, 메모리 셀 부분(300)은 도 14 내지 도 23을 참조하여 설명되고 예시된 공정에서 도 3b에 예시된 바와 같은 상 변화 메모리 셀(220b)을 제공하기 위해 대안적인 메모리 셀 부분(310)으로 대체된다.
또 다른 실시예에서, 스페이서들(222a 내지 222c)은 도 14 내지 도 23을 참조하여 설명되고 예시된 공정에서 도 2a에 예시된 바와 같은 상 변화 메모리 셀(200a)을 제공하기 위해 스페이서들(210a 내지 210c)로 대체된다.
또 다른 실시예에서, 스페이서들(222a 내지 222c)은 도 14 내지 도 23을 참조하여 설명되고 예시된 공정에서 스페이서들(210a 내지 210c)로 대체되고, 메모리 셀 부분(300)은 도 14 내지 도 23을 참조하여 설명되고 예시된 공정에서 도 2b에 예시된 바와 같은 상 변화 메모리 셀(200b)을 제공하기 위해 대안적인 메모리 셀 부분(310)으로 대체된다.
도 24는 도 20에 예시된 바와 같은 메모리 셀 부분(300), 스페이서들(222a 내지 222c), 에칭 정지 층들(212a 및 212b) 및 상 변화 물질 층(204a)의 일 실시예의 단면도를 예시한다. 상 변화 물질 층(204a)은 제 1 상 변화 부분(214a), 제 2 상 변화 부분(214b) 및 제 3 상 변화 부분(214c)을 포함한다. 제 3 스페이서 또는 스페이서 쌍(222c)은 제 1 상 변화 부분(214a)과 접촉하고 상기 부분을 정의한다. 제 2 스페이서 또는 스페이서 쌍(222b)은 제 2 상 변화 부분(214b)과 접촉하고 상기 부분을 정의한다. 제 1 스페이서 또는 스페이서 쌍(222a)은 제 3 상 변화 부분(214c)과 접촉하고 상기 부분을 정의한다.
도 25는 평탄화한 후의 메모리 셀 부분(300), 스페이서들(222a 내지 222c), 에칭 정지 층들(212a 및 212b) 및 상 변화 물질(204)의 일 실시예의 단면도를 예시한다. 상 변화 물질 층(204a)은 절연 물질(208a)을 노출시켜 상 변화 물질(204)을 제공하기 위해 CMP 또는 다른 적절한 평탄화 기술을 이용하여 평탄화된다. 상 변화 물질(204)은 제 1 상 변화 부분(214a), 제 2 상 변화 부분(214b), 제 3 상 변화 부분(214c) 및 추가 상 변화 물질(216)을 포함한다.
도 26은 메모리 셀 부분(300), 스페이서들(222a 내지 222c), 에칭 정지 층들(212a 및 212b), 상 변화 물질(204) 및 전극 물질 층(206a)의 일 실시예의 단면도를 예시한다. TiN, TaN, W, TiSiN, TiAlN, TaSiN, TaAlN, 또는 다른 적절한 전극 물질과 같은 전극 물질이 상 변화 물질 층(204) 및 절연 물질(208a) 위에 증착되어 전극 물질 층(206a)을 제공한다. 전극 물질 층(206a)은 CVD, ALD, MOCVD, PVD, JVP, 또는 다른 적절한 증착 기술을 이용하여 증착된다.
도 27은 전극 물질 층(206a)을 에칭한 후의 메모리 셀 부분(300), 스페이서들(222a 내지 222c), 에칭 정지 층들(212a 및 212b), 상 변화 물질(204) 및 제 2 전극(206)의 일 실시예의 단면도를 예시한다. 전극 물질 층(206a)은 절연 물질(208a)을 노출시켜 제 2 전극(206)을 제공하도록 에칭된다.
도 28은 메모리 셀 부분(300), 스페이서들(222a 내지 222c), 에칭 정지 층들(212a 및 212b), 상 변화 물질(204), 제 2 전극(206) 및 추가 절연 물질 층(208d)의 일 실시예의 단면도를 예시한다. SiO2, FSG, BPSG, BSG, 낮은-k 물질 또는 다른 적절한 유전 물질과 같은 절연 물질이 제 2 전극(206) 및 절연 물질(208a)의 노출된 부분들 위에 증착되어 추가 절연 물질 층(208d)을 제공한다. 추가 절연 물질 층(208d)은 CVD, ALD, MOCVD, PVD, JVP, 또는 다른 적절한 증착 기술을 이용하여 증착된다.
도 29는 평탄화한 후의 메모리 셀 부분(300), 스페이서들(222a 내지 222c), 에칭 정지 층들(212a 및 212b), 상 변화 물질(204), 제 2 전극(206) 및 절연 물질(208)의 일 실시예의 단면도를 예시한다. 추가 절연 물질 층(208d)은 제 2 전극(206)을 노출시키고, 도 3a에 예시된 바와 같은 상 변화 메모리 셀(220a) 및 절연 물질(208)을 제공하도록 평탄화된다.
또 다른 실시예에서, 메모리 셀 부분(300)은 도 24 내지 도 29를 참조하여 설명되고 예시된 공정에서 도 3b에 예시된 바와 같은 상 변화 메모리 셀(220b)을 제공하기 위해 대안적인 메모리 셀 부분(310)으로 대체된다.
또 다른 실시예에서, 스페이서들(222a 내지 222c)은 도 24 내지 도 29를 참조하여 설명되고 예시된 공정에서 도 2a에 예시된 바와 같은 상 변화 메모리 셀(200a)을 제공하기 위해 스페이서들(210a 내지 210c)로 대체된다.
또 다른 실시예에서, 스페이서들(222a 내지 222c)은 도 24 내지 도 29를 참조하여 설명되고 예시된 공정에서 스페이서들(210a 내지 210c)로 대체되고, 메모리 셀 부분(300)은 도 24 내지 도 29를 참조하여 설명되고 예시된 공정에서 도 2b에 예시된 바와 같은 상 변화 메모리 셀(200b)을 제공하기 위해 대안적인 메모리 셀 부분(310)으로 대체된다.
다음의 도 30 내지 도 34는 도 6a를 참조하여 이전에 설명되고 예시된 상 변화 메모리 셀(280a) 및 도 6b를 참조하여 이전에 설명되고 예시된 상 변화 메모리 셀(280b)과 같이, 단차형 패턴을 형성하는 상 변화 물질을 포함하는 상 변화 메모리 셀을 제조하는 방법의 실시예들을 예시한다.
도 30은 도 20에 예시된 바와 같은 메모리 셀 부분(300), 스페이서들(222a 내지 222c), 에칭 정지 층들(212a 및 212b) 및 상 변화 물질 층(204a)의 일 실시예의 단면도를 예시한다. 상 변화 물질 층(204a)은 제 1 상 변화 부분(214a), 제 2 상 변화 부분(214b) 및 제 3 상 변화 부분(214c)을 포함한다. 제 3 스페이서 또는 스페이서 쌍(222c)은 제 1 상 변화 부분(214a)과 접촉하고 상기 부분을 정의한다. 제 2 스페이서 또는 스페이서 쌍(222b)은 제 2 상 변화 부분(214b)과 접촉하고 상기 부분을 정의한다. 제 1 스페이서 또는 스페이서 쌍(222a)은 제 3 상 변화 부 분(214c)과 접촉하고 상기 부분을 정의한다.
도 31은 메모리 셀 부분(300), 스페이서들(222a 내지 222c), 에칭 정지 층들(212a 및 212b), 상 변화 물질 층(204a) 및 전극 물질 층(206a)의 일 실시예의 단면도를 예시한다. TiN, TaN, W, TiSiN, TiAlN, TaSiN, TaAlN, 또는 다른 적절한 전극 물질과 같은 전극 물질이 상 변화 물질 층(204a) 위에 증착되어 전극 물질 층(206a)을 제공한다. 전극 물질 층(206a)은 CVD, ALD, MOCVD, PVD, JVP, 또는 다른 적절한 증착 기술을 이용하여 증착된다.
도 32는 전극 물질 층(206a) 및 상 변화 물징 층(204a)을 에칭한 후의 메모리 셀 부분(300), 스페이서들(222a 내지 222c), 에칭 정지 층들(212a 및 212b), 상 변화 물질(204) 및 제 2 전극(206)의 일 실시예의 단면도를 예시한다. 전극 물질 층(206a) 및 상 변화 물질 층(204a)은 절연 물질 층(208a)의 일부분을 노출시켜 제 2 전극(206) 및 상 변화 물질(204)을 제공하도록 에칭된다. 상 변화 물질(204)은 제 1 상 변화 부분(214a), 제 2 상 변화 부분(214b), 제 3 상 변화 부분(214c) 및 추가의 연장된 2 단차 상 변화 물질 부분(216)을 포함한다.
도 33은 메모리 셀 부분(300), 스페이서들(222a 내지 222c), 에칭 정지 층들(212a 및 212b), 상 변화 물질(204), 제 2 전극(206) 및 절연 물질 층(208d)의 일 실시예의 단면도를 예시한다. SiO2, FSG, BPSG, BSG, 낮은-k 물질 또는 다른 적절한 유전 물질과 같은 절연 물질이 메모리 셀 부분(300), 제 2 전극(206) 및 상 변화 물질(204)의 노출된 부분들 위에 증착되어 절연 물질 층(208d)을 제공한다. 절연 물질 층(208d)은 CVD, ALD, MOCVD, PVD, JVP, 또는 다른 적절한 증착 기술을 이용하여 증착된다. 추가 상 변화 물질(216)은 절연 물질 층(208d)과 접촉한다.
도 34는 평탄화한 후의 메모리 셀 부분(300), 스페이서들(222a 내지 222c), 에칭 정지 층들(212a 및 212b), 상 변화 물질(204), 제 2 전극(206) 및 절연 물질(208)의 일 실시예의 단면도를 예시한다. 절연 물질 층(208d)은 제 2 전극(206)을 노출시키고, 도 6a에 예시된 바와 같은 상 변화 메모리 셀(280a)의 절연 물질(208)을 제공하도록 평탄화된다.
또 다른 실시예에서, 메모리 셀 부분(300)은 도 30 내지 도 34를 참조하여 설명되고 예시된 공정에서 도 6b에 예시된 바와 같은 상 변화 메모리 셀(280b)을 제공하기 위해 대안적인 메모리 셀 부분(310)으로 대체된다.
또 다른 실시예에서, 스페이서들(222a 내지 222c)은 도 30 내지 도 34를 참조하여 설명되고 예시된 공정에서 스페이서들(210a 내지 210c)로 대체된다.
또 다른 실시예에서, 메모리 셀 부분(300)은 도 24 내지 도 29를 참조하여 설명되고 예시된 공정에서 대안적인 메모리 셀 부분(310)으로 대체되고, 스페이서들(222a 내지 222c)은 도 30 내지 도 34를 참조하여 설명되고 예시된 공정에서 스페이서들(210a 내지 210c)로 대체된다.
다음의 도 35 내지 도 40은 도 4a를 참조하여 이전에 설명되고 예시된 상 변화 메모리 셀(240a) 및 도 4b를 참조하여 이전에 설명되고 예시된 상 변화 메모리 셀(240b)과 같이, 단차형 패턴을 형성하는 상 변화 물질을 포함하는 상 변화 메모리 셀을 제조하는 방법의 실시예들을 예시한다.
도 35는 도 11을 참조하여 이전에 설명되고 예시된 바와 같은 메모리 셀 부분(300)의 일 실시예의 단면도를 예시한다.
도 36은 메모리 셀 부분(300) 및 제 1 스페이서 물질 층(310)의 일 실시예의 단면도를 예시한다. SiO2, FSG, BPSG, BSG, 낮은-k 물질 또는 다른 적절한 유전 물질과 같은 스페이서 물질이 메모리 셀 부분(300) 위에 정각으로 증착되어 제 1 스페이서 물질 층(310)을 제공한다. 제 1 스페이서 물질 층(310)은 CVD, ALD, MOCVD, PVD, JVP, 또는 다른 적절한 증착 기술을 이용하여 증착된다.
도 37은 제 1 스페이서 물질 층(310)을 에칭한 후의 메모리 셀 부분(300) 및 제 1 스페이서 또는 스페이서 쌍(242a)의 일 실시예의 단면도를 예시한다. 제 1 스페이서 물질 층(310)은 제 1 전극(202) 및 절연 물질(208a)의 측벽들의 일부분을 노출시켜 제 1 스페이서 또는 스페이서 쌍(242a)을 제공하도록 에칭된다.
도 38은 메모리 셀 부분(300), 제 1 스페이서 또는 스페이서 쌍(242a) 및 제 2 스페이서 물질 층(312)의 일 실시예의 단면도를 예시한다. SiO2, FSG, BPSG, BSG, 낮은-k 물질 또는 다른 적절한 유전 물질과 같은, 제 1 스페이서 또는 스페이서 쌍(242a)의 물질과 상이한 스페이서 물질이 메모리 셀 부분(300) 및 제 1 스페이서 또는 스페이서 쌍(242a)의 노출된 부분들 위에 정각으로 증착되어 제 2 스페이서 물질 층(312)을 제공한다. 제 2 스페이서 물질 층(312)은 CVD, ALD, MOCVD, PVD, JVP, 또는 다른 적절한 증착 기술을 이용하여 증착된다.
도 39는 제 2 스페이서 물질 층(312)을 선택적으로 에칭한 후의 메모리 셀 부분(300), 제 1 스페이서 또는 스페이서 쌍(242a) 및 제 2 스페이서 또는 스페이서 쌍(242b)의 일 실시예의 단면도를 예시한다. 제 2 스페이서 물질 층(312)은 제 1 스페이서 또는 스페이서 쌍(242a) 및 제 1 전극(202)의 측면들의 일부분을 노출시켜, 제 2 스페이서 또는 스페이서 쌍(242b)을 제공하도록 선택적으로 에칭된다. 선택적인 에칭을 사용함으로써, 제 2 스페이서 물질 층(312)을 에칭하는 동안에 제 1 스페이서 또는 스페이서 쌍(242a)의 추가 에칭이 방지되어, 제 2 스페이서 또는 스페이서 쌍(242b)을 형성한다.
도 40은 메모리 셀 부분(300) 및 스페이서들(242a 내지 242c)의 일 실시예의 단면도를 예시한다. 스페이서들(242a 내지 242c)은 제 1 스페이서 또는 스페이서 쌍(242a), 제 2 스페이서 또는 스페이서 쌍(242b) 및 제 3 스페이서 또는 스페이서 쌍(242c)을 포함한다. 도 35 내지 도 39에 예시된 바와 같이, 스페이서 물질 층을 증착하고 상기 스페이서 물질 층을 에칭하는 공정은 단차형 패턴을 형성하는 스페이서들(242a 내지 242c)을 제공하기 위해 여러 번 반복된다. 일 실시예에서, 스페이서 물질 층을 증착하고 상기 스페이서 물질 층을 에칭하는 공정은 원하는 개수의 스페이서들(242)을 제공하도록 여하한의 적절한 개수의 회수로 반복된다. 일 실시예에서, 각각의 스페이서들(242a 내지 242c)은 상이한 스페이서 물질들을 포함한다. 다른 실시예들에서, 스페이서들(242a 내지 242c) 중 2 이상은 상이한 스페이서 물질들을 포함한다.
일 실시예에서, 도 20 내지 도 23에 예시된 바와 같이, 상 변화 물질 층을 증착하고, 상기 상 변화 물질 층을 에칭하며, 전극 물질 층을 증착하고, 상기 전극 물질 층을 평탄화하는 공정이 수행되어, 도 4a에 예시된 바와 같은 상 변화 메모리 셀(240a)을 제공한다. 또 다른 실시예에서, 도 24 내지 도 29에 예시된 바와 같이, 상 변화 물질 층을 증착하고, 상기 상 변화 물질 층을 평탄화하며, 전극 물질 층을 증착하고, 상기 전극 물질 층을 에칭하며, 절연 물질 층을 증착하고, 상기 절연 물질 층을 평탄화하는 공정이 수행되어, 도 4a에 예시된 바와 같은 상 변화 메모리 셀(240a)을 제공한다. 또 다른 실시예에서, 도 30 내지 도 34에 예시된 바와 같이, 상 변화 물질 층을 증착하고, 전극 물질 층을 증착하며, 상기 상 변화 물질 층 및 상기 전극 물질 층을 에칭하고, 절연 물질 층을 증착하며, 상기 절연 물질 층을 평탄화하는 공정이 수행되어, 도 6a에 예시된 바와 같은 상 변화 메모리 셀(280a)의 또 다른 실시예를 제공한다.
또 다른 실시예에서, 도 20 내지 도 23에 예시된 바와 같이, 상 변화 물질 층을 증착하고, 상기 상 변화 물질 층을 에칭하며, 전극 물질 층을 증착하고, 상기 전극 물질 층을 평탄화하는 공정이 수행되며, 메모리 셀 부분(300)은 도 4b에 예시된 바와 같은 상 변화 메모리 셀(240b)을 제공하도록 대안적인 메모리 셀 부분(310)으로 대체된다. 또 다른 실시예에서, 도 24 내지 도 29에 예시된 바와 같이, 상 변화 물질 층을 증착하고, 상기 상 변화 물질 층을 평탄화하며, 전극 물질 층을 증착하고, 상기 전극 물질 층을 에칭하며, 절연 물질 층을 증착하고, 상기 절연 물질 층을 평탄화하는 공정이 수행되며, 메모리 셀 부분(300)은 도 4b에 예시된 바와 같은 상 변화 메모리 셀(240b)을 제공하도록 대안적인 메모리 셀 부분(310)으로 대체된다. 또 다른 실시예에서, 도 30 내지 도 34에 예시된 바와 같이, 상 변화 물질 층을 증착하고, 전극 물질 층을 증착하며, 상기 상 변화 물질 층 및 상기 전극 물질 층을 에칭하고, 절연 물질 층을 증착하며, 상기 절연 물질 층을 평탄화하는 공정이 수행되며, 메모리 셀 부분(300)은 도 6b에 예시된 바와 같은 상 변화 메모리 셀(280b)의 또 다른 실시예를 제공하도록 대안적인 메모리 셀 부분(310)으로 대체된다.
다음의 도 41 내지 도 44는 도 5a를 참조하여 이전에 설명되고 예시된 상 변화 메모리 셀(260a) 및 도 5b를 참조하여 이전에 설명되고 예시된 상 변화 메모리 셀(260b)과 같이, 단차형 패턴을 형성하는 상 변화 물질을 포함하는 상 변화 메모리 셀을 제조하는 방법의 실시예들을 예시한다.
도 41은 도 19에 예시된 바와 같은 메모리 셀 부분(300), 스페이서들(222a 내지 222c) 및 에칭 정지 층들(212a 및 212b)의 일 실시예의 단면도를 예시한다. 스페이서들(222a 내지 222c)은 제 1 스페이서 또는 스페이서 쌍(222a), 제 2 스페이서 또는 스페이서 쌍(222b) 및 제 3 스페이서 또는 스페이서 쌍(222c)을 포함한다. 에칭 정지 층들(212a 및 212b)은 제 1 에칭 정지 층 또는 정지 층 쌍(212a) 및 제 2 에칭 정지 층 또는 정지 층 쌍(212b)을 포함한다.
도 42는 메모리 셀 부분(300), 스페이서들(222a 내지 222c), 에칭 정지 층들(212a 및 212b) 및 제 1 상 변화 물질 층(314)의 일 실시예의 단면도를 예시한다. 칼코게나이드 화합물 물질 또는 다른 적절한 상 변화 물질과 같은 상 변화 물질이 메모리 셀 부분(300), 스페이서들(222a 내지 222c), 에칭 정지 층들(212a 및 212b)의 노출된 부분들 위에 증착되어 제 1 상 변화 물질 층(314)을 제공한다. 제 1 상 변화 물질 층(314)은 CVD, ALD, MOCVD, PVD, JVP, 또는 다른 적절한 증착 기술을 이용하여 증착된다.
도 43은 제 1 상 변화 물질 층(314)을 에칭한 후의 메모리 셀 부분(300), 스페이서들(222a 내지 222c), 에칭 정지 층들(212a 및 212b) 및 제 1 상 변화 물질(214a)의 일 실시예의 단면도를 예시한다. 제 1 상 변화 물질 층(314)이 에칭되어 제 1 상 변화 부분(214a)을 제공한다. 제 1 상 변화 부분(214a)은 제 3 스페이서 또는 스페이서 쌍(222c)과 접촉하고, 그에 의해 정의된다. 제 1 상 변화 부분(214a)은 제 1 상 변화 물질(266a)을 포함한다.
도 44는 메모리 셀 부분(300), 스페이서들(222a 내지 222c), 에칭 정지 층들(212a 및 212b), 상 변화 부분들(214a 내지 214c)의 일 실시예의 단면도를 예시한다. 상 변화 부분들(214a 내지 214c)은 제 1 상 변화 부분(214a), 제 2 상 변화 부분(214b) 및 제 3 상 변화 부분(214c)을 포함한다. 제 1 상 변화 부분(214a)은 제 1 상 변화 물질(266a)을 포함한다. 제 2 상 변화 부분(214b)은 제 2 상 변화 물질(266b)을 포함한다. 제 3 상 변화 부분(214c)은 제 3 상 변화 물질(266c)을 포함한다.
도 42 및 도 43에 예시된 바와 같이, 상 변화 물질 층을 증착하고 상기 상 변화 물질 층을 에칭하는 공정은 상 변화 부분들(214a 내지 214c)을 제공하기 위해 여러 번 반복된다. 일 실시예에서, 상 변화 물질 층을 증착하고 상기 상 변화 물질 층을 에칭하는 공정은 원하는 개수의 상 변화 부분들(214a 내지 214c)을 제공하기 위해 여하한의 적절한 회수로 반복된다. 일 실시예에서, 각각의 상 변화 부분 들(214a 내지 214c)은 상이한 상 변화 물질들을 포함한다. 또 다른 실시예에서, 상 변화 부분들(214a 내지 214c) 중 2 이상은 상이한 상 변화 물질들을 포함한다.
일 실시예에서, 도 20 내지 도 23에 예시된 바와 같이, 상 변화 물질 층을 증착하고, 상기 상 변화 물질 층을 에칭하며, 전극 물질 층을 증착하고, 상기 전극 물질 층을 평탄화하는 공정이 수행되어, 도 5a에 예시된 바와 같은 상 변화 메모리 셀(260a)을 제공한다. 또 다른 실시예에서, 도 24 내지 도 29에 예시된 바와 같이, 상 변화 물질 층을 증착하고, 상기 상 변화 물질 층을 평탄화하며, 전극 물질 층을 증착하고, 상기 전극 물질 층을 에칭하며, 절연 물질 층을 증착하고, 상기 절연 물질 층을 평탄화하는 공정이 수행되어, 도 5a에 예시된 바와 같은 상 변화 메모리 셀(260a)을 제공한다. 또 다른 실시예에서, 도 30 내지 도 34에 예시된 바와 같이, 상 변화 물질 층을 증착하고, 전극 물질 층을 증착하며, 상기 상 변화 물질 층 및 상기 전극 물질 층을 에칭하고, 절연 물질 층을 증착하며, 상기 절연 물질 층을 평탄화하는 공정이 수행되어, 도 6a에 예시된 바와 같은 상 변화 메모리 셀(280a)의 또 다른 실시예를 제공한다.
또 다른 실시예에서, 도 20 내지 도 23에 예시된 바와 같이, 상 변화 물질 층을 증착하고, 상기 상 변화 물질 층을 에칭하며, 전극 물질 층을 증착하고, 상기 전극 물질 층을 평탄화하는 공정이 수행되며, 메모리 셀 부분(300)은 도 5b에 예시된 바와 같은 상 변화 메모리 셀(260b)을 제공하도록 대안적인 메모리 셀 부분(310)으로 대체된다. 또 다른 실시예에서, 도 24 내지 도 29에 예시된 바와 같이, 상 변화 물질 층을 증착하고, 상기 상 변화 물질 층을 평탄화하며, 전극 물질 층을 증착하고, 상기 전극 물질 층을 에칭하며, 절연 물질 층을 증착하고, 상기 절연 물질 층을 평탄화하는 공정이 수행되며, 메모리 셀 부분(300)은 도 5b에 예시된 바와 같은 상 변화 메모리 셀(260b)을 제공하도록 대안적인 메모리 셀 부분(310)으로 대체된다. 또 다른 실시예에서, 도 30 내지 도 34에 예시된 바와 같이, 상 변화 물질 층을 증착하고, 전극 물질 층을 증착하며, 상기 상 변화 물질 층 및 상기 전극 물질 층을 에칭하고, 절연 물질 층을 증착하며, 상기 절연 물질 층을 평탄화하는 공정이 수행되며, 메모리 셀 부분(300)은 도 6b에 예시된 바와 같은 상 변화 메모리 셀(280b)의 또 다른 실시예를 제공하도록 대안적인 메모리 셀 부분(310)으로 대체된다.
도 7 내지 도 44를 참조하여 설명되고 예시된 방법들의 실시예들은 도 2a, 도 2b, 도 6a 및 도 6b에 예시된 바와 같은 단차형 패턴들을 형성하는 상 변화 물질을 포함하는 메모리 셀들, 도 3a 내지 도 4b에 예시된 바와 같은 열적 환경들을 변화시키고 단차형 패턴들을 포함하는 메모리 셀들, 도 5a 및 도 5b에 예시된 바와 같은 상이한 상 변화 물질들을 사용하는 단차형 패턴들을 포함하는 메모리 셀들, 또는 그 조합들을 제조하기 위해 하위분할되고, 및/또는 조합될 수 있다.
본 명세서에서는 특정 실시예들이 예시되고 서술되었으나, 당업자라면 본 발명의 범위를 벗어나지 않고 다양한 대안적인 및/또는 균등한 구현예들이 도시되고 설명된 상기 특정 실시예들을 대체할 수 있다는 것을 이해할 것이다. 본 출원서는 본 명세서에서 개시된 특정 실시예들의 여하한의 응용들 및 변형들을 포괄하도록 의도된다. 그러므로, 본 발명은 오직 청구항과 그 균등론에 의해서만 제한되어야 한다.
첨부한 도면들은 본 발명의 더 많은 이해를 제공하기 위해 포함되며 본 명세서의 일부분에 통합되고 그 일부분을 구성한다. 본 도면들은 본 발명의 실시예들을 예시하며, 도면설명과 함께 본 발명의 원리를 설명하는 역할을 한다. 본 발명의 다른 실시예들 및 본 발명의 의도된 다수의 장점들은 다음의 상세한 설명을 참조함으로써 더 쉽게 이해될 것이다. 본 도면들의 요소들은 서로에 대해 축척대로 되어 있지는 않다. 동일한 참조 부호는 대응하는 유사한 부분을 나타낸다.
도 1a는 메모리 디바이스의 일 실시예를 예시하는 블록도;
도 1b는 상 변화 메모리 셀들의 단차형 프로그래밍 특성의 일 실시예를 예시하는 그래프;
도 2a는 상 변화 메모리 셀의 일 실시예의 단면도;
도 2b는 상 변화 메모리 셀의 또 다른 실시예의 단면도;
도 3a는 상 변화 메모리 셀의 또 다른 실시예의 단면도;
도 3b는 상 변화 메모리 셀의 또 다른 실시예의 단면도;
도 4a는 상 변화 메모리 셀의 또 다른 실시예의 단면도;
도 4b는 상 변화 메모리 셀의 또 다른 실시예의 단면도;
도 5a는 상 변화 메모리 셀의 또 다른 실시예의 단면도;
도 5b는 상 변화 메모리 셀의 또 다른 실시예의 단면도;
도 6a는 상 변화 메모리 셀의 또 다른 실시예의 단면도;
도 6b는 상 변화 메모리 셀의 또 다른 실시예의 단면도;
도 7은 사전처리된 웨이퍼의 일 실시예의 단면도;
도 8은 전극 물질 층을 에칭한 후의 메모리 셀 부분의 일 실시예의 단면도;
도 9는 사전처리된 웨이퍼의 또 다른 실시예의 단면도;
도 10은 사전처리된 웨이퍼 및 제 2 절연 물질 층의 일 실시예의 단면도;
도 11은 제 2 절연 물질 층을 에칭한 후의 메모리 셀 부분의 일 실시예의 단면도;
도 12는 메모리 셀 부분 및 확산 배리어 물질 층의 일 실시예의 단면도;
도 13은 확산 배리어 물질 층을 에칭한 후의 메모리 셀 부분 및 확산 배리어의 일 실시예의 단면도;
도 14는 메모리 셀 부분 및 제 1 스페이서 물질 층의 일 실시예의 단면도;
도 15는 제 1 스페이서 물질 층을 에칭한 후의 메모리 셀 부분 및 제 1 스페이서 또는 스페이서 쌍의 일 실시예의 단면도;
도 16은 메모리 셀 부분, 제 1 스페이서 또는 스페이서 쌍, 및 에칭 정지 물질 층의 일 실시예의 단면도;
도 17은 메모리 셀 부분, 제 1 스페이서 또는 스페이서 쌍, 에칭 정지 물질 층 및 제 2 스페이서 물질 층의 일 실시예의 단면도;
도 18은 제 2 스페이서 물질 층 및 에칭 정지 물질 층을 에칭한 후의 메모리 셀 부분, 제 1 스페이서 또는 스페이서 쌍, 제 1 에칭 정지 층 또는 정지 층 쌍, 및 제 2 스페이서 또는 스페이서 쌍의 일 실시예의 단면도;
도 19는 메모리 셀 부분, 제 1 스페이서 또는 스페이서 쌍, 제 1 에칭 정지 층 또는 정지 층 쌍, 제 2 스페이서 또는 스페이서 쌍, 제 2 에칭 정지 층 또는 정지 층 쌍, 및 제 3 스페이서 또는 스페이서 쌍의 일 실시예의 단면도;
도 20은 메모리 셀 부분, 스페이서들, 에칭 정지 층들 및 상 변화 물질 층의 일 실시예의 단면도;
도 21은 상 변화 물질 층을 에칭한 후의 메모리 셀 부분, 스페이서들, 에칭 정지 층들 및 상 변화 물질의 일 실시예의 단면도;
도 22는 메모리 셀 부분, 스페이서들, 에칭 정지 층들, 상 변화 물질 및 전극 물질 층의 일 실시예의 단면도;
도 23은 전극 물질 층을 평탄화한 후의 메모리 셀 부분, 스페이서들, 에칭 정지 층들, 상 변화 물질 및 제 2 전극의 일 실시예의 단면도;
도 24는 도 20에 예시된 바와 같은 메모리 셀 부분, 스페이서들, 에칭 정지 층들 및 상 변화 물질 층의 일 실시예의 단면도;
도 25는 상 변화 물질 층을 평탄화한 후의 메모리 셀 부분, 스페이서들, 에칭 정지 층들 및 상 변화 물질의 일 실시예의 단면도;
도 26은 메모리 셀 부분, 스페이서들, 에칭 정지 층들, 상 변화 물질 및 전극 물질 층의 일 실시예의 단면도;
도 27은 전극 물질 층을 에칭한 후의 메모리 셀 부분, 스페이서들, 에칭 정지 층들, 상 변화 물질 및 제 2 전극의 일 실시예의 단면도;
도 28은 메모리 셀 부분, 스페이서들, 에칭 정지 층들, 상 변화 물질, 제 2 전극 및 추가 절연 물질 층의 일 실시예의 단면도;
도 29는 추가 절연 물질 층을 에칭한 후의 메모리 셀 부분, 스페이서들, 에칭 정지 층들, 상 변화 물질, 제 2 전극 및 절연 물질의 일 실시예;
도 30은 도 20에 예시된 바와 같은 메모리 셀 부분, 스페이서들, 에칭 정지 층들 및 상 변화 물질 층의 일 실시예의 단면도;
도 31은 메모리 셀 부분, 스페이서들, 에칭 정지 층들, 상 변화 물질 층 및 전극 물질 층의 일 실시예의 단면도;
도 32는 전극 물질 층 및 상 변화 물질 층을 에칭한 후의 메모리 셀 부분, 스페이서들, 에칭 정지 층들, 상 변화 물질 및 제 2 전극의 일 실시예의 단면도;
도 33은 메모리 셀 부분, 스페이서들, 에칭 정지 층들, 상 변화 물질, 제 2 전극 및 절연 물질 층의 일 실시예의 단면도;
도 34는 절연 물질 층을 에칭한 후의 메모리 셀 부분, 스페이서들, 에칭 정지 층들, 상 변화 물질, 제 2 전극 및 절연 물질의 일 실시예의 단면도;
도 35는 도 11에 예시된 바와 같은 메모리 셀 부분의 일 실시예의 단면도;
도 36은 메모리 셀 부분 및 제 1 스페이서 물질 층의 일 실시예의 단면도;
도 37은 제 1 스페이서 물질 층을 에칭한 후의 메모리 셀 부분 및 제 1 스페이서 또는 스페이서 쌍의 일 실시예의 단면도;
도 38은 메모리 셀 부분, 제 1 스페이서 또는 스페이서 쌍, 및 제 2 스페이서 물질 층의 일 실시예의 단면도;
도 39는 제 2 스페이서 물질 층을 에칭한 후의 메모리 셀 부분, 제 1 스페이서 또는 스페이서 쌍, 및 제 2 스페이서 또는 스페이서 쌍의 일 실시예의 단면도;
도 40은 메모리 셀 부분, 제 1 스페이서 또는 스페이서 쌍, 제 2 스페이서 또는 스페이서 쌍, 및 제 3 스페이서 또는 스페이서 쌍의 일 실시예의 단면도;
도 41은 도 19에 예시된 바와 같은 메모리 셀 부분, 스페이서들 및 에칭 정지 층들의 일 실시예의 단면도;
도 42는 메모리 셀 부분, 에칭 정지 층들 및 제 1 상 변화 물질 층의 일 실시예의 단면도;
도 43은 제 1 상 변화 물질 층을 에칭한 후의 메모리 셀 부분, 스페이서들, 에칭 정지 층들 및 제 1 상 변화 부분의 일 실시예의 단면도; 및
도 44는 메모리 셀 부분들, 스페이서들, 에칭 정지 층들, 제 1 상 변화 부분, 제 2 상 변화 부분 및 제 3 상 변화 부분의 일 실시예의 단면도를 예시한다.

Claims (41)

  1. 메모리 셀에 있어서,
    제 1 전극;
    제 2 전극; 및
    상기 제 1 전극과 제 2 전극 사이의 상 변화 물질을 포함하고, 상기 상 변화 물질은 단차형 프로그래밍 특성을 가지며,
    상기 제 1 전극, 상기 제 2 전극 및 상기 상 변화 물질은 비아(via) 또는 트렌치(trench) 메모리 셀을 형성하는 것을 특징으로 하는 메모리 셀.
  2. 제 1 항에 있어서,
    상기 제 1 전극과 상기 제 2 전극 사이의 복수의 스페이서들을 더 포함하고, 상기 복수의 스페이서들은 상기 상 변화 물질 내에 단차형 패턴을 정의하는 것을 특징으로 하는 메모리 셀.
  3. 제 2 항에 있어서,
    상기 상 변화 물질은 복수의 직사각형 층 또는 원통형 층 부분들을 포함하고, 상기 복수의 직사각형 층 또는 원통형 층 부분들 각각은 상기 복수의 스페이서들 중 1 이상에 의해 정의되는 것을 특징으로 하는 메모리 셀.
  4. 제 2 항에 있어서,
    상기 상 변화 물질, 상기 복수의 스페이서들, 상기 제 1 전극 및 상기 제 2 전극을 횡방향으로 둘러싸는 절연 물질을 더 포함하고, 상기 절연 물질 및 상기 복수의 스페이서들은 동일한 열 전도도를 갖는 것을 특징으로 하는 메모리 셀.
  5. 제 2 항에 있어서,
    상기 상 변화 물질, 상기 복수의 스페이서들, 상기 제 1 전극 및 상기 제 2 전극을 횡방향으로 둘러싸는 절연 물질을 더 포함하고, 상기 복수의 스페이서들은 상기 절연 물질과 상이한 열 전도도를 갖는 것을 특징으로 하는 메모리 셀.
  6. 제 5 항에 있어서,
    상기 각각의 스페이서들은 낮은-k 물질을 포함하는 것을 특징으로 하는 메모리 셀.
  7. 제 2 항에 있어서,
    상기 복수의 스페이서들과 상기 제 1 전극 사이의 확산 배리어를 더 포함하는 것을 특징으로 하는 메모리 셀.
  8. 제 7 항에 있어서,
    상기 확산 배리어는 상 변화 물질 층을 포함하는 것을 특징으로 하는 메모리 셀.
  9. 제 7 항에 있어서,
    상기 확산 배리어는 상기 제 1 전극과 접촉하는 상 변화 물질 층, 및 상기 스페이서들과 접촉하는 전극 물질 층을 포함하는 것을 특징으로 하는 메모리 셀.
  10. 메모리 셀에 있어서,
    제 1 전극;
    제 2 전극;
    상기 제 1 전극과 상기 제 2 전극 사이의 복수의 상 변화 부분들; 및
    상기 제 1 전극과 상기 제 2 전극 사이의 복수의 스페이서들을 포함하고, 상기 복수의 스페이서들은 상기 복수의 상 변화 부분들 내에 단차형 패턴을 정의하는 것을 특징으로 하는 메모리 셀.
  11. 제 10 항에 있어서,
    상기 각각의 상 변화 부분들은 상기 복수의 스페이서들 중 1 이상에 의해 정의되는 직사각형 층 또는 원통형 층을 형성하는 것을 특징으로 하는 메모리 셀.
  12. 제 10 항에 있어서,
    상기 복수의 상 변화 부분, 상기 복수의 스페이서들, 상기 제 1 전극 및 상 기 제 2 전극을 횡방향으로 둘러싸는 절연 물질을 더 포함하고, 상기 절연 물질 및 상기 복수의 스페이서들은 동일한 열 전도도를 갖는 것을 특징으로 하는 메모리 셀.
  13. 제 10 항에 있어서,
    상기 복수의 상 변화 부분, 상기 복수의 스페이서들, 상기 제 1 전극 및 상기 제 2 전극을 횡방향으로 둘러싸는 절연 물질을 더 포함하고, 상기 복수의 스페이서들은 상기 절연 물질보다 낮은 열 전도도를 갖는 것을 특징으로 하는 메모리 셀.
  14. 제 13 항에 있어서,
    상기 각각의 스페이서들은 낮은-k 물질을 포함하는 것을 특징으로 하는 메모리 셀.
  15. 제 10 항에 있어서,
    상기 복수의 스페이서들과 상기 제 1 전극 사이의 확산 배리어를 더 포함하는 것을 특징으로 하는 메모리 셀.
  16. 메모리 셀에 있어서,
    제 1 전극;
    제 2 전극;
    상기 제 1 전극과 상기 제 2 전극 사이의 복수의 상 변화 물질 층들을 포함하고, 상기 복수의 상 변화 물질 층들 중 2 이상은 상이한 상 변화 물질들을 포함하며;
    상기 제 1 전극과 상기 제 2 전극 사이의 복수의 스페이서들을 포함하고, 상기 복수의 스페이서들은 복수의 상 변화 물질 층들 내에 단차형 패턴을 정의하는 것을 특징으로 하는 메모리 셀.
  17. 제 16 항에 있어서,
    상기 상 변화 물질 층들 중 2 이상은 상이한 결정화 온도들을 갖는 것을 특징으로 하는 메모리 셀.
  18. 제 16 항에 있어서,
    각각의 상 변화 물질 층은 직사각형 층 또는 원통형 층 부분을 제공하고, 각각의 직사각형 층 또는 원통형 층 부분은 상기 복수의 스페이서들 중 1 이상에 의해 정의되는 것을 특징으로 하는 메모리 셀.
  19. 제 16 항에 있어서,
    상기 복수의 상 변화 물질 층들, 상기 복수의 스페이서들, 상기 제 1 전극 및 상기 제 2 전극을 횡방향으로 둘러싸는 절연 물질을 더 포함하는 것을 특징으로 하는 메모리 셀.
  20. 제 16 항에 있어서,
    상기 복수의 스페이서들 중 1 이상은 낮은-k 물질을 포함하는 것을 특징으로 하는 메모리 셀.
  21. 제 16 항에 있어서,
    상기 복수의 스페이서들과 상기 제 1 전극 사이의 확산 배리어를 더 포함하는 것을 특징으로 하는 메모리 셀.
  22. 메모리를 제조하는 방법에 있어서,
    개구부를 갖는 절연 물질 층 및 제 1 전극을 포함하는 웨이퍼를 제공하는 단계;
    상기 웨이퍼 위에 제 1 스페이서 물질 층을 증착하는 단계;
    상기 개구부의 저부 및 측벽들의 일부분을 노출시키도록 제 1 스페이서 물질 층을 에칭하여 제 1 스페이서를 형성하는 단계;
    상기 제 1 스페이서 및 상기 웨이퍼의 노출된 부분들 위에 제 2 스페이서 물질 층을 증착하는 단계;
    상기 제 2 스페이서 물질 층을 선택적으로 에칭하여 상기 제 1 스페이서보다 짧은 제 2 스페이서를 형성하는 단계를 포함하는 메모리를 제조하는 방법.
  23. 제 22 항에 있어서,
    상기 웨이퍼를 제공하는 단계는:
    절연 물질에 의해 둘러싸인 전극 물질을 포함하는 사전처리된 웨이퍼를 제공하는 단계; 및
    상기 제 1 전극 및 상기 개구부를 형성하도록 상기 전극 물질을 에칭하는 단계를 포함하는 것을 특징으로 하는 메모리를 제조하는 방법.
  24. 제 22 항에 있어서,
    상기 웨이퍼를 제공하는 단계는:
    절연 물질에 의해 둘러싸인 제 1 전극을 포함하는 사전처리된 웨이퍼를 제공하는 단계;
    상기 사전처리된 웨이퍼 위에 추가 절연 물질을 증착하는 단계; 및
    상기 제 1 전극을 노출시키고 상기 개구부를 형성하도록 상기 추가 절연 물질을 에칭하는 단계를 포함하는 것을 특징으로 하는 메모리를 제조하는 방법.
  25. 제 22 항에 있어서,
    상기 웨이퍼를 제공하는 단계는 확산 배리어와 접촉하는 제 1 전극, 및 상기 확산 배리어를 노출시키는 개구부를 갖는 절연 물질 층을 포함하는 웨이퍼를 제공하는 단계를 포함하는 것을 특징으로 하는 메모리를 제조하는 방법.
  26. 제 25 항에 있어서,
    상기 웨이퍼를 제공하는 단계는 상기 제 1 전극과 접촉하는 상 변화 물질 층, 및 상기 상 변화 물질 층과 접촉하는 전극 물질 층을 포함하는 확산 배리어를 포함하는 웨이퍼를 제공하는 단계를 포함하는 것을 특징으로 하는 메모리를 제조하는 방법.
  27. 제 22 항에 있어서,
    상기 제 1 스페이서 물질을 증착하는 단계는 상기 절연 물질보다 낮은 열 전도도를 갖는 제 1 스페이서 물질을 증착하는 단계를 포함하는 것을 특징으로 하는 메모리를 제조하는 방법.
  28. 제 22 항에 있어서,
    상기 웨이퍼, 상기 제 1 스페이서, 상기 제 2 스페이서의 노출된 부분들 위에 상 변화 물질 층을 증착하는 단계;
    상기 개구부의 측벽들의 일부분을 노출시키도록 상기 상 변화 물질을 에칭하는 단계;
    상기 웨이퍼 및 상기 에칭된 상 변화 물질의 노출된 부분들 위에 전극 물질 층을 증착하는 단계; 및
    제 2 전극을 형성하도록 상기 전극 물질 층을 평탄화하는 단계를 더 포함하 는 것을 특징으로 하는 메모리를 제조하는 방법.
  29. 제 22 항에 있어서,
    상기 웨이퍼, 상기 제 1 스페이서, 상기 제 2 스페이서의 노출된 부분들 위에 상 변화 물질 층을 증착하는 단계;
    상기 절연 물질을 노출시키도록 상기 상 변화 물질을 평탄화하는 단계;
    상기 평탄화된 상 변화 물질 및 상기 노출된 절연 물질 위에 전극 물질 층을 증착하는 단계;
    제 2 전극을 제공하기 위하여, 상기 절연 물질의 일부분을 노출시키도록 상기 전극 물질 층을 에칭하는 단계;
    상기 에칭된 전극 물질 층 및 상기 노출된 절연 물질 층 위에 추가 절연 물질 층을 증착하는 단계; 및
    상기 제 2 전극을 노출시키도록 상기 추가 절연 물질 층을 평탄화하는 단계를 더 포함하는 것을 특징으로 하는 메모리를 제조하는 방법.
  30. 제 22 항에 있어서,
    상기 웨이퍼, 상기 제 1 스페이서 및 상기 제 2 스페이서의 노출된 부분들 위에 상 변화 물질 층을 증착하는 단계;
    상기 상 변화 물질 층 위에 전극 물질 층을 증착하는 단계;
    제 2 전극을 제공하기 위하여, 상기 절연 물질을 노출시키도록 상기 상 변화 물질 층 및 상기 전극 물질 층을 에칭하는 단계;
    상기 절연 물질, 상기 에칭된 상 변화 물질 층 및 상기 제 2 전극의 노출된 부분들 위에 추가 절연 물질 층을 증착하는 단계;
    상기 제 2 전극을 노출시키도록 상기 추가 절연 물질 층을 평탄화하는 단계를 더 포함하는 것을 특징으로 하는 메모리를 제조하는 방법.
  31. 제 22 항에 있어서,
    상기 웨이퍼, 상기 제 1 스페이서 및 상기 제 2 스페이서의 노출된 부분들 위에 제 1 상 변화 물질 층을 증착하는 단계;
    상기 제 2 스페이서에 의해 정의된 제 1 상 변화 부분을 형성하기 위하여, 상기 제 1 스페이서를 노출시키도록 상기 제 1 상 변화 물질 층을 에칭하는 단계;
    상기 웨이퍼, 상기 제 1 스페이서 및 상기 제 1 상 변화 부분의 노출된 부분들 위에 제 2 상 변화 물질 층을 증착하고, 상기 제 2 상 변화 물질 층은 상기 제 1 상 변화 물질 층과 상이한 상 변화 물질을 포함하며;
    상기 제 1 스페이서에 의해 정의된 제 2 상 변화 부분을 형성하기 위하여, 상기 개구부의 측벽들의 일부분을 노출시키도록 상기 제 2 상 변화 물질 층을 에칭하는 단계를 더 포함하는 것을 특징으로 하는 메모리를 제조하는 방법.
  32. 메모리를 제조하는 방법에 있어서
    개구부를 갖는 절연 물질 층 및 제 1 전극을 포함하는 웨이퍼를 제공하는 단 계;
    상기 웨이퍼 위에 제 1 스페이서 물질 층을 증착하는 단계;
    상기 개구부의 저부 및 측벽들의 일부분을 노출시키도록 상기 제 1 스페이서 물질 층을 에칭하여 제 1 스페이서를 형성하는 단계;
    상기 웨이퍼 및 상기 제 1 스페이서의 노출된 부분들 위에 에칭 정지 물질 층을 증착하는 단계;
    상기 에칭 정지 물질 층 위에 제 2 스페이서 물질 층을 증착하는 단계;
    상기 에칭 정지 물질 층의 일부분들을 노출시키도록 상기 제 2 스페이서 물질 층을 에칭하여 상기 제 1 스페이서보다 짧은 제 2 스페이서를 형성하는 단계; 및
    상기 제 1 스페이서 및 상기 개구부의 저부의 일부분들을 노출시키도록 상기 에칭 정지 물질 층의 노출된 부분들을 제거하는 단계를 포함하는 것을 특징으로 하는 메모리를 제조하는 방법.
  33. 제 32 항에 있어서,
    상기 웨이퍼를 제공하는 단계는:
    절연 물질에 의해 둘러싸인 전극 물질을 포함하는 사전처리된 웨이퍼를 제공하는 단계; 및
    상기 제 1 전극 및 상기 개구부를 형성하도록 상기 전극 물질을 에칭하는 단계를 포함하는 것을 특징으로 하는 메모리를 제조하는 방법.
  34. 제 32 항에 있어서,
    상기 웨이퍼를 제공하는 단계는:
    절연 물질에 의해 둘러싸인 상기 제 1 전극을 포함하는 사전처리된 웨이퍼를 제공하는 단계;
    상기 사전처리된 웨이퍼 위에 추가 절연 물질을 증착하는 단계; 및
    상기 제 1 전극을 노출시키고 상기 개구부를 형성하도록 상기 추가 절연 물질 층을 에칭하는 단계를 포함하는 것을 특징으로 하는 메모리를 제조하는 방법.
  35. 제 32 항에 있어서,
    상기 웨이퍼를 제공하는 단계는 확산 배리어와 접촉하는 제 1 전극 및 상기 확산 배리어를 노출시키는 개구부를 갖는 절연 물질 층을 포함하는 웨이퍼를 제공하는 단계를 포함하는 것을 특징으로 하는 메모리를 제조하는 방법.
  36. 제 35 항에 있어서,
    상기 웨이퍼를 제공하는 단계는 상기 제 1 전극과 접촉하는 상 변화 물질 층, 및 상기 상 변화 물질 층과 접촉하는 전극 물질 층을 포함하는 확산 배리어를 포함하는 웨이퍼를 제공하는 단계를 포함하는 것을 특징으로 하는 메모리를 제조하는 방법.
  37. 제 32 항에 있어서,
    상기 제 1 스페이서 물질 층을 증착하는 단계는 상기 절연 물질보다 낮은 열 전도도를 갖는 제 1 스페이서 물질을 증착하는 단계를 포함하는 것을 특징으로 하는 메모리를 제조하는 방법.
  38. 제 32 항에 있어서,
    상기 웨이퍼, 상기 제 1 스페이서, 상기 제 2 스페이서의 노출된 부분들 위에 상 변화 물질 층을 증착하는 단계;
    상기 개구부의 측벽들의 일부분을 노출시키도록 상기 상 변화 물질 층을 에칭하는 단계;
    상기 웨이퍼 및 상기 에칭된 상 변화 물질의 노출된 부분들 위에 전극 물질 층을 증착하는 단계; 및
    제 2 전극을 형성하도록 상기 전극 물질 층을 평탄화하는 단계를 더 포함하는 것을 특징으로 하는 메모리를 제조하는 방법.
  39. 제 32 항에 있어서,
    상기 웨이퍼, 상기 제 1 스페이서, 상기 제 2 스페이서의 노출된 부분들 위에 상 변화 물질 층을 증착하는 단계;
    상기 절연 물질을 노출시키도록 상기 상 변화 물질을 평탄화하는 단계;
    상기 평탄화된 상 변화 물질 및 상기 노출된 절연 물질 위에 전극 물질 층을 증착하는 단계;
    제 2 전극을 제공하기 위하여, 상기 절연 물질의 일부분을 노출시키도록 상기 전극 물질 층을 에칭하는 단계;
    상기 제 2 전극 및 상기 노출된 절연 물질 위에 추가 절연 물질 층을 증착하는 단계; 및
    상기 제 2 전극을 노출시키도록 상기 추가 절연 물질 층을 평탄화하는 단계를 더 포함하는 것을 특징으로 하는 메모리를 제조하는 방법.
  40. 제 32 항에 있어서,
    상기 웨이퍼, 상기 제 1 스페이서 및 상기 제 2 스페이서의 노출된 부분들 위에 상 변화 물질 층을 증착하는 단계;
    상기 상 변화 물질 층 위에 전극 물질 층을 증착하는 단계;
    상기 절연 물질 층을 노출시키고 제 2 전극을 제공하도록 상기 상 변화 물질 층 및 상기 전극 물질 층을 에칭하는 단계;
    상기 절연 물질 층, 상기 에칭된 상 변화 물질 층 및 상기 제 2 전극의 노출된 부분들 위에 추가 절연 물질 층을 증착하는 단계;
    상기 제 2 전극을 노출시키도록 상기 추가 절연 물질 층을 평탄화하는 단계를 더 포함하는 것을 특징으로 하는 메모리를 제조하는 방법.
  41. 제 32 항에 있어서,
    상기 웨이퍼, 상기 제 1 스페이서 및 상기 제 2 스페이서의 노출된 부분들 위에 제 1 상 변화 물질 층을 증착하는 단계;
    상기 제 2 스페이서에 의해 정의된 제 1 상 변화 부분을 형성하기 위하여, 상기 절연 물질 및 상기 제 1 스페이서의 일부분들을 노출시키도록 상기 제 1 상 변화 물질 층을 에칭하는 단계;
    상기 웨이퍼, 상기 제 1 스페이서 및 상기 제 1 상 변화 부분의 노출된 부분들 위에 제 2 상 변화 물질 층을 증착하고, 상기 제 2 상 변화 물질 층은 상기 제 1 상 변화 물질 층과 상이한 상 변화 물질을 포함하며;
    상기 제 1 스페이서에 의해 정의된 제 2 상 변화 부분을 형성하기 위하여, 상기 절연 물질의 일부분들을 노출시키도록 상기 제 2 상 변화 물질 층을 에칭하는 단계를 더 포함하는 것을 특징으로 하는 메모리를 제조하는 방법.
KR1020070071876A 2006-07-18 2007-07-18 단차형 프로그래밍 특성을 갖는 상 변화 메모리 셀 KR20080008288A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/488,869 US7688618B2 (en) 2006-07-18 2006-07-18 Integrated circuit having memory having a step-like programming characteristic
US11/488,869 2006-07-18

Publications (1)

Publication Number Publication Date
KR20080008288A true KR20080008288A (ko) 2008-01-23

Family

ID=38556527

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070071876A KR20080008288A (ko) 2006-07-18 2007-07-18 단차형 프로그래밍 특성을 갖는 상 변화 메모리 셀

Country Status (6)

Country Link
US (1) US7688618B2 (ko)
EP (1) EP1881541A3 (ko)
JP (1) JP2008103677A (ko)
KR (1) KR20080008288A (ko)
CN (1) CN101110467B (ko)
TW (1) TWI351697B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190037179A (ko) * 2017-09-28 2019-04-05 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 상이한 크기들의 메모리 셀들을 노출하기 위한 구조물 및 방법

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8084799B2 (en) * 2006-07-18 2011-12-27 Qimonda Ag Integrated circuit with memory having a step-like programming characteristic
US7599211B2 (en) * 2007-04-10 2009-10-06 Infineon Technologies Ag Integrated circuit, resistivity changing memory device, memory module and method of fabricating an integrated circuit
US8373148B2 (en) * 2007-04-26 2013-02-12 Spansion Llc Memory device with improved performance
WO2009015297A1 (en) * 2007-07-25 2009-01-29 Intermolecular, Inc. Multistate nonvolatile memory elements
US7852658B2 (en) * 2008-03-14 2010-12-14 Micron Technology, Inc. Phase change memory cell with constriction structure
US8084842B2 (en) * 2008-03-25 2011-12-27 Macronix International Co., Ltd. Thermally stabilized electrode structure
US8649213B2 (en) 2008-04-01 2014-02-11 Nxp B.V. Multiple bit phase change memory cell
FR2934711B1 (fr) * 2008-07-29 2011-03-11 Commissariat Energie Atomique Dispositif memoire et memoire cbram a fiablilite amelioree.
KR20110015934A (ko) * 2009-08-10 2011-02-17 삼성전자주식회사 비휘발성 메모리 장치 및 이의 프로그램 방법
US7944740B2 (en) * 2009-09-22 2011-05-17 International Business Machines Corporation Multi-level cell programming of PCM by varying the reset amplitude
US8634235B2 (en) 2010-06-25 2014-01-21 Macronix International Co., Ltd. Phase change memory coding
US8374019B2 (en) 2011-01-05 2013-02-12 Macronix International Co., Ltd. Phase change memory with fast write characteristics
US8497182B2 (en) 2011-04-19 2013-07-30 Macronix International Co., Ltd. Sidewall thin film electrode with self-aligned top electrode and programmable resistance memory
SG185902A1 (en) * 2011-05-19 2012-12-28 Agency Science Tech & Res A phase-change memory and a method of programming the same
US8891293B2 (en) 2011-06-23 2014-11-18 Macronix International Co., Ltd. High-endurance phase change memory devices and methods for operating the same
US8987700B2 (en) 2011-12-02 2015-03-24 Macronix International Co., Ltd. Thermally confined electrode for programmable resistance memory
US9001550B2 (en) 2012-04-27 2015-04-07 Macronix International Co., Ltd. Blocking current leakage in a memory array
TWI469408B (zh) * 2012-05-07 2015-01-11 Univ Feng Chia 超薄與多層結構相變化記憶體元件
US8964442B2 (en) 2013-01-14 2015-02-24 Macronix International Co., Ltd. Integrated circuit 3D phase change memory array and manufacturing method
US8916414B2 (en) 2013-03-13 2014-12-23 Macronix International Co., Ltd. Method for making memory cell by melting phase change material in confined space
CN104966717B (zh) 2014-01-24 2018-04-13 旺宏电子股份有限公司 一种存储器装置及提供该存储器装置的方法
JP6086097B2 (ja) * 2014-06-17 2017-03-01 国立大学法人東北大学 多段相変化材料および多値記録相変化メモリ素子
US10424374B2 (en) 2017-04-28 2019-09-24 Micron Technology, Inc. Programming enhancement in self-selecting memory
US11152428B2 (en) * 2017-05-01 2021-10-19 Sony Semiconductor Solutions Corporation Selection device and storage apparatus
US10854813B2 (en) 2018-02-09 2020-12-01 Micron Technology, Inc. Dopant-modulated etching for memory devices
US10424730B2 (en) 2018-02-09 2019-09-24 Micron Technology, Inc. Tapered memory cell profiles
US10693065B2 (en) * 2018-02-09 2020-06-23 Micron Technology, Inc. Tapered cell profile and fabrication
US10541364B2 (en) 2018-02-09 2020-01-21 Micron Technology, Inc. Memory cells with asymmetrical electrode interfaces
US11367833B2 (en) * 2018-09-28 2022-06-21 Intel Corporation Memory cells having increased structural stability
US10892010B2 (en) * 2019-02-13 2021-01-12 Macronix International Co., Ltd. Method for controlling accumulated resistance property of ReRAM device
KR20220037000A (ko) * 2020-09-16 2022-03-24 삼성전자주식회사 정보 저장 물질 패턴을 포함하는 반도체 장치
CN115483248A (zh) * 2021-06-16 2022-12-16 华为技术有限公司 一种相变存储器、电子设备和相变存储器的制备方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5414271A (en) * 1991-01-18 1995-05-09 Energy Conversion Devices, Inc. Electrically erasable memory elements having improved set resistance stability
US6671207B1 (en) * 2001-02-08 2003-12-30 Advanced Micro Devices, Inc. Piggyback programming with staircase verify for multi-level cell flash memory designs
US6507061B1 (en) 2001-08-31 2003-01-14 Intel Corporation Multiple layer phase-change memory
US6579760B1 (en) * 2002-03-28 2003-06-17 Macronix International Co., Ltd. Self-aligned, programmable phase change memory
US6714448B2 (en) * 2002-07-02 2004-03-30 Atmel Corporation Method of programming a multi-level memory device
US7180767B2 (en) * 2003-06-18 2007-02-20 Macronix International Co., Ltd. Multi-level memory device and methods for programming and reading the same
US6838692B1 (en) 2003-06-23 2005-01-04 Macronix International Co., Ltd. Chalcogenide memory device with multiple bits per cell
US6927410B2 (en) 2003-09-04 2005-08-09 Silicon Storage Technology, Inc. Memory device with discrete layers of phase change memory material
US7485891B2 (en) 2003-11-20 2009-02-03 International Business Machines Corporation Multi-bit phase change memory cell and multi-bit phase change memory including the same, method of forming a multi-bit phase change memory, and method of programming a multi-bit phase change memory
US7928420B2 (en) 2003-12-10 2011-04-19 International Business Machines Corporation Phase change tip storage cell
KR100657956B1 (ko) * 2005-04-06 2006-12-14 삼성전자주식회사 다치 저항체 메모리 소자와 그 제조 및 동작 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190037179A (ko) * 2017-09-28 2019-04-05 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 상이한 크기들의 메모리 셀들을 노출하기 위한 구조물 및 방법

Also Published As

Publication number Publication date
EP1881541A3 (en) 2009-04-08
CN101110467B (zh) 2011-06-08
CN101110467A (zh) 2008-01-23
TWI351697B (en) 2011-11-01
EP1881541A2 (en) 2008-01-23
TW200807411A (en) 2008-02-01
US20080019170A1 (en) 2008-01-24
JP2008103677A (ja) 2008-05-01
US7688618B2 (en) 2010-03-30

Similar Documents

Publication Publication Date Title
KR20080008288A (ko) 단차형 프로그래밍 특성을 갖는 상 변화 메모리 셀
US8084799B2 (en) Integrated circuit with memory having a step-like programming characteristic
US8017930B2 (en) Pillar phase change memory cell
US7973301B2 (en) Low power phase change memory cell with large read signal
US7545668B2 (en) Mushroom phase change memory having a multilayer electrode
US7838860B2 (en) Integrated circuit including vertical diode
US20080019257A1 (en) Integrated circuit with resistivity changing material having a step-like programming characteristitic
US20080265239A1 (en) Integrated circuit including spacer material layer
US7541609B2 (en) Phase change memory cell having a sidewall contact
US8189372B2 (en) Integrated circuit including electrode having recessed portion
US20090020738A1 (en) Integrated circuit including force-filled resistivity changing material
US20090316473A1 (en) Integrated circuit including vertical diode
US7745812B2 (en) Integrated circuit including vertical diode
US8189374B2 (en) Memory device including an electrode having an outer portion with greater resistivity
US7812333B2 (en) Integrated circuit including resistivity changing material having a planarized surface
US20060273297A1 (en) Phase change memory cell having ring contacts
US7671353B2 (en) Integrated circuit having contact including material between sidewalls
US20080315171A1 (en) Integrated circuit including vertical diode
US20080272354A1 (en) Phase change diode memory

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
NORF Unpaid initial registration fee