JP4917984B2 - 階段状のプログラミング特性を有する相変化メモリセル - Google Patents

階段状のプログラミング特性を有する相変化メモリセル Download PDF

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Description

発明の詳細な説明
〔関連出願の相互参照〕
本出願は、米国特許出願番号＃＃／＃＃＃、＃＃＃、代理人明細書番号Ｉ３３１．３０２．１０１、「階段状のプログラミング特性を有する相変化メモリセル」、および米国特許出願番号＃＃／＃＃＃、＃＃＃、代理人明細書番号Ｉ３３１．３０３．１０１、「階段状のプログラミング特性を有する相変化メモリセル」に関する。これら両出願とも、本出願と同日に出願されており、本明細書に参照として援用される。
〔背景〕
不揮発性メモリの１つのタイプとして、抵抗メモリがある。抵抗メモリは、メモリ素子の抵抗値を用いて、１ビットまたはそれ以上のデータを記憶する。例えば、抵抗値が高くなるようにプログラムされたメモリ素子は論理値「１」データビット値を示し、抵抗値が低くなるようにプログラムされたメモリ素子は論理値「０」データビット値を示す。メモリ素子の抵抗値は、メモリ素子に電圧パルスまたは電流パルスを印加することによって、電気的に切り替えられる。抵抗メモリの１つのタイプとして、相変化メモリがある。相変化メモリは、抵抗メモリ素子として相変化材料を用いる。
相変化メモリは、少なくとも２つの異なる状態を示す相変化材料に基づいている。相変化材料は、データビットを記憶するためにメモリセル内において用いられる。相変化材料の状態は、アモルファス状態および結晶状態と称される。これらの状態は、一般的に結晶状態よりもアモルファス状態の方が高い抵抗値を示すため、区別することができる。一般的には、アモルファス状態では原子構造がより不規則であり、結晶状態では格子がより規則的である。一部の相変化材料は、例えば面心立方（FCC）状態および六方最密充てん（HCP）状態など、２つ以上の結晶状態を示す。これら２つの結晶状態は、抵抗値がそれぞれ異なり、データビットの記憶に用いることができる。以下の説明では、アモルファス状態は、一般的には抵抗値のより高い状態を指し、結晶状態は、一般的には抵抗値のより低い状態を指す。
相変化材料における相変化は、可逆的に誘発させることができる。これによって、メモリは、温度変化に反応して、アモルファス状態から結晶状態、および結晶状態からアモルファス状態へと変化する。相変化材料における温度変化は、相変化材料への電流供給、あるいは、相変化材料に隣接する抵抗ヒータへの電流供給によって達成することができる。これら方法のいずれにおいても、相変化材料の加熱が制御可能であることによって、相変化材料内における相変化が制御可能となる。
相変化材料からなる複数のメモリセルを有するメモリアレイを備えた相変化メモリは、データを記憶するために、相変化材料のメモリ状態を利用してプログラムすることができる。このような相変化メモリデバイスにおけるデータの読み出しおよび書き込みを行うための方法の１つとして、相変化材料へ印加される電流および／または電圧パルスを制御する方法がある。この電流および／または電圧のレベルは、各メモリセル内の相変化材料内において誘発される温度に対応している。
より密度の高い相変化メモリを達成するために、相変化メモリセルは、多データビットを記憶することができる。相変化メモリセル内における多ビット記憶は、相変化材料が中間的な抵抗値もしくは状態を有するようにプログラムすることによって達成することができる。相変化メモリセルが、３つの異なる抵抗レベル（resistance level）のいずれか１つにプログラムされた場合、１セルにつき１．５データビットを記憶させることができる。４つの異なる抵抗レベルのいずれか１つに相変化メモリセルをプログラムした場合は、１セルにつき２データビットを記憶させることができる。以下、同様に記憶させることができる。説明を簡単にするために、本明細書における説明では、４つの異なる抵抗レベルまたは状態、および１セルにつき２データビットに実質的な焦点を当てる。これは、単に例証を目的としており、本発明の範囲を限定を意図するものではない。原理的には、３つまたは３つ以上の状態を記憶することが可能である。
相変化メモリセルを中間的な抵抗値にプログラムするためには、アモルファス材料と共存している結晶性材料の量、ひいてはセル抵抗値が、適切な書き込み方式を介して制御される。相変化メモリセルを高い信頼性で繰り返しプログラムするためには、実質的に同様の抵抗値が得られるような実質的に同様のプログラム条件が必要である。しかし、典型的な相変化メモリセルに印加される実質的に同一の電流および／または電圧パルスを含む、実質的に同様のプログラム条件は、製造におけるばらつき、電気的ノイズ、温度変化、あるいはその他の一時的な変動に起因して、抵抗値が異なる場合がある。
上記および上記以外の理由により、本発明が必要とされる。
〔概要〕
本発明の一実施形態は、メモリセルを提供する。本発明に係るメモリセルは、第１の電極、第２の電極および第１の電極と第２の電極との間に備えられた相変化材料を含む。相変化材料は、階段状のプログラミング特性を有している。第１の電極、第２の電極および相変化材料は、ビアまたはトレンチメモリセル（a via or trench memory cell）を形成している。
〔図面の簡単な説明〕
本発明をさらに理解するために、図面が添付されている。これらの添付図面は本明細書に組み込まれ、本明細書の一部を構成する。これらの図面は、本発明の実施形態を例証し、また本明細書における記載と共に本発明の原理を説明するためのものである。本発明の別の実施形態、および本発明の意図する多くの利点については、以下の詳細な説明を参照することによって容易に理解できるであろう。これら図面中の各構成要素は、必ずしも互いに相対的な縮尺とはなっていない。同様の符号は、対応する同様の箇所を示している。
図１Ａは、メモリデバイスの一実施形態のブロック図である。
図１Ｂは、相変化メモリセルの階段状のプログラミング特性の一実施形態を示すグラフである。
図２Ａは、相変化メモリセルの一実施形態の断面図である。
図２Ｂは、相変化メモリセルの別の実施形態の断面図である。
図３Ａは、相変化メモリセルの別の実施形態の断面図である。
図３Ｂは、相変化メモリセルの別の実施形態の断面図である。
図４Ａは、相変化メモリセルの別の実施形態の断面図である。
図４Ｂは、相変化メモリセルの別の実施形態の断面図である。
図５Ａは、相変化メモリセルの別の実施形態の断面図である。
図５Ｂは、相変化メモリセルの別の実施形態の断面図である。
図６Ａは、相変化メモリセルの別の実施形態の断面図である。
図６Ｂは、相変化メモリセルの別の実施形態の断面図である。
図７は、前処理されたウェハの一実施形態の断面図である。
図８は、電極材料層をエッチングした後における、メモリセル部分の一実施形態の断面図である。
図９は、前処理されたウェハの別の実施形態の断面図である。
図１０は、前処理されたウェハおよび第２の絶縁材料層の一実施形態の断面図である。
図１１は、第２の絶縁材料層をエッチングした後における、メモリセル部分の一実施形態の断面図である。
図１２は、メモリセル部分および拡散バリア材料層の一実施形態の断面図である。
図１３は、拡散バリア材料層をエッチングした後における、メモリセル部分および拡散バリアの一実施形態の断面図である。
図１４は、メモリセル部分および第１のスペーサ材料層の一実施形態の断面図である。
図１５は、第１のスペーサ材料層をエッチングした後における、メモリセル部分および第１のスペーサまたはスペーサ対の一実施形態の断面図である。
図１６は、メモリセル部分、第１のスペーサまたはスペーサ対、およびエッチストップ材料層の一実施形態の断面図である。
図１７は、メモリセル部分、第１のスペーサまたはスペーサ対、エッチストップ材料層、および第２のスペーサ材料層の一実施形態の断面図である。
図１８は、第２のスペーサ材料層およびエッチストップ材料層をエッチングした後における、メモリセル部分、第１のスペーサまたはスペーサ対、第１のエッチストップ層または層対、および第２のスペーサまたはスペーサ対の一実施形態の断面図である。
図１９は、メモリセル部分、第１のスペーサまたはスペーサ対、第１のエッチストップ層または層対、第２のスペーサまたはスペーサ対、第２のエッチストップ層または層対、および第３のスペーサまたはスペーサ対の一実施形態の断面図である。
図２０は、メモリセル部分、スペーサ、エッチストップ層、および相変化材料層の一実施形態の断面図である。
図２１は、相変化材料層をエッチングした後における、メモリセル部分、スペーサ、エッチストップ層、および相変化材料の一実施形態の断面図である。
図２２は、メモリセル部分、スペーサ、エッチストップ層、相変化材料、および電極材料層の一実施形態の断面図である。
図２３は、電極材料層を平坦化した後における、メモリセル部分、スペーサ、エッチストップ層、相変化材料、および第２の電極の一実施形態の断面図である。
図２４は、図２０に示されているメモリセル部分、スペーサ、エッチストップ層、および相変化材料層の一実施形態の断面図である。
図２５は、相変化材料層を平坦化した後における、メモリセル部分、スペーサ、エッチストップ層、および相変化材料の一実施形態の断面図である。
図２６は、メモリセル部分、スペーサ、エッチストップ層、相変化材料、および電極材料層の一実施形態の断面図である。
図２７は、電極材料層をエッチングした後における、メモリセル部分、スペーサ、エッチストップ層、相変化材料、および第２の電極の一実施形態の断面図である。
図２８は、メモリセル部分、スペーサ、エッチストップ層、相変化材料、第２の電極、および別の絶縁材料層の一実施形態の断面図である。
図２９は、別の絶縁材料層をエッチングした後における、メモリセル部分、スペーサ、エッチストップ層、相変化材料、第２の電極、および絶縁材料の一実施形態の断面図である。
図３０は、図２０に示されているメモリセル部分、スペーサ、エッチストップ層、および相変化材料層の一実施形態の断面図である。
図３１は、メモリセル部分、スペーサ、エッチストップ層、相変化材料層、および電極材料層の一実施形態の断面図である。
図３２は、電極材料層および相変化材料層をエッチングした後における、メモリセル部分、スペーサ、エッチストップ層、相変化材料、および第２の電極の一実施形態の断面図である。
図３３は、メモリセル部分、スペーサ、エッチストップ層、相変化材料、第２の電極、および絶縁材料層の一実施形態の断面図である。
図３４は、絶縁材料層を平坦化した後における、メモリセル部分、スペーサ、エッチストップ層、相変化材料、第２の電極、および絶縁材料の一実施形態の断面図である。
図３５は、図１１に示されているメモリセル部分の一実施形態の断面図である。
図３６は、メモリセル部分および第１のスペーサ材料層の一実施形態の断面図である。
図３７は、第１のスペーサ材料層をエッチングした後における、メモリセル部分および第１のスペーサまたはスペーサ対の一実施形態の断面図である。
図３８は、メモリセル部分、第１のスペーサまたはスペーサ対、および第２のスペーサ材料層の一実施形態の断面図である。
図３９は、第２のスペーサ材料層をエッチングした後における、メモリセル部分、第１のスペーサまたはスペーサ対、および第２のスペーサまたはスペーサ対の一実施形態の断面図である。
図４０は、メモリセル部分、第１のスペーサまたはスペーサ対、第２のスペーサまたはスペーサ対、および第３のスペーサまたはスペーサ対の一実施形態の断面図である。
図４１は、図１９に示されているメモリセル部分、スペーサ、およびエッチストップ層の一実施形態の断面図である。
図４２は、メモリセル部分、スペーサ、エッチストップ層、および第１の相変化材料層の一実施形態の断面図である。
図４３は、第１の相変化材料層をエッチングした後における、メモリセル部分、スペーサ、エッチストップ層、および第１の相変化部分の一実施形態の断面図である。
図４４は、メモリセル部分、スペーサ、エッチストップ層、第１の相変化部分、第２の相変化部分、および第３の相変化部分の一実施形態の断面図である。
〔詳細な説明〕
以下の詳細な説明では添付図面を参照する。これらの添付図面は、本明細書の一部を構成するものであり、また本発明を実施し得る具体的な実施形態を例証するために示されている。これに関して、「上」「下」「前」「後」「先端」「後端」等の方向を示す用語は、説明する図面の方向を参照して使用されている。本発明の実施形態の構成要素は、多くの様々な方向に配置することができる。従って、方向を表す上記の用語は、例証するために用いられているものであって、限定を目的とするものではない。なお、本発明の範囲を逸脱することなく、別の実施形態を用いること、および構造的または論理的な変化を加えることができることについて理解されたい。従って、以下の詳細な説明は、限定的な意味として捉えられるものではなく、本発明の範囲は特許請求の範囲によって規定される。
図１Ａは、メモリデバイス１００の一実施形態を示すブロック図である。メモリデバイス１００は、書き込み回路１０２、分配回路１０４、メモリセル１０６ａ、１０６ｂ、１０６ｃ、１０６ｄ、センス回路１０８、およびコントローラ１１８を備えている。各メモリセル１０６ａ〜１０６ｄは、メモリセル内の相変化材料がアモルファス状態であるのか結晶状態であるのかに基づいてデータを記憶する相変化メモリセルである。また、各メモリセル１０６ａ〜１０６ｄは、相変化材料が中間的な抵抗値を有するようにプログラムすることによって、３つ以上の状態のいずれか１つにプログラムすることができる。メモリセル１０６ａ〜１０６ｄのいずれか１つを中間的な抵抗値にプログラムするために、アモルファス材料と共存している結晶性材料の量、ひいてはセル抵抗値が、適切な書き込み方式に従ったコントローラ１１８によって制御される。
本明細書において使用される「電気的に結合」という表現は、素子同士が直接結合しているという意味だけではなく、一方の素子と他方の素子との間に別の素子が介在した状態において「該一方の素子と該他方の素子とが電気的に結合されている」場合も含む。
書き込み回路１０２は、信号経路１１０を介して、分配回路１０４に電気的に結合されている。分配回路１０４は、信号経路１１２ａ〜１１２ｄを介して、各メモリセル１０６ａ〜１０６ｄに電気的に結合されている。分配回路１０４は、信号経路１１２ａを介して、メモリセル１０６ａに電気的に結合されている。分配回路１０４は、信号経路１１２ｂを介して、メモリセル１０６ｂに電気的に結合されている。分配回路１０４は、信号経路１１２ｃを介して、メモリセル１０６ｃに電気的に結合されている。分配回路１０４は、信号経路１１２ｄを介して、メモリセル１０６ｄに電気的に結合されている。分配回路１０４はさらに、信号経路１１４を介して、センス回路１０８に電気的に結合されており、センス回路１０８は、信号経路１１６を介して、コントローラ１１８に電気的に結合されている。コントローラ１１８はまた、信号経路１２０を介して、書き込み回路１０２に電気的に結合されている。
各メモリセル１０６ａ〜１０６ｄは、温度変化の影響下において、アモルファス状態から結晶状態、または、結晶状態からアモルファス状態へと変化する相変化材料を含んでいる。従って、メモリセル１０６ａ〜１０６ｄのいずれか１つにおいてアモルファス相変化材料と共存している結晶性相変化材料の量は、メモリデバイス１００内にデータを記憶するための３つ以上の状態を規定する。メモリセル１０６ａ〜１０６ｄは階段状のプログラミング特性を有しており、これによって多ビットデータ記憶が容易になる。
一実施形態では、各メモリセル１０６ａ〜１０６ｄの相変化材料は、階段状のプログラミング特性を得るために、階段状のパターンを形成する。階段状のパターンには、異なる断面幅を有する複数の相変化材料部分が設けられている。パターン内において連続している各段は、高さおよび数がそれぞれ異なるスペーサまたはスペーサ対によって囲まれている。この結果、これらのスペーサまたはスペーサ対は、相変化材料の階段状のパターンに接触し、規定する階段状のパターンを形成する。一実施形態では、スペーサまたはスペーサ対は、これらを取り囲んでいる絶縁材料と熱伝導率が等しいスペーサ材料を含んでいる。
相変化材料の階段状のパターンに電流が流されると、各段に流れる電流の密度に差異が生じる。断面が最も狭い段では電流密度が最も高くなり、断面が最も広い段では電流密度が最も低くなる。電流密度が最も高い段は、電流密度がより低い段の前において、アモルファス状態から結晶状態、あるいは、結晶状態からアモルファス状態へと遷移する。相変化材料内において誘起される温度は、電流密度が最も高い段内においてより高いため、電流密度が最も高い段が最初に遷移する。より高い電流がセルに供給されると、断面が２番目に狭い段の状態が遷移する。このように、階段状のパターンを構成している相変化材料からなる段のうち、選択された数の段が、特定の抵抗値を高い信頼性で繰り返し供給するようにプログラムされる。
別の実施形態では、スペーサまたはスペーサ対は、これを取り囲んでいる絶縁材料とは熱伝導率の異なる、低誘電率材料などのスペーサ材料を含んでいる。これによって、断面の異なる段間における熱環境に差異が生じる。階段状のパターンを構成している段間の熱環境に差異を生じさせることによって、各段内において誘起される温度がさらに制御される。この結果、階段状のパターンを構成している相変化材料からなる段のうち、選択された数の段が、特定の抵抗値を高い信頼性で繰り返し供給するようにプログラムされる。
別の実施形態では、スペーサまたはスペーサ対の少なくとも２つは、異なるスペーサ材料を含んでいる。これら少なくとも２つのスペーサ対の熱伝導率は、それぞれ異なっている。階段状のパターンを構成している段間の熱環境に差異を生じさせることによって、各段内において誘起される温度がさらに制御される。この結果、階段状のパターンを構成している相変化材料からなる段のうち、選択された数の段が、特定の抵抗値を高い信頼性で繰り返し供給するようにプログラムされる。
別の実施形態では、階段状のパターンを構成している相変化材料段の少なくとも２つは、異なる相変化材料を含んでいる。これら少なくとも２つの相変化材料は、異なる結晶化温度を有している。階段状のパターンを構成している段間において結晶化温度に差異を生じさせることによって、各段の遷移がさらに制御される。この結果、階段状のパターンを構成している相変化材料からなる段のうち、選択された数の段が、特定の抵抗値を高い信頼性で繰り返し供給するようにプログラムされる。別の実施形態では、階段状のパターン、異なるスペーサ材料、および異なる相変化材料を任意かつ適切に組み合わせて、階段状のプログラミング特性を達成し、これによって複数の状態における信頼性の高いプログラミングを容易とすることができる。
相変化材料は、アモルファス状態において、結晶状態よりも遥かに高い抵抗値を示す。従って、相変化材料のアモルファス部分および結晶質部分を制御することによって、メモリセル１０６ａ〜１０６ｄの上記３つ以上の状態の電気抵抗に差異が生じる。一実施形態では、上記３つ以上の状態は３つの状態であり、これら３つの状態が「０」、「１」、および「２」のビット値に割り当てられる３値システムを用いている。別の実施形態では、上記３つ以上の状態は４つの状態であり、「００」、「０１」、「１０」、および「１１」などの多ビット値に割り当てられる。別の実施形態では、上記３つ以上の状態は、メモリセルの相変化材料における適切な任意数の状態であってよい。
コントローラ１１８は、書き込み回路１０２およびセンス回路１０８の動作を制御する。コントローラ１１８は、マイクロプロセッサ、マイクロコントローラ、または、書き込み回路１０２およびセンス回路１０８の動作を制御するその他の適切な論理回路を備えている。コントローラ１１８は、メモリセル１０６ａ〜１０６ｄの抵抗状態を決めるための書き込み回路１０２を制御する。コントローラ１１８は、メモリセル１０６ａ〜１０６ｄの抵抗状態を読み出すためのセンス回路１０８を制御する。
一実施形態では、書き込み回路１０２は、信号経路１１０を介して分配回路１０４に電圧パルスを供給し、分配回路１０４は、信号経路１１２ａ〜１１２ｄを介してメモリセル１０６ａ〜１０６ｄに電圧パルスを制御しつつ導く。一実施形態では、分配回路１０４は、各メモリセル１０６ａ〜１０６ｄに電圧パルスを制御しつつ導く複数のトランジスタを有している。別の実施形態では、書き込み回路１０２は、信号経路１１０を介して分配回路１０４に電流パルスを供給し、分配回路１０４は、信号経路１１２ａ〜１１２ｄを介して、メモリセル１０６ａ〜１０６ｄに電流パルスを制御しつつ導く。
センス回路１０８は、信号経路１１４を介して、メモリセル１０６ａ〜１０６ｄの３つ以上の各状態を読み出す。分配回路１０４は、信号経路１１２ａ〜１１２ｄを介して、センス回路１０８とメモリセル１０６ａ〜１０６ｄとの間における読み出し信号を制御しつつ導く。一実施形態では、分配回路１０４は、センス回路１０８とメモリセル１０６ａ〜１０６ｄとの間における読み出し信号を制御しつつ導く複数のトランジスタを有している。一実施形態では、メモリセル１０６ａ〜１０６ｄのいずれか１つの抵抗値を読み出すために、センス回路１０８は、メモリセル１０６ａ〜１０６ｄのいずれか１つに流す電流を供給し、メモリセル１０６ａ〜１０６ｄのいずれか１つにおける電圧を読み出す。一実施形態では、センス回路１０８は、メモリセル１０６ａ〜１０６ｄのいずれか１つに電圧を供給し、メモリセル１０６ａ〜１０６ｄのいずれか１つに流れる電流を読み出す。一実施形態では、書き込み回路１０２は、メモリセル１０６ａ〜１０６ｄのいずれか１つに電圧を供給し、センス回路１０８は、メモリセル１０６ａ〜１０６ｄのいずれか１つに流れる電流を読み出す。一実施形態では、書き込み回路１０２は、メモリセル１０６ａ〜１０６ｄのいずれか１つに流す電流を供給し、センス回路１０８は、メモリセル１０６ａ〜１０６ｄのいずれか１つにおける電圧を読み出す。
メモリデバイス１００内のメモリセル１０６ａ〜１０６ｄをプログラムするために、書き込み回路１０２は、標的メモリセル内の相変化材料を加熱する電流パルスまたは電圧パルスを生成する。一実施形態では、書き込み回路１０２は、分配回路１０４内に供給されて適切な標的メモリセル１０６ａ〜１０６ｄに分配される、適切な電流パルスまたは電圧パルスを生成する。この電流パルスまたは電圧パルスの振幅およびパルス幅は、標的メモリセル１０６ａ〜１０６ｄがプログラムされている特定の状態に応じて、コントローラ１１８によって制御されている。一般的に、メモリセルの「セット」動作によって、標的メモリセルの相変化材料は、その結晶化温度を超えて（しかしその融点を超えないように）、結晶状態または部分的結晶状態および部分的アモルファス状態に達するまで十分な時間加熱される。一般的に、メモリセルの「リセット」動作によって、標的メモリセルの相変化材料は、その融点を超えて加熱された後に急速に冷却され、これによってアモルファス状態または部分的アモルファス状態および部分的結晶状態が達成される。メモリセルは、メモリセルに部分的「セット」パルスまたは部分的「リセット」パルスを印加して、相変化材料のアモルファス部分および結晶質部分を得ることによって、アモルファス状態と結晶状態との中間の抵抗状態においてプログラムすることができる。
図１Ｂは、一実施形態相変化メモリセル１０６ａ〜１０６ｄの階段状のプログラミング特性１３６の一実施形態を示すグラフ１３０である。グラフ１３０では、ｘ軸１３２においてプログラム状態を示し、ｙ軸１３４において抵抗値を示している。適切なプログラムパラメータは、例えば書き込み時間またはパルス振幅を含んでいる。階段状のプログラミング特性１３６は、選択されたプログラム条件近辺におけるプログラム化した抵抗値の変化量を低減する。一実施形態では、選択されたプログラム状態において、抵抗レベルまたは段は、実質的に一定である。
第１のプログラム状態では、メモリセルは、１３８に示されている第１の抵抗段または第１の抵抗状態にプログラムされる。一実施形態では、１３８に示されている段は「００」の状態である。第２のプログラム状態では、メモリセルは、１４０に示されている第２の抵抗段または第２の抵抗状態にプログラムされる。第２の抵抗状態は、第１の抵抗状態より大きい。一実施形態では、１４０に示されている段は「０１」の状態である。第３のプログラム状態では、メモリセルは、１４２に示されている第３の抵抗段または第３の抵抗状態にプログラムされる。第３の抵抗状態は、第２の抵抗状態より大きい。一実施形態では、１４２に示されている段は「１０」の状態である。第４のプログラム状態では、メモリセルは、１４４で示されている第４の抵抗段または第４の抵抗状態にプログラムされる。第４の抵抗状態は、第３の抵抗状態より大きい。一実施形態では、１４４に示されている段は「１１」の状態である。別の実施形態では、メモリセルは、任意の適切な数の抵抗段または抵抗状態を含む任意の適切な階段状プログラミング特性を有していてもよい。相変化メモリセルの以下の実施形態によって、階段状のプログラミング特性が得られる。
図２Ａは、相変化メモリセル２００ａの一実施形態の断面図を示している。一実施形態では、各メモリセル１０６ａ〜１０６ｄは、相変化メモリセル２００ａと同様である。一実施形態では、相変化メモリセル２００ａは、ビアまたはトレンチベースの相変化メモリセル（a via or trench based phase change memory cell）である。相変化メモリセル２００ａは、第１の電極２０２、相変化材料２０４、第２の電極２０６、絶縁材料２０８、第１のスペーサまたはスペーサ対２１０ａ、第２のスペーサまたはスペーサ対２１０ｂ、第３のスペーサまたはスペーサ対２１０ｃ、第１のエッチストップ層または層対２１２ａ、および第２のエッチストップ層または層対２１２ｂを有している。相変化材料２０４は、第１の相変化部分２１４ａ、第２の相変化部分２１４ｂ、第３の相変化部分２１４ｃ、および別の相変化材料２１６を有している。
第１の電極２０２は、第１の相変化部分２１４ａに接触している。第１の相変化部分２１４ａは、第２の相変化部分２１４ｂに接触している。第２の相変化部分２１４ｂは、第３の相変化部分２１４ｃに接触している。第３の相変化部分２１４ｃは、別の相変化材料２１６に接触している。別の相変化材料２１６は、第２の電極２０６に接触している。相変化材料２０４は、２データビットを記憶するための記憶場所を提供する。
絶縁材料２０８は、相変化材料２０４、第１の電極２０２、第２の電極２０６、およびスペーサ２１０ａ〜２１０ｃ、およびエッチストップ層２１２ａおよび２１２ｂの側方を完全に囲んでいる。絶縁材料２０８は、別の相変化材料２１６および第１のスペーサまたはスペーサ対２１０ａの側方に接触している。第１のスペーサまたはスペーサ対２１０ａは、第３の相変化部分２１４ｃに接触し、第３の相変化部分２１４ｃの範囲を決めている。第１のスペーサまたはスペーサ対２１０ａは、エッチストップ層または層対２１２ａに接触している。エッチストップ層または層対２１２ａは、第２のスペーサまたはスペーサ対２１０ｂに接触している。第２のスペーサまたはスペーサ対２１０ｂは、第２の相変化部分２１４ｂに接触し、第２の相変化部分２１４ｂの範囲を決めている。第２のスペーサまたはスペーサ対２１０ｂは、第２のエッチストップ層または層対２１２ｂに接触している。第２のエッチストップ層または層対２１２ｂは、第３のスペーサまたはスペーサ対２１０ｃに接触している。第３のスペーサまたはスペーサ対２１０ｃは、第１の相変化部分２１４ａに接触し、第１の相変化部分２１４ａの範囲を決めている。
第２のスペーサまたはスペーサ対２１０ｂは、第１のスペーサまたはスペーサ対２１０ａよりも短い。第１のエッチストップ層または層対２１０ｂの高さは、第２のスペーサまたはスペーサ対２１０ｂと実質的に同じである。第３のスペーサまたはスペーサ対２１０ｃは、第２のスペーサまたはスペーサ対２１０ｂよりも短い。第２のエッチストップ層または層対２１２ｂの高さは、第３のスペーサまたはスペーサ対２１０ｃと実質的に同じである。
相変化部分２１４ａ〜２１４ｃは、スペーサ２１０ａ〜２１０ｃによって位置決めされた階段状のパターンを構成している。相変化部分２１４ａ〜２１４ｃによって、相変化部分間における遷移が明確になる。各相変化部分２１４ａ〜２１４ｃは、実質的に長方形または円柱状である。第３の相変化部分２１４ｃの断面は、第２の相変化部分２１４ｂよりも大きい。第２の相変化部分２１４ｂの断面は、第１の相変化部分２１４ａよりも大きい。
絶縁材料２０８およびスペーサ２１０ａ〜２１０ｃは、ＳｉＯ２、フッ化ケイ酸ガラス(ＦＳＧ)、リンおよびホウ素含有シリケートガラス(ＢＰＳＧ)、ホウ素含有シリケートガラス(ＢＳＧ)、あるいは低誘電率材料などの、任意の適切な絶縁体であってよい。第１の電極２０２および第２の電極２０６は、ＴｉＮ、ＴａＮ、Ｗ、ＴｉＳｉＮ、ＴｉＡｌＮ、またはＴａＡｌＮなどの、任意の適切な電極材料であってよい。エッチストップ層２１２ａおよび２１２ｂは、スペーサ２１０ａ〜２１０ｃに対してエッチング選択性のある任意の適切な材料であってよい。エッチストップ層または層対２１２ａは、スペーサまたはスペーサ対２１０ｂをエッチングによって形成する際に、スペーサまたはスペーサ対２１０ａがさらにエッチングされることを防止する。エッチストップ層または層対２１２ｂは、スペーサまたはスペーサ対２１０ｃをエッチングによって形成する際に、スペーサまたはスペーサ対２１０ａおよび２１０ｂがさらにエッチングされることを防止する。
相変化材料２０４は、本発明に従って、様々な材料から形成することができる。一般的には、そのような材料としては、周期表の第６族に属する元素を１つまたは１つ以上含有したカルコゲナイド合金が有用である。一実施形態では、メモリセル２００ａの相変化材料２０４は、カルコゲナイド化合物材料（例えばＧｅＳｂＴｅ、ＳｂＴｅ、ＧｅＴｅ、またはＡｇＩｎＳｂＴｅ）から形成されている。別の実施形態では、相変化材料２０４は、カルコゲンを含有していない（例えばＧｅＳｂ、ＧａＳｂ、ＩｎＳｂ、またはＧｅＧａＩｎＳｂ）。別の実施形態では、相変化材料２０４は、Ｇｅ、Ｓｂ、Ｔｅ、Ｇａ、Ａｓ、Ｉｎ、Ｓｅ、およびＳを１つまたは１つ以上含有した任意の適切な材料から形成されている。
能動デバイス（例えばトランジスタまたはダイオード）などの選択デバイスは、第１の電極２０２または第２の電極２０６に結合されているため、第１の電極２０２または第２の電極２０６の他方、ひいては相変化材料２０４への電流パルスまたは電圧パルスの印加を制御でき、これによって相変化材料２０４をセットおよびリセットすることができる。第３の相変化部分２１４ｃにおける電流密度は、第２の相変化部分２１４ｂにおける電流密度よりも小さい。これは、第２の相変化部分２１４ｂの断面が、第３の相変化部分２１４ｃよりも狭いからである。第２の相変化部分２１４ｂにおける電流密度は、第１の相変化部分２１４ａにおける電流密度よりも小さい。これは、第１の相変化部分２１４ａの断面が、第２の相変化部分２１４ｂよりも狭いからである。従って、振幅および／またはパルス幅のより低い電流パルスまたは電圧パルスは、第２の相変化部分２１４ｂをプログラムするためというよりは、第１の相変化部分２１４ａをプログラムするために用いられる。さらに、振幅および／またはパルス幅のより低い電流パルスまたは電圧パルスは、第３の相変化部分２１４ｃをプログラムするためというよりは、第２の相変化部分２１４ｂをプログラムするために用いられる。
相変化メモリセル２００ａの動作中に、相変化メモリセル２００ａをプログラムするために、第１の電極２０２と第２の電極２０６との間に電流パルスまたは電圧パルスが印加される。第１の振幅および／またはパルス幅を有する第１の電流パルスまたは電圧パルスは、第２の相変化部分２１４ｂおよび第３の相変化部分２１４ｃに多大な影響を及ぼすことなく、第１の相変化部分２１４ａをプログラムする。第２の振幅および／またはパルス幅を有する第２の電流パルスまたは電圧パルスは、第３の相変化部分２１４ｃに多大な影響を及ぼすことなく、第１の相変化部分２１４ａおよび第２の相変化部分２１４ｂをプログラムする。第２の振幅および／またはパルス幅は、第１の振幅および／またはパルス幅よりも大きい。第３の振幅および／またはパルス幅を有する第３の電流パルスまたは電圧パルスは、相変化部分２１４ａ〜２１４ｃをプログラムする。第３の振幅および／またはパルス幅は、第２の振幅および／またはパルス幅よりも大きい。
相変化部分２１４ａ〜２１４ｃを選択的にプログラムすることによって、相変化メモリセル２００ａは、相変化材料２０４内において４つの状態を有するようにプログラムすることができる。一実施形態において、第１の状態では、相変化部分２１４ａ〜２１４ｃはアモルファスである。第２の状態では、第１の相変化部分２１４ａは結晶質であり、第２の相変化部分２１４ｂおよび第３の相変化部分２１４ｃはアモルファスである。第３の状態では、第１の相変化部分２１４ａおよび第２の相変化部分２１４ｂは結晶質であり、第３の相変化部分２１４ｃはアモルファスである。第４の状態では、相変化部分２１４ａ〜２１４ｃは結晶質である。
別の実施形態において、第１の状態では、相変化部分２１４ａ〜２１４ｃは結晶質である。第２の状態では、第１の相変化部分２１４ａはアモルファスであり、第２の相変化部分２１ｂおよび第３の相変化部分２１４ｃは結晶質である。第３の状態では、第１の相変化部分２１４ａおよび第２の相変化部２１４ｂはアモルファスであり、第３の相変化部分２１４ｃは結晶質である。第４の状態では、相変化部分２１４ａ〜２１４ｃはアモルファスである。別の実施形態では、相変化メモリセル２００ａ内において所望数の状態を得るために、任意の適切な数の相変化階段状部分２１４が用いられる。
図２Ｂは、相変化メモリセル２００ｂの別の実施形態の断面図である。一実施形態では、各メモリセル１０６ａ〜１０６ｄは相変化メモリセル２００ｂと同様である。相変化メモリセル２００ｂは、相変化メモリセル２００ｂが追加の拡散バリア２１８を有していることを除いては、図２Ａに照らして説明および図示した相変化メモリセル２００ａと同様である。拡散バリア２１８は、相変化材料２０４および任意の電極材料層（図示せず）を有しており、相変化部分２１４ａ〜２１４ｃと第１の電極２０２との間における拡散を防止する。第１の電極２０２は拡散バリア２１８に接触しており、拡散バリア２１８は、第１の相変化部分２１４ａ、絶縁材料２０８、スペーサ２１０ａ〜２１０ｃ、およびエッチストップ層２１２ａおよび２１２ｂに接触している。相変化メモリセル２００ｂは、図２Ａに照らして説明および図示した相変化メモリセル２００ａと同様に動作する。
図３Ａは、相変化メモリセル２２０ａの別の実施形態の断面図である。一実施形態では、各メモリセル１０６ａ〜１０６ｄは相変化メモリセル２２０ａと同様である。相変化メモリセル２２０ａは、相変化メモリセル２２０ａ内においてスペーサ２１０ａ〜２１０ｃがスペーサ２２２ａ〜２２２ｃに置き換えられている点を除いては、図２Ａに照らして説明および図示した相変化メモリセル２００ａと同様である。
スペーサ２２２ａ〜２２２ｃは、スペーサ２２２ａ〜２２２ｃによって囲まれている第１の相変化部分２１４ａと、第１のスペーサまたはスペーサ対２２２ａおよび第２のスペーサまたはスペーサ対２２２ｂによって囲まれている第２の相変化部分２１４ｂと、第１のスペーサまたはスペーサ対２２２ａによって囲まれている第３の相変化部分２１０ｃとの間の熱環境に差異を生じさせる。スペーサ２２２ａ〜２２２ｃは、低誘電率材料などの任意の適切な誘電体材料を含んでいる。一実施形態では、スペーサ２２２ａ〜２２２ｃの熱伝導率は、絶縁材料２０８よりも低い。相変化部分２１４ａ〜２１４ｃ間における熱環境に差異を生じさせることによって、各相変化部分２１４ａ〜２１４ｃ内において誘起される温度がプログラミング中にさらに制御される。相変化メモリセル２２０ａは、図２Ａに照らして説明および図示した相変化メモリセル２００ａと同様に機能する。
図３Ｂは、相変化メモリセル２２０ｂの別の実施形態の断面図である。一実施形態では、各メモリセル１０６ａ〜１０６ｄは、相変化メモリセル２２０ｂと同様である。相変化メモリセル２２０ｂは、相変化メモリセル２２０ｂがさらなる拡散バリア２１８を含んでいることを除いては、図３Ａに照らして説明および図示した相変化メモリセル２２０ａと同様である。相変化メモリセル２２０ｂは、図２Ａに照らして説明および図示した相変化メモリセル２００ａと同様に機能する。
図４Ａは、相変化メモリセル２４０ａの別の実施形態の断面図である。一実施形態では、各メモリセル１０６ａ〜１０６ｄは、相変化メモリセル２４０ａと同様である。相変化メモリセル２４０ａは、相変化メモリセル２４０ａ内においてスペーサ２２２ａ〜２２２ｃ、エッチストップ層２１２ａおよび２１２ｂが、スペーサ２４２ａ〜２４２ｃに置き換えられている点を除いては、図３Ａに照らして説明および図示した相変化メモリセル２２０ａと同様である。
絶縁材料２０８は、相変化材料２０４、第１の電極２０２、第２の電極２０６、およびスペーサ２４２ａ〜２４２ｃの側方を完全に囲んでいる。絶縁材料２０８は、別の相変化材料２１６および第１のスペーサまたはスペーサ対２４２ａの側方に接触している。第１のスペーサまたはスペーサ対２４２ａは、第３の相変化部分２１４ｃに接触し、第３の相変化部分２１４ｃの範囲を決めている。第１のスペーサまたはスペーサ対２４２ａは、第２のスペーサまたはスペーサ対２４２ｂに接触している。第２のスペーサまたはスペーサ対２４２ｂは、第２の相変化部分２１４ｂに接触し、第２の相変化部分２１４ｂの範囲を決めている。第２のスペーサまたはスペーサ対２４２ｂは、第３のスペーサまたはスペーサ対２４２ｃに接触している。第３のスペーサまたはスペーサ対２４２ｃは、第１の相変化部分２１４ａに接触し、第１の相変化部分２１４ａの範囲を決めている。第２のスペーサまたはスペーサ対２４２ｂは、第１のスペーサまたはスペーサ対２４２ａよりも短い。第３のスペーサまたはスペーサ対２４２ｃは、第２のスペーサまたはスペーサ対２４２ｂよりも短い。
スペーサ２４２ａ〜２４２ｃは、スペーサ２４２ａ〜２４２ｃによって囲まれている第１の相変化部分２１４ａと、第１のスペーサまたはスペーサ対２４２ａおよび第２のスペーサまたはスペーサ対２４２ｂによって囲まれている第２の相変化部分２１４ｂと、第１のスペーサまたはスペーサ対２４２ａによって囲まれている第３の相変化部分２１４ｃとの間における熱環境に差異を生じさせる。各スペーサ２４２ａ〜２４２ｃは、低誘電率材料などの誘電体材料を含んでいる。一実施形態では、スペーサ２４２ａ〜２４２ｃの熱伝導率は、絶縁材料２０８よりも低い。相変化部分２１４ａ〜２１４ｃ間における熱環境に差異を生じさせることによって、各相変化部分２１４ａ〜２１４ｃ内において誘起される温度がプログラミング中にさらに制御される。相変化メモリセル２４０ａは、図２Ａに照らして説明および図示した相変化メモリセル２００ａと同様に動作する。
図４Ｂは、相変化メモリセル２４０ｂの別の実施形態の断面図である。一実施形態では、各メモリセル１０６ａ〜１０６ｄは、相変化メモリセル２４０ｂと同様である。相変化メモリセル２４０ｂは、相変化メモリセル２４０ｂが追加の拡散バリア２１８を含んでいることを除いては、図４に照らして説明および図示した相変化メモリセル２４０ａと同様である。相変化メモリセル２４０ｂは、図２Ａに照らして説明および図示した相変化メモリセル２００ａと同様に動作する。
図５Ａは、相変化メモリセル２６０ａの別の実施形態の断面図である。一実施形態では、各メモリセル１０６ａ〜１０６ｄは、相変化メモリセル２６０ａと同様である。相変化メモリセル２６０ａは、相変化メモリセル２６０ａ内において相変化材料２０４が相変化材料２６６ａ〜２６６ｄに置き換えられていることを除いては、図３Ａに照らして説明および図示した相変化メモリセル２２０ａと同様である。第１の相変化部分２１４ａは、第１の相変化材料２６６ａを含んでいる。第２の相変化部分２１４ｂは、第２の相変化材料２６６ｂを含んでいる。第３の相変化部分２１４ｃは、第３の相変化材料２６６ｃを含んでいる。別の相変化材料２１６は、第４の相変化材料２６６ｄを含んでいる。別の実施形態では、相変化部分２１４ａ〜２１４ｃおよび別の相変化材料２１６は、２つまたは２つ以上の適切な相変化材料２６６を含んでいる。
相変化部分２１４ａ〜２１４ｃの相変化材料２６６ａ〜２６６ｃは、異なる結晶化温度を有している。相変化部分２１４ａ〜２１４ｃ間における結晶化温度に差異を生じさせることによって、各相変化部分２１４ａ〜２１４ｃの遷移が、プログラミング中にさらに制御される。
スペーサ２２２ａ〜２２２ｃは、図３Ａに照らして説明および図示した同様のスペーサ対２２２ａ〜２２２ｃと同様の誘電体材料組成および機能を有している。別の実施形態では、スペーサ対２２２ａ〜２２２ｃは、図２Ａに照らして説明および図示した同様のスペーサ対２１０ａ〜２１０ｃと同様の誘電体材料組成および機能を有している。別の実施形態では、スペーサ２２２ａ〜２２２ｃは、図４に照らして説明および図示した同様のスペーサ２４２ａ〜２４２ｃと同様の誘電体材料組成および機能を有している。相変化メモリセル２６０ａは、図２Ａに照らして説明および図示した相変化メモリセル２００ａと同様に機能する。
図５Ｂは、相変化メモリセル２６０ｂの別の実施形態の断面図である。一実施形態では、各メモリセル１０６ａ〜１０６ｄは、相変化メモリセル２６０ｂと同様である。相変化メモリセル２６０ｂは、相変化メモリセル２６０ｂが追加の拡散バリア２１８を有していることを除いては、図５Ａに照らして説明および図示した相変化メモリセル２６０ａと同様である。相変化メモリセル２６０ａは、図２Ａに照らして説明および図示した相変化メモリセル２００ａと同様に機能する。
図６Ａは、相変化メモリセル２８０ａの別の実施形態の断面図である。一実施形態では、各メモリセル１０６ａ〜１０６ｄは、相変化メモリセル２８０ａと同様である。相変化メモリセル２８０ａは、２段からなる拡張されたさらなる相変化材料部分２１６を有していることを除いては、図３Ａに照らして説明および図示した相変化メモリセル２２０ａと同様である。
別の実施形態では、スペーサ２２２ａ〜２２２ｃは、図２Ａに照らして説明および図示した同様のスペーサ２１０ａ〜２１０ｃと同様の誘電体材料組成および機能を有している。別の実施形態では、スペーサ２２２ａ〜２２２ｃは、図４に照らして説明および図示した同様のスペーサ２４２ａ〜２４２ｃと同様の誘電体材料組成および機能を有している。相変化メモリセル２８０ａは、図２Ａに照らして説明および図示した相変化メモリセル２００ａと同様に機能する。
図６Ｂは、相変化メモリセル２８０ｂの別の実施形態の断面図である。一実施形態では、各メモリセル１０６ａ〜１０６ｄは、相変化メモリセル２８０ｂと同様である。相変化メモリセル２８０ｂは、追加の拡散バリア２１８を有していることを除いては、図６Ａに照らして説明および図示した相変化メモリセル２８０ａと同様である。相変化メモリセル２８０ｂは、図２Ａに照らして説明および図示した相変化メモリセル２００ａと同様に機能する。
以下の図７〜図２９は、図２Ａに照らして説明および図示した相変化メモリセル２００ａ、図２Ｂに照らして説明および図示した相変化メモリセル２００ｂ、図３Ａに照らして説明および図示した相変化メモリセル２２０ａ、および図３Ｂに照らして説明および図示した相変化メモリセル２２０ｂなどの、階段状のパターンを構成する相変化材料を含んだ相変化メモリセルを形成する方法の実施形態を示している。
図７は、前処理されたウェハ３００ａの一実施形態の断面図を示している。前処理されたウェハ３００ａは、電極材料層２０２ａ、絶縁材料層２０８ａ、および下方のウェハ層(図示せず）を有している。電極材料層２０２ａは、ＴｉＮ、ＴａＮ、Ｗ、Ａｌ、またはＣｕなどの任意の適切な電極材料を含んでいる。電極材料層２０２ａの側方は、ＳｉＯ２、ＦＳＧ、ＢＰＳＧ、ＢＳＧ、低誘電率材料、あるいはその他の適切な誘電体材料などの絶縁材料２０８ａによって囲まれている。
図８は、電極材料層２０２ａをエッチングした後における、メモリセル部分３００の一実施形態の断面図を示している。電極材料層２０２ａは、第１の電極２０２を形成する開口部３０１を形成するために、エッチングされる。絶縁材料２０８ａは、第１の電極２０２を、隣接するデバイス機構から電気的に絶縁する。一実施形態では、開口部３０１は、第１の電極２０２上に実質的に中心が合わせられた、円筒接触様式の開口部である。別の実施形態では、開口部３０１は、一列になったいくつかの第１の電極２０２上に実質的に中心が合わせられたトレンチ開口部である。
図９は、前処理されたウェハ３００ｂの別の実施形態の断面図を示している。前処理されたウェハ３００ｂは、第１の電極２０２、第１の絶縁材料層２０８ｂ、および下方のウェハ層（図示せず）を有している。一実施形態では、第１の電極２０２は、タングステンプラグ、銅プラグ、あるいはその他の適切な導電性材料プラグなどのコンタクトプラグである。第１の電極２０２の側方は、ＳｉＯ２、ＦＳＧ、ＢＰＳＧ、ＢＳＧ、低誘電率材料、あるいはその他の適切な誘電体材料などからなる第１の絶縁材料層２０８ｂによって囲まれている。
図１０は、前処理されたウェハ３００ｂおよび第２の絶縁材料層２０８ｃの一実施形態の断面図を示している。ＳｉＯ２、ＦＳＧ、ＢＰＳＧ、ＢＳＧ、低誘電率材料、あるいはその他の適切な誘電体材料などの絶縁材料が、前処理されたウェハ３００ｂ上に堆積され、第２の絶縁材料層２０８ｃが形成される。第２の絶縁材料層２０８ｃは、化学的気相成長法（ＣＶＤ）、原子層堆積法(ＡＬＤ)、有機金属化学的気相成長法(ＭＯＣＶＤ)、プラズマ気相成長法(ＰＶＤ)、ジェット気相堆積(ＪＶＰ)、あるいはその他の適切な堆積技術を用いて堆積される。
図１１は、第２の絶縁材料層２０８ｃをエッチングした後における、メモリセル部分３００の一実施形態の断面図を示している。第２の絶縁材料層２０８ｃは、開口部３０１および絶縁材料２０８ａを形成するために、エッチングされ、露出される。図１１に示されているメモリセル部分３００は、図８に示されているメモリセル部分３００と同様であるが、メモリセル部分は異なる方法によって形成されている。一実施形態では、開口部３０１は、第１の電極２０２上に実質的に中心が合わせられた、円筒接触様式の開口部である。別の実施形態では、開口部３０１は、一列になったいくつかの第１の電極２０２上に実質的に中心が合わせられたトレンチ開口部である。
図１２は、メモリセル部分３００および拡散バリア材料層２１８ａの一実施形態の断面図を示している。カルコゲナイド化合物材料あるいはその他の適切な相変化材料などの拡散バリア材料は、メモリセル部分３００の露出された部分上に堆積されて、拡散バリア材料層２１８ａとなる。拡散バリア材料層２１８ａは、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、あるいはその他の適切な堆積技術を用いて堆積される。
図１３は、拡散バリア材料層２１８ａをエッチングした後における、別のメモリセル部分３１０の一実施形態の断面図を示している。拡散バリア材料層２１８ａはエッチングされて、第１の電極２０２に接触した拡散バリア２１８が形成され、これによって別のメモリセル部分３１０が形成される。一実施形態では、ＴｉＮ、ＴａＮ、ＴｉＳｉＮ、およびＴｉＡｌＮなどの任意の電極材料が、メモリセル部分３００および拡散バリア２１８の露出した部分上に堆積される。電極材料は、別のメモリセル部分３１０の拡散バリア２１９を任意で形成するためにエッチングされる。残りの図１４〜図４４は、メモリセル部分３００を用いて相変化メモリセルを形成するための方法の一実施形態を示しているが、メモリセル部分３００の代わりに別のメモリセル部分３１０を用いることもできる。
図１４は、メモリセル部分３００および第１のスペーサ材料層３０２の一実施形態の断面図を示している。ＳｉＯ２、ＦＳＧ、ＢＰＳＧ、ＢＳＧ、低誘電率材料、あるいはその他の適切な誘電体材料などからなるスペーサ材料は、メモリセル部分３００上に均一な厚さに堆積されて、第１のスペーサ材料層３０２となる。第１のスペーサ材料層３０２は、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、あるいはその他の適切な堆積技術を用いて堆積される。
図１５は、第１のスペーサ材料層３０２をエッチングした後における、メモリセル部分３００および第１のスペーサまたはスペーサ対２２２ａの一実施形態の断面図を示している。第１のスペーサ材料層３０２は、絶縁材料２０８ａの側壁の一部および第１の電極２０２を露出させるために、エッチングされ、これによって第１のスペーサまたはスペーサ対２２２ａが形成される。
図１６は、メモリセル部分３００、第１のスペーサまたはスペーサ対２２２ａ、およびエッチストップ材料層３０４の一実施形態の断面図を示している。第１のスペーサ対２２２ａに対してエッチング選択性を有する、ＳｉＮあるいはその他の適切な材料からなるエッチストップ材料は、メモリセル部分３００および第１のスペーサまたはスペーサ対２２２ａの露出された部分上に均一な厚みとなるように堆積され、これによってエッチストップ材料層３０４が形成される。エッチストップ材料層３０４は、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、あるいはその他の適切な堆積技術を用いて堆積される。
図１７は、メモリセル部分３００、第１のスペーサまたはスペーサ対２２２ａ、エッチストップ材料層３０４、および第２のスペーサ材料層３０６の一実施形態の断面図を示している。ＳｉＯ２、ＦＳＧ、ＢＰＳＧ、ＢＳＧ、低誘電率材料、あるいはその他の適切な誘電体材料などからなるスペーサ材料は、エッチストップ材料層３０４上に均一な厚みとなるように堆積され、これによって第２のスペーサ材料層３０６が形成される。第２のスペーサ材料層３０６は、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、あるいはその他の適切な堆積技術を用いて堆積される。
図１８は、第２のスペーサ材料層３０６およびエッチストップ材料層３０４をエッチングした後における、メモリセル部分３００、第１のスペーサまたはスペーサ対２２２ａ、第１のエッチストップ層または層対２１２ａ、および第２のスペーサまたはスペーサ対２２２ｂの一実施形態の断面図を示している。第２のスペーサ材料層３０６がエッチングされて、第１のスペーサまたはスペーサ対２２２ａよりも短い第２のスペーサまたはスペーサ対２２２ｂが形成される。第１のスペーサまたはスペーサ対２２２ａは、第２のスペーサ材料層３０６のエッチング中に影響を受けない。なぜなら、エッチストップ材料層３０４が第１のスペーサまたはスペーサ対２２２ａのさらなるエッチングを防止するからである。次にエッチストップ材料３０４がエッチングされて、第１のスペーサまたはスペーサ対２２２ａおよび第１の電極２０２が露出され、これによって第１のエッチストップ層または層対２１２ａが形成される。
図１９は、メモリセル部分３００、スペーサ２２２ａ〜２２２ｃ、およびエッチストップ層２１２ａおよび２１２ｂの一実施形態の断面図を示している。スペーサ２２２ａ〜２２２ｃは、第１のスペーサまたはスペーサ対２２２ａ、第２のスペーサまたはスペーサ対２２２ｂ、および第３のスペーサまたはスペーサ対２２２ｃを有している。エッチストップ層２１２ａおよび２１２ｂは、第１のエッチストップ層または層対２１２ａ、および第２のエッチストップ層または層対２１２ｂを有している。
図１６〜図１８に示すように、エッチストップ材料層を堆積するプロセス、スペーサ材料層を堆積するプロセス、スペーサ材料層をエッチングするプロセス、およびエッチストップ材料層をエッチングするプロセスが複数回繰り返されて、スペーサ２２２ａ〜２２２ｃおよびエッチストップ層２１２ａおよび２１２ｂが形成される。一実施形態では、エッチストップ材料層を堆積するプロセス、スペーサ材料層を堆積するプロセス、スペーサ材料層をエッチングするプロセス、およびエッチストップ材料層をエッチングするプロセスが、任意の適切な回数繰り返されて、階段状のパターンを構成する所望数のスペーサ２２２およびエッチストップ層２１２が形成される。別の実施形態では、スペーサ２２２ａ〜２２２ｃは、図１４〜１９に照らして説明および図示したプロセス中に、スペーサ２１０ａ〜２１０ｃに置き換えられる。
図２０は、メモリセル部分３００、スペーサ２２２ａ〜２２２ｃ、エッチストップ層２１２ａおよび２１２ｂ、および相変化材料層２０４ａの一実施形態の断面図を示している。カルコゲナイド化合物材料などの相変化材料、あるいはその他の適切な相変化材料が、メモリセル部分３００、スペーサ２２２ａ〜２２２ｃ、およびエッチストップ層２１２ａおよび２１２ｂの露出された部分上に堆積され、相変化材料層２０４ａが形成される。相変化材料層２０４ａは、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、あるいはその他の適切な堆積技術を用いて堆積される。
相変化材料層２０４ａは、第１の相変化部分２１４ａ、第２の相変化部分２１４ｂ、および第３の相変化部分２１４ｃを有している。第３のスペーサまたはスペーサ対２２２ｃは、第１の相変化部分２１４ａと接触し、第１の相変化部分２１４ａの範囲を決めている。第２のスペーサまたはスペーサ対２２２ｂは、第２の相変化部分２１４ｂと接触し、第２の相変化部分２１４ｂの範囲を決めている。第１のスペーサまたはスペーサ対２２２ａは、第３の相変化部分２１４ｃと接触し、第３の相変化部分２１４ｃの範囲を決めている。
図２１は、相変化材料層２０４ａをエッチングした後における、メモリセル部分３００、スペーサ２２２ａ〜２２２ｃ、エッチストップ層２１２ａおよび２１２ｂ、および相変化材料２０４の一実施形態の断面図を示している。相変化材料層２０４ａはエッチングされて、絶縁材料２０８ａの側壁の一部が露出され、開口部３０８および相変化材料２０４が形成される。相変化材料２０４は、第１の相変化部分２１４ａ、第２の相変化部分２１４ｂ、第３の相変化部分２１４ｃ、および別の相変化材料２１６を含んでいる。
図２２は、メモリセル部分３００、スペーサ２２２ａ〜２２２ｃ、エッチストップ層２１２ａおよび２１２ｂ、相変化材料２０４、および電極材料層２０６ａの一実施形態の断面図を示している。ＴｉＮ、ＴａＮ、Ｗ、ＴｉＳｉＮ、ＴｉＡｌＮ、ＴａＳｉＮ、ＴａＡｌＮなどの電極材料、あるいはその他の適切な電極材料が、メモリセル部分３００および相変化材料２０４の露出された部分上に堆積され、電極材料層２０６ａが形成される。電極材料層２０６ａは、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、あるいはその他の適切な堆積技術を用いて堆積される。
図２３は、電極材料層２０６ａを平坦化した後における、メモリセル部分３００、スペーサ２２２ａ〜２２２ｃ、エッチストップ層２１２ａおよび２１２ｂ、相変化材料２０４、および第２の電極２０６の一実施形態の断面図を示している。電極材料層２０６ａは、化学機械研磨（ＣＭＰ）、あるいはその他の適切な平坦化技術を用いて平坦化されて、絶縁材料２０８ａが露出され、図３Ａに図示されている第２の電極２０６および相変化メモリセル２２０ａが形成される。
別の実施形態では、メモリセル部分３００は、図１４〜図２３に照らして説明および図示したプロセス中において別のメモリセル部分３１０に置き換えられ、図３Ｂに示されているような相変化メモリセル２２０ｂが形成される。
別の実施形態では、スペーサ２２２ａ〜２２２ｃは、図１４〜図２３に照らして説明および図示したプロセス中においてスペーサ２１０ａ〜２１０ｃに置き換えられ、図２Ａに示されているような相変化メモリセル２００ａが形成される。
別の実施形態では、スペーサ２２２ａ〜２２２ｃは、図１４〜図２３に照らして説明および図示したプロセス中においてスペーサ２１０ａ〜２１０ｃに置き換えられ、メモリセル部分３００は、図１４〜図２３に照らして説明および図示したプロセス中において別のメモリセル部分３１０に置き換えられる。これによって、図２Ｂに示されているような相変化メモリ２００ｂが形成される。
図２４は、図２０に示されているメモリセル部分３００、スペーサ２２２ａ〜２２２ｃ、エッチストップ層２１２ａおよび２１２ｂ、および相変化材料層２０４ａの一実施形態の断面図である。相変化材料層２０４ａは、第１の相変化部分２１４ａ、第２の相変化部分２１４ｂ、および第３の相変化部分２１４ｃを有している。第３のスペーサまたはスペーサ対２２２ｃは、第１の相変化部分２１４ａと接触し、、第１の相変化部分２１４ａの範囲を決めている。第２のスペーサまたはスペーサ対２２２ｂは、第２の相変化部分２１４ｂと接触し、第２の相変化部分２１４ｂの範囲を決めている。第１のスペーサまたはスペーサ対２２２ａは、第３の相変化部分２１４ｃと接触し、第３の相変化部分２１４ｃの範囲を決めている。
図２５は、平坦化後におけるメモリセル部分３００、スペーサ２２２ａ〜２２２ｃ、エッチストップ層２１２ａおよび２１２ｂ、および相変化材料２０４の一実施形態の断面図を示している。相変化材料層２０４ａは、ＣＭＰあるいはその他の適切な平坦化技術を用いて平坦化されて、絶縁材料２０８ａが露出され、これによって相変化材料２０４が形成される。相変化材料２０４は、第１の相変化部分２１４ａ、第２の相変化部分２１４ｂ、第３の相変化部分２１４ｃ、および別の相変化材料２１６を有している。
図２６は、メモリセル部分３００、スペーサ２２２ａ〜２２２ｃ、エッチストップ層２１２ａおよび２１２ｂ、相変化材料２０４、および電極材料層２０６ａの一実施形態の断面図を示している。ＴｉＮ、ＴａＮ、Ｗ、ＴｉＳｉＮ、ＴｉＡｌＮ、ＴａＳｉＮ、ＴａＡｌＮなどの電極材料、あるいはその他の適切な電極材料が、相変化材料層２０４および絶縁材料２０８ａ上に堆積され、電極材料層２０６ａが形成される。電極材料層２０６ａは、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、あるいはその他の適切な堆積技術を用いて堆積される。
図２７は、電極材料層２０６ａをエッチングした後における、メモリセル部分３００、スペーサ２２２ａ〜２２２ｃ、エッチストップ層２１２ａおよび２１２ｂ、相変化材料２０４、および第２の電極２０６の一実施形態の断面図を示している。電極材料層２０６ａがエッチングされて絶縁材料２０８ａが露出され、これによって第２の電極２０６が形成される。
図２８は、メモリセル部分３００、スペーサ２２２ａ〜２２２ｃ、エッチストップ層２１２ａおよび２１２ｂ、相変化材料２０４、第２の電極２０６、および別の絶縁材料層２０８ｄの一実施形態の断面図を示している。ＳｉＯ２、ＦＳＧ、ＢＰＳＧ、ＢＳＧ、低誘電率材料、あるいはその他の適切な誘電体材料などの絶縁材料が、絶縁材料２０８ａおよび第２の電極２０６の露出された部分上に堆積され、別の絶縁材料層２０８ｄが形成される。別の絶縁材料層２０８ｄは、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、あるいはその他の適切な堆積技術を用いて堆積される。
図２９は、平坦化後における、メモリセル部分３００、スペーサ２２２ａ〜２２２ｃ、エッチストップ層２１２ａおよび２１２ｂ、相変化材料２０４、第２の電極２０６、および絶縁材料２０８の一実施形態の断面図を示している。別の絶縁材料層２０８ｄは平坦化されて、第２の電極２０６が露出され、これによって図３Ａに示されているような絶縁材料２０８および相変化メモリセル２２０ａが形成される。
別の実施形態では、メモリセル部分３００は、図２４〜図２９に照らして説明および図示したプロセス中において別のメモリセル部分３１０に置き換えられ、図３Ｂに示されているような相変化メモリセル２２０ｂが形成される。
別の実施形態では、スペーサ２２２ａ〜２２２ｃは、図２４〜図２９に照らして説明および図示したプロセス中にスペーサ２１０ａ〜２１０ｃに置き換えられ、図２Ａに示されているような相変化メモリセル２００ａが形成される。
別の実施形態では、スペーサ２２２ａ〜２２２ｃは、図２４〜図２９に照らして説明および図示したプロセス中においてスペーサ２１０ａ〜２１０ｃに置き換えられ、メモリセル部分３００は、図２４〜図２９に照らして説明および図示したプロセス中において別のメモリセル部分３１０に置き換えられて、図２Ｂに示されているような相変化メモリセル２００ｂが形成される。
以下の図３０〜図３４は、図６Ａに照らして説明および図示した相変化メモリセル２８０ａ、および図６Ｂに照らして説明および図示した相変化メモリセル２８０ｂなどの、階段状のパターンを構成する相変化材料を含んだ相変化メモリセルを形成する方法の実施形態を示している。
図３０は、図２０に示されているメモリセル部分３００、スペーサ２２２ａ〜２２２ｃ、エッチストップ層２１２ａおよび２１２ｂ、および相変化材料層２０４ａの一実施形態の断面図を示している。相変化材料層２０４ａは、第１の相変化部分２１４ａ、第２の相変化部分２１４ｂ、および第３の相変化部分２１４ｃを有している。第３のスペーサまたはスペーサ対２２２ｃは、第１の相変化部分２１４ａと接触し、第１の相変化部分２１４ａの範囲を決めている。第２のスペーサまたはスペーサ対２２２ｂは、第２の相変化部分２１４ｂと接触し、第２の相変化部分２１４ｂの範囲を決めている。第１のスペーサまたはスペーサ対２２２は、第３の相変化部分２１４ｃと接触し、第３の相変化部分２１４ｃの範囲を決めている。
図３１は、メモリセル部分３００、スペーサ２２２ａ〜２２２ｃ、エッチストップ層２１２ａおよび２１２ｂ、相変化材料層２０４ａ、および電極材料層２０６ａの一実施形態の断面図を示している。ＴｉＮ、ＴａＮ、Ｗ、ＴｉＳｉＮ、ＴｉＡｌＮ、ＴａＳｉＮ、ＴａＡｌＮなどの電極材料、あるいはその他の適切な電極材料が、相変化材料層２０４ａ上に堆積され、これによって電極材料層２０６ａが形成される。電極材料層２０６ａは、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、あるいはその他の適切な堆積技術を用いて堆積される。
図３２は、電極材料層２０６ａおよび相変化材料層２０４ａをエッチングした後における、メモリセル部分３００、スペーサ２２２ａ〜２２２ｃ、エッチストップ層２１２ａおよび２１２ｂ、相変化材料２０４、および第２の電極２０６の一実施形態の断面図を示している。電極材料層２０６ａおよび相変化材料層２０４ａはエッチングされて、絶縁材料層２０８ａの一部が露出し、これによって第２の電極２０６および相変化材料２０４が形成される。相変化材料２０４は、第１の相変化部分２１４ａ、第２の相変化部分２１４ｂ、第３の相変化部分２１４ｃ、および２段からなる拡張された別の相変化材料部分２１６を有している。
図３３は、メモリセル部分３００、スペーサ２２２ａ〜２２２ｃ、エッチストップ層２１２ａおよび２１２ｂ、相変化材料２０４、第２の電極２０６、および絶縁材料層２０８ｄの一実施形態の断面図を示している。ＳｉＯ２、ＦＳＧ、ＢＰＳＧ、ＢＳＧ、低誘電率材料、あるいはその他の適切な誘電体材料などの絶縁材料が、メモリセル部分３００、第２の電極２０６、および相変化材料２０４の露出された部分上に堆積されて、絶縁材料層２０８ｄが形成される。絶縁材料層２０８ｄは、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、あるいはその他の適切な堆積技術を用いて堆積される。別の相変化材料２１６は、絶縁材料層２０８ｄに接触している。
図３４は、平坦化後におけるメモリセル部分３００、スペーサ２２２ａ〜２２２ｃ、エッチストップ層２１２ａおよび２１２ｂ、相変化材料２０４、第２の電極２０６、および絶縁材料２０８の一実施形態の断面図を示している。絶縁材料層２０８ｄは、ＣＭＰあるいはその他の適切な平坦化技術を用いて平坦化されて、第２の電極２０６が露出され、これによって図６Ａに示されているような相変化メモリセル２８０ａの絶縁材料２０８が形成される。
別の実施形態では、メモリセル部分３００は、図３０〜図３４に照らして説明および図示したプロセス中において別のメモリセル部分３１０に置き換えられ、図６Ｂに示されているような相変化メモリセル２８０ｂが形成される。
別の実施形態では、スペーサ２２２ａ〜２２２ｃは、図３０〜図３４に照らして説明および図示したプロセス中に、スペーサ２１０ａ〜２１０ｃに置き換えられる。
別の実施形態では、メモリセル部分３００は、図３０〜図３４に照らして説明および図示したプロセス中に別のメモリセル部分３１０に置き換えられ、スペーサ２２２ａ〜２２２ｃは、図３０〜図３４に照らして説明および図示したプロセス中にスペーサ２１０ａ〜２１０ｃに置き換えられる。
以下の図３５〜図４０は、図４Ａに照らして説明および図示した相変化メモリセル２４０ａおよび図４Ｂに照らして説明および図示した相変化メモリセル２４０ｂなどの、階段状のパターンを構成する相変化材料を含んだ相変化メモリセルを形成する方法の実施形態を示している。
図３５は、図１１に照らして説明および図示したメモリセル部分３００の一実施形態の断面図を示している。
図３６は、メモリセル部分３００および第１のスペーサ材料層３１０の一実施形態の断面図を示している。ＳｉＯ２、ＦＳＧ、ＢＰＳＧ、ＢＳＧ、低誘電率材料、あるいはその他の適切な誘電体材料などからなるスペーサ材料が、メモリセル部分３００上に均一な厚みとなるように堆積され、第１のスペーサ材料層３１０が形成される。第１のスペーサ材料層３１０は、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、あるいはその他の適切な堆積技術を用いて堆積される。
図３７は、第１のスペーサ材料層３１０をエッチングした後における、メモリセル部分３００および第１のスペーサまたはスペーサ対２４２ａの一実施形態の断面図を示している。第１のスペーサ材料層３１０はエッチングされて、絶縁材料２０８ａの側壁の一部および第１の電極２０２が露出され、これによって第１のスペーサまたはスペーサ対２４２ａが形成される。
図３８は、メモリセル部分３００、第１のスペーサ対２４２ａ、および第２のスペーサ材料層３１２の一実施形態の断面図を示している。ＳｉＯ２、ＦＳＧ、ＢＰＳＧ、ＢＳＧ、低誘電率材料、あるいはその他の適切な誘電体材料などの、第１のスペーサまたはスペーサ対２４２ａの材料とは異なるスペーサ材料が、メモリセル部分３００および第１のスペーサまたはスペーサ対２４２ａの露出された部分上に均一な厚みとなるように堆積され、第２のスペーサ材料層３１２が形成される。第２のスペーサ材料層３１２は、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、あるいはその他の適切な堆積技術を用いて堆積される。
図３９は、第２のスペーサ材料層３１２を選択的にエッチングした後における、メモリセル部分３００、第１のスペーサまたはスペーサ対２４２ａ、および第２のスペーサまたはスペーサ対２４２ｂの一実施形態の断面図を示している。第２のスペーサ材料層３１２は選択的にエッチングされ、第１のスペーサまたはスペーサ対２４２ａの側方の一部および第１の電極２０２が露出されて、第２のスペーサまたはスペーサ対２４２ｂが形成される。選択的エッチングを用いることによって、第２のスペーサ材料層３１２がエッチングされ、第２のスペーサまたはスペーサ対２４２ｂが形成される一方で、第１のスペーサまたはスペーサ対２４２ａのさらなるエッチングが防止される。
図４０は、メモリセル部分３００およびスペーサ２４２ａ〜２４２ｃの一実施形態の断面図を示している。スペーサ２４２ａ〜２４２ｃは、第１のスペーサまたはスペーサ対２４２ａ、第２のスペーサまたはスペーサ対２４２ｂ、および第３のスペーサまたはスペーサ対２４２ｃを有している。図３５〜図３９に示されているような、スペーサ材料層を堆積してエッチングするプロセスが複数回繰り返されることによって、階段状のパターンを構成するスペーサ２４２ａ〜２４２ｃが形成される。一実施形態では、スペーサ材料層を堆積してエッチングするプロセスが任意の適切な回数繰り返されることによって、所望数のスペーサ２４２が形成される。一実施形態では、各スペーサ２４２ａ〜２４２ｃは、異なるスペーサ材料を含んでいる。別の実施形態では、スペーサ２４２ａ〜２４２ｃの少なくとも２つが、異なるスペーサ材料を含んでいる。
一実施形態では、図２０〜図２３に示されているような相変化材料層を堆積してエッチングし、そして電極材料層を堆積して平坦化するプロセスが行われることによって、図４Ａに示されているような相変化メモリセル２４０ａが形成される。別の実施形態では、図２４〜図２９に示されているような相変化材料層を堆積して平坦化し、電極材料層を堆積してエッチングし、絶縁材料層を堆積して平坦化するプロセスが行われることによって、図４Ａに示されているような相変化メモリセル２４０ａが形成される。別の実施形態では、図３０〜図３４に示されているような相変化材料層を堆積し、電極材料層を堆積し、相変化材料層および電極材料層をエッチングし、そして絶縁材料層を堆積して平坦化するプロセスが行われることによって、図６Ａに示されているような相変化メモリセル２８０ａの別の実施形態が得られる。
別の実施形態では、図２０〜図２３に示されているような相変化材料層を堆積してエッチングし、そして電極材料層を堆積して平坦化するプロセスが行われ、続いてメモリセル部分３００が別のメモリセル部分３１０に置き換えられることによって、図４Ｂに示されているような相変化メモリセル２４０ｂが形成される。別の実施形態では、図２４〜図２９に示されているような相変化材料層を堆積して平坦化し、電極材料層を堆積してエッチングし、そして絶縁材料層を堆積して平坦化するプロセスが行われ、続いてメモリセル部分３００が別のメモリセル部分３１０に置き換えられることによって、図４Ｂに示されているような相変化メモリセル２４０ｂが形成される。別の実施形態では、図３０〜図３４に示されているような相変化材料層を堆積し、電極材料層を堆積し、相変化材料層および電極材料層をエッチングし、そして絶縁材料層を堆積して平坦化するプロセスが行われ、続いてメモリセル部分３００が別のメモリセル部分３１０に置き換えられることによって、図６Ｂに示されているような相変化メモリセル２８０ｂの別の実施形態が得られる。
以下の図４１〜図４４は、図５Ａに照らして説明および図示した相変化メモリセル２６０ａ、および図５Ｂに照らして説明および図示した相変化メモリセル２６０ｂを形成する方法の実施形態を示している。
図４１は、図１９に示されているメモリセル部分３００、スペーサ２２２ａ〜２２２ｃ、およびエッチストップ層２１２ａおよび２１２ｂの一実施形態の断面図を示している。スペーサ２２２ａ〜２２２ｃは、第１のスペーサまたはスペーサ対２２２ａ、第２のスペーサまたはスペーサ対２２２ｂ、および第３のスペーサまたはスペーサ対２２２ｃを有している。エッチストップ層２１２ａおよび２１２ｂは、第１のエッチストップ層または層対２１２ａ、および第２のエッチストップ層または層対２１２ｂを有している。
図４２は、メモリセル部分３００、スペーサ２２２ａ〜２２２ｃ、エッチストップ層２１２ａおよび２１２ｂ、および第１の相変化材料層３１４の一実施形態の断面図を示している。カルコゲナイド化合物材料などの相変化材料、あるいはその他の適切な相変化材料が、メモリセル部分３００、スペーサ２２２ａ〜２２２ｃ、およびエッチストップ層２１２ａおよび２１２ｂの露出された部分上に堆積され、第１の相変化材料層３１４が形成される。第１の相変化材料層３１４は、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、あるいはその他の適切な堆積技術を用いて堆積される。
図４３は、第１の相変化材料層３１４をエッチングした後における、メモリセル部分３００、スペーサ２２２ａ〜２２２ｃ、エッチストップ層２１２ａおよび２１２ｂ、および第１の相変化部分２１４ａの一実施形態の断面図を示している。第１の相変化材料層３１４がエッチングされて、第１の相変化部分２１４ａが形成される。第１の相変化部分２１４ａは、第３のスペーサまたはスペーサ対２２２ｃと接触し、第１の相変化部分２１４ａの範囲を決めている。第１の相変化部分２１４ａは、第１の相変化材料２６６ａを含んでいる。
図４４は、メモリセル部分３００、スペーサ２２２ａ〜２２２ｃ、エッチストップ層２１２ａおよび２１２ｂ、および相変化部分２１４ａ〜２１４ｃの一実施形態の断面図を示している。相変化部分２１４ａ〜２１４ｃは、第１の相変化部分２１４ａ、第２の相変化部分２１４ｂ、および第３の相変化部分２１４ｃを含んでいる。第１の相変化部分２１４ａは、第１の相変化材料２６６ａを含んでいる。第２の相変化部分２１４ｂは、第２の相変化材料２６６ｂを含んでいる。第３の相変化部分２１４ｃは、第３の相変化材料２６６ｃを含んでいる。
図４２および図４３に示されているような、相変化材料層を堆積してエッチングするプロセスが複数回行われることによって、相変化部分２１４ａ〜２１４ｃが形成される。一実施形態では、相変化材料層を堆積してエッチングする上記プロセスが任意の適切な回数繰り返されることによって、所望数の相変化部分２１４が形成される。一実施形態では、各相変化部分２１４ａ〜２１４ｃは、異なる相変化材料を含んでいる。別の実施形態では、相変化部分２１４ａ〜２１４ｃの少なくとも２つが、異なる相変化材料を含んでいる。
一実施形態では、図２０〜図２３に示されているような相変化材料層を堆積してエッチングするプロセス、および電極材料層を堆積して平坦化するプロセスが行われることによって、図５Ａに示されているような相変化メモリセル２６０ａが形成される。別の実施形態では、図２４〜図２９に示されているような相変化材料層して平坦化するプロセス、電極材料層を堆積してエッチングするプロセス、および絶縁材料層を堆積して平坦化するプロセスが行われることによって、図５Ａに示されているような相変化メモリセル２６０ａが形成される。別の実施形態では、図３０〜図３４に示されているような相変化材料層を堆積するプロセス、電極材料層を堆積するプロセス、相変化材料層および電極材料層をエッチングするプロセス、および絶縁材料層を堆積して平坦化するプロセスが行われることによって、図６Ａに示されているような相変化メモリセル２８０ａの別の実施形態が得られる。
別の実施形態では、図２０〜図２３に示されているような相変化材料層を堆積してエッチングするプロセス、および電極材料層を堆積して平坦化するプロセスが行われ、続いてメモリセル部分３００が別のメモリセル部分３１０に置き換えられることによって、図５Ｂに示されているような相変化メモリセル２６０ｂが形成される。別の実施形態では、図２４〜図２９に示されているような相変化材料層を堆積して平坦化するプロセス、電極材料層を堆積してエッチングするプロセス、および絶縁材料層を堆積して平坦化するプロセスが行われ、続いてメモリセル部分３００が別のメモリセル部分３１０に置き換えられることによって、図５Ｂに示されているような相変化メモリセル２６０ｂが形成される。別の実施形態では、図３０〜図３４に示されているような相変化材料層を堆積するプロセス、電極材料層を堆積するプロセス、相変化材料層および電極材料層をエッチングするプロセス、および絶縁材料層を堆積して平坦化するプロセスが行われ、続いてメモリセル部分３００が別のメモリセル部分３１０に置き換えられることによって、図６Ｂに示されているような相変化メモリセル２８０ｂの別の実施形態が得られる。
図７〜図４４に照らして説明および図示した方法の実施形態をさらに分割および／または組み合わせることによって、図２Ａ、図２Ｂ、図６Ａ、および図６Ｂに示されているような階段状のパターンを構成する相変化材料を含んだメモリセル、図３Ａ〜図４Ｂに示されているような階段状のパターンおよび様々な熱環境を有するメモリセル、図５Ａおよび図５Ｂに示されているような異なる相変化材料を用いて階段状のパターンが構成されているメモリセル、あるいはこれらの組み合わせを作製することができる。
本明細書において、具体的な実施形態について図示および説明してきたが、当該分野において通常の知識を有する者であれば、本発明の範囲を逸脱することなく、図示および説明してきたこれらの実施形態の代わりに、様々な別の、および／または同等の実施形態を用いることができることについて理解するであろう。本出願は、本明細書に記載の具体的な実施形態の任意の適応または変更を含んでいることを意図している。従って本発明は、特許請求の範囲および特許請求の範囲に相当する部分によってのみ限定される。
メモリデバイスの一実施形態のブロック図である。 相変化メモリセルの階段状のプログラミング特性の一実施形態を示すグラフである。 相変化メモリセルの一実施形態の断面図である。 相変化メモリセルの別の実施形態の断面図である。 相変化メモリセルの別の実施形態の断面図である。 相変化メモリセルの別の実施形態の断面図である。 相変化メモリセルの別の実施形態の断面図である。 相変化メモリセルの別の実施形態の断面図である。 相変化メモリセルの別の実施形態の断面図である。 相変化メモリセルの別の実施形態の断面図である。 相変化メモリセルの別の実施形態の断面図である。 相変化メモリセルの別の実施形態の断面図である。 前処理されたウェハの一実施形態の断面図である。 電極材料層をエッチングした後における、メモリセル部分の一実施形態の断面図である。 前処理されたウェハの別の実施形態の断面図である。 前処理されたウェハおよび第２の絶縁材料層の一実施形態の断面図である。 第２の絶縁材料層をエッチングした後における、メモリセル部分の一実施形態の断面図である。 メモリセル部分および拡散バリア材料層の一実施形態の断面図である。 拡散バリア材料層をエッチングした後における、メモリセル部分および拡散バリアの一実施形態の断面図である。 メモリセル部分および第１のスペーサ材料層の一実施形態の断面図である。 第１のスペーサ材料層をエッチングした後における、メモリセル部分および第１のスペーサまたはスペーサ対の一実施形態の断面図である。 メモリセル部分、第１のスペーサまたはスペーサ対、およびエッチストップ材料層の一実施形態の断面図である。 メモリセル部分、第１のスペーサまたはスペーサ対、エッチストップ材料層、および第２のスペーサ材料層の一実施形態の断面図である。 第２のスペーサ材料層およびエッチストップ材料層をエッチングした後における、メモリセル部分、第１のスペーサまたはスペーサ対、第１のエッチストップ層または層対、および第２のスペーサまたはスペーサ対の一実施形態の断面図である。 メモリセル部分、第１のスペーサまたはスペーサ対、第１のエッチストップ層または層対、第２のスペーサまたはスペーサ対、第２のエッチストップ層または層対、および第３のスペーサまたはスペーサ対の一実施形態の断面図である。 メモリセル部分、スペーサ、エッチストップ層、および相変化材料層の一実施形態の断面図である。 相変化材料層をエッチングした後における、メモリセル部分、スペーサ、エッチストップ層、および相変化材料の一実施形態の断面図である。 メモリセル部分、スペーサ、エッチストップ層、相変化材料、および電極材料層の一実施形態の断面図である。 電極材料層を平坦化した後における、メモリセル部分、スペーサ、エッチストップ層、相変化材料、および第２の電極の一実施形態の断面図である。 図２０に示されているメモリセル部分、スペーサ、エッチストップ層、および相変化材料層の一実施形態の断面図である。 相変化材料層を平坦化した後における、メモリセル部分、スペーサ、エッチストップ層、および相変化材料の一実施形態の断面図である。 メモリセル部分、スペーサ、エッチストップ層、相変化材料、および電極材料層の一実施形態の断面図である。 電極材料層をエッチングした後における、メモリセル部分、スペーサ、エッチストップ層、相変化材料、および第２の電極の一実施形態の断面図である。 メモリセル部分、スペーサ、エッチストップ層、相変化材料、第２の電極、および別の絶縁材料層の一実施形態の断面図である。 別の絶縁材料層をエッチングした後における、メモリセル部分、スペーサ、エッチストップ層、相変化材料、第２の電極、および絶縁材料の一実施形態の断面図である。 図２０に示されているメモリセル部分、スペーサ、エッチストップ層、および相変化材料層の一実施形態の断面図である。 メモリセル部分、スペーサ、エッチストップ層、相変化材料層、および電極材料層の一実施形態の断面図である。 電極材料層および相変化材料層をエッチングした後における、メモリセル部分、スペーサ、エッチストップ層、相変化材料、および第２の電極の一実施形態の断面図である。 メモリセル部分、スペーサ、エッチストップ層、相変化材料、第２の電極、および絶縁材料層の一実施形態の断面図である。 絶縁材料層を平坦化した後における、メモリセル部分、スペーサ、エッチストップ層、相変化材料、第２の電極、および絶縁材料の一実施形態の断面図である。 図１１に示されているメモリセル部分の一実施形態の断面図である。 メモリセル部分および第１のスペーサ材料層の一実施形態の断面図である。 第１のスペーサ材料層をエッチングした後における、メモリセル部分および第１のスペーサまたはスペーサ対の一実施形態の断面図である。 メモリセル部分、第１のスペーサまたはスペーサ対、および第２のスペーサ材料層の一実施形態の断面図である。 第２のスペーサ材料層をエッチングした後における、メモリセル部分、第１のスペーサまたはスペーサ対、および第２のスペーサまたはスペーサ対の一実施形態の断面図である。 メモリセル部分、第１のスペーサまたはスペーサ対、第２のスペーサまたはスペーサ対、および第３のスペーサまたはスペーサ対の一実施形態の断面図である。 図１９に示されているメモリセル部分、スペーサ、およびエッチストップ層の一実施形態の断面図である。 メモリセル部分、スペーサ、エッチストップ層、および第１の相変化材料層の一実施形態の断面図である。 第１の相変化材料層をエッチングした後における、メモリセル部分、スペーサ、エッチストップ層、および第１の相変化部分の一実施形態の断面図である。 メモリセル部分、スペーサ、エッチストップ層、第１の相変化部分、第２の相変化部分、および第３の相変化部分の一実施形態の断面図である。

Claims (23)

  1. 第１の電極と、
    第２の電極と、
    上記第１の電極と上記第２の電極との間に備えられた、階段状のプログラミング特性を有する相変化材料と、を備えており、
    上記第１の電極、上記第２の電極、および上記相変化材料は、ビアまたはトレンチメモリセルを形成し、
    上記第１の電極と上記第２の電極との間において、ビアまたはトレンチの側壁部に、階段状のパターンを決める複数のスペーサがさらに備えられ、該複数のスペーサは、該側壁部から遠くなるにつれて順次低くなるように並んでおり、
    上記相変化材料が、上記複数のスペーサにより位置決めされて、階段状のパターンを有することを特徴とするメモリセル。
  2. 上記相変化材料、上記複数のスペーサ、上記第１の電極、および上記第２の電極の側方を取り囲む絶縁材料をさらに備えており、
    上記絶縁材料と上記複数のスペーサとは、異なる熱伝導率であることを特徴とする請求項１に記載のメモリセル。
  3. 上記スペーサは、いずれも、低誘電率材料を含むことを特徴とする請求項２に記載のメモリセル。
  4. 上記複数のスペーサと上記第１の電極との間には、拡散バリアがさらに備えられていることを特徴とする請求項１に記載のメモリセル。
  5. 上記拡散バリアは、相変化材料層を含むことを特徴とする請求項４に記載のメモリセル。
  6. 第１の電極と開口部を有する絶縁材料層とを備えたウェハを用意し、
    上記ウェハ上に第１のスペーサ材料を堆積し、
    上記第１のスペーサ材料をエッチングし、上記開口部の側壁部および底部を露出させることによって、第１のスペーサを形成し、
    上記ウェハおよび上記第１のスペーサの露出させた部分の上に第２のスペーサ材料を堆積し、
    上記第２のスペーサ材料を選択的にエッチングすることによって、上記第１のスペーサよりも低い第２のスペーサを形成し、
    上記第１のスペーサおよび第２のスペーサの露出した部分の上に相変化材料層を堆積する、ことを含むことを特徴とするメモリを製造するための方法。
  7. 上記ウェハの用意は、
    絶縁材料によって取り囲まれた電極材料を備えた前処理ウェハを用意し、
    上記電極材料をエッチングすることによって、上記第１の電極および上記開口部を形成する、ことを含むことを特徴とする請求項６に記載の方法。
  8. 上記ウェハの用意は、
    絶縁材料によって取り囲まれた電極材料を備えた前処理ウェハを用意し、
    上記前処理ウェハの上にさらなる絶縁材料を堆積し、
    上記さらなる絶縁材料をエッチングすることによって、上記第１の電極を露出させると共に、上記開口部を形成する、ことを含むことを特徴とする請求項６に記載の方法。
  9. 上記ウェハの用意は、
    拡散バリアに接する上記第１の電極と、上記拡散バリアを露出させる開口部を有する絶縁材料とを備えたウェハを用意する、ことを含むことを特徴とする請求項６に記載の方法。
  10. 上記第１のスペーサ材料の堆積は、
    上記絶縁材料よりも熱伝導率の低い上記第１のスペーサ材料を堆積する、ことを含むことを特徴とする請求項６に記載の方法。
  11. 上記ウェハ、上記第１のスペーサ、および上記第２のスペーサの露出した部分の上に上記相変化材料層を堆積し、
    上記相変化材料層をエッチングすることによって、上記開口部の側壁の一部を露出させ、
    エッチングした上記相変化材料層および露出した上記ウェハの上に電極材料を堆積し、
    上記電極材料を平坦化することによって、第２の電極を形成する、ことをさらに含むことを特徴とする請求項６に記載の方法。
  12. 上記ウェハ、上記第１のスペーサ、および上記第２のスペーサの露出した部分の上に上記相変化材料層を堆積し、
    上記相変化材料層を平坦化することによって、上記絶縁材料を露出させ、
    平坦化した上記相変化材料層および露出させた上記絶縁材料の上に電極材料層を堆積し、
    上記電極材料層をエッチングし、上記絶縁材料の一部分を露出させることによって、第２の電極を形成し、
    エッチングした上記電極材料層および露出させた上記絶縁材料の上にさらなる絶縁材料層を堆積し、
    上記さらなる絶縁材料層を平坦化することによって、上記第２の電極を露出させる、ことをさらに含むことを特徴とする請求項６に記載の方法。
  13. 上記ウェハ、上記第１のスペーサ、および上記第２のスペーサの露出した部分の上に上記相変化材料層を堆積し、
    上記相変化材料層の上に電極材料層を堆積し、
    上記相変化材料層および上記電極材料層をエッチングし、上記絶縁材料を露出させることによって、第２の電極を形成し、
    上記絶縁材料、エッチングした上記相変化材料層、および上記第２の電極の露出した部分の上にさらなる絶縁材料層を堆積し、
    上記さらなる絶縁材料層を平坦化することによって、上記第２の電極を露出させる、ことをさらに含むことを特徴とする請求項６に記載の方法。
  14. 上記ウェハ、上記第１のスペーサ、および上記第２のスペーサの露出した部分の上に上記相変化材料層としての第１の相変化材料層を堆積し、
    上記第１の相変化材料層をエッチングし、上記第１のスペーサを露出させることによって、上記第２のスペーサによりその範囲の決められている第１の相変化部分を形成し、
    上記ウェハ、上記第１のスペーサ、および上記第１の相変化部分の露出した部分の上に、上記第１の相変化材料層と異なる相変化材料を含む上記相変化材料層としての第２の相変化材料層を堆積し、
    上記第２の相変化材料層をエッチングし、上記開口部の側壁部を露出させることによって、上記第１のスペーサによりその範囲の決められている第２の相変化部分を形成する、ことをさらに含むことを特徴とする請求項６に記載の方法。
  15. 第１の電極と開口部を有する絶縁材料層とを備えたウェハを用意し、
    上記ウェハの上に第１のスペーサ材料層を堆積し、
    上記第１のスペーサ材料層をエッチングし、上記開口部の側壁部および底部を露出させることによって、第１のスペーサを形成し、
    上記ウェハおよび上記第１のスペーサの露出させた部分の上にエッチストップ材料層を堆積し、
    上記エッチストップ材料層の上に第２のスペーサ材料層を堆積し、
    上記第２のスペーサ材料層をエッチングし、上記エッチストップ材料層を露出させることによって、上記第１のスペーサよりも低い第２のスペーサを形成し、
    上記エッチストップ材料層の露出させた部分を除去することによって、上記開口部の底部および上記第１のスペーサを露出させ、
    上記第１のスペーサおよび第２のスペーサの露出した部分の上に相変化材料層を堆積する、ことを含むことを特徴とするメモリを製造するための方法。
  16. 上記ウェハの用意は、
    絶縁材料によって取り囲まれた電極材料を備えた前処理ウェハを用意し、
    上記電極材料をエッチングすることによって、上記第１の電極および上記開口部を形成する、ことを含むことを特徴とする請求項１５に記載の方法。
  17. 上記ウェハの用意は、
    絶縁材料に取り囲まれた上記第１の電極を備えた前処理ウェハを用意し、
    上記前処理ウェハの上にさらなる絶縁材料を堆積し、
    上記さらなる絶縁材料をエッチングすることによって、上記第１の電極を露出させると共に、上記開口部を形成する、ことを含むことを特徴とする請求項１５に記載の方法。
  18. 上記ウェハの用意は、
    拡散バリアに接する上記第１の電極と、当該拡散バリアの露出する上記開口部を有する絶縁材料層と、を備えたウェハを用意する、ことを含むことを特徴とする請求項１５に記載の方法。
  19. 上記第１のスペーサ材料層の堆積は、
    上記絶縁材料よりも低い熱伝導率を有する上記第１のスペーサ材料を堆積する、ことを含むことを特徴とする請求項１５に記載の方法。
  20. 上記ウェハ、上記第１のスペーサ、および上記第２のスペーサの露出した部分の上に上記相変化材料層を堆積し、
    上記相変化材料層をエッチングし、上記開口部の側壁の一部を露出させ、
    上記ウェハの露出させた部分およびエッチングした上記相変化材料層の上に、電極材料層を堆積し、
    上記電極材料層を平坦化することによって、第２の電極を形成する、ことをさらに含むことを特徴とする請求項１５に記載の方法。
  21. 上記ウェハ、上記第１のスペーサ、および上記第２のスペーサの露出した部分の上に上記相変化材料層を堆積し、
    上記相変化材料層を平坦化することによって、上記絶縁材料を露出させ、
    平坦化した上記相変化材料層および露出させた上記絶縁材料の上に電極材料層を堆積し、
    上記電極材料層をエッチングし、上記絶縁材料を露出させることによって、第２の電極を形成し、
    上記第２の電極および露出させた上記絶縁材料の上にさらなる絶縁材料層を堆積し、
    上記さらなる絶縁材料層を平坦化することによって、上記第２の電極を露出させる、ことをさらに含むことを特徴とする請求項１５に記載の方法。
  22. 上記ウェハ、上記第１のスペーサ、および上記第２のスペーサの露出した部分の上に上記相変化材料層を堆積し、
    上記相変化材料層の上に電極材料層を堆積し、
    上記相変化材料層および上記電極材料層をエッチングし、上記絶縁材料を露出させることによって、第２の電極を形成し、
    上記絶縁材料層の露出させた部分、エッチングした上記相変化材料層、および上記第２の電極の上にさらなる絶縁材料層を堆積し、
    上記さらなる絶縁材料層を平坦化することによって、上記第２の電極を露出させる、ことをさらに含むことを特徴とする請求項１５に記載の方法。
  23. 上記ウェハ、上記第１のスペーサ、および上記第２のスペーサの露出した部分の上に上記相変化材料層としての第１の相変化材料層を堆積し、
    上記第１の相変化材料層をエッチングし、上記絶縁材料および上記第１のスペーサの一部分を露出させることによって、上記第２のスペーサによりその範囲の決められた第１の相変化部分を形成し、
    上記ウェハ、上記第１のスペーサ、および上記第１の相変化部分の露出した部分の上に、上記第１の相変化材料層と異なる相変化材料を含む上記相変化材料層としての第２の相変化材料層を堆積し、
    上記第２の相変化材料層をエッチングし、上記絶縁材料の一部分を露出させることによって、上記第１のスペーサによりその範囲の決められた第２の相変化部分を形成する、ことをさらに含むことを特徴とする請求項１５に記載の方法。
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Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7479671B2 (en) * 2006-08-29 2009-01-20 International Business Machines Corporation Thin film phase change memory cell formed on silicon-on-insulator substrate
US20080090400A1 (en) * 2006-10-17 2008-04-17 Cheek Roger W Self-aligned in-contact phase change memory device
US7728318B2 (en) * 2006-11-16 2010-06-01 Sandisk Corporation Nonvolatile phase change memory cell having a reduced contact area
US8163593B2 (en) * 2006-11-16 2012-04-24 Sandisk Corporation Method of making a nonvolatile phase change memory cell having a reduced contact area
KR100819560B1 (ko) * 2007-03-26 2008-04-08 삼성전자주식회사 상전이 메모리소자 및 그 제조방법
US7704788B2 (en) * 2007-04-06 2010-04-27 Samsung Electronics Co., Ltd. Methods of fabricating multi-bit phase-change memory devices and devices formed thereby
KR20080095683A (ko) * 2007-04-25 2008-10-29 삼성전자주식회사 상변화 메모리 소자 및 그 형성 방법
US8373148B2 (en) * 2007-04-26 2013-02-12 Spansion Llc Memory device with improved performance
US7679163B2 (en) * 2007-05-14 2010-03-16 Industrial Technology Research Institute Phase-change memory element
US8426838B2 (en) 2008-01-25 2013-04-23 Higgs Opl. Capital Llc Phase-change memory
EP2272113B1 (en) * 2008-04-01 2015-11-25 Nxp B.V. Multiple bit phase change memory cell
US8604457B2 (en) 2008-11-12 2013-12-10 Higgs Opl. Capital Llc Phase-change memory element
US8105859B2 (en) * 2009-09-09 2012-01-31 International Business Machines Corporation In via formed phase change memory cell with recessed pillar heater
US8551855B2 (en) * 2009-10-23 2013-10-08 Sandisk 3D Llc Memory cell that includes a carbon-based reversible resistance switching element compatible with a steering element, and methods of forming the same
US8481396B2 (en) * 2009-10-23 2013-07-09 Sandisk 3D Llc Memory cell that includes a carbon-based reversible resistance switching element compatible with a steering element, and methods of forming the same
US8551850B2 (en) * 2009-12-07 2013-10-08 Sandisk 3D Llc Methods of forming a reversible resistance-switching metal-insulator-metal structure
TWI449170B (zh) * 2009-12-29 2014-08-11 Ind Tech Res Inst 相變化記憶體裝置及其製造方法
US8389375B2 (en) * 2010-02-11 2013-03-05 Sandisk 3D Llc Memory cell formed using a recess and methods for forming the same
US8237146B2 (en) * 2010-02-24 2012-08-07 Sandisk 3D Llc Memory cell with silicon-containing carbon switching layer and methods for forming the same
US20110210306A1 (en) * 2010-02-26 2011-09-01 Yubao Li Memory cell that includes a carbon-based memory element and methods of forming the same
US8471360B2 (en) 2010-04-14 2013-06-25 Sandisk 3D Llc Memory cell with carbon switching material having a reduced cross-sectional area and methods for forming the same
KR101766222B1 (ko) 2010-09-17 2017-08-09 삼성전자 주식회사 상변화 메모리 장치, 이를 포함하는 저장 시스템 및 이의 제조 방법
KR20130043471A (ko) * 2011-10-20 2013-04-30 에스케이하이닉스 주식회사 멀티 레벨 셀을 구비한 상변화 메모리 장치 및 그 제조방법
US8637847B2 (en) * 2011-12-09 2014-01-28 Micron Technology, Inc. Memory cells having a plurality of heaters
US8759807B2 (en) * 2012-03-22 2014-06-24 Micron Technology, Inc. Memory cells
US8853713B2 (en) 2012-05-07 2014-10-07 Micron Technology, Inc. Resistive memory having confined filament formation
EP3243218A4 (en) * 2015-01-09 2018-09-12 Hewlett-Packard Enterprise Development LP Sidewall spacers
KR102434699B1 (ko) * 2015-07-31 2022-08-22 삼성전자주식회사 확산방지층을 포함하는 다층구조체 및 이를 구비하는 소자
US10424374B2 (en) 2017-04-28 2019-09-24 Micron Technology, Inc. Programming enhancement in self-selecting memory
US10693065B2 (en) * 2018-02-09 2020-06-23 Micron Technology, Inc. Tapered cell profile and fabrication
US10424730B2 (en) 2018-02-09 2019-09-24 Micron Technology, Inc. Tapered memory cell profiles
US10854813B2 (en) 2018-02-09 2020-12-01 Micron Technology, Inc. Dopant-modulated etching for memory devices
US10454025B1 (en) * 2018-06-13 2019-10-22 International Business Machines Corporation Phase change memory with gradual resistance change
US12048258B2 (en) * 2021-03-11 2024-07-23 Taiwan Semiconductor Manufacturing Company, Ltd. Phase change memory device and method for manufacturing the same

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5414271A (en) * 1991-01-18 1995-05-09 Energy Conversion Devices, Inc. Electrically erasable memory elements having improved set resistance stability
KR950009813B1 (ko) * 1993-01-27 1995-08-28 삼성전자주식회사 반도체장치 및 그 제조방법
US5340763A (en) * 1993-02-12 1994-08-23 Micron Semiconductor, Inc. Multi-pin stacked capacitor utilizing micro villus patterning in a container cell and method to fabricate same
US6507061B1 (en) * 2001-08-31 2003-01-14 Intel Corporation Multiple layer phase-change memory
US6579760B1 (en) * 2002-03-28 2003-06-17 Macronix International Co., Ltd. Self-aligned, programmable phase change memory
US7180767B2 (en) * 2003-06-18 2007-02-20 Macronix International Co., Ltd. Multi-level memory device and methods for programming and reading the same
US6838692B1 (en) * 2003-06-23 2005-01-04 Macronix International Co., Ltd. Chalcogenide memory device with multiple bits per cell
US6927410B2 (en) * 2003-09-04 2005-08-09 Silicon Storage Technology, Inc. Memory device with discrete layers of phase change memory material
US7485891B2 (en) * 2003-11-20 2009-02-03 International Business Machines Corporation Multi-bit phase change memory cell and multi-bit phase change memory including the same, method of forming a multi-bit phase change memory, and method of programming a multi-bit phase change memory
US7928420B2 (en) * 2003-12-10 2011-04-19 International Business Machines Corporation Phase change tip storage cell
KR100653701B1 (ko) * 2004-08-20 2006-12-04 삼성전자주식회사 반도체 소자의 작은 비아 구조체 형성방법 및 이를 사용한상변화 기억 소자의 제조방법
US20070227710A1 (en) * 2006-04-03 2007-10-04 Belady Christian L Cooling system for electrical devices
US7473921B2 (en) * 2006-06-07 2009-01-06 International Business Machines Corporation Nonvolatile memory cell with concentric phase change material formed around a pillar arrangement
US7688618B2 (en) * 2006-07-18 2010-03-30 Qimonda North America Corp. Integrated circuit having memory having a step-like programming characteristic

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