JP6921260B2 - 複数のパーティションを有するメモリデバイスにおけるメモリアクセス技法 - Google Patents

Description

＜相互参照＞
特許のための本出願は、それぞれ本出願の譲受人に譲渡された、２０１７年４月１８日に出願した、「Ｍｅｍｏｒｙ Ａｃｃｅｓｓ Ｔｅｃｈｎｉｑｕｅｓ ｉｎ Ｍｅｍｏｒｙ Ｄｅｖｉｃｅｓ ｗｉｔｈ Ｍｕｌｔｉｐｌｅ Ｐａｒｔｉｔｉｏｎｓ」という名称のＰＣＴ出願第ＰＣＴ／ＵＳ２０１７／０２８１７７号の優先権を主張するものであり、このＰＣＴ出願第ＰＣＴ／ＵＳ２０１７／０２８１７７号は、２０１６年５月３日に出願した、Ｑａｗａｍｉらの「Ｍｅｍｏｒｙ Ａｃｃｅｓｓ Ｔｅｃｈｎｉｑｕｅｓ ｉｎ Ｍｅｍｏｒｙ Ｄｅｖｉｃｅｓ ｗｉｔｈ Ｍｕｌｔｉｐｌｅ Ｐａｒｔｉｔｉｏｎｓ」という名称の米国特許出願第１５／１４５，６２８号の優先権を主張するものであり、これらの各々は、参照によりその全体が本明細書に明確に組み込まれている。

以下は、一般にメモリデバイスに関し、より詳細には、複数のパーティションを有するメモリデバイスにおける有効なメモリアクセス技法に関する。

メモリデバイスは、コンピュータ、無線通信デバイス、カメラ、およびデジタルディスプレイなどの様々な電子デバイスに情報を記憶するために広く使用されている。情報は、メモリデバイスの異なる状態をプログラミングすることによって記憶される。例えば二進デバイスは、論理「１」または論理「０」でしばしば表される２つの状態を有している。他のシステムでは、３つ以上の状態を記憶することができる。記憶された情報にアクセスするために、電子デバイスの構成要素は、メモリデバイスに記憶されている状態を読み出すか、または感知することができる。情報を記憶するために、電子デバイスの構成要素は、状態をメモリデバイスに書き込むか、またはプログラムすることができる。

磁気ハードディスク、ランダムアクセスメモリ（ＲＡＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗性ＲＡＭ（ＲＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、フラッシュメモリ、相変化メモリ（ＰＣＭ）、３Ｄ交点（３ＤＸＰ）メモリなどを含む、複数のタイプのメモリデバイスが存在している。メモリデバイスは、揮発性または不揮発性であってもよい。不揮発性メモリ、例えばＰＣＭは、外部電力源がない場合であっても、長期間、それらの記憶されている論理状態を維持することができる。揮発性メモリデバイス、例えばＤＲＡＭは、それらが外部電力源によって周期的にリフレッシュされない限り、時間の経過につれてそれらの記憶されている状態を失うことになる。メモリデバイスの改善は、とりわけ、記憶セル密度を高くすること、読出し／書込み速度を速くすること、信頼性を高くすること、データ保存を向上させること、電力消費を低減すること、または製造コストを削減することを含み得る。

また、メモリデバイスは、メモリデバイス内のいくつかの異なるパーティションの中にデータを記憶することも可能である。個々のパーティションは、例えばコントローラ論理およびデータバッファなどの記憶セルおよび他の論理を含むことができる。個々のパーティションは、独立して読み出し、または書き込むことができ、複数のパーティションへの同時アクセスを許容する。メモリデバイスにアクセスする場合、メモリコントローラは、読出しコマンド、書込みコマンド、リフレッシュコマンドなどのコマンドと共に、パーティション中の１つまたは複数の記憶セルに対するメモリアドレスを使用することができる。比較的長期間にわたる記憶のために使用されるメモリデバイス（例えば固体ドライブ、ハードドライブ、光学ドライブなど）は、しばしば「ストレージ」サブシステムと呼ばれ、また、ピンの数が比較的少ない、より低い帯域幅バスを使用してこのようなストレージサブシステムをプロセッサと結合させることができる。比較的短期間の記憶のために使用されるメモリデバイス（例えばキャッシュまたはランダムアクセスメモリ）は、しばしば「メモリ」サブシステムと呼ばれ、また、ピンの数が比較的多い、より高い帯域幅バスを使用してこのようなメモリサブシステムをプロセッサと結合させることができる。いくつかのシステムでは、コマンドは、より低い帯域幅バスを使用して、複数のクロックサイクルにわたってストレージサブシステムに送ることができ、また、メモリサブシステムに送られる同様のコマンドは、より高い帯域幅バスを介して、より少ないクロックサイクルを使用することができる。

相変化メモリおよび３ＤＸＰメモリは、比較的新しいメモリ類であり、不揮発性の場合もあり、また、他のメモリデバイスと比較すると、改良された読出し／書込み速度および耐久性を提供することができる。このようなメモリデバイスは、いくつかの事例では、メモリサブシステムまたはストレージサブシステムに使用することができる。いくつかの事例では、異なるバスアーキテクチャを有する相変化メモリデバイスまたは３ＤＸＰメモリデバイスを提供することは技術的に実行不可能であり、あるいは非常に高額な費用が掛かり得る。その代わりに、コマンドおよびデータ転送のための他の技法がメモリデバイスコストを削減することができ、あるいは性能を向上させることができる。

本発明の一態様に係る、メモリシステムを操作する方法は、連続するメモリアクセスコマンドのための、第１のメモリパーティション及び第２のメモリパーティションの各々における同一の記憶場所を特定することであって、前記第１のメモリパーティション及び前記第２のメモリパーティションは１つのメモリアレイ内に含まれる、ことと、前記第１のメモリパーティションにおける前記記憶場所と、実施される機能とを特定するメモリアクセスコマンドを、前記メモリアレイへ送信することと、前記メモリアクセスコマンドのものと同じ記憶場所及び機能が前記第２のメモリパーティションで使用されることを示す次のパーティションコマンドを、前記メモリアレイへ送信することであって、前記次のパーティションコマンドは、前記第２のメモリパーティションの前記記憶場所のメモリアドレスを含まない、ことと、を含む。

本明細書における開示は以下の図を参照し、また、以下の図を含む。

本開示の様々な実施形態による、複数のパーティションを有するメモリデバイスにおけるメモリアクセス技法をサポートする、複数のパーティションを有するメモリアレイを含むシステムを示す図である。 本開示の様々な実施形態による、メモリアクセス技法をサポートする複数のパーティションを有する一例示的メモリデバイスを示す図である。 本開示の様々な実施形態による、メモリデバイスのための一例示的制御／アドレスバスピンおよびコマンドアドレスサイクルを示す図である。 本開示の様々な実施形態による、全コマンドおよびアドレス伝送を使用した制御／アドレスバスピンのためのタイミング図の一例を示す図である。 本開示の様々な実施形態による、次のパーティションコマンドを使用した制御／アドレスバスピンのためのタイミング図の一例を示す図である。 本開示の様々な実施形態による、複数のパーティションを有するメモリデバイスに使用することができる一例示的３Ｄ交点メモリアレイを示す図である。 本開示の様々な実施形態による、複数のパーティションを有するメモリデバイスに使用することができる一例示的メモリアレイを示す図である。 本開示の様々な実施形態による、複数のパーティションを有するメモリデバイスに使用することができるメモリアレイのブロック図である。 本開示の様々な実施形態による、複数のパーティションを有するメモリデバイスにおけるメモリアクセス方法を示すフローチャートである。 本開示の様々な実施形態による、複数のパーティションを有するメモリデバイスにおけるメモリアクセス方法を示すフローチャートである。

開示される装置および技法は、記憶セルの複数のパーティションを有するメモリデバイスへの有効なアクセスのために提供される。上で示したように、ストレージサブシステム内で動作するメモリデバイスは、メモリサブシステム内で動作するメモリデバイスとは異なる要求事項を有することができる。上でも示したように、３Ｄ交点（３Ｄクロスポイント、３ＤＸＰ）メモリは、メモリサブシステム内またはストレージサブシステム内のいずれかのいくつかの計算プラットフォームに使用することができる。本開示の様々な実施形態は、同じメモリデバイスダイをメモリサブシステムまたはストレージサブシステムのいずれかに使用することができるよう、複数のパーティションを有するメモリデバイスと結合されたコマンド／アドレス（Ｃ／Ａ）バスの効率を改善するための技法を提供する。

いくつかの実施形態では、メモリデバイスは、記憶セルの複数のパーティションを有することができ、また、記憶セルの個々のパーティションは、いくつかの異なる記憶場所を含むことができる。個々のパーティションのための記憶場所の数は、記憶セルの複数のパーティションにわたって同じであってもよい。メモリデバイスは、いくつかの実施形態では、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ）、リードオンリーメモリ（ＲＯＭ）および３ＤＸＰメモリからなるグループから選択することができる。コマンドおよび関連する記憶場所アドレスは、第１のパーティションの提供された記憶場所で第１のアクションを実施するようにメモリデバイスに命令することができるメモリデバイスと関連した操作命令デコーダ（動作命令デコーダ）に提供することができる。いくつかの実施形態では、操作命令デコーダは、特定のメモリパーティションと関連した局所コントローラに含めるか、複数のメモリパーティションと関連したメモリコントローラに含めることができ、あるいはメモリパーティションから分離したコントローラ内に存在し得る。いくつかの実施形態では、後続するコマンドは、第２のメモリパーティションの、先行するコマンドの中に提供された第１のパーティションの記憶場所と同じ記憶場所で第１のアクションを実施するための「次のパーティション」コマンドを含むことができる。

このような技法は、複数のパーティションにわたって反復されるメモリコマンドと関連したクロックサイクルの数を少なくすることによってメモリサブシステム内またはストレージサブシステム内のいずれかで機能することができるメモリデバイスを提供することができ、したがってより高い帯域幅を有し、一方ではＣ／Ａバスのための比較的少ない数のピンを有するメモリを提供する。このような技法は、いくつかの例では、アドレスおよびコマンドを反復する必要がないことを前提とすることにより、連続的な読出しコマンドおよび書込みコマンドのためのＣ／Ａバス効率を改善することができる。これは、他の操作（動作）およびデバイス管理に使用するための追加Ｃ／Ａバスサイクルを提供することができる。

以下、上で紹介した特徴（ｆｅａｔｕｒｅ）および技法について、メモリアレイの文脈でさらに説明される。次に、複数のパーティションを有する３ＤＸＰメモリデバイスにおけるメモリアクセス技法のための特定の例が説明される。本開示のこれらおよび他の特徴は、複数のパーティションを有するメモリデバイスにおけるメモリアクセス技法に関連する装置図、システム図およびフローチャートによってさらに示され、また、これらを参照してさらに説明される。

図１は、本開示の様々な実施形態による、複数のパーティションを有するメモリデバイスにおける有効なメモリアクセスをサポートするシステム１００の図を示したものである。システム１００は、様々な構成要素を接続し、または様々な構成要素を物理的に支持するプリント回路基板であり得るか、あるいはプリント回路基板を含むことができるデバイス１０５を含むことができる。デバイス１０５はメモリアレイ１１０を含むことができる。メモリアレイ１１０は、メモリコントローラ１５０、メモリパーティション０ １５５−ａないしメモリパーティションｎ １５５−ｎを含む複数のメモリパーティション１５５を含むことができる。個々のメモリパーティション１５５は記憶セル１６０を含むことができる。デバイス１０５は、プロセッサ１１５、ＢＩＯＳ構成要素１２０、（１つ以上の）周辺構成要素１２５および入力／出力制御構成要素１３０をも含むことができる。デバイス１０５の構成要素は、バス１３５を介して互いに電子通信することができる。

プロセッサ１１５は、メモリコントローラ１５０を介してメモリアレイ１１０を動作させるように構成することができる。いくつかの事例では、プロセッサ１１５は、メモリコントローラ１５０の機能を実施する。他の事例では、メモリコントローラ１５０はプロセッサ１１５の中に統合することができる。プロセッサ１１５は、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、書替え可能ゲートアレイ（ＦＰＧＡ：ｆｉｅｌｄ−ｐｒｏｇｒａｍｍａｂｌｅ ｇａｔｅ ａｒｒａｙ）または他のプログラマブル論理デバイス、離散ゲートまたはトランジスタ論理、離散ハードウェア構成要素であってもよく、あるいはプロセッサ１１５は、これらのタイプの構成要素の組合せであってもよく、また、プロセッサ１１５は、複数のパーティション１５５にわたる記憶場所にアクセスするための有効なメモリアクセス技法を含む、本明細書において説明される様々な機能を実施することができる。プロセッサ１１５は、例えばメモリアレイ１１０に記憶されているコンピュータ可読命令を実行して、デバイス１０５に様々な機能またはタスクを実施させるように構成することができる。

ＢＩＯＳ構成要素１２０は、システム１００の様々なハードウェア構成要素を初期化し、かつ、動かすことができるファームウェアとして動作する基本入力／出力システム（ＢＩＯＳ）を含むソフトウェア構成要素であってもよい。ＢＩＯＳ構成要素１２０は、プロセッサ１１５と様々な構成要素、例えば周辺構成要素１２５、入力／出力制御構成要素１３０などとの間のデータフローを管理することも可能である。ＢＩＯＳ構成要素１２０は、リードオンリーメモリ（ＲＯＭ）、フラッシュメモリまたは任意の他の不揮発性メモリに記憶されているプログラムまたはソフトウェアを含むことができる。

周辺構成要素１２５は、任意の入力または出力デバイスであっても、あるいはデバイス１０５の中に統合されるこのようなデバイスのためのインタフェースであってもよい。例は、ディスクコントローラ、音声コントローラ、グラフィックスコントローラ、イーサネットコントローラ、モデム、ユニバーサルシリアルバス（ＵＳＢ）コントローラ、シリアルポートまたはパラレルポート、あるいは周辺構成要素相互接続（ＰＣＩ）スロットまたはアクセラレーテッドグラフィックスポート（ＡＧＰ）スロットなどの周辺カードスロットを含むことができる。

入力／出力制御構成要素１３０は、プロセッサ１１５と周辺構成要素１２５、入力１４０または出力１４５との間のデータ通信を管理することができる。入力／出力制御構成要素１３０は、デバイス１０５の中には統合されていない周辺装置をも管理することができる。いくつかの事例では、入力／出力制御構成要素１３０は、外部周辺装置への物理的接続またはポートを表すことができる。

入力１４０は、デバイス１０５またはその構成要素に入力を提供する、デバイス１０５の外部のデバイスまたは信号を表すことができる。これは、ユーザインタフェースまたは他のデバイスとのインタフェース、あるいは他のデバイス間のインタフェースを含むことができる。いくつかの事例では、入力１４０は、周辺構成要素１２５を介してデバイス１０５とインタフェースする周辺装置であってもよく、あるいは入力／出力制御構成要素１３０によって管理することができる。

出力１４５は、デバイス１０５または任意のその構成要素から出力を受け取るように構成された、デバイス１０５の外部のデバイスまたは信号を表すことができる。出力１４５の例は、ディスプレイ、音響スピーカ、印刷デバイス、別のプロセッサまたはプリント回路基板などに送られるデータまたは信号を含むことができる。いくつかの事例では、出力１４５は、周辺構成要素１２５を介してデバイス１０５とインタフェースする周辺装置であってもよく、あるいは入力／出力制御構成要素１３０によって管理することができる。

メモリコントローラ１５０、デバイス１０５およびメモリアレイ１１０の構成要素は、それらの機能を実施するように設計された回路機構で構築することができる。これは、様々な回路要素、例えば導電線、トランジスタ、コンデンサ、インダクタ、抵抗器、増幅器または本明細書において説明される機能を実施するように構成された他の能動素子または受動素子を含むことができる。

いくつかの実施形態では、メモリアレイ１１０は、メモリサブシステムおよびストレージサブシステムの両方における使用に柔軟性のある３ＤＸＰダイであってもよく、また、デバイス１０５は、メモリサブシステムまたはストレージサブシステムと共に統合することができ、あるいはメモリサブシステムまたはストレージサブシステムとして動作することができる。メモリアレイ１１０は、マルチクロックサイクルＣ／Ａバスを介してバス１３５とインタフェースすることができる。メモリコントローラ１５０は、パーティション０ １５５−ａなどの現在のパーティションからのアレイコマンドを反復することができる次のパーティションコマンドを使用することにより、比較的少ない数のピンを有することができる、Ｃ／Ａバス上に強化された帯域幅を提供するように構成することができ、パーティションｎ １５５−ｎなどの異なるパーティションにおけるすべての同じアドレスビットは、次のパーティションコマンドによって特定される。このような次のパーティションコマンドは、本明細書においてより詳細に論じられるように、完全な命令および記憶場所情報を含むコマンドよりも少ないクロックサイクルを使用することができる。

図２は、本開示の様々な実施形態による、メモリアクセス技法をサポートする複数のパーティションを有する一例示的メモリデバイス２００を示したものである。この例におけるメモリデバイス２００は、コマンド／アドレス（Ｃ／Ａ）バス２０５およびデータバス２１０とインタフェースすることができる。上で示したように、コマンド情報およびコマンド情報と関連したメモリアドレス情報を提供するために使用することができるＣ／Ａバス２０５上のピンの数を比較的少ない数に維持することが望ましい場合がある。いくつかの例では、Ｃ／Ａバス２０５は５個のピンを含むことができ、また、コマンドおよびアドレスは、Ｃ／Ａバス２０５を介して、複数のクロックサイクルにわたって通信することができる。データバス２１０は、いくつかの例では８個のピンを含むことができ、また、メモリアレイ１１０−ａにデータを通信し、また、メモリアレイ１１０−ａからデータを通信するために使用することができる。図１のメモリアレイ１１０の一例であってもよいメモリアレイ１１０−ａは、図１のメモリコントローラ１５０の一例であってもよいメモリコントローラ１５０−ａを含むことができる。メモリアレイ１１０−ａは、図１のパーティション１５５の例であってもよい、いくつかのパーティション２２０−ａないし２２０−ｎをも含むことができる。個々のパーティション２２０は、関連する局所コントローラ２１５および関連するデータバッファ２２５を有することができる。

いくつかの実施形態では、メモリアレイ１１０−ａは３ＤＸＰメモリアレイであり、個々のパーティション２２０は１ギガバイトのパーティションであり、また、デバイスは１６個のパーティションを含む。いくつかの例では、個々のパーティション２２０内のメモリは、１６バイトの細分性でアクセスすることができ、したがって２６ビットのメモリアドレス情報がＣ／Ａバス２０５を介してメモリアレイ１１０−ａに提供される。さらに、この例では４個のビットを使用して、Ｃ／Ａバス２０５を介してパーティション識別を提供することができる。さらに、いくつかの例では、メモリアレイ１１０−ａを動作させるために最大１６個のコマンドまたは命令を使用することができ、したがって４個のビットを使用して、Ｃ／Ａバス２０５を介してコマンドまたは命令をメモリアレイ１１０−ａに送ることができる。したがってこの例では、３４ビットの情報をＣ／Ａバス２０５を介して、全コマンドおよびアドレス操作でメモリアレイ１１０−ａに提供することができる。当然、上で説明したコマンドおよびアドレス操作のために使用される特定のパーティションサイズ、パーティションの数およびビットは一例として提供されたものにすぎず、他の実施形態では異なるパーティションサイズ、パーティションの数およびコマンド／アドレスビットを使用することができる。

上で示したように、いくつかの実施形態では、次のパーティションコマンドは、Ｃ／Ａバス２０５を介して提供することができる１つのコマンドとして含むことができる。次のパーティションコマンドは、いくつかの例では、Ｃ／Ａバス２０５を介して送られるコマンドビットおよびパーティションアドレスのみを含むことができる。操作命令デコーダを含むことができるメモリコントローラ１５０−ａは、単独で、または、同じく操作命令デコーダを含むことができる局所コントローラ２１５と共に、次のパーティションコマンドと、次のパーティションコマンドが使用されるパーティションの指示とを受け取ることができる。例えばメモリコントローラ１５０−ａは、単独で、または局所コントローラ２１５と共に、次のパーティションコマンドおよびパーティション情報を受け取ることができ、また、先行する命令からのコマンドを、次のパーティションコマンドの中で示されたパーティションの、先行する命令の中で提供された記憶場所で実施することができる。したがって実施形態の次のパーティションコマンドはメモリアドレスを提供せず、したがってメモリアドレスと関連したビットは伝送されない。いくつかの実施形態では、メモリコントローラ１５０−ａは、先行するコマンドからの次の連続したパーティション上で次のパーティションコマンドを単純に実施することができ、この事例では、次のパーティションコマンドはコマンドビットのみを含むことができる。さらなる実施形態では、次のパーティションコマンドは、コマンドが次の連続したパーティション上で実施されるべきであること、または次のパーティションコマンドのためのパーティションアドレスが次のパーティションコマンドの後に続くことを示すことができる１ビットのインディケータを含むことができる。

言及したように、いくつかの例ではメモリアドレスは２６ビットであり、また、Ｃ／Ａバス２０５は５ビットのバスである。したがってこれらの例では、次のパーティションコマンドは、Ｃ／Ａバス２０５上のクロックサイクルを節約することができる。いくつかの実施形態では、メモリコントローラ１５０−ａまたはメモリアレイ１１０−ａの外部の他のコントローラは、連続したパーティション２２０の同じ記憶場所でメモリアレイ１１０−ａにおける連続した書込み操作を実施することができる。したがって複数のパーティション２２０にわたって書込み操作を実施する場合、次のパーティションコマンドを使用することにより、Ｃ／Ａバス２０５の有意な数のクロックサイクルを除去することができる。例えば１２個の記憶場所にわたって書き込まれるべきデータがメモリコントローラ１５０−ａで受け取られると、メモリコントローラ１５０−ａは、１２個の異なるパーティション２２０にわたる同じ記憶場所への１２回の書込みを実施することができる。したがってこの例では、初期命令は、初期データ書込みのための書込みコマンド、パーティションアドレスおよびメモリアドレスを含むことができ、また、後続する１１個のコマンドの各々は、単純に、次のパーティション命令およびパーティションアドレスを有する次のパーティションコマンドであってもよい。したがってこのような例における次のパーティションコマンドを使用することにより、必要なクロックサイクルの総数を８４個（すなわち１２個の連続するコマンドに対する７個のクロックサイクル）から２９個（すなわち、第１のコマンドに対する７個のクロックサイクルと、それに続く１１個の２クロックサイクルの次のパーティションコマンド）に低減することができ、Ｃ／Ａバス２０５のスループットを著しく改善する。一実施形態では、以下でより詳細に論じられるように、全コマンドおよびアドレス（例えばメモリアドレス、パーティションアドレスおよびコマンド命令を含む）操作は、Ｃ／Ａバス２０５上で８個のクロックサイクルを使用することができ、また、次のパーティションコマンドは、Ｃ／Ａバス上で２個のクロックサイクルを使用することができる。したがってこの実施形態では、上記例における次のパーティションコマンドを使用することにより、必要なクロックサイクルの総数を９６個（すなわち１２個の連続するコマンドに対する８個のクロックサイクル）から３０個（すなわち、第１のコマンドに対する８個のクロックサイクルと、それに続く１１個の２クロックサイクルの次のパーティションコマンド）に低減することができ、Ｃ／Ａバス２０５のスループットをも著しく改善する。次の連続するメモリパーティション上で次のパーティションコマンドを実施し、したがってメモリパーティションアドレスを含まない実施形態では、これは、さらに１９個のクロックサイクル（すなわち、第１のコマンドに対する８個のクロックサイクルと、それに続く１１個の１クロックサイクルの次のパーティションコマンド）に低減することができる。

上で示したように、いくつかの実施形態では、全コマンドおよびアドレスは、Ｃ／Ａバスの８個のクロックサイクルを使用することができる。図３は、本開示の様々な実施形態による、メモリデバイスのための制御／アドレスバスピンおよびコマンドアドレスサイクルのこのような一例を示したものである。図３の例では、Ｃ／Ａバスは５個のピン、すなわちＣＡ０ないしＣＡ４を有している。したがってＣ／Ａバスの個々のクロックサイクル毎に５個のビットをメモリアレイに転送することができる。上で示したように、様々な実施形態では、メモリアレイは複数のパーティションを有することができ、また、いくつかの実施形態では、メモリアレイは、１６バイトの細分性でアクセスされる１ギガバイトのメモリを個々のパーティションが含む１６個のパーティションを有する３ＤＸＰメモリアレイであってもよい。このような実施形態では、２６ビットの情報を使用してメモリアドレスを提供することができ、また、４ビットの情報を使用してパーティションアドレスを提供することができる。図３の例では、ＣＭＤ０ないしＣＭＤ３として示されている、Ｃ／Ａバスを介して第１のコマンド／アドレスクロックサイクルで伝送することができる４ビットの情報を使用してメモリアレイにコマンドが提供される。コマンドビットに続くのは、この例では、将来の使用のために保存される（ＲＦＵ）２ビットの情報、それからＣ／Ａバスを介して第２のコマンド／アドレスクロックサイクルで伝送される４個のパーティションアドレスビットＰＡ０ないしＰＡ３である。図３の例では、あと４個のＲＦＵビットが次に提供され、Ｃ／Ａバスを介して第３ないし第８のコマンド／アドレスクロックサイクルで伝送される２６ビットのメモリアドレス（ＭＡ）情報が後続する。したがって図３の例では、メモリ操作に対して、Ｃ／Ａバスの８個のクロックサイクルにわたって４０ビットの情報がメモリアレイに提供される。

上で論じたように、本開示の実施形態は、異なるパーティションにおける同じメモリアドレスの連続するメモリ操作のために、コマンドビットＣＭＤ０ないしＣＭＤ３およびパーティションアドレスビットＰＡ０ないしＰＡ３のみがＣ／Ａバスを介して伝送される「次のパーティション」コマンドを提供する。したがってこのような次のパーティションコマンドは、Ｃ／Ａバスの２個のクロックサイクルを使用してメモリアレイに伝送することができる。したがってＣ／Ａバスが５ビット幅である例では、次のパーティションコマンドは１０ビットの情報を介して提供することができ、すなわち８個のクロックサイクルおよび４０ビットの情報を取り得る全メモリコマンドおよびアドレス情報と関連したビットの数から７５％減少する。メモリコントローラが次の連続するパーティション上で次のパーティションコマンドを単純に実施することができる実施形態では、ビットの数をさらに少なくすることができる。いくつかの実施形態では、メモリコントローラは、後続する連続する読出し操作のために次のパーティションコマンドを使用することができる可能性を高くするために、異なるメモリアレイパーティションにおける同じメモリアドレスでの連続する書込み操作によって提供される情報を記憶することができる。このような技法は、Ｃ／Ａバス上に送らなければならないデータビットの数を著しく少なくすることができ、したがってＣ／Ａバス上のトグルを最少化することにより、より速く、かつ、より少ないエネルギーでコマンドを処理することができる。さらに、いくつかの実施形態では、Ｃ／Ａバスは多くのデバイスの間で共有することができており、また、Ｃ／Ａバスにおける非効率性が複数のデバイスにわたってデバイス出力と、Ｃ／Ａバス、データバスまたはそれらの組合せの最大帯域幅の維持とに影響を及ぼし得るため、本明細書において提供されるような技法の利点は、改善されたＣ／Ａバス効率によってさらなる利点を提供する。

図４は、全コマンドおよびアドレス伝送を使用した制御／アドレスバスピンのためのタイミング図４００の一例を示したものである。このようなタイミング図４００は、図１または図２のメモリアレイ１１０と関連したタイミングを表すことができる。クロック（ＣＫ／ＣＫ＃）信号４０５は、クロックイネーブル（ＣＫＥ）信号４１０およびウェーク信号４１５と共にメモリアレイに提供することができる。５ビット幅であるＣ／Ａバス信号４２０もメモリアレイに提供される。チップセレクト（ＣＳ＃）信号４２５およびデータストローブ（ＤＱＳ）４３０もメモリアレイに提供することができる。８ビットデータバス４３５は、データをメモリアレイに転送し／データをメモリアレイから転送するためにメモリアレイと結合されることも可能である。上で論じたように、コマンド情報、メモリパーティションアドレスおよび記憶場所アドレスを含む全メモリコマンドは、Ｃ／Ａバスの８個のクロックサイクルにわたってメモリアレイに提供することができ、メモリコマンドの終わりは、図４の例では４４０で示されている。

図５は、次のパーティションコマンドを使用した制御／アドレスバスピンのためのタイミング図５００の一例を示したものである。このようなタイミング図５００は、図１または図２のメモリアレイ１１０と関連したタイミングを表すことができる。図４に関連して論じたように、クロック（ＣＫ／ＣＫ＃）信号５０５は、クロックイネーブル（ＣＫＥ）信号５１０およびウェーク信号５１５と共にメモリアレイに提供することができる。５ビット幅であるＣ／Ａバス信号５２０もメモリアレイに提供される。チップセレクト（ＣＳ＃）信号５２５およびデータストローブ（ＤＱＳ）５３０もメモリアレイに提供することができる。この場合も、８ビットデータバス５３５は、データをメモリアレイに転送し／データをメモリアレイから転送するためにメモリアレイとも結合されることも可能である。図５の例では、次のパーティションコマンドは、２個のクロックサイクルにわたってメモリアレイに提供することができ、したがって次のパーティションコマンドに応答する後続するアクションをより速やかに、また、図５の例では５４０で示されている時間まで完了しない全メモリコマンドおよびアドレス伝送の終了に先立って起動することができる。さらに、次のパーティションコマンドが次の逐次パーティション上で実施され、パーティションアドレスを含まない実施形態では、コマンドは１個のクロックサイクルで提供することができる。

図６は、本開示の様々な実施形態による一例示的メモリアレイ６００を示したものである。メモリアレイ６００は電子メモリ装置と呼ぶことも可能である。メモリアレイ６００は、図１〜２で参照したメモリアレイ１１０の一例であってもよい。図６の例では、メモリアレイ６００のパーティションの一部が示されており、メモリのパーティションの他の部分は同様のアーキテクチャを有することができる。上で示したように、いくつかの実施形態ではメモリアレイ６００は３ＤＸＰメモリアレイであってもよい。メモリアレイ６００は、異なる状態を記憶するためにプログラム可能である記憶セル６０５を含む。個々の記憶セル６０５は、論理０および論理１で示されている２つの状態を記憶するためにプログラム可能であってもよい。いくつかの事例では、記憶セル６０５は、３つ以上の論理状態を記憶するように構成される。

記憶セル６０５は、論理状態を表す、可変で、かつ、構成可能な電気抵抗を有する、記憶素子と呼ぶことも可能である材料を含むことができる。例えば結晶性または非結晶性原子構成を有する材料は、セット状態またはリセット状態に対応する（例えば論理１および０状態に対応する）異なる電気抵抗を有することができる。したがって記憶セル６０５に印加される電圧は、材料がセット状態にあるか、またはリセット状態にあるかどうかに応じて異なる電流をもたらすことができ、また、結果として得られる電流の大きさを使用して、記憶セル６０５によって記憶されている論理状態を決定することができる。いくつかの事例では、記憶セル６０５は、異なる論理状態（すなわち論理１または論理０以外の状態）に対応することができ、また、記憶セル６０５による３つ以上の異なる論理状態の記憶を許容し得る中間の抵抗をもたらすことができる、結晶性領域と非結晶性領域の組合せを有することができる。以下で論じられるように、記憶セル６０５の論理状態は、融解を含む、記憶素子を加熱することによって設定することができる。

メモリアレイ６００は、複数の二次元（２Ｄ）メモリアレイが個別の層、レベル、平面（プレーン）またはデッキで互いに重ね合わせて形成される、三次元（３Ｄ）メモリアレイであってもよい。層、レベル、平面（プレーン）、記憶平面（記憶プレーン；ｓｔｏｒａｇｅ ｐｌａｎｅ）およびデッキという用語は、積み重ねられた２Ｄメモリアレイの３Ｄメモリにおける２Ｄメモリアレイを意味するべく交換可能に使用され得る。これは、２Ｄアレイと比較すると、単一のダイまたは基板の上に置くか、またはこれらの上に生成することができる記憶セルの数を増やすことができ、ひいては製造コストを削減することができ、またはメモリアレイの性能を高くすることができ、あるいはその両方が可能である。図６に示されている例によれば、メモリアレイ６００は２つのレベルの記憶セル６０５を含んでおり、したがって三次元メモリアレイと見なすことができるが、レベルの数は２つに限定されない。個々のレベルは、記憶セル６０５が個々のレベルにわたって互いにほぼ整列し、記憶セルスタック６４５を形成することができるように整列させるか、あるいは配置することができる。いくつかの実施形態では、３Ｄメモリアレイの第１の層および第２の層の両方のためのアドレスビットを含むメモリアドレスを提供することができる。

記憶セル６０５の個々の行はワード線６１０に接続されており、また、記憶セル６０５の個々の列はビット線６１５に接続されている。ワード線６１０およびビット線６１５は、アクセス線としても知られており、また、いくつかの事例ではビット線６１５はデジット線と呼ぶことも可能である。ワード線およびビット線またはそれらの類似語の参照は、理解または働きを損なうことなく交換可能である。ワード線６１０およびビット線６１５は、アレイを生成するべく実質的に互いに直角であってもよい。図６に示されているように、メモリスタック６４５内の２個の記憶セル６０５は、デジット線６１５などの共通アクセス線を共有することができる。すなわちデジット線６１５は、上側の記憶セル６０５の底部電極および下側の記憶セル６０５の頂部電極と電子通信することができる。他の構成も可能であり、例えば第３の層は、下側の層とワード線６１０を共有することができる。通常、ワード線６１０およびビット線６１５などの２本のアクセス線の交点に１個の記憶セル６０５を配置することができる。この交点は、記憶セルのアドレスと呼ぶことができる。

上で論じたように、電極は、記憶セル６０５およびワード線６１０またはビット線６１５に結合されることが可能である。電極という用語は電気導体を意味することができ、いくつかの事例では記憶セル６０５への電気接触として使用され得る。電極は、メモリアレイ６００の要素または構成要素間の導電経路を提供するトレース、ワイヤ、導線、または導電層などを含むことができる。

読出しおよび書込みなどの操作は、ワード線６１０およびビット線６１５を活性化させるか、または選択することによって記憶セル６０５上で実施することができ、この活性化または選択は、それぞれの線への電圧または電流の印加を含むことができる。ワード線６１０およびビット線６１５は、金属（例えば銅、アルミニウム、金、タングステン、チタンなど）、金属合金、炭素などの導電材料で作ることができ、あるいは他の導電材料、合金または化合物で作ることができる。記憶セル６０５を選択すると、結果として得られる信号を使用して、記憶されている論理状態を決定することができる。例えば電圧を印加することができ、結果として得られる電流を使用して、記憶セルの抵抗状態間を区別することができる。

記憶セル６０５のアクセスは、行デコーダ６２０および列デコーダ６３０を介して制御することができる。例えば行デコーダ６２０は、メモリコントローラ６４０から行アドレスを受け取り、かつ、受け取った行アドレスに基づいて適切なワード線６１０を活性化させることができる。同様に、列デコーダ６３０は、メモリコントローラ６４０から列アドレスを受け取り、かつ、適切なビット線６１５を活性化させる。したがってワード線６１０およびビット線６１５を活性化させることによって記憶セル６０５にアクセスすることができる。

アクセスすると、感知構成要素６２５によって記憶セル６０５を読み出す、すなわち感知することができる。例えば感知構成要素６２５は、記憶セル６０５にアクセスすることによって生成される信号に基づいて、記憶セル６０５の記憶されている論理状態を決定するように構成することができる。信号は電圧または電流を含むことができ、また、感知構成要素６２５は、電圧感知増幅器、電流感知増幅器または両方を含むことができる。例えば（対応するワード線６１０およびビット線６１５を使用して）記憶セル６０５に電圧を印加することができ、結果として得られる電流の大きさは、記憶セル６０５の電気抵抗に依存し得る。同様に、記憶セル６０５に電流を印加することができ、電流を生成するための電圧の大きさは、記憶セル６０５の電気抵抗に依存し得る。感知構成要素６２５は、ラッチングと呼ぶことができる信号の検出および増幅のために、様々なトランジスタまたは増幅器を含むことができる。記憶セル６０５の検出された論理状態は、次に、出力６３５として出力することができる。いくつかの事例では、感知構成要素６２５は、列デコーダ６３０または行デコーダ６２０の一部であってもよい。あるいは感知構成要素６２５は、列デコーダ６３０または行デコーダ６２０に接続するか、またはこれらと電子通信することができる。

記憶セル６０５は、同様に関連するワード線６１０およびビット線６１５を活性化させることによって設定する、すなわち書き込むことができ、すなわち論理値を記憶セル６０５に記憶させることができる。列デコーダ６３０または行デコーダ６２０は、記憶セル６０５に書き込まれるデータ、例えば入力６３５を受け取ることができる。相変化メモリの事例では、記憶セル６０５は、例えば記憶素子に電流を流すことによって記憶素子を加熱することによって書き込まれる。このプロセスは以下でより詳細に論じられる。

いくつかのメモリアーキテクチャでは、記憶セル６０５のアクセスは、記憶されている論理状態を劣化させ、あるいは破壊することがあり、また、再書込みまたはリフレッシュ操作は、元の論理状態を記憶セル６０５に戻すために実施することができる。ＤＲＡＭでは、例えば論理記憶コンデンサは、感知操作の間、部分的または完全に放電し、記憶されている論理状態を破壊することがある。したがって感知操作の後に論理状態を再書込みすることができる。さらに、単一のワード線６１０の活性化は、その行におけるすべての記憶セルの放電をもたらすことがあり、したがってその行におけるすべての記憶セル６０５を再書込みする必要があり得る。しかしながらＰＣＭなどの不揮発性メモリでは、記憶セル６０５のアクセスは論理状態を破壊し得ず、したがってアクセスした後に記憶セル６０５を再書込みする必要はあり得ない。

ＤＲＡＭを含むいくつかのメモリアーキテクチャは、それらが外部電力源によって周期的にリフレッシュされない限り、時間の経過につれてそれらの記憶されている状態を失うことになる。例えば充電されたコンデンサは、漏れ電流によって時間の経過につれて放電するようになり、記憶されている情報を失うことになり得る。これらのいわゆる揮発性メモリデバイスのリフレッシュレートは比較的速くなることがあり、例えばＤＲＡＭの場合、毎秒数十回のリフレッシュ操作になり、これは著しい電力消費をもたらし得る。メモリアレイがますます大きくなるにつれて、電力消費の増加は、電池などの有限電力源に頼っているとりわけモバイルデバイスの場合、メモリアレイの展開または動作を抑制することがあり得る（例えば電源制限、発熱制限、材料制限など）。以下で論じられるように、不揮発性相変化記憶セルは、他のメモリアーキテクチャに対して改善された性能をもたらし得る有利な特性を有することができる。

メモリコントローラ６４０は、様々な構成要素、例えば行デコーダ６２０、列デコーダ６３０および感知構成要素６２５を介して記憶セル６０５の操作（読出し、書込み、再書込み、リフレッシュなど）を制御することができる。いくつかの事例では、行デコーダ６２０、列デコーダ６３０および感知構成要素６２５のうちの１つまたは複数をメモリコントローラ６４０と同じ位置に配置することができる。メモリコントローラ６４０は、所望のワード線６１０およびビット線６１５を活性化させるために、行アドレス信号および列アドレス信号を生成することができる。メモリコントローラ６４０は、メモリアレイ６００を操作している間に使用される様々な電圧電位または電流をも生成し、かつ、制御することができる。通常、本明細書において論じられている、印加される電圧または電流の振幅、形状または継続期間は、調整または変更が可能であり、また、メモリアレイ６００の操作で論じられている様々な操作に対して異なっていてもよい。さらに、メモリアレイ６００内の１つの記憶セル６０５、複数の記憶セル６０５またはすべての記憶セル６０５は、同時にアクセスすることも可能であり、例えばすべての記憶セル６０５または記憶セル６０５のグループが単一の論理状態に設定されるリセット操作の間、メモリアレイ６００の複数またはすべてのセルを同時にアクセスすることができる。本開示においては、３ＤＸＰ技術におけるＰＣＭメモリアレイが詳細に説明されているが、メモリアレイは、必要な操作適合（例えば信号振幅、形状、タイミングなどにおける）を加えて、任意の他の（揮発性または不揮発性）技術で実現することができることに留意されたい。

図７は、本開示の様々な実施形態による、複数のパーティションを有するメモリデバイスにおけるメモリアクセス技法をサポートする一例示的メモリアレイ７００を示したものである。メモリアレイ７００は、図１〜２および６で参照したメモリアレイ１１０または６００の一例であってもよい。メモリアレイ７００は、図６を参照して説明した記憶セル６０５、ワード線６１０およびビット線６１５の例であってもよい記憶セル６０５−ａ、ワード線６１０−ａおよびビット線６１５−ａを含む。記憶セル６０５−ａは、電極７０５、電極７０５−ａおよび記憶素子７２０を含む。メモリアレイ７００は、底部電極７１０および選択構成要素７１５をも含む。いくつかの事例では、３Ｄメモリアレイは、複数のメモリアレイ７００を互いに積み重ねることによって形成することができる。いくつかの事例では、２つの積み重ねられたアレイは、図６を参照して説明したように、個々のレベルがワード線６１０またはビット線６１５を共有することができるよう、共通アクセス線を有することができる。上で説明したように、記憶素子７２０の電気抵抗をプログラムすることにより、様々な論理状態を記憶することができる。いくつかの事例では、これは、記憶セル６０５−ａに電流を流すこと、記憶セル６０５−ａを加熱すること、または記憶素子７２０全体または一部を融解させることを含むことができる。

メモリアレイ７００は、材料形成および除去の様々な組合せによって作ることができる。例えば、ワード線６１０−ａ、底部電極７１０、選択構成要素７１５、電極７０５−ａ、記憶素子７２０および電極７０５に対応する材料の層を堆積させることができる。次に図７に示されている支柱構造などの所望の特徴を生成するために、材料を選択的に除去することができる。例えば特徴は、フォトレジストをパターン化するためにフォトリソグラフィを使用して画定することができ、次に、エッチングなどの技法によって材料を除去することができる。次に、例えば材料の層を堆積させ、かつ、選択的にエッチングして、図７に示されている線構造を形成することによってビット線６１５−ａを形成することができる。いくつかの事例では、電気絶縁領域または層を形成するか、あるいは堆積させることができる。この電気絶縁領域は、酸化ケイ素、窒化ケイ素などの酸化物材料または窒化物材料を含むことができ、あるいは他の電気絶縁材料を含むことができる。

選択構成要素７１５は、いくつかの事例では、記憶セル６０５−ａと、ワード線６１０−ａまたはビット線６１５−ａなどの少なくとも１つの導線との間に直列に接続することができる。例えば図７に示されているように、選択構成要素７１５は、電極７０５−ａと底部電極７１０の間に配置することができ、したがって選択構成要素７１５は、記憶セル６０５−ａとワード線６１０−ａの間に直列に配置される。他の構成も可能である。例えば選択構成要素は、記憶セル６０５−ａとビット線６１５−ａの間に直列に配置することができる。選択構成要素は、特定の記憶セル６０５−ａの選択を補助することができ、あるいは漂遊電流が選択された記憶セル６０５−ａに隣接する非選択記憶セル６０５−ａを通って流れるのを積極的に防止することに役立たせることができる。選択構成要素は、ダイオードなどの他のタイプの２端子選択デバイスの中でもとりわけ、金属−絶縁体−金属（ＭＩＭ）ジャンクション、オボニック閾値スイッチ（ＯＴＳ）または金属−半導体−金属（ＭＳＭ）スイッチなどの電気的に非線形の構成要素（例えば非オーム構成要素）を含むことができる。いくつかの事例では、選択構成要素はカルコゲニド膜である。選択構成要素は、いくつかの例では、セレン、ヒ素およびゲルマニウムの合金であってもよい。

様々な技法を使用して、メモリアレイ７００の材料または構成要素を形成することができる。これらは、例えば数ある薄膜成長技法の中でもとりわけ、化学気相成長（ＣＶＤ）、有機金属化学気相成長（ＭＯＣＶＤ）、物理気相成長（ＰＶＤ）、スパッタリング（ｓｐｕｔｔｅｒ ｄｅｐｏｓｉｔｉｏｎ）、原子層堆積（ＡＬＤ）または分子線エピタキシ（ＭＢＥ）を含むことができる。材料は多くの技法を使用して除去することができ、これらは、例えば化学エッチング（「ウェットエッチング」とも呼ばれる）、プラズマエッチング（「ドライエッチング」とも呼ばれる）または化学−機械平坦化を含むことができる。

上で論じたように、図７の記憶セル６０５−ａは、可変抵抗を有する記憶素子７２０を含むことができる。可変抵抗材料は、例えば金属酸化物、およびカルコゲニドなどを含む様々な材料系を意味することができる。カルコゲニド材料は、元素硫黄（Ｓ）、セレン（Ｓｅ）またはテルル（Ｔｅ）のうちの少なくとも１つを含む材料または合金である。多くのカルコゲニド合金が考えられ、例えばゲルマニウム−アンチモン−テルル合金（Ｇｅ−Ｓｂ−Ｔｅ）はカルコゲニド材料である。ここでは明確に記載されていない他のカルコゲニド合金を使用することも可能である。

相変化メモリは、カルコゲニド材料であってもよい相変化材料における結晶性状態と非結晶性状態の間の大きな抵抗対比を利用している。結晶性状態にある材料は、周期構造で整列した原子を有することができ、これは比較的小さい電気抵抗をもたらし得る。一方、非結晶性状態にある材料は、周期原子構造を有し得ないか、あるいは周期原子構造をほとんど有し得ず、これは比較的大きい電気抵抗を有し得る。材料の非結晶性状態と結晶性状態の間の抵抗値の差は著しいことがあり、例えば非結晶性状態にある材料は、その結晶性状態にある材料の抵抗より一桁または複数桁大きい抵抗を有し得る。いくつかの事例では、材料は、部分的に非結晶性であり、かつ、部分的に結晶性であってもよく、また、抵抗は、完全な結晶性状態にある材料の抵抗と完全な非結晶性状態にある材料の抵抗との間の何らかの値の抵抗であり得る。したがって材料は、二進論理アプリケーション以外、すなわち材料中に記憶される可能状態の数が３つ以上であり得るアプリケーションのために使用することができる。

小さい抵抗状態を設定するために、記憶セルに電流を流すことによって記憶セル６０５−ａを加熱することができる。有限抵抗を有する材料を通って流れる電流による加熱は、ジュール加熱またはオーム加熱と呼ぶことができる。したがってジュール加熱は、電極すなわち相変化材料の電気抵抗に関連付けることができる。相変化材料を高められた温度（ただしその融解温度未満）に加熱することにより、相変化材料は結晶化して小さい抵抗状態を形成する。いくつかの事例では、ジュール加熱以外の手段、例えばレーザを使用することによって記憶素子７２０を加熱することができる。大きい抵抗状態を設定するために、例えばジュール加熱によってその融解温度より高い温度に相変化材料を加熱することができる。融解した材料の非結晶性構造は、印加された電流を突然に除去して相変化材料を急冷することによって消滅させるか、あるいは固定することができる。

図８は、本開示の様々な実施形態による、複数のパーティションを有するメモリデバイスにおけるメモリアクセス技法をサポートするメモリアレイ６００−ａのブロック図８００を示したものである。メモリアレイ６００−ａは電子メモリ装置と呼ぶことができ、また、図１、２、６および７を参照して説明したメモリコントローラ１５０または６４０および記憶セル１６０または６０５の例であってもよいメモリコントローラ６４０−ａおよび記憶セル６０５−ｂを含むことができる。メモリコントローラ６４０−ａは、バイアス構成要素８１０およびタイミング構成要素８１５を含み、また、図１、２、６および７で説明したようにメモリアレイ６００−ａを動作させることができる。メモリコントローラ６４０−ａは、図６または７を参照して説明したワード線６１０、ビット線６１５および感知構成要素６２５の例であってもよいワード線６１０−ｂ、ビット線６１５−ｂおよび感知構成要素６２５−ａと電子通信することができる。メモリアレイ６００−ａはラッチ８２５をも含むことができる。メモリアレイ６００−ａの構成要素は互いに電子通信することができ、また、図１ないし７を参照して説明した機能を実施することができる。いくつかの事例では、感知構成要素６２５−ａおよびラッチ８２５は、メモリコントローラ６４０−ａの構成要素であってもよい。

メモリコントローラ６４０−ａは、様々なノードに電圧または電流を印加することによってワード線６１０−ｂまたはビット線６１５−ｂを活性化させるように構成することができる。例えばバイアス構成要素８１０は、電圧を印加して、上で説明したように記憶セル６０５−ｂを読出しまたは書き込むように記憶セル６０５−ｂを動作させるように構成することができる。印加される電圧は、印加される所望の電流ならびに記憶セル６０５−ｂおよび任意の電極の抵抗に基づくことができる。いくつかの事例では、メモリコントローラ６４０−ａは、図６を参照して説明した行デコーダ、列デコーダまたは両方を含むことができる。これは、メモリコントローラ６４０−ａによる１つまたは複数の記憶セル６０５−ｂのアクセスを可能にすることができる。バイアス構成要素８１０は、感知構成要素６２５−ａを動作させるための電圧を提供することも可能である。

いくつかの事例では、メモリコントローラ６４０−ａは、タイミング構成要素８１５を使用してその操作を実施することができる。例えばタイミング構成要素８１５は、本明細書において論じられている読出しおよび書込みなどのメモリ機能を実施するための切換えおよび電圧印加のタイミングを含む、様々なワード線選択またはビット線選択のタイミングを制御することができる。いくつかの事例では、タイミング構成要素８１５は、バイアス構成要素８１０の動作を制御することができる。

感知構成要素６２５−ａは、記憶セル６０５−ｂ中の記憶されている論理状態を決定するための電圧または電流感知増幅器を含むことができる。論理状態を決定すると、感知構成要素６２５−ａは、次に出力をラッチ８２５に記憶することができ、そこで、メモリアレイ６００−ａを使用した電子デバイスの動作に従ってその出力を使用することができる。

図９は、本開示の様々な実施形態による、メモリデバイスを操作する方法９００を示すフローチャートを示したものである。方法９００の操作は、図１〜２、６および８を参照して説明したメモリアレイ１１０または６００を使用して実現することができる。例えば方法９００の操作は、図１〜２、６および８を参照して説明したメモリコントローラ１５０または６４０と共にプロセッサ１１５によって実施することができる。いくつかの例では、プロセッサ１１５は、一組のコードを実行してメモリアレイ１１０または６００の機能素子を制御し、それにより以下で説明される機能を実施することができる。追加的または代替的に、メモリコントローラは、専用ハードウェアを使用して、以下で説明される機能の一部またはすべてを実施することができる。

ブロック９０５で、方法は、連続するメモリアクセスコマンドのための第１のメモリパーティションおよび第２のメモリパーティションの各々における同じ記憶場所を識別（特定）することを含むことができ、第１のメモリパーティションおよび第２のメモリパーティションは、図１〜５を参照して説明したようにメモリアレイに含まれている。特定の例では、ブロック９０５の操作は、図１〜２、６および８を参照して説明したメモリコントローラ１５０または６４０と共に、図１のプロセッサ１１５によって実施することができる。いくつかの実施形態では、複数の連続するパーティション中の同じ記憶場所への連続する書込み操作でメモリアレイにデータを書き込むことができ、また、第１のメモリパーティションおよび第２のメモリパーティションの各々における同じ記憶場所は、このような連続する書込みコマンドに基づいて識別（特定）することができる。同様に、いくつかの実施形態では、複数の連続するパーティション中の同じ記憶場所からの連続する読出し操作でメモリアレイからデータを読み出すことができ、また、第１のメモリパーティションおよび第２のメモリパーティションの各々における同じ記憶場所は、このような連続する読出しコマンドに基づいて識別することができる。

ブロック９１０で、方法は、図１〜５を参照して説明したように、第１のメモリパーティションにおける記憶場所および実施される機能を識別するメモリアクセスコマンドをメモリアレイに送ることを含むことができる。特定の例では、ブロック９１０の操作は、図１〜２、６および８を参照して説明したメモリコントローラ１５０または６４０と共に、図１のプロセッサ１１５によって実施することができる。

ブロック９１５で、方法は、図１〜５を参照して説明したように、メモリアクセスコマンドにおけるのと同じ記憶場所および機能が第２のメモリパーティションで使用されることを示す次のパーティションコマンドをメモリアレイに送ることを含むことができる。いくつかの例では、次のパーティションコマンドは、コマンドが実施されるパーティションアドレスを含むことができる。他の例では、次のパーティションコマンドは、次の連続するパーティションアドレス上で実施することができ、したがってコマンドはパーティションアドレスを含んでいなくてもよい。特定の例では、ブロック９１５の操作は、図１〜２、６および８を参照して説明したメモリコントローラ１５０または６４０と共に、図１のプロセッサ１１５によって実施することができる。いくつかの実施形態では、メモリアクセスコマンドを送るためのクロックサイクルの第１の数は、次のパーティションコマンドを送るためのクロックサイクルの第２の数より多い。

メモリシステムを操作する方法が説明される。いくつかの例では、方法は、連続するメモリアクセスコマンドのために第１のメモリパーティションおよび第２のメモリパーティションの各々における同じ記憶場所を識別するための手段であって、第１のメモリパーティションおよび第２のメモリパーティションがメモリアレイに含まれる、手段と、第１のメモリパーティションにおける記憶場所および実施される機能を識別するメモリアクセスコマンドをメモリアレイに送るための手段と、メモリアクセスコマンドにおけるのと同じ記憶場所および機能が第２のメモリパーティションで使用されることを示す次のパーティションコマンドをメモリアレイに送るための手段とを含むことができる。

いくつかの例では、方法は３Ｄ交点（３Ｄ ＸＰ）メモリアレイを含むことができる。いくつかの例では、方法は、３Ｄ ＸＰメモリアレイの第１のメモリパーティション内の第１の記憶平面（記憶プレーン）における第１のアドレス、および３Ｄ ＸＰメモリアレイの第１のメモリパーティション内の第２の記憶平面（記憶プレーン）における第２のアドレスとして記憶場所を識別するための手段を含むことができる。いくつかの例では、メモリアクセスコマンドを送るためのクロックサイクルの第１の数は、次のパーティションコマンドを送るためのクロックサイクルの第２の数より多い。

いくつかの例では、第１の数のクロックサイクルは８個のクロックサイクルであり、また、第２の数のクロックサイクルは２個のクロックサイクルである。いくつかの例では、メモリアレイは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ）、リードオンリーメモリ（ＲＯＭ）および３Ｄ交点（３Ｄ ＸＰ）メモリからなるグループから選択される。いくつかの例では、次のパーティションコマンドは、第２のメモリパーティションのアドレスを含む。

図１０は、本開示の様々な実施形態による、メモリデバイスを操作する方法１０００を示すフローチャートを示したものである。方法１０００の操作は、図１〜２、６および８を参照して説明したメモリアレイ１１０または６００によって実現することができる。例えば方法１０００の操作は、図１〜２、６および８を参照して説明したメモリコントローラ１５０または６４０によって実施することができる。いくつかの例では、メモリコントローラ１５０または６４０は、一組のコードを実行してメモリアレイ１１０または６００の機能素子を制御し、それにより以下で説明される機能を実施することができる。追加的または代替的に、メモリコントローラは、専用ハードウェアを使用して、以下で説明される機能の一部またはすべてを実施することができる。

ブロック１００５で、方法は、図１〜５を参照して説明したように、メモリデバイスの第１のメモリパーティションにおける記憶場所および実施される機能を識別するメモリアクセスコマンドを受け取ることを含むことができる。特定の例では、ブロック１００５の操作は、図１〜２、６および８を参照して説明したメモリコントローラ１５０または６４０によって実施することができる。

ブロック１０１０で、方法は、図１〜５を参照して説明したように、第１のメモリパーティションにおける記憶場所にアクセスすること、および機能を実施することを含むことができる。特定の例では、ブロック１０１０の操作は、図１〜２、６および８を参照して説明したメモリコントローラ１５０または６４０によって実施することができる。

ブロック１０１５で、方法は、図１〜５を参照して説明したように、次のパーティションコマンドを受け取ることを含むことができる。特定の例では、ブロック１０１５の操作は、図１〜２、６および８を参照して説明したメモリコントローラ１５０または６４０によって実施することができる。いくつかの実施形態では、メモリアクセスコマンドを受け取るためのクロックサイクルの第１の数は、次のパーティションコマンドを受け取るためのクロックサイクルの第２の数より多い。

ブロック１０２０で、方法は、図１〜５を参照して説明したように、第２のメモリパーティションで、メモリアクセスコマンドの中で受け取った記憶場所にアクセスすること、およびメモリアクセスコマンドの中で受け取った機能を実施することを含むことができる。特定の例では、ブロック１０２０の操作は、図１〜２、６および８を参照して説明したメモリコントローラ１５０または６４０によって実施することができる。

メモリデバイスを操作する方法が説明される。いくつかの例では、方法は、メモリデバイスで、メモリデバイスの第１のメモリパーティションにおける記憶場所および実施される機能を識別するメモリアクセスコマンドを受け取るための手段と、第１のメモリパーティションにおける記憶場所にアクセスし、かつ、機能を実施するための手段と、メモリデバイスで、次のパーティションコマンドを受け取るための手段と、メモリデバイスの第２のメモリパーティションで、メモリアクセスコマンドの中で受け取った記憶場所にアクセスし、かつ、メモリアクセスコマンドの中で受け取った機能を実施するための手段とを含むことができる。

いくつかの例では、メモリデバイスは３Ｄ交点（３Ｄ ＸＰ）メモリアレイを備える。いくつかの例では、記憶場所は、３Ｄ ＸＰメモリアレイの第１のメモリパーティション内の第１の記憶平面（記憶プレーン）における第１のアドレス、および３Ｄ ＸＰメモリアレイの第１のメモリパーティション内の第２の記憶平面（記憶プレーン）における第２のアドレスを含む。いくつかの例では、メモリアクセスコマンドを受け取るためのクロックサイクルの第１の数は、次のパーティションコマンドを受け取るためのクロックサイクルの第２の数より多い。

いくつかの例では、第１の数のクロックサイクルは８個のクロックサイクルであり、また、第２の数のクロックサイクルは２個のクロックサイクルである。いくつかの例では、メモリデバイスは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ）、リードオンリーメモリ（ＲＯＭ）および３Ｄ交点（３Ｄ ＸＰ）メモリからなるグループから選択されるメモリアレイを備える。いくつかの例では、次のパーティションコマンドは、第２のメモリパーティションのアドレスを含む。

したがって方法９００および１０００は、複数のパーティションを含むメモリアレイのための有効な操作を提供することができる。方法９００および１０００は可能な実施態様を記述したものであり、操作およびステップは配置し直すことができ、さもなければ他の実施態様が可能であるよう、修正することができることに留意されたい。いくつかの例では、方法９００および１０００からの特徴またはステップを組み合わせることができる。

データ転送のための装置が説明される。いくつかの例では、装置は、制御／アドレス（Ｃ／Ａ）バスおよびデータバスと結合したメモリアレイであって、少なくとも第１のメモリパーティションおよび第２のメモリパーティションを含む複数のメモリパーティションを備えるメモリアレイと、メモリアレイと電子通信するＣ／Ａバスおよびデータバスと結合したコントローラとを含むことができる。いくつかの例では、コントローラは、連続するメモリアクセスコマンドのために第１のメモリパーティションおよび第２のメモリパーティションの各々における同じ記憶場所を識別するための手段と、Ｃ／Ａバスを介して、第１のメモリパーティションにおける記憶場所および実施される機能を識別するメモリアクセスコマンドをメモリアレイに送るための手段と、データバスを介して、第１のメモリパーティションにおける記憶場所と関連したデータを受け取るための手段と、メモリアクセスコマンドにおけるのと同じ記憶場所および機能が第２のメモリパーティションで使用されることを示す次のパーティションコマンドを、Ｃ／Ａバスを介してメモリアレイに送るための手段とを含むことができる。

いくつかの例では、メモリアレイは３Ｄ交点（３Ｄ ＸＰ）メモリアレイを備える。いくつかの例では、コントローラは、３Ｄ ＸＰメモリアレイの第１のメモリパーティション内の第１の記憶平面における第１のアドレス、および３Ｄ ＸＰメモリアレイの第１のメモリパーティション内の第２の記憶平面における第２のアドレスとして記憶場所を識別するための手段を含むことができる。いくつかの例では、メモリアクセスコマンドを送るためのＣ／Ａバスクロックサイクルの第１の数は、次のパーティションコマンドを送るためのＣ／Ａバスクロックサイクルの第２の数より多い。いくつかの例では、第１の数のＣ／Ａバスクロックサイクルは８個のクロックサイクルであり、また、第２の数のＣ／Ａバスクロックサイクルは２個のクロックサイクルである。いくつかの例では、メモリアレイは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ）、リードオンリーメモリ（ＲＯＭ）および３Ｄ交点（３Ｄ ＸＰ）メモリからなるグループから選択される。いくつかの例では、次のパーティションコマンドは、第２のメモリパーティションのアドレスを含む。

本明細書における説明は例を提供したものであり、特許請求の範囲に示されている範囲、適用性または例を制限するものではない。本開示の範囲を逸脱することなく、論じられている要素の機能および配置に変更を加えることができる。様々な例は、適切である場合、様々な手順あるいは構成要素の省略、置換えまたは追加が可能である。また、いくつかの例に関して説明されている特徴は、他の例では組み合わせることができる。

本明細書において示されている説明は、添付の図面と相俟って例示的構成を記述したものであって、実現が可能であり、あるいは特許請求の範囲の範囲内であるすべての例を表しているわけではない。本明細書において使用されている「例」、「例示的」および「実施形態」という用語は、「例、実例または例証として働く」ことを意味しており、「好ましいこと」あるいは「他の例に対して有利であること」を意味しているわけではない。詳細な説明は、説明されている技法の理解を提供する目的のための特定の詳細を含む。しかしながらこれらの技法は、これらの特定の詳細がなくても実践することができる。いくつかの実例では、よく知られている構造およびデバイスは、説明されている例の概念を曖昧にすることを回避するために、ブロック図の形で示されている。

添付の図では、同様の構成要素または特徴は、同じ参照ラベルを有することができる。さらに、同じタイプの様々な構成要素は、ダッシュおよび同様の構成要素間を区別する第２のラベルを参照ラベルの後に続けることによって区別することができる。第１の参照ラベルが本明細書において使用されている場合、その説明は、第２の参照ラベルに無関係に、同じ第１の参照ラベルを有する同様の構成要素のうちの任意の１つに適用することができる。

本明細書において使用されているように、「に結合された」は、実質的に互いに接触している構成要素を示している。いくつかの事例では、第３の材料または構成要素が２つの構成要素を物理的に分離している場合であっても、それらの２つの構成要素を結合することができる。この第３の構成要素は、その２つの構成要素またはそれらの機能を実質的に変更し得ない。その代わりに、この第３の構成要素は、第１の２つの構成要素の接続を補助するか、または可能にすることができる。例えばいくつかの材料は、基板材料の上に堆積すると、強力に粘着し得ない。ラミナ層などの薄い（例えば数ナノメートルまたはそれ未満の程度の）層を２つの材料の間に使用して、それらの形成または接続を強化することができる。他の事例では、第３の材料は、２つの構成要素を化学的に隔離するためのバッファとして作用することができる。

本明細書において使用されている「層」という用語は、幾何学的構造の平行に重なった層（ｓｔｒａｔｕｍ）またはシートを意味している。個々の層は、３つの次元（例えば高さ、幅および深さ）を有することができ、また、表面の一部またはすべてを覆うことができる。例えば層は、２つの次元が第３の次元より大きい三次元構造であってもよく、例えば薄膜であってもよい。層は、異なる要素、構成要素および／または材料を含むことができる。いくつかの事例では、１つの層は２つ以上の副層から構成することができる。添付の図のうちのいくつかでは、三次元層のうちの２つの次元が、実例による説明を目的として示されている。しかしながら、層はその性質が三次元であることは当業者には認識されるであろう。

本明細書において使用されているように、「実質的に」という用語は、修飾された特性（例えば実質的にという用語によって修飾された動詞または形容詞）が絶対的なものである必要はなく、その特性の利点を達成するのに十分に近いことを意味している。

本明細書において使用されているように、「電極」という用語は、電気導体を意味することができ、いくつかの事例では、メモリアレイの記憶セルまたは他の構成要素への電気接触として使用することができる。電極は、メモリアレイ６００の要素または構成要素間の導電経路を提供するトレース、ワイヤ、導線、または導電層などを含むことができる。

本明細書において使用されている「フォトリソグラフィ」という用語は、フォトレジスト材料を使用してパターン化し、かつ、電磁放射線を使用してこのような材料を露光するプロセスを意味することができる。例えばフォトレジスト材料は、例えばフォトレジストをベース材料の上にスピン塗布することによってベース材料の上に形成することができる。パターンは、フォトレジストを放射線に露光することによってフォトレジスト中に生成することができる。パターンは、例えば放射線がフォトレジストを露光する輪郭を空間的に描写するフォトマスクによって画定することができる。次に、露光されたフォトレジスト領域を例えば化学的処理によって除去し、所望のパターンを後に残すことができる。いくつかの事例では、露光された領域を残し、露光されていない領域を除去することができる。

本明細書において説明されている情報および信号は、任意の様々な異なる技術および技法を使用して表現することができる。例えば上記説明全体を通して参照され得るデータ、命令、コマンド、情報、信号、ビット、記号およびチップは、電圧、電流、電磁波、磁界または粒子、光学場または粒子、あるいはそれらの任意の組合せによって表現することができる。いくつかの図面は、複数の信号を単一の信号として示し得るが、信号は複数の信号のバスを表すことができ、バスは様々なビット幅を有することができることは当業者には理解されよう。

「電子通信」という用語は、構成要素間の電子流をサポートする構成要素間の関係を意味している。これは、構成要素間の直接接続を含むことができ、あるいは中間構成要素を含むことも可能である。電子通信における構成要素は、（例えばエネルギーが供給された回路中で）電子すなわち信号を能動的に交換していても、あるいは（例えばエネルギーが供給されていない回路中で）電子すなわち信号を能動的に交換していなくてもよいが、回路にエネルギーが供給されていると、電子すなわち信号を交換するように構成することができ、また、そのように動作することができる。一例として、スイッチ（例えばトランジスタ）を介して物理的に接続された２つの構成要素は、スイッチの状態（すなわち開いている状態または閉じている状態）に無関係に電子通信している。

メモリアレイ６００を含む、本明細書において論じられているデバイスは、ケイ素、ゲルマニウム、ケイ素−ゲルマニウム合金、ヒ化ガリウム、窒化ガリウムなどの半導体基板の上に形成することができる。いくつかの事例では、基板は半導体ウェーハである。他の事例では、基板は、シリコンオングラス（ＳＯＧ）またはシリコンオンサファイア（ＳＯＳ）などのシリコンオンインシュレータ（ＳＯＩ）基板であるか、あるいは他の基板上の半導体材料のエピタキシャル層である。基板または基板の小領域の導電率は、それらに限定されないが、リン、ホウ素またはヒ素を含む様々な化学種を使用したドーピングを介して制御することができる。ドーピングは、イオン注入によって、あるいは任意の他のドーピング手段によって、基板の初期形成の間、または基板が成長している間に実施することができる。メモリアレイまたは回路を含んだ基板の一部または切片はダイと呼ぶことができる。

カルコゲニド材料は、元素硫黄（Ｓ）、セレン（Ｓｅ）およびテルル（Ｔｅ）のうちの少なくとも１つを含む材料または合金であってもよい。本明細書において論じられている相変化材料はカルコゲニド材料であってもよい。カルコゲニド材料および合金は、それらに限定されないが、Ｇｅ−Ｔｅ、Ｉｎ−Ｓｅ、Ｓｂ−Ｔｅ、Ｇａ−Ｓｂ、Ｉｎ−Ｓｂ、Ａｓ−Ｔｅ、Ａｌ−Ｔｅ、Ｇｅ−Ｓｂ−Ｔｅ、Ｔｅ−Ｇｅ−Ａｓ、Ｉｎ−Ｓｂ−Ｔｅ、Ｔｅ−Ｓｎ−Ｓｅ、Ｇｅ−Ｓｅ−Ｇａ、Ｂｉ−Ｓｅ−Ｓｂ、Ｇａ−Ｓｅ−Ｔｅ、Ｓｎ−Ｓｂ−Ｔｅ、Ｉｎ−Ｓｂ−Ｇｅ、Ｔｅ−Ｇｅ−Ｓｂ−Ｓ、Ｔｅ−Ｇｅ−Ｓｎ−Ｏ、Ｔｅ−Ｇｅ−Ｓｎ−Ａｕ、Ｐｄ−Ｔｅ−Ｇｅ−Ｓｎ、Ｉｎ−Ｓｅ−Ｔｉ−Ｃｏ、Ｇｅ−Ｓｂ−Ｔｅ−Ｐｄ、Ｇｅ−Ｓｂ−Ｔｅ−Ｃｏ、Ｓｂ−Ｔｅ−Ｂｉ−Ｓｅ、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｓｂ−Ｓｅ−Ｔｅ、Ｇｅ−Ｓｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｔｅ−Ｓｎ−Ｎｉ、Ｇｅ−Ｔｅ−Ｓｎ−ＰｄまたはＧｅ−Ｔｅ−Ｓｎ−Ｐｔを含むことができる。本明細書において使用されている、ハイフンが付けられた化学組成表記は、特定の化合物または合金に含まれている元素を示しており、また、示されている元素を含むすべての化学量論を表すことが意図されている。例えばＧｅ−ＴｅはＧｅｘＴｅｙを含むことができ、ｘおよびｙは、任意の正の整数であってもよい。可変抵抗材料の他の例は、２つ以上の金属、例えば遷移金属、アルカリ土類金属および／または希土類金属を含む二元金属酸化物材料または混合原子価酸化物を含むことができる。実施形態は、特定の可変抵抗材料、または記憶セルの記憶素子と関連した材料に限定されない。例えば可変抵抗材料の他の例を使用して記憶素子を形成することができ、また、とりわけカルコゲニド材料、膨大な磁気抵抗材料または重合体系材料を含むことができる。

本明細書において論じられているトランジスタは、電界効果トランジスタ（ＦＥＴ）を表すことができ、また、ソース、ドレインおよびゲートを含む３端子デバイスを備えている。端子は、導電材料、例えば金属を介して他の電子素子に接続することができる。ソースおよびドレインは導電性であってもよく、また、高濃度にドープされた領域、例えば縮退半導体領域を備えることができる。ソースおよびドレインは、低濃度にドープされた半導体領域すなわちチャネルによって分離することができる。チャネルがｎ型である（すなわちほとんどのキャリアが電子である）場合、ＦＥＴはｎ型ＦＥＴと呼ぶことができる。同様にチャネルがｐ型である（すなわちほとんどのキャリアが正孔である）場合、ＦＥＴはｐ型ＦＥＴと呼ぶことができる。チャネルは、絶縁ゲート酸化物によって覆うことができる。チャネル導電率は、ゲートに電圧を印加することによって制御することができる。例えばそれぞれｎ型ＦＥＴまたはｐ型ＦＥＴに正の電圧または負の電圧を印加することにより、チャネルを導電性にすることができる。トランジスタは、トランジスタの閾値電圧より高いか、または閾値電圧に等しい電圧がトランジスタゲートに印加されると、「オン」すなわち「活性化」され得る。トランジスタは、トランジスタの閾値電圧未満の電圧がトランジスタゲートに印加されると、「オフ」すなわち「非活性化」され得る。

本明細書における開示に関連して説明した様々な実例のブロック、構成要素およびモジュールは、汎用プロセッサ、ＤＳＰ、ＡＳＩＣ、ＦＰＧＡまたは他のプログラマブル論理デバイス、離散ゲートまたはトランジスタ論理、離散ハードウェア構成要素、または本明細書において説明されている機能を実施するように設計されたそれらの任意の組合せを使用して実現することができ、あるいは実施することができる。汎用プロセッサはマイクロプロセッサであってもよいが、代替では、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラまたは状態マシンであってもよい。プロセッサは、計算デバイスの組合せ（例えばＤＳＰとマイクロプロセッサの組合せ、複数のマイクロプロセッサの組合せ、ＤＳＰコアまたは任意の他のこのような構成と共に１つまたは複数のマイクロプロセッサの組合せ）として実現することも可能である。

本明細書において説明されている機能は、ハードウェア、プロセッサによって実行されるソフトウェア、ファームウェアまたはそれらの任意の組合せの中で実現することができる。プロセッサによって実行されるソフトウェアの中で実現される場合、機能は、コンピュータ可読媒体上に記憶することができ、あるいはコンピュータ可読媒体上の１つまたは複数の命令またはコードとして伝送することができる。他の例および実施態様は、本開示の範囲および添付の特許請求の範囲の範疇である。例えばソフトウェアの性質のため、上で説明した機能は、プロセッサによって実行されるソフトウェア、ハードウェア、ファームウェア、ハードワイヤリングまたはこれらの任意の組合せを使用して実現することができる。また、機能を実現する特徴は、機能の一部が異なる物理的場所で実現されるように分散されることを含む、様々な位置に物理的に配置することも可能である。また、特許請求の範囲における使用を含む、本明細書において使用されているように、項目のリスト（例えば「のうちの少なくとも１つ」または「のうちの１つまたは複数」などの語句が先行する項目のリスト）に使用されている「または」は、例えばＡ、ＢまたはＣのうちの少なくとも１つのリストは、ＡもしくはＢもしくはＣ、または、ＡＢもしくはＡＣもしくはＢＣ、またはＡＢＣ（すなわちＡおよびＢおよびＣ）を意味するよう、包含的リストを示している。

コンピュータ可読媒体は、非一時的コンピュータ記憶媒体、および１つの場所から他の場所へのコンピュータプログラムの転送を容易にする任意の媒体を含む通信媒体の両方を含む。非一時的記憶媒体は、汎用コンピュータまたは専用コンピュータによってアクセスすることができる任意の利用可能な媒体であってもよい。非制限の一例として、非一時的コンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、電気的消去可能プログラマブルリードオンリーメモリ（ＥＥＰＲＯＭ）、コンパクトディスク（ＣＤ）ＲＯＭまたは他の光ディスク記憶装置、磁気ディスク記憶装置または他の磁気記憶デバイス、あるいは命令またはデータ構造の形態の所望のプログラムコード手段を運び、あるいは記憶するために使用することができ、また、汎用コンピュータまたは専用コンピュータ、あるいは汎用プロセッサまたは専用プロセッサによってアクセスすることができる任意の他の非一時的媒体を備えることができる。

また、すべての接続は、コンピュータ可読媒体を適切に終端する。例えば同軸ケーブル、光ファイバケーブル、撚線対、デジタル加入者回線（ＤＳＬ）または赤外線、無線、マイクロ波などの無線技術を使用して、ウェブサイト、サーバまたは他の遠隔源からソフトウェアが伝送される場合、同軸ケーブル、光ファイバケーブル、撚線対、デジタル加入者回線（ＤＳＬ）または赤外線、無線およびマイクロ波などの無線技術は媒体の定義に含まれる。本明細書において使用されているディスク（ｄｉｓｋおよびｄｉｓｃ）は、ＣＤ、レーザディスク、光ディスク、デジタル汎用ディスク（ＤＶＤ）、フロッピーディスクおよびＢｌｕ−ｒａｙディスクを含み、ディスク（ｄｉｓｋ）は、通常、データを磁気的に再生し、一方、ディスク（ｄｉｓｃ）は、レーザを使用してデータを光学的に再生する。上記の組合せもコンピュータ可読媒体の範囲内に含まれる。

本明細書における説明は、当業者による本開示の作成および使用を可能にするために提供されたものである。当業者には本開示に対する様々な修正が容易に明らかであり、また、本明細書において定義されている一般的な概念は、本開示の範囲を逸脱することなく他の変形形態に適用することができる。したがって本開示は、本明細書において説明されている例および設計に限定されるべきものではなく、本明細書において開示されている原理および新規な特徴と矛盾しない最も広い範囲と一致するものとする。

Claims (24)

1. メモリシステムを操作する方法であって、
   連続するメモリアクセスコマンドのための、第１のメモリパーティション及び第２のメモリパーティションの各々における同一の記憶場所を特定することであって、前記第１のメモリパーティション及び前記第２のメモリパーティションは１つのメモリアレイ内に含まれる、ことと、
   前記第１のメモリパーティションにおける前記記憶場所と、実施される機能とを特定するメモリアクセスコマンドを、前記メモリアレイへ送信することと、
   前記メモリアクセスコマンドを送信した後に、前記メモリアクセスコマンドのものと同じ記憶場所及び機能が前記第２のメモリパーティションで使用されることを示す次のパーティションコマンドを、前記メモリアレイへ送信することであって、前記メモリアレイへ送信された前記次のパーティションコマンドは、前記第２のメモリパーティションのパーティションアドレスを含み、かつ、前記第２のメモリパーティションの前記記憶場所のメモリアドレスを含まず、前記パーティションアドレスは、アクセスされる前記第２のメモリパーティションを示す幾つかのビットを含み、該ビットの数は、前記メモリアレイ内のパーティションの数に少なくとも部分的に基づく、ことと、
   を含む方法。
2. 前記メモリアレイは３次元クロスポイントメモリアレイを含み、
   前記方法は、
   前記記憶場所を、前記３次元クロスポイントメモリアレイの前記第１のメモリパーティション内の第１の記憶プレーンにおける第１のアドレスとして、及び、前記３次元クロスポイントメモリアレイの前記第１のメモリパーティション内の第２の記憶プレーンにおける第２のアドレスとして、特定すること、
   を更に含む、請求項１に記載の方法。
3. 前記メモリアクセスコマンドを送信するための第１の数のクロックサイクルは、前記次のパーティションコマンドを送信するための第２の数のクロックサイクルよりも多い、請求項１に記載の方法。
4. 前記第１の数のクロックサイクルは８個のクロックサイクルであり、前記第２の数のクロックサイクルは２個のクロックサイクルである、請求項３に記載の方法。
5. 前記メモリアレイは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ）、リードオンリメモリ（ＲＯＭ）、及び３次元クロスポイントメモリからなるグループの中から選択される、請求項１に記載の方法。
6. メモリデバイスを操作する方法であって、
   前記メモリデバイスで、前記メモリデバイスの第１のメモリパーティションにおける記憶場所と、実施される機能とを特定するメモリアクセスコマンドを受信することと、
   前記第１のメモリパーティションで、前記記憶場所にアクセスし、かつ、前記機能を実施することと、
   前記メモリデバイスで、前記メモリアクセスコマンドを受信した後に、次のパーティションコマンドを受信することであって、前記メモリデバイスで受信された前記次のパーティションコマンドは、第２のメモリパーティションのパーティションアドレスを含み、かつ、前記第２のメモリパーティションの前記記憶場所のメモリアドレスを含まず、前記パーティションアドレスは、アクセスされる前記第２のメモリパーティションを示す幾つかのビットを含み、該ビットの数は、前記メモリデバイスのメモリアレイ内のパーティションの数に少なくとも部分的に基づく、ことと、
   前記メモリデバイスの前記第２のメモリパーティションで、前記メモリアクセスコマンドにおいて受信された前記記憶場所にアクセスし、かつ、前記メモリアクセスコマンドにおいて受信された前記機能を実施することであって、前記第２のメモリパーティション及び前記第１のメモリパーティションは、前記メモリデバイスの前記メモリアレイ内にある、ことと、
   を含む方法。
7. 前記メモリデバイスは３次元クロスポイントメモリアレイを含み、前記記憶場所は、前記３次元クロスポイントメモリアレイの前記第１のメモリパーティション内の第１の記憶プレーンにおける第１のアドレスと、前記３次元クロスポイントメモリアレイの前記第１のメモリパーティション内の第２の記憶プレーンにおける第２のアドレスとを含む、請求項６に記載の方法。
8. 前記メモリアクセスコマンドを受信するための第１の数のクロックサイクルは、前記次のパーティションコマンドを受信するための第２の数のクロックサイクルよりも多い、請求項６に記載の方法。
9. 前記第１の数のクロックサイクルは８個のクロックサイクルであり、前記第２の数のクロックサイクルは２個のクロックサイクルである、請求項８に記載の方法。
10. 前記メモリアレイは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ）、リードオンリメモリ（ＲＯＭ）、及び３次元クロスポイントメモリからなるグループの中から選択される、請求項６に記載の方法。
11. データ転送のための装置であって、
    コントロール／アドレス（Ｃ／Ａ）バス及びデータバスに結合されたメモリアレイであって、少なくとも第１のメモリパーティション及び第２のメモリパーティションを含む複数のメモリパーティションを含むメモリアレイと、
    前記Ｃ／Ａバス及び前記データバスに結合された、前記メモリアレイと電子通信するコントローラと、
    を備え、
    前記コントローラは、
    連続するメモリアクセスコマンドのための、前記第１のメモリパーティション及び前記第２のメモリパーティションの各々における同一の記憶場所を特定することと、
    前記第１のメモリパーティションにおける前記記憶場所と、実施される機能とを特定するメモリアクセスコマンドを、前記Ｃ／Ａバスを介して前記メモリアレイへ送信することと、
    前記第１のメモリパーティションにおける前記記憶場所に関連付けられたデータを、前記データバスを介して受信することと、
    前記メモリアクセスコマンドを送信した後に、前記メモリアクセスコマンドのものと同じ記憶場所及び機能が前記第２のメモリパーティションで使用されることを示す次のパーティションコマンドを、前記Ｃ／Ａバスを介して前記メモリアレイへ送信することであって、前記メモリアレイへ送信された前記次のパーティションコマンドは、前記第２のメモリパーティションのパーティションアドレスを含み、かつ、前記第２のメモリパーティションの前記記憶場所のメモリアドレスを含まず、前記パーティションアドレスは、アクセスされる前記第２のメモリパーティションを示す幾つかのビットを含み、該ビットの数は、前記メモリアレイ内のパーティションの数に少なくとも部分的に基づく、ことと、
    を行うように動作可能である、装置。
12. 前記メモリアレイは３次元クロスポイントメモリアレイを含み、
    前記コントローラは、前記記憶場所を、前記３次元クロスポイントメモリアレイの前記第１のメモリパーティション内の第１の記憶プレーンにおける第１のアドレスとして、及び、前記３次元クロスポイントメモリアレイの前記第１のメモリパーティション内の第２の記憶プレーンにおける第２のアドレスとして、特定するように更に動作可能である、請求項１１に記載の装置。
13. 前記メモリアクセスコマンドを送信するための第１の数のＣ／Ａバスクロックサイクルは、前記次のパーティションコマンドを送信するための第２の数のＣ／Ａバスクロックサイクルよりも多い、請求項１１に記載の装置。
14. 前記第１の数のＣ／Ａバスクロックサイクルは８個のクロックサイクルであり、前記第２の数のＣ／Ａバスクロックサイクルは２個のクロックサイクルである、請求項１３に記載の装置。
15. 前記メモリアレイは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ）、リードオンリメモリ（ＲＯＭ）、及び３次元クロスポイントメモリからなるグループの中から選択される、請求項１１に記載の装置。
16. 受信した命令を前記次のパーティションコマンドとしてデコードするように構成された操作命令デコーダを更に備え、前記コントローラは、受信された初期の命令をデコードするように構成されており、該受信された初期の命令は、第１のメモリアドレス、前記第１のメモリパーティションの先行する記憶場所、第１のメモリパーティションの識別、又は前記メモリアクセスコマンドのうちの少なくとも１つを含む、請求項１１に記載の装置。
17. 前記メモリアレイは３次元クロスポイントメモリアレイを含む、請求項１１に記載の装置。
18. 連続するメモリアクセスコマンドのための、第１のメモリパーティション及び第２のメモリパーティションの各々における同一の記憶場所を特定する手段であって、前記第１のメモリパーティション及び前記第２のメモリパーティションは１つのメモリアレイ内に含まれる、手段と、
    前記第１のメモリパーティションにおける前記記憶場所と、実施される機能とを特定するメモリアクセスコマンドを、前記メモリアレイへ送信する手段と、
    前記メモリアクセスコマンドを送信した後に、前記メモリアクセスコマンドのものと同じ記憶場所及び機能が前記第２のメモリパーティションで使用されることを示す次のパーティションコマンドを、前記メモリアレイへ送信する手段であって、前記メモリアレイへ送信された前記次のパーティションコマンドは、前記第２のメモリパーティションのパーティションアドレスを含み、かつ、前記第２のメモリパーティションの前記記憶場所のメモリアドレスを含まず、前記パーティションアドレスは、アクセスされる前記第２のメモリパーティションを示す幾つかのビットを含み、該ビットの数は、前記メモリアレイ内のパーティションの数に少なくとも部分的に基づく、手段と、
    を備える装置。
19. 前記メモリアレイは３次元クロスポイントメモリアレイを含み、
    前記装置は、
    前記記憶場所を、前記３次元クロスポイントメモリアレイの前記第１のメモリパーティション内の第１の記憶プレーンにおける第１のアドレスとして、及び、前記３次元クロスポイントメモリアレイの前記第１のメモリパーティション内の第２の記憶プレーンにおける第２のアドレスとして、特定する手段、
    を更に備える、請求項１８に記載の装置。
20. メモリデバイスで、前記メモリデバイスの第１のメモリパーティションにおける記憶場所と、実施される機能とを特定するメモリアクセスコマンドを受信する手段と、
    前記第１のメモリパーティションで、前記記憶場所にアクセスし、かつ、前記機能を実施する手段と、
    前記メモリデバイスで、前記メモリアクセスコマンドを受信した後に、次のパーティションコマンドを受信する手段であって、前記メモリデバイスで受信された前記次のパーティションコマンドは、第２のメモリパーティションのパーティションアドレスを含み、かつ、前記第２のメモリパーティションの前記記憶場所のメモリアドレスを含まず、前記パーティションアドレスは、アクセスされる前記第２のメモリパーティションを示す幾つかのビットを含み、該ビットの数は、前記メモリデバイスのメモリアレイ内のパーティションの数に少なくとも部分的に基づく、手段と、
    前記メモリデバイスの前記第２のメモリパーティションで、前記メモリアクセスコマンドにおいて受信された前記記憶場所にアクセスし、かつ、前記メモリアクセスコマンドにおいて受信された前記機能を実施する手段であって、前記第２のメモリパーティション及び前記第１のメモリパーティションは、前記メモリデバイスの前記メモリアレイ内にある、手段と、
    を備える装置。
21. コントロール／アドレス（Ｃ／Ａ）バス及びデータバスに結合されたメモリアレイであって、少なくとも第１のメモリパーティション及び第２のメモリパーティションを含む複数のメモリパーティションを含むメモリアレイと、
    連続するメモリアクセスコマンドのための、前記第１のメモリパーティション及び前記第２のメモリパーティションの各々における同一の記憶場所を特定する手段と、
    前記第１のメモリパーティションにおける前記記憶場所と、実施される機能とを特定するメモリアクセスコマンドを、前記Ｃ／Ａバスを介して前記メモリアレイへ送信する手段と、
    前記第１のメモリパーティションにおける前記記憶場所に関連付けられたデータを、前記データバスを介して受信する手段と、
    前記メモリアクセスコマンドを送信した後に、前記メモリアクセスコマンドのものと同じ記憶場所及び機能が前記第２のメモリパーティションで使用されることを示す次のパーティションコマンドを、前記Ｃ／Ａバスを介して前記メモリアレイへ送信する手段であって、前記メモリアレイへ送信された前記次のパーティションコマンドは、前記第２のメモリパーティションのパーティションアドレスを含み、かつ、前記第２のメモリパーティションの前記記憶場所のメモリアドレスを含まず、前記パーティションアドレスは、アクセスされる前記第２のメモリパーティションを示す幾つかのビットを含み、該ビットの数は、前記メモリアレイ内のパーティションの数に少なくとも部分的に基づく、手段と、
    を備える装置。
22. 前記第１のメモリパーティションと前記第２のメモリパーティションとの間に、１つ以上の連続するメモリパーティションが配置されている、請求項１に記載の方法。
23. 前記第１のメモリパーティションと前記第２のメモリパーティションとの間に、前記メモリアレイの１つ以上の連続するメモリパーティションが配置されている、請求項６に記載の方法。
24. 前記第１のメモリパーティションと前記第２のメモリパーティションとの間に、前記メモリアレイの１つ以上の連続するメモリパーティションが配置されている、請求項１１に記載の装置。
    

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