TWI655539B - 用於具有多個分割之記憶體裝置之記憶體存取技術 - Google Patents

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Abstract

本發明描述用於操作一記憶體陣列之方法、系統及裝置。一記憶體控制器可經組態以在一命令/位址(C/A)匯流排上提供增強之頻寬，該頻寬可具有一相對較低之接腳數，此係藉由使用可在一不同分割處重複來自一當前分割之一陣列命令之一下一分割命令，該不同分割係由該下一分割命令所指示。此一下一分割命令可使用比包含一完整指令及記憶體位置資訊之一命令為少之時脈週期。

Description

用於具有多個分割之記憶體裝置之記憶體存取技術
下文大體上係關於記憶體裝置，且更具體言之，本發明係關於具有多個分割之記憶體裝置中之有效記憶體存取技術。
記憶體裝置廣泛用於在各種電子裝置(諸如電腦、無線通信裝置、相機、數位顯示器及類似者)中儲存資訊。藉由程式化一記憶體裝置之不同狀態而儲存資訊。例如，二進制裝置具有兩種狀態，通常標示為一邏輯「1」或一邏輯「0」。在其他系統中，可儲存兩個以上狀態。為了存取儲存之資訊，該電子裝置之一組件可讀取或感測該記憶體裝置中之儲存之狀態。為了儲存資訊，該電子裝置之一組件可寫入或程式化該記憶體裝置中之狀態。
存在多種類型之記憶體裝置，包含磁性硬碟、隨機存取記憶體(RAM)、動態RAM(DRAM)、同步動態RAM(SDRAM)、鐵電RAM(FeRAM)、磁性RAM(MRAM)、電阻RAM(RRAM)、唯讀記憶體(ROM)、快閃記憶體、相變記憶體(PCM)、3D交叉點(3DXP)記憶體及其他。記憶體裝置可為揮發性或非揮發性的。非揮發性記憶體(例如，PCM)可在即使缺失一外部電源之情況下長期維持其等儲存之邏輯狀態。揮發性 記憶體裝置(例如DRAM)可隨著時間之推移丟失其等儲存之狀態，除非藉由一外部電源定期再新該等揮發性記憶體裝置。改良記憶體裝置可包含增加記憶體胞密度、增加讀取/寫入速度、增加可靠性、增加資料保持、減少電力消耗或減少製造成本以及其他度量。
記憶體裝置亦可儲存該記憶體裝置內之數個不同分割中之資料。各分割可包含記憶體胞及其他邏輯，諸如(例如)控制器邏輯及資料緩衝器。各分割可單獨讀取或寫入，從而允許同時存取多個分割。當存取一記憶體裝置時，一記憶體控制器可使用一分割中之一或多個記憶體胞之一記憶體位址以及一命令，諸如一讀取命令、寫入命令、再新命令(refresh command)等等。用於相對較長時間存取之記憶體裝置(例如，一固態磁碟、硬碟、光碟等等)通常被稱為「儲存」子系統，且可使用具有一相對較小之接腳數之一較低頻寬匯流排來耦合具有一處理器之此等儲存子系統。用於相對較短時間儲存之記憶體裝置(例如，快取或隨機存取記憶體)通常被稱為「記憶體」子系統，且可使用具有一相對較大之接腳數之一較高頻寬匯流排來耦合具有一處理器之此等記憶體子系統。在一些系統中，可使用一較低頻寬匯流排在多個時脈週期期間將一命令發送至一儲存子系統，且發送至一記憶體子系統之一類似命令可通過一較高頻寬匯流排而使用較少時脈週期。
相變記憶體及3DXP記憶體係一相對較新之記憶體類別，其等可為非揮發性的，且相較於其他記憶體裝置可提供改良之讀取/寫入速度及持久性。在一些情況中，此等記憶體裝置可在記憶體子系統或儲存子系統中使用。在一些情況中，提供具有不同匯流排架構之相變或3DXP記憶體裝置在技術上可係難實施的或成本過高。相反，用於命令及資料轉移之其他技術可減少記憶體裝置成本或增加效能。
100‧‧‧系統
105‧‧‧裝置
110‧‧‧記憶體陣列
110-a‧‧‧記憶體陣列
115‧‧‧處理器
120‧‧‧基礎輸入/輸出系統(BIOS)組件
125‧‧‧周邊組件
130‧‧‧輸入/輸出控制組件
135‧‧‧匯流排
140‧‧‧輸入
145‧‧‧輸出
150‧‧‧記憶體控制器
150-a‧‧‧記憶體控制器
155-a至155-n‧‧‧記憶體分割
160-a至160-n‧‧‧記憶體胞
200‧‧‧記憶體裝置
205‧‧‧命令/位址(C/A)匯流排
210‧‧‧資料匯流排
215‧‧‧局部控制器
220-a至220-n‧‧‧分割
225‧‧‧資料緩衝器
405‧‧‧時脈(CK/CK#)信號
410‧‧‧時脈啟用(CKE)信號
415‧‧‧喚醒信號
420‧‧‧命令/位址(C/A)匯流排信號
425‧‧‧晶片選擇(CS#)信號
430‧‧‧資料選通(DQS)
435‧‧‧資料匯流排
500‧‧‧時序圖
505‧‧‧時脈(CK/CK#)信號
510‧‧‧時脈啟用(CKE)信號
515‧‧‧喚醒信號
520‧‧‧命令/位址(C/A)匯流排信號
525‧‧‧晶片選擇(CS#)信號
530‧‧‧資料選通(DQS)
535‧‧‧資料匯流排
600‧‧‧記憶體陣列
600-a‧‧‧記憶體陣列
605‧‧‧記憶體胞
605-a‧‧‧記憶體胞
605-b‧‧‧記憶體胞
610‧‧‧字線
610-a‧‧‧字線
610-b‧‧‧字線
615‧‧‧位元線
615-a‧‧‧位元線
615-b‧‧‧位元線
620‧‧‧列解碼器
625‧‧‧感測組件
625-a‧‧‧感測組件
630‧‧‧行解碼器
635‧‧‧輸出
640‧‧‧記憶體控制器
640-a‧‧‧記憶體控制器
645‧‧‧記憶體胞堆疊
700‧‧‧記憶體陣列
705‧‧‧電極
705-a‧‧‧電極
710‧‧‧底部電極
715‧‧‧選擇組件
720‧‧‧記憶體元件
800‧‧‧區塊圖
810‧‧‧偏壓組件
815‧‧‧定時組件
825‧‧‧鎖存
900‧‧‧方法
905‧‧‧區塊
910‧‧‧區塊
915‧‧‧區塊
1000‧‧‧方法
1005‧‧‧區塊
1010‧‧‧區塊
1015‧‧‧區塊
1020‧‧‧區塊
本發明係關於且包含下圖：圖1繪示根據本發明之各種實施例之包含具有多個分割之一記憶體陣列之一系統，該系統支援具有多個分割之記憶體裝置中之記憶體存取技術；圖2繪示根據本發明之各種實施例之具有多個分割之支援記憶體存取技術之一實例性記憶體裝置；圖3繪示根據本發明之各種實施例之用於記憶體裝置之一實例性控制/位址匯流排接腳及命令位址週期；圖4繪示根據本發明之各種實施例之用於使用一全命令及位址傳輸之控制/位址匯流排接腳之一時序圖之一實例；圖5繪示根據本發明之各種實施例之用於使用一下一分割命令之控制/位址匯流排接腳之一時序圖之一實例；圖6繪示根據本發明之各種實施例之可在具有多個分割之一記憶體裝置中使用之一實例性3D交叉點記憶體陣列；圖7繪示根據本發明之各種實施例之可在具有多個分割之一記憶體裝置中使用之一實例性記憶體陣列；圖8繪示根據本發明之各種實施例之可在具有多個分割之一記憶體裝置中使用之一記憶體陣列之一區塊圖；且圖9至圖10係根據本發明之各種實施例之繪示具有多個分割之記憶體裝置中之記憶體存取方法之流程圖。
相關申請案之交叉參考
用於專利之本申請案主張Qawami之名稱為「Memory Access Techniques in Memory Devices with Multiple Partitions」之2016年5月3日申請之美國專利申請案第15/145,628號之優先權，該申請案已讓渡給其受讓人。
針對至具有記憶體胞之多個分割之記憶體裝置之有效存取提供揭示之設備及技術。如以上所揭示，在儲存子系統中操作之記憶體裝置可具有與在記憶體子系統中操作之記憶體裝置不同之需求。亦如以上所揭示，一3D交叉點(3DXP)記憶體可在一記憶體子系統或儲存子系統中之一些運算平台中使用。本發明之各種實施例提供用於增強與具有多個分割之一記憶體裝置耦合之一命令/位址(C/A)匯流排之效率使得一相同記憶體裝置晶粒可在記憶體子系統或儲存子系統中使用之技術。
在一些實施例中，一記憶體裝置可具有記憶體胞之多個分割，且記憶體胞之各分割可包含數個不同記憶體位置。各分割之記憶體位置數目可跨記憶體胞之多個分割係相同的。在一些實施例中，記憶體裝置可選自由動態隨機存取記憶體(DRAM)、非揮發性隨機存取記憶體(NVRAM)、唯讀記憶體(ROM)及3DXP記憶體組成之一群組。可將一命令及一相關聯之記憶體位置位址提供至與可指導記憶體裝置在一第一分割之提供之記憶體位置處執行一第一動作之記憶體裝置相關聯之一操作指令解碼器。在一些實施例中，一操作指令解碼器可包含於與一特定記憶體分割相關聯之一局部控制器中，可包含於與多個記憶體分割相關聯之一記憶體控制器中或可位於與記憶體分割分離之一控制器中。在一些實施例中，一後續命令可包含在與先前命令中提供之第一分割之記憶體位置相同之一第二記憶體分割 之一記憶體位置處執行第一動作之一「下一分割」命令。
此等技術可藉由減少與跨多個分割重複之記憶體命令相關聯之時脈週期之數目而提供可在一記憶體子系統或一儲存子系統中起作用之一記憶體裝置，因此提供具有一較高頻寬且同時具有C/A匯流排之一相對較低接腳數之一記憶體。在一些實例中，此等技術可藉由提供無需重複位址及命令而增強循序讀取命令及寫入命令之C/A匯流排效率。此可提供額外C/A匯流排週期以在其他操作及裝置管理中使用。
以下進一步在一記憶體陣列背景內容中描述以上介紹之特徵及技術。接著，針對具有多個分割之3DXP記憶體裝置中之記憶體存取技術描述特定實例。參考設備圖、系統圖及關於具有多個分割之記憶體裝置中之記憶體存取技術之流程圖而進一步繪示且描述本發明之此等及其他特徵。
圖1展示根據本發明之各種實施例之支援具有多個分割之記憶體裝置中之有效記憶體存取之一系統100之一示意圖。系統100可包含一裝置105，該裝置可係或包含連接或實體支援各種組件之一印刷電路板。裝置105可包含一記憶體陣列110。記憶體陣列110可含有記憶體控制器150、多個記憶體分割155，包含記憶體分割0 155-a至記憶體分割n 155-n。各記憶體分割155可包含記憶體胞160。裝置105亦可包含一處理器115、BIOS組件120、(若干)周邊組件125及輸入/輸出控制組件130。裝置105之組件可通過匯流排135彼此電子通信。
處理器115可經組態以通過記憶體控制器150操作記憶體陣列110。在一些情況中，處理器115執行記憶體控制器150之功能。在其他情況中，記憶體控制器150可整合至處理器115內。處理器115可為一通用處理器、一數位信號處理器(DSP)、一特定應用積體電路(ASIC)、一場可程式化閘 極陣列(FPGA)或其他可程式化邏輯裝置、離散閘或電晶體閘、離散硬體組件，或其可為此等類型之組件之一組合，且處理器115可執行本文描述之各種功能，包含用於跨多個分割155存取記憶體位置之有效記憶體存取技術。處理器115可(例如)經組態以執行儲存於記憶體陣列110中以使得裝置105執行各種功能或任務之電腦可讀指令。
BIOS組件120可為包含操作為韌體之一基礎輸入/輸出系統(BIOS)之一軟體組件，該軟體組件可初始化且運行系統100之各種硬體組件。BIOS組件120亦可管理處理器115與各種組件(例如，周邊組件125、輸入/輸出控制組件130等等)之間之資料流。BIOS組件120可包含儲存於唯讀記憶體(ROM)、快閃記憶體或任何其他非揮發性記憶體中之一程式或軟體。
(若干)周邊組件125可為任何輸入或輸出裝置，或用於此等裝置之整合至裝置105內之一介面。實例可包含磁碟控制器、聲音控制器、圖形控制器、乙太網路控制器、數據機、通用串列匯流排(USB)控制器、一串列或並列埠或周邊卡槽，諸如周邊組件互連件(PCI)或加速圖形埠(AGP)槽。
輸入/輸出控制組件130可管理處理器115與(若干)周邊組件125、輸入140或輸出145之間之資料通信。輸入/輸出控制組件130亦可管理未整合至裝置105內之周邊裝置。在一些情況中，輸入/輸出控制組件130可表示至外部周邊裝置之一實體連接或埠。
輸入140可表示裝置105外部之將輸入提供至裝置105或其組件之一裝置或信號。此可包含一使用者介面或與其他裝置或在其他裝置之間介接。在一些情況中，輸入140可為經由(若干)周邊組件125與裝置105介接之一周邊裝置或可由輸入/輸出控制組件130管理。
輸出145可表示裝置105外部之經組態以自裝置105或其組件之任何者接收輸出之一裝置或信號。輸出145之實例可包含發送至一顯示器、音響揚聲器、一列印裝置、另一處理器或印刷電路板等等之資料或信號。在一些情況中，輸出145可為經由(若干)周邊組件125與裝置105介接之一周邊裝置或可由輸入/輸出控制組件130管理。
記憶體控制器150、裝置105及記憶體陣列110之組件可由經設計以實施其等功能之電路組成。此可包含各種電路元件，例如導線、電晶體、電容器、電感器、電阻、放大器或經組態以實施本文描述之功能之其他作用或非作用元件。
在一些實施例中，記憶體陣列110可為在記憶體子系統及儲存子系統中靈活使用之一3DXP晶粒，且裝置105可與一記憶體子系統或儲存子系統整合或操作為一記憶體子系統或儲存子系統。記憶體陣列110可通過一多時脈週期C/A匯流排與匯流排135介接。記憶體控制器150可經組態以提供C/A匯流排上之增強之頻寬，該頻寬可具有一相對較低之接腳數，儘管使用可重複來自當前分割(諸如分割0 155-a)之陣列命令之一下一分割命令，其中所有相同位址位元位於由下一分割命令指定之不同分割(諸如分割n 155-n)處。此一下一分割命令可使用比包含一完整指令及記憶體位置資訊之一命令為少之時脈週期，如本文更詳細地討論。
圖2繪示根據本發明之各種實施例之具有多個分割之支援記憶體存取技術之一實例性記憶體裝置200。在此實例中，記憶體裝置200可與一命令/位址(C/A)匯流排205及一資料匯流排210介接。如以上所指示，可期望在C/A匯流排205上維持一相對較低之接腳數，此可用於提供命令資訊及與該命令資訊相關聯之記憶體位址資訊。在一些實例中，C/A匯流排205 可包含五個接腳，且命令及位址可在多個時脈週期期間經由C/A匯流排205通信。在一些實例中，資料匯流排210可包含八個接腳且可用於將資料傳遞至記憶體陣列110-a且自記憶體陣列110-a傳遞資料。記憶體陣列110-a(可為圖1之記憶體陣列110之一實例)可包含一記憶體控制器150-a，其可為圖1之記憶體控制器150-a之一實例。記憶體陣列110-a亦可包含數個分割220-a至220-n，其等可係圖1之分割155之實例。各分割220可具有一相關聯之局部控制器215及一相關聯之資料緩衝器225。
在一些實施例中，記憶體陣列110-a係其中各分割220係一個十億字元分割之一3DXP記憶體陣列，且該裝置包含16個分割。在一些實例中，可以16位元組之一間隔存取各分割220內之記憶體，且因此經由C/A匯流排205將26位元之記憶體位址資訊提供至記憶體陣列110-a。此外，在此實例中，可使用四個位元經由C/A匯流排205提供分割識別。另外，在一些實例中，達16個命令或指令可用於記憶體陣列110-a之操作，且因此可使用四個位元來經由C/A匯流排205將一命令或指令發送至記憶體陣列110-a。據此，在此實例中，可在一全命令及位址操作中經由C/A匯流排205將34位元資訊提供至記憶體陣列110-a。當然，僅針對一個實例提供用於以上描述之命令及位址操作之特定分割尺寸、分割數目及位元，且可在其他實施例中使用不同分割尺寸、分割數目及命令/位址位元。
如以上所指示，在一些實施例中，一下一分割命令可經包含作為可經由C/A匯流排205提供之一個命令。在一些實例中，該下一分割命令可僅包含經由C/A匯流排205發送之命令位元及分割位址。可包含一操作指令解碼器之單獨或與一局部控制器215(亦可包含一操作指令解碼器)結合之記憶體控制器150-a可接收下一分割命令及將在其上使用下一分割命令 之分割之一指示。例如，單獨或與局部控制器215結合之記憶體控制器150-a可接收下一分割命令及分割資訊，且可在於一先前指令中提供之下一分割命令中指示之分割之一記憶體位置處執行來自該先前指令之一命令。據此，實施例之下一分割命令不提供一記憶體位址，且因此不傳輸與該記憶體位址相關聯之位元。在一些實施例中，記憶體控制器150-a可在一下一循序分割上單純地執行來自一先前命令之下一分割命令，在此情況中該下一分割命令可僅包含命令位元。在進一步實施例中，該下一分割命令可包含指示將在一下一循序分割上執行命令或下一分割命令之分割位址將遵循下一分割命令之一個一位元指示器。
如所提及，在一些實例中，記憶體位址係26位元，且C/A匯流排205係一5位元匯流排。因此，在此等實例中，下一分割命令可保存C/A匯流排205上之時脈週期。在一些實施例中，記憶體控制器150-a或記憶體陣列110-a外部之另一控制器可在循序分割220之相同記憶體位置處之記憶體陣列110-a處執行循序寫入操作。因此，當跨多個分割220執行寫入操作時，可通過使用下一分割命令消除C/A匯流排205之大量時脈週期。例如，若在記憶體控制器150-a處接收將跨12個記憶體位置寫入之資料，則記憶體控制器150-a可跨12個不同分割220執行至一相同記憶體位置之12個寫入。因此，在此實例中，一初始指令可包含寫入命令、分割位址及用於該初始資料寫入之記憶體位址，且十一個後續命令之各者可單純地係具有下一分割指令及分割位址之下一分割命令。因此，在此一實例中使用下一分割命令可將必要時脈週期之總數目自84(即，用於12個連續命令之7個時脈週期)減少至29(即，用於第一命令(其後跟著11個二時脈週期之下一分割命令)之7個時脈週期)，從而顯著增強C/A匯流排205之輸送量。在一項 實施例中，如以下更詳細地討論，一全命令及位址(例如，包含一記憶體位址、分割位址及命令指令)操作可在C/A匯流排205上使用八個時脈週期且下一分割命令可在C/A匯流排上使用兩個時脈週期。因此，在此實施例中，使用以上實例之下一分割命令可將必要時脈週期之總數目自96(即，用於12個連續命令之8個時脈週期)減少至30(即，用於第一命令(其後跟著11個二時脈週期之下一分割命令)之8個時脈週期)，從而亦顯著增強C/A匯流排205之輸送量。在於一下一循序記憶體分割上執行下一分割命令且因此不包含一記憶體分割位址之實施例中，必要時脈週期之總數目可進一步減少至19個時脈週期(即，用於第一命令(其後跟著11個一時脈週期之下一分割命令)之8個時脈週期)。
如以上所指示，在一些實施例中，一全命令及位址可使用C/A匯流排之八個時脈週期。圖3繪示根據本發明之各種實施例之用於記憶體裝置之控制/位址匯流排接腳及命令位址週期之此一實例。在圖3之實例中，C/A匯流排具有五個接腳，即CA0至CA4。因此，針對C/A匯流排之各時脈週期，可將五個位元轉移至一記憶體陣列。如以上所指示，在各種實施例中，記憶體陣列可具有多個分割，且在一些實施例中，該記憶體陣列可為具有16個分割之一3DXP記憶體陣列，各分割包含以16位元組之一間隔存取之十億字元之記憶體。在此等實施例中，可使用26位元之資訊來提供一記憶體位址，且可使用四位元之資訊來提供一分割位址。在圖3之實例中，可使用四位元之資訊(指示為CMD0至CMD3)來將一命令提供至記憶體陣列，可在一第一命令/位址時脈週期中經由C/A匯流排傳輸該資訊。在此實例中，命令位元之後係為未來用途(RFU)而保存之兩位元資訊且接著在一第二命令/位址時脈週期中經由C/A匯流排傳輸四個分割位址位元PA0 至PA3。在圖3之實例中，接著提供四個以上RFU位元，其後接著在第三至第八命令/位址時脈週期中經由C/A匯流排傳輸之26位元之記憶體位址(MA)資訊。因此，在圖3之實例中，針對一記憶體操作，在一C/A匯流排之八個時脈週期期間將40位元之資訊提供至一記憶體陣列。
如以上所討論，本發明之實施例提供一「下一分割」，其中針對循序記憶體操作，在不同分割中之一相同記憶體位址處經由C/A匯流排僅傳輸命令位元CMD0至CMD3及分割位址位元PA0至PA3。據此，可使用C/A匯流排之兩個時脈週期將此一下一分割命令傳輸至記憶體陣列。因此，在其中C/A匯流排係五位元寬之實例中，可經由10位元資訊提供下一分割命令，或與一全記憶體命令及位址資訊(將花費8個時脈週期及40位元資訊)相關聯之位元數目之一75%之下降。在其中一記憶體控制器可於一下一循序分割上單純執行下一分割命令之實施例中，可進一步減少位元數目。在一些實施例中，一記憶體控制器可儲存由循序寫入操作在不同記憶體陣列分割中之一相同記憶體位址處提供之資訊以增強一下一分割命令可用於後續循序讀取操作之可能性。此等技術可顯著減少需要在C/A匯流排上發送之資料位元數目，且因此可藉由最小化C/A匯流排上之轉變而以較低能量更快地處理命令。此外，在一些實施例中，C/A匯流排可在諸多裝置中共用，且諸如本文提供之技術之優點通過增強之C/A匯流排效率提供進一步優點，因為C/A匯流排中之無效可影響裝置輸出且跨多個裝置維持C/A匯流排、一資料匯流排或其等之組合之最大頻寬。
圖4繪示用於使用一全命令及位址傳輸之控制/位址匯流排接腳之一時序圖400之一實例。此一時序圖400可代表與圖1或圖2之一記憶體陣列110相關聯之時序。可將一時脈(CK/CK#)信號405以及一時脈啟用(CKE)信號 410及一喚醒信號415提供至記憶體陣列。亦將C/A匯流排信號420(五位元寬)提供至記憶體陣列。亦可將一晶片選擇(CS#)信號425及資料選通(DQS)430提供至該記憶體陣列。一8位元資料匯流排435亦可與該記憶體陣列耦合以用於將資料轉移至記憶體陣列/自該記憶體陣列轉移資料。如以上所討論，可在C/A匯流排之八個時脈週期期間將包含命令資訊、記憶體分割位址及記憶體位置位址之一全記憶體命令提供至記憶體陣列，其中在圖4之實例中之440處指示記憶體命令之終結。
圖5繪示用於使用一下一分割命令之控制/位址匯流排接腳之一時序圖500之一實例。此一時序圖500可代表與圖1或圖2之一記憶體陣列110相關聯之時序。如相對於圖4所討論，可將一時脈(CK/CK#)信號505以及一時脈啟用(CKE)信號510及一喚醒信號515提供至記憶體陣列。亦將C/A匯流排信號520(五位元寬)提供至記憶體陣列。亦可將一晶片選擇(CS#)信號525及資料選通(DQS)530提供至該記憶體陣列。再者，一8位元資料匯流排535亦可與該記憶體陣列耦合以用於將資料轉移至記憶體陣列/自該記憶體陣列轉移資料。在圖5之實例中，可在兩個時脈週期期間將一下一分割命令提供至記憶體陣列，因此允許在一全記憶體命令及位址傳輸(直至圖5之實例中之540處指示之時間才完成)之前更快地啟動回應於下一分割命令之後續動作。此外，在其中於一下一循序分割上執行下一分割命令且不包含一分割位址之實施例中，可在一個時脈週期期間提供命令。
圖6繪示根據本發明之各種實施例之一實例性記憶體陣列600。記憶體陣列600亦可被稱為一電子記憶體設備。記憶體陣列600可為參考圖1至圖2之記憶體陣列110之一實例。在圖6之實例中，繪示一記憶體陣列600之一分割之一部分，且該記憶體之分割之其他部分具有一類似架構。如以 上所指示，在一些實施例中，記憶體陣列600可為一3DXP記憶體陣列。記憶體陣列600包含可經程式化以儲存不同狀態之記憶體胞605。各記憶體胞605可經程式化以儲存兩種狀態，標示為一邏輯0及一邏輯1。在一些情況中，記憶體胞605經組態以儲存兩個以上邏輯狀態。
一記憶體胞605可包含可被稱為一記憶體元件之一材料，該材料具有代表邏輯狀態之一可變及可組態之電阻。例如，具有一結晶或一非晶原子組態之一材料可具有對應於一設置或重設狀態(例如，對應於邏輯1及0狀態)之不同電阻。施加至記憶體胞605之一電壓因此可導致不同電流，此取決於該材料是否處於一設置或重設狀態，且可使用所得電流之量值來判定由記憶體胞605儲存之邏輯狀態。在一些情況中，記憶體胞605可具有可導致中間電阻之結晶及非晶區域之一組合，此可對應於不同邏輯狀態(即，除了邏輯1或邏輯0外之狀態)且可允許記憶體胞605儲存兩個以上不同邏輯狀態。如以下所討論，可藉由加熱(包含熔融)記憶體元件而設置一記憶體胞605之邏輯狀態。
記憶體陣列600可為一三維(3D)記憶體陣列，其中二維(2D)記憶體陣列形成於分離層、階層、平面或底板中之彼此頂部上。可交替使用術語層、階層、平面、儲存平面及底板來指堆疊之2D記憶體陣列之一3D記憶體中之一2D記憶體陣列。此相較於2D陣列可增加可置於或產生於一單一晶粒或基板上之記憶體胞之數目，繼而可減少生產成本或增加記憶體陣列之效能或達成該兩者。根據圖6中描繪之實例，記憶體陣列600包含記憶體胞605之兩個階層且因此可被視為一三維記憶體陣列；然而，階層之數目不限制於兩個。各階層可經對準或定位使得記憶體胞605可大致跨各階層彼此對準，從而形成一記憶體胞堆疊645。在一些實施例中，可提供包 含針對一3D記憶體陣列之一第一層及一第二層之位址位元之記憶體位址。
記憶體胞605之各列連接至一字線610，且記憶體胞605之各行連接至一位元線615。字線610及位元線615亦可被稱為存取線，且在一些情況中，一位元線615可被稱為一數位線。對字線及位元線或其等類似物之參考係可互換的且不丟失理解或操作。字線610及位元線615可實質上彼此垂直以產生一陣列。如圖6中所展示，一記憶體堆疊645中之兩個記憶體胞605可共用一共同存取線，諸如一位元線615。即，一位元線615可與上記憶體胞605之底部電極及下記憶體胞605之頂部電極電子通信。其他組態亦可行，例如，一第三層可共用具有一下層之一字線610。一般而言，一個記憶體胞605可位於兩個存取線(諸如一字線610及一位元線615)之交叉處。此交叉可被稱為一記憶體胞之位址。
如以上所討論，電極可耦合至一記憶體胞605及一字線610或一位元線615。術語電極可係指一導體，且在一些情況中可用作為至一記憶體胞605之一電接觸。一電極可包含一跡線、金屬線、導線、導電層或提供記憶體陣列600之元件或組件之間之一導電路徑之類似者。
可藉由啟動或選擇一字線610及位元線615(可包含將一電壓或一電流施加至各自金屬線)而在記憶體胞605上執行諸如讀取及寫入之操作。字線610及位元線615可由導電材料製成，諸如金屬(例如，銅、鋁、金、鎢、鈦等等)、金屬合金、碳或其他導電材料、合金或化合物。一旦選擇一記憶體胞605後，即可使用所得信號判定儲存之邏輯狀態。例如，可施加一電壓且可使用所得電流來區分記憶體胞之電阻狀態。
可通過一列解碼器620及一行解碼器630控制存取記憶體胞605。例 如，一列解碼器620可自記憶體控制器640接收一列位址且基於該接收之列位址啟動合適字線610。類似地，一行解碼器630自記憶體控制器640接收一行位址且啟動合適位元線615。因此，藉由啟動一字線610及一位元線615，可存取一記憶體胞605。
一旦存取後，即可藉由感測組件625讀取或感測一記憶體胞605。例如，感測組件625可經組態以基於藉由存取記憶體胞605產生之一信號而判定記憶體胞605之儲存之邏輯狀態。該信號可包含一電壓或電流，且感測組件625可包含電壓感測放大器、電流感測放大器或該兩者。例如，可將一電壓施加至一記憶體胞605(使用對應字線610及位元線615)且所得電流之量值可取決於記憶體胞605之電阻。同樣地，可將一電流施加至一記憶體胞605且用於產生電流之電壓之量值可取決於記憶體胞605之電阻。感測組件625可包含各種電晶體或放大器以偵測且放大一信號(可被稱為鎖存)。接著，記憶體胞605之偵測之邏輯狀態可輸出為輸出635。在一些情況中，感測組件625可為行解碼器630或列解碼器620之一部分。或，感測組件625可連接至行解碼器630或列解碼器620或與行解碼器630或列解碼器620電子通信。
可藉由類似地啟動相關字線610及位元線615而設定或寫入一記憶體胞605──即，一邏輯值可儲存於記憶體胞605中。行解碼器630或列解碼器620可接受資料(例如輸入635)以寫入至記憶體胞605。在相變記憶體之情況中，藉由加熱記憶體元件(例如，藉由使得一電流通過該記憶體元件)而寫入一記憶體胞605。以下更詳細地討論該程序。
在一些記憶體架構中，存取記憶體胞605可降級或毀壞儲存之邏輯狀態且可執行重寫或再新操作以將初始邏輯狀態返回至記憶體胞605。在 DRAM中，例如，邏輯儲存電容器在一感測操作期間可部分或完全經放電，從而損壞該儲存之邏輯狀態。所以可在一感測操作之後重寫該邏輯狀態。另外，啟動一單一字線610可導致列中之所有記憶體胞之放電；因此，可需要重寫該列中之所有記憶體胞605。但在非揮發性記憶體(諸如PCM)中，存取記憶體胞605可不毀壞邏輯狀態，且因此記憶體胞605在存取之後可不需要重寫。
一些記憶體架構(包含DRAM)可隨著時間之推移丟失其等儲存之狀態，除非藉由一外部電源定期再新該等記憶體架構。例如，一充電之電容器可隨著時間之推移而通過漏電流放電，從而導致儲存之資料之丟失。此等所謂之揮發性記憶體裝置之再新速率可相對較高，例如，針對DRAM之每秒十個再新操作，此可導致顯著功率消耗。隨著越來越大之記憶體陣列，增加之功率消耗可抑制記憶體陣列之部署或操作(例如，電力供應、熱產生、材料限制等等)，尤其係針對依靠一有限電源(諸如一電池)之行動裝置。如以下所討論，非揮發性相變記憶體胞可具有可導致相對於其他記憶體架構之改良之效能之有利性質。
記憶體控制器640可通過各種組件(列解碼器620、行解碼器630及感測組件625)控制記憶體胞605之操作(例如，讀取、寫入、重寫、再新等等)。在一些情況中，列解碼器620、行解碼器630及感測組件625之一或多者可與記憶體控制器640共置。記憶體控制器640可產生列及行位址信號以啟動所要字線610及位元線615。記憶體控制器640亦可產生且控制在記憶體陣列600之操作期間使用之各種電壓電位或電流。一般而言，本文討論之一施加之電壓或電流之幅值、形狀或持續時間可經調整或變動且可針對在操作記憶體陣列600中討論之各種操作而不同。此外，可同時存取 記憶體陣列600內之一個、多個或所有記憶體胞605；例如，可在其中將所有記憶體胞605或記憶體胞605之一群組設定為一單一邏輯狀態之一重設操作期間同時存取記憶體陣列600之多個或所有胞。應注意，儘管在本發明中詳細描述3DXP技術中之一PCM記憶體陣列，但可在具有必要操作調適(例如，在信號幅值、形狀、時序等等中)之任何其他(揮發性或非揮發性)技術中實施該記憶體陣列。
圖7繪示根據本發明之各種實施例之支援具有多個分割之記憶體裝置中之記憶體存取技術之一實例性記憶體陣列700。記憶體陣列700可為參考圖1至圖2及圖6之記憶體陣列110或600之一實例。記憶體陣列700包含記憶體胞605-a、字線610-a及位元線615-a，該等組件可係參考圖6描述之一記憶體胞605、字線610及位元線615之實例。記憶體胞605-a包含電極705、電極705-a及記憶體元件720。記憶體陣列700亦包含底部電極710及選擇組件715。在一些情況中，可藉由將多個記憶體陣列700互相堆疊而形成一3D記憶體陣列。在一些情況中，兩個堆疊之陣列可具有共同存取線，使得各階層可共用字線610或位元線615，如參考圖6所描述。如以上所描述，可藉由程式化記憶體元件720之電阻而儲存各種邏輯狀態。在一些情況中，此可包含：使得一電流通過記憶體胞605-a；加熱記憶體胞605-a；或熔融全部或部分記憶體元件720。
可由材料形成及移除之各種組合完成記憶體陣列700。例如，可沈積對應於字線610-a、底部電極710、選擇組件715、電極705-a、記憶體元件720及電極705之材料層。可選擇性地移除材料以因此產生所要特徵，諸如圖7中描繪之柱狀結構。例如，可使用光微影界定特徵以圖案化一光阻劑且接著可藉由諸如蝕刻之技術移除材料。接著，例如，藉由沈積一層材 料且選擇性地蝕刻以形成圖7中描繪之結構而形成位元線615-a。在一些情況中，可形成或沈積電絕緣區域或層。該等電絕緣區域可包含氧化物或氮化物材料，諸如二氧化矽、氮化矽或其他電絕緣材料。
在一些情況中，選擇組件715可串聯連接於一記憶體胞605-a與至少一導線(諸如一字線610-a或一位元線615-a)之間。例如，如圖7中所描繪，選擇組件715可位於電極705-a與底部電極710之間；因此，選擇組件715串聯定位於記憶體胞605-a與字線610-a之間。其他組態亦可行。例如，選擇組件可串聯定位於記憶體胞605-a與位元線615-a之間。該選擇組件可幫助選擇一特定記憶體胞605-a或可幫助防止雜散電流流動通過鄰接一選定記憶體胞605-a之非選定記憶體胞605-a。該選擇組件可包含一電非線性組件(例如一非歐姆組件)，諸如一金屬絕緣體金屬(MIM)接面、一雙向臨限開關(OTS)或一金屬半導體金屬(MSM)開關以及其他類型之兩終端選擇裝置(諸如一個二極體)。在一些情況中，該選擇組件係一硫屬化物膜。在一些實例中，該選擇組件可係硒、砷及鍺之一合金。
可使用各種技術來形成記憶體陣列700之材料或組件。此等可包含(例如)化學汽相沈積(CVD)、金屬-有機汽相沈積(MOCVD)、物理汽相沈積(PVD)、濺鍍沈積、原子層沈積(ALD)或分子束磊晶(MBE)以及其他薄膜生長技術。可使用數種技術移除材料，該數種技術可包含(例如)化學蝕刻(亦被稱為「濕式蝕刻」)、電漿蝕刻(亦被稱為「乾式蝕刻」)或化學機械平坦化。
如以上所討論，圖7之記憶體胞605-a可包含具有一可變電阻之記憶體元件720。可變電阻材料可係指各種材料系統，包含(例如)金屬氧化物、硫屬化物及類似者。硫屬化物材料係包含元素硫(S)、硒(Se)或碲(Te) 之至少一者之材料或合金。諸多硫屬化物合金係可能的──例如，一鍺-銻-碲合金(Ge-Sb-Te)係一硫屬化物材料。亦可採用本文未明確所述之其他硫屬化物合金。
相變記憶體利用相變材料(可為硫屬化物材料)中結晶與非晶狀態之間之大電阻對比。結晶狀態下之一材料可具有配置成一週期結構之原子，此可導致一相對較低之電阻。相比而言，一非晶狀態下之材料可不具有或具有相對較少之週期原子結構，此可具有一相對較高之電阻。一材料之非晶與結晶狀態之間之電阻值中之差異可係顯著的；例如，一非晶狀態下之一材料可具有比其結晶狀態下之材料之電阻大一或多個數量級之電阻。在一些情況中，該材料可係部分非晶且部分結晶的，且電阻可為處於一全部結晶或全部非晶狀態下之材料之電阻之間之一些值。所以，一材料可用於二元邏輯應用外之應用──即，儲存於一材料中之可能之狀態數目可多於兩個。
為了設置一低電阻狀態，可藉由使得一電流通過記憶體胞而加熱一記憶體胞605-a。由流動通過具有一有限電阻之一材料之電流引起之加熱可被稱為焦耳或歐姆加熱。焦耳加熱因此可係關於電極或相變材料之電阻。將該相變材料加熱至一升高之溫度(但低於其熔融溫度)可導致相變材料結晶且形成低電阻狀態。在一些情況中，可藉由除了焦耳加熱外之方法加熱記憶體元件720，例如藉由使用一雷射。為了設置一高電阻狀態，可(例如)藉由焦耳加熱而將相變材料加熱至其熔融溫度以上。可藉由突然移除施加之電流以快速冷卻相變材料而急凍或鎖定熔融材料之非晶結構。
圖8展示根據本發明之各種實施例之支援具有多個分割之記憶體裝置中之記憶體存取技術之一記憶體陣列600-a之一區塊圖800。記憶體陣列 600-a可被稱為一電子記憶體設備且可包含記憶體控制器640-a及記憶體胞605-b，該等組件可係參考圖1、圖2、圖6及圖7描述之記憶體控制器150或640及記憶體胞160或605之實例。記憶體控制器640-a包含偏壓組件810及定時組件815且可操作如圖1、圖2、圖6及圖7中描述之記憶體陣列600-a。記憶體控制器640-a可與字線610-b、位元線615-b及感測組件625-a電子通信，該等組件可係參考圖6或圖7描述之字線610、位元線615及感測組件625之實例。記憶體陣列600-a亦可包含鎖存825。記憶體陣列600-a之組件可彼此電子通信且可執行參考圖1至圖7描述之功能。在一些情況中，感測組件625-a及鎖存825可為記憶體控制器640-a之組件。
記憶體控制器640-a可經組態以將電壓或電流施加至彼等各種節點而啟動字線610-b或位元線615-b。例如，偏壓組件810可經組態以施加一電壓以操作記憶體胞605-b讀取或寫入記憶體胞605-b，如以上所描述。所施加之電壓可係基於待施加之一所要電流以及記憶體胞605-b及任何節點之電阻。在一些情況中，記憶體控制器640-a可包含一列解碼器、行解碼器或該兩者，如參考圖6所描述。此可使得記憶體控制器640-a能夠存取一或多個記憶體胞605-b。偏壓組件810亦可提供操作感測組件625-a之電壓。
在一些情況中，記憶體控制器640-a可使用定時組件815執行其之操作。例如，定時組件815可控制各種字線或位元線選擇之時序，包含用於切換及執行本文討論之諸如讀取及寫入之記憶體功能之電壓應用之時序。在一些情況中，定時組件815可控制偏壓組件810之操作。
感測組件625-a可包含判定記憶體胞605-b中之儲存之邏輯狀態之電壓或電流感測放大器。一旦判定邏輯狀態後，接著感測組件625-a即可儲存鎖存825中之輸出，其中可根據使用記憶體陣列600-a之一電子裝置之操 作使用該輸出。
圖9展示根據本發明之各種實施例之繪示操作一記憶體裝置之一方法900之一流程圖。可使用如參考圖1至圖2、圖6及圖8描述之一記憶體陣列110或600實施方法900之操作。例如，可由結合如參考圖1至圖2、圖6及圖8描述之記憶體控制器150或640之一處理器115執行方法900之操作。在一些情況中，一處理器115可執行一組編碼以控制記憶體陣列110或600之功能元件從而執行以下描述之功能。另外或替代地，一記憶體控制器可使用專用硬體執行以下描述之部分或全部功能。
在區塊905中，該方法可包含識別連續記憶體存取命令之一第一記憶體分割及一第二記憶體分割之各者中之一相同記憶體位置，該第一記憶體分割及該第二記憶體分割容納於一記憶體陣列中，如參考圖1至圖5所描述。在特定實例中，可由結合如參考圖1至圖2、圖6及圖8描述之記憶體控制器150或640之圖1之處理器115執行區塊905之操作。在一些實施例中，可在至多個連續分割中之一相同記憶體位置之連續寫入操作中將資料寫入至一記憶體陣列，且可基於此等連續寫入命令識別第一記憶體分割及第二記憶體分割之各者中之相同記憶體位置。類似地，在一些實施例中，可在自多個連續分割中之一相同記憶體位置之連續讀取操作中自一記憶體陣列讀取資料，且可基於此等連續讀取命令識別第一記憶體分割及第二記憶體分割之各者中之相同記憶體位置。
在區塊910中，該方法可包含將一記憶體存取命令發送至識別第一記憶體分割處之記憶體位置及待執行之一功能之記憶體陣列，如參考圖1至圖5所描述。在特定實例中，可由結合如參考圖1至圖2、圖6及圖8描述之記憶體控制器150或640之圖1之處理器115執行區塊910之操作。
在區塊915中，該方法可包含將一下一分割命令發送至指示將在該第二記憶體分割處使用與該記憶體存取命令中相同之該記憶體位置及功能之該記憶體陣列，如參考圖1至圖5所描述。在一些實例中，下一分割命令可包含將在其上執行命令之一分割位址。在其他實例中，可在一下一循序分割位址上執行下一分割命令且因此該命令可不包含一分割位址。在特定實例中，可由結合如參考圖1至圖2、圖6及圖8描述之記憶體控制器150或640之圖1之處理器115執行區塊915之操作。在一些實施例中，發送記憶體存取命令之第一數目個時脈週期大於發送下一分割命令之第二數目個時脈週期。
圖10展示根據本發明之各種實施例之繪示操作一記憶體裝置之一方法1000之一流程圖。可由如參考圖1至圖2、圖6及圖8描述之一記憶體陣列110或600實施方法1000之操作。例如，可由如參考圖1至圖2、圖6及圖8描述之一記憶體控制器150或640執行方法1000之操作。在一些情況中，一記憶體控制器150或640可執行一組編碼以控制記憶體陣列110或600之功能元件從而執行以下描述之功能。另外或替代地，一記憶體控制器可使用專用硬體執行以下描述之部分或全部功能。
在區塊1005中，該方法可包含接收識別記憶體裝置之一第一記憶體分割處之一記憶體位置及待執行之一功能之一記憶體存取命令，如參考圖1至圖5所描述。在特定實例中，可由如參考圖1至圖2、圖6及圖8描述之記憶體控制器150或640執行區塊1005之操作。
在區塊1010中，該方法可包含在第一記憶體分割處存取記憶體位置且執行功能，如參考圖1至圖5所描述。在特定實例中，可由如參考圖1至圖2、圖6及圖8描述之記憶體控制器150或640執行區塊1010之操作。
在區塊1015中，該方法可包含接收一下一分割命令，如參考圖1至圖5所描述。在特定實例中，可由如參考圖1至圖2、圖6及圖8描述之記憶體控制器150或640執行區塊1015之操作。在一些實施例中，接收記憶體存取命令之第一數目個時脈週期大於接收下一分割命令之第二數目個時脈週期。
在區塊1020中，該方法可包含在一第二記憶體分割處存取在記憶體存取命令中接收之記憶體位置且執行在該記憶體存取命令中接收之功能，如參考圖1至圖5所描述。在特定實例中，可由如參考圖1至圖2、圖6及圖8描述之記憶體控制器150或640執行區塊1020之操作。
因此，方法900及1000可提供包含多個分割之記憶體陣列之有效操作。應注意，方法900及1000描述可能之實施方案，且操作及步驟可經重新配置或以其他方式經修改，使得其他實施方案亦可行。在一些實例中，可組合方法900及1000中之特徵或步驟。
本文之描述提供實例且不限制在申請專利範圍中闡述之範疇、實用性或實例。可在不違背本發明之範疇之情況下對討論之元件之功能及配置作出改變。若適當，各種實例可省略、取代或加入各種程序或組件。再者，相對於一些實例描述之特徵可在其他實例中組合。
結合附圖之本文闡述之描述係描述實例性組態且不代表可實施或落於申請專利範圍之範疇內之所有實例。本文所使用之術語「實例」、「例示性」及「實施例」意謂「充當一實例、例項或繪示」且不係「較佳的」或「優於其他實例」。詳細描述包含為提供對描述之技術之一理解之目的之特定細節。然而，可在無此等特定細節之情況下實踐此等技術。在一些例項中，已知結構及裝置以區塊圖形式展示以避免阻礙描述之實例之概 念。
在附圖中，類似組件或特徵可具有相同參考標記。此外，可藉由遵循以一破折號及一第二標記(區分類似組件)之方式之參考標記來區分相同類型之各種組件。當在說明書中使用第一參考標記時，描述可應用於具有相同第一參考標記(不考慮第二參考標記)之類似組件之任何者。
如本文所使用，「耦合至」指示實質上彼此接觸之組件。在一些情況中，兩個組件可耦合，即使一第三材料或組件實體分離該兩個組件。此第三組件可不實質上變更該兩個組件或其等功能。反之，此第三組件可幫助或實現第一兩個組件之連接。例如，當沈積於一基板材料上時，一些材料可不強力黏合。可在兩種材料之間使用薄(例如，大約數奈米或更小)層(諸如薄片層)以增強其等形成或連接。在其他情況中，一第三材料可充當為化學隔離兩個組件之緩衝器。
本文使用之術語「層」係指一幾何結構之一層或片狀物。各層可具有三個尺寸(例如，高度、寬度及深度)且可覆蓋一表面之部分或全部。例如，一層可係其中兩個尺寸大於一第三尺寸之一個三維結構，例如一薄膜。層可包含不同元件、組件及/或材料。在一些情況中，一個層可由兩個或兩個以上子層構成。在部分附圖中，為繪示目的描繪一個三維層之兩個尺寸。然而，熟習技術者將意識到該等層本質上係三維的。
如本文所使用，術語「實質上」意謂修飾之特性(例如，由該術語實質上修飾之一動詞或形容詞)無需絕對但足夠貼近以達成該特性之優勢。
如本文所使用，術語「電極」可係指一導體，且在一些情況中可用作為至一記憶體胞或一記憶體陣列之其他組件之一電接觸。一電極可包含一跡線、金屬線、導線、導電層或提供記憶體陣列600之元件或組件之間 之一導電路徑之類似者。
本文所使用之術語「光微影」可係指使用光阻材料圖案化且使用電磁輻射曝露此等材料之程序。例如，可藉由(例如)將光阻劑旋涂於一基底材料上而在該基底材料上形成一光阻材料。可藉由將該光阻劑曝露至輻射而在光阻劑中產生一圖案。可藉由(例如)空間劃界輻射曝露光阻劑之處之一光罩界定該圖案。接著，可(例如)藉由化學處理移除曝露之光阻區域，從而留下所要圖案。在一些情況中，可保留該等曝露之區域且可移除未曝露之區域。
可使用各種不同技術及技巧之任何者表示本文描述之資訊及信號。例如，可由電壓、電流、電磁波、磁場或粒子、光場或粒子或其等之任何組合表示在以上描述中參考之資料、指令、命令、資訊、信號、位元、符號及碼片。一些圖式可將信號繪示為一單一信號；然而，一般技術者將瞭解該信號可代表信號之一匯流排，其中該匯流排可具有各種位元寬度。
術語「電子通信」係指支援組件之間之電子流動之組件之間之一關係。此可包含組件之間之一直接連接或可包含中間組件。處於電子通信中之組件可主動交換電子或信號(例如，在一供能電路中)或可不主動交換電子或信號(例如，在一去能電路中)，但當一電路經供能時可經組態且可操作以交換電子或信號。舉例而言，經由一開關(例如，一電晶體)實體連接之兩個組件電子通信，不管該開關之狀態(即，打開或關閉)。
本文討論之裝置(包含記憶體陣列600)可形成於一半導體基板上，諸如矽、鍺、矽鍺合金、砷化鉀、氮化鉀等等。在一些情況中，該基板係一半導體晶圓。在其他情況中，該基板可係一絕緣體上矽(SOI)基板(諸如玻璃上矽(SOG)或藍寶石上矽(SOP))或另一基板上之半導體材料之磊晶層。 基板或該基板之子區域之導電性可通過使用各種化學物種之摻雜來控制，包含(但不限制於)磷、硼或砷。可藉由離子植入或藉由任何其他摻雜手段在基板之初始形成或生長期間執行摻雜。含有一記憶體陣列或電路之一基板之一部分或切口可被稱為一晶粒。
硫屬化物材料可係包含元素硫(S)、硒(Se)及碲(Te)之至少一者之材料或合金。本文討論之相變材料可係硫屬化物材料。硫屬化物材料及合金可包含(但不限制於)Ge-Te、In-Se、Sb-Te、Ga-Sb、In-Sb、As-Te、Al-Te、Ge-Sb-Te、Te-Ge-As、In-Sb-Te、Te-Sn-Se、Ge-Se-Ga、Bi-Se-Sb、Ga-Se-Te、Sn-Sb-Te、In-Sb-Ge、Te-Ge-Sb-S、Te-Ge-Sn-O、Te-Ge-Sn-Au、Pd-Te-Ge-Sn、In-Se-Ti-Co、Ge-Sb-Te-Pd、Ge-Sb-Te-Co、Sb-Te-Bi-Se、Ag-In-Sb-Te、Ge-Sb-Se-Te、Ge-Sn-Sb-Te、Ge-Te-Sn-Ni、Ge-Te-Sn-Pd或Ge-Te-Sn-Pt。本文使用之帶有連字符之化學組成物表示法指示包含於一特定化合物或合金中之元素且意欲表示涉及指示之元素之所有理想配比。例如，Ge-Te可包含GexTey，其中x及y可為任何正整數。可變電阻材料之其他實例可包含二元金屬氧化物材料或包含兩種或兩種以上金屬(例如，過渡金屬、鹼土金屬及/或稀土金屬)之混合價氧化物。實施例不限制於一特定可變電阻材料或與記憶體胞之記憶體元件相關聯之材料。例如，可使用可變電阻材料之其他實例來形成記憶體元件且可包含硫屬化物材料、巨磁阻材料或基於聚合物之材料等等。
本文討論之電晶體可代表一場效電晶體(FET)且包括一三終端裝置(包含一源極、汲極及閘極)。該等終端可通過導電材料(例如，金屬)連接至其他電子元件。該源極及汲極可係導電的且可包括一重摻雜之(例如退化之)半導體區域。可由一輕摻雜之半導體區域或通道分離該源極及汲 極。若該通道係n型(即，大多數載子係電子)，則接著FET可被稱為一n型FET。同樣地，若該通道係p型(即，大多數載子係電洞)，則接著FET可被稱為一p型FET。該通道可由一絕緣閘極氧化物覆蓋。可藉由將一電壓施加至閘極而控制該通道導電性。例如，分別將一正電壓或負電壓施加至一n型FET或一p型FET可導致通道變得導電。當將大於或等於電晶體之臨限電壓之一電壓施加至電晶體閘極時，可「接通」或「啟動」一電晶體。當將小於電晶體之臨限電壓之一電壓施加至電晶體閘極時，可「關斷」或「撤銷」電晶體。
可利用一通用處理器、一DSP、一ASIC、一FPGA或其他可程式化邏輯裝置、離散閘或電晶體邏輯、離散硬體組件或經設計以執行本文描述之功能之其等之任何組合實施或執行結合本發明描述之各種繪示區塊、組件及模組。一通用處理器可為一微處理器，但替代地該處理器可為任何習知處理器、控制器、微控制器或狀態機。一處理器亦可實施為運算裝置之一組合(例如，一DSP與一微處理器、多個微處理器之一組合、一或多個微處理器與一DSP核結合、或任何其他此組態)。
可在由一處理器、韌體或其等之任何組合執行之硬體、軟體中實施本文描述之功能。若在由一處理器執行之軟體中實施，則該等功能可儲存於一電腦可讀媒體上或在該電腦可讀媒體上經傳輸作為一或多個指令或編碼。其他實例及實施方案係在本發明及隨附申請專利範圍之範疇內的。例如，由於軟體之本質，可使用由一處理器、硬體、韌體、硬接線或此等之任何者之組合執行之軟體實施以上描述之功能。實施功能之特徵亦可實體地定位於各種位置處，包含經分佈使得在不同實體位置處實施功能之部分。再者，如本文所使用(包含在申請專利範圍中)，在一列術語(例如， 由諸如「至少一者」或「一或多者」之一短語開頭之一列術語)中使用之「或」指示一包含列，使得(例如)一列A、B或C之至少一者意謂A或B或C或AB或AC或BC或ABC(即，A及B及C)。
電腦可讀媒體包含非暫時性電腦儲存媒體及包含促進一電腦程式自一個地方轉移至另一地方之任何媒體之通信媒體。一非暫時性儲存媒體可為可由一通用或專用電腦存取之任何可得媒體。舉例而言且不具有限制性，非暫時性電腦可讀媒體可包括RAM、ROM、電可擦除可程式化唯讀記憶體(EEPROM)、光碟(CD)ROM或其他光碟儲存器、磁碟儲存器或其他磁性儲存裝置或可用於攜載或儲存為指令或資料結構形式之所要程式編碼構件且可由一通用或專用電腦或一通用或專用處理器存取之任何其他非暫時性媒體。
再者，任何連接適當地被稱為一電腦可讀媒體。例如，若使用一共軸電纜、光纖纜線、雙絞線、數位用戶線(DSL)或無線技術，諸如紅外線、無線電及微波自一網站、伺服器或其他遠端源傳輸軟體，則接著該共軸電纜、光纖排線、雙絞線、數位用戶線(DSL)或無線技術(諸如紅外線、無線電及微波)包含於媒體之定義中。如本文所使用之磁碟及光碟包含CD、雷射光碟、光碟、數位多功能光碟(DVD)、軟碟及藍光光碟，其中磁碟通常重現磁性資料而光碟利用雷射重現光學資料。以上組合亦包含於電腦可讀媒體之範疇內。
提供本文描述以使得熟習技術者能夠做出或使用本發明。熟習技術者將易於明白本發明之各種修改，且在不違背本發明之範疇之情況下，本文界定之一般原理可應用於其他變體。因此，本發明不限制於本文描述之實例及設計，而係符合與本文揭示之原理及新特徵一致之最廣範疇。

Claims (5)

  1. 一種記憶體裝置，其包括：一第一記憶體分割(partition)，其包含第一複數個記憶體位置；一第二記憶體分割，其包含第二複數個記憶體位置；及一操作指令解碼器，其經組態以解碼一接收之指令作為在與該第一記憶體分割之一先前記憶體存取之一先前記憶體位置相同之該第二記憶體分割之一記憶體位置處執行一記憶體存取之一下一分割命令，其中該下一分割命令將一記憶體位址排除在外，且其中：該操作指令解碼器進一步經組態以解碼包含該第一記憶體分割之該先前記憶體位置之一第一記憶體位址、一第一記憶體分割識別及待執行之一功能之一初始接收之指令，該記憶體裝置包括一3D交叉點(3D XP)記憶體陣列；該初始接收之指令包括：第一複數個位元，其等識別該3D XP記憶體陣列之該第一記憶體分割內之一第一儲存平面處之該第一記憶體位址，第二複數個位元，其等識別在該3D XP記憶體陣列之該第一記憶體分割內之一第二儲存平面處之一第二記憶體位址，及第三複數個位元，其等指示該功能；且該下一分割命令包括第四複數個位元，該第四複數個位元指示將在該3D XP記憶體陣列之該第二記憶體分割處施加該第一記憶體位址、第二記憶體位址及功能。
  2. 如請求項1之記憶體裝置，其中接收該初始接收之指令之第一數目個時脈週期大於接收該下一分割命令之第二數目個時脈週期。
  3. 如請求項2之記憶體裝置，其中該第一數目個時脈週期係8個時脈週期，且該第二數目個時脈週期係2個時脈週期。
  4. 如請求項1之記憶體裝置，其中該記憶體裝置包括選自由動態隨機存取記憶體(DRAM)、非揮發性隨機存取記憶體(NVRAM)、唯讀記憶體(ROM)及3D交叉點(3D XP)記憶體組成之一群組之一記憶體陣列。
  5. 如請求項1之記憶體裝置，其中該下一分割命令包括該第二記憶體分割之一分割位址。
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