JP2021150296A - 半導体記憶装置 - Google Patents

Abstract

【課題】半導体記憶装置の歩留まりを向上させる。【解決手段】実施形態の半導体記憶装置は、基板と複数の第１部材と複数の第１導電体層と複数の第１及び第２ピラーとを含む。基板は、第１領域ＭＡ及び第２領域ＣＡと、複数のブロック領域ＢＬＫと、を含む。複数の第１部材ＳＬＴは、複数のブロック領域の境界部分にそれぞれ配置される。複数の第１導電体層は、複数の第１部材ＳＬＴによって分断されている。複数の第１ピラーＭＰは、第１領域と複数のブロック領域とが重なる領域に、複数の第１導電体層を貫通して設けられる。複数の第２ピラーＨＲは、第２領域と複数のブロック領域とが重なる領域に、複数の第１導電体層を貫通して設けられる。第２領域は、複数の第２ピラーが周期的に配置された第１サブ領域を有する。第１サブ領域では、周期的に配置された複数の第２ピラーのうち少なくとも１つの第２ピラーが省略される。【選択図】図９

Description

実施形態は、半導体記憶装置に関する。

データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリが知られている。

特表２０１８−５１４０７６号公報 特開２０１８−０１１０１２号公報 米国特許出願公開第２０１７／０１９４３４１号明細書

半導体記憶装置の歩留まりを向上させる。

実施形態の半導体記憶装置は、基板と、複数の第１部材と、複数の第１導電体層と、複数の第１ピラーと、複数の第２ピラーと、を含む。基板は、第１方向に並んで配置された第１領域及び第２領域と、各々が第１方向に延伸し且つ第１方向と交差する第２方向に並んで配置された複数のブロック領域と、を含む。複数の第１部材は、各々が第１方向に延伸して設けられ、複数のブロック領域の境界部分にそれぞれ配置される。複数の第１導電体層は、第１方向及び第２方向のそれぞれと交差する第３方向に並び且つ互いに離れて設けられ、複数の第１部材によって分断されている。複数の第１ピラーは、第１領域と複数のブロック領域とが重なる領域に、複数の第１導電体層を第３方向に貫通して設けられる。複数の第２ピラーは、第２領域と複数のブロック領域とが重なる領域に、複数の第１導電体層を第３方向に貫通して設けられる。第２領域は、複数のブロック領域のうち少なくとも１つのブロック領域と重なる領域で複数の第２ピラーが周期的に配置された第１サブ領域を有する。第１サブ領域では、周期的に配置された複数の第２ピラーのうち少なくとも１つの第２ピラーが省略される。

実施形態に係る半導体記憶装置の全体構成の一例を示すブロック図。 実施形態に係る半導体記憶装置が備えるメモリセルアレイの回路構成の一例を示す回路図。 実施形態に係る半導体記憶装置が備えるメモリセルアレイの平面レイアウトの一例を示す平面図。 実施形態に係る半導体記憶装置が備えるメモリセルアレイのメモリ領域における詳細な平面レイアウトの一例を示す平面図。 実施形態に係る半導体記憶装置が備えるメモリセルアレイのメモリ領域における断面構造の一例を示す、図４のＶ−Ｖ線に沿った断面図。 実施形態に係る半導体記憶装置におけるメモリピラーの断面構造の一例を示す、図５のＶＩ−ＶＩ線に沿った断面図。 実施形態に係る半導体記憶装置が備えるメモリセルアレイの引出領域における平面レイアウトの一例を示す平面図。 実施形態に係る半導体記憶装置が備えるメモリセルアレイの引出領域における断面構造の一例を示す、図７のＶＩＩＩ−ＶＩＩＩ線に沿った断面図。 実施形態に係る半導体記憶装置が備えるメモリセルアレイのコンタクト領域における平面レイアウトの一例を示す平面図。 実施形態に係る半導体記憶装置が備えるメモリセルアレイのコンタクト領域における断面構造の一例を示す断面図。 実施形態に係る半導体記憶装置が備えるメモリセルアレイのコンタクト領域における断面構造の一例を示す、図１０のＸＩ−ＸＩ線に沿った断面図。 実施形態に係る半導体記憶装置の製造方法の一例を示すフローチャート。 実施形態に係る半導体記憶装置の製造途中の平面レイアウトの一例を示す平面図。 実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。 実施形態に係る半導体記憶装置の製造途中の平面レイアウトの一例を示す平面図。 実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。 実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。 実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。 実施形態に係る半導体記憶装置の製造途中の平面レイアウトの一例を示す平面図。 実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。 実施形態に係る半導体記憶装置の製造途中の平面レイアウトの一例を示す平面図。 実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。 実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。 実施形態に係る半導体記憶装置の製造途中の平面レイアウトの一例を示す平面図。 実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。 実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。 実施形態の比較例に係る半導体記憶装置の製造工程における測長方法の一例を示す概略図。 実施形態に係る半導体記憶装置の製造工程における測長方法の一例を示す概略図。 実施形態の第１変形例に係る半導体記憶装置におけるユニークパターンの配置の一例を示す平面図。 実施形態の第２変形例に係る半導体記憶装置におけるユニークパターンの構成の一例を示す平面図。 実施形態の第３変形例に係る半導体記憶装置におけるユニークパターンの配置の一例を示す平面図。 実施形態の第４変形例に係る半導体記憶装置におけるメモリセルアレイの断面構造の一例を示す断面図。

以下に、実施形態について図面を参照して説明する。実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は模式的又は概念的なものであり、各図面の寸法及び比率等は必ずしも現実のものと同一とは限らない。本発明の技術思想は、構成要素の形状、構造、配置等によって特定されるものではない。

尚、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素はそれぞれ文字のみを含んだ参照符号により参照される。

［実施形態］
以下に、実施形態に係る半導体記憶装置１について説明する。

［１］半導体記憶装置１の構成
［１−１］半導体記憶装置１の全体構成
図１は、実施形態に係る半導体記憶装置１の構成例を示している。半導体記憶装置１は、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリであり、外部のメモリコントローラ２によって制御可能である。

図１に示すように、半導体記憶装置１は、例えばメモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、並びにセンスアンプモジュール１６を備えている。

メモリセルアレイ１０は、複数のブロックＢＬＫ０〜ＢＬＫｎ（ｎは１以上の整数）を含んでいる。ブロックＢＬＫは、データを不揮発に記憶することが可能な複数のメモリセルの集合であり、例えばデータの消去単位として使用される。また、メモリセルアレイ１０には、複数のビット線及び複数のワード線が設けられる。各メモリセルは、例えば１本のビット線と１本のワード線とに関連付けられている。メモリセルアレイ１０の詳細な構成については後述する。

コマンドレジスタ１１は、半導体記憶装置１がメモリコントローラ２から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１３に読み出し動作、書き込み動作、消去動作等を実行させる命令を含んでいる。

アドレスレジスタ１２は、半導体記憶装置１がメモリコントローラ２から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄを含んでいる。例えば、ブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄは、それぞれブロックＢＬＫ、ワード線、及びビット線の選択に使用される。

シーケンサ１３は、半導体記憶装置１全体の動作を制御する。例えば、シーケンサ１３は、コマンドレジスタ１１に保持されたコマンドＣＭＤに基づいてドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６等を制御して、読み出し動作、書き込み動作、消去動作等を実行する。

ドライバモジュール１４は、読み出し動作、書き込み動作、消去動作等で使用される電圧を生成する。そして、ドライバモジュール１４は、例えばアドレスレジスタ１２に保持されたページアドレスＰＡｄに基づいて、選択されたワード線に対応する信号線に生成した電圧を印加する。

ロウデコーダモジュール１５は、アドレスレジスタ１２に保持されたブロックアドレスＢＡｄに基づいて、対応するメモリセルアレイ１０内の１つのブロックＢＬＫを選択する。そして、ロウデコーダモジュール１５は、例えば選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線に転送する。

センスアンプモジュール１６は、書き込み動作において、メモリコントローラ２から受信した書き込みデータＤＡＴに応じて、各ビット線に所望の電圧を印加する。また、センスアンプモジュール１６は、読み出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果を読み出しデータＤＡＴとしてメモリコントローラ２に転送する。

以上で説明された半導体記憶装置１及びメモリコントローラ２は、それらの組み合わせにより１つの半導体装置を構成しても良い。このような半導体装置としては、例えばＳＤ^ＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。

［１−２］メモリセルアレイ１０の回路構成
図２は、実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の回路構成の一例を示し、メモリセルアレイ１０に含まれた複数のブロックＢＬＫのうち１つのブロックＢＬＫを表示している。図２に示すように、ブロックＢＬＫは、例えば５つのストリングユニットＳＵ０〜ＳＵ４を含んでいる。

各ストリングユニットＳＵは、ビット線ＢＬ０〜ＢＬｍ（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含んでいる。各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ０〜ＭＴ７、並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。各メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データを不揮発に保持する。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。

各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０〜ＭＴ７は、直列に接続される。選択トランジスタＳＴ１のドレインは、関連付けられたビット線ＢＬに接続される。選択トランジスタＳＴ１のソースは、直列に接続されたメモリセルトランジスタＭＴ０〜ＭＴ７の一端に接続される。選択トランジスタＳＴ２のドレインは、直列に接続されたメモリセルトランジスタＭＴ０〜ＭＴ７の他端に接続される。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。

同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ７に接続される。ストリングユニットＳＵ０内の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ０に接続される。ストリングユニットＳＵ１内の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ１に接続される。ストリングユニットＳＵ２内の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ２に接続される。ストリングユニットＳＵ３内の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ３に接続される。ストリングユニットＳＵ４内の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ４に接続される。複数の選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに接続される。

ビット線ＢＬ０〜ＢＬｍには、それぞれ異なるカラムアドレスが割り当てられる。各ビット線ＢＬは、複数のブロックＢＬＫ間で同一のカラムアドレスが割り当てられたＮＡＮＤストリングＮＳによって共有される。ワード線ＷＬ０〜ＷＬ７のそれぞれは、ブロックＢＬＫ毎に設けられる。ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共有される。

１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと呼ばれる。例えば、それぞれが１ビットデータを記憶するメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて、２ページデータ以上の記憶容量を有し得る。

尚、実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の回路構成は、以上で説明された構成に限定されない。例えば、各ブロックＢＬＫが含むストリングユニットＳＵの個数や、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の個数は、それぞれ任意の個数でも良い。

［１−３］メモリセルアレイ１０の構造
以下に、実施形態に係る半導体記憶装置１の構造の一例について説明する。尚、以下で参照される図面において、Ｘ方向はワード線ＷＬの延伸方向に対応し、Ｙ方向はビット線ＢＬの延伸方向に対応し、Ｚ方向は半導体記憶装置１の形成に使用される半導体基板２０の表面に対する鉛直方向に対応している。平面図には、図を見易くするためにハッチングが適宜付加されている。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。断面図には、図を見易くするために、構成の図示が適宜省略されている。

（メモリセルアレイ１０の平面レイアウトについて）
図３は、実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の平面レイアウトの一例を示し、４つのブロックＢＬＫ０〜ＢＬＫ３に対応する領域を表示している。図３に示すように、メモリセルアレイ１０の平面レイアウトは、例えば、Ｘ方向において、メモリ領域ＭＡ１及びＭＡ２、引出領域ＨＡ１及びＨＡ２、並びにコンタクト領域ＣＡに分割される。また、メモリセルアレイ１０は、複数のスリットＳＬＴ、ＳＨＥ、及びＯＳＴを含んでいる。

メモリ領域ＭＡ１及びＭＡ２は、引出領域ＨＡ１及びＨＡ２の間に配置される。コンタクト領域ＣＡは、メモリ領域ＭＡ１及びＭＡ２の間に配置される。メモリ領域ＭＡ１及びＭＡ２のそれぞれは、複数のＮＡＮＤストリングＮＳを含んでいる。引出領域ＨＡ１及びＨＡ２のそれぞれは、積層配線（例えば、ワード線ＷＬ並びに選択ゲート線ＳＧＤ及びＳＧＳ）の階段構造を含んでいる。当該階段構造には、ＮＡＮＤストリングＮＳに接続された積層配線とロウデコーダモジュール１５との間を電気的に接続するための複数のコンタクトが接続される。コンタクト領域ＣＡは、メモリセルアレイ１０の積層構造を貫通する貫通コンタクトを含んでいる。

複数のスリットＳＬＴは、それぞれがＸ方向に沿って延伸して設けられた部分を有し、Ｙ方向に並んでいる。複数のスリットＳＬＴのそれぞれは、Ｘ方向においてメモリ領域ＭＡ１及びＭＡ２、引出領域ＨＡ１及びＨＡ２、並びにコンタクト領域ＣＡを横切っている。また、スリットＳＬＴは、例えば、内部に絶縁体や板状のコンタクトが埋め込まれた構造を有し、当該スリットＳＬＴを介して隣り合う配線（例えば、ワード線ＷＬ０〜ＷＬ７、並びに選択ゲート線ＳＧＤ及びＳＧＳ）を分断している。

複数のスリットＳＨＥは、メモリ領域ＭＡ１及びＭＡ２のそれぞれに配置される。メモリ領域ＭＡ１に対応する複数のスリットＳＨＥは、それぞれがメモリ領域ＭＡ１を横切って設けられ、Ｙ方向に並んでいる。メモリ領域ＭＡ２に対応する複数のスリットＳＨＥは、それぞれがメモリ領域ＭＡ２を横切って設けられ、Ｙ方向に並んでいる。本例では、４つのスリットＳＨＥが、隣り合うスリットＳＬＴの間のそれぞれに配置されている。スリットＳＨＥは、内部に絶縁体が埋め込まれた構造を有する。スリットＳＨＥは、当該スリットＳＨＥを介して隣り合う配線（少なくとも、選択ゲート線ＳＧＤ）を分断している。

複数のスリットＯＳＴは、コンタクト領域ＣＡに配置される。スリットＯＳＴは、Ｘ方向に延伸して設けられた部分を有する。本例では、２つのスリットＯＳＴが、隣り合うスリットＳＬＴの間のそれぞれに配置される。隣り合うスリットＳＬＴの間において、２つのスリットＯＳＴは、互いに離れて配置され、Ｙ方向に並んでいる。スリットＯＳＴは、内部に絶縁体が埋め込まれた構造を有する。隣り合うスリットＳＬＴの間の２つのスリットＯＳＴの間には、貫通コンタクトが配置される貫通領域ＯＡが設けられる。

以上で説明したメモリセルアレイ１０の平面レイアウトでは、スリットＳＬＴによって区切られた領域のそれぞれが、１つのブロックＢＬＫに対応している。また、スリットＳＬＴ及びＳＨＥによって区切られた領域のそれぞれが、１つのストリングユニットＳＵに対応している。メモリセルアレイ１０には、例えば図３に示されたレイアウトが、Ｙ方向に繰り返し配置される。

尚、実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の平面レイアウトは、以上で説明されたレイアウトに限定されない。例えば、隣り合うスリットＳＬＴの間に配置されるスリットＳＨＥの本数は、任意の本数に設計され得る。隣り合うスリットＳＬＴの間に形成されるストリングユニットＳＵの個数は、隣り合うスリットＳＬＴの間に配置されたスリットＳＨＥの本数に基づいて変更され得る。

（メモリ領域ＭＡにおけるメモリセルアレイ１０の構造について）
図４は、実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０のメモリ領域ＭＡにおける詳細な平面レイアウトの一例を示し、１つのブロックＢＬＫ（すなわち、ストリングユニットＳＵ０〜ＳＵ４）を含む領域を表示している。図４に示すように、メモリ領域ＭＡにおいてメモリセルアレイ１０は、複数のメモリピラーＭＰ、複数のコンタクトＣＶ、及び複数のビット線ＢＬを含んでいる。また、各スリットＳＬＴは、コンタクトＬＩ及びスペーサＳＰを含んでいる。

メモリピラーＭＰの各々は、例えば１つのＮＡＮＤストリングＮＳとして機能する。複数のメモリピラーＭＰは、隣り合う２つのスリットＳＬＴの間の領域において、例えば２４列の千鳥状に配置される。そして、例えば、紙面の上側から数えて、５列目のメモリピラーＭＰと、１０列目のメモリピラーＭＰと、１５列目のメモリピラーＭＰと、２０列目のメモリピラーＭＰとのそれぞれに、１つのスリットＳＨＥが重なっている。

複数のビット線ＢＬは、それぞれがＹ方向に延伸し、Ｘ方向に並んでいる。各ビット線ＢＬは、ストリングユニットＳＵ毎に少なくとも１つのメモリピラーＭＰと重なるように配置される。本例において、各メモリピラーＭＰには、２本のビット線ＢＬが重なって配置されている。メモリピラーＭＰに重なっている複数のビット線ＢＬのうち１本のビット線ＢＬと、当該メモリピラーＭＰとの間には、コンタクトＣＶが設けられる。各メモリピラーＭＰは、コンタクトＣＶを介して対応するビット線ＢＬと電気的に接続される。

尚、スリットＳＨＥと重なったメモリピラーＭＰと、ビット線ＢＬとの間のコンタクトＣＶは、省略される。言い換えると、異なる２本の選択ゲート線ＳＧＤに接したメモリピラーＭＰとビット線ＢＬとの間のコンタクトＣＶは、省略される。隣り合うスリットＳＬＴ間におけるメモリピラーＭＰやスリットＳＨＥ等の個数及び配置は、図４を用いて説明された構成に限定されず、適宜変更され得る。各メモリピラーＭＰと重なるビット線ＢＬの本数は、任意の本数に設計され得る。

コンタクトＬＩは、Ｘ方向に延伸した部分を有する導電体である。スペーサＳＰは、コンタクトＬＩの側面に設けられた絶縁体である。コンタクトＬＩと、当該コンタクトＬＩとＹ方向に隣り合う導電体との間は、スペーサＳＰによって離隔及び絶縁されている。コンタクトＬＩは、例えばソース線ＳＬの一部として使用される。

図５は、図４のＶ−Ｖ線に沿った断面図であり、実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０のメモリ領域ＭＡにおける断面構造の一例を示している。図５に示すように、メモリセルアレイ１０は、導電体層２１〜２５を含んでいる。導電体層２１〜２５は、半導体基板２０の上方に設けられる。

具体的には、半導体基板２０の上方に、絶縁体層を介して導電体層２１が設けられる。図示が省略されているが、半導体基板２０と導電体層２１との間の絶縁体層には、例えばロウデコーダモジュール１５やセンスアンプモジュール１６等に対応する回路が設けられる。導電体層２１は、例えばＸＹ平面に沿って広がった板状に形成され、ソース線ＳＬとして使用される。導電体層２１は、例えばリンがドープされたシリコンを含んでいる。

導電体層２１の上方に、絶縁体層を介して導電体層２２が設けられる。導電体層２２は、例えばＸＹ平面に沿って広がった板状に形成され、選択ゲート線ＳＧＳとして使用される。導電体層２２は、例えばタングステンを含んでいる。

導電体層２２の上方に、絶縁体層と導電体層２３とが交互に積層される。導電体層２３は、例えばＸＹ平面に沿って広がった板状に形成される。積層された複数の導電体層２３は、半導体基板２０側から順に、それぞれワード線ＷＬ０〜ＷＬ７として使用される。導電体層２３は、例えばタングステンを含んでいる。

最上層の導電体層２３の上方に、絶縁体層を介して導電体層２４が設けられる。導電体層２４は、例えばＸＹ平面に沿って広がった板状に形成される。導電体層２４は、選択ゲート線ＳＧＤとして使用される。導電体層２４は、例えばタングステンを含んでいる。

導電体層２４の上方に、絶縁体層を介して導電体層２５が設けられる。導電体層２５は、例えばＹ方向に沿って延伸したライン状に形成され、ビット線ＢＬとして使用される。つまり、図示せぬ領域において複数の導電体層２５は、Ｘ方向に沿って並んでいる。導電体層２５は、例えば銅を含んでいる。

メモリピラーＭＰの各々は、Ｚ方向に沿って延伸して設けられ、導電体層２２〜２４を貫通している。また、メモリピラーＭＰの各々は、例えばコア部材３０、半導体層３１、積層膜３２を含んでいる。コア部材３０は、Ｚ方向に沿って延伸して設けられる。例えば、コア部材３０の上端は、最上層の導電体層２４よりも上層に含まれ、コア部材３０の下端は、導電体層２１が設けられた層内に含まれる。半導体層３１は、例えばコア部材３０の周囲を覆っている。メモリピラーＭＰの下部において、半導体層３１の一部は、導電体層２１に接触している。積層膜３２は、半導体層３１と導電体層２１とが接触した部分を除いて、半導体層３１の側面及び底面を覆っている。コア部材３０は、例えば酸化シリコン等の絶縁体を含んでいる。半導体層３１は、例えばシリコンを含んでいる。

以上で説明されたメモリピラーＭＰの構造では、メモリピラーＭＰと導電体層２２とが交差した部分が、選択トランジスタＳＴ２として機能する。メモリピラーＭＰと導電体層２３とが交差した部分が、メモリセルトランジスタＭＴとして機能する。メモリピラーＭＰと導電体層２４とが交差した部分が、選択トランジスタＳＴ１として機能する。

メモリピラーＭＰ内の半導体層３１の上面には、柱状のコンタクトＣＶが設けられる。図示された領域には、６本のメモリピラーＭＰのうち、２本のメモリピラーＭＰにそれぞれ対応する２本のコンタクトＣＶが表示されている。当該領域においてスリットＳＨＥと重ならない且つコンタクトＣＶが接続されていないメモリピラーＭＰには、図示されない領域においてコンタクトＣＶが接続される。

コンタクトＣＶの上面には、１個の導電体層２５、すなわち１本のビット線ＢＬが接触している。１個の導電体層２５には、スリットＳＬＴ及びＳＨＥによって区切られた空間のそれぞれにおいて、１本のコンタクトＣＶが接続される。つまり、導電体層２５の各々には、例えば隣り合うスリットＳＬＴ及びＳＨＥの間における１本のメモリピラーＭＰと、隣り合う２本のスリットＳＨＥの間における１本のメモリピラーＭＰとが電気的に接続される。

スリットＳＬＴは、例えばＸＺ平面に沿って広がった形状に形成され、導電体層２２〜２４を分断している。スリットＳＬＴ内で、コンタクトＬＩはスリットＳＬＴに沿って設けられ、スペーサＳＰはコンタクトＬＩと導電体層２２〜２４との間に少なくとも設けられる。コンタクトＬＩの上端は、導電体層２４と導電体層２５との間の層に含まれている。コンタクトＬＩの下端は、例えば導電体層２１に接触している。尚、スリットＳＬＴ内のコンタクトＬＩは、メモリセルアレイ１０の構造に応じて省略されても良い。

スリットＳＨＥは、例えばＸＺ平面に沿って広がった板状に形成され、導電体層２４を分断している。スリットＳＨＥの上端は、導電体層２４と導電体層２５との間の層に含まれている。スリットＳＨＥの下端は、例えば最上層の導電体層２３と導電体層２４との間の層に含まれている。スリットＳＨＥは、例えば酸化シリコン等の絶縁体を含んでいる。尚、スリットＳＨＥの上端とスリットＳＬＴの上端とは、揃っていても良いし、揃っていなくても良い。また、スリットＳＨＥの上端とメモリピラーＭＰの上端とは、揃っていても良いし、揃っていなくても良い。

図６は、図５のＶＩ−ＶＩ線に沿った断面図であり、実施形態に係る半導体記憶装置１におけるメモリピラーＭＰの断面構造の一例を示している。より具体的には、図６は、半導体基板２０の表面に平行且つ導電体層２３を含む層におけるメモリピラーＭＰの断面構造を表示している。

図６に示すように、積層膜３２は、例えばトンネル絶縁膜３３、絶縁膜３４、及びブロック絶縁膜３５を含んでいる。導電体層２３を含む層において、コア部材３０は、例えばメモリピラーＭＰの中央部に設けられる。半導体層３１は、コア部材３０の側面を囲っている。トンネル絶縁膜３３は、半導体層３１の側面を囲っている。絶縁膜３４は、トンネル絶縁膜３３の側面を囲っている。ブロック絶縁膜３５は、絶縁膜３４の側面を囲っている。導電体層２３は、ブロック絶縁膜３５の側面を囲っている。

半導体層３１は、メモリセルトランジスタＭＴ０〜ＭＴ７並びに選択トランジスタＳＴ１及びＳＴ２のチャネル（電流経路）として使用される。トンネル絶縁膜３３及びブロック絶縁膜３５のそれぞれは、例えば酸化シリコンを含んでいる。絶縁膜３４は、メモリセルトランジスタＭＴの電荷蓄積層として使用され、例えば窒化シリコンを含んでいる。これにより、メモリピラーＭＰの各々は、１つのＮＡＮＤストリングＮＳとして機能する。

（引出領域ＨＡにおけるメモリセルアレイ１０の構造について）
実施形態に係る半導体記憶装置１では、引出領域ＨＡ１における偶数番号のブロックＢＬＫの構造が、引出領域ＨＡ２における奇数番号のブロックＢＬＫの構造と類似している。また、引出領域ＨＡ２における偶数番号のブロックＢＬＫの構造が、引出領域ＨＡ１における奇数番号のブロックＢＬＫの構造と類似している。

具体的には、例えば、引出領域ＨＡ２におけるブロックＢＬＫ０の平面レイアウトは、引出領域ＨＡ１におけるブロックＢＬＫ１の構造をＸ方向及びＹ方向のそれぞれに反転させたレイアウトと同様である。引出領域ＨＡ２におけるブロックＢＬＫ１の平面レイアウトは、引出領域ＨＡ１におけるブロックＢＬＫ０の構造をＸ方向及びＹ方向のそれぞれに反転させたレイアウトと同様である。以下では、偶数番号のブロックＢＬＫのことを“ＢＬＫｅ”と呼び、奇数番号のブロックＢＬＫのことを“ＢＬＫｏ”と呼ぶ。

図７は、実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の引出領域ＨＡ１における詳細な平面レイアウトの一例を示し、隣り合うブロックＢＬＫｅ及びＢＬＫｏに対応する領域を表示している。また、図７には、引出領域ＨＡ１の近傍におけるメモリ領域ＭＡ１の一部も示されている。以下に、図７に示された引出領域ＨＡ１におけるブロックＢＬＫｅ及びＢＬＫｏの平面レイアウトに基づいて、引出領域ＨＡ１及びＨＡ２におけるブロックＢＬＫの平面レイアウトについて説明する。

図７に示すように、引出領域ＨＡ１において、選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ７、及び選択ゲート線ＳＧＤのそれぞれは、上層の配線層（導電体層）と重ならない部分（テラス部分）を有している。また、引出領域ＨＡ１においてメモリセルアレイ１０は、複数のコンタクトＣＣ、及び複数の支持柱ＨＲを含んでいる。

引出領域ＨＡ１において上層の配線層と重ならない部分の形状は、階段(step)、段丘(terrace)、畦石(rimstone)等と類似している。具体的には、選択ゲート線ＳＧＳとワード線ＷＬ０との間、ワード線ＷＬ０とワード線ＷＬ１との間、・・・、ワード線ＷＬ６とワード線ＷＬ７との間、ワード線ＷＬ７と選択ゲート線ＳＧＤとの間に、それぞれ段差が設けられる。本例では、ワード線ＷＬ０〜ＷＬ７の端部が、Ｘ方向に段差が形成された階段状に設けられる。

引出領域ＨＡ１とブロックＢＬＫｅとが重なる領域では、複数のコンタクトＣＣが、選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ７、及び選択ゲート線ＳＧＤ０〜ＳＧＤ４のそれぞれのテラス部分の上にそれぞれ設けられる。また、引出領域ＨＡ１とブロックＢＬＫｏとが重なる領域では、複数のコンタクトＣＣが、選択ゲート線ＳＧＤ０〜ＳＧＤ４のそれぞれのテラス部分の上にそれぞれ設けられる。

一方で、図示が省略されているが、引出領域ＨＡ２とブロックＢＬＫｏとが重なる領域では、複数のコンタクトＣＣが、選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ７、及び選択ゲート線ＳＧＤ０〜ＳＧＤ４のそれぞれのテラス部分の上にそれぞれ設けられる。また、引出領域ＨＡ２とブロックＢＬＫｅとが重なる領域では、複数のコンタクトＣＣが、選択ゲート線ＳＧＤ０〜ＳＧＤ４のそれぞれのテラス部分の上にそれぞれ設けられる。

選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ７、及び選択ゲート線ＳＧＤ０〜ＳＧＤ４のそれぞれは、対応するコンタクトＣＣを介してロウデコーダモジュール１５に電気的に接続される。つまり、選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ７、及び選択ゲート線ＳＧＤ０〜ＳＧＤ４のそれぞれには、例えば引出領域ＨＡ１及びＨＡ２の少なくともいずれか一方に配置されたコンタクトＣＣから電圧が印加される。尚、各配線層には、引出領域ＨＡ１と、引出領域ＨＡ２とのそれぞれにコンタクトＣＣが接続されても良い。この場合、例えばワード線ＷＬは、引出領域ＨＡ１内のコンタクトＣＣと引出領域ＨＡ２内のコンタクトＣＣとの両側から電圧が印加される。

複数の支持柱ＨＲは、引出領域ＨＡ１及びＨＡ２と各ブロックＢＬＫが重なる領域で、スリットＳＬＴが形成される部分と、コンタクトＣＣが形成される部分とを除いた領域に適宜配置される。支持柱ＨＲは、コンタクトＣＣ及びスリットＳＬＴのそれぞれと重ならないことが好ましい。例えば、支持柱ＨＲは、Ｚ方向に延伸したホール内に絶縁体が埋め込まれた構造を有し、積層された配線層（例えば、ワード線ＷＬ並びに選択ゲート線ＳＧＳ及びＳＧＤ）を貫通している。

図８は、図７のＶＩＩＩ−ＶＩＩＩ線に沿った断面図であり、実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の引出領域ＨＡ１における断面構造の一例を示している。また、図８には、引出領域ＨＡ１の近傍におけるメモリ領域ＭＡ１の一部も示されている。図８に示すように、引出領域ＨＡ１では、ワード線ＷＬ並びに選択ゲート線ＳＧＤ及びＳＧＳに対応する複数の導電体層２２、２３及び２４の端部が階段状に設けられる。また、引出領域ＨＡ１においてメモリセルアレイ１０は、複数の導電体層２６を含んでいる。

複数のコンタクトＣＣは、選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ７、及び選択ゲート線ＳＧＤのそれぞれのテラス部分の上に、それぞれ設けられる。各コンタクトＣＣの上には、１個の導電体層２６が設けられる。これにより、導電体層２２、２３及び２４のそれぞれと、関連付けられた導電体層２６との間が、コンタクトＣＣを介して電気的に接続される。導電体層２６は、例えば導電体層２５と同じ層に含まれている。

支持柱ＨＲは、Ｚ方向に延伸して設けられ、例えば導電体層２２〜２４を貫通している。支持柱ＨＲの上端は、例えば導電体層２５とメモリピラーＭＰの上端との間の層に含まれている。支持柱ＨＲの下端は、例えば導電体層２１が設けられた層に含まれている。

尚、導電体層２１と導電体層２２との間に、エッチングストッパ且つ選択ゲート線ＳＧＳの一部として使用される半導体層が設けられる場合には、支持柱ＨＲの下端は、少なくとも当該半導体層まで到達していれば良い。また、支持柱ＨＲは、複数種類の絶縁体層によって構成されても良い。支持柱ＨＲ内には、導電体層２２〜２４と絶縁されていれば、導電体や半導体が含まれていても良い。

（コンタクト領域ＣＡにおけるメモリセルアレイ１０の構造について）
図９は、実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０のコンタクト領域ＣＡにおける詳細な平面レイアウトの一例を示している。また、図９には、コンタクト領域ＣＡの近傍におけるメモリ領域ＭＡ１及びＭＡ２の一部も示されている。図９に示すように、メモリ領域ＭＡ１に設けられた選択ゲート線ＳＧＤと、メモリ領域ＭＡ２に設けられた選択ゲート線ＳＧＤとは、例えばコンタクト領域ＣＡ内の絶縁体層ＩＮＳを介して分断されている。また、コンタクト領域ＣＡにおいてメモリセルアレイ１０は、コンタクトＣ４、及び複数の支持柱ＨＲを含んでいる。

ストリングユニットＳＵ０に対応する選択ゲート線ＳＧＤ０は、メモリ領域ＭＡ１内の選択ゲート線ＳＧＤ０ａとメモリ領域ＭＡ２内の選択ゲート線ＳＧＤ０ｂとに分かれている。ストリングユニットＳＵ１に対応する選択ゲート線ＳＧＤ１は、メモリ領域ＭＡ１内の選択ゲート線ＳＧＤ１ａとメモリ領域ＭＡ２内の選択ゲート線ＳＧＤ１ｂとに分かれている。以降も同様に、ストリングユニットＳＵ２〜ＳＵ４に対応して、選択ゲート線ＳＧＤ２ａ及びＳＧＤ２ｂの組と、選択ゲート線ＳＧＤ３ａ及びＳＧＤ３ｂの組と、選択ゲート線ＳＧＤ４ａ及びＳＧＤ４ｂの組とがそれぞれ形成される。

選択ゲート線ＳＧＤ０ａ〜ＳＧＤ４ａのそれぞれは、メモリ領域ＭＡ１においてＸ方向に延伸した部分を有している。選択ゲート線ＳＧＤ０ｂ〜ＳＧＤ４ｂのそれぞれは、メモリ領域ＭＡ２においてＸ方向に延伸した部分を有している。尚、ストリングユニットＳＵ毎に設けられた選択ゲート線ＳＧＤの組は、図示が省略された配線を介して互いに電気的に接続されても良いし、絶縁体層ＩＮＳを迂回するパターンの形成が可能であれば連続的に形成されても良い。

コンタクトＣ４は、貫通領域ＯＡに設けられる。具体的には、コンタクトＣ４は、隣り合うスリットＳＬＴ間に配置された２つのスリットＯＳＴの間に設けられる。コンタクトＣ４は、メモリセルアレイ１０の積層構造を貫通している。そして、コンタクトＣ４は、メモリセルアレイ１０上方の配線と、メモリセルアレイ１０の下方の配線との間を電気的に接続する。尚、貫通領域ＯＡには、１つ又は２つ以上の複数のコンタクトＣ４が設けられても良い。

複数の支持柱ＨＲは、コンタクト領域ＣＡ内で貫通領域ＯＡを除いた領域に周期的に配置される。コンタクト領域ＣＡ内の複数の支持柱ＨＲの配置は、千鳥状であっても良いし、格子状であっても良い。支持柱ＨＲとスリットＳＬＴ及びＯＳＴとは、重なっていないことが好ましい。コンタクト領域ＣＡ内の支持柱ＨＲの構造は、例えば引出領域ＨＡ内の支持柱ＨＲの構造と同様である。

また、コンタクト領域ＣＡ内では、例えばメモリ領域ＭＡ１とコンタクト領域ＣＡとの境界の近傍において、周期的に配置された複数の支持柱ＨＲから１つの支持柱ＨＲが間引かれている。具体的には、当該コンタクト領域ＣＡでは、例えば、複数の支持柱ＨＲが、六角形状の頂点部分に配置された６つの支持柱ＨＲを含み、当該６つの支持柱ＨＲに囲まれた領域内の支持柱ＨＲが省略されている。

以下では、このように複数の支持柱ＨＲが周期的に配置された領域で、支持柱ＨＲが間引かれた部分のことを、“ユニークパターンＵＰ”と呼ぶ。ユニークパターンＵＰは、例えば、隣り合うスリットＳＬＴの間のそれぞれに少なくとも１つ配置される。また、ユニークパターンＵＰは、メモリ領域ＭＡ１とコンタクト領域ＣＡとの境界の近傍と、メモリ領域ＭＡ２とコンタクト領域ＣＡとの境界の近傍とのそれぞれに設けられても良い。

図１０は、実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０のコンタクト領域ＣＡにおける断面構造の一例であり、ワード線ＷＬ０に対応する導電体層２３を含み且つ半導体基板２０の表面と平行な断面を示している。また、図１０には、コンタクト領域ＣＡの近傍におけるメモリ領域ＭＡ１及びＭＡ２の一部も示されている。図１０に示すように、ワード線ＷＬ０（導電体層２３）は、メモリ領域ＭＡ１及びＭＡ２間で、コンタクト領域ＣＡを介して連続的に設けられている。また、コンタクト領域ＣＡにおいてメモリセルアレイ１０は、犠牲部材ＳＭをさらに含んでいる。

犠牲部材ＳＭは、積層配線の置換処理に使用される部材である。この犠牲部材ＳＭは、当該置換処理において、導電体に置換されずに残存した絶縁体の部分に対応し、置換処理後に導電体層２３と同じ層内に配けられる。犠牲部材ＳＭは、貫通領域ＯＡに設けられ、Ｙ方向に隣り合うスリットＯＳＴのそれぞれと接触している。言い換えると、スリットＯＳＴは、導電体層２３と絶縁体層である犠牲部材ＳＭとの間をＸ方向に延伸している。また、犠牲部材ＳＭは、貫通領域ＯＡ内で、メモリ領域ＭＡ１側で接した導電体層２３と、メモリ領域ＭＡ２側で接した導電体層２３との間をＸ方向に分離している。犠牲部材ＳＭと接触した導電体層２３の部分は、Ｙ方向に隣り合うスリットＯＳＴの間に位置している。犠牲部材ＳＭには、コンタクトＣ４が貫通している。犠牲部材ＳＭは、例えば窒化シリコンを含んでいる。

図１１は、図１０のＸＩ−ＸＩ線に沿った断面図であり、実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０のコンタクト領域ＣＡにおける断面構造の一例を示している。図１１に示すように、コンタクト領域ＣＡにおいてメモリセルアレイ１０は、導電体層２７及び２８をさらに含んでいる。

スリットＯＳＴは、Ｚ方向に延伸した部分を有している。スリットＯＳＴの上端は、図示されない導電体層２４と図示されない導電体層２５との間の層に含まれている。スリットＯＳＴの下端は、例えば導電体層２１が設けられた層に含まれている。導電体層２２と同じ層且つ２つのスリットＯＳＴによって挟まれた部分には、犠牲部材ＳＭが設けられる。同様に、導電体層２３と同じ層且つ２つのスリットＯＳＴによって挟まれた部分には、犠牲部材ＳＭが設けられる。コンタクト領域ＣＡにおいて、導電体層２４と同じ層には、例えば絶縁体が設けられる。

導電体層２７は、半導体基板２０と導電体層２１との間の層に設けられ、メモリセルアレイ１０の下方の回路と接続される。導電体層２７上には、コンタクトＣ４が設けられる。コンタクトＣ４は、Ｚ方向に延伸して設けられ、コンタクト領域ＣＡ内の絶縁体層及び複数の犠牲部材ＳＭを貫通している。尚、コンタクトＣ４と導電体層２１との間には、絶縁体層（図示せず）が配置され、コンタクトＣ４と導電体層２１とは離隔及び絶縁されている。コンタクトＣ４の上方には、導電体層２８が設けられる。導電体層２８は、例えば導電体層２６と同じ層に設けられ、メモリセルアレイ１０の上方の回路と接続される。コンタクトＣ４と導電体層２８との間は、その他のコンタクトを介して接続されても良い。

尚、以上の説明では、メモリセルアレイ１０が１つのコンタクト領域ＣＡを含む場合について例示したが、メモリセルアレイ１０は複数のコンタクト領域ＣＡを含んでいても良い。この場合、引出領域ＨＡ１及びＨＡ２間のメモリ領域ＭＡは、３つ以上に分割される。また、コンタクト領域ＣＡは、引出領域ＨＡ内に設けられても良い。引出領域ＨＡ内にコンタクト領域ＣＡが形成される場合、上述した選択ゲート線ＳＧＤに関する構造については適宜省略され得る。

［２］半導体記憶装置１の製造方法
図１２は、実施形態に係る半導体記憶装置１の製造方法のフローチャートの一例を示している。図１３〜図２６のそれぞれは、実施形態に係る半導体記憶装置１の製造途中の平面レイアウト若しくは断面構造の一例を示している。図示された平面レイアウトは、図９に対応する領域を示している。図示された断面構造は、図１１に対応する領域と、メモリ領域ＭＡの一部とを併せて示している。図１２に示すように、実施形態に係る半導体記憶装置１の製造工程では、ステップＳ１０〜Ｓ１８の処理が順に実行される。以下に、図１２を適宜参照して、実施形態に係る半導体記憶装置１における、メモリセルアレイ１０内の積層配線構造に関する製造工程の一例について説明する。

まず、ステップＳ１０〜Ｓ１２の処理が順に実行され、図１３及び図１４に示すように、積層配線の犠牲部材５０、５１及び５２が形成され、積層配線の階段構造が形成され、複数のホールＭＨ及びＨＲＨが形成される。

簡潔に述べると、まず半導体基板２０上に、センスアンプモジュール１６等に対応する回路（図示せず）や導電体層２８等を含む絶縁体層４０が形成される。絶縁体層４０上に、導電体層２１、絶縁体層４１、及び犠牲部材５０が順に形成される。犠牲部材５０上に、絶縁体層４２及び犠牲部材５１が交互に積層される。最上層の犠牲部材５１上に、絶縁体層４３及び犠牲部材５２が順に形成される（ステップＳ１０）。

そして、積層された犠牲部材５０〜５２の端部が、引出領域ＨＡ１及びＨＡ２内で階段状に加工され、例えばコンタクト領域ＣＡ内の犠牲部材５２が除去される。その後、引出領域ＨＡ１及びＨＡ２内の階段部分と、コンタクト領域ＣＡ内の段差部分とが、絶縁体層４４によって埋め込まれ、絶縁体層４４の上面が、例えばＣＭＰ（Chemical Mechanical Polishing）によって平坦化される（ステップＳ１１）。

それから、フォトリソグラフィ等によって、メモリピラーＭＰ及び支持柱ＨＲに対応する領域が開口したマスクが形成される。そして、当該マスクを用いた異方性エッチングによって、例えば絶縁体層４１〜４４及び犠牲部材５０〜５２のそれぞれを貫通するホールＭＨ及びＨＲＨが形成され、当該ホールの底部において導電体層２１の一部が露出する（ステップＳ１２）。ホールＭＨ及びＨＲＨは、それぞれメモリピラーＭＰ及び支持柱ＨＲに対応している。

次に、ステップＳ１３の処理によって、各ホールＨＲＨ内に絶縁体５３が形成される。具体的には、図１５に示すように、まず複数のホールＨＲＨが設けられた部分が開口され、且つ複数のホールＭＨが設けられた部分を覆ったマスクＲＥＧ１が形成される。マスクＲＥＧ１は、少なくともメモリ領域ＭＡと各ブロックＢＬＫとが重なる領域の全体を覆っていれば良い。マスクＲＥＧ１は、例えばフォトリソグラフィ等によって形成される。これに限定されず、マスクＲＥＧ１は、フォトリソグラフィ及びエッチングの処理によって加工されたハードマスクであっても良い。そして、図１６に示すように、各ホールＨＲＨが埋まるように、絶縁体５３が形成される。本工程の後に、図１７に示すように、各ホールＨＲＨの外に形成された絶縁体５３と、マスクＲＥＧ１が除去される。これにより、各ホールＨＲＨ内に絶縁体５３が残存し、支持柱ＨＲに対応する構造が形成される。

次に、ステップＳ１４の処理によって、図１８に示すように、各ホールＭＨ内にメモリピラーＭＰが形成される。簡潔に述べると、各ホールＭＨの側面及び底面に、ブロック絶縁膜３５、絶縁膜３４及びトンネル絶縁膜３３が順に形成される。そして、当該ホールＭＨの底部に設けられたブロック絶縁膜３５、絶縁膜３４及びトンネル絶縁膜３３の一部が除去され、当該ホールＭＨ内に、半導体層３１及びコア部材３０が形成される。それから、ホールＭＨの上部に設けられたコア部材３０の一部が除去され、当該部分に半導体層３１が形成される。これにより、各ホールＭＨ内に、メモリピラーＭＰに対応する構造が形成される。

次に、ステップＳ１５の処理によって、図１９及び図２０に示すように、複数のスリットＳＬＴ及びＯＳＴが一括で形成される。具体的には、まず絶縁体層４４上に、例えば絶縁体層４５が形成される。そして、フォトリソグラフィ等によって、スリットＳＬＴ及びＯＳＴに対応する領域が開口されたマスクが形成される。それから、当該マスクを用いた異方性エッチングによって、例えば絶縁体層４１〜４５及び犠牲部材５０〜５２のそれぞれを貫通するスリットＳＬＴと、絶縁体層４１、４２、４４及び４５並びに犠牲部材５０及び５１のそれぞれを貫通するスリットＯＳＴとが形成される。

次に、ステップＳ１６の処理によって、各スリットＯＳＴ内に絶縁体５４が形成される。具体的には、まず図２１に示すように、複数のスリットＯＳＴが設けられた部分が開口され、且つ複数のスリットＳＬＴを覆ったマスクＲＥＧ２が形成される。マスクＲＥＧ２は、例えばフォトリソグラフィ等によって形成される。これに限定されず、マスクＲＥＧ２は、フォトリソグラフィ及びエッチングの処理によって加工されたハードマスクであっても良い。そして、図２２に示すように、各スリットＯＳＴが埋まるように、絶縁体５４が形成される。本工程の後に、図２３に示すように、各スリットＯＳＴの外に形成された絶縁体５４と、マスクＲＥＧ２が除去される。これにより、各スリットＯＳＴ内に絶縁体５４が残存した構造が形成される。

次に、ステップＳ１７の処理によって積層配線の置換処理が実行され、図２４及び図２５に示すように、積層配線構造が形成される。具体的には、まず熱リン酸等によるウェットエッチングによって、スリットＳＬＴを介して犠牲部材５０〜５２が選択的に除去される。尚、このウェットエッチングは、貫通領域ＯＡ内の犠牲部材５０及び５１が残存するように設定される。そして、犠牲部材５０〜５２が除去された構造体の立体構造が、複数のメモリピラーＭＰ、複数の支持柱ＨＲ、及びスリットＯＳＴによって維持される。それから、導電体が、スリットＳＬＴを介して、犠牲部材５０〜５２が除去された空間に埋め込まれる。本工程における導電体の形成には、例えばＣＶＤ（Chemical Vapor Deposition）が使用される。

その後、スリットＳＬＴ内部に形成された導電体がエッチバック処理によって除去され、隣り合う配線層に形成された導電体が分離される。これにより、選択ゲート線ＳＧＳとして機能する導電体層２２と、ワード線ＷＬ０〜ＷＬ７としてそれぞれ機能する複数の導電体層２３と、選択ゲート線ＳＧＤとして機能する複数の導電体層２４とがそれぞれ形成される。尚、本工程において形成される導電体層２２〜２４は、バリアメタルを含んでいても良い。この場合、犠牲部材５０〜５２の除去後の導電体の形成では、例えばバリアメタルとして窒化チタンが成膜された後に、タングステンが形成される。

最後に、ステップＳ１８の処理によって、図２６に示すように、各スリットＳＬＴ内にコンタクトＬＩが形成される。具体的には、まずスリットＳＬＴの側面及び底面を覆うように絶縁膜（スペーサＳＰ）が形成される。そして、スリットＳＬＴの底部に設けられたスペーサＳＰの一部が除去され、スリットＳＬＴの底部において導電体層２１の一部が露出する。それから、スリットＳＬＴ内に導電体（コンタクトＬＩ）が形成され、スリットＳＬＴ外に形成された導電体が例えばＣＭＰによって除去される。

以上で説明した実施形態に係る半導体記憶装置１の製造工程によって、メモリセルアレイ１０内の積層配線構造が形成される。尚、以上で説明した製造工程はあくまで一例であり、これに限定されない。例えば、各製造工程の間にはその他の処理が挿入されても良いし、一部の工程が省略又は統合されても良い。また、各製造工程は、可能な範囲で入れ替えられても良い。例えば、メモリピラーＭＰが形成される工程と、ホールＨＲＨ内に絶縁体５３が形成される工程とは、入れ替えられても良い。

［３］実施形態の効果
以上で説明された実施形態に係る半導体記憶装置１に依れば、半導体記憶装置の歩留まりを向上させることが出来る。以下に、実施形態に係る半導体記憶装置１における効果の詳細について説明する。

３次元に積層されたメモリセルを備える半導体記憶装置では、例えば、積層配線の置換処理によってワード線ＷＬ等の積層配線が形成される。簡潔に述べると、積層配線の置換処理では、絶縁体層と犠牲部材とが交互に形成される。そして、犠牲部材が選択的に除去され、犠牲部材が除去された空間に導電体が形成されることによって、ワード線ＷＬ等の積層配線が形成される。このような置換処理を実行するためには、メモリセルアレイに、犠牲部材が除去された際の立体構造を維持するための支持柱ＨＲが設けられる。

また、半導体記憶装置の記憶密度を向上させるためには、ワード線ＷＬの積層数を増加させる等の施策が考えられる。ワード線ＷＬの積層数の増加は、メモリピラーＭＰを形成するためのホールＭＨの深穴加工を要求する。支持柱ＨＲを形成するためのホールＨＲＨは、絶縁体層と犠牲部材との積層構造を貫通するために、ホールＭＨと同様の深さで加工される。これらのホールＭＨ及びＨＲＨの深穴加工は、製造コスト及びプロセス難易度が高い。このため、ホールＭＨの加工とホールＨＲＨの加工とは、一括で行われることが好ましい。

さらに、ホールＭＨとホールＨＲＨとを一括で加工し、且つホールＭＨ内に形成される構造とホールＨＲＨ内に形成される構造とが異なる場合、ホールＭＨが設けられた領域（例えばメモリ領域ＭＡ）とホールＨＲＨが設けられた領域（例えばコンタクト領域ＣＡ）との一方を覆うマスクを形成したうえで、ホールＭＨ及びＨＲＨ内をそれぞれ埋め込む各構造物を作り分ける。マスクの形成にはプロセスばらつきが発生し得るため、量産時に当該領域の境界部分の位置を管理することが好ましい。

図２７は、実施形態の比較例に係る半導体記憶装置１の製造工程における測長方法の一例を示す概略図であり、ステップＳ１３の処理によってマスクＲＥＧ１が形成された際の、メモリ領域ＭＡとコンタクト領域ＣＡの境界部分ＢＰを含む領域を表示している。図２７に示すように、実施形態の比較例に係る半導体記憶装置１は、実施形態に対して、ユニークパターンＵＰが省略された構成を有する。

寸法の測長装置としては、例えばＣＤ−ＳＥＭが使用される。このような測長装置は、例えば測定対象のウエハ上のアンカーパターンを認識し、当該アンカーパターンを基準としてフォーカス処理及びアドレッシング処理や測長処理を実行する。フォーカス処理は、測長箇所を含む領域の近傍の領域を用いて実行される。アドレッシング処理は、例えば測長箇所にジャンプするための基準を探す処理であり、走査領域内のパターンと、予め取得されたリファレンスパターンとの画像比較を実行する。測長装置は、例えばアドレッシング処理において画像比較の結果から画像の一致係数が所定の閾値を超えた場合に、当該走査領域内のアンカーパターンを基準として測長箇所への走査領域のジャンプを実行する。マスクＲＥＧ１としてレジストが使用される場合、フォーカス処理によってレジストがシュリンクし得るため、フォーカス箇所と測長箇所とは異なる領域に設定されることが好ましい。

このため、測長装置は、例えばブロックＢＬＫ０の境界部分ＢＰを含む領域を用いて、フォーカス処理及びアドレッシング処理を実行する。そして、測長装置は、ブロックＢＬＫ０内のアンカーパターンを基準として、ブロックＢＬＫ３の境界部分ＢＰを含む領域を走査する。それから、測定装置は、例えばブロックＢＬＫ３の境界部分ＢＰと、予め設定された特定のホールＨＲＨとの間の距離を測定する。

しかしながら、境界部分ＢＰの位置は、上述したようなプロセスばらつきによって変動し得る。境界部分ＢＰの位置が変動すると、測定装置は、アドレッシング処理において、正しくアンカーパターンを認識することが困難になる。そして、測定装置は、アンカーパターンを誤認識した場合に、測長箇所にずれが発生し、誤測長するおそれがある。このような誤測の発生は、続く製造工程によって、支持柱ＨＲが所望の構造に形成されない原因となり、支持柱ＨＲが起因の不良の発生に繋がり得る。

これに対して、実施形態に係る半導体記憶装置１は、境界部分ＢＰの近傍に、周期的に配置された複数のホールＨＲＨの一部が省略されたユニークパターンＵＰを有している。図２８は、実施形態に係る半導体記憶装置１の製造工程における測長方法の一例を示す概略図であり、図２７と同様の領域を表示している。

図２８に示すように、実施形態に係る半導体記憶装置１の製造工程は、ステップＳ１３の処理によって複数のホールＭＨを覆うマスクＲＥＧ１が形成された際に、ユニークパターンＵＰを測長時のフォーカス処理及びアドレッシング処理のアンカーパターンとして使用する。ユニークパターンＵＰは、周期的に配置されたホールＨＲＨと、境界部分ＢＰとの位置関係を明確にすることが出来る。つまり、測定装置は、プロセスばらつきの影響を受けないユニークパターンＵＰを用いて、アンカーパターンを精確に認識することが出来る。

これにより、実施形態に係る半導体記憶装置１は、境界部分ＢＰの計測精度を向上させることが出来る。その結果、実施形態に係る半導体記憶装置１は、マスクＲＥＧ１の誤測長による不良の発生を抑制することが出来、半導体記憶装置１の歩留まりを改善することが出来る。

尚、実施形態に係る半導体記憶装置１では、上述したユニークパターンＵＰが、例えばブロックＢＬＫ毎に配置される。このため、マスクＲＥＧ１の境界部分ＢＰの測定において、計測装置は、Ｙ方向に沿って複数点の測長を実行することが出来る。その結果、ユーザは、マスクＲＥＧ１の境界部分ＢＰの計測結果を複数得ることが出来、複数の計測結果の平均化等を実行することによって、より信頼性の高い計測結果を得ることが出来る。

［４］実施形態の変形例
以上で説明された実施形態に係る半導体記憶装置１は、種々の変形が可能である。以下に、実施形態の第１変形例、第２変形例、第３変形例、及び第４変形例の順番に、実施形態に係る半導体記憶装置１と異なる点を説明する。

［４−１］第１変形例
実施形態の第１変形例は、ユニークパターンＵＰの配置に関する。実施形態の第１変形例に係る半導体記憶装置１では、メモリセルアレイ１０が、ブロックＢＬＫとＹ方向に隣り合うダミーブロックＤＢＬＫをさらに備えている。そして、例えばダミーブロックＤＢＬＫでは、メモリピラーＭＰの代わりに、周期的に配置された支持柱ＨＲが設けられる。

図２９は、実施形態の第１変形例に係る半導体記憶装置１が備えるメモリセルアレイ１０の平面レイアウトの一例を示し、隣り合うブロックＢＬＫ及びダミーブロックＤＢＬＫの領域を表示している。また、図２９は、実施形態のステップＳ１３の処理によって、マスクＲＥＧが形成された状態に対応している。図２９に示すように、ダミーブロックＤＢＬＫには、例えばホールＭＨではなく、ホールＨＲＨが配置され得る。

そして、実施形態の第１変形例に係る半導体記憶装置１では、ダミーブロックＤＢＬＫ内の複数のホールＨＲＨの配置が、実施形態と同様のユニークパターンＵＰを含んでいる。言い換えると、ダミーブロックＤＢＬＫでは、複数のホールＨＲＨが周期的に配置され、一部のホールＨＲＨが省略されている。第１実施形態の第１変形例に係る半導体記憶装置１のその他の構成は、実施形態と同様である。

実施形態の第１変形例に係る半導体記憶装置１の製造工程では、例えばブロックＢＬＫ内のホールＭＨと、ダミーブロックＤＢＬＫ内のホールＨＲＨとの間で、互いに異なる材料を埋め込む。つまり、実施形態の第１変形例に係る半導体記憶装置１では、ステップＳ１３の処理において、ブロックＢＬＫとダミーブロックＤＢＬＫとの境界部分におけるマスクＲＥＧの境界位置も管理されることが好ましい。

そこで、実施形態の第１変形例に係る半導体記憶装置１の製造方法は、ステップＳ１３の処理によってブロックＢＬＫとダミーブロックＤＢＬＫとの一方を覆うマスクＲＥＧ１を形成した際に、ダミーブロックＤＢＬＫ内における実施形態と同様のユニークパターンＵＰを測長時のアンカーパターンとして使用する。

これにより、実施形態の第１変形例に係る半導体記憶装置１は、実施形態と同様に、ブロックＢＬＫとダミーブロックＤＢＬＫとの境界位置の計測精度を向上させることが出来る。その結果、実施形態の第１変形例に係る半導体記憶装置１は、実施形態と同様に、マスクＲＥＧ１の誤測長による不良の発生を抑制することが出来、半導体記憶装置１の歩留まりを改善することが出来る。

尚、ユニークパターンＵＰの配置は、ダミーブロックＤＢＬＫやコンタクト領域ＣＡに限定されない。ユニークパターンＵＰは、複数の第１ホールが設けられた領域と、第１のホールとは異なる部材を埋める複数の第２ホールが設けられた領域との境界位置を管理する場合に、実施形態と同様に使用され得る。

［４−２］第２変形例
実施形態の第２変形例は、ユニークパターンＵＰの構成に関する。図３０は、実施形態の第２変形例に係る半導体記憶装置１が備えるメモリセルアレイ１０の平面レイアウトの一例を示し、図２９と同様の領域及び状態を表示している。図３０に示すように、実施形態の第２変形例では、ユニークパターンＵＰの構成が、実施形態と異なっている。

具体的には、実施形態の第２変形例におけるユニークパターンＵＰは、一方向に延びた六角形状に配置された８つのホールＨＲＨと、当該８つのホールＨＲＨに囲まれた部分の２つの支持柱ＨＲが省略された構成を有している。言い換えると、実施形態の第２変形例では、周期的に並んだホールＨＲＨ（すなわち支持柱ＨＲ）のうち、連続した２つのホールＨＲＨが省略された部分が、ユニークパターンＵＰとして使用される。実施形態の第２変形例に係る半導体記憶装置１のその他の構成は、実施形態と同様である。

以上で説明された実施形態の第２変形例におけるユニークパターンＵＰは、実施形態と同様に、測長時のアンカーパターンとして使用され得る。従って、実施形態の第２変形例に係る半導体記憶装置１は、実施形態と同様の効果を得ることが出来る。

尚、ユニークパターンＵＰの構成は、実施形態や実施形態の第２変形例で説明された構成に限定されない。ユニークパターンＵＰは、周期的に並んだ支持柱ＨＲのうち少なくとも１つの支持柱ＨＲが省略されることによって構成されていれば良い。また、複数の支持柱ＨＲが格子状に配置されるような場合、当該支持柱ＨＲの周期的な配置は四角形状の頂点部分に配置された４つの支持柱ＨＲを含み、当該４つの支持柱ＨＲに囲まれた領域内の少なくとも１つの支持柱ＨＲを省略することが出来る。言い換えると、多角形状の頂点にそれぞれ配置された複数の支持柱ＨＲに対して、これら複数の支持柱ＨＲの内側の領域で少なくとも１つの支持柱ＨＲが省略されるようにユニークパターンＵＰを構成すれば良い。ユニークパターンＵＰを構成するために省略される支持柱ＨＲの個数及び配置は、積層配線の置換処理において当該箇所の立体構造を維持することが可能であれば、任意に設計され得る。

［４−３］第３変形例
実施形態の第３変形例は、ユニークパターンＵＰの配置に関する。図３１は、実施形態の第３変形例に係る半導体記憶装置１が備えるメモリセルアレイ１０の平面レイアウトの一例を示し、図２１と同様の領域及び状態を表示している。図３１に示すように、実施形態の第３変形例では、ユニークパターンＵＰの配置とマスクＲＥＧ２の形状が、実施形態と異なっている。

具体的には、実施形態の第３変形例におけるユニークパターンＵＰは、スリットＯＳＴの近傍に適宜配置される。例えば、ユニークパターンＵＰは、Ｙ方向に隣り合うスリットＯＳＴの一方にＸ方向で隣り合うように配置される。そして、当該ユニークパターンＵＰが、例えばステップＳ１６の処理によってマスクＲＥＧ２が形成された際に、マスクＲＥＧ２の開口部分に配置される。

尚、本例では、一方のスリットＯＳＴのＸ方向両側にユニークパターンＵＰが配置されているが、マスクＲＥＧ２の開口部分には、少なくとも１つのユニークパターンＵＰが配置されていれば良い。マスクＲＥＧ２の開口部分に配置されるユニークパターンＵＰの個数及び配置は、図３１に示された一例に限定されず、任意に変更され得る。実施形態の第３変形例に係る半導体記憶装置１のその他の構成は、実施形態と同様である。

以上で説明された実施形態の第３変形例に係る半導体記憶装置１では、例えばステップＳ１６の処理によって形成されるマスクＲＥＧ２とスリットＯＳＴとの間の位置関係が管理される。そして、測定装置が、この測長において、マスクＲＥＧ２の開口部分に配置されたユニークパターンＵＰをアンカーパターンとして使用する。

その結果、実施形態の第３変形例に係る半導体記憶装置１は、スリットＳＬＴ及びＯＳＴとを一括で形成し且つ異なる工程で部材を埋め込む処理（ステップＳ１６）におけるマスク位置の計測精度を向上させることが出来る。従って、実施形態の第３変形例に係る半導体記憶装置１は、誤測長によって生じ得るスリットＯＳＴに関連した不良の発生を抑制することが出来、半導体記憶装置１の歩留まりを改善することが出来る。

［４−４］第４変形例
実施形態の第４変形例は、メモリピラーＭＰの構造に関する。図３２は、実施形態の第４変形例に係る半導体記憶装置１が備えるメモリセルアレイ１０の断面構造の一例を示し、図５と同様の領域を表示している。図３２に示すように、実施形態の第４変形例におけるメモリピラーＭＰは、複数のピラーＬＭＰ及びＵＭＰがＺ方向に連結された構造を有する。

具体的には、実施形態の第４変形例におけるメモリセルアレイ１０は、複数のワード線ＬＷＬと複数のワード線ＵＷＬとを含んでいる。実施形態の第４変形例におけるメモリピラーＭＰは、下部ピラーＬＭＰ及び上部ピラーＵＭＰを含んでいる。下部ピラーＬＭＰ及び上部ピラーＵＭＰのそれぞれは、例えば実施形態のメモリピラーＭＰと同様の構造を有する。

下部ピラーＬＭＰは、複数のワード線ＬＷＬと、選択ゲート線ＳＧＳとを貫通している。上部ピラーＵＭＰは、下部ピラーＬＭＰの上方に設けられ、複数のワード線ＵＷＬと、選択ゲート線ＳＧＤとを貫通している。下部ピラーＬＭＰの半導体層３１は、ソース線ＳＬに接続される。上部ピラーＵＭＰの半導体層３１の底部は、下部ピラーＬＭＰの半導体層３１の上部に接続される。上部ピラーＵＭＰの半導体層３１の上部は、コンタクトＣＶを介してビット線ＢＬに接続される。

最上層のワード線ＬＷＬと最下層のワード線ＵＷＬとの間のＺ方向の間隔は、隣り合うワード線ＬＷＬのＺ方向の間隔よりも広く、隣り合うワード線ＵＷＬのＺ方向の間隔よりも広い。スリットＳＬＴは、例えば、選択ゲート線ＳＧＤ及びＳＧＳ並びにワード線ＬＷＬ及びＵＷＬのそれぞれを分断している。

下部ピラーＬＭＰとワード線ＬＷＬとの交差部分と、上部ピラーＵＭＰとワード線ＵＷＬとの交差部分とのそれぞれが、メモリセルトランジスタＭＴとして機能する。尚、下部ピラーＬＭＰと上部ピラーＵＭＰとは、直接接続されていなくても良く、下部ピラーＬＭＰと上部ピラーＵＭＰを接続するための中間構造が設けられても良い。実施形態の第４変形例に係る半導体記憶装置１のその他の構成は、実施形態と同様である。

実施形態の第４変形例に係る半導体記憶装置１は、メモリピラーＭＰが複数のピラーＬＭＰ及びＵＭＰにより構成されることによって、ワード線ＷＬの積層数を増加させることが出来、記憶容量を増やすことが出来る。この場合、支持柱ＨＲは、例えば、メモリピラーＭＰと類似した外形を有し、内部が絶縁体で埋め込まれた構造を有する。このような場合においても、支持柱ＨＲを用いてユニークパターンＵＰが構成され得る。

これにより、実施形態の第４変形例に係る半導体記憶装置１は、実施形態と同様に、支持柱ＨＲを用いたユニークパターンＵＰを測長時のアンカーパターンとして使用することが出来る。その結果、実施形態の第４変形例に係る半導体記憶装置１は、マスクＲＥＧ１の形成時の誤測長に基づく不良の発生を抑制することが出来、半導体記憶装置１の歩留まりを改善することが出来る。

［５］その他
実施形態の半導体記憶装置は、基板と、複数の第１部材と、複数の第１導電体層と、複数の第１ピラーと、複数の第２ピラーと、を含む。基板は、第１方向に並んで配置された第１領域及び第２領域と、各々が第１方向に延伸し且つ第１方向と交差する第２方向に並んで配置された複数のブロック領域と、を含む。複数の第１部材は、各々が第１方向に延伸して設けられ、複数のブロック領域の境界部分にそれぞれ配置される。複数の第１導電体層は、第１方向及び第２方向のそれぞれと交差する第３方向に並び且つ互いに離れて設けられ、複数の第１部材によって分断されている。複数の第１ピラーは、第１領域と複数のブロック領域とが重なる領域に、複数の第１導電体層を第３方向に貫通して設けられる。複数の第２ピラーは、第２領域と複数のブロック領域とが重なる領域に、複数の第１導電体層を第３方向に貫通して設けられる。第２領域は、複数のブロック領域のうち少なくとも１つのブロック領域と重なる領域で複数の第２ピラーが周期的に配置された第１サブ領域を有する。第１サブ領域では、周期的に配置された複数の第２ピラーのうち少なくとも１つの第２ピラーが省略される。これにより、半導体記憶装置の歩留まりを向上させることが出来る。

実施形態で説明に使用した図面では、メモリピラーＭＰや支持柱ＨＲがＺ方向において同一径を有している場合を例示したが、これに限定されない。例えば、メモリピラーＭＰや支持柱ＨＲは、テーパー形状又は逆テーパー形状を有していても良いし、中間部分が膨らんだ形状（ボーイング形状）を有していても良い。同様に、スリットＳＬＴやスリットＳＨＥがテーパー形状又は逆テーパー形状を有していても良いし、ボーイング形状を有していても良い。また、実施形態では、メモリピラーＭＰ、支持柱ＨＲ、及びコンタクトＣＣのそれぞれの断面構造が円形である場合について例示したが、これらの断面構造は楕円形であっても良く、任意の形状に設計され得る。

実施形態において、スリットＳＬＴ内は、複数種類の絶縁体により構成されても良い。この場合、ソース線ＳＬ（導電体層２１）に対するコンタクトが、引出領域ＨＡ又はコンタクト領域ＣＡに設けられる。本明細書において、スリットＳＬＴの位置は、例えばコンタクトＬＩの位置に基づいて特定される。また、スリットＳＬＴが絶縁体で構成される場合には、スリットＳＬＴの位置は、スリットＳＬＴ内のシームや、置換処理時にスリットＳＬＴに残存した材料によって特定されても良い。

実施形態では、メモリセルアレイ１０が２つの引出領域ＨＡ１及びＨＡ２を有する場合について例示したが、これに限定されない。メモリセルアレイ１０には、少なくとも１つの引出領域ＨＡが設けられていれば良い。この場合、引出領域ＨＡは、メモリ領域ＭＡと隣接して設けられても良いし、メモリ領域ＭＡの中間部分に設けられても良い。

実施形態では、引出領域ＨＡにおいてワード線ＷＬ０〜ＷＬ７の端部がＸ方向の段差のみを有する階段状に設けられる場合について例示したが、これに限定されない。例えば、テラス部分を設けるために、さらにＹ方向の段差が形成されても良い。積層されたワード線ＷＬの端部においてＸ方向及びＹ方向に形成される段差の数は、任意の数に設計され得る。言い換えると、半導体記憶装置１において、引出領域ＨＡにおけるワード線ＷＬの端部は、任意の列数の階段状に設計され得る。

本明細書において“接続”は、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。“電気的に接続される”は、電気的に接続されたものと同様に動作することが可能であれば、絶縁体を介していても良い。“柱状”は、半導体記憶装置１の製造工程において形成されたホール内に設けられた構造体であることを示している。“同じ層構造”は、少なくとも層が形成された順番が同じであれば良い。

本明細書において“領域”は、半導体基板２０によって含まれる構成と見なされても良い。例えば、半導体基板２０がメモリ領域ＭＡ１及びＭＡ２、引出領域ＨＡ１及びＨＡ２、並びにコンタクト領域ＣＡを含むと規定された場合、メモリ領域ＭＡ１及びＭＡ２、引出領域ＨＡ１及びＨＡ２、並びにコンタクト領域ＣＡは、半導体基板２０の上方の異なる領域にそれぞれ関連付けられる。“高さ”は、例えば計測対象の構成と半導体基板２０とのＺ方向の間隔に対応している。尚、“高さ”の基準としては、半導体基板２０以外の構成が使用されても良い。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…半導体記憶装置、２…メモリコントローラ、１０…メモリセルアレイ、１１…コマンドレジスタ、１２…アドレスレジスタ、１３…シーケンサ、１４…ドライバモジュール、１５…ロウデコーダモジュール、１６…センスアンプモジュール、２０…半導体基板、２１〜２８…導電体層、３０…コア部材、３１…半導体層、３２…積層膜、３３…トンネル絶縁膜、３４…絶縁膜、３５…ブロック絶縁膜、ＳＬＴ，ＳＨＥ，ＯＳＴ…スリット、ＣＡ…コンタクト領域、ＨＡ…引出領域、ＢＬＫ…ブロック、ＳＵ…ストリングユニット、ＢＬ…ビット線、ＷＬ…ワード線、ＳＬ…ソース線、ＳＧＳ，ＳＧＤ…選択ゲート線、ＭＴ…メモリセルトランジスタ、ＳＴ１，ＳＴ２…選択トランジスタ、ＵＰ…ユニークパターン

Claims (5)

1. 第１方向に並んで配置された第１領域及び第２領域と、
   各々が前記第１方向に延伸し且つ前記第１方向と交差する第２方向に並んで配置された複数のブロック領域と、を含む基板と、
   各々が前記第１方向に延伸して設けられ、前記複数のブロック領域の境界部分にそれぞれ配置された複数の第１部材と、
   前記第１方向及び前記第２方向のそれぞれと交差する第３方向に並び且つ互いに離れて設けられ、前記複数の第１部材によって分断された複数の第１導電体層と、
   前記第１領域と前記複数のブロック領域とが重なる領域に、前記複数の第１導電体層を前記第３方向に貫通して設けられた複数の第１ピラーと、
   前記第２領域と前記複数のブロック領域とが重なる領域に、前記複数の第１導電体層を前記第３方向に貫通して設けられた複数の第２ピラーと、
   を備え、
   前記第２領域は、前記複数のブロック領域のうち少なくとも１つのブロック領域と重なる領域で前記複数の第２ピラーが周期的に配置された第１サブ領域を有し、
   前記第１サブ領域では、周期的に配置された複数の第２ピラーのうち少なくとも１つの第２ピラーが省略される、
   半導体記憶装置。
2. 前記第１サブ領域は、多角形状の頂点にそれぞれ配置された複数の第２ピラーを含み、前記複数の第２ピラーの内側の領域で、第２ピラーが省略される、
   請求項１に記載の半導体記憶装置。
3. 前記第２領域と前記少なくとも１つのブロック領域とが重なる領域は、前記第１サブ領域と異なる第２サブ領域を有し、
   前記第２サブ領域は、前記複数の第１部材から離れて前記第２方向に並んで配置され、各々が前記第１方向に延伸した部分を有する第２部材及び第３部材と、前記第２方向における前記第２部材及び前記第３部材の間に配置され、各々が前記複数の第１導電体層と同じ高さに設けられる複数の絶縁体層と、前記複数の絶縁体層を前記第３方向に貫通して設けられたコンタクトとを含み、
   前記第２部材及び前記第３部材は、それぞれ前記複数の第１導電体層と前記複数の絶縁体層との間を前記第３方向に延在する、
   請求項１に記載の半導体記憶装置。
4. 各々が第１方向に延伸し且つ前記第１方向と交差する第２方向に並んで配置された複数のブロック領域と、前記複数のブロック領域と前記第２方向に隣り合うダミーブロック領域とを含む基板と、
   各々が前記第１方向に延伸して設けられ、前記複数のブロック領域と前記ダミーブロック領域とのそれぞれの境界部分に配置された複数の第１部材と、
   前記第１方向及び前記第２方向のそれぞれと交差する第３方向に並び且つ互いに離れて設けられ、前記複数の第１部材によって分断された複数の第１導電体層と、
   前記複数のブロック領域に、前記複数の第１導電体層を前記第３方向に貫通して設けられた複数の第１ピラーと、
   前記ダミーブロック領域に、前記複数の第１導電体層を前記第３方向に貫通して設けられた複数の第２ピラーと、
   を備え、
   前記ダミーブロック領域は、前記複数の第２ピラーが周期的に配置されたサブ領域を有し、
   前記サブ領域では、周期的に配置された複数の第２ピラーのうち少なくとも１つの第２ピラーが省略される、
   半導体記憶装置。
5. 前記第１ピラーと前記第１導電体層とが交差する部分は、メモリセルとして機能し、
   前記第２ピラーは、絶縁体により構成される、
   請求項１又は請求項４に記載の半導体記憶装置。

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