KR102236746B1 - 유전체 배리어를 갖는 자기 선택 메모리 셀 - Google Patents

유전체 배리어를 갖는 자기 선택 메모리 셀 Download PDF

Info

Publication number
KR102236746B1
KR102236746B1 KR1020207007816A KR20207007816A KR102236746B1 KR 102236746 B1 KR102236746 B1 KR 102236746B1 KR 1020207007816 A KR1020207007816 A KR 1020207007816A KR 20207007816 A KR20207007816 A KR 20207007816A KR 102236746 B1 KR102236746 B1 KR 102236746B1
Authority
KR
South Korea
Prior art keywords
dielectric
plane
planes
memory
electrode
Prior art date
Application number
KR1020207007816A
Other languages
English (en)
Other versions
KR20200032766A (ko
Inventor
로렌조 프라틴
파비오 펠리쩌
Original Assignee
마이크론 테크놀로지, 인크
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이크론 테크놀로지, 인크 filed Critical 마이크론 테크놀로지, 인크
Publication of KR20200032766A publication Critical patent/KR20200032766A/ko
Application granted granted Critical
Publication of KR102236746B1 publication Critical patent/KR102236746B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D88/00—Three-dimensional [3D] integrated devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H10B63/845—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays the switching components being connected to a common vertical conductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/828—Current flow limiting means within the switching material region, e.g. constrictions
    • H01L27/0688—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02568—Chalcogenide semiconducting materials not being oxides, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/066—Shaping switching materials by filling of openings, e.g. damascene method
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/823—Device geometry adapted for essentially horizontal current flow, e.g. bridge type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0061—Timing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Memories (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

자기 선택 메모리 셀은, 자신의 양단에 인가되는 전압의 극성에 기초하여 임계 전압을 변경하는 메모리 재료로 구성될 수도 있다. 그러한 메모리 셀은 메모리 어레이에서 전도성 필라와 전극 평면의 교차점에서 형성될 수도 있다. 메모리 셀의 메모리 재료와 대응하는 전극 평면 사이에 유전체 재료가 형성될 수도 있다. 유전체 재료는 메모리 재료와 전극 평면을 구성하는 재료 사이의 유해한 상호 작용을 방지하는 배리어를 형성할 수도 있다. 몇몇 경우에, 유전체 재료는 또한, 메모리 재료와 전도성 필라 사이에 배치되어 제2 유전체 배리어를 형성할 수도 있다. 제 2 유전체 배리어는 메모리 어레이의 대칭성을 증가시킬 수도 있거나 또는 메모리 재료와 전극 실린더 사이 또는 메모리 재료와 전도성 필라 사이의 유해한 상호 작용을 방지할 수도 있다.

Description

유전체 배리어를 갖는 자기 선택 메모리 셀
상호 참조
본 특허 출원은, 미국 특허 출원 제15/687,038호(출원일: 2017년 8월 25일, 발명의 명칭: "Self-Selecting Memory Cell With Dielectric Barrier", 발명자: Fratin 등)에 대한 우선권을 주장하는, PCT 출원 제PCT/US2018/047661호(출원일: 2018년 8월 23일, 발명의 명칭: "Self-Selecting Memory Cell With Dielectric Barrier", 발명자: Fratin 등)에 대한 우선권을 주장하는데, 이들 기초출원의 각각은 본 명세서의 양수인에게 양도되었으며, 참조에 의해 그 전체가 본 명세서에 명시적으로 원용된다.
다음의 내용은, 일반적으로, 자기 선택 메모리 셀에 관한 것으로, 더 구체적으로는, 삼차원(3D) 다중 평면 메모리(multi-plane memory)에 관한 것이다.
메모리 디바이스는, 컴퓨터, 무선 통신 디바이스, 카메라, 디지털 디스플레이 등과 같은 다양한 전자 디바이스에서 정보를 저장하기 위해 널리 사용된다. 정보는 상이한 상태를 메모리 디바이스의 메모리 셀에 프로그래밍하는 것에 의해 저장된다. 예를 들면, 이진 디바이스(binary device)는, 종종 로직 "1" 또는 로직 "0"으로 표기되는 두 가지 상태를 갖는다. 다른 시스템에서, 두 개보다 더 많은 상태가 저장될 수도 있다. 저장된 정보에 액세스하기 위해, 메모리 디바이스의 컴포넌트는 메모리 셀에 저장된 상태를 판독할 수도 있거나, 또는 감지할 수도 있다. 정보를 저장하기 위해, 전자 디바이스의 컴포넌트는 메모리 셀에 상태를 기록할 수도 있거나, 또는 프로그래밍할 수도 있다.
자기 하드 디스크, 랜덤 액세스 메모리(random access memory: RAM), 동적 RAM(dynamic RAM: DRAM), 동기식 동적 RAM(synchronous dynamic RAM: SDRAM), 강유전성 RAM(ferroelectric RAM: FeRAM), 자기 RAM(magnetic RAM: MRAM), 저항성 RAM(resistive RAM: RRAM), 판독 전용 메모리(Read Only Memory: ROM), 플래시 메모리, 상 변화 메모리(phase change memory: PCM), 및 자기 선택 메모리(self-selecting memory), 및 기타를 비롯한, 다양한 타입의 메모리 디바이스가 존재한다. 메모리 디바이스는 휘발성 또는 불휘발성일 수도 있다. 불휘발성 메모리, 예를 들면, 플래시 메모리는 외부 전원이 없는 경우에도 그들의 저장된 로직 상태를 시간의 연장된 기간 동안 유지할 수도 있다. 휘발성 메모리 디바이스, 예를 들면, DRAM은, 그들이 외부 전원에 의해 주기적으로 리프레시되지 않는 한, 시간이 지남에 따라 그들의 저장된 상태를 손실할 수도 있다. 메모리 디바이스를 향상시키는 것은, 다른 메트릭(metric) 중에서도, 메모리 셀 밀도를 증가시키는 것, 판독/기록 속도를 증가시키는 것, 신뢰성을 증가시키는 것, 데이터 유지(data retention)를 증가시키는 것, 전력 소비를 감소시키는 것, 또는 제조 비용을 감소시키는 것을 포함할 수도 있다.
도 1은, 본 개시내용의 다양한 실시형태에 따른, 유전체 배리어(dielectric barrier)를 갖는 자기 선택 메모리 셀을 지원하는 메모리 어레이를 예시한다.
도 2a는, 본 개시내용의 다양한 실시형태에 따른, 유전체 배리어를 갖는 자기 선택 메모리 셀을 지원하는 메모리 어레이의 평면도를 도시한다.
도 2b는, 본 개시내용의 다양한 실시형태에 따른, 유전체 배리어를 갖는 자기 선택 메모리 셀을 지원하는 메모리 어레이의 단면도를 도시한다.
도 3은, 본 개시내용의 다양한 실시형태에 따른, 본 개시내용의 예에 따른 특징부 및 동작을 지원하는 유전체 배리어를 갖는 자기 선택 메모리 셀의 임계 전압의 전압 플롯을 예시한다.
도 4는, 본 개시내용의 다양한 실시형태에 따른, 본 개시내용의 예에 따른 특징부 및 동작을 지원하는 유전체 배리어를 갖는 자기 선택 메모리 셀을 프로그래밍하기 위해 사용되는 기록 전압의 전압 플롯을 예시한다.
도 5는, 본 개시내용의 다양한 실시형태에 따른, 유전체 배리어를 갖는 자기 선택 메모리 셀을 지원하는 메모리 어레이를 예시한다.
도 6a 및 도 6b는, 본 개시내용의 다양한 실시형태에 따른, 제1 제조 프로세스에서의 다양한 단계 동안의 메모리 어레이를 예시한다.
도 7a 내지 도 7f는, 본 개시내용의 다양한 실시형태에 따른, 제2 제조 프로세스에서의 다양한 단계 동안의 메모리 어레이를 예시한다.
도 8은, 본 개시내용의 다양한 실시형태에 따른, 유전체 배리어를 갖는 자기 선택 메모리 셀을 지원하는 메모리 어레이를 예시한다.
도 9는, 본 개시내용의 다양한 실시형태에 따른, 유전체 배리어를 갖는 자기 선택 메모리 셀을 지원하는 메모리 어레이를 예시한다.
도 10은, 본 개시내용의 다양한 실시형태에 따른, 유전체 배리어를 갖는 자기 선택 메모리 셀을 지원하는 디바이스의 블록도를 도시한다.
도 11은, 본 개시내용의 다양한 실시형태에 따른, 유전체 배리어를 갖는 자기 선택 메모리 셀에 대한 형성의 방법을 예시하는 플로우차트를 도시한다.
메모리 디바이스는, 정보를 저장할 뿐만 아니라, 또한, 셀의 액세스를 용이하게 하는 하나 이상의 자기 선택 메모리 셀을 포함할 수도 있다. 자기 선택 셀은 칼코겐화물을 포함하는 메모리 셀일 수도 있다. 칼코겐화물은, 몇몇 경우에, 셀에 액세스하기 위해 사용되는 전압의 극성에 기초하여 상이한 임계 전압을 나타낼 수도 있다. 칼코겐화물의 사용이, 메모리 어레이 아키텍처의 복잡성을 감소시킬 수도 있는 자기 선택 메모리 셀을 가능하게 할 수도 있지만, 칼코겐화물은 메모리 어레이에서의 다른 재료와 호환되지 않을 수도 있거나 또는 덜 호환될 수도 있다. 예를 들면, 칼코겐화물은, 그것이 접촉하는 어레이에서의 하나 이상의 전도성 재료와 화학적으로 또는 전기적으로 상호 작용할 수도 있다. 이들 상호 작용은, 메모리 셀에 저장되는 로직 상태(들), 또는 메모리 어레이의 특성 또는 동작을 변경할 수도 있다. 그러한 변경은 메모리 어레이의 성능에 부정적인 영향을 끼칠 수도 있거나 또는 메모리 어레이에서 칼코겐화물과 함께 사용될 수 있는 재료의 타입을 제한할 수도 있거나, 또는 둘 모두에 해당할 수도 있다.
본 명세서에서 설명되는 기술에 따르면, 메모리 어레이는 자기 선택 셀과 메모리 어레이 내의 다른 전도성 재료 사이에 유전체 배리어를 포함할 수도 있다. 유전체 배리어는 칼코겐화물을 전도성 재료로부터 물리적으로 분리하고, 그에 의해, 전도성 재료와 칼코겐화물 사이의 유해한 상호 작용을 방지할 수도 있다. 유전체 배리어는, 유해한 상호 작용을 또한 방지하면서, 전도성 재료와 칼코겐화물 사이에서의 전류의 흐름을 허용할 만큼 충분히 얇은 유전체 재료의 막일 수도 있어서, 다른 대안예에 비해 뚜렷한 이점을 제공한다.
유전체 배리어를 갖는 자기 선택 메모리 셀을 포함하는 메모리 어레이는, 두 가지 상이한 타입의 제조 프로세스 중 적어도 하나를 사용하여 형성될 수도 있다. 제1 타입의 프로세스에서, 메모리 어레이는 유전체 평면과 전극 평면의 교대하는 평면(예를 들면, 층)에 의해 형성되어 평면의 스택(stack of planes)을 생성한다. 그 다음, 자기 선택 메모리 셀, 및 관련된 유전체 배리어가 평면의 스택 내에서 형성된다. 제2 타입의 프로세스에서, 메모리 어레이는 플레이스홀더 평면(placeholder plane)을 갖는 유전체 평면의 평면을 교대시키는 것에 의해 형성되어 평면의 스택을 생성한다. 플레이스홀더 평면은, 습식 에칭과 같은 제거 프로세스에 민감한 재료로 구성될 수도 있다. 평면의 스택 내에 자기 선택 셀 및 유전체 배리어를 형성한 이후, 플레이스홀더 평면 내의 재료는 전도성 재료로 대체되어 전극 평면을 형성한다.
상기에서 소개되는 특징부 및 기술은 메모리 어레이의 맥락에서 하기에서 추가로 설명된다. 그 다음, 자기 선택 셀 및 하나 이상의 유전체 배리어를 포함하는 3D 다중 평면 메모리 어레이에 대한 특정한 예가 설명된다. 본 개시내용의 이들 및 다른 특징부는, 그러한 어레이를 판독 또는 기록하는 것과 관련되는 장치 다이어그램, 시스템 다이어그램, 및 플로우차트에 의해 추가로 예시되고 그들을 참조하여 추가로 설명된다.
도 1은 유전체 배리어를 갖는 자기 선택 메모리 셀을 지원하는 메모리 어레이(100)를 예시한다. 메모리 어레이(100)는 자기 선택 메모리 셀(이것은 또한 자기 선택 메모리 구조체 또는 컴포넌트로 지칭될 수도 있음)을 포함하는 메모리 디바이스의 일부일 수도 있다. 자기 선택 메모리 셀은 선택 컴포넌트 및 메모리 엘리먼트로서 작용할 수도 있는데, 이들은 메모리 어레이(100)의 아키텍처를 단순화할 수도 있다. 메모리 어레이(100)의 아키텍처는 삼차원(3D) 다중 평면 아키텍처 또는 3D 수직 크로스 포인트 메모리(vertical cross-point memory)로 지칭될 수도 있다. 3D 수직 크로스 포인트 아키텍처는, 메모리 셀이 각각의 전극 평면 및 전도성 필라(conductive pillar)의 크로스 포인트에 위치되는 아키텍처를 지칭할 수도 있다. 3D 다중 평면 아키텍처를 참조하여 설명되지만, 본 명세서에서 설명되는 자기 선택 메모리 셀 및 유전체 배리어는, 예를 들면, 메모리 셀이 액세스 라인의 크로스 포인트에 위치되는 이차원(2D) 크로스 포인트 어레이와 같은 크로스 포인트 아키텍처를 포함하는, 그러나 이것으로 제한되지는 않는 다양한 다른 타입의 메모리 아키텍처에서 사용될 수도 있다.
메모리 어레이(100)에서의 자기 선택 메모리 구조체의 사용은, 다른 메모리 아키텍처와 비교하여, 더 낮은 생산 비용을 갖는 상대적으로 고밀도의 데이터 스토리지를 제공할 수도 있다. 예를 들면, DRAM은 각각의 메모리 셀에 대한 선택 컴포넌트로서 트랜지스터를 사용할 수도 있고, 따라서, 자기 선택 메모리 셀을 활용하는 아키텍처에 비교하여 더 큰 메모리 셀 면적을 가질 수도 있다. 자기 선택 메모리 셀의 작은 면적은, 메모리 어레이(100)가, 다른 아키텍처와 비교하여, 증가된 메모리 셀 밀도를 특징으로 하는 것을 허용할 수도 있다. 메모리 어레이(100)의 단순화된 아키텍처는 또한, 더 적은 재료, 층, 및/또는 구조체를 요구할 수도 있는데, 이것은 제조 동안 처리 단계를 감소시킬 수도 있다.
메모리 어레이(100)는 하나 이상의 전극 평면(110)을 포함할 수도 있다. 몇몇 실시형태에서, 전극 평면(110)은 또한 본 명세서에서 전도성 층으로 지칭될 수도 있다. 전극 평면(110)은 유전체 재료의 평면에 의해 분리될 수도 있는데, 유전체 재료는 본 명세서에서 유전체 층 또는 유전체 평면으로 지칭될 수도 있다. 전극 평면(110) 및 유전체 평면은 x-y 평면에서 연장될 수도 있고 z 방향으로 수직 두께를 가질 수도 있다. 교대하는 전극 평면(110) 및 유전체 평면은 스택으로 지칭될 수도 있다. 메모리 칼럼(memory column)(135)은, 그들이 스택을 통해 (예를 들면, 제1 방향으로, 특히 z 방향으로 수직으로) 연장되도록 스택의 개구(140) 내에 배치될 수도 있다. 몇몇 실시형태에서, 메모리 칼럼(135)은 전도성 필라(120), 전극 실린더(130), 메모리 재료(115), 또는 이들의 임의의 조합을 포함할 수도 있다. 동심의 실린더(concentric cylinder)로서 묘사되지만, 전극 실린더(130) 및 메모리 재료(115)는 임의의 형상 및 지오메트리, 관계, 및 방위를 갖는 엘리먼트일 수도 있다. 유사하게, 전도성 필라(120)는 임의의 형상의 엘리먼트 또는 재료일 수도 있다.
메모리 셀(105)은 메모리 재료(115) 내에 형성될 수도 있다. 몇몇 실시형태에서, 하나 이상의 재료(예를 들면, 전극 평면(110), 전도성 필라(120))가 메모리 재료(115)와 교차하는 곳에 메모리 셀(105)이 형성될 수도 있다. 로직 상태(예를 들면, 로직 "0" 또는 로직 "1")가 메모리 셀(105)에 기록될 수도 있고 메모리 셀(105)은 로직 상태를 저장할 수도 있다. 몇몇 실시형태에서, 로직 상태는 데이터의 하나 이상의 비트에 대응할 수도 있다. 몇몇 예에서, 메모리 셀(105)은 액세스 동작(예를 들면, 판독, 기록) 동안 구조적 변화를 겪는(또는 그것의 전기적 속성(property)을 변경시키는) 칼코겐화물 재료를 포함할 수도 있다. 예를 들면, 칼코겐화물의 임계 전압은 프로그램 펄스의 극성(예를 들면, 칼코겐화물 양단에 인가되는 전압의 극성)에 기초하여 변할 수도 있다. 따라서, 메모리 재료(115)가 칼코겐화물을 포함하는 경우, 메모리 셀(105) 양단에 상이한 극성의 전압을 인가하는 것에 의해 상이한 로직 상태가 저장될 수도 있다. 로직 상태는 메모리 셀(105) 양단에 고정된 극성의 전압을 인가하는 것에 의해 메모리 셀(105)로부터 판독될 수도 있다. 대응하는 전도성 필라(120) 및 전극 평면(110)에 전압을 인가하는 것에 의해 메모리 셀(105) 양단에 전압이 인가될 수도 있다.
몇몇 실시형태에서, 메모리 셀(105)은 메모리 칼럼(135)을 따라(예를 들면, 수직으로) 정렬될 수도 있다. 몇몇 실시형태에서, 메모리 셀(105)은 하나 이상의 관련된 전극 평면(110)과 동일한 평면에 정렬될 수도 있다. 다른 실시형태에서, 전체 메모리 셀(105) 또는 메모리 셀(105)의 일부는 전극 평면(110)의 평면에 정렬될 수도 있다. 메모리 셀(105)은 전극 평면(110)의 두께와 동일한 또는 상이한(예를 들면, 더 큰, 더 작은) 두께를 가질 수도 있다. 몇몇 경우에, 메모리 셀(105)의 일부는 전극 평면(110)의 평면 위 및/또는 아래로 연장될 수도 있다.
몇몇 실시형태에서, 메모리 재료(115)는 전극 평면(110)과 동일한 평면에 선택적으로 퇴적되어 메모리 셀(105)을 형성할 수도 있다(예를 들면, 메모리 재료(115)는 유전체 평면을 통해 연장되지 않을 수도 있음). 이 실시형태의 양태는 메모리 칼럼(125)로서 도시된다. 메모리 칼럼(125)과 함께 도시되는 바와 같이, 메모리 재료(115)는 메모리 칼럼(135)의 전체 길이를 연장하지 않을 수도 있다(예를 들면, 메모리 재료(115)는 메모리 칼럼(135)의 길이보다 더 작은 길이에 걸쳐 부분적으로 연장될 수도 있음).
메모리 셀(105)의 면적은, 전극 평면(110)과 교차하는 메모리 재료(115)의 면적으로서 정의될 수도 있다(예를 들면, 그 면적은 전극 평면(110)의 두께에 의해 곱해진 메모리 셀(105)의 원주로서 정의될 수도 있음). 따라서, 메모리 셀(105)의 면적은 메모리 셀(105)의 바깥쪽 표면의 면적일 수도 있다. 메모리 셀(105)을 프로그래밍하기 위해 사용되는 전류는 메모리 셀의 면적의 함수일 수도 있다(예를 들면, 프로그래밍 전류는 메모리 셀(105)의 면적에 비례할 수도 있거나 또는 그 함수일 수도 있음). 따라서, 더 작은 면적을 갖는 메모리 셀은 더 작은 프로그래밍 전류를 요구할 수도 있는데, 이것은 메모리 어레이(100)의 전력 소비를 감소시킬 수도 있다.
몇몇 실시형태에서, 전도성 필라(120) 및 전극 평면(110)은 어레이를 생성하기 위해 상이한 방향(예를 들면, 실질적으로 서로 수직)으로 배향될 수도 있다. 전도성 필라(120) 및 전극 평면(110)은, 전도성 라인일 수도 있는 액세스 라인과 커플링될 수도 있다. 추가적으로 또는 대안적으로, 전도성 필라(120) 및 전극 평면(110-a)은 액세스 라인으로서 작용할 수도 있다(예를 들면, 전도성 필라(120)는 비트 라인(bit line: BL)으로서 역할을 할 수도 있고 전극 평면(110)은 워드 라인(word line: WL)으로서 역할을 할 수도 있음). 몇몇 실시형태(도시되지 않음)에서, 전극 평면(110)은, 그 폭이 단일의 전도성 필라(120)를 수용할 수도 있는 복수의 전극 라인으로 패턴화될 수도 있다(예를 들면, 각각의 전극 라인은 단일의 차원의 복수의 전도성 필라(120)를 수용할 수도 있음).
일반적으로, 하나의 메모리 셀(105)은 전도성 필라(120)와 전극 평면(110)의 교차점에 위치될 수도 있다. 이 교차점은 메모리 셀(105)의 어드레스로서 지칭될 수도 있다. 타겟 메모리 셀(105)은, 에너지가 부여된(energized) 전도성 필라(120)와 전극 평면(110)의 교차점에 위치되는 메모리 셀(105)일 수도 있다; 즉, 전도성 필라(120) 및 전극 평면(110)은 그들의 교차점에서 메모리 셀(105)을 판독 또는 기록하기 위해 에너지를 부여받을 수도 있다. 동일한 전도성 필라(120) 또는 전극 평면(110)과 전자 통신하는 다른 메모리 셀(105)은, 타겟으로 되지 않은 메모리 셀(untargeted memory cell)(105)로서 지칭될 수도 있다.
메모리 셀(105)에 대한 액세스는, 행 디코더(row decoder) 및 열 디코더(column decoder)를 통해 제어될 수도 있다. 예를 들면, 행 디코더는 메모리 컨트롤러로부터 행 어드레스를 수신할 수도 있고, 수신된 행 어드레스에 기초하여 적절한 전극 평면(110)을 활성화할 수도 있다. 유사하게, 열 디코더는 메모리 컨트롤러로부터 열 어드레스를 수신할 수도 있고 적절한 전도성 필라(120)를 활성화할 수도 있다. 따라서, 판독 및 기록과 같은 동작은, 전도성 필라(120) 및 전극 평면(110)을 활성화 또는 선택하는 것에 의해 메모리 셀(105) 상에서 수행될 수도 있는데, 각각의 전도성 필라(120) 및/또는 전극 평면(110)에 전압 또는 전류를 인가하는 것을 포함할 수도 있다. 기록 동작 동안, 로직 상태는 메모리 셀(105)에 저장될 수도 있다. 판독 동작 동안, 메모리 셀(105)에 저장된 로직 상태가 결정될 수도 있다. 예를 들면, 메모리 셀(105)은 메모리 셀(105)의 저장된 상태를 결정하는 감지 컴포넌트(예를 들면, 감지 증폭기)에 의해 감지되는 신호를 출력할 수도 있다. 감지 컴포넌트는 기준 신호와 메모리 셀(105)로부터 출력되는 신호 사이의 차이를 검출 및 증폭하기 위해 다양한 트랜지스터 또는 증폭기를 포함할 수도 있다.
메모리 어레이(100) 내의 구조체는 다양한 재료로 구성될 수도 있다. 예를 들면, 전도성 필라(120), 전극 실린더(130), 및 전극 평면(110)은 금속(예를 들면, 구리(Cu), 알루미늄(Al), 금(Au), 텅스텐(W), 티타늄(Ti) 등), 금속 합금, 탄소, 전도성 있게 도핑된 반도체, 또는 다른 전도성 재료, 합금 또는 화합물과 같은 전도성 재료로 제조될 수도 있다. 전극 평면(110) 재료는 전극 실린더(130)와 동일한 재료 또는 상이한 재료로 구성될 수도 있다. 메모리 재료(115)는 칼코겐화물 재료(예를 들면, 칼코겐화물 유리)일 수도 있다. 예를 들면, 메모리 재료(115)는 셀레늄(Se), 비소(As), 실리콘(Si), 텔루르(Te), 및 게르마늄(Ge)의 도핑된 또는 도핑되지 않은 합금일 수도 있다.
상기에서 설명되는 바와 같이, 전극 평면(110)의 재료는, 전류 흐름을 용이하게 할 수도 있는 낮은 저항률(또는 높은 전도성)을 갖는 재료일 수도 있다. 그러나, 낮은 저항률(또는 높은 전도성)을 갖는 재료는 메모리 재료(115)에서 칼코겐화물과 불리하게 상호 작용할 수도 있다. 예를 들면, 금속은 관련된 메모리 셀(105)의 동작을 방해하는 방식으로 전자 레벨 또는 원자 레벨에서 칼코겐화물과 상호 작용할 수도 있다. 더 높은 저항률/더 낮은 전도성 재료가 칼코겐화물과 더 적게 상호 작용할 수도 있지만, 전극 평면(110)에서의 그러한 재료의 사용은 전류 흐름을 손상시킬 수도 있으며, 이것은 메모리 어레이(100)의 성능에 부정적인 영향을 끼칠 수도 있다. 또한, 높은 저항률을 갖는 재료(예를 들면, 탄소)로 구성되는 전극 평면(110)은 강한 전역적 저항(global resistance)을 가질 수도 있는데, 이것은 메모리 어레이(100)의 밀도, 전극 평면(110)의 두께를 제한할 수도 있거나, 또는 다른 관련된 문제로 이어질 수도 있다.
본 명세서에서 설명되는 기술에 따르면, 전극 평면(110)과 메모리 재료(115) 사이에 유전체 배리어(145)를 배치하는 것에 의해 - 불리한 칼코겐화물 상호 작용이 초래하지 않으면서 - 전극 평면(110)에 대해 낮은 저항률(예를 들면, 높은 전도성) 재료가 사용될 수도 있다. 유전체 배리어(145)는, 그것이 메모리 재료(115)로부터 전극 평면(110)을 물리적으로 분리시키도록 배치될 수도 있다. 유전체 배리어(145)는 전극 평면(110)과 메모리 재료(115) 사이의 불리한 상호 작용을 방지하는 절연성 또는 유전체 재료로 구성될 수도 있다. 그러나, 유전체 배리어(145)는, 동시에 불리한 상호 작용을 방지하면서, 메모리 셀(105)의 동작이 여전히 가능하게 되도록 전류 흐름을 허용할 두께를 가질 수도 있다(예를 들면, 충분히 얇을 수도 있음). 단일의 메모리 칼럼(125)이 유전체 배리어(145)와 함께 도시되지만, 임의의 수의 메모리 칼럼(125)은 유전체 배리어(145)를 포함할 수도 있다.
전극 평면(110)에 대해 낮은 저항률 재료를 사용하는 능력은 전극 평면(110)의 전역적 저항을 감소시킬 수도 있는데, 이것은 메모리 어레이에서 더 높은 셀 밀도를 가능하게 할 수도 있다. 예를 들면, 더 많은 전극 평면(110)(및 따라서 메모리 셀(105))이 각각의 전극 평면(110)의 두께, 또는 그들 사이의 간격을 감소시키는 것에 의해, 어레이에 적합될 수도 있다. 메모리 셀에 대한 프로그래밍 전류가 메모리 셀(105)의 면적에 직접적으로 비례하기 때문에, 전극 평면(110)의 두께를 감소시키는 것은 메모리 어레이(100)의 전력 소비를 감소시키는 추가적인 이점을 가질 수도 있다. 전극 평면(110)에 대해 낮은 저항률을 갖는 재료의 사용은 또한 전극 평면(110)에서의 전류 분포를 향상시킬 수도 있는데, 이것은 더 많은 수의 전도성 필라(120)가 동일한 전극 평면(110)을 공유하는 것을 허용할 수도 있다(그에 의해 어레이의 셀 밀도를 증가시킴).
몇몇 메모리 아키텍처에서, 메모리 셀(105)에 액세스하는 것은, 저장된 로직 상태를 열화 또는 파괴할 수도 있고, 재기록 또는 리프레시 동작이 수행되어 원래의 로직 상태를 메모리 셀로 반환할 수도 있다. DRAM에서, 예를 들면, 로직 저장 컴포넌트(예를 들면, 커패시터)는 감지 동작 동안 부분적으로 또는 완전히 방전될 수도 있어서, 저장된 로직 상태를 손상시킬 수도 있다. 따라서, 감지 동작 이후 로직 상태는 다시 기록될 수도 있다. 그러나, 자기 선택 메모리와 같은 불휘발성 메모리에서, 메모리 셀(105)에 액세스하는 것은 로직 상태를 파괴하지 않을 수도 있고, 따라서, 메모리 셀(105)은 액세스 이후 재기록을 요구하지 않을 수도 있다.
DRAM을 비롯한 몇몇 메모리 아키텍처는, 그들이 외부 전원에 의해 주기적으로 리프레시되지 않는 한, 시간이 지남에 따라 그들의 저장된 상태를 상실할 수도 있다. 예를 들면, 충전된 커패시터는 누설 전류를 통해 시간이 지남에 따라 방전되게 되어, 저장된 정보의 손실로 나타날 수도 있다. 이들 소위 휘발성 메모리 디바이스의 리프레시율은 상대적으로 높을 수도 있는데, 예를 들면, DRAM의 경우, 초당 수십 번의 리프레시 동작일 수도 있으며, 이것은 상당한 전력 소비로 나타날 수도 있다. 메모리 어레이가 점점 더 커짐에 따라, 증가된 전력 소비는, 특히 배터리와 같은 유한한 전원에 의존하는 모바일 디바이스의 경우, 메모리 어레이의 배치 또는 동작을 방해할 수도 있다(예를 들면, 전력 공급부, 열 발생, 재료 제한 등). 하기에서 논의되는 바와 같이, 불휘발성 자기 선택 셀은 다른 메모리 아키텍처에 비해 향상된 성능으로 나타날 수도 있는 유리한 속성을 가질 수도 있다. 예를 들면, 자기 선택 메모리 셀은 DRAM과 필적하는 판독/기록 속도를 제공할 수도 있지만 그러나 불휘발성일 수도 있으며 증가된 셀 밀도를 허용할 수도 있다.
메모리 컨트롤러는 다양한 컴포넌트, 예를 들면, 행 디코더, 열 디코더, 및 감지 컴포넌트를 통해 메모리 셀(105)의 동작(예를 들면, 판독, 기록, 재기록, 리프레시, 방전 등)을 제어할 수도 있다. 몇몇 경우에, 행 디코더, 열 디코더, 및 감지 컴포넌트 중 하나 이상은 메모리 컨트롤러와 병치될(co-located) 수도 있다. 메모리 컨트롤러는, 소망되는 전극 평면(110) 및 전도성 필라(120)를 활성화시키기 위해 행 및 열 어드레스 신호를 생성할 수도 있다. 메모리 컨트롤러는 또한, 메모리 어레이(100)를 포함하는 메모리 디바이스의 동작 동안 사용되는 다양한 전압 또는 전류를 생성 및 제어할 수도 있다.
도 2a는 하나 이상의 유전체 배리어를 갖는 자기 선택 메모리 셀을 지원하는 메모리 어레이(200)의 평면도를 도시한다. 메모리 어레이(200)는 도 1을 참조하여 설명되는 메모리 어레이(100)의 예일 수도 있다. 메모리 어레이(200)는 메모리 칼럼(135-a), 전극 평면(110-a), 및 유전체 평면(평면도에서는 도시되지 않음)을 포함할 수도 있다. 전극 평면(110-a) 및 유전체 평면은 x-y 평면에 놓일 수도 있다. 메모리 칼럼(135-a)은, 전극 실린더(130-a)에 의해 적어도 부분적으로 둘러싸일 수도 있는 전도성 필라(120-a)를 포함할 수도 있다(예를 들면, 전극 재료는 전도성 필라(120-a)를 적어도 부분적으로 둘러쌀 수도 있음). 전극 실린더(130-a)는 전극 실린더(130-a)와 접촉할 수도 있는 메모리 재료(115-a)에 의해 적어도 부분적으로 둘러싸일 수도 있다. 몇몇 경우에, 유전체 배리어(145-a)는 메모리 재료(115-a)를 주변 평면(예를 들면, 전극 평면(110-a))으로부터 분리할 수도 있다. 유전체 배리어(145-a)는 메모리 재료(115-a)와 주변 평면을 구성하는 재료 사이의 유해한 상호 작용을 감소시킬 수도 있다.
메모리 칼럼(135-a)은 전극 평면(110-a) 및 유전체 평면과 (예를 들면, 수직으로, 직교하지 않는 방향으로) 교차할 수도 있다(예를 들면, 메모리 칼럼(135-a)은 z 방향에서 페이지 안으로 연장될 수도 있음). 도 2a에서 도시되는 평면도는 전극 평면(110-a)의 사시도로부터 유래한다. 유전체 평면의 관점에서 도시되는 평면도는, 전극 평면이 유전체 평면(도시되지 않음)으로 대체될 것이다는 것을 제외하면, 유사할 것이다.
메모리 칼럼(135-a)은 그리드 및/또는 다른 어레이 패턴으로 배열될 수도 있다. 몇몇 실시형태에서, 전도성 필라(120-a)는 메모리 액세스 라인(예를 들면, 워드 라인 및 비트 라인)과 커플링될 수도 있다. 예를 들면, 전도성 필라(120-a)는 비트 라인과 커플링될 수도 있고 전극 평면(110-a)은 워드 라인과 커플링될 수도 있다. 따라서, 각각의 전극 평면(110-a)은 각각의 워드 라인과 커플링될 수도 있고 각각의 전도성 필라(120-a)는 각각의 비트 라인과 커플링될 수도 있다. 메모리 액세스 라인을 메모리 어레이(200)에 커플링하는 다른 구성이 사용될 수도 있다. 액세스 라인은 메모리 어레이(200) 내의 메모리 셀에 그리고 그 양단에 전압을 인가하기 위해 사용될 수도 있다.
도 2b는 메모리 어레이(200)의 단면도를 도시한다. 도 2b에서 도시되는 도면은, y 방향에서 본 메모리 어레이(200)의 도면이다. 메모리 어레이(200)에서의 대칭성에 기인하여, (예를 들면, 전극 평면(110-a)이 WL로 패턴화되지 않는 한) 메모리 어레이(200)를 x 방향에서 봤을 때 유사한 도면이 보인다. 상기에서 설명되는 바와 같이, 메모리 칼럼(135-a)은 전극 평면(110-a) 및 유전체 평면(215)의 스택을 통해 z 방향으로 연장될 수도 있다. 전극 평면(110-a)(예를 들면, 제1 세트의 평면)은 유전체 평면(215)(예를 들면, 제2 세트의 평면)과 그들이 교대하는 패턴을 형성하도록 인터리빙될(interleaved) 수도 있다(예를 들면, 전극 평면(110-a)은 유전체 평면(215)에 의해 분리될 수도 있고 유전체 평면(215)은 전극 평면(110-a)에 의해 분리될 수도 있음). 따라서, 한 쌍의 인접한 전극 평면(110-a)은 유전체 평면(215)에 의해 물리적으로 분리될 수도 있고, 한 쌍의 인접한 유전체 평면(215)은 전극 평면(110-a)에 의해 물리적으로 분리될 수도 있다. 전극 평면(110-a)과 유전체 평면(215)은 서로 평행할 수도 있다. 여섯 개의 전극 평면(110-a) 및 일곱 개의 유전체 평면(215)과 함께 도시되지만, 메모리 어레이(200)는 임의의 수의 상이한 평면을 포함할 수도 있고 전극 평면 및/또는 유전체 평면을 포함할 수도 있거나 또는 포함하지 않을 수도 있다.
메모리 칼럼(135-a)은 전도성 필라(120-a) 및 메모리 재료(115-a)를 포함할 수도 있다. 메모리 필라(135-a)은 또한 전도성 필라(120-a)와 메모리 재료(115-a) 사이에 전극 실린더(단면도에서는 도시되지 않음)를 포함할 수도 있다. 메모리 셀(105-a)은 각각의 전도성 필라(120-a)와 전극 평면(110-a)의 교차점에서 메모리 재료(115-a) 내에 형성될 수도 있다. 메모리 재료(115-a)가 실린더의 형상인 경우, 메모리 셀(105-a)은 링 형상일 수도 있다. 메모리 셀(105-a)의 두께는 전극 평면(110-a)의 두께와 유사할 수도 있거나, 또는 그것은 더 클 수도 또는 더 작을 수도 있다. 연속하는 전극 평면(110-a) 사이의 간격은 메모리 셀(105-a)이 서로 간섭하는 것을 방지할 수도 있다. 메모리 셀(105-a)은 또한 메모리 구조체, 자기 선택 메모리 구조체, 메모리 엘리먼트, 메모리 저장 엘리먼트, 또는 자기 선택 메모리 저장 엘리먼트로서 지칭될 수도 있다.
메모리 셀(105-a)을 형성하는 메모리 재료(115-a)는, 로직 상태를 나타내는 가변적이고 구성 가능한 임계 전압을 갖는 재료를 포함할 수도 있다. 메모리 셀(105-a) 양단에 인가되는 전압은, 따라서, 메모리 셀(105-a)의 임계 전압에 따라 상이한 전류로 나타날 수도 있고, 결과적으로 나타나는 전류의 크기는 메모리 셀(105-a)에 의해 저장되는 로직 상태를 결정하기 위해 사용될 수도 있다. 몇몇 경우에, 메모리 재료(115-a)는 전극 평면(110-a)을 구성하는 재료와 호환되지 않을 수도 있다. 예를 들면, 메모리 재료(115-a)는, 메모리 어레이(200)의 동작을 방해하는 방식으로 전극 평면 재료와 상호 작용할 수도 있다(예를 들면, 전자 또는 원자가 하나의 재료로부터 다른 재료로 확산될 수도 있는데, 이것은 대응하는 메모리 셀(105-a)에 저장되는 로직 상태를 손상시킬 수도 있음).
본 명세서에서 설명되는 기술에 따르면, 메모리 재료(115-a)는 유전체 재료에 의해 전극 평면(110-a)으로부터 분리될 수도 있는데, 유전체 재료는 본 명세서에서 유전체 배리어(145-a)로서 지칭될 수도 있다. 유전체 배리어(145-a)는, 전류가 (예를 들면, 선택된 전극 평면(110-a)과 전도성 필라(120-a) 사이에서, 그리고 메모리 재료(115-a)를 통해) 선택된 셀을 통해 흐르는 것을 여전히 허용하면서, 전극 평면(110-a)과 메모리 재료(115-a) 사이의 상호 작용을 방지할 수도 있다. 유전체 재료는 전극 평면(110-a) 사이의 부적절한 전기적 통신(예를 들면, 단락)을 방지할 수도 있거나 또는 최소화할 수도 있다. 유전체 재료는 또한, 습식 에칭과 같은 재료 제거 프로세스에 저항할 수도 있다(예를 들면, 유전체 재료는 높은 선택도 속성을 가질 수도 있음). 유전체 배리어(145-a)를 형성하기 위해 사용될 수 있는 유전체 재료의 예는 알루미나, 알루미늄 산화물, 실리콘 산화물, 실리콘 질화물, 및 지르코늄 산화물을 포함한다. 몇몇 경우에, 유전체 재료는 유전체 평면(215)을 구성하는 동일한 재료일 수도 있다.
메모리 셀(105-a)을 프로그래밍하기 위해, 상이한 극성의 프로그래밍 펄스가 셀(105-a) 양단에 인가될 수도 있다. 예를 들면, 로직 "1" 상태를 프로그래밍하기 위해, 제1 극성이 적용될 수도 있고, 로직 "0" 상태를 프로그래밍하기 위해, 제2 극성이 적용될 수도 있다. 제1 극성 및 제2 극성은 반대 극성일 수도 있다. 메모리 셀(105-a)을 판독하기 위해, 전압이 메모리 셀(105) 양단에 인가될 수도 있고, 결과적으로 나타나는 전류 또는 전류가 흐르기 시작하는 임계 전압은 로직 "1" 또는 로직 "0" 상태를 나타낼 수도 있다. 감지 컴포넌트(예를 들면, 감지 증폭기)는 출력되는 또는 메모리 셀(105-a)과 관련되는 신호(예를 들면, 전류 또는 임계 전압)를 검출하기 위해 사용될 수도 있다. 신호는 메모리 셀(105-a)에 의해 저장되는 로직 상태를 결정하기 위해 기준 신호(reference signal)에 비교될 수도 있다.
몇몇 예에서, 메모리 셀(105-a)은 메모리 셀(105-a)에 대한 액세스를 제어하는 2 단자 임계 스위칭 타입 디바이스(two-terminal threshold switching type device)로서 역할을 할 수도 있다. 예를 들면, 임계 전압 아래에서, 메모리 셀(105-a)은 "오프"일 수도 있고 전류를 거의 또는 전혀 도통시키지 않을 수도 있다. 임계 전압 위에서, 메모리 셀(105-a)은 "온"일 수도 있고 전류 및/또는 임계 전류를 초과하는 전류를 도통시킬 수도 있다. 특정한 펄스 극성을 사용하여 판독 및 기록하는 것으로부터 유래하는 상이한 임계 전압은, 메모리 셀(105-a)이 선택 컴포넌트 및 메모리 엘리먼트 둘 모두로서 역할을 하는 것을 허용할 수도 있다. 이것은 덜 복잡한 아키텍처를 갖는 메모리 어레이의 사용을 용이하게 할 수도 있다.
도 3은 본 개시내용의 예에 따른 특징부 및 동작을 지원하는 유전체 배리어를 갖는 자기 선택 메모리 셀의 임계 전압의 전압 플롯(300)을 예시한다. 전압 플롯(300)은 상이한 로직 상태에 대한 메모리 셀의 임계 전압(VTH)의 절대 값을 도시한다. 예를 들면, 임계 전압(VTH1)은, 메모리 셀이 제2 로직 상태(예를 들면, 로직 상태 "1", 이것은 로직 "1"을 지칭할 수도 있음)를 저장할 때의 메모리 셀의 임계 전압일 수도 있다. 그리고 임계 전압(VTH0)은 메모리 셀이 제1 로직 상태(예를 들면, 로직 상태 2, 이것은 로직 "0"을 지칭할 수도 있음)를 저장할 때의 메모리 셀의 임계 전압일 수도 있다. 임계 전압은, 메모리 셀이 판독 동작을 위해 액세스될 때의 메모리 셀의 임계 전압일 수도 있다(예를 들면, 임계 전압은 판독 동안 감지 컴포넌트에 의해 측정되는 또는 감지되는 임계 전압일 수도 있음). 판독 동작 동안 메모리 셀 양단에 인가되는 전압은 본 명세서에서 판독 전압으로 지칭될 수도 있고, 기록 동작 동안 메모리 셀 양단에 인가되는 전압은 본 명세서에서 기록 전압으로 지칭될 수도 있다. 기록 및 판독 전압은, 관련된 메모리 셀 양단에서 전압 차이가 전개되도록, 메모리 셀의 전도성 실린더 및 전극 평면에 전압을 인가하는 것에 의해 인가될 수도 있다.
메모리 셀의 임계 전압은 기록 전압의 극성에 대한 판독 전압의 극성에 기초하여 변할 수도 있다. 예를 들면, VTH1은 기록 전압과 판독 전압이 동일한 극성을 가질 때(예를 들면, 기록 전압과 판독 전압이 둘 모두가 양이거나 또는 둘 모두가 음일 때) 발생할 수도 있고, VTH0은 기록 전압과 판독 전압이 반대 극성을 가질 때(예를 들면, 전압 중 하나가 음이고 다른 하나가 양일 때) 발생할 수도 있다. 본 명세서에서, 양의 극성은 순방향 극성으로 지칭될 수도 있고, 음의 극성은 본 명세서에서 역방향 극성으로 지칭될 수도 있다. 따라서, VTH1은 메모리 셀이 순방향 극성에서 기록되고 순방향 극성에서 판독될 때, 또는 메모리 셀이 역방향 극성에서 기록되고 역방향 극성에서 판독될 때 발생할 수도 있다. 그리고 VTH0은 메모리 셀이 순방향 극성에서 기록되고 역방향 극성에서 판독될 때, 또는 역방향 극성에서 기록되고 순방향 극성에서 판독될 때 발생할 수도 있다. 따라서, 기록 전압의 극성을 변경시키는 것 및 각각의 판독 동작에 대해 동일한 판독 전압 극성을 사용하는 것에 의해 상이한 로직 상태가 메모리 셀에 저장될 수 있다. 몇몇 경우에, 메모리 셀에 인가되는 판독 전압은 VTH1과 VTH0 사이의 중간 전압일 수도 있다.
임계 전압(VTH0)과 임계치(VTH1) 사이의 차이는 전압 윈도우(305)로 지칭될 수도 있다. 전압 윈도우(305)는 메모리 셀의 면적에 반비례할 수도 있다(예를 들면, 더 작은 면적을 갖는 메모리 셀은 더 큰 면적을 갖는 메모리 셀과 비교하여 더 큰 전압 윈도우를 가질 수도 있음). 상기에서 논의되는 바와 같이, 유전체 배리어를 갖는 메모리 어레이는, 유전체 배리어가 없는 메모리 어레이보다 저항이 더 적고 및/또는 덜 두꺼운 전극 평면(110)과 함께 동작할 수도 있다. 메모리 셀에 대한 전압 윈도우(305)가 메모리 셀(105)의 면적에 반비례하기 때문에, 전극 평면(110)의 두께를 감소시키는 것은, 메모리 셀(105)에 대한 전압 윈도우(305)를 증가시키는 추가적인 이점을 가질 수도 있으며, 이것은 메모리 셀(105)의 신뢰성을 증가시킬 수도 있다.
몇몇 경우에, 액세스 동작에 의해 타겟으로 되지 않은 메모리 셀(예를 들면, 주소 지정되지 않은 메모리 셀)에 전압이 인가될 수도 있다. 예를 들면, 금지 전압(inhibit voltage)이 타겟 메모리 셀과 전극 평면을 공유하는 메모리 셀에 인가될 수도 있다. 금지 전압은, 타겟으로 된 메모리 셀이 동작을 위해 액세스될 때, 타겟으로 되지 않은 메모리 셀에 의해 경험되는 교란을 감소시킬 수도 있다.
도 4는 본 개시내용의 예에 따른 특징부 및 동작을 지원하는 유전체 배리어를 갖는 자기 선택 메모리 셀을 프로그래밍하기 위해 사용되는 기록 전압의 전압 플롯(400)을 예시한다. 전압 플롯(400)은 상이한 로직 상태를 메모리 셀에 기록하기 위해 사용되는 기록 전압(VW)의 값을 도시한다. 예를 들면, 메모리 셀에 제1 로직 상태(로직 상태 1, 이것은 로직 "1"을 지칭할 수도 있음)를 저장하기 위해 제1 극성(예를 들면, 양의 극성)을 갖는 제1 기록 전압(VW1)이 사용될 수도 있다. 그리고, 메모리 셀에 제2 로직 상태(예를 들면, 로직 상태 2, 이것은 로직 "0"을 지칭할 수도 있음)를 저장하기 위해, 반대 극성(예를 들면, 음의 극성)을 갖는 제2 기록 전압(VW0)이 사용될 수도 있다. 기록 전압(VW1 및 VW0)은 동일한 크기 또는 상이한 크기를 가질 수도 있다. 기록 전압의 크기는, 임계 전압(VTH0 및 VTH1)보다 더 크거나 또는 동일하도록 선택될 수도 있다. 기록 전압(및 판독 전압)은 펄스에서 인가될 수도 있다(예를 들면, 기록 전압은 r ns의 지속 기간을 갖는 기록 펄스에서 인가될 수도 있고 판독 전압은 t ns의 지속 기간을 갖는 판독 펄스에서 인가될 수도 있음). 몇몇 경우에, 기록 펄스 및 판독 펄스의 지속 기간은 동일하다.
기록 전압은 메모리 셀의 전도성 필라에 제1 전압을 그리고 메모리 셀의 전극 평면에 제2 전압을 제공하는 것에 의해 인가될 수도 있다. 두 전압 사이의 차이는 메모리 셀 양단에 인가되는 전압이다. 기록 전압은 양의 극성 또는 음의 극성을 가질 수도 있다. 예를 들면, 기록 전압(VW1)은 양의 극성을 가질 수도 있다(예를 들면, 기록 전압(VW1)은 +VP일 수도 있는데, 이것은 전도성 실린더에 VP를 그리고 전극 평면에 0 V를 인가하는 것에 의해, 또는 전도성 필라에 0 V를, 그리고 전극 평면에 -VP를 인가하는 것에 의해, 등등에 의해 실현될 수도 있음). 그리고 기록 전압(VW0)은 음의 극성을 가질 수도 있다(예를 들면, 기록 전압(VW0)은 -VP일 수도 있는데, 이것은 전도성 필라에 -VP를 그리고 전극 평면에 0 V를 인가하는 것에 의해, 또는 전도성 필라에 0 V를 그리고 전극 평면에 VP를 인가하는 것에 의해, 등등에 의해 실현될 수도 있음). 판독 전압의 극성은 각각의 판독 동작에 대해 동일할 수도 있다(예를 들면, 판독 전압은 각각의 판독 동작에 대해 +VR 또는 각각의 판독 동작에 대해 -VR일 수도 있음).
도 5는 유전체 배리어를 갖는 자기 선택 메모리 구조체를 지원하는 메모리 어레이(500)를 예시한다. 메모리 어레이(500)는, 제1 세트의 평면 또는 다른 구조체일 수도 있는 전극 평면(110-b), 및 제2 세트의 평면 또는 다른 구조체일 수도 있는 유전체 평면(215-a)을 포함할 수도 있다. 전극 평면(110-b)은 전도성 평면(예를 들면, 층)을 형성할 수도 있고 유전체 평면(215-a)은 절연성 평면(예를 들면, 층)을 형성할 수도 있다. 전극 평면(110-b)은 메모리 스택, 스택, 또는 평면의 스택으로 지칭되는 교대하는 패턴으로 유전체 평면(215-a)과 인터리빙될 수도 있다. 스택은 적어도 제1 전도성 평면(예를 들면, 전극 평면(110-b)) 및 제2 평면(예를 들면, 유전체 재료로 이루어지는 유전체 평면(215-a))을 포함할 수도 있다. 전극 평면(110-b)은 전도성 재료로 구성될 수도 있고 유전체 평면(215-a)은 유전체 또는 절연성 재료로 구성될 수도 있다(따라서, 제1 세트의 평면은 제1 재료로 구성될 수도 있고 제2 세트의 평면은 제1 재료와는 상이한 제2 재료로 구성될 수도 있음).
메모리 칼럼(135-b)은, 그것이 전극 평면(110-b) 및 유전체 평면(215-a)과 접촉하고 교차하도록, 스택의 적어도 일부를 통해 배치될 수도 있다. 전도성 필라(120-b)는 메모리 칼럼(135-b)의 중심에 있을 수도 있고, 그 길이로 이어질 수도 있다. 따라서, 전도성 필라(120-b)는 또한 스택의 적어도 일부를 통해 배치될 수도 있다. 전극 실린더(130-b)는 전극 재료를 포함할 수도 있고 전극 실린더가 전도성 필라(120-b)와 접촉하도록 전도성 필라(120-b)를 적어도 부분적으로 둘러쌀 수도 있다(예를 들면, 전극 재료는 전도성 필라(120-b)를 원주 방향에서 감쌀 수도 있거나 또는 캡슐화할(encapsulate) 수도 있음). 유사하게, 칼코겐화물(chalcogenide) 합금(505)은, 칼코겐화물 합금(505)이 전극 실린더(130-b)와 접촉하도록 전극 실린더(130-b)를 둘러싸는 칼코겐화물 합금 재료를 포함할 수도 있다(예를 들면, 칼코겐화물 합금 재료는 전극 실린더(130-b)를 원주 방향에서 감쌀 수도 있거나 또는 캡슐화될 수도 있음). 따라서, 전극 실린더(130-b)의 전극 재료는 칼코겐화물 합금(505)의 칼코겐화물 합금 재료와 접촉할 수도 있다. 전극 실린더(130-b)의 전극 재료는 또한 전도성 필라(120-b)와 접촉할 수도 있다. 전도성 필라(120-b)와 접촉하지는 않지만, 칼코겐화물 합금(505)은 전도성 필라(120-b)를 적어도 부분적으로 둘러쌀 수도 있다. 칼코겐화물 합금(505)은 도 1, 도 2a 및 도 2b를 참조하여 논의되는 메모리 재료(115)의 예일 수도 있다. 실린더로서 도시되지만, 전극 실린더(130-b)는 임의의 형상일 수도 있다.
유전체 배리어(145-b)는 칼코겐화물 합금(505)을 전극 평면(110-b) 및 유전체 평면(215-a)으로부터 분리할 수도 있다. 예를 들면, 유전체 배리어(145-b)는 칼코겐화물 합금(505)을 적어도 부분적으로 둘러쌀 수도 있다(예를 들면, 유전체 재료는, 칼코겐화물 합금(505)이 유전체 배리어(145-b)와 접촉하도록 칼코겐화물 합금(505)을 원주 방향에서 둘러쌀 수도 있음). 따라서, 유전체 배리어(145-b)는 적어도 하나의 전극 평면(110-b)(예를 들면, 제1 전도성 평면) 및 적어도 하나의 유전체 평면(215-a)(예를 들면, 제2 평면)을 통해 배치도고 이들과 접촉할 수도 있다. 유전체 배리어(145-b)는 칼코겐화물 합금(505)의 칼코겐화물 합금 재료를 적어도 하나의 전극 평면(110-b)(예를 들면, 제1 평면) 및 적어도 하나의 유전체 평면(215-a)(예를 들면, 제2 평면)으로부터 분리할 수도 있다. 몇몇 경우에, 유전체 배리어(145-b), 칼코겐화물 합금(505), 및 전극 실린더(130-b)는 동심의 실린더이다.
몇몇 실시형태에서, 유전체 배리어(145-b)는 칼코겐화물 합금(505) 및 스택의 평면 둘 모두와 접촉할 수도 있다. 몇몇 경우에, 예를 들면, 칼코겐화물 합금(505)이 (도 1의 메모리 칼럼(125)에서 도시되는 바와 같이) 전극 평면(110b)과 동일한 평면에서 선택적으로 퇴적되는 경우, 유전체 배리어(145-b)는 또한 전극 평면(110-b)과 동일한 평면에서 선택적으로 퇴적될 수도 있다. 따라서, 그러한 경우에, 유전체 배리어(145-b)는 칼코겐화물 합금(505) 및 전극 평면(110-b)과 반경 방향에서 접촉할 수도 있지만, 유전체 평면(215-a)과는 접촉하지 않을 수도 있다. 퇴적 기술에 관계없이, 유전체 배리어(145-b)는, 칼코겐화물 합금(505)과 전극 평면(110-b) 사이의 상호 작용이 방지되도록, 칼코겐화물 합금(505)과 전극 평면(110-b)을 물리적으로 분리할 수도 있는데, 이것은 메모리 어레이(500)의 동작을 향상시킬 수도 있다.
도 6a는 제1 제조 프로세스에서의 한 단계 동안의 메모리 어레이(600-a)를 예시한다. 메모리 어레이(600-a)는, 도 1, 도 2a, 도 2b 및 도 5와 관련하여 각각 설명되는 메모리 어레이(100, 200 또는 500)의 예일 수도 있다. 메모리 어레이(600-a)는 전도성 재료 및 유전체 재료의 교대하는 층을 퇴적하는 것에 의해 형성될 수도 있다. 전도성 재료는, 그것이 전극 평면(110-c)(예를 들면, 수평 평면)을 형성하도록 퇴적될 수도 있고, 유전체 재료는 유전체 평면(215-b)(예를 들면, 수평 평면)을 형성하도록 퇴적될 수도 있다. 따라서, 제1 전극 평면(110-c)(예를 들면, 제1 전도성 평면)은 유전체 평면(215-b)(예를 들면, 제2 평면)의 상부 면(top side)과 접촉할 수도 있고, 예컨대, 제2 전극 평면(110-c)(예를 들면, 제2 전도성 평면)은 유전체 평면(215-b)의 저부 면(bottom side)과 접촉할 수도 있다. 유사하게, 제1 유전체 평면(215-b)은 전극 평면(110-c)의 상부 면과 접촉할 수도 있고, 제2 유전체 평면(215-b)은 전극 평면(110-c)의 저부 면과 접촉할 수도 있다. 전극 평면(110-c)은 금속 또는 폴리실리콘과 같은 전도성 재료로 형성될 수도 있고 유전체 평면(215-b)은 산화물 또는 다른 절연성 재료로 형성될 수도 있다. 전극 평면(110-c) 및 유전체 평면(215-b)은 박막의 층으로서 형성될 수도 있다.
전극 평면(110-c) 및 유전체 평면(215-b)의 교대하는 층이 스택(610)으로서 형성된 이후, 개구(605)가 스택(610)을 통해(예를 들면, 에칭, 밀링 등을 통해) 형성될 수도 있다. 개구(605)는, 전극 평면(110-c) 및 유전체 평면(215-b)과 교차하도록 형성될 수도 있다. 예를 들면, 전극 평면(110-c) 및 유전체 평면(215-b)이 x-y 평면에서 연장되는 경우, 개구(605)는 단면도에서 볼 수도 있는 바와 같이 z 방향으로 연장될 수도 있다. 따라서, 개구(605)는 전극 평면(110-c) 및 유전체 평면(215-b)의 일부 또는 단면을 노출시킬 수도 있다. 개구(605)의 풋프린트(footprint)는 원형일 수도 있거나 또는 임의의 다른 형상일 수도 있다. 개구(605)의 풋프린트가 원형인 경우, 개구(605)는 스택(610)에 원통형 구멍을 형성할 수도 있다. 평면도에서 보이는 바와 같이, 메모리 어레이(600-a)가 완성되는 경우, 상이한 개구(605) 내의 메모리 셀의 동작이 서로 간섭하지 않도록, 개구(605)는 간격(615)만큼 서로 분리될 수도 있다.
메모리 어레이(600-a) 및 본 명세서에서 설명되는 다른 메모리 어레이의 재료, 구조, 또는 개구를 형성하기 위해 다양한 기술이 사용될 수도 있다. 이들 기술은, 다른 박막 성장 기술 중에서도, 예를 들면, 화학적 증착(chemical vapor deposition: CVD), 금속 유기 화학적 증착(metal-organic chemical vapor deposition: MOCVD), 물리적 증착(physical vapor deposition: PVD), 스퍼터 퇴적, 원자 층 퇴적(atomic layer deposition: ALD), 또는 분자 빔 에피택시(molecular beam epitaxy: MBE)를 포함할 수도 있다. 예를 들면, 화학적 에칭("습식 에칭"으로도 또한 지칭됨), 플라즈마 에칭("건식 에칭"으로도 또한 지칭됨), 또는 화학적 기계적 평탄화(chemical-mechanical planarization)를 포함할 수도 있는 다수의 기술을 사용하여 메모리 어레이(600-a)로부터 재료가 제거될 수도 있다.
도 6b는 제1 제조 프로세스에서의 다양한 단계 동안의 메모리 어레이(600-b)를 예시한다. 메모리 어레이(600-b)는 제1 제조 프로세스에서의 후속하는 단계 동안의 메모리 어레이(600-a)의 예일 수도 있다. 메모리 어레이(600-b)는 메모리 어레이(600-a)의 개구(605) 내에 재료를 퇴적하는 것에 의해 형성될 수도 있다. 예를 들면, 유전체 재료가 개구(605)에 의해 노출되는 스택의 일부와 접촉하도록(예를 들면, 중첩하도록, 피복하도록)(예를 들면, 유전체 재료가 전극 평면(110-c)(제1 세트의 평면) 및 유전체 평면(215-b)(제2 세트의 평면)과 접촉하도록) 개구(605) 내에 유전체 재료가 퇴적 또는 형성될 수도 있다. 유전체 재료는 유전체 배리어(145-c)를 형성할 수도 있다(예를 들면, 유전체 배리어(145-c)는 전극 평면(110-c) 및 유전체 평면(215-b)을 통해 수직으로 배치될 수도 있고 그들과 접촉할 수도 있음). 몇몇 경우에, 유전체 배리어(145-c)는, 개구(605)에 의해 노출되는 전극 평면(110-c) 및 유전체 평면(215-b) 중 적어도 일부와 접촉하는 외부 표면을 갖는 중공의 구조체(hollow structure)(예를 들면, 실린더)를 형성할 수도 있다.
몇몇 실시형태에서, 유전체 배리어(145-c)의 두께는 나노미터 규모(예를 들면, 0.5와 10 nm 사이)일 수도 있다. 유전체 배리어(145-c)는 칼코겐화물 합금(505-a)과 전극 실린더(130-c) 사이의 상호 작용이 방지될 만큼 충분히 두껍지만, 그러나 전류가 유전체 배리어(145-c)를 통해 흐르는 것을 허용할 만큼 충분히 얇을 수도 있다. 몇몇 경우에, 유전체 재료는, 그것이 개구(605)를 충전하도록 퇴적될 수도 있다. 그러한 경우에, 다른 재료가 유전체 배리어(145-c) 내에 퇴적될 수 있도록, 유전체 재료에 새로운 개구가 형성될 수도 있다. 유전체 배리어(145-c)는, 몇몇 실시형태에서, 알루미나, 알루미늄 산화물, 실리콘 산화물, 실리콘 질화물, 지르코늄 산화물, 또는 이들의 조합을 포함할 수도 있다.
유전체 배리어(145-c)가 형성된 이후, 칼코겐화물 합금 재료가 유전체 배리어(145-c)와 접촉(예를 들면, 코팅 또는 중첩)하도록 칼코겐화물 합금 재료가 개구 내에 퇴적될 수도 있다. 칼코겐화물 합금 재료는 칼코겐화물 합금(505-a)을 형성할 수도 있는데, 이것은 유전체 배리어(145-c)에 의해 전극 평면(110-c) 및 유전체 평면(215-b)으로부터 물리적으로 분리될 수도 있다. 유전체 배리어(145-c)는 칼코겐화물 합금(505-a)과 전극 평면(110-c) 사이의 상호 작용을 방지할 수도 있다. 몇몇 경우에, 칼코겐화물 합금(505-a)은 유전체 배리어(145-c)의 내부 표면과 접촉하는 외부 표면을 갖는 중공의 실린더(hollow cylinder)를 형성할 수도 있다. 몇몇 경우에, 칼코겐화물 합금 재료는, 그것이 유전체 배리어(145-c)의 개구를 적어도 부분적으로 충전하도록 퇴적될 수도 있다. 그러한 경우, 칼코겐화물 합금(505-a)을 형성하기 위해 칼코겐화물 재료에 새로운 개구가 형성될 수도 있다.
칼코겐화물 합금(505-a)이 형성된 이후, 전극 재료는, 전극 재료가 칼코겐화물 합금(505-c)과 접촉(예를 들면, 코팅 또는 중첩)하도록 칼코겐화물 합금(505-a)의 개구 내에 퇴적될 수도 있다. 전극 재료는 전극 실린더(130-c)를 형성할 수도 있다. 전극 실린더(130-c)의 외부 표면은 칼코겐화물 합금(505-a)의 내부 표면과 접촉할 수도 있다. 몇몇 경우에, 전극 재료는, 그것이 칼코겐화물 합금(505-a)의 개구를 충전하도록 퇴적될 수도 있다. 그러한 경우, 전극 실린더(130-c) 내에 상이한 재료가 퇴적될 수도 있도록, 전극 재료에 새로운 개구가 형성될 수도 있다. 몇몇 경우에, 전극 재료는 전극 평면(110-c)을 형성하는 동일한 재료이다.
전극 실린더(130-c)가 형성된 이후, 전도성 재료가 전극 실린더(130-c)의 개구 내에 퇴적될 수도 있다. 전도성 재료는 전극 실린더(130-c)의 전극 재료와 접촉(예를 들면, 코팅, 중첩)할 수도 있고 전도성 필라(120-c)를 형성할 수도 있다. 전도성 필라(120-c)는, 전극 실린더(130-c)의 내부 표면과 접촉하는 외부 표면을 갖는 속이 꽉 찬 칼럼일 수도 있다. 전도성 필라(120-c), 전극 실린더(130-c), 칼코겐화물 합금(505-a), 및 유전체 배리어(145-c)는 메모리 칼럼(135-c)을 형성할 수도 있다.
몇몇 경우에, 메모리 칼럼(135-c)은 도 6b에서 도시되는 것과는 상이한 순서로 재료를 퇴적하는 것에 의해 형성될 수도 있다. 재료를 퇴적하는 순서가 변할 수도 있지만, 최종 메모리 칼럼(135-c)은 전도성 필라(120-c), 칼코겐화물 합금(505-a), 및 유전체 배리어(145-d)(및, 몇몇 실시형태에서는, 옵션 사항으로, 전극 실린더(130-c))를 포함할 수도 있다. 몇몇 경우에, 메모리 칼럼(135-c)은 칼코겐화물 합금(505-a)의 내부 표면과 접촉하는 외부 표면을 갖는 제2 유전체 배리어를 포함할 수도 있다.
도 7a는 제2 제조 프로세스에서의 단계 동안의 메모리 어레이(700-a)를 예시한다. 메모리 어레이(700-a)는 도 1, 도 2a, 도 2b, 도 5, 도 6a 및 도 6b와 관련하여 각각 설명되는 메모리 어레이(100, 200, 500 또는 600)의 예일 수도 있다. 메모리 어레이(700-a)는 플레이스홀더 재료 및 유전체 재료의 교대하는 층을 퇴적하는 것에 의해 형성될 수도 있다. 플레이스홀더 재료는 유전체 재료와 호환 가능하며 습식 에칭과 같은 제거 프로세스에 민감한 재료(예를 들면, 폴리실리콘, 실리콘 질화물 등)일 수도 있다. 몇몇 경우에, 플레이스홀더 재료는 전극 실린더를 형성하기 위해 사용되는 동일한 재료(예를 들면, 탄소 또는 실리콘)이다.
플레이스홀더 재료는, 그것이 수평 플레이스홀더 평면(705)을 형성하도록 퇴적될 수도 있고, 유전체 재료는 플레이스홀더 평면(705)과 인터리빙되는 수평 유전체 평면(215-c)을 형성하도록 퇴적될 수도 있다. 플레이스홀더 평면(705) 및 유전체 평면(215-c)의 교대하는 층이 스택(610-a)으로서 형성된 이후, 하나 이상의 개구(605-a)가 스택(610-a)을 통해(예를 들면, 에칭, 밀링 등을 통해) 형성될 수도 있다(예를 들면, 개구(605-a)는 수직 홀을 형성할 수도 있다). 각각의 개구(605-a)는, 그것이 플레이스홀더 평면(705) 및 유전체 평면(215-c)과 교차하도록 형성될 수도 있다. 개구(605-a)는 플레이스홀더 평면(705) 및 유전체 평면(215-c)의 일부 또는 단면을 노출시킬 수도 있다.
도 7b는 제2 제조 프로세스의 단계 동안의 메모리 어레이(700-b)를 예시한다. 메모리 어레이(700-b)는 제2 제조 프로세스에서의 후속하는 단계 동안의 메모리 어레이(700-a)의 예일 수도 있다. 메모리 어레이(700-b)는, 도 6b와 관련하여 설명되는 바와 같이, 메모리 어레이(700-a)의 개구(605-a) 내에 재료를 퇴적하는 것에 의해 형성될 수도 있다. 예를 들면, 메모리 어레이(700-b)는, 전극 실린더(130-d), 칼코겐화물 합금(505-b), 및 유전체 배리어(145-d)에 의해 둘러싸이는 전도성 필라(120-d)를 포함하는 메모리 칼럼(135-d)을 포함할 수도 있다.
도 7c는 제2 제조 프로세스에서의 한 단계 동안의 메모리 어레이(700-c)를 예시한다. 예를 들면, 메모리 어레이(700-c)는 제2 제조 프로세스에서의 후속하는 단계 동안의 메모리 어레이(700-b)의 예일 수도 있다. 메모리 어레이(700-c)는 스택(610-a)을 통해 트렌치(710)(또는 "분로(shunt)")를 형성하는 것에 의해 형성될 수도 있다. 트렌치(710)는 스택(610-a) 내의 평면을 통해 수직으로 연장될 수도 있다(예를 들면, 트렌치(710)는 z 방향으로 연장될 수도 있음). 트렌치(710)는 또한, 평면도에서 봤을 때, x 방향 및 y 방향으로 연장될 수도 있다. 따라서, 트렌치(710)는 폭, 길이, 및 깊이를 가질 수도 있다. 트렌치(710)는, 플레이스홀더 평면에서의 플레이스홀더 재료가 상이한 재료로 대체될 수 있도록 플레이스홀더 평면(705)에 대한 액세스를 제공할 수도 있다. 몇몇 경우에, 트렌치(710)는 메모리 어레이(700-c)의 에지에 있을 수도 있다. 몇몇 경우에, 플레이스홀더 평면(705)에 대한 액세스를 제공하기 위해 다수의 트렌치(710)가 사용될 수도 있다. 직사각형 풋프린트를 가지고 도시되지만, 트렌치(710)는 임의의 형상의 풋프린트를 가질 수도 있다.
도 7d는 제2 제조 프로세스에서의 한 단계 동안의 메모리 어레이(700-d)를 예시한다. 예를 들면, 메모리 어레이(700-d)는 제2 제조 프로세스에서의 후속하는 단계 동안의 메모리 어레이(700-c)의 예일 수도 있다. 메모리 어레이(700-d)는, 플레이스홀더 평면(705)으로부터 플레이스홀더 재료를 (예를 들면, 습식 에칭 또는 건식 에칭을 통해) 제거하여 공극(void)(715)을 형성하는 것에 의해 형성될 수도 있다. 따라서, 플레이스홀더 평면(705)은 스택(610-a)으로부터 제거될 수도 있다. 공극(715)은 플레이스홀더 평면(705)과 동일한 형상을 가질 수도 있다. 유전체 배리어(145-d) 내의 유전체 재료는, 플레이스홀더 재료가 제거된 이후 유전체 배리어(145-d)가 손상되지 않도록, 제거 프로세스를 견딜 수도 있다.
도 7e는 제2 제조 프로세스에서의 한 단계 동안의 메모리 어레이(700-e)를 예시한다. 예를 들면, 메모리 어레이(700-e)는 제2 제조 프로세스에서의 후속하는 단계 동안의 메모리 어레이(700-d)의 예일 수도 있다. 메모리 어레이(700-e)는, 공극(715)이 전도성 재료로 적어도 부분적으로 충전되도록 공극(715)에 전도성 재료를 퇴적하는 것에 의해(예를 들면, 컨포멀(conformal) 퇴적에 의해) 형성될 수도 있다. 전도성 재료는 전극 평면(110-d)을 형성할 수도 있다. 따라서, 전극 평면(110-d)은, 플레이스홀더 재료를 전도성 재료(예를 들면, 플레이스홀더 재료보다 더욱 전도성인 재료)로 대체하는 것에 의해 제거된 플레이스홀더 평면(705)에 의해 남겨지는 공극(715)에 형성될 수도 있다. 몇몇 경우에, 전도성 재료는 트렌치(710)의 일부 또는 전부를 충전한다. 예를 들면, 전도성 재료는 공극 영역(720)을 형성하도록 트렌치(710)를 적어도 부분적으로 라이닝할 수도 있는데, 공극 영역은 (습식 에칭에 의한) 전도성 재료의 후속하는 제거를 지원할 수도 있다.
전극 평면(110-d)이 함께 단락되는 것을 방지하기 위해, 트렌치(710)는, 전극 평면(110-d)이 서로 분리되도록 상이한 재료(예를 들면, 유전체 평면(215-c)을 구성하는 유전체 재료, 또는 다른 절연성 재료)로 적어도 부분적으로 충전될 수도 있다. 몇몇 경우에, 절연성 재료는, 전체 트렌치(710)가 절연성 재료로 충전되도록 퇴적될 수도 있다. 이들 경우에, 메모리 어레이(700-e)의 최종 버전은, 전극 평면(110-d)에서의 전도성 재료와는 상이한 재료로 충전되는 트렌치(710)를 포함할 수도 있다. 따라서, 흔적의 또는 잔류 구조체가 메모리 어레이(700-e)에 남겨질 수도 있다. 다른 경우에, 절연성 재료는, 트렌치(710)의 단면만이 절연성 재료로 충전되도록 퇴적될 수도 있다. 예를 들면, 절연성 재료는 트렌치(710)의 하나 이상의 단면에 형성 또는 퇴적될 수도 있다. 따라서, 트렌치(710) 내의 전도성 재료의 적어도 일부는 유전체 재료에 의해 대체될 수도 있다.
도 7f는 제2 제조 프로세스 이후의 메모리 어레이(700-f)를 예시한다. 메모리 어레이(700-f)는, 트렌치(710) 내의 재료의 일부 또는 모두가 전극 평면(110-d)에서의 재료 이외의 재료로 충전된 이후의 메모리 어레이(700-e)의 예일 수도 있다. 따라서, 메모리 어레이(700-f)는, 절연성 재료로 구성될 수도 있는 잔류 구조체(725)를 포함할 수도 있다. 단면도 및 평면도에서 도시되는 바와 같이, 잔류 구조체(725)는 유전체 평면(215-c)과는 상이한 재료로 구성될 수도 있다. 다른 예에서, 잔류 구조체(725)는 유전체 평면(215-c)을 구성하는 동일한 재료로 제조될 수도 있다.
제1 프로세스에 의해 형성되는 메모리 어레이와 같이, 메모리 어레이(700-f)는 다수의 메모리 칼럼(135-d)을 포함한다. 각각의 메모리 칼럼(135-d)은 전극 실린더(130-d)에 의해 적어도 부분적으로 둘러싸이는 전도성 필라(120-d)를 포함할 수도 있다. 전극 실린더(130-d)는, 유전체 배리어(145-d)에 의해 적어도 부분적으로 둘러싸일 수도 있는 칼코겐화물 합금(505-b)에 의해 적어도 부분적으로 둘러싸일 수도 있다. 유전체 배리어(145-d)는 칼코겐화물 합금(505-b)을 전극 평면(110-d)(및 몇몇 경우에 유전체 평면(215-c))으로부터 분리할 수도 있다.
도 8은 유전체 배리어를 갖는 자기 선택 메모리 셀을 지원하는 메모리 어레이(800)를 예시한다. 메모리 어레이(800)는 전극 평면(110-e), 유전체 평면(215-d), 및 메모리 칼럼(135-e)을 포함할 수도 있다. 메모리 어레이(800)는, 하나와는 대조적으로, 두 개의 유전체 배리어(145-e)를 포함할 수도 있다. 예를 들면, 메모리 어레이(800)는 제1 유전체 배리어(145-e-1) 및 제2 유전체 배리어(145-e-2)를 포함할 수도 있다. 메모리 칼럼(135-e)은 전극 실린더(130-e)와 접촉하는 전도성 필라(120-e)를 포함할 수도 있다(예를 들면, 전도성 필라(120-e)는 전극 실린더(130-e)의 전극 재료와 접촉할 수도 있음). 전극 실린더(130-e)는 제2 유전체 배리어(145-e-2)에 의해 적어도 부분적으로 둘러싸일 수도 있다(예를 들면, 전극 실린더(130-e)의 전극 재료는 제2 유전체 배리어(145-e-2)와 접촉할 수도 있음). 제2 유전체 배리어(145-e-2)는 전극 실린더(130-e)와 접촉할 수도 있고 칼코겐화물 합금(505-c)으로부터 전극 실린더(130-e)를 분리 또는 격리할 수도 있다. 칼코겐화물 합금(505-c)은 제2 유전체 배리어(145-e-2)를 적어도 부분적으로 둘러쌀 수도 있고, 몇몇 경우에, 그것과 접촉할 수도 있다(예를 들면, 제2 유전체 배리어(145-e-2)는 칼코겐화물 합금(505-c)의 칼코겐화물 재료와 접촉할 수도 있음). 따라서, 제2 유전체 배리어(145-e-2)는 전극 실린더(130-e)의 전극 재료와 칼코겐화물 합금(505-c)의 칼코겐화물 재료 사이에 배치될 수도 있다(예를 들면, 제2 유전체 배리어(145-e-2)의 유전체 재료는 전극 실린더(130-e)의 전극 재료를 적어도 부분적으로 둘러쌀 수도 있음).
칼코겐화물 합금(505-c)은 제1 유전체 배리어(145-e-1)에 의해 적어도 부분적으로 둘러싸일 수도 있다. 제1 유전체 배리어(145-e-1)는 칼코겐화물 합금(505-c)과 접촉할 수도 있고 칼코겐화물 합금(505-c)을 전극 평면(110-e)(및, 몇몇 경우에, 유전체 평면(215-d))으로부터 분리 또는 격리할 수도 있다. 몇몇 실시형태에서, 유전체 배리어(145-e)는 적어도 몇몇 공통 특성 또는 속성을 포함할 수도 있다. 하나의 예로서, 유전체 배리어(145-e)는 동일한 또는 상이한 재료로 구성될 수도 있다. 다른 예로서, 유전체 배리어(145-e)는 동일한 또는 상이한 두께를 가질 수도 있다. 두 개의 유전체 배리어(145-e) 사이에 칼코겐화물 합금(505-c)을 배치하는 것에 의해, 메모리 칼럼(135-e)의 대칭성이 증가될 수도 있는데, 이것은 메모리 어레이(800)의 동작 및/또는 예측 가능성을 향상시킬 수도 있다. 추가적인 유전체 배리어(예를 들면, 제2 유전체 배리어(145-e-2))는 또한, 다른 이점 중에서도, 칼코겐화물 합금(505-c)과 전극 실린더(130-e) 사이의 상호 작용을 감소시킬 수도 있다.
메모리 어레이(800)는 도 6a 및 도 6b를 참조하여 설명되는 제1 제조 프로세스를 사용하여, 또는, 도 7a 내지 도 7f를 참조하여 설명되는 제2 제조 프로세스를 사용하여 형성될 수도 있다. 제2 유전체 배리어(145-e-2)의 형성은, 유전체 재료가 칼코겐화물 합금(505-c)과 적어도 부분적으로 중첩하도록 칼코겐화물 합금(505-c)과 접촉하는 유전체 재료를 형성하는 것을 포함할 수도 있다. 그러한 경우에, 전극 실린더(130-e)는, 전극 재료가 유전체 재료와 적어도 부분적으로 중첩하도록 제2 유전체 재료와 접촉하는 전극 재료를 형성하는 것에 의해 형성될 수도 있다.
도 9는 본 개시내용의 예에 따른 특징부 및 동작을 지원하는 메모리 어레이(900)를 예시한다. 메모리 어레이(900)는 전극 평면(110-f), 유전체 평면(215-e), 및 메모리 칼럼(135-f)을 포함할 수도 있다. 메모리 어레이(800)는, 하나와는 대조적으로, 두 개의 유전체 배리어(145-f)를 포함할 수도 있다. 예를 들면, 메모리 어레이(800)는 제1 유전체 배리어(145-f-1) 및 제2 유전체 배리어(145-f-2)를 포함할 수도 있다. 메모리 칼럼(135-f)은 전도성 필라(120-f)를 포함할 수도 있다. 전도성 필라(120-f)는 제2 유전체 배리어(145-f-2)와 접촉할 수도 있고, 그것에 의해 적어도 부분적으로 둘러싸일 수도 있다(예를 들면, 제2 유전체 배리어(145-f-2)의 유전체 재료는 전도성 필라(120-f)와 칼코겐화물 합금(505-d)의 칼코겐화물 합금 재료 사이에 배치될 수도 있음). 제2 유전체 배리어(145-f-2)는 칼코겐화물 합금(505-d)과 접촉할 수도 있고 칼코겐화물 합금(505-d)을 전도성 필라(120-f)로부터 분리 또는 격리할 수도 있다. 제2 유전체 배리어(145-f-2)는 칼코겐화물 합금(505-d)과 전도성 필라(120-f) 사이의 상호 작용을 감소시킬 수도 있고 메모리 칼럼(135-f)의 대칭성을 증가시킬 수도 있다.
칼코겐화물 합금(505-d)은 제1 유전체 배리어(145-f-1)와 접촉할 수도 있고, 그것에 의해 적어도 부분적으로 둘러싸일 수도 있다. 제1 유전체 배리어(145-f-1)는 칼코겐화물 합금(505-d)을 전극 평면(110-f)(및, 몇몇 경우에, 유전체 평면(215-e))으로부터 분리 또는 격리할 수도 있다. 제1 유전체 배리어(145-f-1)는 제2 유전체 배리어(145-f-2)와 동일한 재료 또는 상이한 재료일 수도 있다. 제1 유전체 배리어(145-f-1)는 제2 유전체 배리어(145-f-2)와 동일한 두께 또는 상이한 두께일 수도 있다. 몇몇 경우에, 제2 유전체 배리어(145-f-2)의 두께는 메모리 어레이(800)에서의 전극 실린더(130-e)의 두께보다 더 작을 수도 있다. 그러한 경우에, 메모리 칼럼(135-f)의 직경은 메모리 칼럼(135-e)의 직경보다 더 작을 수도 있는데, 이것은 (메모리 어레이(800) 또는 메모리 어레이(500)와 비교하여) 더 작은 메모리 어레이(900)를 허용할 수도 있다.
메모리 어레이(900)는 도 6a 및 도 6b를 참조하여 설명되는 제1 제조 프로세스를 사용하여, 또는, 도 7a 내지 도 7f를 참조하여 설명되는 제2 제조 프로세스를 사용하여 형성될 수도 있다. 제2 유전체 배리어(145-f-2)의 형성은, 유전체 재료가 전도성 필라(120-f)를 적어도 부분적으로 둘러싸도록 전도성 필라(120-f)와 접촉하는 유전체 재료를 형성하는 것을 포함할 수도 있다. 몇몇 경우에, 전도성 필라(120-f)는 유전체 재료의 개구에 퇴적될 수도 있다.
도 10은 유전체 배리어를 갖는 자기 선택 메모리 셀을 지원하는 디바이스(1000)의 블록도를 도시한다. 디바이스(1000)는 메모리 어레이(1010) 및 메모리 컨트롤러(1015)를 포함할 수도 있다. 메모리 어레이(1010)는, 도 1, 도 2, 도 5, 도 6a, 도 6b, 도 7a 내지 도 7f, 도 8 및 도 9를 참조하여 각각 설명되는 메모리 어레이(100, 200, 500, 600, 700, 800 또는 900)의 예일 수도 있다. 디바이스(1000)의 컴포넌트는 서로 전자 통신할 수도 있고 메모리 어레이(1010)의 동작을 용이하게 하는 기능을 수행할 수도 있다.
메모리 컨트롤러(1015)는 바이어싱 컴포넌트(1050) 및 타이밍 컴포넌트(1055)를 포함할 수도 있고 도 3 및 도 4를 참조하여 설명되는 바와 같이 메모리 어레이(1010)를 동작시킬 수도 있다. 메모리 컨트롤러(1015)는, 전극 평면(110)과 커플링될 수도 있는 워드 라인(1020)과 전자 통신할 수도 있다. 메모리 컨트롤러(1015)는 또한, 전도성 필라(120)와 커플링될 수도 있는 비트 라인(1025)과 전자 통신할 수도 있다. 메모리 컨트롤러(1015)는 또한 감지 컴포넌트(1035) 및 기준 컴포넌트(1030)와 전자 통신할 수도 있다. 몇몇 경우에, 기준 컴포넌트(1030), 감지 컴포넌트(1035), 및 래치(1045)는 메모리 컨트롤러(1015)의 컴포넌트일 수도 있다.
메모리 컨트롤러(1015)는, 그들 다양한 컴포넌트에 전압(예를 들면, 양 또는 음의 전압)을 인가하는 것에 의해, 메모리 어레이(1010)의 다양한 컴포넌트를 활성화시키도록 구성될 수도 있다. 예를 들면, 바이어싱 컴포넌트(1050)는 상기에서 설명되는 바와 같이 전극 평면(110) 또는 전도성 필라(120)에 전압을 인가하도록 구성될 수도 있다. 예를 들면, 바이어싱 컴포넌트(1050)는 도 3 및 도 4에 설명되는 바와 같이 전극 평면(110) 및 전도성 필라(120)에 전압을 인가하여 기록 전압 또는 판독 전압을 생성할 수도 있다. 몇몇 경우에, 메모리 컨트롤러(1015)는, 도 1을 참조하여 설명되는 바와 같이, 행 디코더, 열 디코더, 또는 둘 모두를 포함할 수도 있다. 이것은 메모리 컨트롤러(1015)가 하나 이상의 메모리 셀(105)에 액세스하는 것을 가능하게 할 수도 있다. 바이어스 컴포넌트(1050)는 또한, 감지 컴포넌트(1035)에 대한 기준 신호를 생성하기 위해, 기준 컴포넌트(1030)에 전압을 공급할 수도 있다. 추가적으로, 바이어싱 컴포넌트(1050)는 감지 컴포넌트(1035)의 동작을 위해 전압을 공급할 수도 있다.
몇몇 경우에, 메모리 컨트롤러(1015)는 타이밍 컴포넌트(1055)를 사용하여 자신의 동작을 수행할 수도 있다. 예를 들면, 타이밍 컴포넌트(1055)는 메모리 어레이(1010)의 다양한 컴포넌트로의 전압 인가의 타이밍을 제어하여, 본 명세서에서 논의되는, 판독 및 기록과 같은 메모리 기능을 수행할 수도 있다. 몇몇 경우에, 타이밍 컴포넌트(1055)는 바이어싱 컴포넌트(1050)의 동작을 제어할 수도 있다. 예를 들면, 타이밍 컴포넌트(1055)는 바이어싱 컴포넌트(1050)에 의해 생성되는 기록 펄스 또는 판독 펄스의 지속 기간을 제어할 수도 있다.
기준 컴포넌트(1030)는 감지 컴포넌트(1035)에 대한 기준 신호를 생성하기 위한 다양한 컴포넌트를 포함할 수도 있다. 기준 신호는 전압 또는 전류일 수도 있다. 기준 컴포넌트(1030)는 기준 신호를 생성하도록 구체적으로 구성되는 회로부를 포함할 수도 있다. 감지 컴포넌트(1035)는 (비트 라인(1025)을 통한) 메모리 어레이(1010)로부터의 신호를, 참조 컴포넌트(1030)로부터의 기준 신호와 비교할 수도 있다. 로직 상태의 결정시, 감지 컴포넌트(1035)는 출력을 래치(1045)에 저장할 수도 있는데, 그것은 디바이스(1000)의 동작에 따라 사용될 수도 있다.
도 11은 유전체 배리어를 갖는 자기 선택 메모리 구조체에 대한 형성의 방법(1100)을 예시하는 플로우차트를 도시한다. 형성의 방법(1100)은 도 1 내지 도 9를 참조하여 설명되는 바와 같은 메모리 어레이를 제조하도록 구현될 수도 있다. 형성의 방법은 도 6a 및 도 6b 및 7a 내지 도 7f를 참조하여 설명되는 형성 프로세스의 일부, 또는 그것의 양태를 포함할 수도 있다. 형성의 방법(1100)에 의해 형성되는 메모리 어레이는, 도 1 및 도 10을 참조하여 설명되는 바와 같이, 메모리 컨트롤러에 의해 동작될 수도 있다.
1105에서, 방법은 평면의 스택을 통해 개구를 형성하는 것을 포함할 수도 있다. 평면의 스택은, 제1 재료와는 상이한 제2 재료(예를 들면, 절연성 재료)의 제2 세트의 평면과 인터리빙되는 제1 재료(예를 들면, 전도성 재료)의 제1 세트의 평면을 포함할 수도 있다. 개구는 제1 세트의 평면 및 제2 세트의 평면과 교차할 수도 있다. 제1 프로세스가 사용되는 경우, 도 6a를 참조하여 설명되는 바와 같이, 제1 세트의 평면은 전극 평면일 수도 있고 제2 세트의 평면은 유전체 평면일 수도 있다. 제2 프로세스가 사용되는 경우, 도 7a를 참조하여 설명되는 바와 같이, 제1 세트의 평면은 플레이스홀더 평면(플레이스홀더 재료로 구성됨)일 수도 있고 제2 세트의 평면은 유전체 평면일 수도 있다. 어떤 프로세스가 사용되는지에 무관하게, 제1 세트의 평면 및 제2 세트의 평면의 일부는 개구에 의해 노출될 수도 있다. 평면의 스택은 제1 세트의 평면 및 제2 세트의 평면의 교대하는 평면을 형성하는 것에 의해 형성될 수도 있다.
블록(1110)에서, 방법은 개구 내에 유전체 재료를 형성하는 것을 포함할 수도 있다. 유전체 재료는, 그것이 개구에 의해 노출되는 제1 및 제2 세트의 평면의 일부와 접촉하도록 형성될 수도 있다. 유전체 재료는, 도 6a 및 도 6b, 도 7a 내지 도 7f, 도 8 및 도 9를 참조하여 설명되는 바와 같이, 유전체 배리어를 형성할 수도 있다.
블록(1115)에서, 방법은 유전체 재료와 접촉하는 칼코겐화물 합금 재료를 형성하는 것을 포함할 수도 있다. 칼코겐화물 합금 재료는, 도 6a 및 도 6b, 도 7a 내지 도 7f, 도 8 및 도 9를 참조하여 설명되는 바와 같이, 칼코겐화물 합금을 형성할 수도 있다. 따라서, 칼코겐화물 합금 재료는, 유전체 재료에 의해, 제1 세트의 평면, 및 제2 세트의 평면로부터 물리적으로 분리될 수도 있다.
몇몇 경우에, 방법은 제1 세트의 평면을, 제1 재료보다 더욱 전도성인 전도성 재료로 대체하는 것을 포함할 수도 있다. 예를 들면, 방법은 제1 세트의 평면을 제거하는 것 및, 제거된 제1 세트의 평면에 의해 남겨지는 공극 내에, 전도성 재료로 이루어지는 제3 세트의 평면을 형성하는 것을 포함할 수도 있다.
몇몇 경우에, 방법은 평면의 스택을 통해 트렌치를 형성하는 것을 포함할 수도 있다. 그러한 경우에, 방법은 또한, 제1 세트의 평면 내의 제1 재료를 제3 재료로 대체하는 것을 포함할 수도 있다. 대체는, 트렌치를 제3 재료로 충전할 수도 있다. 방법은 또한 트렌치 내의 제3 재료의 적어도 일부를 유전체 재료로 대체하는 것을 포함할 수도 있다.
몇몇 경우에, 방법은 칼코겐화물 합금 재료와 접촉하는 제2 유전체 재료를 형성하는 것을 포함할 수도 있다. 제2 유전체 재료는, 그것이 칼코겐화물 합금 재료와 적어도 부분적으로 중첩하도록 형성될 수도 있다. 그러한 경우에, 방법은 또한, 전극 재료가 제2 유전체 재료와 적어도 부분적으로 중첩하도록 제2 유전체 재료와 접촉하는 전극 재료를 형성하는 것을 포함할 수도 있다. 또는 방법은 제2 유전체 재료와 접촉하는 전도성 필라를 형성하는 것을 포함할 수도 있다.
몇몇 경우에, 방법은, 전극 재료가 칼코겐화물 합금 재료와 적어도 부분적으로 중첩하도록 칼코겐화물 합금 재료와 접촉하는 전극 재료를 형성하는 것을 포함할 수도 있다. 방법은 또한 전극 재료와 접촉하는 전도성 필라를 형성하는 것을 포함할 수도 있다.
몇몇 경우에, 방법(1100)은 장치에 의해 적어도 부분적으로 실행될 수도 있다. 장치는, 평면의 스택을 통해 개구를 형성하기 위한 수단으로서, 평면의 스택은 제1 재료와는 상이한 제2 재료의 제2 세트의 평면과 인터리빙되는 제1 재료의 제1 세트의 평면을 포함하는, 평면의 스택을 통해 개구를 형성하기 위한 수단, 개구 내에 유전체 재료로서, 유전체 재료는 개구에 의해 노출되는 제1 및 제2 세트의 평면의 일부와 접촉하는, 유전체 재료를 형성하기 위한 수단, 및 유전체 재료와 접촉하는 칼코겐화물 합금 재료를 형성하기 위한 수단을 포함할 수도 있다. 몇몇 경우에, 개구는 제1 세트의 평면 및 제2 세트의 평면과 교차할 수도 있다.
장치는, 제1 세트의 평면 중 하나 및 제2 세트의 평면 중 하나의 교대하는 평면을 형성하는 것에 의해 평면의 스택을 형성하기 위한 수단을 더 포함할 수도 있는데, 제1 재료는 전도성 재료를 포함하고 제2 재료는 절연성 재료를 포함한다.
장치는 제1 세트의 평면 내의 제1 재료를, 제1 재료보다 더욱 전도성인 전도성 재료로 대체하기 위한 수단을 더 포함할 수도 있다. 제1 세트의 평면 내의 제1 재료를 대체하기 위한 수단은, 제1 세트의 평면을 제거하기 위한 수단 및 제거된 제1 세트의 평면에 의해 남겨지는 공극에 전도성 재료를 포함하는 제3 세트의 평면을 형성하기 위한 수단을 포함할 수도 있다.
장치는, 평면의 스택을 통해 트렌치를 형성하기 위한 수단 및 제1 세트의 평면 내의 제1 재료를 제3 재료로 대체하기 위한 수단을 더 포함할 수도 있는데, 대체하는 것은 트렌치를 제3 재료로 충전한다. 장치는 트렌치 내의 제3 재료의 적어도 일부를 유전체 재료로 대체하기 위한 수단을 더 포함할 수도 있다.
장치는 칼코겐화물 합금 재료와 접촉하는 제2 유전체 재료를 형성하기 위한 수단을 더 포함할 수도 있는데, 제2 유전체 재료는 칼코겐화물 합금 재료와 적어도 부분적으로 중첩한다. 장치는 제2 유전체 재료와 접촉하는 전극 재료를 형성하기 위한 수단을 더 포함할 수도 있는데, 전극 재료는 제2 유전체 재료와 적어도 부분적으로 중첩한다. 장치는 제2 유전체 재료와 접촉하는 전도성 필라를 형성하기 위한 수단을 더 포함할 수도 있다.
장치는 칼코겐화물 합금 재료와 접촉하는 전극 재료로서, 전극 재료는 칼코겐화물 합금 재료와 적어도 부분적으로 중첩하는, 칼코겐화물 합금 재료와 접촉하는 전극 재료를 형성하기 위한 수단, 및 전극 재료와 접촉하는 전도성 필라를 형성하기 위한 수단을 더 포함할 수도 있다.
상기에서 설명되는 방법은 가능한 구현예를 설명한다는 것, 및 동작 및 단계는 재배열될 수도 있거나 또는 다르게는 수정될 수도 있다는 것 및 다른 구현예가 가능하다는 것을 유의해야 한다. 더구나, 방법 중 두 개 이상으로부터의 양태가 조합될 수도 있다.
본 명세서에서 설명되는 정보 및 신호는, 여러 가지 상이한 기술 및 기법 중 임의의 것을 사용하여 표현될 수도 있다. 예를 들면, 상기의 설명 전체에 걸쳐 참조될 수도 있는 데이터, 명령어, 커맨드, 정보, 신호, 비트, 심볼, 및 칩은, 전압, 전류, 전자기파, 자기장 또는 입자, 광학 필드 또는 입자, 또는 이들의 임의의 조합에 의해 표현될 수도 있다. 몇몇 도면은 신호를 단일의 신호로서 예시할 수도 있지만; 그러나, 신호는 신호의 버스를 나타낼 수도 있되, 버스는 다양한 비트 폭을 가질 수도 있다는 것이 기술 분야에서 통상의 기술을 가진 자에 의해 이해될 것이다.
용어 "전자적 통신" 및 "커플링되는"은, 컴포넌트 사이의 전자 흐름을 지원하는 컴포넌트 사이의 관계를 가리킨다. 이것은 컴포넌트 사이의 직접적인 연결을 포함할 수도 있거나 또는 중간 컴포넌트를 포함할 수도 있다. 전자적 통신에서의 또는 서로 커플링되는 컴포넌트는, (예를 들면, 에너지가 부여된 회로에서) 전자 또는 신호를 활발하게 교환하고 있을 수도 있거나 또는 (예를 들면, 에너지가 제거된(de-energized) 회로에서) 전자 또는 신호를 활발하게 교환하고 있지 않을 수도 있지만, 그러나 회로가 에너지를 부여받는 경우 전자 또는 신호를 교환하도록 구성될 수도 있고 동작 가능할 수도 있다. 예로서, 스위치(예를 들면, 트랜지스터)를 통해 물리적으로 연결되는 두 개의 컴포넌트는 전자적으로 통신 중이거나 또는 스위치의 상태(즉, 개방 또는 폐쇄)에 관계없이 커플링될 수도 있다.
용어 "분리된" 또는 "분리되는"은 구조체가 서로 접촉하지 않는 구조체 사이의 물리적 관계를 지칭하고; 그들 사이에 다른 구조체 또는 재료가 있는 경우 구조체는 서로 분리된다. 서로 분리되는 두 구조체 사이에서 전류 또는 전하가 여전히 흐를 수도 있다.
메모리 어레이(100)를 비롯한, 본 명세서에서 논의되는 어레이는, 실리콘, 게르마늄, 실리콘-게르마늄 합금, 갈륨 비화물, 갈륨 질화물 등과 같은 반도체 기판 상에 형성될 수도 있다. 몇몇 경우에, 기판은 반도체 웨이퍼이다. 다른 경우에, 기판은, 실리콘 온 글래스(silicon-on-glass: SOG) 또는 실리콘 온 사파이어(silicon-on-sapphire: SOP)와 같은 실리콘 온 인슐레이터(silicon-on-insulator: SOI) 기판, 또는 다른 기판 상의 반도체 재료의 에피택셜 층(epitaxial layer)일 수도 있다. 기판, 또는 기판의 하위 영역의 전도성은, 인, 붕소, 또는 비소를 포함하는, 그러나 이들로 제한되지 않는 다양한 화학 종을 사용하는 도핑을 통해 제어될 수도 있다. 도핑은, 이온 주입에 의해, 또는 임의의 다른 도핑 수단에 의해, 기판의 초기 형성 또는 성장 동안 수행될 수도 있다.
칼코겐화물 재료는, 원소 황(S), 셀레늄(Se), 및 텔루르(Te) 중 적어도 하나를 포함하는 재료 또는 합금(예를 들면, 도핑된 또는 도핑되지 않은 합금)일 수도 있다. 칼코겐화물 재료 및 합금은, Ge-Te, In-Se, Sb-Te, Ga-Sb, In-Sb, As-Te, Al-Te, Ge-Sb-Te, Te-Ge-As, In-Sb-Te, Te-Sn-Se, Ge-Se-Ga, Bi-Se-Sb, Ga-Se-Te, Sn-Sb-Te, In-Sb-Ge, Te-Ge-Sb-S, Te-Ge-Sn-O, Te-Ge-Sn-Au, Pd-Te-Ge-Sn, In-Se-Ti-Co, Ge-Sb-Te-Pd, Ge-Sb-Te-Co, Sb-Te-Bi-Se, Ag-In-Sb-Te, Ge-Sb-Se-Te, Ge-Sn-Sb-Te, Ge-Te-Sn-Ni, Ge-Te-Sn-Pd, 또는 Ge-Te-Sn-Pt를 포함할 수도 있지만, 그러나 이들로 제한되지는 않는다. 하이픈(-)이 붙은 화학 조성물 표기법은, 본 명세서에서 사용될 때, 특정한 화합물 또는 합금에 포함되는 원소를 나타내며, 표시된 원소를 수반하는 모든 화학량론을 나타내도록 의도된다. 예를 들면, Ge-Te는 GexTey를 포함할 수도 있는데, 여기서 x 및 y는 임의의 양의 정수일 수도 있다. 가변 저항 재료의 다른 예는, 이원 금속 산화물 재료(binary metal oxide material) 또는 두 개 이상의 금속, 예를 들면, 전이 금속, 알칼리 토류 금속, 및/또는 희토류 금속을 포함하는 혼합된 원자가 산화물을 포함할 수도 있다. 실시형태는 특정한 가변 저항 재료 또는 메모리 셀의 메모리 엘리먼트와 관련되는 재료로 제한되지는 않는다. 예를 들면, 가변 저항 재료의 다른 예가 메모리 엘리먼트를 형성하기 위해 사용될 수 있으며, 다른 것들 중에서도, 칼코겐화물 재료, 거대 자기 저항 재료(colossal magnetoresistive material), 또는 폴리머 기반의 재료를 포함할 수도 있다.
본 명세서에서 기술되는 설명은, 첨부된 도면과 관련하여, 예시적인 구성을 설명하며, 구현될 수도 있는 또는 청구범위의 범위 내에 있는 모든 예를 나타내는 것은 아니다. 본 명세서에서 사용되는 용어 "예시적인"은, "바람직한" 또는 "다른 예보다 유익한"것을 의미하는 것이 아니라, "예, 사례, 또는 예시로서 역할을 하는"을 의미한다. 상세한 설명은, 설명되는 기술의 이해를 제공하기 위한 특정한 세부 사항을 포함한다. 그러나, 이들 기술은 이들 특정한 세부 사항 없이도 실시될 수도 있다. 몇몇 예에서, 널리 공지된 구조체 및 디바이스는, 설명되는 예의 개념을 모호하게 하는 것을 피하기 위해, 블록도 형태로 도시된다.
첨부된 도면에서, 유사한 컴포넌트 또는 특징부는, 동일한 참조 라벨을 가질 수도 있다. 또한, 동일한 타입의 다양한 컴포넌트는, 대시(dash) 및 유사한 컴포넌트 사이를 구별하는 제2 라벨(label)을 참조 라벨에 후속시키는 것에 의해 구별될 수도 있다. 명세서에서 제1 참조 라벨만이 사용되는 경우, 설명은, 제2 참조 라벨에 상관없이, 동일한 제1 참조 라벨을 갖는 유사한 컴포넌트 중 임의의 하나에 적용될 수도 있다.
본 명세서에서 설명되는 정보 및 신호는, 여러 가지 상이한 기술 및 기법 중 임의의 것을 사용하여 표현될 수도 있다. 예를 들면, 상기의 설명 전체에 걸쳐 참조될 수도 있는 데이터, 명령어, 커맨드, 정보, 신호, 비트, 심볼, 및 칩은, 전압, 전류, 전자기파, 자기장 또는 입자, 광학 필드 또는 입자, 또는 이들의 임의의 조합에 의해 표현될 수도 있다.
본 명세서의 개시와 관련하여 설명되는 다양한 예시적인 블록 및 모듈은, 범용 프로세서, DSP, ASIC, FPGA 또는 다른 프로그래머블 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 컴포넌트, 또는 본 명세서에서 설명되는 기능을 수행하도록 설계되는 이들의 임의의 조합을 사용하여 구현 또는 수행될 수도 있다. 범용 프로세서는 마이크로프로세서일 수도 있지만, 그러나 대안적으로, 프로세서는 임의의 종래의 프로세서, 컨트롤러, 마이크로컨트롤러, 또는 상태 머신일 수도 있다. 프로세서는 또한, 컴퓨팅 디바이스의 조합(예를 들면, 디지털 신호 프로세서(DSP) 및 마이크로프로세서, 다수의 마이크로프로세서, DSP 코어와 연계한 하나 이상의 마이크로프로세서, 또는 임의의 다른 그러한 구성의 조합)으로서 구현될 수도 있다.
본 명세서에서 설명되는 기능은, 하드웨어, 프로세서에 의해 실행되는 소프트웨어, 펌웨어, 또는 이들의 임의의 조합으로 구현될 수도 있다. 프로세서에 의해 실행되는 소프트웨어로 구현되는 경우, 기능은 컴퓨터 판독 가능 매체 상의 하나 이상의 명령어 또는 코드로서 저장될 수도 있거나 또는 전달될 수도 있다. 다른 예 및 구현예는 본 개시 및 첨부된 청구범위 내에 있다. 예를 들면, 소프트웨어의 본질에 기인하여, 상기에서 설명되는 기능은 프로세서, 하드웨어, 펌웨어, 하드와이어링(hardwiring), 또는 이들 중 임의의 것의 조합에 의해 실행되는 소프트웨어를 사용하여 구현될 수 있다. 기능을 구현하는 특징부는 또한, 기능의 일부가 상이한 물리적 위치에서 구현되도록 분산되는 것을 비롯하여, 다양한 위치에 물리적으로 위치될 수도 있다. 또한, 청구범위에서 사용되는 것을 비롯하여, 본 명세서에서 사용될 때, 항목의 리스트(예를 들면, "~ 중 적어도 하나" 또는 "~중 하나 이상"과 같은 어구에 의해 시작되는 항목의 리스트)에서 사용되는 바와 같은 "또는"은 포괄적인 리스트를 나타내며, 그 결과, 예를 들면, A, B, 또는 C 중 적어도 하나의 리스트는 A 또는 B 또는 C 또는 AB 또는 AC 또는 BC 또는 ABC(즉, A 및 B 및 C)를 의미한다. 또한, 본 명세서에서 사용될 때, 어구 "~에 기초하여"는, 조건의 닫힌 세트에 대한 참조로서 해석되지 않아야 한다. 예를 들면, "조건 A에 기초하여"로서 설명되는 예시적인 단계는, 본 개시내용의 범위를 벗어나지 않으면서 조건 A 및 조건 B 둘 모두에 기초할 수도 있다. 다시 말하면, 본 명세서에서 사용될 때, 어구 "~에 기초하여"는 어구 "~에 적어도 부분적으로 기초하여"와 동일한 방식으로 해석되어야 한다.
컴퓨터 판독 가능 매체는, 비일시적 컴퓨터 저장 매체 및 한 장소에서 다른 장소로 컴퓨터 프로그램의 전송을 용이하게 하는 임의의 매체를 포함하는 통신 매체 둘 모두를 포함한다. 비일시적 저장 매체는 범용 또는 특수 목적 컴퓨터에 의해 액세스될 수 있는 임의의 이용 가능한 매체일 수도 있다. 제한이 아닌 예로서, 비일시적 컴퓨터 판독 가능 매체는, RAM, ROM, 전기적으로 소거 가능한 프로그래머블 판독 전용 메모리(electrically erasable programmable read only memory: EEPROM), 콤팩트 디스크(compact disk: CD) ROM 또는 다른 광학 디스크 스토리지, 자기 디스크 스토리지 또는 다른 자기 스토리지 디바이스, 또는 명령어 또는 데이터 구조의 형태로 소망되는 프로그램 코드 수단을 운반 또는 저장하기 위해 사용될 수 있는 그리고 범용 또는 특수 목적 컴퓨터, 또는 범용 또는 특수 목적 프로세서에 의해 액세스될 수 있는 임의의 다른 비일시적 매체를 포함할 수 있다. 또한, 임의의 연결이 컴퓨터 판독 가능 매체로 적절히 칭해진다. 예를 들면, 소프트웨어가, 동축 케이블, 광섬유 케이블, 연선(twisted pair), 디지털 가입자 회선(Digital Subscriber Line: DSL), 또는 무선 기술 예컨대 적외선, 라디오, 및 마이크로파를 사용하여, 웹 사이트, 서버, 또는 다른 원격 소스로부터 송신되는 경우, 동축 케이블, 광섬유 케이블, 연선, 디지털 가입자 회선(DSL), 또는 무선 기술 예컨대 적외선, 라디오, 및 마이크로파는 매체의 정의 내에 포함된다. 디스크(disk) 및 디스크(disc)는, 본 명세서에서 사용될 때, CD, 레이저 디스크, 광학 디스크, 디지털 다기능 디스크(digital versatile disc: DVD), 플로피 디스크 및 블루레이(Blu-ray) 디스크를 포함하는데, 여기서, 디스크(disk)는 일반적으로 자기적으로 데이터를 재생하고, 한편 디스크(disc)는 레이저를 사용하여 광학적으로 데이터를 재생한다. 상기의 조합도 또한 컴퓨터 판독 가능 매체의 범위 내에 포함된다.
본 명세서의 설명은, 기술 분야의 숙련된 자가 본 개시를 행하거나 또는 사용하는 것을 가능하게 하기 위해 제공된다. 본 개시에 대한 다양한 수정이 기술 분야의 숙련된 자에게 명백할 것이며, 본 명세서에서 정의되는 일반적인 원리는 본 개시내용의 범위를 벗어나지 않으면서 다른 변형예에 적용될 수도 있다. 따라서, 본 개시내용은 본 명세서에서 설명되는 예 및 설계로 제한되는 것이 아니라, 본 명세서에서 개시되는 원리 및 신규의 특징부와 부합하는 가장 광의적인 범위를 부여받아야 한다.

Claims (30)

  1. 메모리 디바이스로서,
    제1 세트의 평면 및 제2 세트의 평면을 포함하는 평면의 스택(stack of planes);
    상기 평면의 스택을 통해 배치되는 전도성 필라(conductive pillar);
    상기 전도성 필라를 적어도 부분적으로 둘러싸는 칼코겐화물(chalcogenide) 합금 재료;
    상기 칼코겐화물 합금 재료를 적어도 부분적으로 둘러싸는 제1 유전체 재료(dielectric material);
    상기 전도성 필라를 적어도 부분적으로 둘러싸는 전극 재료; 및
    상기 전극 재료와 상기 칼코겐화물 합금 재료 사이에 배치되는 제2 유전체 재료를 포함하며,
    상기 제2 유전체 재료는 상기 전극 재료를 적어도 부분적으로 둘러싸고 상기 칼코겐화물 합금 재료는 상기 제2 유전체 재료를 적어도 부분적으로 둘러싸는, 메모리 디바이스.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서, 상기 칼코겐화물 합금 재료는 상기 전극 재료와 접촉하는, 메모리 디바이스.
  5. 메모리 디바이스로서,
    제1 세트의 평면 및 제2 세트의 평면을 포함하는 평면의 스택(stack of planes);
    상기 평면의 스택을 통해 배치되는 전도성 필라(conductive pillar);
    상기 전도성 필라를 적어도 부분적으로 둘러싸는 칼코겐화물(chalcogenide) 합금 재료;
    상기 칼코겐화물 합금 재료를 적어도 부분적으로 둘러싸는 제1 유전체 재료(dielectric material); 및
    상기 전도성 필라와 상기 칼코겐화물 합금 재료 사이에 배치되는 제2 유전체 재료를 포함하며,
    상기 제2 유전체 재료는 상기 전도성 필라를 적어도 부분적으로 둘러싸는, 메모리 디바이스.
  6. 제1항에 있어서, 상기 제1 세트의 평면은 제1 재료를 포함하고, 상기 제2 세트의 평면은 상기 제1 재료와는 상이한 제2 재료를 포함하는, 메모리 디바이스.
  7. 제6항에 있어서, 상기 제1 재료는 전도성 재료를 포함하고 상기 제2 재료는 제3 유전체 재료를 포함하는, 메모리 디바이스.
  8. 제6항에 있어서, 상기 제1 세트의 평면은 상기 제2 세트의 평면과 인터리빙되는(interleaved), 메모리 디바이스.
  9. 제1항에 있어서, 상기 제1 유전체 재료는 상기 제1 세트의 평면 및 상기 제2 세트의 평면과 접촉하는, 메모리 디바이스.
  10. 메모리 디바이스를 형성하는 방법으로서,
    평면의 스택을 통해서 개구를 형성하는 단계로서, 상기 평면의 스택은 제1 재료와는 상이한 제2 재료의 제2 세트의 평면과 인터리빙되는 상기 제1 재료의 제1 세트의 평면을 포함하는, 상기 개구를 형성하는 단계;
    상기 개구 내에 제1 유전체 재료를 형성하는 단계로서, 상기 제1 유전체 재료는 상기 개구에 의해 노출되는 상기 제1 및 제2 세트의 평면의 일부와 접촉하는, 상기 제1 유전체 재료를 형성하는 단계;
    상기 제1 유전체 재료와 접촉하는 칼코겐화물 합금 재료를 형성하는 단계;
    상기 평면의 스택을 통해 트렌치를 형성하는 단계; 및
    상기 제1 세트의 평면 내의 상기 제1 재료를 제3 재료로 대체하는 단계를 포함하며,
    상기 대체하는 단계는 상기 트렌치를 상기 제3 재료로 충전하는, 메모리 디바이스를 형성하는 방법.
  11. 제10항에 있어서,
    상기 제1 세트의 평면 중 하나 및 상기 제2 세트의 평면 중 하나의 교대하는 평면을 형성하는 것에 의해 상기 평면의 스택을 형성하는 단계를 더 포함하되, 상기 제1 재료는 전도성 재료를 포함하고 상기 제2 재료는 절연성 재료를 포함하는, 메모리 디바이스를 형성하는 방법.
  12. 제10항에 있어서,
    상기 제1 세트의 평면 내의 상기 제1 재료를, 상기 제1 재료보다 더욱 전도성인 전도성 재료로 대체하는 단계를 더 포함하는, 메모리 디바이스를 형성하는 방법.
  13. 제12항에 있어서, 상기 제1 재료를 대체하는 단계는,
    상기 제1 세트의 평면을 제거하는 단계; 및
    제거된 상기 제1 세트의 평면에 의해 남겨지는 공극(void) 내에 상기 전도성 재료를 포함하는 제3 세트의 평면을 형성하는 단계를 포함하는, 메모리 디바이스를 형성하는 방법.
  14. 삭제
  15. 제10항에 있어서,
    상기 트렌치 내의 상기 제3 재료의 적어도 일부를 제2 유전체 재료로 대체하는 단계를 더 포함하는, 메모리 디바이스를 형성하는 방법.
  16. 메모리 디바이스를 형성하는 방법으로서,
    평면의 스택을 통해서 개구를 형성하는 단계로서, 상기 평면의 스택은 제1 재료와는 상이한 제2 재료의 제2 세트의 평면과 인터리빙되는 상기 제1 재료의 제1 세트의 평면을 포함하는, 상기 개구를 형성하는 단계;
    상기 개구 내에 제1 유전체 재료를 형성하는 단계로서, 상기 제1 유전체 재료는 상기 개구에 의해 노출되는 상기 제1 및 제2 세트의 평면의 일부와 접촉하는, 상기 제1 유전체 재료를 형성하는 단계;
    상기 제1 유전체 재료와 접촉하는 칼코겐화물 합금 재료를 형성하는 단계;
    상기 칼코겐화물 합금 재료와 접촉하는 제2 유전체 재료를 형성하는 단계를 포함하며,
    상기 제2 유전체 재료는 상기 칼코겐화물 합금 재료와 적어도 부분적으로 중첩하는, 메모리 디바이스를 형성하는 방법.
  17. 제16항에 있어서,
    상기 제2 유전체 재료와 접촉하는 전극 재료를 형성하는 단계를 더 포함하되, 상기 전극 재료는 상기 제2 유전체 재료와 적어도 부분적으로 중첩하는, 메모리 디바이스를 형성하는 방법.
  18. 제16항에 있어서,
    상기 제2 유전체 재료와 접촉하는 전도성 필라를 형성하는 단계를 더 포함하는, 메모리 디바이스를 형성하는 방법.
  19. 제10항에 있어서,
    상기 칼코겐화물 합금 재료와 접촉하는 전극 재료를 형성하는 단계로서, 상기 전극 재료는 상기 칼코겐화물 합금 재료와 적어도 부분적으로 중첩하는, 상기 전극 재료를 형성하는 단계; 및
    상기 전극 재료와 접촉하는 전도성 필라를 형성하는 단계를 더 포함하는, 메모리 디바이스를 형성하는 방법.
  20. 제10항에 있어서, 상기 개구는 상기 제1 세트의 평면 및 상기 제2 세트의 평면과 교차하는, 메모리 디바이스를 형성하는 방법.
  21. 메모리 디바이스로서,
    제1 전도성 평면 및 제2 평면을 포함하는 메모리 스택;
    상기 제1 전도성 평면 및 상기 제2 평면을 통해 그리고 상기 제1 전도성 평면 및 상기 제2 평면과 접촉하여 배치되는 제1 유전체 배리어(dielectric barrier);
    상기 제1 유전체 배리어와 접촉하는 칼코겐화물 합금 재료; 및
    상기 칼코겐화물 합금 재료와 접촉하는 제2 유전체 배리어를 포함하는, 메모리 디바이스.
  22. 제21항에 있어서,
    상기 칼코겐화물 합금 재료와 접촉하는 전극 재료; 및
    상기 전극 재료와 접촉하는 전도성 필라를 더 포함하는, 메모리 디바이스.
  23. 제22항에 있어서, 상기 제1 유전체 배리어, 상기 제2 유전체 배리어, 상기 칼코겐화물 합금 재료, 및 상기 전극 재료는 동심의 실린더(concentric cylinder)를 포함하는, 메모리 디바이스.
  24. 삭제
  25. 제21항에 있어서,
    상기 제2 유전체 배리어와 접촉하는 전도성 필라를 더 포함하는, 메모리 디바이스.
  26. 제21항에 있어서,
    상기 제2 유전체 배리어와 접촉하는 전극 재료; 및
    상기 전극 재료와 접촉하는 전도성 필라를 더 포함하는, 메모리 디바이스.
  27. 제21항에 있어서, 상기 제1 전도성 평면 및 상기 제2 평면은 수평 평면을 포함하고, 상기 제1 유전체 배리어 또는 상기 제2 유전체 배리어 중 적어도 하나는 상기 제1 전도성 평면 및 상기 제2 평면을 통해 수직으로 배치되는, 메모리 디바이스.
  28. 제27항에 있어서, 상기 제1 유전체 배리어는 상기 칼코겐화물 합금 재료를 상기 제1 전도성 평면 및 상기 제2 평면으로부터 분리하는, 메모리 디바이스.
  29. 제21항에 있어서, 상기 제2 평면은 유전체 재료를 포함하는, 메모리 디바이스.
  30. 제21항에 있어서, 상기 제1 전도성 평면은 상기 제2 평면의 상부 면(top side)과 접촉하고, 상기 메모리 디바이스는,
    상기 제2 평면의 저부 면(bottom side)과 접촉하는 제2 전도성 평면을 더 포함하는, 메모리 디바이스.
KR1020207007816A 2017-08-25 2018-08-23 유전체 배리어를 갖는 자기 선택 메모리 셀 KR102236746B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/687,038 2017-08-25
US15/687,038 US10424728B2 (en) 2017-08-25 2017-08-25 Self-selecting memory cell with dielectric barrier
PCT/US2018/047661 WO2019040696A1 (en) 2017-08-25 2018-08-23 AUTOMATIC SELECTION MEMORY CELL WITH DIELECTRIC BARRIER

Publications (2)

Publication Number Publication Date
KR20200032766A KR20200032766A (ko) 2020-03-26
KR102236746B1 true KR102236746B1 (ko) 2021-04-07

Family

ID=65435597

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020207007816A KR102236746B1 (ko) 2017-08-25 2018-08-23 유전체 배리어를 갖는 자기 선택 메모리 셀

Country Status (7)

Country Link
US (3) US10424728B2 (ko)
EP (1) EP3673509A4 (ko)
JP (1) JP7116156B2 (ko)
KR (1) KR102236746B1 (ko)
CN (1) CN111095555B (ko)
SG (1) SG11202001671XA (ko)
WO (1) WO2019040696A1 (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9123414B2 (en) * 2013-11-22 2015-09-01 Micron Technology, Inc. Memory systems and memory programming methods
US9336875B2 (en) 2013-12-16 2016-05-10 Micron Technology, Inc. Memory systems and memory programming methods
US10381075B2 (en) 2017-12-14 2019-08-13 Micron Technology, Inc. Techniques to access a self-selecting memory device
US10546632B2 (en) 2017-12-14 2020-01-28 Micron Technology, Inc. Multi-level self-selecting memory device
US10622558B2 (en) 2018-03-30 2020-04-14 Intel Corporation Non-volatile memory cell structures including a chalcogenide material having a narrowed end and a three-dimensional memory device
US10593730B1 (en) * 2018-10-10 2020-03-17 Micron Technology, Inc. Three-dimensional memory array
US10763432B2 (en) * 2018-12-13 2020-09-01 Intel Corporation Chalcogenide-based memory architecture
US11825653B2 (en) * 2019-12-23 2023-11-21 Macronix International Co., Ltd. Semiconductor device and array layout thereof and package structure comprising the same
US11139025B2 (en) 2020-01-22 2021-10-05 International Business Machines Corporation Multi-level cell threshold voltage operation of one-selector-one-resistor structure included in a crossbar array
US11355554B2 (en) 2020-05-08 2022-06-07 Micron Technology, Inc. Sense lines in three-dimensional memory arrays, and methods of forming the same
US12058867B2 (en) * 2020-06-18 2024-08-06 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device
US12219784B2 (en) * 2020-07-22 2025-02-04 Micron Technology, Inc. Memory device and method for manufacturing the same
KR20220068358A (ko) 2020-11-19 2022-05-26 삼성전자주식회사 반도체 메모리 장치
KR20220139747A (ko) * 2021-04-08 2022-10-17 에스케이하이닉스 주식회사 반도체 장치

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110140068A1 (en) * 2009-12-16 2011-06-16 Yoshio Ozawa Resistance-change memory cell array

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4103497B2 (ja) * 2002-04-18 2008-06-18 ソニー株式会社 記憶装置とその製造方法および使用方法、半導体装置とその製造方法
US8157136B2 (en) * 2007-07-16 2012-04-17 Egr Holdings, Inc. Mobile confectionary apparatus with protectible dispensing system
KR101493874B1 (ko) * 2008-11-12 2015-02-16 삼성전자주식회사 비휘발성 메모리 소자
US8173987B2 (en) * 2009-04-27 2012-05-08 Macronix International Co., Ltd. Integrated circuit 3D phase change memory array and manufacturing method
KR101547606B1 (ko) 2009-11-06 2015-08-27 광주과학기술원 히터를 포함하는 저항 변화 메모리 소자, 이의 동작방법, 이의 제조방법 및 이를 포함하는 전자제품
EP2731110B1 (en) * 2010-12-14 2016-09-07 SanDisk Technologies LLC Architecture for three dimensional non-volatile storage with vertical bit lines
JP5662237B2 (ja) 2011-05-10 2015-01-28 株式会社日立製作所 半導体記憶装置
KR101912397B1 (ko) * 2011-11-25 2018-10-29 삼성전자주식회사 3차원적으로 배열된 저항성 메모리 셀들을 포함하는 반도체 메모리 장치
KR20130091146A (ko) * 2012-02-07 2013-08-16 삼성전자주식회사 비휘발성 메모리 셀 및 이를 포함하는 비휘발성 메모리 장치
US8841649B2 (en) * 2012-08-31 2014-09-23 Micron Technology, Inc. Three dimensional memory array architecture
US8729523B2 (en) 2012-08-31 2014-05-20 Micron Technology, Inc. Three dimensional memory array architecture
US9276134B2 (en) * 2014-01-10 2016-03-01 Micron Technology, Inc. Field effect transistor constructions and memory arrays
US9768234B2 (en) 2014-05-20 2017-09-19 Crossbar, Inc. Resistive memory architecture and devices
US9620712B2 (en) 2014-10-31 2017-04-11 Sandisk Technologies Llc Concave word line and convex interlayer dielectric for protecting a read/write layer
US9978810B2 (en) * 2015-11-04 2018-05-22 Micron Technology, Inc. Three-dimensional memory apparatuses and methods of use
US9754665B2 (en) * 2016-01-29 2017-09-05 Sandisk Technologies Llc Vacancy-modulated conductive oxide resistive RAM device including an interfacial oxygen source layer

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110140068A1 (en) * 2009-12-16 2011-06-16 Yoshio Ozawa Resistance-change memory cell array

Also Published As

Publication number Publication date
US20190067571A1 (en) 2019-02-28
WO2019040696A1 (en) 2019-02-28
EP3673509A4 (en) 2021-05-05
KR20200032766A (ko) 2020-03-26
EP3673509A1 (en) 2020-07-01
CN111095555B (zh) 2023-11-14
US20200321520A1 (en) 2020-10-08
SG11202001671XA (en) 2020-03-30
JP7116156B2 (ja) 2022-08-09
US10424728B2 (en) 2019-09-24
US20200035917A1 (en) 2020-01-30
CN111095555A (zh) 2020-05-01
US10720579B2 (en) 2020-07-21
JP2020532121A (ja) 2020-11-05
US11271153B2 (en) 2022-03-08

Similar Documents

Publication Publication Date Title
KR102236746B1 (ko) 유전체 배리어를 갖는 자기 선택 메모리 셀
CN110998829B (zh) 在交叉点存储器阵列中的自我对准存储器层板
EP3785308B1 (en) Cross-point memory array and related fabrication technique
CN108886051B (zh) 用于三维存储器阵列的热绝缘
KR102428687B1 (ko) 전이 금속 도핑 게르마늄-안티몬-텔루륨(gst) 메모리 디바이스 컴포넌트 및 구성요소
US20190156884A1 (en) Mixed cross point memory
KR20190104642A (ko) 활성 경계 퀼트 아키텍처 메모리
CN115376571A (zh) 具水平存取线的自选择存储器阵列
KR20220079792A (ko) 메모리 디바이스를 위한 비아 형성
CN110828462B (zh) 存储器装置中的存取线晶粒调制
US20240292632A1 (en) Cross-point memory array with access lines
TWI755123B (zh) 記憶體裝置及用於製造其之方法
US11764147B2 (en) Slit oxide and via formation techniques
TWI754996B (zh) 用於形成自對準記憶體結構之技術
CN116963509A (zh) 使用原子层沉积在三维存储器阵列中形成存储器单元
CN114005852A (zh) 存储器结构的高效制造

Legal Events

Date Code Title Description
PA0105 International application

Patent event date: 20200317

Patent event code: PA01051R01D

Comment text: International Patent Application

PA0201 Request for examination
PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20201221

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20210224

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20210331

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20210401

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20240319

Start annual number: 4

End annual number: 4