CN111095555A - 具有电介质阻挡层的自选存储器单元 - Google Patents

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Abstract

自选存储器单元可由存储器材料构成，所述存储器材料基于施加在其上的电压的极性来改变阈值电压。这类存储器单元可在存储器阵列中形成在导电柱与电极平面的相交点处。电介质材料可形成于所述存储器单元的所述存储器材料与所述对应电极平面之间。所述电介质材料可形成阻挡层，所述阻挡层防止所述存储器材料与构成所述电极平面的材料之间的有害相互作用。在一些情况下，所述电介质材料也可安置于所述存储器材料与所述导电柱之间以形成第二电介质阻挡层。所述第二电介质阻挡层可增大所述存储器阵列的对称性或防止所述存储器材料与电极圆柱体之间的或所述存储器材料与所述导电柱之间的有害相互作用。

Description

具有电介质阻挡层的自选存储器单元
交叉引用
本专利申请案要求由法坦(Fratin)等人于2017年8月25日提交的让渡给本受让人的标题为“具有电介质阻挡层的自选存储器单元(Self-Selecting Memory Cell WithDielectric Barrier)”的美国专利申请案第15/687,038号的优先权，且所述美国专利申请案以引用的方式并入。
背景技术
以下内容大体上涉及自选存储器单元，且更具体地说，涉及三维(three-dimensional，3D)多平面存储器。
存储器装置广泛用于将信息存储在例如计算机、无线通信装置、相机、数字显示器等各种电子装置中。通过将不同状态编程到存储器装置的存储器单元中来存储信息。举例来说，二进制装置具有两个状态，通常表示为逻辑“1”或逻辑“0”。在其它系统中，可存储两个以上状态。为了存取所存储信息，存储器装置的组件可读取或感测存储器单元中的所存储状态。为了存储信息，电子装置的组件可写入或编程存储器单元中的状态。
存在多种类型的存储器装置，包含磁性硬盘、随机存取存储器(random accessmemory，RAM)、动态RAM(dynamic RAM，DRAM)、同步动态RAM(synchronous dynamic RAM，SDRAM)、铁电RAM(ferroelectric RAM，FeRAM)、磁性RAM(magnetic RAM，MRAM)、电阻式RAM(resistive RAM，RRAM)、只读存储器(read only memory，ROM)、快闪存储器、相变存储器(phase change memory，PCM)、自选存储器(self-selecting memory)等。存储器装置可为易失性或非易失性的。即使在无外部电源存在的情况下，非易失性存储器(例如快闪存储器)也可维持其所存储逻辑状态很长一段时间。易失性存储器装置(例如DRAM)除非被外部电源定期刷新，否则可能随时间推移而丢失其存储的状态。改进存储器装置可包含增大存储器单元密度、增大读取/写入速度、提高可靠性、增强数据保持、降低功率消耗或降低制造成本，以及其它量度。
附图说明
图1说明根据本公开的各种实施例的支持具有电介质阻挡层的自选存储器单元的存储器阵列。
图2A展示根据本公开的各种实施例的支持具有电介质阻挡层的自选存储器单元的存储器阵列的平面图。
图2B展示根据本公开的各种实施例的支持具有电介质阻挡层的自选存储器单元的存储器阵列的横截面图。
图3说明根据本公开的各种实施例的支持根据本公开的实例的特征和操作的具有电介质阻挡层的自选存储器单元的阈值电压的电压图。
图4说明用于对根据本公开的各种实施例的支持根据本公开的实例的特征和操作的具有电介质阻挡层的自选存储器单元进行编程的写入电压的电压图。
图5说明根据本公开的各种实施例的支持具有电介质阻挡层的自选存储器单元的存储器阵列。
图6A和6B说明根据本公开的各种实施例的在第一制造工艺中的各个步骤期间的存储器阵列。
图7A到7F说明根据本公开的各种实施例的在第二制造工艺中的各个步骤期间的存储器阵列。
图8说明根据本公开的各种实施例的支持具有电介质阻挡层的自选存储器单元的存储器阵列。
图9说明根据本公开的各种实施例的支持具有电介质阻挡层的自选存储器单元的存储器阵列。
图10展示根据本公开的各种实施例的支持具有电介质阻挡层的自选存储器单元的装置的框图。
图11展示说明根据本公开的各种实施例的具有电介质阻挡层的自选存储器单元的形成方法的流程图。
具体实施方式
存储器装置可包含一或多个自选存储器单元，所述一或多个自选存储器单元不仅存储信息且还促进所述单元的存取。自选单元可以是包含硫属化物的存储器单元。在一些情况下，硫属化物可基于用于存取单元的电压的极性而呈现不同阈值电压。虽然硫属化物的使用可实现自选存储器单元，这可降低存储器阵列架构的复杂性，但硫属化物可能与存储器阵列中的其它材料不兼容或较不兼容。举例来说，硫属化物可在化学上或电学上与其接触的阵列中的一或多个导电材料相互作用。这些相互作用可改变存储于存储器单元中的逻辑状态或存储器阵列的特性或操作。这些改变可不利地影响存储器阵列的性能，或限制可与存储器阵列中的硫属化物一起使用的材料的类型，或两者。
根据本文中所描述的技术，存储器阵列可包含在自选单元与存储器阵列中的其它导电材料之间的电介质阻挡层。电介质阻挡层可使硫属化物与导电材料在物理上分隔开，由此防止导电材料与硫属化物之间的有害相互作用。电介质阻挡层可以是电介质材料的膜，所述电介质材料的膜足够薄以允许导电材料与硫属化物之间的电流流动同时还防止有害相互作用，从而提供与其它替代方案不同的优势。
可使用两种不同类型的制造工艺中的至少一个来形成包含具有电介质阻挡层的自选存储器单元的存储器阵列。在第一类型的工艺中，存储器阵列通过交替电介质平面和电极平面的平面(例如层)以创建平面堆叠来形成。自选存储器单元和相关的电介质阻挡层随后形成于平面堆叠内。在第二类型的工艺中，存储器阵列通过交替电介质平面的平面与占位平面以创建平面堆叠来形成。占位平面可由易受例如湿式蚀刻的移除工艺影响的材料构成。在于平面堆叠内形成自选单元和电介质阻挡层之后，利用导电材料替换占位平面中的材料以形成电极平面。
下文在存储器阵列的上下文中进一步描述上文所介绍的特征和技术。随后描述包含自选单元和一或多个电介质阻挡层的3D多平面存储器阵列的特定实例。参考涉及读取或写入这些阵列的设备图、系统图和流程图来进一步说明及描述本公开的这些和其它特征。
图1说明支持具有电介质阻挡层的自选存储器单元的存储器阵列100。存储器阵列100可以是包含自选存储器单元(其也可被称为自选存储器结构或组件)的存储器装置的一部分。自选存储器单元可充当选择组件和存储器元件，这可简化存储器阵列100的架构。存储器阵列100的架构可被称为三维(3D)多平面架构或3D竖直交叉点存储器。3D竖直交叉点架构可以指其中存储器单元定位于每一电极平面与导电柱的交叉点处的架构。虽然参考3D多平面架构进行描述，但本文中所描述的自选存储器单元和电介质阻挡层可用于各种其它类型的存储器架构，包含(但不限于)例如交叉点架构，例如其中存储器单元定位于存取线的交叉点处的二维(2D)交叉点阵列。
存储器阵列100中的自选存储器结构的使用可提供相对较高密度数据存储，其中生产成本相较于其它存储器架构为较低的。举例来说，DRAM可使用晶体管作为用于每一存储器单元的选择组件，且因此相较于采用自选存储器单元的架构可具有较大存储器单元面积。相较于其它架构，自选存储器单元的紧凑面积可允许存储器阵列100具有更大的存储器单元密度。存储器阵列100的简化架构也可需要更少材料、层和/或结构，这可减少制造期间的处理步骤。
存储器阵列100可包含一或多个电极平面110。在一些实施例中，电极平面110也可在本文中被称为导电层。电极平面110可由电介质材料的平面分隔开，所述电介质材料的平面在本文中可以被称为电介质层或电介质平面。电极平面110和电介质平面可在x-y平面中延伸，且可具有在z方向上的竖直厚度。交替的电极平面110和电介质平面可被称为堆叠。存储器列135可安置于堆叠中的开口140中，以使得其(例如在第一方向上，在z方向上垂直地)延伸穿过堆叠。在一些实施例中，存储器列135可包含导电柱120、电极圆柱体130、存储器材料115或其任何组合。虽然经描绘为同心圆柱体，但电极圆柱体130和存储器材料115可以是呈任何形状和几何形状、关系和定向的元件。类似地，导电柱120可以是呈任何形状的元件或材料。
存储器单元105可形成于存储器材料115内。在一些实施例中，存储器单元105可形成为其中一或多种材料(例如电极平面110、导电柱120)与存储器材料115相交。逻辑状态(例如逻辑“0”或逻辑“1”)可写入到存储器单元105，且存储器单元105可存储所述逻辑状态。在一些实施例中，逻辑状态可对应于一或多个位的数据。在一些实例中，存储器单元105可包含硫属化物材料，所述硫属化物材料在存取操作(例如读取、写入)期间经历结构改变(或改变其电性质)。举例来说，硫属化物的阈值电压可基于程序脉冲的极性(例如施加在硫属化物上的电压的极性)而改变。因此，当存储器材料115包含硫属化物时，可通过在存储器单元105上施加不同极性的电压来存储不同逻辑状态。可通过在存储器单元105上施加固定极性的电压来从存储器单元105读取逻辑状态。可通过将电压施加到对应导电柱120和电极平面110来在存储器单元105上施加电压。
在一些实施例中，存储器单元105可沿着存储器列135(例如竖直地)对准。在一些实施例中，存储器单元105可在与一或多个相关联电极平面110相同的平面中对准。在其它实施例中，整个存储器单元105或存储器单元105的一部分可在电极平面110的平面中对准。存储器单元105可具有可等于或不同于(例如大于、小于)电极平面110的厚度的厚度。在一些情况下，存储器单元105的一部分可在电极平面110的平面上方和/或下方延伸。
在一些实施例中，存储器材料115可选择性地沉积在与电极平面110相同的平面中以形成存储器单元105(例如存储器材料115可能不延伸穿过电介质平面)。这一实施例的各方面展示为存储器列125。如利用存储器列125所展示，存储器材料115可能不延伸存储器列135的整个长度(例如存储器材料115可部分地延伸小于存储器列135的长度的长度)。
存储器单元105的面积可定义为存储器材料115与电极平面110相交的面积(例如面积可定义为存储器单元105的周长乘以电极平面110的厚度)。因此，存储器单元105的面积可以是存储器单元105的外表面的面积。用于对存储器单元105进行编程的电流可以是存储器单元的面积的函数(例如编程电流可与存储器单元105的面积成比例或可以是存储器单元105的面积的函数)。因此，具有较小面积的存储器单元可需要较低编程电流，这可降低存储器阵列100的功率消耗。
在一些实施例中，导电柱120和电极平面110可在不同方向上定向(例如大体上彼此垂直)以创建阵列。导电柱120和电极平面110可与存取线耦合，所述存取线可以是导电线。另外或替代地，导电柱120和电极平面110-a可充当存取线(例如导电柱120可用作位线(bit line，BL)，且电极平面110可用作字线(word line，WL))。在一些实施例(未展示)中，电极平面110可经图案化为多个电极线，所述多个电极线的宽度可容纳单一导电柱120(例如每一电极线可容纳单维多个导电柱120)。
一般来说，一个存储器单元105可定位于导电柱120与电极平面110的相交点处。这一相交点可被称为存储器单元105的地址。目标存储器单元105可以是定位于通电导电柱120与电极平面110的相交点处的存储器单元105；也就是说，导电柱120和电极平面110可通电以便读取或写入其相交点处的存储器单元105。与相同导电柱120或电极平面110电子连通的其它存储器单元105可被称为非目标存储器单元105。
可通过行解码器和列解码器控制对存储器单元105的存取。举例来说，行解码器可从存储器控制器接收行地址，且基于接收到的行地址激活适当的电极平面110。类似地，列解码器可从存储器控制器接收列地址且激活适当的导电柱120。因此，可通过激活或选择导电柱120和电极平面110(其可包含将电压或电流施加到相应导电柱120和/或电极平面110)来对存储器单元105执行例如读取和写入的操作。在写入操作期间，逻辑状态可存储在存储器单元105处。在读取操作期间，可确定存储在存储器单元105处的逻辑状态。举例来说，存储器单元105可输出由感测组件(例如感测放大器)感测的信号，所述感测组件确定存储器单元105的存储状态。感测组件可包含各种晶体管或放大器，以便检测并放大参考信号与从存储器单元105输出的信号之间的差。
存储器阵列100中的结构可由各种材料构成。举例来说，导电柱120、电极圆柱体130和电极平面110可由例如金属(例如铜(Cu)、铝(Al)、金(Au)、钨(W)、钛(Ti)等)的导电材料、金属合金、碳、导电掺杂的半导体或其它导电材料、合金或化合物制成。电极平面110材料可由与电极圆柱体130相同的材料或不同材料构成。存储器材料115可以是硫属化物材料(例如硫属化物玻璃)。举例来说，存储器材料115可以是硒(Se)、砷(As)、硅(Si)、碲(Te)和锗(Ge)的掺杂或未掺杂合金。
如上文所描述，用于电极平面110的材料可以是具有低电阻率(或高导电率)的材料，其可促进电流流动。但具有低电阻率(或高导电率)的材料可与存储器材料115中的硫属化物不利地相互作用。举例来说，金属可以干扰相关联存储器单元105的操作的方式与硫属化物在电子层级或原子层级处相互作用。虽然较高电阻率/较低导电率的材料与硫属化物的相互作用可能较少，但这些材料在电极平面110中的使用可削弱电流流动，这可不利地影响存储器阵列100的性能。此外，由具有高电阻率的材料(例如碳)构成的电极平面110可具有强整体电阻(global resistance)，这可限制存储器阵列100的密度、电极平面110的厚度或带来其它相关问题。
根据本文中所描述的技术，通过将电介质阻挡层145放置在电极平面110与存储器材料115之间，可将低电阻率(例如高导电率)材料用于电极平面110，而不会带来不利的硫属化物相互作用。电介质阻挡层145可经安置，以使得其在物理上使电极平面110与存储器材料115分隔开。电介质阻挡层145可由绝缘或电介质材料构成，所述绝缘或电介质材料防止电极平面110与存储器材料115之间的不利的相互作用。但电介质阻挡层145可具有(例如足够薄以)允许电流流动以使得在防止不利的相互作用的同时仍启动存储器单元105的操作的厚度。虽然单一存储器列125展示为具有电介质阻挡层145，但任何数目的存储器列125可包含电介质阻挡层145。
针对电极平面110使用低电阻率材料的能力可降低电极平面110的整体电阻，这可在存储器阵列中实现更高单元密度。举例来说，更多电极平面110(且因此存储器单元105)可通过减小每一电极平面110的厚度或每一电极平面110之间的间距来符合于阵列。由于存储器单元的编程电流与存储器单元105的面积成正比，因此减小电极平面110的厚度可具有减小存储器阵列100的功率消耗的额外优势。针对电极平面110使用具有低电阻率的材料还可改进电流在电极平面110中的分布，这可允许更高数目的导电柱120共用同一电极平面110(由此增大阵列的单元密度)。
在一些存储器架构中，存取存储器单元105可劣化或毁坏所存储逻辑状态，且可执行重新写入或刷新操作以将原始逻辑状态传回到存储器单元。举例来说，在DRAM中，逻辑存储组件(例如电容器)可在感测操作期间部分或完全地放电，从而破坏所存储逻辑状态。因此，可在感测操作之后重新写入逻辑状态。但在例如自选存储器的非易失性存储器中，存取存储器单元105可能不会毁坏逻辑状态，且因此存储器单元105可能不需要在存取之后重新写入。
包含DRAM的一些存储器架构除非被外部电源定期地刷新，否则可能随时间推移而丢失其存储的状态。举例来说，带电电容器可能会随时间推移通过漏电流而放电，从而使得所存储信息丢失。这些所谓易失性存储器装置的刷新频率可能相对较高，例如对于DRAM每秒数十个刷新操作，这会产生大量功率消耗。随着存储器阵列越来越大，增大的功率消耗可能抑制存储器阵列的部署或操作(例如电源、热量产生、材料限制等)，尤其对于依赖于例如电池的有限电源的移动装置来说。如下文所论述，非易失性自选单元可具有可使得性能相对于其它存储器架构有所改进的有利性质。举例来说，自选存储器单元可提供与DRAM相当的读取/写入速度，但可以是非易失性的且允许增大单元密度。
存储器控制器可通过例如行解码器、列解码器和感测组件的各种组件控制存储器单元105的操作(读取、写入、重新写入、刷新、放电等)。在一些情况下，行解码器、列解码器和感测组件中的一或多个可与存储器控制器共置。存储器控制器可生成行和列地址信号，以便激活所需电极平面110和导电柱120。存储器控制器还可生成并控制在包含存储器阵列100的存储器装置的操作期间使用的各种电压或电流。
图2A展示支持具有一或多个电介质阻挡层的自选存储器单元的存储器阵列200的平面图。存储器阵列200可以是参考图1所描述的存储器阵列100的实例。存储器阵列200可包含存储器列135-a、电极平面110-a和电介质平面(平面图中未展示)。电极平面110-a和电介质平面可处于x-y平面中。存储器列135-a可包含导电柱120-a，其可由电极圆柱体130-a至少部分地包围(例如电极材料可至少部分地包围导电柱120-a)。电极圆柱体130-a可由存储器材料115-a至少部分地包围，所述存储器材料115-a可与电极圆柱体130-a接触。在一些情况下，电介质阻挡层145-a可使存储器材料115-a与包围平面(例如电极平面110-a)分隔开。电介质阻挡层145-a可减少存储器材料115-a与构成包围平面的材料之间的有害相互作用。
存储器列135-a可与电极平面110-a和电介质平面(例如垂直地，在非正交方向上)相交(例如存储器列135-a可在z方向上延伸到页面中)。图2A中展示的平面图是从电极平面110-a的角度来看的。从电介质平面的角度展示的平面图将为类似的，不同之处在于将利用电介质平面(未展示)替换电极平面。
存储器列135-a可以栅格和/或其它阵列图案布置。在一些实施例中，导电柱120-a可与存储器存取线(例如字线和位线)耦合。举例来说，导电柱120-a可与位线耦合，且电极平面110-a可与字线耦合。因此，每一电极平面110-a可与相应字线耦合，且每一导电柱120-a可与相应位线耦合。可使用将存储器存取线耦合到存储器阵列200的其它配置。存取线可用于将电压施加到存储器阵列200中的存储器单元且在所述存储器单元上施加电压。
图2B展示存储器阵列200的横截面图。图2B中展示的图是从y方向查看的存储器阵列200的图。由于存储器阵列200中的对称性，因此(除非例如电极布置110-a经图案化为WL，否则)在从x方向查看存储器阵列200时可见类似的图。如上文所描述，存储器列135-a可在z方向上延伸，穿过电极平面110-a和电介质平面215的堆叠。电极平面110-a(例如第一平面集合)可与电介质平面215(例如第二平面集合)交错，以使得其形成交替图案(例如电极平面110-a可由电介质平面215分隔开，且电介质平面215可由电极平面110-a分隔开)。因此，一对相邻电极平面110-a可在物理上由电介质平面215分隔开，且一对相邻电介质平面215可在物理上由电极平面110-a分隔开。电极平面110-a和电介质平面215可彼此平行。虽然展示为具有六个电极平面110-a和七个电介质平面215，但存储器阵列200可包含任何数目的不同平面，且可包含或可不包含电极平面和/或电介质平面。
存储器列135-a可包含导电柱120-a和存储器材料115-a。存储器列135-a也可包含导电柱120-a与存储器材料115-a之间的电极圆柱体(横截面图中未展示)。存储器单元105-a可在每一导电柱120-a与电极平面110-a的相交点处形成在存储器材料115-a中。当存储器材料115-a呈圆柱体形状时，存储器单元105-a可以为环形。存储器单元105-a的厚度可类似于电极平面110-a的厚度，或所述厚度可更大或更小。连续电极平面110-a之间的距离可防止存储器单元105-a彼此干扰。存储器单元105-a也可被称为存储器结构、自选存储器结构、存储器元件、存储器存储元件或自选存储器存储元件。
形成存储器单元105-a的存储器材料115-a可包含具有可变和可配置阈值电压的材料，所述可变和可配置阈值电压表示逻辑状态。因此，施加在存储器单元105-a上的电压可取决于存储器单元105-a的阈值电压而产生不同电流，且所得电流的幅值可用于确定由存储器单元105-a存储的逻辑状态。在一些情况下，存储器材料115-a可与构成电极平面110-a的材料不兼容。举例来说，存储器材料115-a可以干扰存储器阵列200的操作的方式与电极平面材料相互作用(例如电子或原子可从一个材料扩散到另一材料，这可破坏存储在对应存储器单元105-a中的逻辑状态)。
根据本文中所描述的技术，存储器材料115-a可由电介质材料与电极平面110-a分隔开，所述电介质材料在本文中可以被称为电介质阻挡层145-a。电介质阻挡层145-a可防止电极平面110-a与存储器材料115-a之间的相互作用，同时仍允许电流流动穿过选定单元(例如在选定电极平面110-a与导电柱120-a之间，且穿过存储器材料115-a)。电介质材料可防止电极平面110-a之间的不当电连通(例如短接)或使所述不当电连通降至最少。电介质材料还可抵挡材料移除工艺，例如湿式蚀刻(例如电介质材料可具有高选择性)。可用以形成电介质阻挡层145-a的电介质材料的实例包含矾土、氧化铝、氧化硅、氮化硅和氧化锆。在一些情况下，电介质材料可以是构成电介质平面215的相同材料。
为了对存储器单元105-a进行编程，可将不同极性的编程脉冲施加在单元105-a上。举例来说，为了对逻辑“1”状态进行编程，可施加第一极性，且为了对逻辑“0”状态进行编程，可施加第二极性。第一极性和第二极性可以是相反的极性。为了读取存储器单元105-a，可将电压施加在存储器单元105上，且电流开始流动所处的所得电流或阈值电压可表示逻辑“1”或逻辑“0”状态。感测组件(例如感测放大器)可用于检测信号(例如电流或阈值电压)输出或与存储器单元105-a相关联。信号可与参考信号相比较以确定由存储器单元105-a存储的逻辑状态。
在一些实例中，存储器单元105-a可充当控制对存储器单元105-a的存取的二端子阈值开关类型装置。举例来说，在低于阈值电压时，存储器单元105-a可“关断”且传导极少电流或不传导电流。在高于阈值电压时，存储器单元105-a可“接通”且传导电流和/或高于阈值电流的电流。从利用特定脉冲极性读取和写入而获得的不同阈值电压可允许存储器单元105-a充当选择组件和存储器元件两者。这可促进使用具有较不复杂架构的存储器阵列。
图3说明支持根据本公开的实例的特征和操作的具有电介质阻挡层的自选存储器单元的阈值电压的电压图300。电压图300展示不同逻辑状态的存储器单元的阈值电压(VTH)的绝对值。举例来说，阈值电压VTH1可以是存储器单元在其存储第二逻辑状态(例如逻辑状态1，其可以指逻辑“1”)时的阈值电压。且阈值电压VTH0可以是存储器单元在其存储第一逻辑状态(例如逻辑状态2，其可以指逻辑“0”)时的阈值电压。阈值电压可以是在针对读取操作存取存储器单元时所述存储器单元的阈值电压(例如阈值电压可以是在读取期间由感测组件测量或感测的阈值电压)。在读取操作期间施加在存储器单元上的电压在本文中可以被称为读取电压，且在写入操作期间施加在存储器单元上的电压在本文中可以被称为写入电压。可通过将电压施加到存储器单元的导电圆柱体和电极平面来施加写入和读取电压，以使得在相关联存储器单元上产生电压差。
存储器单元的阈值电压可基于相对于写入电压的极性的读取电压的极性而变化。举例来说，在写入电压和读取电压具有相同极性时(例如在写入电压和读取电压均为正或均为负时)可获得VTH1，且在写入电压和读取电压具有相反极性时(例如在电压中的一个为负且另一个为正时)可获得VTH0。正极性在本文中可以被称为正向极性，且负极性在本文中可以被称为逆向极性。相应地，当存储器单元在正向极性中写入且在正向极性中读取时或当存储器单元在逆向极性中写入且在逆向极性中读取时，可获得VTH1。且当存储器单元在正向极性中写入且在逆向极性中读取或在逆向极性中写入且在正向极性中读取时，可获得VTH0。因此，可通过使写入电压的极性变化以及针对每一读取操作使用相同读取电压极性来将不同逻辑状态存储在存储器单元处。在一些情况下，施加于存储器单元的读取电压可以是VTH1与VTH0之间的中间电压。
阈值电压VTH0与阈值VTH1之间的差可被称为电压窗口(voltage window)305。电压窗口305可与存储器单元的面积成反比(例如相较于具有较大面积的存储器单元，具有较小面积的存储器单元可具有较大电压窗口)。如上文所论述，具有电介质阻挡层的存储器阵列可利用电阻和/或厚度小于存储器阵列的电极平面110来操作(而无需电介质阻挡层)。由于存储器单元的电压窗口305与存储器单元105的面积成反比，减小电极平面110的厚度可具有增大存储器单元105的电压窗口305的额外优势，这可增加存储器单元105的可靠性。
在一些情况下，可将电压施加于存取操作未针对的存储器单元(例如非寻址的存储器单元)。举例来说，可将抑制电压施加于与目标存储器单元共用电极平面的存储器单元。抑制电压可减少在针对操作存取目标存储器单元时由非目标存储器单元经历的干扰。
图4说明用于对支持根据本公开的实例的特征和操作的具有电介质阻挡层的自选存储器单元进行编程的写入电压的电压图400。电压图400展示用于将不同逻辑状态写入到存储器单元的写入电压(VW)的值。举例来说，具有第一极性(例如正极性)的第一写入电压VW1可用于在存储器单元处存储第一逻辑状态(逻辑状态1，其可以指逻辑“1”)。且具有相反极性(例如负极性)的第二写入电压VW0可用于在存储器单元处存储第二逻辑状态(例如逻辑状态2，其可以指逻辑“0”)。写入电压VW1和VW0可具有相同幅值或不同幅值。写入电压的幅值可经选择为大于或等于阈值电压VTH0和VTH1中的较大者。可以脉冲形式施加写入电压(和读取电压)(例如可在具有r ns的持续时间的写入脉冲中施加写入电压，且可在具有t ns的持续时间的读取脉冲中施加读取电压)。在一些情况下，写入脉冲和读取脉冲的持续时间相同。
可通过将第一电压提供到存储器单元的导电柱且将第二电压提供到存储器单元的电极平面来施加写入电压。两个电压之间的差是施加在存储器单元上的电压。写入电压可具有正极性或负极性。举例来说，写入电压VW1可具有正极性(例如写入电压VW1可以是+VP，这可通过将VP施加到导电圆柱体且将0V施加到电极平面，或通过将0V施加到导电柱且将-VP施加到电极平面等来实现)。且写入电压VW0可具有负极性(例如写入电压VW0可以是-VP，这可通过将-VP施加到导电柱且将0V施加到电极平面或通过将0V施加到导电柱且将VP施加到电极平面等来实现)。针对每一读取操作，读取电压的极性可相同(例如读取电压可针对每一读取操作为+VR或针对每一读取操作为-VR)。
图5说明支持具有电介质阻挡层的自选存储器结构的存储器阵列500。存储器阵列500可包含电极平面110-b和电介质平面215-a，所述电极平面110-b可以是第一平面集合或其它结构，所述电介质平面215-a可以是第二平面集合或其它结构。电极平面110-b可形成导电平面(例如层)，且电介质平面215-a可形成绝缘平面(例如层)。电极平面110-b可在称作存储器堆叠、堆叠或平面堆叠的交替图案中与电介质平面215-a交错。堆叠可包含至少第一导电平面(例如电极平面110-b)和第二平面(例如由电介质材料构成的电介质平面215-a)。电极平面110-b可由导电材料构成，且电介质平面215-a可由电介质或绝缘材料构成(因此，第一平面集合可由第一材料构成且第二平面集合可由不同于第一材料的第二材料构成)。
存储器列135-b可穿过堆叠的至少一部分安置，以使得其与电极平面110-b和电介质平面215-a接触并相交。导电柱120-b可处于存储器列135-b的中心且延伸所述存储器列135-b的长度。因此，导电柱120-b也可穿过堆叠的至少一部分安置。电极圆柱体130-b可包含电极材料且可至少部分地包围导电柱120-b，以使得电极圆柱体与导电柱120-b接触(例如电极材料可沿圆周环绕或包封导电柱120-b)。类似地，硫属化物合金505可包含包围电极圆柱体130-b的硫属化物合金材料，以使得硫属化物合金505与电极圆柱体130-b接触(例如硫属化物合金材料可沿圆周环绕或包封电极圆柱体130-b)。因此，电极圆柱体130-b的电极材料可与硫属化物合金505的硫属化物合金材料接触。电极圆柱体130-b的电极材料也可与导电柱120-b)接触。虽然并不与导电柱120-b接触，但硫属化物合金505可至少部分地包围导电柱120-b。硫属化物合金505可以是参考图1、2A和2B论述的存储器材料115的实例。虽然展示为圆柱体，但电极圆柱体130-b可为任何形状。
电介质阻挡层145-b可使硫属化物合金505与电极平面110-b和电介质平面215-a分隔开。举例来说，电介质阻挡层145-b可至少部分地包围硫属化物合金505(例如电介质材料可沿圆周包围硫属化物合金505，以使得硫属化物合金505与电介质阻挡层145-b接触)。因此，电介质阻挡层145-b可穿过至少一个电极平面110-b(例如第一导电平面)和至少一个电介质平面215-a(例如第二平面)安置并与其接触。电介质阻挡层145-b可使硫属化物合金505的硫属化物合金材料与至少一个电极平面110-b(例如第一平面)和至少一个电介质平面215-a(例如第二平面)分隔开。在一些情况下，电介质阻挡层145-b、硫属化物合金505和电极圆柱体130-b为同心圆柱体。
在一些实施例中，电介质阻挡层145-b可与硫属化物合金505和堆叠中的平面两者接触。在一些情况下，例如在硫属化物合金505选择性地沉积在与电极平面110b(如图1中的存储器列125中所展示)相同的平面中时，电介质阻挡层145-b也可选择性地沉积在与电极平面110-b相同的平面中。因此，在这类情况下，电介质阻挡层145-b可与硫属化物合金505和电极平面110-b径向接触，但不接触电介质平面215-a。无论沉积技术如何，电介质阻挡层145-b可使硫属化物合金505与电极平面110-b物理上分隔开，以使得防止硫属化物合金505与电极平面110-b之间的相互作用，这可改进存储器阵列500的操作。
图6A说明在第一制造工艺中的步骤期间的存储器阵列600-a。存储器阵列600-a可以是分别相对于图1、2A、2B和5描述的存储器阵列100、200或500的实例。存储器阵列600-a可通过沉积导电材料和电介质材料的交替层来形成。可沉积导电材料以使得其形成电极平面110-c(例如水平面)，且可沉积电介质材料以使得其形成电介质平面215-b(例如水平面)。因此，第一电极平面110-c(例如第一导电平面)可与电介质平面215-b(例如第二平面)的顶部侧接触，且第二电极平面110-c(例如第二导电平面)可与电介质平面215-b的底部侧接触。类似地，第一电介质平面215-b可与电极平面110-c的顶部侧接触，且第二电介质平面215-b可与电极平面110-c的底部侧接触。电极平面110-c可由例如金属或多晶硅的导电材料形成，且电介质平面215-b可由氧化物或其它绝缘材料形成。电极平面110-c和电介质平面215-b可形成为薄膜层。
在电极平面110-c与电介质平面215-b的交替层已形成为堆叠610之后，可穿过堆叠610(例如经由蚀刻、碾磨等)形成开口605。开口605可形成为使得其与电极平面110-c和电介质平面215-b相交。举例来说，如果电极平面110-c和电介质平面215-b在x-y平面中延伸，那么开口605可在z方向上延伸，如横截面图中所见。因此，开口605可暴露电极平面110-c和电介质平面215-b的部分或区段。开口605的覆盖区可为圆形或任何其它形状。当开口605的覆盖区为圆形时，开口605可在堆叠610中形成圆柱形孔。如平面图中所见，开口605可彼此分隔开距离615，以使得当存储器阵列600-a完成时，不同开口605中的存储器单元的操作并不彼此干扰。
可使用各种技术来形成本文中所描述的存储器阵列600-a和其它存储器阵列的材料、结构或开口。这些技术可包含例如化学气相沉积(chemical vapor deposition，CVD)、金属有机化学气相沉积(metal-organic chemical vapor deposition，MOCVD)、物理气相沉积(physical vapor deposition，PVD)、溅镀沉积、原子层沉积(atomic layerdeposition，ALD)或分子束外延法(molecular beam epitaxy，MBE)以及其它薄膜生长技术。可使用数种技术来从存储器阵列600-a移除材料，所述技术可包含例如化学蚀刻(也称为“湿式蚀刻”)、等离子蚀刻(也称为“干式蚀刻”)或化学机械平坦化。
图6B说明在第一制造工艺中的各种步骤期间的存储器阵列600-b。存储器阵列600-b可以是在第一制造工艺中的后续步骤期间的存储器阵列600-a的实例。存储器阵列600-b可通过将材料沉积在存储器阵列600-a的开口605内来形成。举例来说，电介质材料可沉积或形成于开口605内，以使得电介质材料与由开口605暴露的堆叠的部分接触(例如交叠、覆盖)(例如以使得电介质材料与电极平面110-c(第一平面集合)和电介质平面215-b(第二平面集合)接触)。电介质材料可形成电介质阻挡层145-c(例如电介质阻挡层145-c可穿过电极平面110-c和电介质平面215-b竖直地安置并与其接触)。在一些情况下，电介质阻挡层145-c可形成中空结构(例如圆柱体)，所述中空结构具有与由开口605暴露的电极平面110-c和电介质平面215-b中的至少一些接触的外部表面。
在一些实施例中，电介质阻挡层145-c的厚度可以是纳米级的(例如在0.5与10nm之间)。电介质阻挡层145-c可足够厚以防止硫属化物合金505-a与电极圆柱体130-c之间的相互作用，但足够薄以允许电流穿过电介质阻挡层145-c。在一些情况下，电介质材料可经沉积以使得其填充开口605。在这类情况下，新开口可形成在电介质材料中，以使得另一材料可沉积在电介质阻挡层145-c内。在一些实施例中，电介质阻挡层145-c可包含矾土、氧化铝、氧化硅、氮化硅、氧化锆或其组合。
在电介质阻挡层145-c已形成之后，硫属化物合金材料可沉积在开口内，以使得硫属化物合金材料与电介质阻挡层145-c接触(例如涂覆或交叠)。硫属化物合金材料可形成硫属化物合金505-a，其可通过电介质阻挡层145-c使电极平面110-c与电介质平面215-b物理上分隔开。电介质阻挡层145-c可防止硫属化物合金505-a与电极平面110-c之间的相互作用。在一些情况下，硫属化物合金505-a可形成空心圆柱体，所述空心圆柱体具有与电介质阻挡层145-c的内部表面接触的外部表面。在一些情况下，硫属化物合金材料可经沉积以使得其至少部分地填充电介质阻挡层145-c中的开口。在这类情况下，新开口可形成在硫属化物材料中以形成硫属化物合金505-a。
在硫属化物合金505-a形成之后，电极材料可沉积在硫属化物合金505-a中的开口内，以使得电极材料与硫属化物合金505-c接触(例如涂覆或交叠)。电极材料可形成电极圆柱体130-c。电极圆柱体130-c的外部表面可与硫属化物合金505-a的内部表面接触。在一些情况下，电极材料可经沉积以使得其填充硫属化物合金505-a中的开口。在这类情况下，新开口可形成在电极材料中以使得不同材料可沉积在电极圆柱体130-c内。在一些情况下，电极材料是形成电极平面110-c的相同材料。
在电极圆柱体130-c形成之后，导电材料可沉积在电极圆柱体130-c中的开口内。导电材料可与电极圆柱体130-c的电极材料接触(例如涂覆、交叠)且可形成导电柱120-c。导电柱120-c可以是实心列，所述实心列具有与电极圆柱体130-c的内部表面接触的外部表面。导电柱120-c、电极圆柱体130-c、硫属化物合金505-a和电介质阻挡层145-c可形成存储器列135-c。
在一些情况下，存储器列135-c可通过以与图6B中所展示的不同的次序沉积材料来形成。虽然沉积材料的次序可变化，但最终存储器列135-c可包含导电柱120-c、硫属化物合金505-a和电介质阻挡层145-d(且在一些实施例中，任选地包含电极圆柱体130-c)。在一些情况下，存储器列135-c可包含第二电介质阻挡层，所述第二电介质阻挡层具有与硫属化物合金505-a的内部表面接触的外部表面。
图7A说明在第二制造工艺中的步骤期间的存储器阵列700-a。存储器阵列700-a可以是分别相对于图1、2A、2B、5、6A和6B描述的存储器阵列100、200、500或600的实例。存储器阵列700-a可通过沉积占位材料和电介质材料的交替层来形成。占位材料可以是可与电介质材料兼容且易受例如湿式蚀刻的移除工艺影响的材料(例如多晶硅、氮化硅等)。在一些情况下，占位材料是用于形成电极圆柱体的相同材料(例如碳或硅)。
占位材料可经沉积以使得其形成水平占位平面705，且电介质材料可经沉积以使得其形成与占位平面705交错的水平电介质平面215-c。在占位平面705与电介质平面215-c的交替层已形成为堆叠610-a之后，一或多个开口605-a可(例如经由蚀刻、碾磨等)穿过堆叠610-a形成(例如开口605-a可形成竖直孔)。每一开口605-a可形成为使得其与占位平面705和电介质平面215-c相交。开口605-a可暴露占位平面705和电介质平面215-c的部分或区段。
图7B说明在第二制造工艺中的步骤期间的存储器阵列700-b。存储器阵列700-b可以是在第二制造工艺中的后续步骤期间的存储器阵列700-a的实例。存储器阵列700-b可通过将材料沉积在存储器阵列700-a的开口605-a内来形成，例如相对于图6B所描述。举例来说，存储器阵列700-b可包含存储器列135-d，所述存储器列135-d包含由电极圆柱体130-d、硫属化物合金505-b和电介质阻挡层145-d包围的导电柱120-d。
图7C说明在第二制造工艺中的步骤期间的存储器阵列700-c。举例来说，存储器阵列700-c可以是在第二制造工艺中的后续步骤期间的存储器阵列700-b的实例。存储器阵列700-c可通过穿过堆叠610-a形成沟槽710(或“分路”)来形成。沟槽710可竖直地延伸穿过堆叠610-a中的平面(例如沟槽710可在z方向上延伸)。沟槽710还可在x方向和y方向上延伸，如平面图中所见。因此，沟槽710可具有宽度、长度和深度。沟槽710可提供对占位平面705的存取以使得可用不同材料替换占位平面中的占位材料。在一些情况下，沟槽710可以处于存储器阵列700-c的边缘。在一些情况下，多个沟槽710可用于提供对占位平面705的存取。虽然展示为具有矩形覆盖区，但沟槽710可具有任何形状的覆盖区。
图7D说明在第二制造工艺中的步骤期间的存储器阵列700-d。举例来说，存储器阵列700-d可以是在第二制造工艺中的后续步骤期间的存储器阵列700-c的实例。存储器阵列700-d可通过从占位平面705移除(例如经由湿式蚀刻或干式蚀刻)占位材料以形成空隙715来形成。因此，可从堆叠610-a移除占位平面705。空隙715可具有与占位平面705相同的形状。电介质阻挡层145-d中的电介质材料可经受移除工艺以使得电介质阻挡层145-d在已移除占位材料之后保持完整。
图7E说明在第二制造工艺中的步骤期间的存储器阵列700-e。举例来说，存储器阵列700-e可以是在第二制造工艺中的后续步骤期间的存储器阵列700-d的实例。存储器阵列700-e可通过将导电材料沉积(例如通过共形沉积)在空隙715中以使得用导电材料至少部分地填充空隙715来形成。导电材料可形成电极平面110-d。因此，可通过利用导电材料(例如比占位材料更加导电的材料)替换占位材料来在由移除的占位平面705留下的空隙715中形成电极平面110-d。在一些情况下，导电材料填充沟槽710的一部分或全部。举例来说，导电材料可至少部分地加衬沟槽710以形成空隙区域720，这可有助于导电材料的后续移除(例如通过湿式蚀刻)。
为了防止电极平面110-d短接在一起，可用不同材料(例如构成电介质平面215-c的电介质材料或其它绝缘材料)至少部分地填充沟槽710以使得电极平面110-d彼此分隔开。在一些情况下，绝缘材料可经沉积以使得整个沟槽710由绝缘材料填充。在这些情况下，存储器阵列700-e的最终版本可包含由不同于电极平面110-d中的导电材料的材料填充的沟槽710。因此，存储器阵列700-e中可保留剩余或残余结构。在其它情况下，绝缘材料可经沉积以使得仅沟槽710的区段由绝缘材料填充。举例来说，绝缘材料可形成或沉积在沟槽710的一或多个区段中。因此，沟槽710中的导电材料的至少一部分可由电介质材料替换。
图7F说明第二制造工艺之后的存储器阵列700-f。存储器阵列700-f可以是在已利用除电极平面110-d中的材料以外的材料填充沟槽710中的材料中的一些或全部之后的存储器阵列700-e的实例。因此，存储器阵列700-f可包含可由绝缘材料构成的残余结构725。如横截面图和平面图中所展示，残余结构725可由与电介质平面215-c不同的材料构成。在其它实施例中，残余结构725可由构成电介质平面215-c的相同材料制成。
类似于通过第一工艺形成的存储器阵列，存储器阵列700-f包含数个存储器列135-d。每一存储器列135-d可包含由电极圆柱体130-d至少部分地包围的导电柱120-d。电极圆柱体130-d可由硫属化物合金505-b至少部分地包围，所述硫属化物合金505-b可由电介质阻挡层145-d至少部分地包围。电介质阻挡层145-d可使硫属化物合金505-b与电极平面110-d(且在一些情况下，电介质平面215-c)隔离开。
图8说明支持具有电介质阻挡层的自选存储器单元的存储器阵列800。存储器阵列800可包含电极平面110-e、电介质平面215-d和存储器列135-e。存储器阵列800可包含两个电介质阻挡层145-e，而不是一个。举例来说，存储器阵列800可包含第一电介质阻挡层145-e-1和第二电介质阻挡层145-e-2。存储器列135-e可包含与电极圆柱体130-e接触的导电柱120-e(例如导电柱120-e可与电极圆柱体130-e中的电极材料)接触。电极圆柱体130-e可由第二电介质阻挡层145-e-2至少部分地包围(例如电极圆柱体130-e的电极材料可与第二电介质阻挡层145-e-2)接触。第二电介质阻挡层145-e-2可与电极圆柱体130-e接触，且可使电极圆柱体130-e与硫属化物合金505-c分隔开或隔离开。硫属化物合金505-c可至少部分地包围第二电介质阻挡层145-e-2且在一些情况下可与其接触(例如第二电介质阻挡层145-e-2可与硫属化物合金505-c的硫属化物材料接触)。因此，第二电介质阻挡层145-e-2可安置于电极圆柱体130-e的电极材料与硫属化物合金505-c的硫属化物材料之间(例如第二电介质阻挡层145-e-2的电介质材料可至少部分地包围电极圆柱体130-e的电极材料)。
硫属化物合金505-c可由第一电介质阻挡层145-e-1至少部分地包围。第一电介质阻挡层145-e-1可与硫属化物合金505-c接触，且可使硫属化物合金505-c与电极平面110-e(且在一些情况下，电介质平面215-d)分隔开或隔离开。在一些实施例中，电介质阻挡层145-e可包含至少一些常见特性或性质。作为一个实例，电介质阻挡层145-e可由相同或不同材料构成。作为另一实例，电介质阻挡层145-e可具有相同或不同的厚度。通过将硫属化物合金505-c安置在两个电介质阻挡层145-e之间，可增大存储器列135-e的对称性，这可改进存储器阵列800的操作和/或可预测性。额外电介质阻挡层(例如第二电介质阻挡层145-e-2)也可减少硫属化物合金505-c与电极圆柱体130-e之间的相互作用，以及其它优势。
可使用参考图6A和6B描述的第一制造工艺或使用参考图7A到7F描述的第二制造工艺来形成存储器阵列800。第二电介质阻挡层145-e-2的形成可包含形成与硫属化物合金505-c接触的电介质材料以使得电介质材料与硫属化物合金505-c至少部分地交叠。在这类情况下，可通过形成与第二电介质材料接触的电极材料以使得电极材料与电介质材料至少部分地交叠来形成电极圆柱体130-e。
图9说明支持根据本公开的实例的特征和操作的存储器阵列900。存储器阵列900可包含电极平面110-f、电介质平面215-e和存储器列135-f。存储器阵列800可包含两个电介质阻挡层145-f，而不是一个。举例来说，存储器阵列800可包含第一电介质阻挡层145-f-1和第二电介质阻挡层145-f-2。存储器列135-f可包含导电柱120-f。导电柱120-f可与第二电介质阻挡层145-f-2接触且由所述第二电介质阻挡层145-f-2至少部分地包围(例如第二电介质阻挡层145-f-2的电介质材料可安置于导电柱120-f与硫属化物合金505-d的硫属化物合金材料之间)。第二电介质阻挡层145-f-2可与硫属化物合金505-d接触，且可使硫属化物合金505-d与导电柱120-f分隔开或隔离开。第二电介质阻挡层145-f-2可减少硫属化物合金505-d与导电柱120-f之间的相互作用，且可增加存储器列135-f的对称性。
硫属化物合金505-d可与第一电介质阻挡层145-f-1接触且由所述第一电介质阻挡层145-f-1至少部分地包围。第一电介质阻挡层145-f-1可使硫属化物合金505-d与电极平面110-f(且在一些情况下，电介质平面215-e)隔离开或分隔开。第一电介质阻挡层145-f-1可以是与第二电介质阻挡层145-f-2相同的材料或不同材料。第一电介质阻挡层145-f-1可以是与第二电介质阻挡层145-f-2相同的厚度或不同厚度。在一些情况下，第二电介质阻挡层145-f-2的厚度可小于存储器阵列800中的电极圆柱体130-e的厚度。在这类情况下，存储器列135-f的直径可小于存储器列135-e的直径，这可实现更紧凑的存储器阵列900(相较于存储器阵列800或存储器阵列500)。
可使用参考图6A和6B描述的第一制造工艺或使用参考图7A到7F描述的第二制造工艺来形成存储器阵列900。第二电介质阻挡层145-f-2的形成可包含形成与导电柱120-f接触的电介质材料以使得电介质材料至少部分地包围导电柱120-f。在一些情况下，导电柱120-f可沉积在电介质材料中的开口中。
图10展示支持具有电介质阻挡层的自选存储器单元的装置1000的框图。装置1000可包含存储器阵列1010和存储器控制器1015。存储器阵列1010可以是分别参考图1、2、5、6A、6B、7A到7F、8和9描述的存储器阵列100、200、500、600、700、800或900的实例。装置1000的组件可彼此电子连通且可执行促进存储器阵列1010的操作的功能。
存储器控制器1015可包含偏压组件1050和定时组件1055，且可操作如图3和4中所描述的存储器阵列1010。存储器控制器1015可与字线1020电子连通，所述字线1020可与电极平面110耦合。存储器控制器1015也可与位线1025电子连通，所述位线1025可与导电柱120耦合。存储器控制器1015也可与感测组件1035和参考组件1030电子连通。在一些情况下，参考组件1030、感测组件1035和锁存器1045可以是存储器控制器1015的组件。
存储器控制器1015可配置成通过将电压(例如正或负电压)施加到存储器阵列1010的各种组件来激活那些各种组件。举例来说，偏压组件1050可配置成将电压施加到如上文所描述的电极平面110或导电柱120。举例来说，偏压组件1050可将电压施加到电极平面110和导电柱120，以生成如图3和4中所描述的写入电压或读取电压。在一些情况下，存储器控制器1015可包含如参考图1所描述的行解码器、列解码器或两者。这样可使存储器控制器1015能够存取一或多个存储器单元105。偏压组件1050也可供应电压到参考组件1030，以便生成用于感测组件1035的参考信号。另外，偏压组件1050可供应电压以供用于操作感测组件1035。
在一些情况下，存储器控制器1015可以使用定时组件1055来执行其操作。举例来说，定时组件1055可控制电压施加到存储器阵列1010的各种组件的时序以执行本文中所论述的存储器功能，例如读取和写入。在一些情况下，定时组件1055可控制偏压组件1050的操作。举例来说，定时组件1055可控制由偏压组件1050生成的写入脉冲或读取脉冲的持续时间。
参考组件1030可包含用以生成感测组件1035的参考信号的各种组件。参考信号可以是电压或电流。参考组件1030可包含特定地配置成生成参考信号的电路。感测组件1035可将来自存储器阵列1010(通过位元线1025)的信号与来自参考组件1030的参考信号进行比较。在确定逻辑状态后，感测组件1035可将输出存储在锁存器1045中，其中可根据装置1000的操作来使用所述输出。
图11展示说明用于具有电介质阻挡层的自选存储器结构的形成方法1100的流程图。可实施形成方法1100以制造如参考图1到9描述的存储器阵列。形成方法可以是参考图6A到6B和7A到7F描述的形成工艺的一部分或包含所述形成工艺的各方面。由形成方法1100形成的存储器阵列可由参考图1和10所描述的存储器控制器操作。
在1105处，方法可包含形成穿过平面堆叠的开口。平面堆叠可包含与第二材料(例如绝缘材料)的第二平面集合交错的第一材料(例如导电材料)的第一平面集合，所述第二材料不同于所述第一材料。开口可与第一平面集合和第二平面集合相交。在使用第一工艺时，第一平面集合可以是电极平面，且第二平面集合可以是电介质平面，如参考图6A所描述。在使用第二工艺时，第一平面集合可以是占位平面(由占位材料构成)，且第二平面集合可以是电介质平面，如参考图7A所描述。无论使用哪种工艺，第一平面集合和第二平面集合的部分可由开口暴露。平面堆叠可通过形成第一平面集合与第二平面集合的交替平面来形成。
在框1110处，方法可包含在开口内形成电介质材料。电介质材料可形成为使得其与由开口暴露的第一平面集合和第二平面集合的部分接触。电介质材料可形成如参考图6A到6B、7A到7F、8和9所描述的电介质阻挡层。
在框1115处，方法可包含形成与电介质材料接触的硫属化物合金材料。硫属化物合金材料可形成如参考图6A到6B、7A到7F、8和9所描述的硫属化物合金。相应地，硫属化物合金材料可通过电介质材料与第一平面集合和第二平面集合物理上分隔开。
在一些情况下，方法可包含利用更加导电第一材料的导电材料替换第一平面集合。举例来说，方法可包含移除第一平面集合且在由移除的第一平面集合留下的空隙中形成第三平面集合，所述第三平面集合由导电材料构成。
在一些情况下，方法可包含形成穿过平面堆叠的沟槽。在这类情况下，方法还可包含利用第三材料替换第一平面集合中的第一材料。所述替换可利用第三材料填充沟槽。方法还可包含利用电介质材料替换沟槽中的第三材料的至少一部分。
在一些情况下，方法可包含形成与硫属化物合金材料接触的第二电介质材料。第二电介质材料可形成为使得其与硫属化物合金材料至少部分地交叠。在这类情况下，方法还可包含形成与第二电介质材料接触的电极材料以使得电极材料与第二电介质材料至少部分地交叠。或方法可包含形成与第二电介质材料接触的导电柱。
在一些情况下，方法可包含形成与硫属化物合金材料接触的电极材料以使得电极材料与硫属化物合金材料至少部分地交叠。方法还可包含形成与电极材料接触的导电柱。
在一些情况下，方法1100可至少部分地由设备执行。设备可包含：用于形成穿过平面堆叠的开口的装置，所述平面堆叠包括与第二材料的第二平面集合交错的第一材料的第一平面集合，所述第二材料不同于所述第一材料；用于在开口内形成电介质材料的装置，所述电介质材料与由开口暴露的第一平面集合和第二平面集合的部分接触；以及用于形成与电介质材料接触的硫属化物合金材料的装置。在一些情况下，开口可与第一平面集合和第二平面集合相交。
设备可进一步包含用于通过形成第一平面集合中的一个与第二平面集合中的一个的交替平面来形成平面堆叠的装置，其中第一材料包括导电材料且第二材料包括绝缘材料。
设备可进一步包含用于利用比第一材料更加导电的导电材料替换第一平面集合中的第一材料的装置。用于替换第一平面集合中的第一材料的装置可包含用于移除第一平面集合的装置和用于在由移除的第一平面集合留下的空隙中形成包括导电材料的第三平面集合的装置。
设备可进一步包含用于形成穿过平面堆叠的沟槽的装置和用于利用第三材料替换第一平面集合中的第一材料的装置，其中所述替换利用第三材料填充沟槽。设备可进一步包含用于利用电介质材料替换沟槽中的第三材料的至少一部分的装置。
设备可进一步包含用于形成与硫属化物合金材料接触的第二电介质材料的装置，其中第二电介质材料与硫属化物合金材料至少部分地交叠。设备可进一步包含用于形成与第二电介质材料接触的电极材料的装置，其中电极材料与第二电介质材料至少部分地交叠。设备可进一步包含用于形成与第二电介质材料接触的导电柱的装置。
设备可进一步包含：用于形成与硫属化物合金材料接触的电极材料的装置，其中电极材料与硫属化物合金材料至少部分地交叠；以及用于形成与电极材料接触的导电柱的装置。
应注意，上文所描述的方法描述可能的实施方案，且操作和步骤可经重新布置或以其它方式修改，且其它实施方案是可能的。此外，可组合来自两个或多于两个方法的方面。
可使用多种不同技术和技艺中的任一个来表示本文中所描述的信息和信号。举例来说，可用电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示在整个上文描述中可能参考的数据、指令、命令、信息、信号、位、符号和码片。一些图式可将信号示出为单个信号；然而，所属领域的一般技术人员将理解，所述信号可表示信号总线，其中总线可具有多种位宽度。
术语“电子连通”和“耦合”是指支持组件之间的电子流的组件之间的关系。这可包含组件之间的直接连接或可包含中间组件。彼此电子连通或耦合的组件可主动地交换电子或信号(例如在通电电路中)或可不主动地交换电子或信号(例如在断电电路中)，但可被配置且可操作以在电路通电后即刻交换电子或信号。借助于实例，经由开关(例如晶体管)物理连接的两个组件电子连通，或可耦合而不管开关的状态(即，断开或闭合)。
术语“隔离”或“隔离的”是指其中结构并不彼此接触的结构之间的物理关系；结构在其间存在其它结构或材料的情况下彼此隔离。电流或电荷仍可在彼此隔离的两个结构之间流动。
本文中论述的阵列(包含存储器阵列100)可形成于例如硅、锗、硅锗合金、砷化镓、氮化镓等的半导体衬底上。在一些情况下，衬底为半导体晶片。在其它情况下，衬底可以是绝缘体上硅(silicon-on-insulator，SOI)衬底，例如玻璃上硅(silicon-on-glass，SOG)或蓝宝石上硅(silicon-on-sapphire，SOP)，或另一衬底上的半导体材料的外延层。可以通过使用包含但不限于磷、硼或砷的各种化学物种的掺杂来控制衬底或衬底的子区的导电率。可以在衬底的初始形成或生长期间，通过离子植入或通过任何其它掺杂方法来执行掺杂。
硫属化物材料可以是包含元素硫(S)、硒(Se)和碲(Te)中的至少一个的材料或合金(例如掺杂或未掺杂合金)。硫属化物材料和合金可包含(但不限于)Ge-Te、In-Se、Sb-Te、Ga-Sb、In-Sb、As-Te、Al-Te、Ge-Sb-Te、Te-Ge-As、In-Sb-Te、Te-Sn-Se、Ge-Se-Ga、Bi-Se-Sb、Ga-Se-Te、Sn-Sb-Te、In-Sb-Ge、Te-Ge-Sb-S、Te-Ge-Sn-O、Te-Ge-Sn-Au、Pd-Te-Ge-Sn、In-Se-Ti-Co、Ge-Sb-Te-Pd、Ge-Sb-Te-Co、Sb-Te-Bi-Se、Ag-In-Sb-Te、Ge-Sb-Se-Te、Ge-Sn-Sb-Te、Ge-Te-Sn-Ni、Ge-Te-Sn-Pd或Ge-Te-Sn-Pt。如本文中所使用的加连字符的化学组合物符号指示特定化合物或合金中包含的元素，并且意图表示涉及所指示元素的所有化学计算量。举例来说，Ge-Te可包含GexTey，其中x和y可以是任何正整数。可变电阻材料的其它实例可包含二元金属氧化物材料或混合价氧化物，其包含两种或两种以上金属，例如过渡金属、碱土金属和/或稀土金属。实施例不限于与存储器单元的存储器元件相关联的一或多种特定可变电阻材料。举例来说，可变电阻材料的其它实例可用以形成存储器单元并可包含硫属化物材料、巨磁阻材料或聚合物基材料等等。
本文结合附图阐述的描述内容描述了实例配置，且并不表示可以实施的或在权利要求书的范围内的所有实例。本文中所使用的术语“示例性”是指“充当实例、例子或说明”，且不“优选于”或“优于”其它实例。出于提供对所描述的技术的理解的目的，具体实施方式包含特定细节。然而，可在没有这些特定细节的情况下实践这些技术。在一些情况下，以框图的形式展示众所周知的结构和装置以便避免混淆所描述实例的概念。
在附图中，类似组件或特征可具有相同的参考标记。此外，通过遵循虚线和第二标记的参考标记可以区分相同类型的各种组件，这些虚线和第二标记在类似组件当中予以区分。如果在说明书中仅使用第一参考标记，那么描述适用于具有相同第一参考标记而与第二参考标记无关的类似组件中的任一个。
可使用多种不同技术和技艺中的任一个来表示本文中所描述的信息和信号。举例来说，可用电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示在整个上文描述中可能参考的数据、指令、命令、信息、信号、位、符号和码片。
结合本文中的公开内容所描述的各种说明性块和模块可使用经设计以执行本文中所描述的功能的通用处理器、DSP、ASIC、FPGA或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或其任何组合来实施或执行。通用处理器可以是微处理器，但在替代方案中，处理器可以是任何常规处理器、控制器、微控制器或状态机。处理器也可实施为计算装置的组合(例如数字信号处理器(digital signal processor，DSP)和微处理器的组合、多个微处理器、与DSP核心结合的一或多个微处理器，或任何其它这类配置)。
本文中所描述的功能可以硬件、由处理器执行的软件、固件或其任何组合来实施。如果以由处理器执行的软件来实施，那么可以将功能作为一或多个指令或代码存储于计算机可读媒体上或通过计算机可读媒体予以传输。其它实例和实施方案在本公开及所附权利要求书的范围内。举例来说，由于软件的本质，上文所描述的功能可使用由处理器执行的软件、硬件、固件、硬连线或这些中的任一个的组合来实施。实施功能的特征也可在物理上定位于各个位置处，包含经分布以使得功能的各部分在不同物理位置处实施。并且，如本文中所使用，包含在权利要求书中，项目的列表(例如，以例如“中的至少一个”或“中的一或多个”的短语开始的项目的列表)中所使用的“或”指示包含性列表，使得(例如)A、B或C中的至少一个的列表意指A或B或C，或AB或AC或BC，或ABC(即，A和B和C)。另外，如本文中所使用，短语“基于”不应理解为提及封闭条件集。举例来说，在不脱离本公开的范围的情况下，描述为“基于条件A”的示例性步骤可基于条件A和条件B两者。换句话说，如本文中所使用，短语“基于”应同样地解释为短语“至少部分地基于”。
计算机可读媒体包含非暂时性计算机存储媒体以及包含促进将计算机程序从一处传递到另一处的任何媒体的通信媒体两者。非暂时性存储媒体可以是可由通用或专用计算机存取的任何可供使用的媒体。借助于实例而非限制，非暂时性计算机可读媒体可包括RAM、ROM、电可擦除可编程只读存储器(electrically erasable programmable read onlymemory，EEPROM)、光盘(compact disk，CD)ROM或其它光盘存储装置、磁盘存储装置或其它磁性存储装置，或可用以携载或存储呈指令或数据结构形式的所需程序代码装置且可由通用或专用计算机或通用或专用处理器存取的任何其它非暂时性媒体。并且，适当地将任何连接称作计算机可读媒体。举例来说，如果使用同轴电缆、光纤电缆、双绞线、数字订户线(digital subscriber line，DSL)或例如红外线、无线电和微波的无线技术从网站、服务器或其它远程源传输软件，那么所述同轴电缆、光纤电缆、双绞线、数字订户线(DSL)或例如红外线、无线电和微波的无线技术包含在媒体的定义中。如本文中所使用，磁盘和光盘包含CD、激光光盘、光学光盘、数字多功能光盘(digital versatile disc，DVD)、软性磁盘和蓝光光盘，其中磁盘通常以磁性方式再现数据，而光盘用激光以光学方式再现数据。以上各者的组合也包含在计算机可读媒体的范围内。
提供本文描述以使得所属领域的技术人员能够制造或使用本公开。所属领域的技术人员将易于了解对本公开的各种修改，且本文中界定的一般原理可应用于其它变体而不脱离本公开的范围。因此，本公开不限于本文中所描述的实例和设计，而是被赋予与本文所公开的原理和新颖特征一致的最宽范围。

Claims (30)

1.一种存储器装置，其包括：
平面堆叠，其包括第一平面集合和第二平面集合；
导电柱，其穿过所述平面堆叠安置；
硫属化物合金材料，其至少部分地包围所述导电柱；和
电介质材料，其至少部分地包围所述硫属化物合金材料。
2.根据权利要求1所述的存储器装置，其进一步包括：
电极材料，其至少部分地包围所述导电柱。
3.根据权利要求2所述的存储器装置，且其进一步包括：
第二电介质材料，其安置于所述电极材料与所述硫属化物合金材料之间，其中所述第二电介质材料至少部分地包围所述电极材料且所述硫属化物合金材料至少部分地包围所述第二电介质材料。
4.根据权利要求2所述的存储器装置，其中所述硫属化物合金材料与所述电极材料接触。
5.根据权利要求1所述的存储器装置，其进一步包括：
第二电介质材料，其安置于所述导电柱与所述硫属化物合金材料之间，其中所述第二电介质材料至少部分地包围所述导电柱。
6.根据权利要求1所述的存储器装置，其中所述第一平面集合包括第一材料，且所述第二平面集合包括不同于所述第一材料的第二材料。
7.根据权利要求6所述的存储器装置，其中所述第一材料包括导电材料且所述第二材料包括电介质材料。
8.根据权利要求6所述的存储器装置，其中所述第一平面集合与所述第二平面集合交错。
9.根据权利要求1所述的存储器装置，其中所述电介质材料与所述第一平面集合和所述第二平面集合接触。
10.一种形成存储器装置的方法，其包括：
形成穿过平面堆叠的开口，所述平面堆叠包括与第二材料的第二平面集合交错的第一材料的第一平面集合，所述第二材料不同于所述第一材料；
在所述开口内形成电介质材料，所述电介质材料与由所述开口暴露的所述第一平面集合和所述第二平面集合的部分接触；以及
形成与所述电介质材料接触的硫属化物合金材料。
11.根据权利要求10所述的方法，其进一步包括：
通过形成所述第一平面集合中的一个与所述第二平面集合中的一个的交替平面来形成所述平面堆叠，其中所述第一材料包括导电材料且所述第二材料包括绝缘材料。
12.根据权利要求10所述的方法，其进一步包括：
利用比所述第一材料更加导电的导电材料替换所述第一平面集合中的所述第一材料。
13.根据权利要求12所述的方法，其中替换所述第一材料包括：
移除所述第一平面集合；以及
在由所述移除的第一平面集合留下的空隙中形成包括所述导电材料的第三平面集合。
14.根据权利要求10所述的方法，其进一步包括：
穿过所述平面堆叠形成沟槽；
利用第三材料替换所述第一平面集合中的所述第一材料，其中所述替换利用所述第三材料填充所述沟槽。
15.根据权利要求14所述的方法，其进一步包括：
利用电介质材料替换所述沟槽中的所述第三材料的至少一部分。
16.根据权利要求10所述的方法，其进一步包括：
形成与所述硫属化物合金材料接触的第二电介质材料，其中所述第二电介质材料与所述硫属化物合金材料至少部分地交叠。
17.根据权利要求16所述的方法，其进一步包括：
形成与所述第二电介质材料接触的电极材料，其中所述电极材料与所述第二电介质材料至少部分地交叠。
18.根据权利要求16所述的方法，其进一步包括：
形成与所述第二电介质材料接触的导电柱。
19.根据权利要求10所述的方法，其进一步包括：
形成与所述硫属化物合金材料接触的电极材料，其中所述电极材料与所述硫属化物合金材料至少部分地交叠；以及
形成与所述电极材料接触的导电柱。
20.根据权利要求10所述的方法，其中所述开口与所述第一平面集合和所述第二平面集合相交。
21.一种存储器装置，其包括：
存储器堆叠，其包括第一导电平面和第二平面；
电介质阻挡层，其穿过所述第一导电平面和所述第二平面安置且与所述第一导电平面和所述第二平面接触；和
硫属化物合金材料，其与所述电介质阻挡层接触。
22.根据权利要求21所述的存储器装置，其进一步包括：
电极材料，其与所述硫属化物合金材料接触；和
导电柱，其与所述电极材料接触。
23.根据权利要求22所述的存储器装置，其中所述电介质阻挡层、所述硫属化物合金材料和所述电极材料包括同心圆柱体。
24.根据权利要求21所述的存储器装置，其进一步包括：
第二电介质阻挡层，其与所述硫属化物合金材料接触。
25.根据权利要求24所述的存储器装置，其进一步包括：
导电柱，其与所述第二电介质阻挡层接触。
26.根据权利要求24所述的存储器装置，其进一步包括：
电极材料，其与所述第二电介质阻挡层接触；和
导电柱，其与所述电极材料接触。
27.根据权利要求21所述的存储器装置，其中所述第一导电平面和所述第二平面包括水平面，且所述电介质阻挡层穿过所述第一导电平面和所述第二平面竖直地安置。
28.根据权利要求27所述的存储器装置，其中所述电介质阻挡层使所述硫属化物合金材料与所述第一导电平面和所述第二平面分隔开。
29.根据权利要求21所述的存储器装置，其中所述第二平面包括电介质材料。
30.根据权利要求21所述的存储器装置，其中所述第一导电平面与所述第二平面的顶部侧接触，所述存储器装置进一步包括：
第二导电平面，其与所述第二平面的底部侧接触。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9123414B2 (en) * 2013-11-22 2015-09-01 Micron Technology, Inc. Memory systems and memory programming methods
US9336875B2 (en) 2013-12-16 2016-05-10 Micron Technology, Inc. Memory systems and memory programming methods
US10546632B2 (en) 2017-12-14 2020-01-28 Micron Technology, Inc. Multi-level self-selecting memory device
US10381075B2 (en) 2017-12-14 2019-08-13 Micron Technology, Inc. Techniques to access a self-selecting memory device
US10622558B2 (en) 2018-03-30 2020-04-14 Intel Corporation Non-volatile memory cell structures including a chalcogenide material having a narrowed end and a three-dimensional memory device
US10593730B1 (en) * 2018-10-10 2020-03-17 Micron Technology, Inc. Three-dimensional memory array
US10763432B2 (en) * 2018-12-13 2020-09-01 Intel Corporation Chalcogenide-based memory architecture
US11825653B2 (en) * 2019-12-23 2023-11-21 Macronix International Co., Ltd. Semiconductor device and array layout thereof and package structure comprising the same
US11139025B2 (en) 2020-01-22 2021-10-05 International Business Machines Corporation Multi-level cell threshold voltage operation of one-selector-one-resistor structure included in a crossbar array
US11355554B2 (en) 2020-05-08 2022-06-07 Micron Technology, Inc. Sense lines in three-dimensional memory arrays, and methods of forming the same
US12058867B2 (en) * 2020-06-18 2024-08-06 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device
WO2022018476A1 (en) * 2020-07-22 2022-01-27 Micron Technology, Inc. Memory device and method for manufacturing the same
KR20220139747A (ko) * 2021-04-08 2022-10-17 에스케이하이닉스 주식회사 반도체 장치
CN115148737A (zh) * 2022-06-22 2022-10-04 华中科技大学 一种基于阈值开关的非易失性存储单元及其操作方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100117054A1 (en) * 2008-11-12 2010-05-13 Samsung Electronics Co., Ltd. Non-volatile memory device with data storage layer
US20110140068A1 (en) * 2009-12-16 2011-06-16 Yoshio Ozawa Resistance-change memory cell array
US20120287697A1 (en) * 2011-05-10 2012-11-15 Hitachi, Ltd. Semiconductor storage device
US20130134377A1 (en) * 2011-11-25 2013-05-30 Jintaek Park Semiconductor memory device having three-dimensionally arranged resistive memory cells
US20170125484A1 (en) * 2015-11-04 2017-05-04 Micron Technology, Inc. Three-dimensional memory apparatuses and methods of use

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4103497B2 (ja) * 2002-04-18 2008-06-18 ソニー株式会社 記憶装置とその製造方法および使用方法、半導体装置とその製造方法
US8157136B2 (en) * 2007-07-16 2012-04-17 Egr Holdings, Inc. Mobile confectionary apparatus with protectible dispensing system
US8173987B2 (en) 2009-04-27 2012-05-08 Macronix International Co., Ltd. Integrated circuit 3D phase change memory array and manufacturing method
KR101547606B1 (ko) 2009-11-06 2015-08-27 광주과학기술원 히터를 포함하는 저항 변화 메모리 소자, 이의 동작방법, 이의 제조방법 및 이를 포함하는 전자제품
EP2731110B1 (en) * 2010-12-14 2016-09-07 SanDisk Technologies LLC Architecture for three dimensional non-volatile storage with vertical bit lines
KR20130091146A (ko) * 2012-02-07 2013-08-16 삼성전자주식회사 비휘발성 메모리 셀 및 이를 포함하는 비휘발성 메모리 장치
US8841649B2 (en) * 2012-08-31 2014-09-23 Micron Technology, Inc. Three dimensional memory array architecture
US8729523B2 (en) 2012-08-31 2014-05-20 Micron Technology, Inc. Three dimensional memory array architecture
US9276134B2 (en) * 2014-01-10 2016-03-01 Micron Technology, Inc. Field effect transistor constructions and memory arrays
US9768234B2 (en) 2014-05-20 2017-09-19 Crossbar, Inc. Resistive memory architecture and devices
US9620712B2 (en) 2014-10-31 2017-04-11 Sandisk Technologies Llc Concave word line and convex interlayer dielectric for protecting a read/write layer
US9754665B2 (en) * 2016-01-29 2017-09-05 Sandisk Technologies Llc Vacancy-modulated conductive oxide resistive RAM device including an interfacial oxygen source layer

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100117054A1 (en) * 2008-11-12 2010-05-13 Samsung Electronics Co., Ltd. Non-volatile memory device with data storage layer
US20110140068A1 (en) * 2009-12-16 2011-06-16 Yoshio Ozawa Resistance-change memory cell array
US20120287697A1 (en) * 2011-05-10 2012-11-15 Hitachi, Ltd. Semiconductor storage device
US20130134377A1 (en) * 2011-11-25 2013-05-30 Jintaek Park Semiconductor memory device having three-dimensionally arranged resistive memory cells
US20170125484A1 (en) * 2015-11-04 2017-05-04 Micron Technology, Inc. Three-dimensional memory apparatuses and methods of use

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US20200035917A1 (en) 2020-01-30

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