CN116963509A - 使用原子层沉积在三维存储器阵列中形成存储器单元 - Google Patents

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Abstract

本申请涉及使用原子层沉积ALD在三维存储器阵列中形成存储器单元。所述方法可包含将层堆叠沉积在衬底上方以及穿过所述层堆叠形成多个墩。所述方法可进一步包含穿过所述层堆叠形成多个空腔以及在所述层堆叠的层之间形成多个空隙。另外，所述方法可包含基于将导电材料沉积在所述空隙中而形成多个字线，以及基于使用ALD将活性材料沉积在所述空腔的内表面之上而形成多个存储器单元。

Description

使用原子层沉积在三维存储器阵列中形成存储器单元
交叉引用
本申请案要求2022年4月27日提交的凡蒂尼(Fantini)等人的标题为“使用原子层沉积在三维存储器阵列中形成存储器单元(MEMORY CELL FORMATION IN THREEDIMENSIONAL MEMORY ARRAYS USING ATOMIC LAYER DEPOSITION)”的第17/660,939号美国专利申请案的优先权，所述美国专利申请案已转让给本受让人且以引用的方式明确并入本文中。
技术领域
本技术领域涉及使用原子层沉积(ALD)在三维存储器阵列中形成存储器单元。
背景技术
存储器装置广泛用于将信息存储在例如计算机、用户装置、无线通信装置、相机、数字显示器等各种电子装置中。通过将存储器装置内的存储器单元编程为各种状态来存储信息。例如，二进制存储器单元可经编程为两种支持状态中的一种，通常由逻辑1或逻辑0标示。在一些实例中，单个存储器单元可支持多于两种状态，所述状态中的任一种可以被存储。为了存取所存储信息，组件可读取(例如，感测、检测、检索、识别、确定、评估)存储器装置中的所存储状态。为了存储信息，组件可在存储器装置中写入(例如，编程、设置、指派)状态。
存在各种类型的存储器装置和存储器单元，包含磁性硬盘、随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、静态RAM(SRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、快闪存储器、相变存储器(PCM)、自选存储器、硫族化物存储器技术等。可关于易失性配置或非易失性配置描述存储器单元。以非易失性配置而配置的存储器单元即使在没有外部电源的情况下也可维持所存储逻辑状态很长一段时间。以易失性配置而配置的存储器单元可能会在与外部电源断开连接时失去所存储状态。
发明内容
描述了一种方法。所述方法可包含：将层堆叠沉积在衬底上方，所述层堆叠包括第一材料与第二材料的交替层，所述第一材料包括电介质材料；至少部分地基于穿过所述层堆叠形成多个空腔和用第三材料填充所述多个空腔而穿过所述层堆叠形成多个墩；穿过所述层堆叠形成多个第二空腔；至少部分地基于去除所述第二材料而在所述层堆叠的层之间形成多个空隙；至少部分地基于将第一导电材料沉积在所述多个空隙中而在所述层之间形成多个字线；以及至少部分地基于使用原子层沉积将活性材料沉积在所述多个第二空腔的内表面之上而在所述多个第二空腔的所述内表面之上形成多个存储器单元。
描述了一种设备。所述设备可包含：多个第一材料层，所述第一材料包括电介质材料；所述第一材料层之间的多个字线；至少部分地形成于所述第一材料层之间的多个第一电极，所述多个第一电极中的每一电极接触多个存储器单元中的相应存储器单元；穿过所述第一材料层形成的多个空腔；以及沉积在所述多个空腔中且与所述多个第一电极接触的活性材料层。
描述了一种设备。所述设备可包含：多个第一材料层，所述第一材料包括电介质材料；所述第一材料层之间的多个字线；穿过所述第一材料层形成的多个空腔；沉积在所述多个空腔中的活性材料层；以及沉积在所述多个空腔中且接触所述活性材料层的多个电极。
附图说明
图1A说明根据如本文所公开的实例的支持使用原子层沉积(ALD)在三维存储器阵列中形成存储器单元的存储器阵列的实例。
图1B说明根据如本文所公开的实例的支持使用ALD在三维存储器阵列中形成存储器单元的存储器阵列的实例的俯视图。
图1C和1D说明根据如本文所公开的实例的支持使用ALD在三维存储器阵列中形成存储器单元的存储器阵列的实例的侧视图。
图2A、2B、2C、3A、3B、3C、4、5和6说明根据如本文所公开的实例的支持使用ALD在三维存储器阵列中形成存储器单元的操作的实例。
图7示出根据如本文所公开的实例的支持使用ALD在三维存储器阵列中形成存储器单元的过程控制器的框图。
图8示出说明根据如本文所公开的实例的支持使用ALD在三维存储器阵列中形成存储器单元的一或多种方法的流程图。
具体实施方式
在一些实例中，可使用横向填充技术形成三维存储器阵列的特征。例如，可将材料层沉积在衬底上方，并且可在材料层之间形成空隙。可将另一材料沉积到空隙中以形成存储器阵列的特征。首先，可将导电材料沉积到空隙中以形成存取线。其次，可将电极材料沉积到空隙中以形成与存取线接触或以其它方式位于存取线上方的电极。再者，可将活性材料沉积到空隙中以形成与电极接触或以其它方式位于电极上方的存储器单元，接着，可将电极材料沉积到穿过材料层形成的空腔中以形成与存储器单元接触或以其它方式位于存储器单元上方的电极。另外，可穿过材料层形成墩，以在形成空隙时提供对分层材料的机械支撑。在一些实例中，存储器单元的阈值电压可通过电极之间的距离或活性材料的厚度来控制。如上文所描述，电极之间的距离和活性材料的厚度可由一系列(例如，至少三个)填充和凹陷过程限定。然而，以此方式限定电极距离或活性材料厚度可能会导致不同存储器单元的电极距离以及不同存储器单元厚度之间的差异。也就是说，在一些实例中，存储器单元之间的阈值电压可能会变化，并且存储器单元之间的阈值电压差异可能会不利地影响后续存取操作(例如，读取操作或写入操作)。
根据如本文所公开的实例，存储器单元的厚度可通过例如原子层沉积(ALD)等沉积(而不是其它不同技术中的多个填充和凹陷步骤)来控制。在一些实例中，可材料层将沉积在衬底上方。在一个实例中，材料层可包含第一材料与第二材料的交替层。在一些实例中，可穿过材料层形成第一空腔并且可用第三材料填充第一空腔，例如以形成墩。另外，可穿过材料层形成第二空腔。在一些实例中，可通过去除第二材料而在材料层之间形成空隙，并且可通过将导电材料沉积在空隙中而形成存取线。此外，可例如通过使用ALD将活性材料沉积在第二空腔的内表面之上而在第二空腔的内表面之上形成存储器单元。使用此类技术允许更好地控制存储器单元的厚度，这会减少存储器单元之间的阈值电压变化并且还提供其它益处。
最初在参考图1A、1B、1C和1D的存储器装置和阵列的上下文中描述本公开的特征。在参考图2A、2B、2C、3A、3B、3C、4、5和6的材料布置和相关制造操作的上下文中描述本公开的特征。进一步通过如参考图7和8所描述的与使用ALD在三维存储器阵列中形成存储器单元有关的设备图和流程图说明本公开的这些和其它特征且参考所述设备图和流程图描述这些和其它特征。
图1A说明根据如本文所公开的实例的支持使用ALD在三维存储器阵列中形成存储器单元的存储器装置100的实例。在一些实例中，存储器装置100可被称为或包含存储器裸片、存储器芯片或电子存储器设备。存储器装置100可用以提供用以存储信息的位置(例如，物理存储器地址)，所述信息可供系统使用(例如，供与存储器装置100耦合的主机装置用于写入信息、用于读取信息)。
存储器装置100可包含一或多个存储器单元105，其可各自可编程以存储不同逻辑状态(例如，编程为一组两种或更多种可能状态中的一种)。例如，存储器单元105可用以一次存储一位的信息(例如，逻辑0或逻辑1)。在一些实例中，存储器单元105(例如，多层级存储器单元105)可用以一次存储多于一位的信息(例如，逻辑00、逻辑01、逻辑10、逻辑11)。在一些实例中，存储器单元105可布置成阵列。
存储器单元105可使用可配置材料存储逻辑状态，所述可配置材料可被称为存储器元件、存储元件、存储器存储元件、材料元件、材料存储器元件、材料部分或写入极性的材料部分等。存储器单元105的可配置材料可指代基于硫族化物的存储组件。例如，硫族化物存储元件可用于相变存储器单元、阈值处理存储器单元或自选存储器单元以及其它架构中。
在一些实例中，存储器单元105的材料可包含硫族化物材料或其它合金，包含硒(Se)、碲(Te)、砷(As)、锑(Sb)、碳(C)、锗(Ge)、硅(Si)或铟(In)，或其各种组合。在一些实例中，主要具有硒(Se)、砷(As)和锗(Ge)的硫族化物材料可被称为SAG合金。在一些实例中，SAG合金还可包含硅(Si)且此类硫族化物材料可被称为SiSAG合金。在一些实例中，SAG合金可包含硅(Si)或铟(In)或其组合且此类硫族化物材料可相应地被称为SiSAG合金或InSAG合金或其组合。在一些实例中，硫族化物材料可包含额外元素，例如氢(H)、氧(O)、氮(N)、氯(Cl)或氟(F)，其各自可呈原子或分子形式。
在一些实例中，存储器单元105可为相变存储器单元的实例。在此类实例中，存储器单元105中使用的材料可基于合金(例如上文所列的合金)，并且可操作以便在存储器单元105的正常操作期间改变为不同物理状态(例如，经历相变)。例如，相变存储器单元105可与相对无序的原子配置(例如，相对非晶状态)和相对有序的原子配置(例如，相对结晶状态)相关联。相对无序的原子配置可对应于第一逻辑状态(例如，复位状态、逻辑0)，并且相对有序的原子配置可对应于第二逻辑状态(例如，不同于第一逻辑状态的逻辑状态，设置状态、逻辑1)。
在一些实例中(例如，对于阈值处理存储器单元105、对于自选存储器单元105)，由存储器单元105支持的一组逻辑状态中的一些或全部可与硫族化物材料的相对无序的原子配置相关联(例如，呈非晶状态的材料可用以存储不同逻辑状态)。在一些实例中，存储器单元105的存储元件可为自选存储元件的实例。在此类实例中，存储器单元105中使用的材料可基于合金(例如，例如上文所列的合金)，并且可操作以便在存储器单元105的正常操作期间经历到不同物理状态的改变。例如，自选或阈值处理存储器单元105可具有高阈值电压状态和低阈值电压状态。高阈值电压状态可对应于第一逻辑状态(例如，复位状态、逻辑0)，并且低阈值电压状态可对应于第二逻辑状态(例如，不同于第一逻辑状态的逻辑状态，设置状态、逻辑1)。
在自选或阈值处理存储器单元105的写入操作(例如，编程操作)期间，用于写入操作的极性可影响(例如，确定、设置、编程)存储器单元105的材料的行为或特性，例如材料的阈值处理特性(例如，阈值电压)。对于由存储器单元105的材料存储的不同逻辑状态，存储器单元105的材料的阈值处理特性之间的差异(例如，材料正存储逻辑状态‘0’时相对于材料正存储逻辑状态‘1’时的阈值电压之间的差异)可对应于存储器单元105的读取窗口。
存储器装置100可包含以一图案，例如网格状图案布置的存取线(例如，各自沿着说明性x方向延伸的行线115、各自沿着说明性y方向延伸的列线125)。存取线可由一或多种导电材料形成。在一些实例中，行线115或其某一部分可被称作字线。在一些实例中，列线125或其某一部分可被称作数字线或位线。对存取线或其类似物的引用在不影响理解的情况下可互换。存储器单元105可定位在存取线，例如行线115和列线125的相交点处。在一些实例中，存储器单元105还可沿着说明性z方向布置(例如，寻址)，例如在存储器单元105的集合沿着说明性z方向位于不同层级(例如，层、叠组、平面、层次)处的实施方案中。在一些实例中，包含位于不同层级的存储器单元105的存储器装置100可由与所示配置不同的配置构成的存取线、解码器和其它支持电路系统支持。
可通过激活存取线(例如行线115或列线125中的一或多个)以及与替代配置相关联的其它存取线而对存储器单元105执行例如读取操作和写入操作等操作。例如，通过激活行线115和列线125(例如，将电压施加到行线115或列线125)，可根据其相交点存取存储器单元105。各种二维或三维配置中的行线115和列线125以及其它存取线的相交点可被称作存储器单元105的地址。在一些实例中，存取线可为与存储器单元105耦合的导电线，并且可用于对存储器单元105执行存取操作。在一些实例中，存储器装置100可响应于命令而执行操作，所述命令可由与存储器装置100耦合的主机装置发布或可由存储器装置100(例如，由本地存储器控制器150)产生。
存取存储器单元105可由一或多个解码器控制，所述解码器是例如行解码器110或列解码器120，以及其它实例。例如，行解码器110可从本地存储器控制器150接收行地址且基于接收到的行地址来激活行线115。列解码器120可从本地存储器控制器150接收列地址，并且可基于接收到的列地址来激活列线125。
感测组件130可用以检测存储器单元105的状态(例如，材料状态、电阻状态、阈值状态)，并且基于检测到的状态而确定存储器单元105的逻辑状态。感测组件130可包含一或多个感测放大器，用以转换(例如，放大)由存取存储器单元105产生的信号(例如，列线125或其它存取线的信号)。感测组件130可将从存储器单元105检测到的信号与参考135(例如，参考电压、参考电荷、参考电流)进行比较。存储器单元105的检测到的逻辑状态可作为感测组件130的输出提供(例如，提供到输入/输出组件140)，并且可向存储器装置100的另一组件或向与存储器装置100耦合的主机装置指示检测到的逻辑状态。
本地存储器控制器150可控制通过各种组件(例如，行解码器110、列解码器120、感测组件130以及其它组件)对存储器单元105的存取。在一些实例中，行解码器110、列解码器120和感测组件130中的一或多个可与本地存储器控制器150共址。本地存储器控制器150可用以从一或多个不同的控制器(例如，与主机装置相关联的外部存储器控制器、与存储器装置100相关联的另一控制器)接收信息(例如，命令、数据)，将信息翻译为可供存储器装置100使用的信令，对存储器单元105执行一或多个操作，并且基于执行一或多个操作而将数据从存储器装置100传达到主机装置。本地存储器控制器150可产生行地址信号和列地址信号以激活存取线，例如目标行线115和目标列线125。本地存储器控制器150还可产生并控制在存储器装置100的操作期间使用的各种信号(例如，电压、电流)。一般来说，本文中所论述的所施加信号的幅值、形状或持续时间可变化，并且对于操作存储器装置100时论述的各种操作来说可能不同。
本地存储器控制器150可用以对存储器装置100的一或多个存储器单元105执行一或多个存取操作。存取操作的实例可包含写入操作、读取操作、刷新操作、预充电操作或激活操作等。在一些实例中，存取操作可由本地存储器控制器150响应于(例如，来自主机装置的)存取命令而执行或以其它方式协调。本地存储器控制器150可用以执行此处未列出的其它存取操作或与存储器装置100的操作相关的不与存取存储器单元105直接相关的其它操作。
如本文所描述，包含存储器装置100的一或多个方面的存储器裸片可包含使用ALD工艺形成的存储器单元105。在一些实例中，存储器裸片可包含第一材料与第二材料的交替层。墩结构可形成为与材料层接触，使得当去除第一材料或第二材料中的任一者以形成空隙时，墩结构可提供物理支撑。在一些实例中，可穿过材料层形成空腔，并且可去除第一材料或第二材料中的任一者以在材料层中形成空隙。为了形成存取线，可将导电材料沉积在空隙中且形成存储器单元105，可使用ALD将活性材料沉积在空腔的内表面之上。使用如本文所描述的技术可允许控制存储器单元105的厚度，这可减少存储器单元之间的阈值电压的变化。
存储器装置100可包含支持使用ALD在三维存储器阵列中形成存储器单元的任何数量的非暂时性计算机可读媒体。例如，本地存储器控制器150、行解码器110、列解码器120、感测组件130或输入/输出组件140或其任何组合可包含或可存取存储指令(例如，固件)的一或多个非暂时性计算机可读媒体以用于执行本文中归于存储器装置100的功能。例如，如果由存储器装置100执行，则此类指令可使得存储器装置100执行如本文所描述的一或多个相关联功能。
图1B、1C和1D说明根据如本文所公开的实例的支持使用ALD在三维存储器阵列中形成存储器单元的存储器阵列101的实例。存储器阵列101可包含在存储器装置100中，并且说明可由各种导电结构(例如，存取线)存取的存储器单元105的三维布置的实例。图1B说明存储器阵列101相对于如图1C和1D中所示的切割平面A-A的顶部截面视图(例如，截面A-A)。图1C说明存储器阵列101相对于如图1B中所示的切割平面B-B的侧截面视图(例如，截面B-B)。图1D说明存储器阵列101相对于如图1B中所示的切割平面C-C的侧截面视图(例如，截面C-C)。截面视图可为存储器阵列101的横截面视图的实例，其中出于清楚起见去除一些方面(例如，电介质结构)。可相对于x方向、y方向和z方向描述存储器阵列101的元件，如图1B、1C和1D中的每一者中所说明。虽然图1B、1C和1D中包含的一些元件标记有数字指示符，而其它对应元件未经标记，但它们是相同的或将理解为类似的，以便提高所描绘特征的可见性和清晰度。另外，虽然一些数量的重复元件展示在存储器阵列101的说明性实例中，但根据如本文所描述的实例的技术可适用于任何数量的此类元件，或一个重复元件与另一重复元件之间的数量比。
在存储器阵列101的实例中，存储器单元105和字线155可根据层级180(例如，如图1C和1D中所说明的叠组、层、平面、层次)沿着z方向分布。在一些实例中，z方向可正交于存储器阵列101的衬底(未示出)，所述衬底可位于沿着z方向的所说明结构下方。虽然存储器阵列101的说明性实例包含四个层级180，但根据如本文所公开的实例的存储器阵列101可包含沿着z方向的任何数量的一或多个层级180(例如，64个层级、128个层级)。
每一字线155可为由一或多种导电材料(例如，一或多个金属部分、一或多个金属合金部分)形成的存取线的一部分的实例。如所说明，字线155可以梳状结构形成，包含沿着y方向延伸穿过支柱170之间的间隙(例如，交替间隙)的部分(例如，突出部、齿)。例如，如所说明，存储器阵列101可包含每层级180两个字线155(例如，根据用于给定层级n的奇数字线155-a-n1和偶数字线155-a-n2)，其中同一层级180的此类字线155可被描述为交错的(例如，其中奇数字线155-a-n1的部分沿着y方向在偶数字线155-a-n2的部分之间突出，反之亦然)。在一些实例中，(例如，层级180的)奇数字线155可与给定支柱170的第一侧上(例如，沿着x方向)的第一存储器单元105相关联，并且(例如，同一层级180的)偶数字线可与给定支柱170的第二侧上(例如，沿着x方向，与第一存储器单元105相对)的第二存储器单元105相关联。因此，在一些实例中，给定层级180的存储器单元105可根据偶数字线155或奇数字线155寻址(例如，选择、激活)。
每一支柱170可为由一或多种导电材料(例如，一或多个金属部分、一或多个金属合金部分)形成的存取线的部分(例如，导电支柱部分)的实例。如所说明，支柱170可布置在二维阵列中(例如，在xy平面中)，所述二维阵列具有沿着第一方向的第一数量的支柱170(例如，沿着x方向的八个支柱，即八行支柱)且具有沿着第二方向的第二数量的支柱170(例如，沿着y方向的五个支柱，即五列支柱)。虽然存储器阵列101的说明性实例包含沿着x方向的八个支柱170和沿着y方向的五个支柱170的二维布置，但根据如本文所公开的实例的存储器阵列101可包含沿着x方向的任何数量的支柱170和沿着y方向的任何数量的支柱170。另外，如所说明，每一支柱170可与相应一组存储器单元105(例如，沿着z方向，每一层级180一或多个存储器单元105)耦合。支柱170可在xy平面中具有沿着z方向延伸的横截面区域。虽然用xy平面中的圆形横截面区域说明，但支柱170可形成有不同形状，例如在xy平面中具有椭圆形、方形、矩形、多边形或其它横截面区域。
存储器单元105各自可包含硫族化物材料。在一些实例中，存储器单元105可为阈值处理存储器单元的实例。可根据字线155(例如，层级选择，其可包含层级180内的偶数或奇数选择)与支柱170之间的相交点存取(例如，寻址、选择)每一存储器单元105。例如，如所说明，可根据支柱170-a-43与字线155-a-32之间的相交点存取层级180-a-3的经选择的存储器单元105-a。
可通过跨越存储器单元105施加存取偏置(例如，存取电压V存取、其可为正电压或负电压)而存取(例如，写入、读取)存储器单元105。在一些实例中，存取偏置可通过用第一电压(例如，V存取/2)偏置经选择的字线155和通过用第二电压(例如，-V存取/2)偏置经选择的支柱170来施加存取偏置，所述第二电压可具有相对于第一电压的相反正负号。关于经选择的存储器单元105-a，对应存取偏置(例如，第一电压)可施加到字线155-a-32，而其它未经选择的字线155可接地(例如，偏置到0V)。在一些实例中，字线偏置可由与字线155中的一或多个耦合的字线驱动器(未示出)提供。
为了将对应存取偏置(例如，第二电压)施加到支柱170，支柱170可经配置以经由(例如，以物理方式、以电气方式)耦合在支柱170与感测线165之间的相应晶体管175选择性地与感测线165(例如，数字线、列线、沿着y方向延伸的存取线)耦合。在一些实例中，晶体管175可为竖直晶体管(例如，具有沿着z方向的沟道的晶体管、具有沿着z方向的半导体结的晶体管)，所述竖直晶体管可使用各种技术(例如，薄膜技术)形成于存储器阵列101的衬底上方。在一些实例中，经选择的支柱170、经选择的感测线165或其组合可为参考图1A所描述的经选择的列线125的实例(例如，位线)。
晶体管175(例如，晶体管175的沟道部分)可由栅极线160(例如，沿着x方向延伸的激活线、选择线、行线、存取线)激活，所述栅极线与晶体管175的集合(例如，沿着x方向的集合)的相应栅极耦合。换句话说，支柱170中的每一个可具有配置以用于与存取线(例如，感测线165)耦合的第一末端(例如，朝向负z方向，底部末端)。在一些实例中，栅极线160、晶体管175或这两者可被视为行解码器110的组件(例如，作为支柱解码器组件)。在一些实例中，支柱170或感测线165或其各种组合的选择(例如，的偏置)可由列解码器120或感测组件130或这两者支持。
为了将对应存取偏置(例如，-V存取/2)施加到支柱170-a-43，感测线165-a-4可用存取偏置进行偏置，并且栅极线160-a-3可接地(例如，偏置到0V)或以其它方式用激活电压进行偏置。在晶体管175为n型晶体管的实例中，栅极线160-a-3用比感测线165-a-4可激活晶体管175-a(例如，使得晶体管175-a在导电状态下操作)的电压相对较高的电压偏置，进而耦合支柱170-a-43与感测线165-a-4且用相关联存取偏置对支柱170-a-43进行偏置。然而，晶体管175可包含不同沟道类型，或可根据不同偏置方案操作以支持各种存取操作。
在一些实例中，存储器阵列101中的未经选择的支柱170可在晶体管175-a激活时电浮动，或可(例如，接地、经由高电阻路径、经由泄漏路径)与另一电压源耦合以避免支柱170的电压漂移。例如，施加到栅极线160-a-3的接地电压可不激活与栅极线160-a-3耦合的其它晶体管，因为栅极线160-a-3的接地电压可不大于其它感测线165的电压(例如，其可利用接地电压偏置或可浮动)。另外，其它未经选择的栅极线160，包含如图1C所示的栅极线160-a-5可用等于或类似于存取偏置(例如，-V存取/2，或某一其它负偏置或相对接近存取偏置电压的偏置)的电压进行偏置，使得不激活沿着未经选择的栅极线160的晶体管175。因此，可去激活与栅极线160-a-5耦合的晶体管175-b(例如，在不导电状态下操作)，由此将感测线165-a-4的电压与支柱170-a-45以及其它支柱170隔离。
在写入操作中，可通过跨越存储器单元105施加写入偏置(例如，其中V存取＝V写入，其可为正电压或负电压)来写入存储器单元105。在一些实例中，写入偏置的极性可影响(例如，确定、设置、编程)存储器单元105的材料的行为或特性，例如材料的阈值电压。例如，施加具有第一极性的写入偏置可将存储器单元105的材料设置为具有可与存储逻辑0相关联的第一阈值电压。此外，施加具有第二极性(例如，与第一极性相反)的写入偏置可将存储器单元的材料设置为具有可与存储逻辑1相关联的第二阈值电压。对于由存储器单元105的材料存储的不同逻辑状态，存储器单元105的材料的阈值电压之间的差异(例如，材料正存储逻辑状态‘0’时相对于材料正存储逻辑状态‘1’时的阈值电压之间的差异)可对应于存储器单元105的读取窗口。
在读取操作中，可通过跨越存储器单元105施加读取偏置(例如，其中V存取＝V读取，其可为正电压或负电压)来读取存储器单元105。在一些实例中，可基于存储器单元105是否在所施加读取偏置的存在下进行阈值处理而评估存储器单元105的逻辑状态。例如，此类读取偏置可使得存储第一逻辑状态(例如，逻辑0)的存储器单元105进行阈值处理(例如，准许电流流动，准许电流高于阈值电流)，并且可不使得存储第二逻辑状态(例如，逻辑1)的存储器单元105进行阈值处理(例如，可不准许电流流动，可准许电流低于阈值电流)。
如本文所描述，包含存储器阵列101的一或多个方面的存储器裸片可包含使用ALD工艺形成的存储器单元105。在一些实例中，存储器裸片可包含第一材料与第二材料的交替层。墩结构可形成为与材料层接触，使得当去除第一材料或第二材料中的任一者以形成空隙时，墩结构可提供物理支撑。在一些实例中，可穿过材料层形成空腔，并且可去除第一材料或第二材料中的任一者以在材料层中形成空隙。为了形成存取线，可将导电材料沉积在空隙中且形成存储器单元105，可例如使用ALD将活性材料沉积在空腔的内表面之上。使用如本文所描述的技术将允许控制存储器单元105的厚度，这会减少存储器单元之间的阈值电压的变化并且还实现其它方面。
图2A、2B、2C、3A、3B、3C、4、5和6说明根据本文所公开的实例的支持使用ALD在三维存储器阵列中形成存储器单元的操作的实例。图2A、2B、2C、3A、3B、3C、4、5及6说明用于构造材料布置的方面的一系列操作的方面，所述材料布置可为存储器装置(例如，存储器装置100)的一部分或存储器阵列的一部分。所提供图式中的一些包含俯视图和截面视图。截面视图说明材料布置的横截面的实例。尽管材料布置200说明某些相对尺寸和数量的各种特征的实例，但材料布置200的各方面可根据如本文所公开的实例用其它相对尺寸或数量的此类特征来实施。
参考图2A、2B、2C、3A、3B、3C、4、5和6所说明和描述的操作可由制造系统执行，所述制造系统例如经配置以执行例如沉积或粘合等增材操作、例如蚀刻、挖沟、平坦化或抛光等减材操作和例如掩模、图案化、光刻或对准等支持操作以及支持所描述技术的其它操作的半导体构造系统。在一些实例中，由此类制造系统执行的操作可由如本文所描述的过程控制器或其组件支持。
图2A说明在第一组一或多个制造操作之后的材料布置的部分200-a的实例。第一组制造操作可包含将层堆叠沉积在衬底220上方。衬底220可为半导体晶片或上方沉积有层堆叠的其它衬底。层堆叠可包含第一材料205和第二材料210。在一些实例中，第一材料205可包含电介质材料(例如，层次氧化物)且可提供层级之间的电隔离。第二材料210可不同于第一材料。例如，第二材料210可包含电介质材料(例如，层次氮化物)。
第一组制造操作还可包含支持形成墩的操作。例如，第一组制造操作可包含穿过层堆叠形成一组空腔215(例如，一组第一空腔)。可通过去除第一材料205和第二材料210的部分而形成空腔215。
图2B说明在第二组一或多个制造操作之后的材料布置的部分200-b。第二组制造操作可包含通过将例如电介质材料(例如，第二电介质材料)等一或多种材料(例如，一或多种第三材料)或半导体(例如，多晶硅)以及其它材料沉积在空腔215中而穿过层堆叠形成一组墩225。在一些实例中，墩225的材料可为与第一材料205相同的材料(例如，墩氧化物)。在一些实例中，墩225可由多种材料形成，例如当墩225通过将内衬材料沉积在空腔215中、接着填充内衬材料而形成时。在一些实例中，第二组一或多个制造操作可包含抛光或平坦化操作以使材料布置的顶部表面平坦化，这可支持后续操作的各方面。
图2C说明第三组一或多个制造操作之后的材料布置的部分200-c。例如，第三组一或多个制造操作可包含穿过层堆叠形成一组空腔230(例如，一组第二空腔)。可通过去除第一材料205和第二材料210的部分而形成一组空腔230。在一些实例中，空腔230可位于两个墩225(例如，两个相邻的墩225)之间。
图3A说明在第四组一或多个制造操作之后的材料布置的部分300-a的实例，以及在第五组一或多个制造操作之后的材料布置的部分300-b的实例。第四组一或多个制造操作可在第三组一或多个制造操作之后发生，并且可支持在材料层之间形成一组空隙305。例如，第四组一或多个制造操作可包含去除(例如，蚀刻、掘出)第二材料(例如，第二材料210)，这可在第一材料层(例如，电介质材料320的层)之间形成一组空隙305。第四组一或多个制造操作可暴露墩225(例如，电介质材料315)的侧壁或其部分。墩225可保持与第一材料层接触，并提供对第一材料层的支撑。
第五组一或多个制造操作可在第四组一或多个制造操作之后发生，并且可支持基于将一或多种导电材料(例如，导电材料325和导电材料330中的一或多种)沉积在一组空隙305中而形成一组字线310。例如，第五组一或多个制造操作可包含将导电材料325沉积在材料布置的暴露表面之上，所述沉积可包含将导电材料325沉积为与第一材料层(例如，电介质材料320的层)接触或以其它方式位于所述第一材料层上方、与衬底220接触或以其它方式位于所述衬底上方、与墩225的暴露侧壁或其部分接触或以其它方式位于所述暴露侧壁或其部分上方。在一些实例中，导电材料325可包含例如氮化钛、氮化钛或氮化钨硅等阻挡层材料(例如，导电阻挡层、内衬材料或陶瓷材料)。
在一些实例中，第五组一或多个操作可包含将导电材料330沉积在导电材料325的暴露表面之上，所述沉积可包含将导电材料330沉积为与导电材料325接触或以其它方式位于所述导电材料上方，以便填充一组空隙305的其余部分。在一些实例中，导电材料330可包含金属材料，例如钨或金属合金。在一些实例中，第五组一或多个制造操作可包含沉积单一导电材料(例如，省略阻挡层材料)，例如当单一导电材料与相邻材料相容(例如，与衬底220相容，与第一材料相容，与在稍后操作中沉积为与单一导电材料接触或以其它方式位于单一导电材料上方的材料相容)时。
图3B说明在第六组一或多个制造操作之后的材料布置的部分300-c和在第七组一或多个制造操作之后的材料布置的部分300-d。第六组一或多个制造操作可在第五组一或多个制造操作之后发生且可支持形成字线310。例如，第六组一或多个制造操作可包含去除(例如，蚀刻或掘出)导电材料325和导电材料330的暴露部分，所述去除可使导电材料325和导电材料330的部分凹陷在空隙305内，并且可暴露衬底220和第一材料(例如，电介质材料320)的至少侧壁。此类操作可从空腔230中清除导电材料330和导电材料325。
第七组一或多个制造操作可在第六组一或多个制造操作之后发生且可支持形成电极340(例如，薄膜电极沉积)。例如，第七组一或多个制造操作可包含将电极材料335沉积在材料布置的暴露表面之上，所述沉积可包含将电极材料335沉积为与第一材料层(例如，电介质材料320的层)接触或以其它方式位于所述第一材料层上方、与字线310接触或以其它方式位于所述字线上方、与墩225(例如，电介质材料315)的暴露侧壁或其部分接触或以其它方式位于所述暴露侧壁或其部分上方。如图3B中所示，电极材料335可在空隙305的未被字线310占据的暴露部分之上形成膜。也就是说，电极材料335可在空隙305的暴露部分的内表面之上形成某一形状，例如杯形形状。在一些实例中，电极材料335可为金属或碳化物。
图3C说明在第八组一或多个制造操作之后的材料布置的部分300-e和在第九组一或多个制造操作之后的部分300-f。第八组一或多个制造操作可在第七组一或多个制造操作之后发生。第八组操作可包含将电介质材料350沉积在材料布置的暴露表面之上，所述沉积可包含将电介质材料350沉积为与电极340接触或以其它方式位于所述电极上方。如图3C中所示，电介质材料可填充空隙305的未被电极材料335占据的剩余部分。在一些实例中，电介质材料可包含氮化物。
第九组一或多个制造操作可在第八组一或多个制造操作之后发生且可包含形成存储器单元345。例如，第九组操作可包含去除(例如，蚀刻或掘出)电介质材料350和电极材料335的暴露部分，所述去除可使电介质材料350和电极材料335凹陷在空隙305内，并且可暴露第一材料(例如，电介质材料320)的侧壁。此类操作可从空腔230中清除电介质材料350和电极材料335。在一些实例中，电介质材料350可填充(例如，完全填充)空隙305的未被电极材料335占据的剩余部分。此外，电介质材料350和电极材料335的暴露表面可形成或以其它方式经处理以与第一材料(例如，电介质材料350)的暴露表面齐平或成一直线。如图3C中所说明，电极340可形成某一包围电介质材料350的形状，例如杯形形状。因此，电极340相对于空腔230暴露的表面积可基于宽度360(例如，W)、高度365(例如，h)和电极材料335的厚度(例如，t)。例如，针对电极340的表面积的等式可为SA电极＝t*(2*(W+h))。
第九组一或多个制造操作可包含将活性材料355沉积在空腔230的暴露表面之上，所述沉积可包含将活性材料355沉积为与第一材料层(例如，电介质材料350的层)接触或以其它方式位于所述第一材料层上方、与电极340的暴露表面接触或以其它方式位于所述暴露表面上方、与衬底220接触或以其它方式位于所述衬底上方。活性材料355与电极材料335之间的接触面积可等于SA电极。在一些实例中，可使用ALD技术来沉积活性材料。也就是说，可使用气相化学工艺的工序将活性材料355沉积为薄膜。在一些实例中，活性材料355可包含硫族化物材料，其可支持活性材料355形成于相应存储器单元345中且用作所述相应存储器单元的部分。
图4说明在第十组一或多个制造操作之后的材料布置的部分400(例如，部分400-a、部分400-b、部分400-c、部分400-d、部分400-e、部分400-f和部分400-g)的实例。在一些实例中，第十组一或多个制造操作可以取代第四组一或多个制造操作到第九组一或多个制造操作中的至少一些(如果不是全部制造操作的话)，并且可在第三组一或多个制造操作之后发生。类似于图2和3中所示的截面B-B部分，部分400可为材料布置的横截面。具体地说，部分400可为从材料布置的两个空腔410(例如，两个相邻空腔410)的中心截取的横截面。
如部分400-a所说明，第十组一或多个制造操作可支持在材料层之间形成空隙405。例如，第十组一或多个制造操作可包含去除(例如，蚀刻、掘出)第二材料(例如，第二材料210)，这可在第一材料层(例如，电介质材料440的层)之间形成一组空隙405。第十组一或多个制造操作可暴露一组墩(例如，墩225)的侧壁或其部分。此外，部分400-a可说明穿过材料层形成的一组空腔410。可使用如图2A中所描述的第一组一或多个制造操作形成空腔410。
第十组一或多个制造操作可包含形成一组字线420和一组电极425，如部分400-b所说明。为了形成字线420，第十组一或多个制造操作可包含将一或多种导电材料(例如，导电材料445和导电材料450中的一或多种)沉积在一组空隙405中。可将导电材料445沉积在材料布置的暴露表面之上，所述沉积可包含将导电材料445沉积为与第一材料层(例如，电介质材料440的层)接触或以其它方式位于所述第一材料层上方、与衬底415接触或以其它方式位于所述衬底上方、与墩的暴露侧壁或其部分接触或以其它方式位于所述暴露侧壁或其部分上方。此外，可将导电材料450沉积在导电材料445的暴露表面之上。在一些实例中，导电材料445可为如图3A、3B和3C中所描述的导电材料325的实例，导电材料450可为如图3A、3B和3C中所描述的导电材料330的实例。
在一些实例中，第十组一或多个制造操作可包含形成电极425。例如，第十组一或多个制造操作可包含将电极材料455例如沉积在导电材料450的暴露表面之上。在一些实例中，电极材料455可填充一组空隙405的剩余部分(例如，未被导电材料445和导电材料450占据)。在一些实例中，电极材料455可为如图3B和3C中所描述的电极材料335的实例。
如部分400-c所说明，第十组一或多个制造操作可包含去除(例如，掘出或蚀刻)导电材料445、导电材料450和电极材料455的部分，所述去除可使导电材料445、导电材料450和电极材料455凹陷在空隙405内。在一些实例中，材料的去除可为选择性的。也就是说，导电材料(例如，导电材料445或导电材料450)的凹陷程度可大于或小于电极材料455的凹陷程度。如部分400-c所说明，导电材料可比电极材料455更大程度地凹陷在一组空隙405中。因此，一组空隙305的部分可能未用导电材料填充，而电极425可延伸穿过空隙405的长度。在一些实例中，电极425相对于空腔410暴露的表面可与第一材料层(例如，电介质材料440的层)齐平或成一直线。
此外，第十组一或多个制造操作可包含将电介质材料460沉积在材料布置的暴露表面之上，如部分400-d所示，所述沉积可包含将电介质材料460沉积为例如与电极425接触或以其它方式位于所述电极上方、例如与字线420接触或以其它方式位于所述字线上方、例如与衬底415接触或以其它方式位于所述衬底上方。在一些实例中，电介质材料460可为如图3C中所描述的电介质材料350的实例。
如部分400-e所示，第十组一或多个制造操作可包含去除(例如，蚀刻或掘出)电介质材料460的暴露部分，所述去除可使电介质材料460凹陷在空隙405内。此类操作可从空腔410中清除电介质材料460。在一些实例中，电介质材料460可填充空隙405的未被字线420或电极425占据的剩余部分。此外，电介质材料460和电极材料455的暴露表面可与第一材料(例如，电介质材料350)的暴露表面齐平或成一直线。电极425可在电介质材料460之间形成板。电极425(例如，相对于空腔410暴露)的暴露表面的表面积可基于宽度(例如，空腔410的宽度W)和电极材料455的厚度(例如，t)。例如，针对电极425的表面积的等式可为SA电极＝t*W。
第十组一或多个制造操作可包含形成存储器单元430。例如，第十组一或多个制造操作可包含将活性材料465沉积在空腔410的暴露表面之上，所述沉积可包含将活性材料465沉积为例如与第一材料层(例如，电介质材料440的层)接触或以其它方式位于所述第一材料层上方、例如与电极425的暴露表面接触或以其它方式位于所述暴露表面上方、例如与衬底415接触或以其它方式位于所述衬底上方。在一些实例中，可使用ALD技术来沉积活性材料465。电极425与活性材料465之间的接触面积可等于SA电极。活性材料465可为如图3C中所描述的活性材料355的实例。活性材料465的部分可形成为并用作相应存储器单元430。
如部分500-f所示，第十组一或多个制造操作可包含将电极材料455沉积在活性材料465的暴露表面之上以形成电极425以及将导电材料450沉积在电极材料455的暴露表面之上。在一些实例中，导电材料450可为如图3A、3B和3C中所描述的导电材料325的实例。
第十组一或多个制造操作可包含支持在一组空腔410中形成支柱435的操作，如部分400-g所说明。例如，第十组一或多个制造操作可包含去除活性材料465和导电材料450的一部分(例如，冲压蚀刻)。如部分400-g所示，可例如通过平行于衬底415的表面去除活性材料465和导电材料450的部分，使得衬底415的一部分相对于空腔410暴露。去除活性材料465和导电材料的部分可产生空腔410与衬底415之间的空隙。第十组一或多个制造操作可包含将导电材料450沉积在空腔410中，所述沉积可包含将导电材料沉积为与导电材料450的暴露表面接触或以其它方式位于所述暴露表面上方，与活性材料465的暴露表面、电极材料455的暴露表面和衬底415的暴露表面接触或以其它方式位于这些暴露表面上方。也就是说，导电材料450可填充空腔410的剩余部分以及衬底415与空腔410之间的空隙。材料布置可包含至少由导电材料450形成的支柱435。
图5说明在第十一组一或多个制造操作之后的材料布置的部分500(例如，部分500-a、部分500-b、部分500-c、部分500-d、部分500-e和部分500-f)的实例。在一些实例中，第十一组一或多个制造操作可以取代第六组一或多个制造操作到第九组一或多个制造操作和/或第十组一或多个制造操作中的至少一些(如果不是全部制造操作的话)。此外，第六组一或多个制造操作可在第五组一或多个制造操作之后发生。类似于图2和3中所示的截面B-B部分，部分500为材料布置的一部分的横截面。具体地说，部分500可为从材料布置的两个空腔510(例如，两个相邻空腔510)的中心截取的横截面。
如部分500-a所说明，第十一组一或多个制造操作可包含形成字线520。可使用与在第五组一或多个制造操作中描述的操作类似的操作来形成字线520。也就是说，可基于将导电材料545和导电材料550沉积到一组空隙505(例如，电介质材料540的层之间的空间)中并去除导电材料545和导电材料550的一部分以使得导电材料545和导电材料550位于空隙505内且从空腔510中去除来形成字线520。可使用第三组一或多个制造操作形成空腔510，并且可使用第四组一或多个制造操作形成空隙505。
如部分500-b所说明，第十一组一或多个制造操作可包含将电介质材料560沉积在第一材料层(例如，电介质材料540的层)的暴露表面之上。在一些实例中，可不将电介质材料560沉积在字线520的暴露表面之上。也就是说，可选择性地将电介质材料560沉积在电介质材料540(例如，电介质壁之上的选择性电介质生长)之上。在一些实例中，电介质材料560可为如图3C和4中所描述的电介质材料320和电介质材料460的实例。
在一些实例中，第十一组一或多个制造操作可包含支持形成电极525的操作，如部分500-c所说明。例如，第十一组一或多个制造操作可包含将电极材料555沉积到材料布置的暴露表面之上。也就是说，电极材料555可与电介质材料560的暴露表面接触或以其它方式位于所述暴露表面上方、与字线520的暴露表面接触或以其它方式位于所述暴露表面上方、与衬底515接触或以其它方式位于所述衬底上方。电极材料555可填充空隙505的剩余部分，并且可位于电介质材料560之间。在一些实例中，电极材料555可为如图3B、3C和4中所描述的电极材料335和电极材料455的实例。
如部分500-d所说明，第十一组一或多个制造操作可包含支持形成一组存储器单元530的操作。例如，第十一组一或多个制造操作可包含去除(例如，蚀刻或掘出)电介质材料560和电极材料555的一部分，以使得电介质材料560和电极材料555位于一组空隙505内。在一些实例中，电介质材料560的暴露表面和电极材料555的暴露表面可与第一材料层(例如，电介质材料540的暴露表面)的暴露表面齐平。如部分500-d所示，电极525可在电介质材料560之间形成板。电极525(例如，相对于空腔510暴露)的暴露表面的表面积可基于宽度(例如，空腔410的宽度W)和电极材料的厚度(例如，t)，并且可考虑侧壁之上的电介质生长(例如，侧壁之上的电介质生长的厚度ΔW)。例如，针对电极525的表面积的等式可为SA电极＝t*(W-ΔW)。
第十一组一或多个制造操作可包含形成存储器单元530。例如，第十一组一或多个制造操作可包含将活性材料565沉积在空腔510的暴露表面之上，所述沉积可包含将活性材料565沉积为与电介质材料560的暴露表面接触或以其它方式位于所述暴露表面上方、与电极材料555的暴露表面接触或以其它方式位于所述暴露表面上方、与衬底515接触或以其它方式位于所述衬底上方。在一些实例中，可使用ALD技术来沉积活性材料565。电极525与活性材料565之间的接触面积可等于SA电极。活性材料565可为如图3C和4中所描述的活性材料355和活性材料465的实例。活性材料565的部分可形成为并用作相应存储器单元530。
如部分500-e所示，第十一组一或多个制造操作可包含将电极材料555沉积在活性材料355的暴露表面之上以形成电极525以及将导电材料550沉积在电极材料555的暴露表面之上。在一些实例中，导电材料550可为如图3A、3B、3C和4中所描述的导电材料325和导电材料450的实例。
第十一组一或多个制造操作可包含支持在一组空腔510中形成支柱535的操作，如部分500-f所说明。例如，第十一组一或多个制造操作可包含去除活性材料565和导电材料550的一部分。如部分500-e所示，可通过平行于衬底515的表面去除活性材料565和导电材料550的部分，使得衬底515的一部分相对于空腔510暴露。去除活性材料565和导电材料的部分可产生空腔510与衬底515之间的空隙。第十一组一或多个制造操作可包含将导电材料550沉积在空腔510中，所述沉积可包含将导电材料沉积为与导电材料550的暴露表面接触或以其它方式位于所述暴露表面上方，与活性材料565的暴露表面、电极材料555的暴露表面和衬底515的暴露表面接触或以其它方式位于这些暴露表面上方。也就是说，导电材料550可填充空腔510的剩余部分以及衬底515与空腔510之间的空隙。材料布置可包含至少由导电材料550形成的支柱535。
图6说明在第十二组一或多个制造操作之后的材料布置的部分600(例如，部分600-a、部分600-b、部分600-c、部分600-d、部分600-e、部分600-f和部分600-g)的实例。在一些实例中，第十二组一或多个制造操作可以取代第四组一或多个制造操作到第九组一或多个制造操作、第十组一或多个制造操作和第十一组一或多个制造操作中的至少一些(如果不是全部制造操作的话)。此外，第十二组一或多个制造操作可在第三组一或多个制造操作之后发生。类似于图2和3中所示的截面B-B部分，部分600可为材料布置的横截面。具体地说，部分600可为从材料布置的两个空腔610(例如，两个相邻空腔610)的中心截取的横截面。
如部分600-a所说明，第十二组一或多个制造操作可支持用于在材料层之间形成空隙605的操作。例如，第十二组一或多个操作可包含去除(例如，蚀刻、掘出)第二材料(例如，第二材料210)，这可在第一材料层(例如，电介质材料640的层)之间形成一组空隙605。第十二组一或多个制造操作可暴露一组墩(例如，墩225)的侧壁或其部分。此外，部分600-a可说明穿过材料层(例如，第一材料层)形成的一组空腔610。可使用如图2A中所描述的第一组一或多个制造操作形成空腔610。
十二组一或多个制造操作可包含支持形成一组字线620的操作，如部分600-b所说明。为了形成字线620，第十二组一或多个制造操作可包含将一或多种导电材料(例如，导电材料645和导电材料650中的一或多种)沉积在一组空隙605之上。可将导电材料645沉积在材料布置的暴露表面之上，所述沉积可包含将导电材料沉积为与第一材料层(例如，电介质材料640的层)接触或以其它方式位于所述第一材料层上方、与衬底415接触或以其它方式位于所述衬底上方、与墩的暴露侧壁或其部分接触或以其它方式位于所述暴露侧壁或其部分上方。此外，可将导电材料650沉积在导电材料645的暴露表面之上。在一些实例中，导电材料645可为如图3A、3B、3C、4和5中所描述的导电材料325、导电材料445和导电材料545的实例。在一些实例中，导电材料450可为如图3A、3B、3C、4和5中所描述的导电材料330、导电材料450和导电材料550的实例。
如部分600-c所说明，第十二组一或多个制造操作可包含去除(例如，掘出或蚀刻)导电材料645和导电材料650的部分，所述去除可使导电材料645和导电材料650凹陷在一组空隙605内。在一些实例中，空隙605可由导电材料645和导电材料650完全填充。因此，导电材料645和导电材料650的暴露表面可与第一材料层(例如，电介质材料640的层)的暴露表面齐平或成一直线。
在一些实例中，如部分600-d所说明，第十二组一或多个制造操作可包含去除导电材料650的部分，所述去除可进一步使导电材料650凹陷在一组空隙605种。去除导电材料650的部分可引起一组空隙605的一部分未被填充。在一些实例中，导电材料645的不与导电材料650接触或耦合的部分可充当或用作电极625。导电材料645(例如，相对于空腔610暴露)的暴露表面的面积可基于宽度(例如，与空腔610相关联的宽度W)、高度(例如，空隙605的高度h)和导电材料645的厚度(例如，t)。例如，针对导电材料645的表面积的等式可为SA电极＝t*(2*(W+h))。
如部分600-e所示，第十二组一或多个制造操作可包含将电介质材料660沉积在材料布置的暴露表面之上，以及去除(例如，掘出或蚀刻)电介质材料660的一部分，所述去除可使电介质材料660凹陷在一组空隙605中。在一些实例中，电介质材料660可填充一组空隙605的剩余部分，并且在某一实例中，电介质材料660的暴露表面可与导电材料645的暴露表面和第一材料(例如，电介质材料640)的暴露表面齐平或成一直线。如部分600-e所示，导电材料645和导电材料650可形成围绕电介质材料660的杯形形状。电介质材料660可为如图3C、4和5中所描述的电介质材料350、电介质材料460和电介质材料560的实例。
在一些实例中，如部分600-f所说明，第十二组一或多个制造操作可包含支持形成一组存储器单元630的操作。例如，第十二组一或多个制造操作可包含将活性材料665沉积在空腔610的暴露表面之上，所述沉积可包含将活性材料665沉积为与第一材料层(例如，电介质材料640的层)接触或以其它方式位于所述第一材料层上方、与导电材料645的暴露表面接触或以其它方式位于所述暴露表面上方、与电介质材料660的暴露表面接触或以其它方式位于所述暴露表面上方、与衬底615接触或以其它方式位于所述衬底上方。在一些实例中，可使用ALD技术来沉积活性材料。活性材料665与导电材料645之间的接触可等于SA电极。活性材料可为如图3C、4和5中所描述的活性材料355、活性材料465和活性材料565的实例。活性材料665的部分可形成为并用作相应存储器单元630。
此外，第十二组一或多个制造操作可包含将电极材料沉积在活性材料465的暴露表面之上以形成电极625以及将导电材料650沉积在电极材料655的暴露表面之上。在一些实例中，电极材料655可为如图3B、3C、4和5中所描述的电极材料335、电极材料455和电极材料555的实例。
第十二组一或多个制造操作可包含支持在一组空腔610中形成支柱635的操作，如部分600-g所说明。例如，第十二组一或多个制造操作可包含去除活性材料665和导电材料650的一部分。如部分400-g所示，可通过平行于衬底615的表面去除活性材料665和导电材料650的部分，使得衬底615的一部分相对于空腔610暴露。去除活性材料665和导电材料的部分可产生空腔610与衬底615之间的空隙。第十二组一或多个制造操作可包含将导电材料650沉积在空腔610中，所述沉积可包含将导电材料沉积为与导电材料650的暴露表面接触或以其它方式位于所述暴露表面上方，与活性材料665的暴露表面、电极材料655的暴露表面和衬底615的暴露表面接触或以其它方式位于这些暴露表面上方。也就是说，导电材料650可填充空腔610的剩余部分以及衬底615与空腔610之间的空隙。材料布置可包含至少由导电材料650形成的支柱635。
图7示出根据如本文所公开的实例的支持使用ALD在三维存储器阵列中形成存储器单元的过程控制器720的框图700。过程控制器720可为如参考图1到6所描述的过程控制器的方面的实例。过程控制器720或其各种组件可为用于执行使用ALD在三维存储器阵列中形成存储器单元的各种方面的构件的实例，如本文所描述。例如，过程控制器720可包含层堆叠形成组件725、墩形成组件730、空腔形成组件735、空隙形成组件740、字线形成组件745、存储器单元形成组件750、电极形成组件755、支柱形成组件760、导电阻挡层形成组件765、支柱接触组件770或其任何组合。这些组件中的每一个可直接或间接地(例如，经由一或多个总线)彼此通信。
层堆叠形成组件725可经配置为或以其它方式支持这样的构件，其用于将层堆叠沉积在衬底上方，所述层堆叠包含第一材料与第二材料的交替层，第一材料包含电介质材料。墩形成组件730可经配置为或以其它方式支持这样的构件，其用于至少部分地基于穿过层堆叠形成多个空腔和用第三材料填充多个空腔而穿过层堆叠形成多个墩。空腔形成组件735可经配置为或以其它方式支持这样的构件，其用于穿过层堆叠形成多个第二空腔。空隙形成组件740可经配置为或以其它方式支持这样的构件，其用于至少部分地基于去除第二材料而在层堆叠的层之间形成多个空隙。字线形成组件745可经配置为或以其它方式支持这样的构件，其用于至少部分地基于将第一导电材料沉积在多个空隙中而在层之间形成多个字线。存储器单元形成组件750可经配置为或以其它方式支持这样的构件，其用于至少部分地基于使用ALD将活性材料沉积在多个第二空腔的内表面之上而在多个第二空腔的内表面之上形成多个存储器单元。
在一些实例中，电极形成组件755可经配置为或以其它方式支持这样的构件，其用于至少部分地基于将电极材料沉积在多个空隙中而在层之间形成第一多个电极。
在一些实例中，导电阻挡层形成组件765可经配置为或以其它方式支持这样的构件，其用于至少部分地基于将第二导电材料沉积在多个空隙中而在层之间形成多个导电阻挡层，其中多个导电阻挡层中的每一导电阻挡层接触多个存储器单元中的相应存储器单元。
在一些实例中，第一多个电极中的每一电极位于多个存储器单元中的相应存储器单元与多个字线中的相应字线之间。
在一些实例中，第一多个电极中的每一电极接触多个导电阻挡层中的相应导电阻挡层的至少四个不同表面。
在一些实例中，第一多个电极中的每一电极接触多个存储器单元中的相应存储器单元。在一些实例中，第一多个电极中的每一电极与多个存储器单元中的相应存储器单元之间的接触面积至少部分地基于与多个第二空腔中的相应第二空腔相关联的宽度、与多个导电阻挡层中的相应导电阻挡层相关联的高度以及与每一电极相关联的厚度。
在一些实例中，第一多个电极中的每一电极接触多个存储器单元中的相应存储器单元。在一些实例中，第一多个电极中的每一电极与多个存储器单元中的相应存储器单元之间的接触面积至少部分地基于与多个空腔中的相应第二空腔相关联的宽度以及与每一电极相关联的厚度。
在一些实例中，空隙形成组件740可经配置为或以其它方式支持这样的构件，其用于至少部分地基于蚀刻多个字线而形成第二多个空隙，其中形成多个第一电极至少部分地基于用第一导电材料填充第二多个空隙。
在一些实例中，第一多个电极中的每一电极接触多个存储器单元中的相应存储器单元。在一些实例中，第一多个电极中的每一电极与多个存储器单元中的相应存储器单元之间的接触面积至少部分地基于与多个第二空腔中的相应第二空腔相关联的宽度以及与每一电极相关联的厚度。
在一些实例中，电极形成组件755可经配置为或以其它方式支持这样的构件，其用于至少部分地基于将第三导电材料沉积在多个第二空腔中和活性材料之上而形成多个第二电极。
在一些实例中，支柱形成组件760可经配置为或以其它方式支持这样的构件，其用于至少部分地基于将第四导电材料沉积在多个第二空腔中和第二导电材料之上而形成多个支柱。
在一些实例中，支柱接触组件770可经配置为或以其它方式支持这样的构件，其用于横向地蚀刻穿过活性材料，使得多个支柱接触衬底。
图8示出说明根据如本文所公开的实例的支持使用ALD在三维存储器阵列中形成存储器单元的方法800的流程图。可由如本文所描述的过程控制器或其组件实施方法800的操作。例如，可由如参考图1到7所描述的过程控制器执行方法800的操作。在一些实例中，过程控制器可执行指令集以控制装置的功能元件执行所描述的功能。另外或替代地，过程控制器可使用专用硬件执行所描述的功能的各方面。
在805处，所述方法可包含将层堆叠沉积在衬底上方，层堆叠包含第一材料与第二材料的交替层，第一材料包含电介质材料。可根据如本文所公开的实例执行操作805。在一些实例中，可由如参考图7所描述的层堆叠形成组件725执行操作805的各方面。
在810处，所述方法可包含至少部分地基于穿过层堆叠形成多个空腔和用第三材料填充多个空腔而穿过层堆叠形成多个墩。可根据如本文所公开的实例执行操作810。在一些实例中，可由如参考图7所描述的墩形成组件730执行操作810的各方面。
在815处，所述方法可包含穿过层堆叠形成多个第二空腔。可根据如本文所公开的实例执行操作815。在一些实例中，可由如参考图7所描述的空腔形成组件735执行操作815的各方面。
在820处，所述方法可包含至少部分地基于去除第二材料而在层堆叠的层之间形成多个空隙。可根据如本文所公开的实例执行操作820。在一些实例中，可由如参考图7所描述的空隙形成组件740执行操作820的各方面。
在825处，所述方法可包含至少部分地基于将第一导电材料沉积在多个空隙中而在层之间形成多个字线。可根据如本文所公开的实例执行操作825。在一些实例中，可由如参考图7所描述的字线形成组件745执行操作825的各方面。
在830处，所述方法可包含至少部分地基于使用ALD将活性材料沉积在多个第二空腔的内表面之上而在多个第二空腔的内表面之上形成多个存储器单元。可根据如本文所公开的实例执行操作830。在一些实例中，可由如参考图7所描述的存储器单元形成组件750执行操作830的各方面。
在一些实例中，如本文所描述的设备可执行一或多种方法，例如方法800。所述设备可包含用于执行本公开的以下方面的特征、电路系统、逻辑、构件或指令(例如，存储可由处理器执行的指令的非暂时性计算机可读媒体)或其任何组合：
方面1：一种方法、设备或非暂时性计算机可读媒体，其包含用于以下的操作、特征、电路系统、逻辑、构件或指令或其任何组合：将层堆叠沉积在衬底上方，所述层堆叠包含第一材料与第二材料的交替层，所述第一材料包含电介质材料；至少部分地基于穿过所述层堆叠形成多个空腔和用第三材料填充所述多个空腔而穿过所述层堆叠形成多个墩；穿过所述层堆叠形成多个第二空腔；至少部分地基于去除所述第二材料而在所述层堆叠的层之间形成多个空隙；至少部分地基于将第一导电材料沉积在所述多个空隙中而在所述层之间形成多个字线；以及至少部分地基于使用ALD将活性材料沉积在所述多个第二空腔的内表面之上而在所述多个第二空腔的所述内表面之上形成多个存储器单元。
方面2：根据方面1所述的方法、设备或非暂时性计算机可读媒体，其进一步包含用于以下的操作、特征、电路系统、逻辑、构件或指令或其任何组合：至少部分地基于将电极材料沉积在所述多个空隙中而在所述层之间形成第一多个电极。
方面3：根据方面2所述的方法、设备或非暂时性计算机可读媒体，其进一步包含用于以下的操作、特征、电路系统、逻辑、构件或指令或其任何组合：至少部分地基于将第二导电材料沉积在所述多个空隙中而在所述层之间形成多个导电阻挡层，其中所述多个导电阻挡层中的每一导电阻挡层接触所述多个存储器单元中的相应存储器单元。
方面4：根据方面3所述的方法、设备或非暂时性计算机可读媒体，其中所述第一多个电极中的每一电极位于所述多个存储器单元中的相应存储器单元与所述多个字线中的相应字线之间。
方面5：根据方面4所述的方法、设备或非暂时性计算机可读媒体，其中所述第一多个电极中的每一电极接触所述多个导电阻挡层中的相应导电阻挡层的至少四个不同表面。
方面6：根据方面5所述的方法、设备或非暂时性计算机可读媒体，其中所述第一多个电极中的每一电极接触所述多个存储器单元中的相应存储器单元，并且所述第一多个电极中的每一电极与所述多个存储器单元中的所述相应存储器单元之间的接触面积至少部分地基于与所述多个第二空腔中的相应第二空腔相关联的宽度、与所述多个导电阻挡层中的所述相应导电阻挡层相关联的高度以及与每一电极相关联的厚度。
方面7：根据方面4至6中任一项所述的方法、设备或非暂时性计算机可读媒体，其中所述第一多个电极中的每一电极接触所述多个存储器单元中的相应存储器单元，并且所述第一多个电极中的每一电极与所述多个存储器单元中的所述相应存储器单元之间的接触面积至少部分地基于与所述多个空腔中的相应第二空腔相关联的宽度以及与每一电极相关联的厚度。
方面8：根据方面2至7中任一项所述的方法、设备或非暂时性计算机可读媒体，其进一步包含用于以下的操作、特征、电路系统、逻辑、构件或指令或其任何组合：至少部分地基于蚀刻所述多个字线而形成第二多个空隙，其中形成所述第一多个电极至少部分地基于用所述第一导电材料填充所述第二多个空隙。
方面9：根据方面8所述的方法、设备或非暂时性计算机可读媒体，其中所述第一多个电极中的每一电极接触所述多个存储器单元中的相应存储器单元，并且所述第一多个电极中的每一电极与所述多个存储器单元中的所述相应存储器单元之间的接触面积至少部分地基于与所述多个第二空腔中的相应第二空腔相关联的宽度以及与每一电极相关联的厚度。
方面10：根据方面1至9中任一项所述的方法、设备或非暂时性计算机可读媒体，其进一步包含用于以下的操作、特征、电路系统、逻辑、构件或指令或其任何组合：至少部分地基于将第三导电材料沉积在所述多个第二空腔中和所述活性材料之上而形成多个第二电极。
方面11：根据方面1至10中任一项所述的方法、设备或非暂时性计算机可读媒体，其进一步包含用于以下的操作、特征、电路系统、逻辑、构件或指令或其任何组合：至少部分地基于将第四导电材料沉积在所述多个第二空腔中和所述第三导电材料之上而形成多个支柱。
方面12：根据方面11所述的方法、设备或非暂时性计算机可读媒体，其进一步包含用于以下的操作、特征、电路系统、逻辑、构件或指令或其任何组合：横向地蚀刻穿过所述活性材料，使得所述多个支柱接触所述衬底。
应注意，本文中所描述的方法描述了可能的实施方案，并且操作和步骤可重新布置或以其它方式加以修改，并且其它实施方案也是可能的。另外，可以组合来自所述方法中的两种或更多种的部分。
描述了一种设备。下文提供如本文所描述的设备的各方面的概述：
方面13：一种设备，其包含：多个第一材料层，所述第一材料包含电介质材料；所述第一材料层之间的多个字线；至少部分地形成于所述第一材料层之间的多个第一电极，所述多个第一电极中的每一电极接触多个存储器单元中的相应存储器单元；穿过所述第一材料层形成的多个空腔；以及沉积在所述多个空腔中且与所述多个第一电极接触的活性材料层。
方面14：根据方面13所述的设备，其进一步包含：位于所述第一材料层之间的多个导电阻挡层，每一导电阻挡层接触所述活性材料层。
方面15：根据方面14所述的设备，其中所述多个第一电极中的每一电极位于所述活性材料层与所述多个字线中的相应字线之间。
方面16：根据方面15所述的设备，其中所述多个第一电极中的每一电极接触所述多个导电阻挡层中的相应导电阻挡层的至少四个不同表面。
方面17：根据方面16所述的设备，其中所述多个第一电极中的每一电极接触所述活性材料层。
方面18：根据方面15至17中任一项所述的设备，其中所述多个第一电极中的每一电极接触所述活性材料层。
方面19：根据方面14至18中任一项所述的设备，其中所述多个第一电极形成于所述多个字线中的空隙中。
方面20：根据方面19所述的设备，其中所述多个第一电极中的每一电极接触所述活性材料层。
方面21：根据方面14至20中任一项所述的设备，其进一步包含：形成于所述多个空腔中的多个支柱。
方面22：根据方面21所述的设备，其中所述多个支柱至少部分地基于蚀刻穿过所述活性材料层而接触衬底。
描述了一种设备。下文提供如本文所描述的设备的各方面的概述：
方面23：一种设备，其包含：多个第一材料层，所述第一材料包含电介质材料；所述第一材料层之间的多个字线；穿过所述第一材料层形成的多个空腔；沉积在所述多个空腔中的活性材料层；以及沉积在所述多个空腔中且接触所述活性材料层的多个电极。
方面24：根据方面23所述的设备，其进一步包含：形成于所述多个空腔中、接触所述活性材料层的多个支柱。
方面25：根据方面24所述的设备，其中所述多个支柱接触衬底。
可以使用各种不同技艺和技术中的任一者来表示本文所描述的信息和信号。例如，可通过电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示在整个上文描述中可能参考的数据、指令、命令、信息、信号、位、符号和芯片。一些图式可以将信号说明为单个信号；然而，所述信号可以表示信号的总线，其中所述总线可以具有各种位宽度。
术语“电子通信”、“导电接触”、“连接”和“耦合”可以指支持信号在组件之间流动的组件之间的关系。如果组件之间存在可以在任何时间支持信号在组件之间流动的任何导电路径，则认为组件彼此电子通信(或彼此导电接触、或彼此连接、或彼此耦合)。在任何给定时间，基于包含所连接组件的装置的操作，彼此电子通信(或彼此导电接触，或彼此连接，或彼此耦合)的组件之间的导电路径可为开路或闭路。所连接组件之间的导电路径可为组件之间的直接导电路径，或所连接组件之间的导电路径可为间接导电路径，其可包含例如开关、晶体管或其它组件的中间组件。在一些实例中，可以例如使用例如开关或晶体管的一或多个中间组件来中断信号在所连接组件之间的流动一段时间。
术语“耦合”是指从组件之间的开路关系移动到组件之间的闭路关系的条件，在所述开路关系中，信号当前无法通过导电路径在所述组件之间传送，在所述闭路关系中，信号能够通过所述导电路径在所述组件之间传送。当例如控制器的组件将其它组件耦合在一起时，组件起始允许信号通过先前不准许信号流动的导电路径在其它组件之间流动的改变。
术语“隔离”是指其中信号当前无法在组件之间流动的组件之间的关系。如果组件之间存在开路，则组件彼此隔离。例如，由定位在两个组件之间的开关分离的所述组件在开关断开时彼此隔离。当控制器隔离两个组件时，控制器实现以下改变：防止信号使用先前准许信号流动的导电路径在组件之间流动。
本文中所使用的术语“层”或“层级”是指几何结构(例如，相对于衬底)的层数或片。每个层或层级可具有三个维度(例如，高度、宽度及深度)，并且可覆盖表面的至少一部分。例如，层或层级可以是三维结构，其中两个维度大于第三维度，例如薄膜。层或层级可包含不同元件、组件和/或材料。在一些实例中，一个层或层级可由两个或更多个子层或子层级构成。
如本文所使用，术语“电极”可指电导体，并且在一些实例中，可用作到存储器阵列的存储器单元或其它组件的电接触件。电极可包含提供存储器阵列的元件或组件之间的导电路径的迹线、导线、导电线、导电层等。
本文所论述的包含存储器阵列的装置可以形成于例如硅、锗、硅锗合金、砷化镓、氮化镓等半导体衬底上。在一些实例中，衬底为半导体晶片。在其它实例中，衬底可以是绝缘体上硅(SOI)衬底，例如玻璃上硅(SOG)或蓝宝石上硅(SOP)，或另一衬底上的半导体材料的外延层。可以通过使用包含但不限于磷、硼或砷的各种化学物种的掺杂来控制衬底或衬底的子区的电导率。可在衬底的初始形成或生长期间通过离子植入或通过任何其它掺杂方法来执行掺杂。
本文中所论述的开关组件或晶体管可以表示场效应晶体管(FET)，并且包括包含源极、漏极和栅极的三端装置。所述端可以通过例如金属的导电材料连接到其它电子元件。源极和漏极可以是导电的，并且可以包括重掺杂(例如，简并)的半导体区。源极与漏极可以通过轻掺杂的半导体区或沟道分离。如果沟道是n型(即，大部分载流子是电子)，则FET可以被称作n型FET。如果沟道是p型(即，大部分载流子是空穴)，则FET可以被称作p型FET。所述沟道可以由绝缘栅极氧化物封端。可以通过将电压施加到栅极来控制沟道电导率。例如，将正电压或负电压分别施加到n型FET或p型FET可以使沟道变成导电的。在大于或等于晶体管的阈值电压的电压施加到晶体管栅极时，晶体管可以“接通”或“激活”。在小于晶体管的阈值电压的电压施加到晶体管栅极时，晶体管可以“关断”或“去激活”。
本文中结合附图阐述的描述内容描述了示例配置，并且并不表示可以实施的或在权利要求书的范围内的所有实例。本文中所使用的术语“示例性”是指“充当实例、例子或说明”，并且不“优选于”或“优于”其它实例。详细描述包含具体细节以提供对所描述技术的理解。然而，可以在没有这些具体细节的情况下实践这些技术。在一些情况下，以框图形式示出众所周知的结构和装置以免混淆所描述实例的概念。
在附图中，类似的组件或特征可以具有相同的参考标记。另外，可以通过在参考标记之后跟着短划线和在类似组件当中进行区分的第二标记来区分相同类型的各种组件。如果在说明书中仅使用第一参考标记，则描述适用于具有相同第一参考标记而与第二参考标记无关的类似组件中的任一个。
本文所描述的功能可以硬件、由处理器执行的软件、固件或其任何组合实施。如果以由处理器执行的软件实施，则可以将功能作为一或多个指令或代码存储在计算机可读媒体上或通过计算机可读媒体传输。其它实例和实施方案在本公开及所附权利要求书的范围内。例如，由于软件的性质，本文中所描述的功能可以使用由处理器执行的软件、硬件、固件、硬连线或任何这些的组合来实施。实施功能的特征也可以物理地位于各种位置处，包含分布以使得功能的各部分在不同物理位置处实施。
例如，结合本文中的公开内容所描述的各种说明性块和模块可与经设计以执行本文中所描述的功能的以下组件一起实施或执行：通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件，或其任何组合。通用处理器可为微处理器，但在替代方案中，处理器可为任何处理器、控制器、微控制器或状态机。处理器还可以实施为计算装置的组合(例如，DSP与微处理器的组合、多个微处理器、结合DSP核心的一或多个微处理器，或任何其它此配置)。
如本文(包含在权利要求书中)所使用，如在项列表(例如，在例如“中的至少一者”或“中的一或多个”之前的项列表)中所使用的“或”指示包含性列表，使得例如A、B或C中的至少一者的列表意指A或B或C或AB或AC或BC或ABC(即，A和B和C)。同样，如本文所使用，短语“基于”不应被理解为指代一组封闭条件。例如，在不脱离本公开的范围的情况下，描述为“基于条件A”的示例性步骤可基于条件A和条件B两者。换句话说，如本文所使用，短语“基于”应以与短语“至少部分地基于”相同的方式解释。
计算机可读媒体包含非暂时性计算机存储媒体和通信媒体两者，通信媒体包含促进将计算机程序从一个地方传送到另一个地方的任何媒体。非暂时性存储媒体可以是可由通用或专用计算机存取的任何可供使用的媒体。借助于实例而非限制，非暂时性计算机可读媒体可以包括RAM、ROM、电可擦除可编程只读存储器(EEPROM)、光盘(CD)ROM或其它光盘存储装置、磁盘存储装置或其它磁性存储装置，或可以用于携载或存储呈指令或数据结构形式的所需程序代码构件且可以由通用或专用计算机或者通用或专用处理器存取的任何其它非暂时性媒体。并且，适当地将任何连接称作计算机可读媒体。例如，如果使用同轴电缆、光纤电缆、双绞线、数字订户线(DSL)或例如红外线、无线电和微波等无线技艺从网站、服务器或其它远程源传输软件，则所述同轴电缆、光纤电缆、双绞线、数字订户线(DSL)或例如红外线、无线电和微波等无线技艺包含于媒体的定义中。如本文所使用，磁盘和光盘包含CD、激光光盘、光学光盘、数字多功能光盘(DVD)、软性磁盘和蓝光光盘，其中磁盘通常以磁性方式再现数据，而光盘利用激光以光学方式再现数据。上述的组合也包含在计算机可读媒体的范围内。
提供本文中的描述以使本领域的技术人员能够制造或使用本公开。本领域的技术人员将显而易见对本公开的各种修改，并且本文中所定义的一般原理可以在不脱离本公开的范围的情况下应用于其它变体。因此，本公开不限于本文中所描述的实例和设计，而是被赋予与本文所公开的原理和新颖特征一致的最宽范围。

Claims (25)

1.一种方法，其包括：
将层堆叠沉积在衬底上方，所述层堆叠包括第一材料与第二材料的交替层，所述第一材料包括电介质材料；
至少部分地基于穿过所述层堆叠形成多个空腔和用第三材料填充所述多个空腔而穿过所述层堆叠形成多个墩；
穿过所述层堆叠形成多个第二空腔；
至少部分地基于去除所述第二材料而在所述层堆叠的层之间形成多个空隙；
至少部分地基于将第一导电材料沉积在所述多个空隙中而在所述层之间形成多个字线；以及
至少部分地基于使用原子层沉积将活性材料沉积在所述多个第二空腔的内表面之上而在所述多个第二空腔的所述内表面之上形成多个存储器单元。
2.根据权利要求1所述的方法，其进一步包括：
至少部分地基于将电极材料沉积在所述多个空隙中而在所述层之间形成第一多个电极。
3.根据权利要求2所述的方法，其进一步包括：
至少部分地基于将第二导电材料沉积在所述多个空隙中而在所述层之间形成多个导电阻挡层，其中所述多个导电阻挡层中的每一导电阻挡层接触所述多个存储器单元中的相应存储器单元。
4.根据权利要求3所述的方法，其中所述第一多个电极中的每一电极位于所述多个存储器单元中的相应存储器单元与所述多个字线中的相应字线之间。
5.根据权利要求4所述的方法，其中所述第一多个电极中的每一电极接触所述多个导电阻挡层中的相应导电阻挡层的至少四个不同表面。
6.根据权利要求5所述的方法，其中：
所述第一多个电极中的每一电极接触所述多个存储器单元中的相应存储器单元，并且
所述第一多个电极中的每一电极与所述多个存储器单元中的所述相应存储器单元之间的接触面积至少部分地基于与所述多个第二空腔中的相应第二空腔相关联的宽度、与所述多个导电阻挡层中的所述相应导电阻挡层相关联的高度以及与每一电极相关联的厚度。
7.根据权利要求4所述的方法，其中：
所述第一多个电极中的每一电极接触所述多个存储器单元中的相应存储器单元，并且
所述第一多个电极中的所述每一电极与所述多个存储器单元中的所述相应存储器单元之间的接触面积至少部分地基于与所述多个空腔中的相应第二空腔相关联的宽度以及与每一电极相关联的厚度。
8.根据权利要求2所述的方法，其进一步包括：
至少部分地基于蚀刻所述多个字线而形成第二多个空隙，其中形成所述第一多个电极至少部分地基于用所述第一导电材料填充所述第二多个空隙。
9.根据权利要求8所述的方法，其中：
所述第一多个电极中的每一电极接触所述多个存储器单元中的相应存储器单元，并且
所述第一多个电极中的每一电极与所述多个存储器单元中的所述相应存储器单元之间的接触面积至少部分地基于与所述多个第二空腔中的相应第二空腔相关联的宽度以及与每一电极相关联的厚度。
10.根据权利要求1所述的方法，其进一步包括：
至少部分地基于将第三导电材料沉积在所述多个第二空腔中和所述活性材料之上而形成多个第二电极。
11.根据权利要求10所述的方法，其进一步包括：
至少部分地基于将第四导电材料沉积在所述多个第二空腔中和所述第三导电材料之上而形成多个支柱。
12.根据权利要求11所述的方法，其进一步包括：
横向地蚀刻穿过所述活性材料，使得所述多个支柱接触所述衬底。
13.一种设备，其包括：
多个第一材料层，所述第一材料包括电介质材料；
所述第一材料层之间的多个字线；
至少部分地形成于所述第一材料层之间的多个第一电极，所述多个第一电极中的每一电极接触多个存储器单元中的相应存储器单元；
穿过所述第一材料层形成的多个空腔；以及
沉积在所述多个空腔中且与所述多个第一电极接触的活性材料层。
14.根据权利要求13所述的设备，其进一步包括：
位于所述第一材料层之间的多个导电阻挡层，每一导电阻挡层接触所述活性材料层。
15.根据权利要求14所述的设备，其中所述多个第一电极中的每一电极位于所述活性材料层与所述多个字线中的相应字线之间。
16.根据权利要求15所述的设备，其中所述多个第一电极中的每一电极接触所述多个导电阻挡层中的相应导电阻挡层的至少四个不同表面。
17.根据权利要求16所述的设备，其中所述多个第一电极中的每一电极接触所述活性材料层。
18.根据权利要求15所述的设备，其中所述多个第一电极中的每一电极接触所述活性材料层。
19.根据权利要求14所述的设备，其中所述多个第一电极形成于所述多个字线中的空隙中。
20.根据权利要求19所述的设备，其中所述多个第一电极中的每一电极接触所述活性材料层。
21.根据权利要求14所述的设备，其进一步包括：
形成于所述多个空腔中的多个支柱。
22.根据权利要求21所述的设备，其中所述多个支柱至少部分地基于蚀刻穿过所述活性材料层而接触衬底。
23.一种设备，其包括：
多个第一材料层，所述第一材料包括电介质材料；
所述第一材料层之间的多个字线；
穿过所述第一材料层形成的多个空腔；
沉积在所述多个空腔中的活性材料层；以及
沉积在所述多个空腔中且接触所述活性材料层的多个电极。
24.根据权利要求23所述的设备，其进一步包括：
形成于所述多个空腔中、接触所述活性材料层的多个支柱。
25.根据权利要求24所述的设备，其中所述多个支柱接触衬底。
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