CN116798485A - 用于三维存储器阵列的多晶体管架构 - Google Patents

Abstract

本申请是针对用于三维存储器阵列的多晶体管架构。存储器装置可包含使用两个晶体管与存取线耦合的导电支柱，所述两个晶体管定位在所述导电支柱与所述存取线之间。作为用于与所述导电支柱耦合的存储器单元的存取操作的部分，所述存储器装置可被配置成将所述存取线偏置到第一电压，并且使用第二电压激活所述两个晶体管以将所述导电支柱与所述存取线耦合。另外，所述存储器装置可被配置成将使未经选择导电支柱与所述存取线耦合的第一晶体管的栅极和第二晶体管的栅极分别偏置到第三电压和第四电压，这可在所述存取操作期间撤销激活所述第一晶体管或所述第二晶体管中的至少一个，并且将所述未经选择导电支柱与所述存取线隔离。

Description

用于三维存储器阵列的多晶体管架构

交叉参考

本专利申请要求贝德斯基(BEDESCHI)在2022年3月22日申请的名称为“用于三维存储器阵列的多晶体管架构(MULTIPLE TRANSISTOR ARCHITECTURE FOR THREE-DIMENSIONAL MEMORY ARRAYS)”的美国专利申请第17/701,463号的优先权，所述美国专利申请转让给本受让人且以引用的方式明确并入本文中。

技术领域

本技术领域涉及用于三维存储器阵列的多晶体管架构。

背景技术

存储器装置广泛用于将信息存储在例如计算机、用户装置、无线通信装置、相机、数字显示器等各种电子装置中。通过将存储器装置内的存储器单元编程到各种状态来存储信息。举例来说，二进制存储器单元可编程到两个支持状态中的一个，常常由逻辑1或逻辑0来标示。在一些实例中，单个存储器单元可支持多于两个状态，所述多于两个状态中的任一个可被存储。为了存取所存储信息，组件可读取(例如，感测、检测、检索、识别、确定、评估)存储器装置中的所存储状态。为了存储信息，组件可在存储器装置中写入(例如，编程、设置、指派)状态。

存在各种类型的存储器装置和存储器单元，包含磁性硬盘、随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、静态RAM(SRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、快闪存储器、相变存储器(PCM)、自选存储器、硫属化物存储器技艺等。可在易失性配置或非易失性配置方面描述存储器单元。以非易失性配置配置的存储器单元即使在没有外部电源的情况下也可在很长一段时间内维持所存储逻辑状态。以易失性配置配置的存储器单元可在与外部电源断开连接时失去所存储状态。

发明内容

描述了一种设备。所述设备可包含：导电支柱，其延伸穿过存储器阵列的多个层级，其中在多个层级中的每一层级处，存储器阵列的一或多个存储器单元与导电支柱和相应字线耦合；位线；第一晶体管，其与位线和导电支柱耦合；以及第二晶体管，其与位线和第一晶体管耦合，第一晶体管和第二晶体管被配置成选择性地将导电支柱与位线耦合。

描述了一种方法。所述方法可包含：执行用于存储器单元的存取操作，所述存储器单元与延伸穿过存储器阵列的多个层级的导电支柱耦合，其中在多个层级中的每一层级处，存储器阵列的一或多个存储器单元与导电支柱和相应字线耦合，存取操作包括：至少部分地基于激活与导电支柱和位线耦合的第一晶体管以及激活与第一晶体管和位线耦合的第二晶体管而将导电支柱与位线耦合；以及至少部分地基于将导电支柱与位线耦合而将位线偏置到第一电压。

描述了一种设备。所述设备可包含：控制器，其与存储器装置相关联，其中控制器被配置成致使设备：执行用于存储器单元的存取操作，所述存储器单元与延伸穿过存储器阵列的多个层级的导电支柱耦合，其中在多个层级中的每一层级处，存储器阵列的一或多个存储器单元与导电支柱和相应字线耦合，存取操作包括：至少部分地基于激活与导电支柱和位线耦合的第一晶体管以及激活与第一晶体管和位线耦合的第二晶体管而将导电支柱与位线耦合；以及至少部分地基于将导电支柱与位线耦合而将位线偏置到第一电压。

附图说明

图1示出根据如本文中所公开的实例的支持用于三维存储器阵列的多晶体管架构的存储器阵列的实例。

图2示出根据如本文中所公开的实例的支持用于三维存储器阵列的多晶体管架构的存储器阵列的实例的俯视图。

图3A和3B示出根据如本文中所公开的实例的支持用于三维存储器阵列的多晶体管架构的存储器阵列的实例的侧视图。

图4示出根据如本文中所公开的实例的支持用于三维存储器阵列的多晶体管架构的存储器阵列的实例。

图5展示根据如本文中所公开的实例的支持用于三维存储器阵列的多晶体管架构的存储器装置的框图。

图6展示示出根据如本文中所公开的实例的支持用于三维存储器阵列的多晶体管架构的一或多种方法的流程图。

具体实施方式

在一些存储器架构中，存储器装置可包含以竖直架构，例如三维架构布置的存储器阵列，所述存储器阵列包含根据不同层级(例如，层、叠组、平面、层次)布置的存储器单元。在一些情况下，存储器单元可与字线和导电支柱耦合(例如，物理地耦合在字线与导电支柱之间、电耦合在字线与导电支柱之间或这两者)，所述导电支柱竖直地延伸穿过存储器阵列的层级。为了存取存储器单元，存储器装置可包含被配置成将字线和导电支柱偏置到相应电压以使得跨越存储器单元施加偏置的电路系统。举例来说，逻辑状态可基于由于跨越存储器单元施加的偏置而驱动通过存储器单元的电流(例如，电流量、电流方向)来写入到存储器单元。在一些情况下，为了作为经选择存储器单元的存取操作的部分而偏置导电支柱，存储器装置可被配置成通过激活所选择支柱与位线之间的晶体管而将导电支柱(例如，经选择支柱)与位线耦合，同时通过撤销激活一或多个未经选择支柱与位线之间的相应晶体管而将其它导电支柱(例如，一或多个未经选择导电支柱)与位线隔离，这可防止或减少跨越未经选择存储器单元的偏置。

然而，在支柱未经选择时，支柱与位线之间的单个晶体管可不将位线与支柱完全隔离。在一些实例中，位线可被配置成偏置到宽电压摆幅(例如，偏置到负电压和正电压两者以改变施加到存储器单元的信号的极性)。在此类实例中，在所有情形中，单个晶体管可不将支柱与位线完全隔离。在一些实例中，因为导电支柱与位线之间的晶体管可经受高电应力(例如，许多存取操作)，所以晶体管可能随时间推移而降级，这可能导致泄漏电流增加、存储器单元失效、装置性能下降或其组合。因此，需要用以改进支柱与位线之间的隔离的架构。

如本文中所描述，存储器装置可实施多晶体管架构，例如双晶体管架构。举例来说，存储器装置的存储器阵列可包含使用两个晶体管与位线耦合的导电支柱，所述两个晶体管定位在导电支柱与位线之间。作为用于与导电支柱(例如，经选择支柱)耦合的存储器单元的存取操作的部分，存储器装置可被配置成将位线偏置到第一电压，并且使用第二电压激活两个晶体管以将导电支柱与经偏置位线耦合。另外，存储器装置可被配置成将使第二导电支柱(例如，未经选择支柱)耦合到位线的第一晶体管的栅极和第二晶体管的栅极分别偏置到第三电压和第四电压，这可在存取操作期间撤销激活第一晶体管或第二晶体管中的至少一个。因此，未经选择导电支柱可在存取操作期间保持与位线隔离，并且将未经选择支柱耦合到位线的晶体管可经历较少电应力。因此，通过实施多晶体管架构，例如双晶体管架构，存储器装置可通过经撤销激活晶体管以减少的泄漏予以实施，这可改进导电支柱与位线之间的隔离，支持减少的功率消耗，支持增加的存取操作准确性或其任何组合，以及其它益处。

首先在参考图1、2、3A和3B的存储器装置和阵列的上下文中描述本公开的特征。在参考图4的存储器阵列的上下文中描述本公开的特征。参考涉及如参考图5-6所描述的用于三维存储器阵列的多晶体管架构的设备图和流程图进一步示出且描述本公开的这些和其它特征。

图1示出根据如本文中所公开的实例的支持用于三维存储器阵列的多晶体管架构的存储器装置100的实例。在一些实例中，存储器装置100可被称作或包含存储器裸片、存储器芯片或电子存储器设备。存储器装置100可为可操作的以提供用以存储信息的位置(例如，物理存储器地址)，所述信息可供系统使用(例如，供与存储器装置100耦合的主机装置用于写入信息、用于读取信息)。

存储器装置100可包含一或多个存储器单元105，其各自可编程以存储不同逻辑状态(例如，编程到两个或更多个可能状态的集合中的一个)。举例来说，存储器单元105可为可操作的以一次存储一个信息位(例如，逻辑0或逻辑1)。在一些实例中，存储器单元105(例如，多层级存储器单元105)可为可操作的以一次存储多于一个信息位(例如，逻辑00、逻辑01、逻辑10、逻辑11)。在一些实例中，存储器单元105可以阵列布置。

存储器单元105可使用可配置材料存储逻辑状态，所述可配置材料可被称作存储器元件、存储元件、材料存储元件、材料元件、材料存储器元件、材料部分或写入极性的材料部分等。存储器单元105的可配置材料可指基于硫属化物的存储组件。举例来说，硫属化物存储元件可用于相变存储器单元、阈值处理存储器单元或自选存储器单元，以及其它架构中。

在一些实例中，存储器单元105的材料可包含硫属化物材料或其它合金，包含硒(Se)、碲(Te)、砷(As)、锑(Sb)、碳(C)、锗(Ge)、硅(Si)或铟(In)，或其各种组合。在一些实例中，主要具有硒(Se)、砷(As)和锗(Ge)的硫属化物材料可被称作SAG合金。在一些实例中，SAG合金还可包含硅(Si)，并且此类硫属化物材料可被称作SiSAG合金。在一些实例中，SAG合金可包含硅(Si)或铟(In)或其组合且此类硫属化物材料可相应地被称作SiSAG合金或InSAG合金，或其组合。在一些实例中，硫属化物材料可包含额外元素，例如氢(H)、氧(O)、氮(N)、氯(Cl)或氟(F)，其各自可呈原子或分子形式。

在一些实例中，存储器单元105可为相变存储器单元的实例。在此类实例中，存储器单元105中使用的材料可基于合金(例如上文所列的合金)，并且可操作以便在存储器单元105的正常操作期间改变到不同物理状态(例如，经历相变)。举例来说，相变存储器单元105可与相对无序的原子配置(例如，相对非晶形状态)和相对有序的原子配置(例如，相对结晶状态)相关联。相对无序的原子配置可对应于第一逻辑状态(例如，重置状态，逻辑0)，并且相对有序的原子配置可对应于第二逻辑状态(例如，不同于第一逻辑状态的逻辑状态，设置状态，逻辑1)。

在一些实例中(例如，对于阈值处理存储器单元105、对于自选存储器单元105)，由存储器单元105支持的逻辑状态集合中的一些或全部可与硫属化物材料的相对无序的原子配置相关联(例如，呈非晶形状态的材料可为可操作的以存储不同逻辑状态)。在一些实例中，存储器单元105的存储元件可为自选存储元件的实例。在此类实例中，存储器单元105中使用的材料可基于合金(例如，例如上文所列的合金)，并且可操作以便在存储器单元105的正常操作期间经历到不同物理状态的改变。举例来说，自选或阈值处理存储器单元105可具有高阈值电压状态和低阈值电压状态。高阈值电压状态可对应于第一逻辑状态(例如，重置状态，逻辑0)，并且低阈值电压状态可对应于第二逻辑状态(例如，不同于第一逻辑状态的逻辑状态，设置状态，逻辑1)。

在自选或阈值处理存储器单元105的写入操作(例如，编程操作)期间，用于写入操作的极性可影响(例如，确定、设置、编程)存储器单元105的材料的行为或特性，例如材料的阈值处理特性(例如，阈值电压)。对于由存储器单元105的材料存储的不同逻辑状态，存储器单元105的材料的阈值处理特性之间的差异(例如，在材料正存储逻辑状态‘0’相对于逻辑状态‘1’时的阈值电压之间的差异)可对应于存储器单元105的读取窗口。

存储器装置100可包含以一图案，例如网格状图案布置的存取线(例如，各自沿着说明性x方向延伸的行线115、各自沿着说明性y方向延伸的列线125)。存取线可由一或多种导电材料形成。在一些实例中，行线115或其某一部分可被称作字线。在一些实例中，列线125或其某一部分可被称作数字线或位线。对存取线或其类似物的参考在不损失理解的情况下可互换。存储器单元105可定位在存取线，例如行线115和列线125的相交点处。在一些实例中，存储器单元105还可沿着说明性z方向布置(例如，寻址)，例如在存储器单元105的集合沿着说明性z方向位于不同层级(例如，层、叠组、平面、层次)处的实施方案中。在一些实例中，包含不同层级处的存储器单元105的存储器装置100可由与所展示的不同的配置的存取线、解码器和其它支持电路系统支持。

可通过激活存取线(例如行线115或列线125中的一或多个)以及与替代配置相关联的其它存取线而对存储器单元105执行操作，例如读取操作和写入操作。举例来说，通过激活行线115和列线125(例如，将电压施加到行线115或列线125)，可根据所述行线和所述列线的相交点存取存储器单元105。各种二维或三维配置中的行线115和列线125以及其它存取线的相交点可被称作存储器单元105的地址。在一些实例中，存取线可为与存储器单元105耦合的导电线，并且可用于对存储器单元105执行存取操作。在一些实例中，存储器装置100可响应于命令而执行操作，所述命令可由与存储器装置100耦合的主机装置发布或可由存储器装置100(例如，由本地存储器控制器150)产生。

存取存储器单元105可由一或多个解码器控制，所述解码器是例如行解码器110或列解码器120，以及其它实例。举例来说，行解码器110可从本地存储器控制器150接收行地址，并且基于所接收行地址而激活行线115。列解码器120可从本地存储器控制器150接收列地址，并且可基于所接收列地址而激活列线125。

感测组件130可为可操作的以检测存储器单元105的状态(例如，材料状态、电阻状态、阈值状态)，并且基于所检测状态而确定存储器单元105的逻辑状态。感测组件130可包含一或多个感测放大器以转换(例如，放大)由存取存储器单元105产生的信号(例如，列线125或其它存取线的信号)。感测组件130可将从存储器单元105检测到的信号与参考135(例如，参考电压、参考电荷、参考电流)进行比较。存储器单元105的检测到的逻辑状态可作为感测组件130的输出提供(例如，到输入/输出组件140)，并且可向存储器装置100的另一组件或向与存储器装置100耦合的主机装置指示检测到的逻辑状态。

本地存储器控制器150可控制通过各种组件(例如，行解码器110、列解码器120、感测组件130以及其它组件)对存储器单元105的存取。在一些实例中，行解码器110、列解码器120和感测组件130中的一或多个可与本地存储器控制器150共址。本地存储器控制器150可为可操作的以从一或多个不同控制器(例如，与主机装置相关联的外部存储器控制器、与存储器装置100相关联的另一控制器)接收信息(例如，命令、数据)，将信息翻译为可由存储器装置100使用的信令，对存储器单元105执行一或多个操作，以及基于执行一或多个操作而将数据从存储器装置100传达到主机装置。本地存储器控制器150可产生行地址信号和列地址信号以激活存取线，例如目标行线115和目标列线125。本地存储器控制器150还可产生并控制在存储器装置100的操作期间使用的各种信号(例如，电压、电流)。一般来说，本文中所论述的所施加信号的幅值、形状或持续时间可变化，并且对于操作存储器装置100时论述的各种操作来说可能不同。

本地存储器控制器150可为可操作的以对存储器装置100的一或多个存储器单元105执行一或多个存取操作。存取操作的实例可包含写入操作、读取操作、刷新操作、预充电操作或激活操作等。在一些实例中，存取操作可由本地存储器控制器150响应于存取命令(例如，来自主机装置)而执行或另外协调。本地存储器控制器150可为可操作的以执行此处未列出的其它存取操作或与存储器装置100的操作相关的不与存取存储器单元105直接相关的其它操作。

在一些情况下，存储器装置100可实施多晶体管架构，例如双晶体管架构。举例来说，存储器装置100可包含使用两个晶体管耦合到存取线，例如列线125的导电支柱，所述两个晶体管定位在导电支柱与行线115之间。作为用于与导电支柱(例如，经选择支柱)耦合的存储器单元105的存取操作的部分，存储器装置100可被配置成将列线125偏置到第一电压，并且使用第二电压激活两个晶体管以将导电支柱与经偏置列线125耦合。另外，存储器装置100可被配置成将使第二导电支柱(例如，未经选择支柱)耦合到列线125的第一晶体管的栅极和第二晶体管的栅极分别偏置到第三电压和第四电压，这可在存取操作期间撤销激活第一晶体管或第二晶体管中的至少一个。因此，未经选择导电支柱可在存取操作期间保持与列线125至少部分地隔离，并且将未经选择支柱耦合到列线125的晶体管可经历较少电应力。因此，通过实施多晶体管架构，例如双晶体管架构，存储器装置100可通过经撤销激活晶体管以减少的泄漏予以实施，这可支持减少的功率消耗、增加的存取操作准确性或其任何组合，以及其它益处。

存储器装置100可包含支持用于三维存储器阵列的多晶体管架构的任何数量的非暂时性计算机可读媒体。举例来说，本地存储器控制器150、行解码器110、列解码器120、感测组件130或输入/输出组件140或其任何组合可包含或可存取存储指令(例如，固件)的一或多个非暂时性计算机可读媒体以用于执行本文中归于存储器装置100的功能。举例来说，如果由存储器装置100执行，则此类指令可致使存储器装置100执行如本文中所描述的一或多个相关联功能。

图2、3A和3B示出根据如本文中所公开的实例的支持用于三维存储器阵列的多晶体管架构的存储器阵列200的实例。存储器阵列200可包含在存储器装置100中，并且示出可由各种导电结构(例如，存取线)存取的存储器单元105的三维布置的实例。图2示出存储器阵列200相对于如图3A和3B中所展示的切割平面A-A的顶部截面视图(例如，截面A-A)。图3A示出存储器阵列200相对于如图2中所展示的切割平面B-B的侧截面视图(例如，截面B-B)。图3B示出存储器阵列200相对于如图2中所展示的切割平面C-C的侧截面视图(例如，截面C-C)。截面视图可为存储器阵列200的横截面视图的实例，其中出于清楚起见移除一些方面(例如，电介质结构)。可相对于x方向、y方向和z方向描述存储器阵列200的元件，如图2、3A和3B中的每一个中所示出。虽然图2、3A和3B中包含的一些元件标记有数字指示符，而其它对应元件未经标记，但它们是相同的或将理解为类似的，以便增加所描绘特征的可见性和清晰度。此外，虽然一些数量的重复元件展示在存储器阵列200的说明性实例中，但根据如本文中所描述的实例的技术可适用于任何数量的此类元件，或一个重复元件与另一重复元件之间的数量比。

在存储器阵列200的实例中，存储器单元105和字线205可根据层级230(例如，叠组、层、平面，如图3A和3B中所示出)沿着z方向分布。在一些实例中，z方向可正交于存储器阵列200的衬底(未展示)，所述衬底可沿着z方向在所示出结构下方。虽然存储器阵列200的说明性实例包含四个层级230，但根据如本文中所公开的实例的存储器阵列200可包含沿着z方向的任何数量的一或多个层级230(例如，64个层级、128个层级)。

每一字线205可为由一或多种导电材料(例如，一或多个金属部分、一或多个金属合金部分)形成的存取线的部分的实例。如所示出，字线205可以梳状结构形成，包含沿着y方向延伸穿过支柱220之间的间隙(例如，交替间隙)的部分(例如，突出部、齿)。举例来说，如所示出，存储器阵列200可包含每层级230两个字线205(例如，根据用于给定层级n的奇数字线205-a-n1和偶数字线205-a-n2)，其中同一层级230的此类字线205可被描述为交错的(例如，其中奇数字线205-a-n1的部分沿着y方向在偶数字线205-a-n2的部分之间突出，且反之亦然)。在一些实例中，(例如，层级230的)奇数字线205可与给定支柱220的第一侧上(例如，沿着x方向)的第一存储器单元105相关联，并且(例如，同一层级230的)偶数字线可与给定支柱220的第二侧上(例如，沿着x方向，与第一存储器单元105相对)的第二存储器单元105相关联。因此，在一些实例中，给定层级230的存储器单元105可根据偶数字线205或奇数字线205寻址(例如，选择、激活)。

每一支柱220可为由一或多种导电材料(例如，一或多个金属部分、一或多个金属合金部分)形成的存取线的部分(例如，导电支柱部分)的实例。如所示出，支柱220可布置在二维阵列中(例如，在xy平面中)，所述二维阵列沿着第一方向具有第一数量的支柱220(例如，沿着x方向的八个支柱，即八行支柱)且沿着第二方向具有第二数量的支柱220(例如，沿着y方向的五个支柱，即五列支柱)。虽然存储器阵列200的说明性实例包含沿着x方向的八个支柱220和沿着y方向的五个支柱220的二维布置，但根据如本文中所公开的实例的存储器阵列200可包含沿着x方向的任何数量的支柱220和沿着y方向的任何数量的支柱220。此外，如所示出，每一支柱220可与存储器单元105的相应集合(例如，沿着z方向，每一层级230一或多个存储器单元105)耦合。支柱220可在xy平面中具有沿着z方向延伸的横截面区域。虽然在xy平面中用圆形横截面区域示出，但支柱220可形成有不同形状，例如在xy平面中具有椭圆形、方形、矩形、多边形或其它横截面区域。

存储器单元105各自可包含硫属化物材料。在一些实例中，存储器单元105可为阈值处理存储器单元的实例。可根据字线205(例如，层级选择，其可包含层级230内的偶数或奇数选择)与支柱220之间的相交点存取(例如，寻址选择)每一存储器单元105。举例来说，如所示出，可根据支柱220-a-43与字线205-a-32之间的相交点存取层级230-a-3的经选择存储器单元105-a。

可通过跨越存储器单元105施加存取偏置(例如，存取电压V_存取、其可为正电压或负电压)而存取(例如，写入、读取)存储器单元105。在一些实例中，存取偏置可通过用第一电压(例如，V_存取/2)偏置经选择字线205和通过用第二电压(例如，-V_存取/2)偏置经选择支柱220来施加存取偏置，所述第二电压可具有相对于第一电压的相反正负号。关于经选择存储器单元105-a，对应存取偏置(例如，第一电压)可施加到字线205-a-32，而其它未经选择字线205可接地(例如，偏置到0V)。在一些实例中，字线偏置可由与字线205中的一或多个耦合的字线驱动器(未展示)提供。

为了将对应存取偏置(例如，第二电压)施加到支柱220，支柱220可被配置成经由(例如，物理地、电)耦合在支柱220与位线215之间的一对晶体管选择性地与位线215(例如，沿着y方向延伸的数字线、列线、存取线)耦合。用于每一支柱的所述一对晶体管可包含第一晶体管225-a和第二晶体管225-b。在一些实例中，晶体管225-a和225-b可为竖直晶体管(例如，具有沿着z方向的沟道的晶体管、具有沿着z方向的半导体结的晶体管)，所述竖直晶体管可使用各种技术(例如，薄膜技术)形成在存储器阵列200的衬底上方。在一些实例中，经选择支柱220、经选择位线215或其组合可为参考图1所描述的经选择列线125的实例(例如，位线)。

晶体管225-a和225-b(例如，晶体管225-a和225-b的沟道部分)可由栅极线(例如，沿着x方向延伸的激活线、选择线、存取线)的集合210激活，所述栅极线的所述集合与晶体管225-a和225-b的集合(例如，沿着x方向的集合)的相应栅极耦合。在一些情况下，栅极线的集合210可包含两个栅极线，即第一栅极线211-a和第二栅极线211-b。第一栅极线211-a可与晶体管对中的第一晶体管225-a的栅极耦合，并且可被配置成基于施加到第一栅极线211-a的电压而激活或撤销激活第一晶体管225-a。第二栅极线211-b可与晶体管对中的第二晶体管225-b的栅极耦合，并且可被配置成基于施加到第二栅极线211-a的电压而激活或撤销激活第二晶体管225-b。支柱220中的每一个可具有被配置成用于与存取线(例如，位线215)耦合的第一末端(例如，朝向负z方向，底部末端)。在一些实例中，栅极线(例如，栅极线211-a和211-b)的集合210、晶体管225-a和225-b可被视为行解码器110的组件(例如，视为支柱解码器组件)。在一些实例中，支柱220或位线215或其各种组合的选择(例如，的偏置)可由列解码器120或感测组件130或这两者支持。

为了将对应存取偏置(例如，-V_存取/2)施加到支柱220-a-43，位线215-a-4可用存取偏置进行偏置，并且栅极线的集合210-a-3可接地(例如，偏置到0V)或另外用激活电压进行偏置。在晶体管225-a-1和225-b是n型晶体管的实例中，栅极线(例如，栅极线211-a-1和211-b-1)的集合210-a-3可用相对高于位线215-a-4的电压进行偏置，并且可激活晶体管225-a和225-b(例如，致使晶体管225-a和225-b在传导状态中操作)。由此将支柱220-a-43与位线215-a-4耦合且用相关联存取偏置偏置支柱220-a-43。然而，晶体管225-a和225-b可包含不同沟道类型，或可根据不同偏置方案操作以支持各种存取操作。

在一些实例中，存储器阵列200的未经选择支柱220在用于经选择支柱(例如，支柱220-a-45)的晶体管225-a-1和225-b-1经激活时可为电浮动的，或可与另一电压源耦合(例如，接地、经由高电阻路径、经由泄漏路径)，以避免未经选择支柱220的电压漂移。举例来说，施加到栅极线(例如，栅极线211-a-1和211-b-1)的集合210-a-3的不同电压(例如，接地电压)可不激活与栅极线(例如，栅极线211-a-1和211-b-1)的集合210-a-3耦合的晶体管225-a-1和225-b-1，这是因为栅极线(例如，栅极线211-a-1和211-b-1)的集合210-a-3的不同电压可能与其它位线215的电压的差异不够大。

栅极线(例如，栅极线211-a-2和211-b-2)的集合210-a-5可经偏置到不同电压，以将导电支柱220-a-45与位线215-a-4隔离，所述位线经偏置以存取与经选择导电支柱220-a-43耦合的存储器单元。在一些实例中，栅极线211-a-2可经偏置到与栅极线211-b-2不同的电压，以确保对于位线215-a-4的不同偏置，未经选择导电支柱220-a-45与位线215-a-4隔离。不同存取操作可致使位线215-a-4偏置到不同电压。使用偏置到不同栅极电压的两个晶体管(例如，晶体管225-a-2和225-b-2)可增加未经选择导电支柱与位线之间的隔离的可能性，并且减少晶体管上的应力。因此，与未经选择支柱耦合的晶体管225-a和225-b中的至少一个可撤销激活(例如，在非导电状态中操作)，由此将位线215-a-4的电压与支柱220-a-45以及其它支柱220隔离。

在写入操作中，可通过跨越存储器单元105施加写入偏置(例如，其中V_存取＝V_写入，其可为正电压或负电压)来写入存储器单元105。在一些实例中，写入偏置的极性可影响(例如，确定、设置、编程)存储器单元105的材料的行为或特性，例如材料的阈值电压。举例来说，施加具有第一极性的写入偏置可将存储器单元105的材料设置为具有可与存储逻辑0相关联的第一阈值电压。此外，施加具有第二极性(例如，与第一极性相反)的写入偏置可将存储器单元的材料设置为具有可与存储逻辑1相关联的第二阈值电压。对于由存储器单元105的材料存储的不同逻辑状态，存储器单元105的材料的阈值电压之间的差异(例如，在材料正存储逻辑状态‘0’相对于逻辑状态‘1’时的阈值电压之间的差异)可对应于存储器单元105的读取窗口。

在读取操作中，可通过跨越存储器单元105施加读取偏置(例如，其中V_存取＝V_读取，其可为正电压或负电压)来读取存储器单元105。在一些实例中，可基于存储器单元105是否在所施加读取偏置的存在下进行阈值处理而评估存储器单元105的逻辑状态。举例来说，此类读取偏置可致使存储第一逻辑状态(例如，逻辑0)的存储器单元105进行阈值处理(例如，准许电流流动，准许电流高于阈值电流)，并且可不致使存储第二逻辑状态(例如，逻辑1)的存储器单元105进行阈值处理(例如，可不准许电流流动，可准许电流低于阈值电流)。

在一些情况下，存储器阵列200可实施多晶体管架构，例如双晶体管架构。举例来说，存储器阵列200可包含使用两个晶体管(例如，晶体管225-a和225-b)耦合到存取线，例如位线215的导电支柱220，所述两个晶体管定位在导电支柱220与位线215之间。作为用于与导电支柱220(例如，经选择支柱)耦合的存储器单元105的存取操作的部分，存储器阵列200可被配置成将位线215偏置到第一电压，并且使用第二电压激活两个晶体管225-a-1和225-b-1以将导电支柱220与经偏置位线215耦合。另外，存储器阵列200可被配置成将使第二导电支柱(例如，未经选择支柱)耦合到位线215的第一晶体管225-a-2的栅极和第二晶体管225-b-2的栅极分别偏置到第三电压和第四电压，这可在存取操作期间撤销激活第一晶体管或第二晶体管中的至少一个。因此，未经选择导电支柱可在存取操作期间与位线215隔离，并且将未经选择支柱耦合到位线215的晶体管可经历较少电应力。因此，通过实施多晶体管架构，例如双晶体管架构，存储器阵列200可通过经撤销激活晶体管以减少的泄漏予以实施，这可支持减少的功率消耗、增加的存取操作准确性或其任何组合，以及其它益处。

图4示出根据如本文中所公开的实例的支持用于三维存储器阵列的多晶体管架构的存储器阵列400的实例。存储器阵列400可包含参考图2、3A和3B描述的存储器阵列200的方面。举例来说，存储器阵列400可包含导电支柱，例如导电支柱405-a和导电支柱405-b的布置，所述导电支柱可为参考图2、3A和3B描述的支柱220的实例。存储器阵列400还可包含字线205(例如，以梳状结构布置)和存储器单元105(例如，存储器单元105的三维阵列)的各种布置，所述字线和所述存储器单元还可为参考图2、3A和3B描述的相应组件的实例，但出于说明性清晰度起见，从图4省略了此类组件。

在一些实例中，导电支柱405-a和405-b可延伸穿过存储器单元105的一或多个层级(例如，层级230)，并且可在每一层级230处与一或多个存储器单元105(例如，两个存储器单元105)耦合。举例来说，在每一层级处，一或多个存储器单元105可与导电支柱和相应字线205耦合(例如，物理地耦合在所述导电支柱与所述相应字线之间、电耦合在所述导电支柱与所述相应字线之间或这两者)。在一些实例中，导电支柱405-a和405-b可将相应存储器单元与位线420耦合，所述位线可为位线215的实例。虽然存储器阵列400的说明性实例包含与两个导电支柱相关联的电路系统，但可对任何数量的导电支柱重复根据如本文中所公开的实例的存储器阵列400的元件。

存储器阵列400示出多晶体管架构(例如，双晶体管架构)的实例，其可促进使用晶体管集合偏置导电支柱405-a和405-b(例如，作为存取操作的部分)，以选择性地将导电支柱与位线420耦合。举例来说，导电支柱405-a可通过第一晶体管410-a和第二晶体管415-a与位线420耦合。另外，导电支柱405-b可通过第三晶体管410-b和第四晶体管415-b与位线420耦合。

在一些情况下，晶体管410-a、410-b、415-a和415-b可为薄膜晶体管(TFT)的实例，例如金属氧化硅场效应(MOSFET)晶体管，并且可包含共源共栅晶体管或晶体管的共源共栅配置。共源共栅可为两级放大器的实例，所述两级放大器包含馈入共基极级晶体管中的共发射极级晶体管。在一些情况下，共源共栅可在图中表示为单个晶体管。第一晶体管410-a的端子可与第二晶体管415-a的端子耦合(例如，在馈入共基极级配置中的共发射极级中)。另外，晶体管410-a、410-b、415-a和415-b可为n型晶体管(例如，n型MOSFET或n-mos晶体管)。因此，如果位线420与第一晶体管410-a和第二晶体管415-a的栅极的相应电压之间的电压差超过相应阈值(例如，第一晶体管410-a和第二晶体管415-a的阈值电压)，则第一晶体管410-a和第二晶体管415-a可将导电支柱405-a与位线420电耦合，并且如果位线420与第三晶体管410-b和第四晶体管415-b的栅极的相应电压之间的电压差超过相应阈值(例如，第三晶体管410-b和第四晶体管415-b的阈值电压，则第三晶体管410-b和第四晶体管415-b可将导电支柱405-b与位线420电耦合。

晶体管410-a、415-a、410-b和415-b可与相应栅极线耦合。举例来说，第一晶体管410-a的栅极可与第一栅极线425-a耦合，第二晶体管415-a的栅极可与第二栅极线430-a耦合，第三晶体管410-b的栅极可与第三栅极线425-b耦合，并且第四晶体管415-b的栅极可与第四栅极线430-b耦合。栅极线可被配置成独立地将晶体管的相应栅极偏置到多种电压，作为用于与导电支柱405-a和405-b耦合的存储器单元的存取操作的部分。在一些情况下，存储器阵列400可包含一或多个驱动器或解码器，所述一或多个驱动器或解码器可将栅极线425-a、430-a、425-b和430-b偏置到相应电压，作为存取操作的部分。

举例来说，用以将第一值存储在与导电支柱405-a(例如，经选择支柱)耦合的存储器单元中的第一存取操作可包含将位线420偏置到正第一电压以及将位线420与导电支柱405-a耦合(例如，存取操作可为“选择正”操作的实例)。在此类实例中，栅极线425-a和430-b可经偏置到高于第一电压的第二电压，使得第二电压与第一电压之间的差可等于或超过第一晶体管410-a和第二晶体管415-a的阈值电压。在说明性、非限制性实例中，位线420可经偏置到3.6伏特(V)的电压，而第一栅极线425-a和第二栅极线430-a可经偏置到5V的电压或到电源电压，但本领域技术人员可了解，电压的其它组合是可能的。

另外或替代地，用以将第二值存储在与导电支柱405-a(例如，经选择支柱)耦合的存储器单元中的第二存取操作可包含将位线420偏置到负第三电压以及将位线420与导电支柱405-a耦合(例如，存取操作可为“选择负”操作的实例)。在此类实例中，栅极线425-a和430-b可经偏置到高于第三电压的第四电压，使得第四电压与第三电压之间的差可等于或超过第一晶体管410-a和第二晶体管415-a的阈值电压。在说明性、非限制性实例中，位线420可经偏置到负3.6伏特(V)的电压，而第一栅极线425-a和第二栅极线430-a可经偏置到0V的电压，但本领域技术人员可了解，电压的其它组合是可能的。

作为第一存取操作、第二存取操作或这两者的部分，导电支柱405-b(例如，未经选择支柱)与位线420隔离或解耦。举例来说，栅极线425-b可经偏置到第五电压，并且栅极线430-b可经偏置到小于第五电压的第六电压。在说明性、非限制性实例中，第五电压可为负3.6V，而第六电压可为0V(例如，第五电压可对应于第三电压，并且第六电压可对应于第四电压)，但本领域技术人员可了解，电压的其它组合是可能的。因此，第三晶体管410-b或第四晶体管415-b(或这两者)中的至少一个可至少部分地隔离或减少位线420与导电支柱405-b之间的电导率。因此，晶体管410-b和415-b可减少来自导电支柱405-b的泄漏电流，从而产生用于导电支柱405-a的存取操作。

在一些实例中，当在用于导电支柱405-a、导电支柱405-b或这两者的存取操作之外(例如，在闲置模式期间)，第一栅极线425-a和第三栅极线425-b可分别将第一晶体管410-a和第三晶体管410-b偏置到第五电压，而第二栅极线430-a和第四栅极线430-b可分别将第二晶体管415-a和第四晶体管415-b偏置到第六电压。因此，当在存取操作之外，晶体管410-a、410-b、415-a和415-b可将导电支柱405-a和405-b与位线420隔离或解耦，这可进一步减少与存储器阵列400的操作相关联的泄漏电流。

在一些实例中，在与位线420的隔离期间，导电支柱405-a和405-b的相应电压可经偏置到大致0V。举例来说，导电支柱405-a和405-b中的每一个可经由导电线435(例如，电阻耦合、漏电器层次、漏电器层)与电压源耦合。导电线435可包含提供电荷耗散的材料，例如与接地节点或其它电压源具有相对高电阻或阻抗的耦合(例如，以支持无源均衡，以减少或防止浮动条件)。举例来说，导电线435可具有大于与存储器单元105中的每一个相关联的电阻的电阻，其可提供具有相对低功率消耗的电荷耗散(例如，与相对低电阻耗散耦合相比)。在一些实例中，导电线435可从存储器阵列400排除，使得导电支柱405-a和405-b可在与位线420隔离时处于电浮动条件。

在一些实例中，导电线435可位于存储器阵列400的存储器单元的两个层级之间。举例来说，阵列的可另外包含存储器单元的层级可由导电线435替换，使得导电支柱405-a和405-b可与电压源弱耦合(例如，与地面弱耦合)。此处，导电支柱405-a和405-b可延伸穿过导电线435，并且可在存储器阵列400内的导电线435的层级处与导电线435耦合。在各种实例中，导电线435可代替存储器单元的底部层级、代替存储器单元的顶部层级实施，或可实施在多个层级上，以及其它实例。

图5展示根据如本文中所公开的实例的支持用于三维存储器阵列的多晶体管架构的存储器装置520的框图500。存储器装置520可为如参考图1至4描述的存储器装置的方面的实例。存储器装置520或其各种组件可为用于执行如本文中所描述的用于三维存储器阵列的多晶体管架构的各种方面的构件的实例。举例来说，存储器装置520可包含存取操作组件525、耦合组件530、存取线偏置组件535、栅极线偏置组件540或其任何组合。这些组件中的每一个可直接或间接地(例如，经由一或多个总线)彼此通信。

存取操作组件525可被配置为或以其它方式支持用于以下的构件：执行用于存储器单元的存取操作，所述存储器单元与延伸穿过存储器阵列的多个层级的导电支柱耦合，其中在多个层级中的每一层级处，存储器阵列的一或多个存储器单元与导电支柱和相应字线耦合。耦合组件530可被配置为或以其它方式支持用于以下的构件：至少部分地基于激活与导电支柱和位线耦合的第一晶体管以及激活与第一晶体管和位线耦合的第二晶体管而将导电支柱与位线耦合。存取线偏置组件535可被配置为或以其它方式支持用于以下的构件：至少部分地基于将导电支柱与位线耦合而将位线偏置到第一电压。

在一些实例中，为了支持激活第一晶体管以及激活第二晶体管，栅极线偏置组件540可被配置为或以其它方式支持用于以下的构件：经由与第一晶体管的栅极耦合的第一栅极线将第一晶体管的栅极偏置到第二电压。在一些实例中，为了支持激活第一晶体管以及激活第二晶体管，栅极线偏置组件540可被配置为或以其它方式支持用于以下的构件：经由与第二晶体管的栅极耦合的第二栅极线将第二晶体管的栅极偏置到第二电压，其中第二电压大于第一电压。

在一些实例中，为了支持执行存取操作，栅极线偏置组件540可被配置为或以其它方式支持用于以下的构件：经由与第三晶体管的栅极耦合的第三栅极线将第三晶体管的栅极偏置到第三电压，其中第三晶体管与位线耦合，并且第二导电支柱与第二存储器单元耦合。在一些实例中，为了支持执行存取操作，栅极线偏置组件540可被配置为或以其它方式支持用于以下的构件：经由与第四晶体管的栅极耦合的第四栅极线将第四晶体管的栅极偏置到第四电压，其中第四晶体管与第三晶体管和位线耦合，并且其中第四电压小于第一电压，且第三电压小于第四电压。

在一些实例中，存取操作组件525可被配置为或以其它方式支持用于以下的构件：执行用于存储器单元的第二存取操作。在一些实例中，耦合组件530可被配置为或以其它方式支持用于以下的构件：至少部分地基于将第一晶体管的栅极偏置到第二电压以及将第二晶体管的栅极偏置到第二电压而将导电支柱与位线耦合，其中第二电压小于第一电压。在一些实例中，存取线偏置组件535可被配置为或以其它方式支持用于以下的构件：至少部分地基于将导电支柱与位线耦合而将位线偏置到第三电压，其中第三电压小于第二电压。

在一些实例中，栅极线偏置组件540可被配置为或以其它方式支持用于以下的构件：在存取操作之外，将第一晶体管的栅极偏置到第二电压。在一些实例中，栅极线偏置组件540可被配置为或以其它方式支持用于以下的构件：在存取操作之外，将第二晶体管的栅极偏置到第三电压，其中第三电压小于第一电压，并且第二电压小于第三电压。

在一些实例中，将第一晶体管的栅极偏置到第二电压以及将第二晶体管的栅极偏置到第三电压将导电支柱与位线隔离。

图6展示示出根据如本文中所公开的实例的支持用于三维存储器阵列的多晶体管架构的方法600的流程图。可通过如本文中所描述的存储器装置或其组件实施方法600的操作。举例来说，可通过如参考图1至5描述的存储器装置执行方法600的操作。在一些实例中，存储器装置可执行指令集以控制装置的功能元件以执行所描述功能。另外或替代地，存储器装置可使用专用硬件来执行所描述功能的方面。

在605处，所述方法可包含执行用于存储器单元的存取操作，所述存储器单元与延伸穿过存储器阵列的多个层级的导电支柱耦合，其中在多个层级中的每一层级处，存储器阵列的一或多个存储器单元与导电支柱和相应字线耦合。可根据如本文中所公开的实例来执行605的操作。在一些实例中，可通过如参考图5描述的存取操作组件525执行605的操作的方面。

在610处，所述方法可包含至少部分地基于激活与导电支柱和位线耦合的第一晶体管以及激活与第一晶体管和位线耦合的第二晶体管而将导电支柱与位线耦合。可根据如本文中所公开的实例来执行610的操作。在一些实例中，可通过如参考图5描述的耦合组件530执行610的操作的方面。

在615处，所述方法可包含至少部分地基于将导电支柱与位线耦合而将位线偏置到第一电压。可根据如本文中所公开的实例来执行615的操作。在一些实例中，可通过如参考图5描述的存取线偏置组件535执行615的操作的方面。

在一些实例中，如本文中所描述的设备可执行一或多种方法，例如方法600。设备可包含用于执行本公开的以下方面的特征、电路系统、逻辑、构件或指令(例如，存储可由处理器执行的指令的非暂时性计算机可读媒体)，或其任何组合：

方面1：一种方法、设备或非暂时性计算机可读媒体，其包含用于以下的操作、特征、电路系统、逻辑、构件或指令，或其任何组合：执行用于存储器单元的存取操作，所述存储器单元与延伸穿过存储器阵列的多个层级的导电支柱耦合，其中在所述多个层级中的每一层级处，所述存储器阵列的一或多个存储器单元与所述导电支柱和相应字线耦合，所述存取操作包含：至少部分地基于激活与所述导电支柱和位线耦合的第一晶体管以及激活与所述第一晶体管和所述位线耦合的第二晶体管而将所述导电支柱与所述位线耦合；以及至少部分地基于将所述导电支柱与所述位线耦合而将所述位线偏置到第一电压。

方面2：根据方面1所述的方法、设备或非暂时性计算机可读媒体，其中激活所述第一晶体管以及激活所述第二晶体管包含用于以下的操作、特征、电路系统、逻辑、构件或指令，或其任何组合：经由与所述第一晶体管的栅极耦合的第一栅极线将所述第一晶体管的所述栅极偏置到第二电压，以及经由与所述第二晶体管的栅极耦合的第二栅极线将所述第二晶体管的所述栅极偏置到所述第二电压，其中所述第二电压大于所述第一电压。

方面3：根据方面2所述的方法、设备或非暂时性计算机可读媒体，其中执行所述存取操作进一步包含用于以下的操作、特征、电路系统、逻辑、构件或指令，或其任何组合：经由与第三晶体管的栅极耦合的第三栅极线将所述第三晶体管的所述栅极偏置到第三电压，其中所述第三晶体管与所述位线耦合，并且第二导电支柱与第二存储器单元耦合，以及经由与第四晶体管的栅极耦合的第四栅极线将所述第四晶体管的所述栅极偏置到第四电压，其中所述第四晶体管与所述第三晶体管和所述位线耦合，并且其中所述第四电压小于所述第一电压，且所述第三电压小于所述第四电压。

方面4：根据方面1至3中任一方面所述的方法、设备或非暂时性计算机可读媒体，其进一步包含用于以下的操作、特征、电路系统、逻辑、构件或指令，或其任何组合：执行用于所述存储器单元的第二存取操作，所述第二存取操作包含：至少部分地基于将所述第一晶体管的栅极偏置到第二电压以及将所述第二晶体管的栅极偏置到所述第二电压而将所述导电支柱与所述位线耦合，其中所述第二电压小于所述第一电压；以及至少部分地基于将所述导电支柱与所述位线耦合而将所述位线偏置到第三电压，其中所述第三电压小于所述第二电压。

方面5：根据方面1至4中任一方面所述的方法、设备或非暂时性计算机可读媒体，其进一步包含用于以下的操作、特征、电路系统、逻辑、构件或指令，或其任何组合：在所述存取操作之外，将所述第一晶体管的栅极偏置到第二电压，以及在所述存取操作之外，将所述第二晶体管的栅极偏置到第三电压，其中所述第三电压小于所述第一电压，并且所述第二电压小于所述第三电压。

方面6：根据方面5所述的方法、设备或非暂时性计算机可读媒体，其中将所述第一晶体管的所述栅极偏置到所述第二电压以及将所述第二晶体管的所述栅极偏置到所述第三电压将所述导电支柱与所述位线隔离。

应注意，本文中所描述的方法描述可能的实施方案，并且操作和步骤可重新布置或以其它方式加以修改，且其它实施方案是可能的。此外，可组合来自方法中的两种或更多种的部分。

描述了一种设备。下文提供如本文中所描述的设备的方面的概述：

方面7：一种设备，其包含：导电支柱，其延伸穿过存储器阵列的多个层级，其中在所述多个层级中的每一层级处，所述存储器阵列的一或多个存储器单元与所述导电支柱和相应字线耦合；位线；第一晶体管，其与所述位线和所述导电支柱耦合；以及第二晶体管，其与所述位线和所述第一晶体管耦合，所述第一晶体管和所述第二晶体管被配置成选择性地将所述导电支柱与所述位线耦合。

方面8：根据方面7所述的设备，其进一步包含：第一栅极线，其与所述第一晶体管的栅极耦合；以及第二栅极线，其与所述第二晶体管的栅极耦合，其中所述第一栅极线和所述第二栅极线上的电压是至少部分地基于使用所述导电支柱执行存取操作而进行偏置。

方面9：根据方面8所述的设备，其中为了将所述导电支柱与所述位线耦合，所述第一栅极线被配置成将所述第一晶体管的所述栅极偏置到第一电压，并且所述第二栅极线被配置成将所述第二晶体管的所述栅极偏置到所述第一电压。

方面10：根据方面8至9中任一方面所述的设备，其中为了将所述导电支柱与所述位线解耦，所述第一栅极线被配置成将所述第一晶体管的所述栅极偏置到第一电压，并且所述第二栅极线被配置成将所述第二晶体管的所述栅极偏置到第二电压。

方面11：根据方面8至10中任一方面所述的设备，其进一步包含：解码器，其与所述第一栅极线和所述第二栅极线耦合，其中所述解码器被配置成至少部分地基于使用所述导电支柱执行存取操作而偏置所述第一栅极线和所述第二栅极线。

方面12：根据方面11所述的设备，其中为了偏置所述第一栅极线和所述第二栅极线，所述解码器被配置成至少部分地基于所述位线的第二电压而将第一电压施加到所述第一栅极线和所述第二栅极线，并且所述解码器被配置成至少部分地基于所述位线的第四电压而将第三电压施加到所述第一栅极线和所述第二栅极线。

方面13：根据方面8至12中任一方面所述的设备，其进一步包含：第二导电支柱，其延伸穿过所述多个层级；第三晶体管，其与所述位线和所述第二导电支柱耦合；第四晶体管，其与所述位线和所述第二导电支柱耦合；第三栅极线，其与所述第三晶体管的栅极耦合；以及第四栅极线，其与所述第四晶体管的栅极耦合。

方面14：根据方面13所述的设备，其中所述第三栅极线和所述第四栅极线上的电压是独立于所述第一栅极线和所述第二栅极线上的所述电压至少部分地基于使用所述导电支柱执行存取操作而进行偏置。

方面15：根据方面13至14中任一方面所述的设备，其进一步包含：导电线，其与所述导电支柱和所述第二导电支柱耦合，其中所述导电线定位在所述导电支柱和所述第二导电支柱的与所述第一晶体管、所述第二晶体管、所述第三晶体管和所述第四晶体管相对的末端处。

方面16：根据方面7至15中任一方面所述的设备，其中所述第二晶体管包含共源共栅。

方面17：根据方面7至16中任一方面所述的设备，其中所述第一晶体管的端子与所述第二晶体管的端子耦合。

方面18：根据方面7至17中任一方面所述的设备，其中所述第一晶体管和所述第二晶体管以串联配置布置在所述导电支柱与所述位线之间。

方面19：根据方面7至18中任一方面所述的设备，其中所述一或多个存储器单元包含硫属化物材料。

方面20：根据方面7至19中任一方面所述的设备，其中所述第一晶体管和所述第二晶体管包含n-mos晶体管。

描述了一种设备。下文提供如本文中所描述的设备的方面的概述：

方面21：一种设备，其包含：控制器，其与存储器装置相关联，其中所述控制器被配置成致使所述设备：执行用于存储器单元的存取操作，所述存储器单元与延伸穿过存储器阵列的多个层级的导电支柱耦合，其中在所述多个层级中的每一层级处，所述存储器阵列的一或多个存储器单元与所述导电支柱和相应字线耦合，所述存取操作包含：至少部分地基于激活与所述导电支柱和位线耦合的第一晶体管以及激活与所述第一晶体管和所述位线耦合的第二晶体管而将所述导电支柱与所述位线耦合；以及至少部分地基于将所述导电支柱与所述位线耦合而将所述位线偏置到第一电压。

方面22：根据方面21所述的设备，其中为了激活所述第一晶体管和所述第二晶体管，所述控制器进一步被配置成致使所述设备：经由与所述第一晶体管的栅极耦合的第一栅极线将所述第一晶体管的所述栅极偏置到第二电压；以及经由与所述第二晶体管的栅极耦合的第二栅极线将所述第二晶体管的所述栅极偏置到所述第二电压，其中所述第二电压大于所述第一电压。

方面23：根据方面22所述的设备，其中为了执行所述存取操作，所述控制器进一步被配置成致使所述设备：经由与第三晶体管的栅极耦合的第三栅极线将所述第三晶体管的所述栅极偏置到第三电压，其中所述第三晶体管与所述位线耦合，并且第二导电支柱与第二存储器单元耦合；以及经由与第四晶体管的栅极耦合的第四栅极线将所述第四晶体管的所述栅极偏置到第四电压，其中所述第四晶体管与所述第三晶体管和所述位线耦合，并且其中所述第四电压小于所述第一电压，且所述第三电压小于所述第四电压。

方面24：根据方面21至23中任一方面所述的设备，其中所述控制器进一步被配置成致使所述设备：执行用于所述存储器单元的第二存取操作，所述第二存取操作包含：至少部分地基于将所述第一晶体管的栅极偏置到第二电压以及将所述第二晶体管的栅极偏置到所述第二电压而将所述导电支柱与所述位线耦合，其中所述第二电压小于所述第一电压；以及至少部分地基于将所述导电支柱与所述位线耦合而将所述位线偏置到第三电压，其中所述第三电压小于所述第二电压。

方面25：根据方面21至24中任一方面所述的设备，其中所述控制器进一步被配置成致使所述设备：在所述存取操作之外，将所述第一晶体管的栅极偏置到第二电压；以及在所述存取操作之外，将所述第二晶体管的栅极偏置到第三电压，其中所述第三电压小于所述第一电压，并且所述第二电压小于所述第三电压。

可使用多种不同技艺和技术中的任一个来表示本文中所描述的信息和信号。举例来说，可通过电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示在整个上文描述中可能参考的数据、指令、命令、信息、信号、位、符号和码片。一些图式可将信号示出为单个信号；然而，所述信号可表示信号的总线，其中所述总线可具有各种位宽度。

术语“电子通信”、“导电接触”、“连接”和“耦合”可指支持信号在组件之间流动的组件之间的关系。如果组件之间存在可在任何时间支持信号在组件之间流动的任何导电路径，则组件被视为彼此电子通信(或彼此导电接触、或彼此连接、或彼此耦合)。在任何给定时间，基于包含所连接组件的装置的操作，彼此电子通信(或彼此导电接触、或彼此连接、或彼此耦合)的组件之间的导电路径可为开路或闭路。所连接组件之间的导电路径可为组件之间的直接导电路径，或所连接组件之间的导电路径可为可包含例如开关、晶体管或其它组件等中间组件的间接导电路径。在一些实例中，可例如使用例如开关或晶体管的一或多个中间组件将所连接组件之间的信号流动中断一段时间。

术语“耦合”是指从组件之间的开路关系移动到组件之间的闭路关系的条件，在所述开路关系中，信号当前无法经由导电路径在组件之间传达，在所述闭路关系中，信号能够经由导电路径在组件之间传达。在例如控制器等组件将其它组件耦合在一起时，组件发起允许信号经由先前不准许信号流动的导电路径在其它组件之间流动的改变。

术语“隔离”是指其中信号当前无法在组件之间流动的组件之间的关系。如果组件之间存在开路，则组件彼此隔离。举例来说，由定位在两个组件之间的开关分隔开的所述组件在开关断开时彼此隔离。在控制器隔离两个组件时，控制器实现以下改变：阻止信号使用先前准许信号流动的导电路径在组件之间流动。

本文中所使用的术语“层”或“层级”是指几何结构(例如，相对于衬底)的层或片。每一层或层级可具有三个维度(例如，高度、宽度和深度)，并且可覆盖表面的至少部分。举例来说，层或层级可为三维结构，其中两个维度大于第三维，例如，薄膜。层或层级可包含不同元件、组件和/或材料。在一些实例中，一个层或层级可由两个或更多个子层或子层级构成。

如本文中所使用，术语“电极”可指电导体，并且在一些实例中，可用作到存储器阵列的存储器单元或其它组件的电接触件。电极可包含提供存储器阵列的元件或组件之间的导电路径的迹线、电线、导电线、导电层等。

包含存储器阵列的本文中所论述的装置可形成在例如硅、锗、硅锗合金、砷化镓、氮化镓等半导体衬底上。在一些实例中，衬底是半导体晶片。在其它实例中，衬底可为绝缘体上硅(SOI)衬底，例如玻璃上硅(SOG)或蓝宝石上硅(SOP)，或另一衬底上的半导体材料的外延层。可通过使用包含但不限于磷、硼或砷等各种化学物种的掺杂来控制衬底或衬底的子区的电导率。可在衬底的初始形成或生长期间，通过离子植入或通过任何其它掺杂方法来执行掺杂。

本文中所论述的开关组件或晶体管可表示场效应晶体管(FET)，并且包括包含源极、漏极和栅极的三端子装置。端子可通过例如金属的导电材料连接到其它电子元件。源极和漏极可为导电的，并且可包括重度掺杂(例如，简并)的半导体区。源极和漏极可通过轻度掺杂的半导体区或沟道分离。如果沟道是n型(即，大部分载流子为电子)，则FET可被称作n型FET。如果沟道为p型(即，大部分载流子为空穴)，则FET可被称作p型FET。沟道可由绝缘栅极氧化物封端。可通过将电压施加到栅极来控制沟道电导率。举例来说，将正电压或负电压相应地施加到n型FET或p型FET可致使沟道变为导电的。在大于或等于晶体管的阈值电压的电压施加到晶体管栅极时，晶体管可“接通”或“激活”。在小于晶体管的阈值电压的电压施加到晶体管栅极时，晶体管可“断开”或“撤销激活”。

本文中结合附图所阐述的描述内容描述了示例配置，并且并不表示可实施的或在权利要求书的范围内的所有实例。本文中所使用的术语“示例性”意味着“充当实例、例子或说明”，并且不“优选于”或“优于其它实例”。具体实施方式包含提供对所描述技术的理解的具体细节。然而，可在无这些具体细节的情况下实践这些技术。在一些例子中，以框图形式展示众所周知的结构和装置以免混淆所描述实例的概念。

在附图中，类似的组件或特征可具有相同的参考标记。此外，可通过在参考标记之后跟着的短划线和在类似组件之间进行区分的第二标记来区分为相同类型的各种组件。如果在说明书中仅使用第一参考标记，则描述内容可适用于具有相同第一参考标记而与第二参考标记无关的类似组件中的任一个。

本文中所描述的功能可以硬件、由处理器执行的软件、固件或其任何组合实施。如果以由处理器执行的软件实施，则功能可作为一或多个指令或代码存储在计算机可读媒体上或经由计算机可读媒体传输。其它实例和实施方案在本公开和所附权利要求书的范围内。举例来说，由于软件的本质，本文中所描述的功能可使用由处理器执行的软件、硬件、固件、硬连线或这些中的任一个的组合来实施。实施功能的特征还可物理上位于各种位置处，包含经分布以使得功能的各部分在不同物理位置处实施。

举例来说，结合本文中的公开内容所描述的各种说明性块和模块可与经设计以执行本文中所描述的功能的以下组件一起实施或执行：通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件，或其任何组合。通用处理器可为微处理器，但在替代性方案中，处理器可为任何处理器、控制器、微控制器或状态机。处理器还可实施为计算装置的组合(例如，DSP与微处理器的组合、多个微处理器、结合DSP核心的一或多个微处理器，或任何其它此类配置)。

如本文中(包含在权利要求书中)所使用，如在项列表(例如，后加例如“中的至少一个”或“中的一或多个”的短语的项列表)中所使用的“或”指示包含端点的列表，使得例如A、B或C中的至少一个的列表意味着A或B或C或AB或AC或BC或ABC(即，A和B和C)。而且，如本文中所使用，短语“基于”不应被解释为指代封闭条件集合。举例来说，在不脱离本公开的范围的情况下，描述为“基于条件A”的示例性步骤可基于条件A和条件B两者。换句话说，如本文中所使用，短语“基于”应以相同方式解释为短语“至少部分地基于”。

计算机可读媒体包含非暂时性计算机存储媒体和通信媒体两者，所述通信媒体包含有助于将计算机程序从一处传送到另一处的任何媒体。非暂时性存储媒体可为可由通用或专用计算机存取的任何可用媒体。借助于实例而非限制，非暂时性计算机可读媒体可包括RAM、ROM、电可擦除可编程只读存储器(EEPROM)、光盘(CD)ROM或其它光盘存储装置、磁盘存储装置或其它磁性存储装置，或可用于携载或存储呈指令或数据结构形式的所要程序代码构件且可由通用或专用计算机或者通用或专用处理器存取的任何其它非暂时性媒体。而且，适当地将任何连接称作计算机可读媒体。举例来说，如果使用同轴电缆、光纤电缆、双绞线、数字订户线(DSL)或例如红外线、无线电和微波等无线技艺从网站、服务器或其它远程源传输软件，则所述同轴电缆、光纤电缆、双绞线、数字订户线(DSL)或例如红外线、无线电和微波等无线技艺包含在媒体的定义中。如本文中所使用的磁盘和光盘包含CD、激光光盘、光学光盘、数字多功能光盘(DVD)、软磁盘和蓝光光盘，其中磁盘通常是以磁性方式再现数据，而光盘是用激光以光学方式再现数据。以上的组合还包含在计算机可读媒体的范围内。

提供本文中的描述以使本领域技术人员能够制造或使用本公开。本公开的各种修改将对本领域技术人员显而易见，并且本文中所定义的一般原理可在不脱离本公开的范围的情况下应用于其它变化形式。因此，本公开不限于本文中所描述的实例和设计，而是被赋予与本文所公开的原理和新颖特征一致的最宽范围。

Claims (25)

1.一种设备，其包括：

导电支柱，其延伸穿过存储器阵列的多个层级，其中在所述多个层级中的每一层级处，所述存储器阵列的一或多个存储器单元与所述导电支柱和相应字线耦合；

位线；

第一晶体管，其与所述位线和所述导电支柱耦合；以及

第二晶体管，其与所述位线和所述第一晶体管耦合，所述第一晶体管和所述第二晶体管被配置成选择性地将所述导电支柱与所述位线耦合。

2.根据权利要求1所述的设备，其进一步包括：

第一栅极线，其与所述第一晶体管的栅极耦合；以及

第二栅极线，其与所述第二晶体管的栅极耦合，其中所述第一栅极线和所述第二栅极线上的电压是至少部分地基于使用所述导电支柱执行存取操作而进行偏置。

3.根据权利要求2所述的设备，其中为了将所述导电支柱与所述位线耦合，所述第一栅极线被配置成将所述第一晶体管的所述栅极偏置到第一电压，并且所述第二栅极线被配置成将所述第二晶体管的所述栅极偏置到所述第一电压。

4.根据权利要求2所述的设备，其中为了将所述导电支柱与所述位线解耦，所述第一栅极线被配置成将所述第一晶体管的所述栅极偏置到第一电压，并且所述第二栅极线被配置成将所述第二晶体管的所述栅极偏置到第二电压。

5.根据权利要求2所述的设备，其进一步包括：

解码器，其与所述第一栅极线和所述第二栅极线耦合，其中所述解码器被配置成至少部分地基于使用所述导电支柱执行所述存取操作而偏置所述第一栅极线和所述第二栅极线。

6.根据权利要求5所述的设备，其中为了偏置所述第一栅极线和所述第二栅极线，所述解码器被配置成至少部分地基于所述位线的第二电压而将第一电压施加到所述第一栅极线和所述第二栅极线，并且所述解码器被配置成至少部分地基于所述位线的第四电压而将第三电压施加到所述第一栅极线和所述第二栅极线。

7.根据权利要求2所述的设备，其进一步包括：

第二导电支柱，其延伸穿过所述多个层级；

第三晶体管，其与所述位线和所述第二导电支柱耦合；

第四晶体管，其与所述位线和所述第二导电支柱耦合；

第三栅极线，其与所述第三晶体管的栅极耦合；以及

第四栅极线，其与所述第四晶体管的栅极耦合。

8.根据权利要求7所述的设备，其中所述第三栅极线和所述第四栅极线上的电压是独立于所述第一栅极线和所述第二栅极线上的所述电压至少部分地基于使用所述导电支柱执行所述存取操作而进行偏置。

9.根据权利要求7所述的设备，其进一步包括：

导电线，其与所述导电支柱和所述第二导电支柱耦合，其中所述导电线定位在所述导电支柱和所述第二导电支柱的与所述第一晶体管、所述第二晶体管、所述第三晶体管和所述第四晶体管相对的末端处。

10.根据权利要求1所述的设备，其中所述第二晶体管包括共源共栅。

11.根据权利要求1所述的设备，其中所述第一晶体管的端子与所述第二晶体管的端子耦合。

12.根据权利要求1所述的设备，其中所述第一晶体管和所述第二晶体管以串联配置布置在所述导电支柱与所述位线之间。

13.根据权利要求1所述的设备，其中所述一或多个存储器单元包括硫属化物材料。

14.根据权利要求1所述的设备，其中所述第一晶体管和所述第二晶体管包括n-mos晶体管。

15.一种方法，其包括：

执行用于存储器单元的存取操作，所述存储器单元与延伸穿过存储器阵列的多个层级的导电支柱耦合，其中在所述多个层级中的每一层级处，所述存储器阵列的一或多个存储器单元与所述导电支柱和相应字线耦合，所述存取操作包括：

至少部分地基于激活与所述导电支柱和位线耦合的第一晶体管以及激活与所述第一晶体管和所述位线耦合的第二晶体管而将所述导电支柱与所述位线耦合；以及

至少部分地基于将所述导电支柱与所述位线耦合而将所述位线偏置到第一电压。

16.根据权利要求15所述的方法，其中激活所述第一晶体管以及激活所述第二晶体管包括：

经由与所述第一晶体管的栅极耦合的第一栅极线将所述第一晶体管的所述栅极偏置到第二电压；以及

经由与所述第二晶体管的栅极耦合的第二栅极线将所述第二晶体管的所述栅极偏置到所述第二电压，其中所述第二电压大于所述第一电压。

17.根据权利要求16所述的方法，其中执行所述存取操作进一步包括：

经由与第三晶体管的栅极耦合的第三栅极线将所述第三晶体管的所述栅极偏置到第三电压，其中所述第三晶体管与所述位线耦合，并且第二导电支柱与第二存储器单元耦合；以及

经由与第四晶体管的栅极耦合的第四栅极线将所述第四晶体管的所述栅极偏置到第四电压，其中所述第四晶体管与所述第三晶体管和所述位线耦合，并且其中所述第四电压小于所述第一电压，且所述第三电压小于所述第四电压。

18.根据权利要求15所述的方法，其进一步包括：

执行用于所述存储器单元的第二存取操作，所述第二存取操作包括：

至少部分地基于将所述第一晶体管的栅极偏置到第二电压以及将所述第二晶体管的栅极偏置到所述第二电压而将所述导电支柱与所述位线耦合，其中所述第二电压小于所述第一电压；以及

至少部分地基于将所述导电支柱与所述位线耦合而将所述位线偏置到第三电压，其中所述第三电压小于所述第二电压。

19.根据权利要求15所述的方法，其进一步包括：

在所述存取操作之外，将所述第一晶体管的栅极偏置到第二电压；以及

在所述存取操作之外，将所述第二晶体管的栅极偏置到第三电压，其中所述第三电压小于所述第一电压，并且所述第二电压小于所述第三电压。

20.根据权利要求19所述的方法，其中将所述第一晶体管的所述栅极偏置到所述第二电压以及将所述第二晶体管的所述栅极偏置到所述第三电压将所述导电支柱与所述位线隔离。

21.一种设备，其包括：

控制器，其与存储器装置相关联，其中所述控制器被配置成致使所述设备：

执行用于存储器单元的存取操作，所述存储器单元与延伸穿过存储器阵列的多个层级的导电支柱耦合，其中在所述多个层级中的每一层级处，所述存储器阵列的一或多个存储器单元与所述导电支柱和相应字线耦合，所述存取操作包括：

至少部分地基于激活与所述导电支柱和位线耦合的第一晶体管以及激活与所述第一晶体管和所述位线耦合的第二晶体管而将所述导电支柱与所述位线耦合；以及

至少部分地基于将所述导电支柱与所述位线耦合而将所述位线偏置到第一电压。

22.根据权利要求21所述的设备，其中为了激活所述第一晶体管和所述第二晶体管，所述控制器进一步被配置成致使所述设备：

经由与所述第一晶体管的栅极耦合的第一栅极线将所述第一晶体管的所述栅极偏置到第二电压；以及

经由与所述第二晶体管的栅极耦合的第二栅极线将所述第二晶体管的所述栅极偏置到所述第二电压，其中所述第二电压大于所述第一电压。

23.根据权利要求22所述的设备，其中为了执行所述存取操作，所述控制器进一步被配置成致使所述设备：

经由与第三晶体管的栅极耦合的第三栅极线将所述第三晶体管的所述栅极偏置到第三电压，其中所述第三晶体管与所述位线耦合，并且第二导电支柱与第二存储器单元耦合；以及

经由与第四晶体管的栅极耦合的第四栅极线将所述第四晶体管的所述栅极偏置到第四电压，其中所述第四晶体管与所述第三晶体管和所述位线耦合，并且其中所述第四电压小于所述第一电压，且所述第三电压小于所述第四电压。

24.根据权利要求21所述的设备，其中所述控制器进一步被配置成致使所述设备：

执行用于所述存储器单元的第二存取操作，所述第二存取操作包括：

至少部分地基于将所述第一晶体管的栅极偏置到第二电压以及将所述第二晶体管的栅极偏置到所述第二电压而将所述导电支柱与所述位线耦合，其中所述第二电压小于所述第一电压；以及

至少部分地基于将所述导电支柱与所述位线耦合而将所述位线偏置到第三电压，其中所述第三电压小于所述第二电压。

25.根据权利要求21所述的设备，其中所述控制器进一步被配置成致使所述设备：

在所述存取操作之外，将所述第一晶体管的栅极偏置到第二电压；以及

在所述存取操作之外，将所述第二晶体管的栅极偏置到第三电压，其中所述第三电压小于所述第一电压，并且所述第二电压小于所述第三电压。