CN117116307A - 三维存储器阵列的过渡结构 - Google Patents

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Abstract

本申请是针对三维存储器阵列的过渡结构。存储器装置可包含阶梯区，所述阶梯区包含通孔集合。所述通孔集合可包含将存储器区的相应字线板与相关联字线解码器耦合的第一通孔子集，及与所述字线板电隔离的第二通孔子集。所述第二通孔子集可布置于定位于所述第一通孔子集与所述存储器区之间的一或多个行中。在一些情况下，所述第二通孔子集可定位于相应导电触点上方。另外或替代地，所述第二通孔子集可定位于与所述存储器区的柱共享的公共导体上方。

Description

三维存储器阵列的过渡结构
交叉引用
本专利申请主张罗(Luo)等人2022年5月24日申请的名称为“三维存储器阵列的过渡结构(TRANSITION STRUCTURES FOR THREE-DIMENSIONAL MEMORY ARRAYS)”的美国专利申请第17/752,332号的优先权，所述美国专利申请转让给本受让人，且其以引用的方式明确地并入本文中。
技术领域
本技术领域涉及三维存储器阵列的过渡结构。
背景技术
存储器装置广泛地用于将信息存储在例如计算机、用户装置、无线通信装置、相机、数字显示器等各种电子装置中。通过将存储器装置内的存储器单元编程为各种状态来存储信息。举例来说，二进制存储器单元可编程为两种支持状态中的一种，通常由逻辑1或逻辑0标示。在一些实例中，单个存储器单元可支持多于两种状态，所述状态中的任一个可被存储。为存取所存储信息，组件可读取(例如，感测、检测、检索、识别、确定、评估)存储器装置中的所存储状态。为存储信息，组件可在存储器装置中写入(例如，编程、设置、指派)状态。
存在各种类型的存储器装置和存储器单元，包含磁性硬盘、随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、静态RAM(SRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、快闪存储器、相变存储器(PCM)、自选存储器、硫族化物存储器技术等。可根据易失性配置或非易失性配置描述存储器单元。以非易失性配置配置的存储器单元即使在没有外部电源的情况下也可在很长一段时间内维持所存储逻辑状态。以易失性配置配置的存储器单元在与外部电源断开连接时可能会失去所存储状态。
发明内容
描述一种设备。所述设备可包含：多个存取线解码器，其至少部分地位于衬底中；多个字线板，其竖直地布置在所述衬底上方且通过相应介电层彼此分离，每一字线板包括多个字线构件，所述多个字线构件各自在第一水平方向上延伸且延伸到存储器区中；第一多个通孔，其竖直地延伸穿过所述多个字线板，所述第一多个通孔布置于在所述第一水平方向上延伸的行和在第二水平方向上延伸的列中，所述第一多个通孔中的每一通孔与所述多个存取线解码器中的相应存取线解码器耦合；及第二多个通孔，其竖直地延伸穿过所述多个字线板，所述第二多个通孔中的每一通孔与所述多个存取线解码器电隔离，且所述第二多个通孔的子集布置于在所述第二水平方向上延伸的列中且在所述第一水平方向上位于所述第一多个通孔与所述存储器区之间。
描述一种方法。所述方法可包含：在衬底上竖直地沉积层堆叠，所述层堆叠包括第一材料与第二材料的交替层，所述第一材料包括介电材料，且所述衬底包括多个存取线解码器；蚀刻穿过所述层堆叠的多个空腔，所述多个空腔布置于在第一水平方向上延伸的行和在第二水平方向上延伸的列中；及在所述多个空腔中沉积导电材料以在所述多个空腔的第一子集中形成第一多个通孔且在所述多个空腔的第二子集中形成第二多个通孔，所述第一多个通孔中的每一个与所述多个存取线解码器中的相应存取线解码器耦合，且所述第二多个通孔中的每一个与所述多个存取线解码器电隔离，且所述第二多个通孔中的每一个在所述第一水平方向上位于所述第一多个通孔与存储器区之间，所述存储器区包括形成于所述层堆叠中的存储器单元。
描述一种存储器阵列。所述存储器阵列可由包含以下各项的过程形成：在衬底上竖直地沉积层堆叠，所述层堆叠包括第一材料与第二材料的交替层，所述第一材料包括介电材料，且所述衬底包括多个存取线解码器；蚀刻穿过所述层堆叠的多个空腔，所述多个空腔布置于在第一水平方向上延伸的行和在第二水平方向上延伸的列中；及在所述多个空腔中沉积导电材料以在所述多个空腔的第一子集中形成第一多个通孔且在所述多个空腔的第二子集中形成第二多个通孔，所述第一多个通孔中的每一个与所述多个存取线解码器中的相应存取线解码器耦合，且所述第二多个通孔中的每一个与所述多个存取线解码器电隔离，且所述第二多个通孔中的每一个在所述第一水平方向上位于所述第一多个通孔与存储器区之间，所述存储器区包括形成于所述层堆叠中的存储器单元。
附图说明
图1说明根据如本文中所公开的实例的支持三维存储器阵列的过渡结构的存储器阵列的实例。
图2说明根据如本文中所公开的实例的支持三维存储器阵列的过渡结构的存储器阵列的实例的俯视图。
图3A和3B说明根据如本文中所公开的实例的支持三维存储器阵列的过渡结构的存储器阵列的实例的侧视图。
图4说明根据如本文中所公开的实例的支持三维存储器阵列的过渡结构的布局的实例。
图5A和5B说明根据如本文中所公开的实例的支持三维存储器阵列的过渡结构的布局的实例。
图6说明根据如本文中所公开的实例的支持三维存储器阵列的过渡结构的布局的实例。
图7说明根据如本文中所公开的实例的支持三维存储器阵列的过渡结构的布局的实例。
图8说明根据如本文中所公开的实例的支持三维存储器阵列的过渡结构的布局的实例。
图9说明根据如本文中所公开的实例的支持三维存储器阵列的过渡结构的布局的实例。
图10说明根据如本文中所公开的实例的支持三维存储器阵列的过渡结构的布局的实例。
图11说明根据如本文中所公开的实例的支持三维存储器阵列的过渡结构的布局的实例。
图12说明根据如本文中所公开的实例的支持三维存储器阵列的过渡结构的布局的实例。
图13说明根据如本文中所公开的实例的支持三维存储器阵列的过渡结构的布局的实例。
图14展示说明根据如本文中所公开的实例的支持三维存储器阵列的过渡结构的一或多种方法的流程图。
具体实施方式
在一些存储器架构中，存储器装置可包含以三维架构布置的存储器阵列，所述存储器阵列包含以层堆叠布置的存储器单元，例如导电字线板与绝缘介电层的交替堆叠。在一些此类架构中，存储器单元可与字线板和延伸穿过存储器阵列的层级的导电柱耦合(例如，物理地耦合在所述字线板与所述导电柱之间、电耦合在所述字线板与所述导电柱之间或两者)。存储器装置可包含支持字线和导电柱的偏置以使得可存取存储器阵列的存储器单元(例如，可基于相应字线和导电柱的偏置而从存储器单元读取逻辑状态和/或将逻辑状态写入到存储器单元)的电路系统。举例来说，存储器装置可包含竖直地延伸穿过层堆叠的一或多个通孔，所述通孔配置成作为存取操作的部分偏置字线板。通孔可定位于导电触点上方以将通孔耦合到解码器。在一些情况下，通孔集合可布置于网格结构中，且可包含一或多个行和一或多个列。在一些实例中，通孔的行可邻接或接近包含存储器单元的存储器装置的存储器区。另外，通孔可在制造期间为存储器装置提供机械支撑。
在一些情况下，作为制造存储器装置的部分，归因于通孔中电荷的累积，存储器区附近的通孔的一或多个行可朝向存储器阵列倾斜。因此，通孔的一或多个行的底部部分可朝向存储器阵列倾斜，且可能无法落在导电触点上(例如，通孔可能经历脱落)，这可造成一或多个缺陷。举例来说，用以产生通孔空腔的挖掘步骤可能归因于脱落而在处理步骤期间无意中挖掘出其它层或材料。因此，需要减轻由于通孔倾斜而引起的缺陷的技术。
如本文中所描述，存储器装置可包含与存储器装置的存储器区的字线板电隔离的通孔的一或多个行。举例来说，存储器装置可包含阶梯区，所述阶梯区包含以具有一或多个行和一或多个列的网格形式布置的通孔集合。通孔集合可包含使用定位于相应通孔之下的相应导电触点将存储器区的相应字线板与相关联字线解码器耦合的第一带电通孔子集，及与字线板电隔离的第二虚设通孔子集。第二通孔子集可布置于定位于第一通孔子集与存储器区之间的至少一个行中。在一些情况下，所述第二通孔子集可定位于相应导电触点上方。另外或替代地，第二通孔子集可定位于与与存储器区的存储器单元耦合的柱共享的公共导体层上方。因为第二通孔子集为虚设通孔，所以例如与第二通孔子集相关联的通孔倾斜的缺陷可能不会导致有缺陷的存储器装置。因此，第二通孔子集可为存储器装置提供机械支撑，同时减轻由于通孔倾斜而引起的缺陷。
首先参考图1、2、3A和3B在存储器装置和阵列的上下文中描述本公开的特征。参考图4至13在布局和分层组合件的上下文中描述本公开的特征。通过与如参考图14所描述的三维存储器阵列的过渡结构相关的设备图和流程图来进一步说明且参考所述设备图和流程图来描述本公开的这些和其它特征。
图1说明根据如本文中所公开的实例的支持三维存储器阵列的过渡结构的存储器装置100的实例。在一些实例中，存储器装置100可被称为或包含存储器裸片、存储器芯片或电子存储器设备。存储器装置100可为可操作的以提供用以存储信息的位置(例如，物理存储器地址)，所述信息可供系统使用(例如，供与存储器装置100耦合的主机装置用于写入信息、用于读取信息)。
存储器装置100可包含一或多个存储器单元105，其可各自为可编程的以存储不同逻辑状态(例如，两种或更多种可能状态的集合中的经编程一者)。举例来说，存储器单元105可为可操作的以一次存储一个信息位(例如，逻辑0或逻辑1)。在一些实例中，存储器单元105(例如，多层级存储器单元105)可为可操作的以一次存储多于一个信息位(例如，逻辑00、逻辑01、逻辑10、逻辑11)。在一些实例中，存储器单元105可以阵列布置。
存储器单元105可使用可配置材料来存储逻辑状态，所述可配置材料可被称为存储器元件、存储元件、存储器存储元件、材料元件、材料存储器元件、材料部分或写入极性的材料部分等。存储器单元105的可配置材料可指代基于硫族化物的存储组件。举例来说，硫族化物存储元件可用于相变存储器单元、阈值处理存储器单元或自选存储器单元，以及其它架构中。
在一些实例中，存储器单元105的材料可包含硫族化物材料或其它合金，包含硒(Se)、碲(Te)、砷(As)、锑(Sb)、碳(C)、锗(Ge)、硅(Si)或铟(IN)，或其各种组合。在一些实例中，主要具有硒(Se)、砷(As)和锗(Ge)的硫族化物材料可被称为SAG合金。在一些实例中，SAG合金还可包含硅(Si)，且此类硫族化物材料可被称为SiSAG合金。在一些实例中，SAG合金可包含硅(Si)或铟(In)或其组合，且此类硫族化物材料可分别被称为SiSAG合金或InSAG合金，或其组合。在一些实例中，硫族化物材料可包含额外元素，例如氢(H)、氧(O)、氮(N)、氯(Cl)或氟(F)，其各自可呈原子或分子形式。
在一些实例中，存储器单元105可为相变存储器单元的实例。在此类实例中，存储器单元105中使用的材料可基于合金(例如上文所列的合金)，且可操作以便在存储器单元105的正常操作期间改变为不同物理状态(例如，经历相变)。举例来说，相变存储器单元105可与相对无序的原子配置(例如，相对非晶状态)和相对有序的原子配置(例如，相对结晶状态)相关联。相对无序的原子配置可对应于第一逻辑状态(例如，RESET状态、逻辑0)，且相对有序的原子配置可对应于第二逻辑状态(例如，不同于第一逻辑状态的逻辑状态，SET状态、逻辑1)。
在一些实例中(例如，对于阈值处理存储器单元105、对于自选存储器单元105)，由存储器单元105支持的逻辑状态集合中的一些或全部可与硫族化物材料的相对无序的原子配置相关联(例如，呈非晶状态的材料可为可操作的以存储不同逻辑状态)。在一些实例中，存储器单元105的存储元件可为自选存储元件的实例。在此类实例中，存储器单元105中使用的材料可基于合金(例如，例如上文所列的合金)，且可操作以便在存储器单元105的正常操作期间经历到不同物理状态的改变。举例来说，自选或阈值处理存储器单元105可具有高阈值电压状态和低阈值电压状态。高阈值电压状态可对应于第一逻辑状态(例如，RESET状态、逻辑0)，且低阈值电压状态可对应于第二逻辑状态(例如，不同于第一逻辑状态的逻辑状态，SET状态、逻辑1)。
在自选或阈值处理存储器单元105的写入操作(例如，编程操作)期间，用于写入操作的极性可影响(例如，确定、设置、编程)存储器单元105的材料的行为或特性，例如材料的阈值处理特性(例如，阈值电压)。对于由存储器单元105的材料存储的不同逻辑状态，存储器单元105的材料的阈值处理特性之间的差异(例如，当材料存储逻辑状态‘0’与逻辑状态‘1’时的阈值电压之间的差异)可对应于存储器单元105的读取窗口。
存储器装置100可包含以一图案，例如网格状图案布置的存取线(例如，各自沿着说明性x方向延伸的行线115、各自沿着说明性y方向延伸的列线125)。存取线可由一或多种导电材料形成。在一些实例中，行线115或其某一部分可被称为字线。在一些实例中，列线125或其某一部分可被称为数字线或位线。对存取线或其类似物的引用在不影响理解的情况下可互换。存储器单元105可定位于存取线(例如行线115和列线125)的相交点处。在一些实例中，存储器单元105还可沿着说明性z方向布置(例如，寻址)，例如在存储器单元105的集合沿着说明性z方向位于不同层级(例如，层、叠组、平面、层次)处的实施方案中。在一些实例中，包含不同层级处的存储器单元105的存储器装置100可由与所展示不同配置的存取线、解码器和其它支持电路系统支持。
可通过激活存取线(例如行线115或列线125中的一或多个)以及与替代配置相关联的其它存取线来对存储器单元105执行操作，例如读取操作和写入操作。举例来说，通过激活行线115和列线125(例如，将电压施加到行线115或列线125)，可根据其相交点存取存储器单元105。各种二维或三维配置中的行线115和列线125以及其它存取线的相交点可被称为存储器单元105的地址。在一些实例中，存取线可为与存储器单元105耦合的导电线，且可用于对存储器单元105执行存取操作。在一些实例中，存储器装置100可响应于命令而执行操作，所述命令可由与存储器装置100耦合的主机装置发出或可由存储器装置100(例如，由本地存储器控制器150)产生。
存取存储器单元105可通过一或多个解码器控制，所述解码器为例如行解码器110或列解码器120，以及其它实例。举例来说，行解码器110可从本地存储器控制器150接收行地址且基于所接收行地址而激活行线115。列解码器120可从本地存储器控制器150接收列地址，且可基于所接收列地址而激活列线125。
感测组件130可为可操作的以检测存储器单元105的状态(例如，材料状态、电阻状态、阈值状态)，且基于所检测状态而确定存储器单元105的逻辑状态。感测组件130可包含一或多个感测放大器以转换(例如，放大)由存取存储器单元105产生的信号(例如，列线125或其它存取线的信号)。感测组件130可将从存储器单元105检测到的信号与参考135(例如，参考电压、参考电荷、参考电流)进行比较。存储器单元105的所检测逻辑状态可作为感测组件130的输出提供(例如，提供到输入/输出组件140)，且可向存储器装置100的另一组件或向与存储器装置100耦合的主机装置指示所检测逻辑状态。
本地存储器控制器150可控制通过各种组件(例如，行解码器110、列解码器120、感测组件130以及其它组件)对存储器单元105的存取。在一些实例中，行解码器110、列解码器120和感测组件130中的一或多个可与本地存储器控制器150共址。本地存储器控制器150可为可操作的以从一或多个不同控制器(例如，与主机装置相关联的外部存储器控制器、与存储器装置100相关联的另一控制器)接收信息(例如，命令、数据)，将信息转译成可由存储器装置100使用的信令，对存储器单元105执行一或多个操作，及基于执行一或多个操作而将数据从存储器装置100传达到主机装置。本地存储器控制器150可产生行地址信号和列地址信号以激活存取线，例如目标行线115和目标列线125。本地存储器控制器150还可产生并控制在存储器装置100的操作期间使用的各种信号(例如，电压、电流)。一般来说，本文中所论述的所施加信号的幅值、形状或持续时间可变化，且对于操作存储器装置100时所论述的各种操作来说可能不同。
本地存储器控制器150可为可操作的以对存储器装置100的一或多个存储器单元105执行一或多个存取操作。存取操作的实例可包含写入操作、读取操作、刷新操作、预充电操作或激活操作等。在一些实例中，存取操作可由本地存储器控制器150响应于(例如，来自主机装置的)存取命令而执行或以其它方式协调。本地存储器控制器150可为可操作的以执行此处未列出的其它存取操作或与存储器装置100的操作相关的不与存取存储器单元105直接相关的其它操作。
在一些情况下，存储器装置100可包含与存储器装置100的存储器区的字线板电隔离的通孔的一或多个行。举例来说，存储器装置100可包含阶梯区，所述阶梯区包含以具有一或多个行和一或多个列的网格形式布置的通孔集合。通孔集合可包含使用定位于相应通孔之下的相应导电触点将存储器区的相应字线板与相关联字线解码器(例如，行解码器110或列解码器120)耦合的第一带电通孔子集，及与字线板电隔离的第二虚设通孔子集。第二通孔子集可布置于定位于第一通孔子集与存储器区之间的至少一个行中。在一些情况下，所述第二通孔子集可定位于相应导电触点上方。另外或替代地，第二通孔子集可定位于与与存储器区的存储器单元105耦合的柱共享的公共导体层上方。因为第二通孔子集为虚设通孔，所以例如与第二通孔子集相关联的通孔倾斜的缺陷可能不会导致有缺陷的存储器装置。因此，第二通孔子集可为存储器装置提供机械支撑，同时减轻由于通孔倾斜而引起的缺陷。
存储器装置100可包含支持三维存储器阵列的过渡结构的任何数量的非暂时性计算机可读媒体。举例来说，本地存储器控制器150、行解码器110、列解码器120、感测组件130或输入/输出组件140或其任何组合可包含或可存取存储指令(例如，固件)的一或多个非暂时性计算机可读媒体以用于执行本文中归于存储器装置100的功能。举例来说，如果由存储器装置100执行，那么此类指令可使得存储器装置100执行如本文中所描述的一或多个相关联功能。
图2、3A和3B说明根据如本文中所公开的实例的支持三维存储器阵列的过渡结构的存储器阵列200的实例。存储器阵列200可包含于存储器装置100中，且说明可由各种导电结构(例如，存取线)存取的存储器单元105的三维布置的实例。图2说明存储器阵列200相对于如图3A和3B中所展示的切割平面A-A的顶部截面视图(例如，截面A-A)。图3A说明存储器阵列200相对于如图2中所展示的切割平面B-B的侧截面视图(例如，截面B-B)。图3B说明存储器阵列200相对于如图2中所展示的切割平面C-C的侧截面视图(例如，截面C-C)。截面视图可为存储器阵列200的横截面视图的实例，其中出于清楚起见移除一些方面(例如，介电结构)。可相对于x方向、y方向和z方向描述存储器阵列200的元件，如图2、3A和3B中的每一个中所说明。尽管图2、3A和3B中包含的一些元件标记有数字指示符，但其它对应元件未被标记，不过它们是相同的或将理解为类似的，以便增加所描绘特征的可见性和清晰度。此外，尽管一些数量的重复元件展示于存储器阵列200的说明性实例中，但根据如本文中所描述的实例的技术可适用于任何数量的此类元件，或一个重复元件与另一重复元件之间的数量比。
在存储器阵列200的实例中，存储器单元105和字线205可根据层级230(例如，如图3A和3B中所说明的叠组、层、平面、层次)沿着z方向分布。在一些实例中，z方向可正交于存储器阵列200的衬底(未展示)，所述衬底可沿着z方向在所说明结构下方。尽管存储器阵列200的说明性实例包含四个层级230，但根据如本文中所公开的实例的存储器阵列200可包含沿着z方向的任何数量的一或多个层级230(例如，64个层级、128个层级)。
每一字线205可为由一或多种导电材料(例如，一或多个金属部分、一或多个金属合金部分)形成的存取线的部分的实例。如所说明，字线205可以梳状结构形成，包含沿着y方向延伸穿过柱220之间的间隙(例如，交替间隙)的部分(例如，突出部、尖齿)。举例来说，如所说明，存储器阵列200可包含每层级230两个字线205(例如，根据给定层级n的奇数字线205-a-n1和偶数字线205-a-n2)，其中同一层级230的此类字线205可被描述为交错的(例如，其中奇数字线205-a-n1的部分沿着y方向在偶数字线205-a-n2的部分之间突出，且反之亦然)。在一些实例中，(例如，层级230的)奇数字线205可与给定柱220的第一侧上(例如，沿着x方向)的第一存储器单元105相关联，且(例如，同一层级230的)偶数字线可与给定柱220的第二侧上(例如，沿着x方向，与第一存储器单元105相对)的第二存储器单元105相关联。因此，在一些实例中，给定层级230的存储器单元105可根据偶数字线205或奇数字线205寻址(例如，选择、激活)。
每一柱220可为由一或多种导电材料(例如，一或多个金属部分、一或多个金属合金部分)形成的存取线的部分(例如，导电柱部分)的实例。如所说明，柱220可布置于二维阵列中(例如，xy平面中)，所述二维阵列沿着第一方向具有第一数量的柱220(例如，沿着x方向的八个柱，即八行柱)且沿着第二方向具有第二数量的柱220(例如，沿着y方向的五个柱，即五列柱)。尽管存储器阵列200的说明性实例包含沿着x方向的八个柱220和沿着y方向的五个柱220的二维布置，但根据如本文中所公开的实例的存储器阵列200可包含沿着x方向的任何数量的柱220和沿着y方向的任何数量的柱220。此外，如所说明，每一柱220可与存储器单元105的相应集合(例如，沿着z方向，每一层级230的一或多个存储器单元105)耦合。柱220可在xy平面中具有沿着z方向延伸的横截面区域。尽管用xy平面中的圆形横截面区域说明，但柱220可形成有不同形状，例如在xy平面中具有椭圆形、正方形、矩形、多边形或其它横截面区域。
存储器单元105各自可包含硫族化物材料。在一些实例中，存储器单元105可为阈值处理存储器单元的实例。可根据字线205(例如，层级选择，其可包含层级230内的偶数或奇数选择)与柱220之间的相交点存取(例如，寻址、选择)每一存储器单元105。举例来说，如所说明，可根据柱220-a-43与字线205-a-32之间的相交点存取层级230-a-3的所选择存储器单元105-a。
可通过跨越存储器单元105施加存取偏压(例如，存取电压Vaccess，其可为正电压或负电压)来存取存储器单元105(例如，写入到所述存储器单元、从所述存储器单元读取)。在一些实例中，可通过用第一电压(例如，Vaccess/2)偏置所选择字线205和通过用第二电压(例如，-Vaccess/2)偏置所选择柱220来施加存取偏压，所述第二电压可相对于第一电压具有相反符号。关于所选择存储器单元105-a，对应存取偏压(例如，第一电压)可施加到字线205-a-32，而其它未选择字线205可接地(例如，偏置到0V)。在一些实例中，字线偏置可由与字线205中的一或多个耦合的字线驱动器(未展示)提供。
为了将对应存取偏压(例如，第二电压)施加到柱220，柱220可配置成经由(例如，以物理方式、以电气方式)耦合在柱220与感测线215之间的相应晶体管225而选择性地与感测线215(例如，数字线、列线、沿着y方向延伸的存取线)耦合。在一些实例中，晶体管225可为竖直晶体管(例如，具有沿着z方向的沟道的晶体管、具有沿着z方向的半导体结的晶体管)，所述竖直晶体管可使用各种技术(例如，薄膜技术)形成于存储器阵列200的衬底上方。在一些实例中，所选择柱220、所选择感测线215或其组合可为参考图1所描述的所选择列线125(例如，位线)的实例。
晶体管225(例如，晶体管225的沟道部分)可由栅极线210(例如，沿着x方向延伸的激活线、选择线、行线、存取线)激活，所述栅极线与晶体管225的集合(例如，沿着x方向的集合)的相应栅极耦合。换句话说，柱220中的每一个可具有配置成用于与存取线(例如，感测线215)耦合的第一末端(例如，朝向负z方向，底部末端)。在一些实例中，栅极线210、晶体管225或这两者可被视为行解码器110的组件(例如，作为柱解码器组件)。在一些实例中，柱220或感测线215或其各种组合的选择(例如，偏置)可由列解码器120或感测组件130或这两者支持。
为了将对应存取偏压(例如，-Vaccess/2)施加到柱220-a-43，感测线215-a-4可用存取偏压进行偏置，且栅极线210-a-3可接地(例如，偏置到0V)或以其它方式用激活电压进行偏置。在晶体管225为n型晶体管的实例中，用比感测线215-a-4可激活晶体管225-a(例如，使晶体管225-a在导电状态下操作)的电压相对更高的电压偏置栅极线210-a-3，由此将柱220-a-43与感测线215-a-4耦合且用相关联存取偏压偏置柱220-a-43。然而，晶体管225可包含不同沟道类型，或可根据不同偏置方案操作，以支持各种存取操作。
在一些实例中，存储器阵列200中的未选择柱220可在晶体管225-a激活时电浮动，或可与另一电压源耦合(例如，接地，经由高电阻路径、经由泄漏路径)以避免柱220的电压漂移。举例来说，施加到栅极线210-a-3的接地电压可不激活与栅极线210-a-3耦合的其它晶体管，因为栅极线210-a-3的接地电压可不大于其它感测线215的电压(例如，其可用接地电压偏置或可浮动)。此外，包含如图3A中所展示的栅极线210-a-5的其它未选择栅极线210可用等于或类似于存取偏压(例如，-Vaccess/2，或一些其它负偏压或相对接近存取偏压电压的偏压)的电压进行偏置，使得不激活沿着未选择栅极线210的晶体管225。因此，可去激活与栅极线210-a-5耦合的晶体管225-b(例如，在非导电状态下操作)，由此将感测线215-a-4的电压与柱220-a-45以及其它柱220隔离。
在写入操作中，可通过跨越存储器单元105施加写入偏压(例如，其中Vaccess＝Vwrite，其可为正电压或负电压)来写入到存储器单元105。在一些实例中，写入偏压的极性可影响(例如，确定、设置、编程)存储器单元105的材料的行为或特性，例如材料的阈值电压。举例来说，施加具有第一极性的写入偏压可将存储器单元105的材料设置为具有可与存储逻辑0相关联的第一阈值电压。此外，施加具有第二极性(例如，与第一极性相反)的写入偏压可将存储器单元的材料设置为具有可与存储逻辑1相关联的第二阈值电压。对于由存储器单元105的材料存储的不同逻辑状态，存储器单元105的材料的阈值电压之间的差异(例如，当材料存储逻辑状态‘0’与逻辑状态‘1’时的阈值电压之间的差异)可对应于存储器单元105的读取窗口。
在读取操作中，可通过跨越存储器单元105施加读取偏压(例如，其中Vaccess＝Vread，其可为正电压或负电压)来读取存储器单元105。在一些实例中，可基于存储器单元105是否在所施加读取偏压的存在下进行阈值处理而评估存储器单元105的逻辑状态。举例来说，此类读取偏压可使得存储第一逻辑状态(例如，逻辑0)的存储器单元105进行阈值处理(例如，准许电流流动，准许电流高于阈值电流)，且可不使得存储第二逻辑状态(例如，逻辑1)的存储器单元105进行阈值处理(例如，可不准许电流流动，可准许电流低于阈值电流)。
在一些情况下，存储器阵列200可包含与存储器阵列200的存储器区的字线205电隔离的通孔的一或多个行。举例来说，存储器阵列200可包含阶梯区，所述阶梯区包含以具有一或多个行和一或多个列的网格形式布置的通孔集合。通孔集合可包含使用相应导电触点将存储器区的相应字线205与相关联字线解码器耦合的第一带电通孔子集，所述导电触点可包含与感测线215耦合的晶体管225，定位于相应通孔之下，以及与字线205电隔离的第二虚设通孔子集。第二通孔子集可布置于定位于第一通孔子集与存储器区之间的至少一个行中。在一些情况下，所述第二通孔子集可定位于相应导电触点上方。另外或替代地，第二通孔子集可定位于与与存储器区的存储器单元耦合的柱220共享的公共导体层上方。因为第二通孔子集为虚设通孔，所以例如与第二通孔子集相关联的通孔倾斜的缺陷可能不会导致有缺陷的存储器装置。因此，第二通孔子集可为存储器装置提供机械支撑，同时减轻由于通孔倾斜而引起的缺陷。
图4说明根据如本文中所公开的实例的支持三维存储器阵列的过渡结构的布局400的实例。布局400可包含参考图2、3A和3B所描述的存储器阵列200的方面。举例来说，布局400可包含一或多个柱420，其可为参考图2、3A和3B所描述的柱220的实例。每一柱420可竖直地延伸穿过布局400中所描绘的存储器阵列的一或多个层，且可各自与一或多个存储器单元耦合，例如参考图2、3A和3B所描述的存储器单元105。因此，柱420和相关联存储器单元可描述存储器区405。可参考x方向(例如，列方向)、y方向(例如，行方向)和z方向(例如，竖直方向)来描述布局400的方面。
布局400描绘可支持字线偏置以存取与柱420耦合的存储器单元的存储器装置的俯视图。举例来说，布局400可包含一或多个阶梯区410。每一阶梯区410可包含一或多个阶梯，其可包含支持字线偏置的结构。举例来说，每一阶梯可包含可操作以将相应字线结构耦合到字线解码器(例如，位于包含于布局400中的字线结构下方)的第一通孔415集合(例如，电极、导电柱)的配置。通孔415可包含竖直地延伸穿过存储器阵列的多个字线板的孔或空腔的导电柱430。在一些情况下，通孔415可布置于岛状物或导电触点435上方且与其接触，所述岛状物或导电触点可将通孔415与字线解码器耦合(例如，通过阵列下互补金属氧化物半导体(CMOS)(CuA)结构)。在一些情况下，将字线结构耦合到字线解码器的通孔415可被称为带电通孔415。在一些情况下，用于每一阶梯的带电通孔415可布置于在第一水平方向(例如，y方向)上延伸的行集合和在第二水平方向(例如，y方向)上延伸的列集合中。
举例来说，在沿着z方向的存储器单元的每一层级处，存储器装置可包含一或多个字线结构，所述一或多个字线结构各自包含字线板和字线构件。字线板可位于布局400的存储器区405内或邻近于布局400的存储器区405，且(例如，相应层级的)每一字线构件可连接到字线板。每一字线构件还可沿着水平方向(例如，在第一水平方向、y方向上)延伸且延伸到布局400的相应存储器区405中。
字线板可为可操作的以根据耦合在相应字线构件与相应柱420之间的存储器单元的存取操作来偏置字线构件。举例来说，每一存储器区405可包含沿着x方向和y方向的一定数量的柱420，且在一些实例中，可包含沿着x方向和y方向的一定数量的墩，其中可在布局400的制造过程期间形成所述墩以在制造过程的各种处理步骤期间为存储器区405中的结构提供机械支撑。每一柱420可与柱420的第一侧与字线构件之间的第一存储器单元耦合且与柱420的第二侧与第二字线构件之间的第二存储器单元耦合，所述第二字线构件连接到沿着所述y方向位于与字线板相同的层级处的第二字线板。
在一些情况下，将字线板偏置到电压可使得字线构件偏置到所述电压(例如，或基于与字线板耦合的通孔415之间的电阻的类似电压)。因此，为了根据存储器单元的存取操作将字线构件偏置到存取电压(例如，Vaccess/2)(例如，其中对应柱420偏置到-Vaccess/2)，连接到字线构件的字线板可偏置到存取电压(例如，或基于与字线板耦合的通孔415之间的电阻的类似电压)。
在一些情况下，第一通孔集合中的每一通孔415可与相应字线板的触点耦合。举例来说，每一字线板可包含能够与通孔415的相应金属触点440耦合的金属触点。每一通孔415可从相应字线板的触点(例如，竖直地)延伸穿过相应字线板上方的层级中的开口。
布局400可包含布置于xy平面中且沿着z方向延伸(例如，竖直地)且穿过字线板中的孔的第二通孔425集合的配置。通孔425可布置于一或多个行、一或多个列或这两者中。举例来说，布局400可包含布置于第一通孔415集合与存储器区405之间的通孔425的至少一个行。在一些情况下，布局400可包含布置于第一通孔415集合与存储器区405之间的通孔425的一或多个额外行。另外，布局400可包含通孔425的一或多个列，例如在布局400的边缘处，使得通孔415布置于通孔425的一对列之间。通孔425可为存储器装置提供机械支撑和稳定性(例如，在制造期间)。
通孔425可与字线结构、字线解码器或这两者电隔离(例如，绝缘)。举例来说，通孔425可包含导电柱430。然而，通孔425可不包含触点440，且因此可与字线结构隔离，使得字线板的偏置不受通孔425影响。在一些情况下，通孔425可布置于在通孔425与存储器区的柱420之间共享的公共导体445上方且与所述公共导体直接接触。举例来说，公共导体可为用于柱420的公共源极板，且可维持在大体上恒定的源极电压下。在一些情况下，公共导体可包含材料的一或多个层，例如氧化物材料与多晶硅材料的交替层。另外或替代地，通孔425可布置于相应导电触点435上方且与相应导电触点435直接接触。在一些情况下，通孔425可被称为虚设通孔。
图5A和5B说明根据如本文中所公开的实例的支持三维存储器阵列的过渡结构的布局500-a和500-b的实例。布局500-a和500-b可包含参考图2、3A、3B和4所描述的存储器阵列200的方面。举例来说，布局500-a和500-b可描绘布局400的横截面视图。
布局500-a和500-b可包含一或多个柱520，其可为参考图4所描述的柱420的实例。每一柱520可竖直地延伸穿过一或多个层，例如一或多个字线板510和一或多个介电层550，且可各自与一或多个存储器单元耦合，例如参考图2、3A和3B所描述的存储器单元105。因此，柱520和相关联存储器单元可描述存储器区505。在一些情况下，一或多个柱可定位于公共导体545-a或公共导体545-b上方且与其接触，所述公共导体可充当柱520的公共源极。在此类情况下，公共导体545-a和公共导体545-b可包含开关组件集合，例如晶体管或薄膜晶体管(TFT)，以选择性地将相应柱520与公共导体545-a或公共导体545-b耦合。
布局500-a和500-b可包含第一通孔515(例如，带电通孔515)集合的配置，所述通孔可竖直地延伸穿过一或多个字线板510和一或多个介电层550的开口或空腔。在一些情况下，通孔515可包含至少部分地涂布于例如衬里电介质的绝缘材料中的导电材料，使得通孔515可不直接接触一或多个字线板510。相反，每一通孔515的上部表面可与金属触点540耦合(例如，使用未涂布于绝缘材料中的导电材料的一部分)。布局500-a和500-b可包含额外层(未展示)以分别将金属触点540与相应字线板510的触点耦合以支持偏置字线板510。
在一些情况下，金属触点540可包含一或多个额外通孔，例如布置于第二通孔560下方且与第二通孔560接触的第一通孔555。第一通孔555可包含第一导电材料且可形成于第一氧化物层557中。另外或替代地，第二通孔560可包含第二导电材料且可形成于第二氧化物层563中。
第一通孔515集合中的每一个可与定位于布局500-a和500-b之下的一或多个字线解码器(未展示)耦合。举例来说，每一通孔515可定位于岛状物或导电触点535上，且通孔515的底部表面可与相应通孔565耦合。在一些情况下，导电触点535可悬垂于相应通孔565上，如图5A和5B中所描绘。通孔565可分别与字线解码器耦合，且在一些情况下可贯穿CuA电路架构。
布局500-a和500-b可包含可竖直地延伸穿过一或多个字线板510和一或多个介电层550的开口或空腔的第二通孔525集合的配置。通孔525可布置于一或多个行、一或多个列或这两者中。举例来说，布局500-a和500-b可包含布置于第一通孔515集合与存储器区505之间的通孔525的至少一个行。在一些情况下，通孔525可包含至少部分地涂布于绝缘材料(例如，衬里电介质)中的导电材料，使得通孔525可不直接接触一或多个字线板510。通孔525可与一或多个字线板510电隔离。举例来说，通孔525可不包含金属触点540，使得通孔525与字线板510之间可不存在导电路径。
在一些情况下，通孔525可定位于岛状物或导电触点535上，如图5A中所描绘，且通孔525的底部表面可与相应通孔565耦合。在一些情况下，与通孔525耦合的通孔565可与形成字线解码器的电路(例如，CuA电路)断开连接。替代地，对应于通孔525的导电触点可不包含通孔565，且因此绝缘层可位于导电触点535与通孔525下方的CuA电路之间。另外或替代地，第二通孔525集合可定位于公共导体545-b上，如图5B中所描绘。举例来说，公共导体545-b可与对应于第二通孔525集合的导电触点535集合合并。
图6至13说明根据如本文中所公开的实例的支持三维存储器阵列的过渡结构的操作的实例。举例来说，图6至13可说明用于制造存储器装置及支持电路系统的方面的操作序列的方面，所述存储器装置和支持电路系统可为存储器装置的一部分(例如，存储器装置100的一部分、存储器阵列200的一部分、存储器裸片的一部分、布局400、布局500-a、布局500-b或其任何组合)。可参考x方向、y方向和z方向描述图式的每一视图，如所说明，所述x方向、y方向和z方向可对应于参考存储器阵列200所描述的相应方向。所提供图式中的一些包含说明在各种制造阶段处的存储器装置的实例横截面的截面视图。举例来说，在图6至13中，视图“截面A-A”可与穿过存储器装置的一部分的xz平面中的横截面(例如，根据切割平面A-A)相关联，且视图“截面B-B”可与穿过存储器装置的一部分的xz平面中的横截面(例如，根据切割平面B-B)相关联。尽管存储器装置说明各种特征的某些相对尺寸和数量的实例，但分层组合件600的各方面可根据如本文中所公开的实例以此类特征的其它相对尺寸或数量实施。
参考图6至13所说明和描述的操作可由制造系统执行，所述制造系统例如配置成执行例如沉积或粘合等增材操作、例如蚀刻、挖沟、平坦化或抛光等减材操作和例如掩蔽、图案化、光刻或对准等支持操作以及支持所描述技术的其它操作的半导体制造系统。在一些实例中，由此类制造系统执行的操作可由如本文中所描述的过程控制器或其组件支持。
图6说明根据如本文中所公开的实例的支持三维存储器阵列的过渡结构的分层组合件600的俯视图和横截面视图的实例。制造操作集合可包含在衬底610上沉积层堆叠605。衬底610可包含导电触点625集合和公共导体635，其可为如参考图5A和5B所描述的导电触点535和公共导体545-a或545-b的实例。导电触点625可布置于网格中，所述网格可包含导电触点625的一或多个行(例如，在y方向上)、导电触点的一或多个列(例如，在x方向上)或这两者。
在一些情况下，导电触点625的第一子集可包含通孔630，其可为通孔565的实例。另外，存储器装置可包含导电触点625的第二子集。在一些情况下，导电触点625的第二集合可包含相应通孔630。替代地，导电触点625的第二集合可不包含相应通孔630。导电触点625的第二子集可包含一或多个行、一或多个列或这两者。举例来说，导电触点625的第二子集可包含定位于导电触点625的第一子集与公共导体635之间的导电触点625的至少一个行。
衬底610可进一步包含半导体晶片或其它衬底或定位于半导体晶片或其它衬底上方，层堆叠605沉积在所述半导体晶片或其它衬底上。在一些实例中，分层组合件600可包含层堆叠605与半导体晶片之间的其它材料或组件，例如互连或路由电路系统(例如，存取线、感测线215、栅极线210)、控制电路系统(例如，晶体管225、本地存储器控制器150的方面、解码器、多路复用器)，或另一层堆叠605(例如，已根据如本文中所公开的实例处理另一层堆叠605)，所述其它材料或组件可包含层堆叠605与衬底610之间的各种导体、半导体或介电材料。举例来说，分层组合件600可包含在衬底610与层堆叠605之间的包含TFT(例如晶体管225等)的层。在一些实例中，衬底610自身可包含此类互连或路由电路系统。
层堆叠605可包含第一材料615与第二材料620的交替层(例如，根据交替材料沉积操作)。在一些实例中，第一材料615可包含介电材料(例如，第一介电材料)，例如氧化物(例如，层氧化物)，且可提供层级230之间的电隔离。第二材料620可包含不同于第一材料615的各种材料，其可支持差分处理(例如，差分蚀刻、高选择性)。举例来说，第二材料620的层可为牺牲层。在一些实例中，第二材料620可为介电材料，例如氮化物(例如，层氮化物)。尽管层堆叠605说明为具有十个层(例如，第一材料615的五个层和第二材料620的五个层)，但根据如本文中所公开的实例的层堆叠605可包含两种或更多种材料中的每一个的任何数量的层(例如，数十个层、数百个层等)。
层堆叠605可沉积在存储器区645和阶梯区650中，其可分别为如参考图4所描述的存储器区405和阶梯区410的实例。另外，存储器装置的俯视图655可说明在对应于第二材料620的层级处的分层组合件600的视图。
图7说明根据如本文中所公开的实例的支持三维存储器阵列的过渡结构的分层组合件700的俯视图和横截面视图的实例。制造操作集合还可包含支持形成交错的一对梳状结构的操作(例如，梳状图案化操作)。举例来说，制造操作集合可包含在层堆叠605的部分上(例如，在层堆叠605的顶部层上)，例如存储器区645上沉积掩蔽材料(例如，梳状硬掩模)。在一些实例中，掩蔽材料可至少部分地以梳状图案沉积(例如，如在xy平面中所见)。
制造操作集合还可包含支持形成交错的一对梳状结构710的另外操作(例如，梳状蚀刻操作)。举例来说，制造操作集合可包含移除(例如，蚀刻)层堆叠605的在先前沉积的掩蔽材料(例如，沿着z方向，到衬底610，或到层堆叠605与衬底610之间的中间材料)之间的部分，这可在存储器区645中形成空腔705的集合。
形成空腔705的集合可界定交错梳状结构的集合，例如第一梳状结构710-a和第二梳状结构710-b。在一些情况下，交错梳状结构的集合中的每一梳状结构可包含从底座水平地(例如，在x方向上)延伸的“齿”或尖齿的集合。第一梳状结构710-a的尖齿可与第二梳状结构710-b的尖齿交替(例如，在y方向上)。交错梳状结构的集合可对应于一或多个字线板(例如，第一梳状结构710-a可对应于第一字线板，且第二梳状结构710-b可对应于第二字线板)。
图8说明根据如本文中所公开的实例的支持三维存储器阵列的过渡结构的分层组合件800的俯视图和横截面视图的实例。制造操作集合可包含例如通过执行蚀刻操作以在第二材料620中形成空隙集合且在所述空隙中的每一个中沉积存储材料来形成存储器单元集合805。在一些情况下，存储材料可为配置成存储存储器单元的逻辑状态的材料，例如硫族化物玻璃或硫族化物合金。在一些实例中，存储材料可最初经沉积以与两个交错梳状结构710接触。因此，在沉积之后，存储材料可与多个字线构件接触。在一些实例中，在沉积存储材料之前，制造操作集合可包含预处理空隙集合，例如通过沉积密封层，例如氨(NH3)层。
制造操作集合还可包含存储材料的凹陷或蚀刻以在所述空隙中的每一个中形成存储器单元集合805。在一些情况下，制造操作集合还可包含在空隙集合中沉积密封材料，所述密封材料可为介电材料的实例。在一些情况下，可与每一空隙的每一存储器单元805接触地沉积密封材料。在一些实例中，密封材料可另外覆盖第一材料615的暴露层。
在一些情况下，制造操作集合可包含支持在空腔705的集合中形成柱(例如，柱220、柱420)的操作(例如，间隙填充操作)。举例来说，制造操作集合可包含在存储器区645的空腔705的集合中沉积电极材料820、陶瓷材料825和金属材料815以形成柱810。在一些实例中，电极材料820可在其沉积之后且在陶瓷材料825和金属材料815的沉积之前经蚀刻以暴露公共导体635，使得空腔705中的陶瓷材料825和空腔705中的金属材料815可与公共导体635接触。
在一些实例中，陶瓷材料825可为氮化钛(TiN)的实例，且可充当金属材料815与其它材料之间的屏障。在一些实例中，金属材料815可为导电材料(例如钨(W))的实例，且可形成柱810(例如，柱220、柱420)的导电部分。在一些实例中，形成于空腔705中的柱810可与字线板电隔离。
图9说明根据如本文中所公开的实例的支持三维存储器阵列的过渡结构的分层组合件900的俯视图和横截面视图的实例。制造操作集合还可包含支持在阶梯区650中形成通孔的操作，所述通孔为阶梯区650、存储器区645或这两者提供机械支撑和稳定性，且可为可操作的以将字线解码器与字线板耦合(例如，借助于通孔630)。举例来说，制造操作集合可包含在阶梯区650中形成(例如，蚀刻)空腔905的集合。在一些情况下，可蚀刻空腔905的集合以对应于导电触点625的第一集合、导电触点625的第二集合或这两者。举例来说，形成空腔905的集合可暴露相应导电触点625、相应导电触点625或这两者的表面的至少一部分。另外或替代地，空腔905的集合可至少部分地延伸到相应导电触点625、相应导电触点625或这两者中。也就是说，空腔的集合可暴露相应导电触点625、相应导电触点625或这两者的一或多个侧壁，如图9中所描绘。在一些实例中，空腔905的集合的子集可包含暴露公共导体635的至少一部分的空腔905的一或多个行。举例来说，子集可对应于与公共导体445、公共导体545或这两者合并的通孔425、通孔525或这两者。
图10说明根据如本文中所公开的实例的支持三维存储器阵列的过渡结构的分层组合件1000的俯视图和两个横截面视图的实例。制造操作集合还可包含支持在空腔905的集合中沉积导电材料以形成通孔1005的操作。举例来说，制造操作集合可包含沉积例如介电衬里材料或氧化物衬里材料的隔离材料1010，所述隔离材料可大体上覆盖空腔905的集合中的每一空腔905的侧壁，且用以将通孔1005与层堆叠605电隔离。另外，制造操作集合可包含在空腔905的集合中的每一空腔905中沉积导电材料1015(例如，氧化物材料)以形成通孔1005。在一些情况下，导电材料1015可经沉积以与通孔630电耦合。
在一些实例中，制造操作集合还可包含在材料的沉积之后平坦化层堆叠605和通孔1005(例如，与材料1010和1015一起)。在一些实例中，可随后在层堆叠605、通孔1005、材料1010和导电材料1015中的一或多个上沉积一或多种材料(未展示)。举例来说，可随后沉积介电材料。在一些情况下，可将介电材料蚀刻到通孔1005的顶部表面，且可沉积导电材料以形成上部层绑带。
图11说明根据如本文中所公开的实例的支持三维存储器阵列的过渡结构的分层组合件1100的俯视图和横截面视图的实例。制造操作集合还可包含支持在梳状结构710中形成空隙1105的操作(例如，挖掘操作、氮化物挖掘)。举例来说，制造操作集合可包含从第一梳状结构710-a和第二梳状结构710-b移除(例如，蚀刻、挖掘)第二材料620，这可在第一梳状结构710-a的第一材料615的层之间形成空隙1105的第一集合，且在第二梳状结构710-b的第一材料615的层之间形成第二空隙1105的集合。
制造操作集合可另外包含支持在阶梯区650中形成空隙的操作(例如，挖掘操作、氮化物挖掘)。举例来说，制造操作集合可包含从阶梯区650移除第二材料620，这可在阶梯区650的第一材料615的层之间形成空隙1105的集合。
图12说明根据如本文中所公开的实例的支持三维存储器阵列的过渡结构的分层组合件1200的俯视图和横截面视图的实例。制造操作集合还可包含支持基于分别在第一空隙1105的集合中和第二空隙1105的集合中沉积一或多个导电材料而形成多个字线构件(例如，在每一层级230处)的操作(例如，一或多个金属沉积操作)。举例来说，制造操作集合可包含在层堆叠605的暴露表面上沉积第一导电材料1205，这可包含与第一梳状结构710-a的第一材料615的层接触地、与第二梳状结构710-b的第一材料615的层接触地沉积第一导电材料1205。在一些实例中，第一导电材料1205可包含例如氮化钛(TiN)、氮化钛硅(TiSiN)、氮化钨硅(WSiN)或其它的屏障材料(例如，导电屏障、衬里材料、陶瓷材料)。
在一些实例中，制造操作集合还可包含在第一导电材料1205的暴露表面上沉积第二导电材料，这可包含与第一导电材料1205接触地沉积第二导电材料以填充第一空隙1105的集合的剩余部分。在一些实例中，第二导电材料可包含金属材料，例如钨，或金属合金。
在一些实例中，制造操作集合可包含沉积单一导电材料(例如，省略屏障材料)，例如当单一导电材料与邻近材料兼容(例如，与第一材料615兼容，与在稍后操作中与单一导电材料接触地沉积的材料兼容)时。另外，凹陷可形成字线构件和字线板。
图13说明根据如本文中所公开的实例的支持三维存储器阵列的过渡结构的分层组合件1300的俯视图和横截面视图的实例。制造操作集合可包含形成分别与通孔1005的集合耦合的触点1305的第一集合，且形成分别与柱810的集合耦合的触点1310的第二集合。举例来说，制造操作集合可包含在分层组合件1200上沉积第一氧化物层1315，且在第一氧化物层1315上沉积第二氧化物层1320。
在一些情况下，制造操作集合可包含蚀刻空隙集合，且随后在空隙集合中的每一空隙中沉积第一导电材料以形成第一通孔1330的集合，所述通孔可为如参考图5A和5B所描述的第一通孔555的实例。另外，制造操作集合可包含将第二导电材料沉积到空隙集合中以形成通孔1325的第二集合，所述通孔可为如参考图5A和5B所描述的第二通孔560的实例。
分层组合件1300可包含不与导电触点1305或导电触点1310耦合的通孔1335的集合。举例来说，分层组合件1300可包含不与导电触点1305或导电触点1310耦合的通孔1335的一或多个列(例如，在y方向上)。在一些情况下，通孔1335可落在公共导体635上或定位于公共导体635上。因此，通孔1335的集合可与存储器区645的字线板电隔离。
图14展示说明根据如本文中所公开的实例的支持三维存储器阵列的过渡结构的方法1400的流程图。方法1400的操作可由如本文中所描述的过程控制器或其组件实施。举例来说，方法1400的操作可由如参考图1至13所描述的过程控制器执行。在一些实例中，过程控制器可执行指令集以控制装置的功能元件执行所描述的功能。另外或替代地，过程控制器可使用专用硬件执行所描述的功能的各方面。
在1405处，所述方法可包含在衬底上竖直地沉积层堆叠，所述堆叠层包含第一材料与第二材料的交替层，所述第一材料包含介电材料，且所述衬底包含多个存取线解码器。1405的操作可根据如本文中所公开的实例执行。在一些实例中，1405的操作的方面可由过程控制器执行。
在1410处，所述方法可包含蚀刻穿过所述层堆叠的多个空腔，所述多个空腔布置于在第一水平方向上延伸的行和在第二水平方向上延伸的列中。1410的操作可根据如本文中所公开的实例执行。在一些实例中，1410的操作的方面可由过程控制器执行。
在1415处，方法可包含在所述多个空腔中沉积导电材料以在所述多个空腔的第一子集中形成第一多个通孔且在所述多个空腔的第二子集中形成第二多个通孔，所述第一多个通孔中的每一个与所述多个存取线解码器中的相应存取线解码器耦合，且所述第二多个通孔中的每一个与所述多个存取线解码器电隔离，且所述第二多个通孔中的每一个在所述第一水平方向上位于所述第一多个通孔与存储器区之间，所述存储器区包含形成于所述层堆叠中的存储器单元。1415的操作可根据如本文中所公开的实例执行。在一些实例中，1415的操作的方面可由过程控制器执行。
在一些实例中，如本文中所描述的设备可执行一或多种方法，例如方法1400。所述设备可包含用于执行本公开的以下方面的特征、电路系统、逻辑、部件或指令(例如，存储可由处理器执行的指令的非暂时性计算机可读媒体)或其任何组合：
方面1：一种方法、设备或非暂时性计算机可读媒体，其包含用于以下的操作、特征、电路系统、逻辑、部件或指令，或其任何组合：在衬底上竖直地沉积层堆叠，所述堆叠层包含第一材料与第二材料的交替层，所述第一材料包含介电材料，且所述衬底包含多个存取线解码器；蚀刻穿过所述层堆叠的多个空腔，所述多个空腔布置于在第一水平方向上延伸的行和在第二水平方向上延伸的列中；及在所述多个空腔中沉积导电材料以在所述多个空腔的第一子集中形成第一多个通孔且在所述多个空腔的第二子集中形成第二多个通孔，所述第一多个通孔中的每一个与所述多个存取线解码器中的相应存取线解码器耦合，且所述第二多个通孔中的每一个与所述多个存取线解码器电隔离，且所述第二多个通孔中的每一个在所述第一水平方向上位于所述第一多个通孔与存储器区之间，所述存储器区包含形成于所述层堆叠中的存储器单元。
方面2：根据方面1所述的方法、设备或非暂时性计算机可读媒体，其进一步包含用于以下的操作、特征、电路系统、逻辑、部件或指令，或其任何组合：蚀刻竖直地延伸穿过所述层堆叠的所述存储器区的第二多个空腔；在所述第二多个空腔中的每一空腔中沉积存储器材料以形成所述存储器单元；及在所述第二多个空腔中沉积多个柱，每一柱分别与所述存储器单元中的一或多个耦合。
方面3：根据方面2所述的方法、设备或非暂时性计算机可读媒体，其进一步包含用于以下的操作、特征、电路系统、逻辑、部件或指令，或其任何组合：沉积公共导体，所述公共导体与所述第二多个通孔中的一或多个耦合，且其中所述层堆叠沉积在所述公共导体上。
方面4：根据方面1至3中任一方面所述的方法、设备或非暂时性计算机可读媒体，其进一步包含用于以下的操作、特征、电路系统、逻辑、部件或指令，或其任何组合：形成多个触点，每一触点包含导电材料，其中蚀刻所述多个空腔暴露所述多个触点中的每一个的至少一部分。
方面5：根据方面4所述的方法、设备或非暂时性计算机可读媒体，其进一步包含用于以下的操作、特征、电路系统、逻辑、部件或指令，或其任何组合：沉积第三多个通孔，所述第三多个通孔中的每一通孔与所述多个触点中的相应触点耦合，其中所述多个触点形成于所述第三多个通孔上方。
方面6：根据方面5所述的方法、设备或非暂时性计算机可读媒体，其中所述多个触点中的每一触点悬垂于所述第三多个通孔中的相应通孔上。
方面7：根据方面4至6中任一方面所述的方法、设备或非暂时性计算机可读媒体，其进一步包含用于以下的操作、特征、电路系统、逻辑、部件或指令，或其任何组合：在所述第一多个通孔上方形成第二多个触点，每一触点包含第二导电材料且与所述第一多个通孔中的相应通孔耦合。
方面8：根据方面7所述的方法、设备或非暂时性计算机可读媒体，其中形成所述第二多个触点中的每一触点进一步包含沉积定位于所述第二导电材料上方的第三导电材料和定位于所述第三导电材料上方的氧化物材料，且所述第二多个触点中的每一触点与所述第一多个通孔中的相应通孔耦合。
方面9：根据方面1至8中的任一方面所述的方法、设备或非暂时性计算机可读媒体，其中在所述多个空腔中沉积所述导电材料在所述多个空腔的第三子集中形成第三多个通孔，所述第三多个通孔布置于在所述第二水平方向上延伸的行中，所述第三多个通孔中的每一个与所述多个存取线解码器电隔离。
应注意，本文中所描述的方法描述可能的实施方案，且操作和步骤可以重新布置或以其它方式加以修改，且其它实施方案是可能的。此外，可组合来自方法中的两个或更多个的部分。
描述一种设备。下文提供如本文所描述的设备的各方面的概述：
方面10：一种设备，其包含：多个存取线解码器，其至少部分地位于衬底中；多个字线板，其竖直地布置在所述衬底上方且通过相应介电层彼此分离，每一字线板包含多个字线构件，所述多个字线构件各自在第一水平方向上延伸且延伸到存储器区中；第一多个通孔，其竖直地延伸穿过所述多个字线板，所述第一多个通孔布置于在所述第一水平方向上延伸的行和在第二水平方向上延伸的列中，所述第一多个通孔中的每一通孔与所述多个存取线解码器中的相应存取线解码器耦合；及第二多个通孔，其竖直地延伸穿过所述多个字线板，所述第二多个通孔中的每一通孔与所述多个存取线解码器电隔离，且所述第二多个通孔的子集布置于在所述第二水平方向上延伸的列中且在所述第一水平方向上位于所述第一多个通孔与所述存储器区之间。
方面11：根据方面10所述的设备，其进一步包含：多个柱，其竖直地延伸穿过所述存储器区，每一柱与所述存储器区的一或多个存储器单元耦合。
方面12：根据方面11所述的设备，其进一步包含：公共导体，其布置在所述多个柱下方和所述衬底上方，其中所述公共导体与所述第二多个通孔的所述子集中的每一通孔耦合。
方面13：根据方面10至12中任一方面所述的设备，其进一步包含：多个触点，其布置在所述第一多个通孔之下，每一触点包含导电材料且与所述第一多个通孔中的相应通孔耦合。
方面14：根据方面13所述的设备，其进一步包含：第三多个通孔，其布置在所述多个触点之下，所述第三多个通孔中的每一通孔与所述多个触点中的相应触点耦合。
方面15：根据方面14所述的设备，其中所述多个触点中的每一触点悬垂于所述第三多个通孔中的相应通孔上。
方面16：根据方面13至15中任一方面所述的设备，其进一步包含：第二多个触点，其布置在所述第二多个通孔之下，所述第二多个触点中的每一触点包含所述导电材料且与所述第二多个通孔中的相应通孔耦合。
方面17：根据方面13至16中任一方面所述的设备，其进一步包含：第二多个触点，其布置在所述第一多个通孔上方，每一触点包含第二导电材料且与所述第一多个通孔中的相应通孔耦合。
方面18：根据方面17所述的设备，其进一步包含：定位于所述第二导电材料上方的第三导电材料和定位于所述第三导电材料上方的氧化物材料。
方面19：根据方面10至18中任一方面所述的设备，其进一步包含：第三多个通孔，其竖直地延伸穿过所述多个字线板，所述第三多个通孔布置于在所述第一水平方向上延伸的行中，所述第三多个通孔中的每一个与所述多个存取线解码器电隔离。
可使用多种不同技艺和技术中的任一种来表示本文所描述的信息和信号。举例来说，可用电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示在整个上文描述中可能参考的数据、指令、命令、信息、信号、位、符号和芯片。一些图式可将信号说明为单个信号；然而，所述信号可表示信号的总线，其中所述总线可具有多种位宽度。
术语“电子通信”、“导电接触”、“连接”和“耦合”可指代支持信号在组件之间流动的组件之间的关系。如果组件之间存在可以在任何时间支持信号在组件之间流动的任何导电路径，那么认为组件彼此电子通信(或彼此导电接触、或彼此连接、或彼此耦合)。在任何给定时间，基于包含所连接组件的装置的操作，彼此电子通信(或彼此导电接触，或彼此连接，或彼此耦合)的组件之间的导电路径可为开路或闭路。所连接组件之间的导电路径可以是组件之间的直接导电路径，或所连接组件之间的导电路径可以是可包含例如开关、晶体管或其它组件的中间组件的间接导电路径。在一些实例中，可例如使用例如开关或晶体管的一或多个中间组件来中断所连接组件之间的信号的流动一段时间。
术语“耦合”指代从组件之间的开路关系移动到组件之间的闭路关系的条件，在所述开路关系中，信号当前无法通过导电路径在所述组件之间传送，在所述闭路关系中，信号能够通过所述导电路径在所述组件之间传送。当例如控制器的组件将其它组件耦合在一起时，组件起始允许信号通过先前不准许信号流动的导电路径在其它组件之间流动的改变。
术语“隔离”是指其中信号当前不能在组件之间流动的组件之间的关系。如果组件之间存在开路，那么组件彼此隔离。举例来说，由定位于两个组件之间的开关分开的所述组件在开关断开时彼此隔离。当控制器隔离两个组件时，控制器实现以下改变：防止信号使用先前准许信号流动的导电路径在组件之间流动。
本文中所使用的术语“层”或“层级”是指几何结构(例如，相对于衬底)的层数或片。每一层或层级可具有三个尺寸(例如，高度、宽度和深度)，且可覆盖表面的至少一部分。举例来说，层或层级可以是三维结构，其中两个维度大于第三维度，例如薄膜。层或层级可包含不同元件、组件或材料。在一些实例中，一个层或层级可由两个或更多个子层或子层级构成。
如本文所使用，术语“电极”可指电导体，且在一些实例中，可用作到存储器阵列的存储器单元或其它组件的电触点。电极可包含提供存储器阵列的元件或组件之间的导电路径的迹线、电线、导电线、导电层等。
本文所论述的包含存储器阵列的装置可形成在半导体衬底上，例如硅、锗、硅锗合金、砷化镓、氮化镓等。在一些实例中，衬底为半导体晶片。在其它实例中，衬底可为绝缘体上硅(SOI)衬底，例如玻璃上硅(SOG)或蓝宝石上硅(SOP)，或另一衬底上的半导体材料的外延层。可通过使用包含但不限于磷、硼或砷的各种化学物质的掺杂来控制衬底或衬底的子区的导电性。掺杂可在衬底的初始形成或生长期间，通过离子植入或通过任何其它掺杂方式来执行。
本文中所论述的开关组件或晶体管可表示场效应晶体管(FET)，且包括包含源极、漏极和栅极的三端装置。端子可通过例如金属的导电材料连接到其它电子元件。源极和漏极可为导电的，且可包括重掺杂(例如，简并)半导体区。源极与漏极可由轻掺杂半导体区或沟道分离。如果沟道为n型(即，大部分载流子为电子)，那么FET可被称为n型FET。如果沟道为p型(即，大部分载流子为空穴)，那么FET可被称为p型FET。所述沟道可由绝缘栅极氧化物封端。可通过将电压施加到栅极来控制沟道导电性。举例来说，分别将正电压或负电压施加到n型FET或p型FET可使沟道变成导电的。当将大于或等于晶体管的阈值电压的电压施加到晶体管栅极时，晶体管可“接通”或“激活”。当将小于晶体管的阈值电压的电压施加到晶体管栅极时，晶体管可“断开”或“去激活”。
本文中结合随附图式所阐述的描述内容描述了实例配置，且并不表示可实施的或在权利要求书的范围内的所有实例。本文中所使用的术语“示例性”意指“充当实例、例子或说明”，并且不“优选于”或“优于其它实例”。详细描述包含具体细节以提供对所描述技术的理解。然而，可以在没有这些具体细节的情况下实践这些技术。在一些情况下，以框图形式展示众所周知的结构和装置以免混淆所描述实例的概念。
在附图中，类似组件或特征可具有相同参考标记。此外，可通过在参考标记之后跟着连字符和在类似组件当中进行区分的第二标记来区分相同类型的各种组件。如果在说明书中仅使用第一参考标记，那么描述内容适用于具有相同第一参考标记的类似组件中的任一个，而与第二参考标记无关。
本文中所描述的功能可以硬件、由处理器执行的软件、固件或其任何组合实施。如果以由处理器执行的软件实施，那么可将功能作为一或多个指令或码存储在计算机可读媒体上或通过计算机可读媒体传输。其它实例和实施方案处于本公开和所附权利要求的范围内。举例来说，归因于软件的性质，本文中所描述的功能可使用由处理器执行的软件、硬件、固件、硬连线或这些中的任一者的组合来实施。实施功能的特征也可在物理上位于各个位置处，包含经分布以使得功能的各部分在不同物理位置处实施。
举例来说，结合本文中的公开内容所描述的各种说明性块和模块可与经设计以执行本文中所描述的功能的以下组件一起实施或执行：通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件，或其任何组合。通用处理器可为微处理器；但在替代方案中，处理器可为任何处理器、控制器、微控制器或状态机。处理器还可实施为计算装置的组合(例如，DSP与微处理器的组合、多个微处理器、结合DSP核心的一或多个微处理器，或任何其它此类配置)。
如本文中(包含在权利要求书中)所使用，如在项列表(例如，前面有例如“中的至少一个”或“中的一或多个”的短语的项列表)中所使用的“或”指示包含性列表，使得例如A、B或C中的至少一个的列表意指A或B或C或AB或AC或BC或ABC(即，A和B和C)。此外，如本文中所使用，短语“基于”不应解释为指代封闭条件集合。举例来说，在不脱离本公开的范围的情况下，被描述为“基于条件A”的示例性步骤可基于条件A和条件B两者。换句话说，如本文所使用，短语“基于”应以与短语“至少部分地基于”相同的方式解释。
计算机可读媒体包含非暂时性计算机存储媒体和通信媒体两者，所述通信媒体包含促进将计算机程序从一处传送到另一处的任何媒体。非暂时性存储媒体可以是可由通用或专用计算机存取的任何可供使用的媒体。借助于实例而非限制，非暂时性计算机可读媒体可包括RAM、ROM、电可擦除可编程只读存储器(EEPROM)、紧密光盘(CD)ROM或其它光盘存储装置、磁盘存储装置或其它磁性存储装置，或可用于载送或存储呈指令或数据结构形式的所要程序代码部件且可由通用或专用计算机或者通用或专用处理器存取的任何其它非暂时性媒体。并且，任何连接被恰当地称为计算机可读媒体。举例来说，如果使用同轴电缆、光纤电缆、双绞线、数字订户线(DSL)或例如红外线、无线电和微波等无线技术从网站、服务器或其它远程源传输软件，那么所述同轴电缆、光纤电缆、双绞线、数字订户线(DSL)或例如红外线、无线电和微波等无线技术包含在媒体的定义中。如本文中所使用，磁盘和光盘包含CD、激光光盘、光学光盘、数字多功能光盘(DVD)、软性磁盘和蓝光光盘，其中磁盘通常以磁性方式再现数据，而光盘利用激光以光学方式再现数据。上述的组合也包含在计算机可读媒体的范围内。
提供本文中的描述以使得本领域的技术人员能够制作或使用本公开。本领域的技术人员将显而易见对本公开的各种修改，且可在不脱离本公开的范围的情况下将本文中所定义的一般原理应用于其它变化形式。因此，本公开不限于本文中所描述的实例和设计，而是被赋予与本文中所公开的原理和新颖特征一致的最广泛范围。

Claims (25)

1.一种设备，其包括：
多个存取线解码器，其至少部分地位于衬底中；
多个字线板，其竖直地布置在所述衬底上方且通过相应介电层彼此分离，每一字线板包括多个字线构件，所述多个字线构件各自在第一水平方向上延伸且延伸到存储器区中；
第一多个通孔，其竖直地延伸穿过所述多个字线板，所述第一多个通孔布置于在所述第一水平方向上延伸的行和在第二水平方向上延伸的列中，所述第一多个通孔中的每一通孔与所述多个存取线解码器中的相应存取线解码器耦合；及
第二多个通孔，其竖直地延伸穿过所述多个字线板，所述第二多个通孔中的每一通孔与所述多个存取线解码器电隔离，且所述第二多个通孔的子集布置于在所述第二水平方向上延伸的列中且在所述第一水平方向上位于所述第一多个通孔与所述存储器区之间。
2.根据权利要求1所述的设备，其进一步包括：
多个柱，其竖直地延伸穿过所述存储器区，每一柱与所述存储器区的一或多个存储器单元耦合。
3.根据权利要求2所述的设备，其进一步包括：
公共导体，其布置在所述多个柱下方和所述衬底上方，其中所述公共导体与所述第二多个通孔的所述子集中的每一通孔耦合。
4.根据权利要求1所述的设备，其进一步包括：
多个触点，其布置在所述第一多个通孔之下，每一触点包括导电材料且与所述第一多个通孔中的相应通孔耦合。
5.根据权利要求4所述的设备，其进一步包括：
第三多个通孔，其布置在所述多个触点之下，所述第三多个通孔中的每一通孔与所述多个触点中的相应触点耦合。
6.根据权利要求5所述的设备，其中所述多个触点中的每一触点悬垂于所述第三多个通孔中的相应通孔上。
7.根据权利要求4所述的设备，其进一步包括：
第二多个触点，其布置在所述第二多个通孔之下，所述第二多个触点中的每一触点包括所述导电材料且与所述第二多个通孔中的相应通孔耦合。
8.根据权利要求4所述的设备，其进一步包括：
第二多个触点，其布置在所述第一多个通孔上方，每一触点包括第二导电材料且与所述第一多个通孔中的相应通孔耦合。
9.根据权利要求8所述的设备，其进一步包括：
定位于所述第二导电材料上方的第三导电材料和定位于所述第三导电材料上方的氧化物材料。
10.根据权利要求1所述的设备，其进一步包括：
第三多个通孔，其竖直地延伸穿过所述多个字线板，所述第三多个通孔布置于在所述第一水平方向上延伸的行中，所述第三多个通孔中的每一个与所述多个存取线解码器电隔离。
11.一种方法，其包括：
在衬底上竖直地沉积层堆叠，所述层堆叠包括第一材料与第二材料的交替层，所述第一材料包括介电材料，且所述衬底包括多个存取线解码器；
蚀刻穿过所述层堆叠的多个空腔，所述多个空腔布置于在第一水平方向上延伸的行和在第二水平方向上延伸的列中；及
在所述多个空腔中沉积导电材料以在所述多个空腔的第一子集中形成第一多个通孔且在所述多个空腔的第二子集中形成第二多个通孔，所述第一多个通孔中的每一个与所述多个存取线解码器中的相应存取线解码器耦合，且所述第二多个通孔中的每一个与所述多个存取线解码器电隔离，且所述第二多个通孔中的每一个在所述第一水平方向上位于所述第一多个通孔与存储器区之间，所述存储器区包括形成于所述层堆叠中的存储器单元。
12.根据权利要求11所述的方法，其进一步包括：
蚀刻竖直地延伸穿过所述层堆叠的所述存储器区的第二多个空腔；
在所述第二多个空腔中的每一空腔中沉积存储器材料以形成所述存储器单元；及
在所述第二多个空腔中沉积多个柱，每一柱分别与所述存储器单元中的一或多个耦合。
13.根据权利要求12所述的方法，其进一步包括：
沉积公共导体，所述公共导体与所述第二多个通孔中的一或多个耦合，且其中所述层堆叠沉积在所述公共导体上。
14.根据权利要求11所述的方法，其进一步包括：
形成多个触点，每一触点包括导电材料，其中蚀刻所述多个空腔暴露所述多个触点中的每一个的至少一部分。
15.根据权利要求14所述的方法，其进一步包括：
沉积第三多个通孔，所述第三多个通孔中的每一通孔与所述多个触点中的相应触点耦合，其中所述多个触点形成于所述第三多个通孔上方。
16.根据权利要求15所述的方法，其中所述多个触点中的每一触点悬垂于所述第三多个通孔中的相应通孔上。
17.根据权利要求14所述的方法，其进一步包括：
在所述第一多个通孔上方形成第二多个触点，每一触点包括第二导电材料且与所述第一多个通孔中的相应通孔耦合。
18.根据权利要求17所述的方法，其中形成所述第二多个触点中的每一触点进一步包括沉积定位于所述第二导电材料上方的第三导电材料和定位于所述第三导电材料上方的氧化物材料，所述第二多个触点中的每一触点与所述第一多个通孔中的相应通孔耦合。
19.根据权利要求11所述的方法，其中在所述多个空腔中沉积所述导电材料在所述多个空腔的第三子集中形成第三多个通孔，所述第三多个通孔布置于在所述第二水平方向上延伸的行中，所述第三多个通孔中的每一个与所述多个存取线解码器电隔离。
20.一种存储器阵列，其由包括以下各项的过程形成：
在衬底上竖直地沉积层堆叠，所述层堆叠包括第一材料与第二材料的交替层，所述第一材料包括介电材料，且所述衬底包括多个存取线解码器；
蚀刻穿过所述层堆叠的多个空腔，所述多个空腔布置于在第一水平方向上延伸的行和在第二水平方向上延伸的列中；及
在所述多个空腔中沉积导电材料以在所述多个空腔的第一子集中形成第一多个通孔且在所述多个空腔的第二子集中形成第二多个通孔，所述第一多个通孔中的每一个与所述多个存取线解码器中的相应存取线解码器耦合，且所述第二多个通孔中的每一个与所述多个存取线解码器电隔离，且所述第二多个通孔中的每一个在所述第一水平方向上位于所述第一多个通孔与存储器区之间，所述存储器区包括形成于所述层堆叠中的存储器单元。
21.根据权利要求20所述的存储器阵列，其中所述过程进一步包括：
蚀刻竖直地延伸穿过所述层堆叠的所述存储器区的第二多个空腔；
在所述第二多个空腔中的每一空腔中沉积存储器材料以形成所述存储器单元；及
在所述第二多个空腔中沉积多个柱，每一柱分别与所述存储器单元中的一或多个耦合。
22.根据权利要求21所述的存储器阵列，其中所述过程进一步包括：
沉积公共导体，所述公共导体与所述第二多个通孔中的一或多个耦合，且其中所述层堆叠沉积在所述公共导体上。
23.根据权利要求20所述的存储器阵列，其中所述过程进一步包括：
形成多个触点，每一触点包括导电材料，其中蚀刻所述多个空腔暴露所述多个触点中的每一个的至少一部分。
24.根据权利要求23所述的存储器阵列，其中所述过程进一步包括：
沉积第三多个通孔，所述第三多个通孔中的每一通孔与所述多个触点中的相应触点耦合，其中所述多个触点形成于所述第三多个通孔上方。
25.根据权利要求20所述的存储器阵列，其中在所述多个空腔中沉积所述导电材料在所述多个空腔的第三子集中形成第三多个通孔，所述第三多个通孔布置于在所述第二水平方向上延伸的行中，所述第三多个通孔中的每一个与所述多个存取线解码器电隔离。
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