JP2015106708A - 不揮発性記憶装置 - Google Patents

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昌樹 大和
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義則 中久保
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Abstract

【課題】実施形態は、記録されたデータの変化を防止することが可能な不揮発性記憶装置を提供する。【解決手段】実施形態に係る不揮発性記憶装置は、第１のワード線と、第２のワード線と、ビット線と、を備える。さらに、前記第１のワード線と前記第２のワード線と、の間に設けられた第１の絶縁膜と、前記第１のワード線、前記第２のワード線および前記第１の絶縁膜のそれぞれの端部に沿って設けられた抵抗変化膜と、を備える。前記抵抗変化膜は、前記ビット線と前記第１のワード線との間、前記ビット線と前記第２のワード線との間、および、前記ビット線と前記第１の絶縁膜との間に配置される。そして、前記第１のワード線と前記第２のワード線との間の中央部における誘電率は、前記第１のワード線および前記第２のワード線のそれぞれの近傍よりも高い。【選択図】図１

Description

実施形態は、不揮発性記憶装置に関する。
次世代の不揮発性記憶装置に求められる記憶容量を実現するために、３次元構造のメモリセルアレイの開発が進められている。例えば、層間絶縁膜を介して積層される複数のワード線と、ビット線と、の間に縦方向につながった抵抗変化膜を含む構造が検討されている。このような構造では、選択されたメモリセルにセット電圧（またはリセット電圧、読み出し電圧など）を印加すると、隣接する層間絶縁膜とビット線の間にも電界が加わる可能性がある。その結果、層間絶縁膜とビット線の間の抵抗変化膜の抵抗が変化(もしくは、絶縁破壊)してしまい、メモリセルに記憶したデータが変化する可能性がある。
特開２０１１−１２９６３９号公報
実施形態は、記録されたデータの変化を防止することが可能な不揮発性記憶装置を提供する。
実施形態に係る不揮発性記憶装置は、第１の方向に延在する第１のワード線と、前記第１の方向に直交する第２の方向において、前記第１のワード線の上に配置された第２のワード線と、前記第２の方向に延在するビット線と、を備える。さらに、前記第１のワード線と前記第２のワード線と、の間に設けられた第１の絶縁膜と、前記第１のワード線、前記第２のワード線および前記第１の絶縁膜のそれぞれの端部に沿って設けられた抵抗変化膜と、を備える。前記抵抗変化膜は、前記ビット線と前記第１のワード線との間、前記ビット線と前記第２のワード線との間、および、前記ビット線と前記第１の絶縁膜との間に配置される。そして、前記第２の方向において、前記第１のワード線と前記第２のワード線との間の中央部における誘電率は、前記第１のワード線および前記第２のワード線のそれぞれの近傍よりも高い。
第１実施形態に係る不揮発性記憶装置のメモリセルアレイを模式的に例示する斜視図である。 第１実施形態に係る不揮発性記憶装置のメモリセルアレイを例示する模式断面図である。 第１実施形態に係る不揮発性記憶装置を模式的に例示するブロック図である。 第１実施形態に係る不揮発性記憶装置の動作状態を例示する模式図である。 第２実施形態に係る不揮発性記憶装置のメモリセルアレイを例示する模式断面図である。 第２実施形態に係る不揮発性記憶装置の製造過程を例示する模式図である。 図６に続く製造過程を例示する模式図である。 図７に続く製造過程を例示する模式図である。 図８に続く製造過程を例示する模式図である。 比較例に係る不揮発性記憶装置の動作状態を例示する模式図である。
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
以下の説明では、図中に示す互いに直交する３つの軸方向、すなわち、Ｘ方向、Ｙ方向、Ｚ方向を参照して、各構成要素の配置を説明する。Ｚ方向を上方、その反対方向を下方として説明する場合がある。また、第１方向をＹ方向、第２方向をＺ方向として説明する。
［第１実施形態］
第１実施形態に係る不揮発性記憶装置１００は、３次元構造のメモリセルアレイ１を備える。メモリセルアレイ１は、例えば、複数の抵抗変化型メモリセルＭＣを有し、縦方向（Ｚ方向）に延在するビット線を含む。以下、図１〜図４を参照して、第１実施形態に係る不揮発性記憶装置１００を説明する。
図１は、第１実施形態に係る不揮発性記憶装置１００のメモリセルアレイ１を模式的に例示する斜視図である。メモリセルアレイ１は、Ｘ方向に延在する複数のグローバルビット線１０と、Ｚ方向に延在し、グローバルビット線１０のいずれかに電気的に接続されたローカルビット線２０と、Ｙ方向にそれぞれ延在する複数のワード線３０と、を備える。
実施形態は、上記の例に限定される訳ではなく、例えば、ワード線３０とローカルビット線２０は、必ずしも直交しなくても良い。また、「直交」という概念は、厳密なものではなく、いくらかの許容範囲を有する。例えば、製造過程における加工精度に起因した直交からのズレを許容し、概ね直交する状態であれば良い。
複数のグローバルビット線１０は、相互に平行に設けられ、Ｙ方向に並べて配置される。ローカルビット線２０は、選択素子５０、例えば、薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）を介してグローバルビット線１０に電気的に接続される。そして、１つのグローバルビット線１０には、複数のローカルビット線２０が電気的に接続される。
メモリセルアレイ１は複数のワード線３０を含む。そして、複数のワード線３０は、Ｙ方向に延在し相互に平行に設けられる。また、ワード線３０は、Ｚ方向に並べて配置される。ローカルビット線２０は、その両側において、記憶層を介して複数のワード線３０に向き合うように設けられる。
ローカルビット線２０と、ワード線３０と、の間には、記憶層である抵抗変化膜４０が設けられる。抵抗変化膜４０は、例えば、第１の状態と、第１の状態よりも低抵抗の第２の状態と、の間を可逆的に遷移する抵抗変化材を含む。この抵抗変化は、抵抗変化膜４０に電圧を印加して電流を流すこと、もしくは、電流により加熱すること、または、その両方により誘起される。
抵抗変化材は、例えば、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、コバルト（Ｃｏ）、アルミニウム（Ａｌ）、鉄（Ｆｅ）、マンガン（Ｍｎ）、クロム（Ｃｒ）およびニオブ（Ｎｂ）からなる群より選択された少なくとも１つの元素を含む酸化物を主成分とする。
また、抵抗変化材には、コンダクションブリッジ（Conduction Bridge）型の記憶素子用の材料を用いることができる。例えば、単結晶もしくは多結晶のＳｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＩｎＡｓＰ、ＧａＮ、ＳｉＣ、ＨｆＳｉ、ＨｆＯ、ＡｌＯ、または、これらの材料の組み合わせを用いることができる。この時、抵抗変化材の電極として、ローカルビット線２０と抵抗変化膜４０との間、または、ワード線３０と抵抗変化膜４０との間には、例えば、Ａｇ、Ａｕ、Ｔｉ、Ｎｉ、Ｃｏ、Ａｌ、Ｆｅ、Ｃｒ、Ｃｕ、Ｗ、Ｈｆ、Ｔａ、Ｐｔ、Ｒｕ、ＺｒまたはＩｒや、その窒化物あるいは炭化物などの電極を配置することができる。また、電極として、ポリシリコンに上記材料を添加した材料を用いることもできる。
グローバルビット線１０と、ローカルビット線２０と、の間に設けられた選択素子５０は、例えば、グローバルビット線１０とローカルビット線２０との間の電気的な導通をオンオフ制御する。選択素子５０は、例えば、薄膜トランジスタであり、導電部５１と、ゲート電極５３と、ゲート絶縁膜５５と、を有する。ここに例示する選択素子５０では、Ｚ方向に電流が流れる。
なお、図１において、Ｙ方向に並ぶグローバルビット線１０の間、および、ローカルビット線２０の間に設けられる絶縁膜は、図面を見やすくするため、図示を省略している。
図２（ａ）および図２（ｂ）は、第１実施形態に係る不揮発性記憶装置１００のメモリセルアレイ１を例示する模式断面図である。図２（ａ）は、図１に示したメモリセルアレイ１のＸ−Ｚ面を表している。図２（ｂ）は、図２（ａ）中に示す破線で囲まれた領域２Ｂを拡大した断面図である。
図２（ａ）に表すように、グローバルビット線１０の上には、Ｚ方向に選択素子５０が設けられる。選択素子５０は、導電部５１と、ゲート電極５３と、ゲート絶縁膜５５と、を有する。
導電部５１は、チャネル部５７と、その上下に設けられたソースドレイン部５８および５９を有する。ゲート絶縁膜５５は、チャネル部５７と、ゲート電極５３と、の間に設けられる。ソースドレイン部５８は、グローバルビット線１０に接続される。一方、ソースドレイン部５９は、ローカルビット線２０に接続される。
グローバルビット線１０と、ゲート電極５３と、の間には、絶縁層６１が設けられる。また、ゲート電極５３の上には、絶縁層６３が設けられる。絶縁層６１および６３には、例えば、シリコン酸化膜を用いることができる。
選択素子５０の上には、ローカルビット線２０と、複数のワード線３０と、が設けられる。複数のワード線３０は、層間絶縁膜３５（第１絶縁層）を介してＺ方向に積層される。また、ローカルビット線２０と、ワード線３０と、の間には、抵抗変化膜４０が設けられる。そして、ローカルビット線２０と、ワード線３０と、が向き合う部分にメモリセルＭＣが形成される。
図２（ｂ）に表すように、メモリセルアレイ１は、第１のワード線（以下、ワード線３０ａ）と、第２のワード線（以下、ワード線３０ｂ）と、を有する。ワード線３０ｂは、層間絶縁膜３５を介してワード線３０ａの下に配置される。ローカルビット線２０は、上方（Ｚ方向）に延在する。ローカルビット線２０は、ワード線３０ａ、ワード線３０ｂおよび層間絶縁膜３５のそれぞれの側面上に抵抗変化膜４０を介して配置される。抵抗変化膜４０は、ワード線３０ａ、ワード線３０ｂおよび層間絶縁膜３５のそれぞれと、ローカルビット線２０と、の間にＺ方向に連続して設けられる。
実施形態では、ワード線３０ａの端面３０ｅと、ワード線３０ｂの端面３０ｆと、の間を領域６０とする。この例では、領域６０は、層間絶縁膜３５の端部を含む。領域６０において、中央部における誘電率は、ワード線３０ａおよびワード線３０ｂのそれぞれの近傍よりも高い。
層間絶縁膜３５は、Ｚ方向に順に積層された第１の膜３６、第２の膜３７および第３の膜３８を含む。ここで、ワード線３０ａ、３０ｂの近傍とは、Ｚ方向において第１の膜３６、および、第３の膜３８が形成されている領域とすることができる。また、第３の膜３８のワード線３０ａから遠い方の面から、ワード線３０ａの間のいずれかの領域とすることもできる。同様に、第１の膜３６のワード線３０ｂから遠い方の面から、ワード線３０ｂの間のいずれかの領域とすることもできる。そして、第２の膜３７の誘電率は、第１の膜３６および第３の膜３８の誘電率よりも大きい。第２の膜３７は、例えば、Ｈｉｇｈ−ｋ膜であり、例えば、比誘電率が３．９よりも大きいイオン結合を有する金属酸化膜である。また、第１の膜３６および第３の膜３８は、例えば、シリコン酸化膜である。
図３は、第１実施形態に係る不揮発性記憶装置１００を模式的に例示するブロック図である。不揮発性記憶装置１００は、例えば、メモリセルアレイ１を駆動可能なローデコーダ１５およびセンスアンプ１７を備える。センスアンプ１７はメモリセルＭＣから読み出したデータを判別し、一時的に記憶することができる。さらに、不揮発性記憶装置１００は、制御回路１３と、インターフェース回路１９と、を備える。制御回路１３は、インターフェース回路１９を介して外部から入手したコマンドに基づき、ローデコーダ１５およびセンスアンプ１７を介してメモリセルアレイ１に情報を記録し、また、メモリセルアレイ１から情報を読み出す。
例えば、制御回路１３は、センスアンプ１７を介して、複数のグローバルビット線１０の１つを選択する。また、制御回路１３は、ローデコーダ１５を介して、選択したグローバルビット線１０の上に設けられた複数のローカルビット線２０のうちの１つを選択する。具体的には、選択したグローバルビット線１０と、選択対象のローカルビット線２０と、の間に設けられた選択素子５０のゲート電極５３にゲートバイアスを印加する。その結果、選択されたグローバルビット線１０を選択されたローカルビット線２０に電気的に接続する。
さらに、制御回路１３は、複数のワード線３０のうちの１つを指定することにより、選択されたローカルビット線２０と、ワード線３０と、の間に設けられた複数のメモリセルＭＣのうちの１つを選択する。
例えば、メモリセルＭＣに記録された情報を読み出す場合、制御回路１３は、選択したワード線３０ａと、選択したローカルビット線２０と、の間に第１の電位差を設け、選択したグローバルビット線１０に流れる電流をセンスアンプ１７により検出する。そして、センスアンプ１７からの検出結果（出力）に基づき、メモリセルＭＣに記録された情報を特定し、インターフェース回路１９を介して出力する。ここで、制御回路１３は、非選択のワード線３０ｂと選択したローカルビット線２０との間の電位差を第１の電位差よりも小さくするように、選択したワード線３０ａ以外の非選択のワード線３０ｂに電圧を印加する。
また、メモリセルＭＣに情報の書き込み（セット）を行う場合、または、メモリセルＭＣに記録された情報の消去（リセット）を行う場合は、選択したワード線３０ａと、選択したローカルビット線２０と、の間に第２の電位差を設け、メモリセルＭＣの抵抗を第１の状態から第２の状態、もしくは、その逆へ遷移させる。ここで、制御回路１３は、非選択のワード線３０ｂと選択したローカルビット線２０との間の電位差を第２の電位差よりも小さくするように、非選択のワード線３０ｂに電圧を印加する。
例えば、ローデコーダ１５（第１の回路）は、ワード線３０ａに第１の電圧を印加し、ワード線３０ｂに第２の電圧を印加する。一方、センスアンプ１７（第２の回路）は、グローバルビット線１０に第３の電圧を印加することにより、ローカルビット線に第４の電圧を与える。そして、制御回路１３は、第４の電圧が第１の電圧および前記第２の電圧よりも高くなるように制御する。また、制御回路１３は、第４の電圧が第１の電圧および第２の電圧よりも低くなるように制御しても良い。ここで、簡易的に第４の電圧を第３の電圧に置き換えて考えても良い。
図４（ａ）および４（ｂ）は、第１実施形態に係る不揮発性記憶装置１００の動作状態を例示する模式図である。図４（ａ）は、メモリセルアレイ１の部分断面図であり、図４（ｂ）は、図４（ａ）の点線部分の抵抗変化膜４０の電位分布を表す模式図である。
また、図１０（ａ）および１０（ｂ）に、比較例に係る不揮発性記憶装置３００の動作状態を例示する。図１０（ａ）は、比較例に係るメモリセルアレイ３の部分断面図であり、図１０（ｂ）は、図１０（ａ）の点線部分の抵抗変化膜４０の電位分布を表す模式図である。図４および１０では電位の変化をグラデーションで示している。色の濃い部分の電位が高く、色が薄くなるにつれて電位が低くなることを表している。
図４（ａ）および図１０（ａ）に示すように、選択されたメモリセルＭＣａは、選択されたワード線３０ａとローカルビット線２０の間に配置された抵抗変化膜４０とを含む。また、非選択のメモリセルＭＣｂは、非選択のワード線３０ｂとローカルビット線２０の間に配置された抵抗変化膜４０の他の部分を含む。図４（ｂ）および図１０（ｂ）に示す電位分布は、例えば、選択されたワード線３０ａの電圧（第１の電圧）を、例えば、０（ゼロ）Ｖ、非選択のワード線３０ｂの電圧（第２の電圧）を、例えば、１．５Ｖとし、グローバルビット線１０に、例えば、３Ｖよりもやや高い電圧を印加することにより、ローカルビット線２０に約３Ｖの電圧（第３の電圧）を与えた状態を表している。
図１０（ａ）に示すメモリセルアレイ３では、層間絶縁膜３５は、例えば、単層のシリコン酸化膜である。これに対し、図４（ａ）に表すメモリセルアレイ１では、層間絶縁膜３５は、第１の膜３６と、第２の膜３７と、第３の膜３８と、を含む。図４（ｂ）に示す電位分布のシミュレーションでは、第１の膜３６および第３の膜３８をシリコン酸化膜とし、第２の膜３７を酸化ハフニウム（ＨｆＯ）膜とした。また、各膜厚の比（第１の膜３６：第２の膜３７：第３の膜３８）は、１：２：１である。
抵抗変化膜中の電界は、選択されたワード線３０ａに近づくほど高くなる。図４（ｂ）と図１０（ｂ）とを比較すると、例えば、電界強度が７．５ＭＶ／ｃｍとなる位置は、メモリセルアレイ３よりもメモリセルアレイ１の方が、選択されたワード線３０ａに近い。
その結果、メモリセルアレイ１では、層間絶縁膜３５が誘電率の異なる複数の材料を含み、ワード線３０の近傍における層間絶縁膜３５の誘電率は、層間絶縁膜３５の中心に対して相対的に小さくなる。これにより、層間絶縁膜３５と、ローカルビット線２０と、が対向する部分の抵抗変化膜に印加される電界を緩和することが可能となる。そして、メモリセルＭＣとなる部分以外の抵抗変化膜４０の抵抗変化(もしくは、絶縁破壊)を抑制することができる。その結果、メモリセルＭＣに記憶されたデータの変動を小さくすることができる。
［第２実施形態］
図５は、第２実施形態に係る不揮発性記憶装置２００のメモリセルアレイ２を例示する模式断面図である。図５は、メモリセルアレイ２の一部を拡大した断面であり、図２（ａ）に示す領域２Ｂに対応する。
図５に表すように、メモリセルアレイ２は、ワード線３０ａと、ワード線３０ｂと、を有する。ワード線３０ｂは、層間絶縁膜３５を介してワード線３０ａの下に配置される。ローカルビット線２０は、上方（Ｚ方向）に延在し、ワード線３０ａ、ワード線３０ｂおよび層間絶縁膜３５の側面上に抵抗変化膜４０を介して配置される。抵抗変化膜４０は、ワード線３０ａ、ワード線３０ｂおよび層間絶縁膜３５のそれぞれと、ローカルビット線２０と、の間にＺ方向に連続して設けられる。
この例では、層間絶縁膜３５は単層であり、その端面３５ａは、ワード線３０の端面３０ｅおよび３０ｆよりも−Ｘ方向に後退した位置にある。そして、ワード線３０のそれぞれの端面と、抵抗変化膜４０と、の間、および、層間絶縁膜３５と、抵抗変化膜４０と、の間に、第２の絶縁膜（以下、絶縁膜４５）が設けられる。絶縁膜４５は、その誘電率が抵抗変化膜４０の誘電率よりも小さくなるように設けられる。絶縁膜４５は、例えば、シリコン酸化膜である。また、抵抗変化膜４０は、例えば、ハフニウム（Ｈｆ）等の金属元素を含み、絶縁膜４５は、抵抗変化膜４０から拡散した金属元素を含むように設けられることが好ましい。また、層間絶縁膜３５は、例えば、シリコン酸化膜であり、層間絶縁膜３５の誘電率は、抵抗変化膜４０の誘電率よりも小さい。
さらに、抵抗変化膜４０は、ワード線３０ａおよび３０ｂの間において、その端面３０ｅおよび３０ｆに沿った面ＥＦよりも層間絶縁膜３５の側（−Ｘ方向）に突出する部分を有する。これにより、抵抗変化膜４０に向き合うワード線３０ａの端面３０ｅと、抵抗変化膜４０に向き合うワード線３０ｂの端面３０ｆと、の間の領域７０の誘電率は、ワード線３０ａおよびワード線３０ｂのそれぞれの近傍７３よりも中央部７１において高くなる。ここで、ワード線３０ａ、３０ｂの近傍７３とは、端面３０ｅ、３０ｆのＺ方向の延長線上において絶縁膜４５が形成されている領域とすることができる。また、端面３０ｅ、３０ｆのＺ方向の延長線上において、絶縁膜４５の端面３０ｆから遠い方の点から、端面３０ｆの間のいずれかの領域とすることもできる。同様に、端面３０ｅ、３０ｆのＺ方向の延長線上において、絶縁膜４５の端面３０ｅから遠い方の面から、端面３０ｅの間のいずれかの領域とすることもできる。
言い換えれば、端面３０ｅおよび３０ｆに沿った面ＥＦ上において、抵抗変化膜４０の一部である中央部７１と、ワード線３０ａおよびワード線３０ｂのそれぞれと、の間の領域７３の誘電率は、中央部７１の誘電率よりも小さい。抵抗変化膜４０の一部である中央部７１の誘電率は、絶縁膜４５の一部であるワード線３０ａおよび３０ｂの近傍７３の誘電率よりも高い。これにより、層間絶縁膜３５と、ローカルビット線２０と、が対向する部分における抵抗変化膜の電界を緩和することが可能となる。そして、メモリセル外における抵抗変化膜４０の絶縁破壊(もしくは、抵抗変化)を抑制することができる。
次に、図６〜図９（ｃ）を参照して、第２実施形態に係る不揮発性記憶装置２００の製造方法を説明する。図６〜９（ｂ）は、第２実施形態に係る不揮発性記憶装置２００の製造過程を例示する模式図である。図６および図９（ａ）は、メモリセルアレイ２のＸ−Ｚ面を表す断面図であり、図７（ａ）〜図８（ｂ）は、図６中に示した領域７Ａを拡大して表す断面図である。
図９（ｃ）は、図９（ａ）中に破線で示す領域９ｃを拡大して示す模式断面図である。領域９ｃは、図５を参照して説明した部分と同じ構造を有する。
実施形態では、グローバルビット線１０の上に選択素子５０を形成し、その上に積層体８０を形成する。積層体８０は、複数の導電膜３３と複数の層間絶縁膜３５を含む。導電膜３３は、例えば、導電性の多結晶シリコン膜であり、層間絶縁膜３５は、例えば、シリコン酸化膜である。導電膜３３および層間絶縁膜３５は、交互に積層される。
次に、図６に表すように、積層体８０を分断する溝６５を形成する。溝６５は、例えば、ＲＩＥ（Reactive Ion Etching）法を用いてＹ方向に延在するように形成される。これにより、導電膜３３を分割した複数のワード線３０が形成される。
次に、図７（ａ）に表すように、溝６５の内面において、ワード線３０ａおよび３０ｂの間に露出した層間絶縁膜３５をエッチングし、その端面３５ａを−Ｘ方向に後退させる。すなわち、溝６５の内壁に露出する層間絶縁膜３５の端面を、ワード線３０の端面３０ｅおよび３０ｆよりも後退させる。例えば、希弗酸を用いたウエットエッチングなどの等方性のエッチングによって、層間絶縁膜３５の端面を選択的に後退させることができる。
続いて、図７（ｂ）に表すように、溝６５の内面に絶縁膜４３を形成する。ここで、絶縁膜４３は溝６５の内面にコンフォーマルに形成することができる。絶縁膜４３は、例えば、シリコン酸化膜であり、ＡＬＤ（Atomic Layer Deposition）法を用いて形成される。同図に示すように、絶縁膜４３は、ワード線３０の端面３０ｅおよび３０ｆ、層間絶縁膜３５の端面３５ａを連続的に覆う。
次に、図８（ａ）に表すように、溝６５の内面において、絶縁膜４３の上に抵抗変化膜４０を形成する。抵抗変化膜４０は、例えば、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、コバルト（Ｃｏ）、アルミニウム（Ａｌ）、鉄（Ｆｅ）、マンガン（Ｍｎ）、クロム（Ｃｒ）およびニオブ（Ｎｂ）からなる群より選択された少なくとも１つの元素の酸化物を含む。
次に、図８（ｂ）に表すように、絶縁膜４３および抵抗変化膜４０に熱処理を加えることにより、抵抗変化膜４０に含まれる金属元素を絶縁膜４３に拡散させる。これにより、絶縁膜４３は、抵抗変化膜４０と同じ金属元素を含む絶縁膜４５に変化する。抵抗変化膜４０が、例えば、ハフニウム（Ｈｆ）の酸化物を含む場合は、絶縁膜４５もハフニウムを含む。
次に、図９（ａ）に表すように、溝６５の内部に導電体２０ａを埋め込み、ローカルビット線２０を形成する。ローカルビット線２０は、例えば、選択素子５０のソースドレイン部５９に電気的に接続される。
図９（ｂ）は、ローカルビット線２０を形成したメモリセルアレイ２の上面を表す平面図である。ローカルビット線２０の材料である導電体２０ａは、例えば、導電性の多結晶シリコンである。導電体２０ａは、図９（ｂ）に表すように、Ｚ方向に延在する複数の略柱状に分割される。そして、導電体２０ａのそれぞれがローカルビット線２０であり、Ｙ方向に並んだローカルビット線２０の間には、絶縁体６７が埋め込まれる。絶縁体６７は、例えば、シリコン酸化膜である。
ローカルビット線２０の製造過程では、例えば、ＲＩＥ法を用いて導電体２０ａを略柱状にエッチングする。この際、抵抗変化膜４０と、導電体２０ａと、の間のエッチングの選択比が高いことが好ましい。これにより、ローカルビット線２０の形成が容易となる。また、導電体２０ａのエッチング過程において、抵抗変化膜４０がワード線３０を保護し、ダメージの発生を抑制する。
上記の通り、本実施形態に係る製造方法では、層間絶縁膜３５が複数の膜を含む第１実施形態に比べて製造過程が簡単化される。また、層間絶縁膜３５が高誘電体膜を含まないため、ワード線３０間の寄生容量を低減することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
（付記１）
交互に積層された複数の導電層および複数の第１の絶縁膜を含む積層体を形成し、
前記積層体を分割する溝を形成し、
前記溝の内面に第２の絶縁膜を形成し、
前記第２の絶縁膜の上に抵抗変化膜を形成し、
前記第２の絶縁膜および前記抵抗変化膜に熱処理を加えることにより、前記抵抗変化膜に含まれる金属元素を前記第２の絶縁膜に拡散させる不揮発性記憶装置の製造方法。
（付記２）
前記溝の内壁に露出する前記第１絶縁膜の端面を、前記導電層の端面よりも後退させるように、前記第１の絶縁膜をエッチングする付記１記載の不揮発性記憶装置の製造方法。
（付記３）
前記金属元素は、ハフニウム（Ｈｆ）である付記１、または２に記載の不揮発性記憶装置の製造方法。
１、２、３・・・メモリセルアレイ、 １０・・・グローバルビット線、 １３・・・制御回路、 １５・・・ローデコーダ、 １７・・・センスアンプ、 １９・・・インターフェース回路、 ２０・・・ローカルビット線、 ２０ａ・・・導電体、 ３０、３０ａ、３０ｂ・・・ワード線、 ３０ｅ、３０ｆ、３５ａ・・・端面、 ３３・・・導電膜、 ３５・・・層間絶縁膜、 ３６・・・第１の膜、 ３７・・・第２の膜、 ３８・・・第３の膜、 ４０・・・抵抗変化膜、 ４３、４５・・・絶縁膜、 ５０・・・選択素子、 ５１・・・導電部、 ５３・・・ゲート電極、 ５５・・・ゲート絶縁膜、 ５７・・・チャネル部、 ５８・・・ソースドレイン部、 ５９・・・ソースドレイン部、 ６０、７０・・・領域、 ６１・・・絶縁層、 ６３・・・絶縁層、 ６５・・・溝、 ６７・・・絶縁体、 ７１・・・中央部、 ７３・・・近傍、 ８０・・・積層体、 １００、２００、３００・・・不揮発性記憶装置

Claims (11)

  1. 第１の方向に延在する第１のワード線と、
    前記第１の方向に直交する第２の方向において、前記第１のワード線の上に配置された第２のワード線と、
    前記第１のワード線と前記第２のワード線と、の間に設けられた第１の絶縁膜と、
    前記第２の方向に延在するビット線と、
    前記第１のワード線、前記第２のワード線および前記第１の絶縁膜のそれぞれの端部に沿って設けられた抵抗変化膜であって、前記ビット線と前記第１のワード線との間、前記ビット線と前記第２のワード線との間、および、前記ビット線と前記第１の絶縁膜との間に配置された抵抗変化膜と、
    を備え、
    前記第２の方向において、前記第１のワード線と前記第２のワード線との間の中央部における誘電率は、前記第１のワード線および前記第２のワード線のそれぞれの近傍よりも高い不揮発性記憶装置。
  2. 前記第１の絶縁膜は、前記第２の方向に順に積層された第１の膜、第２の膜および第３の膜を有し、
    前記第２の膜の誘電率は、前記第１の膜および前記第３の膜の誘電率よりも大きい請求項１記載の不揮発性記憶装置。
  3. 前記第１の膜、前記第２の膜、および、前記第３の膜は同じ元素を含む請求項２記載の不揮発性記憶装置。
  4. 前記第１の膜、前記第３の膜は同じ材料を含む請求項２または３に記載の不揮発性記憶装置。
  5. 前記第１の膜、前記第２の膜、および、前記第３の膜は、前記抵抗変化膜と同じ元素を含む請求項２〜４のいずれか１つに記載の不揮発性記憶装置。
  6. 前記抵抗変化膜の第１部分は、前記第１のワード線と、前記第２のワード線と、の間において、前記第１の絶縁膜側に突出している請求項１記載の不揮発性記憶装置。
  7. 前記抵抗変化膜と、前記第１のワード線、前記第２のワード線および前記第１の絶縁膜のそれぞれと、の間に設けられ、前記抵抗変化膜よりも誘電率が小さい第２の絶縁膜をさらに備える請求項６記載の不揮発性記憶装置。
  8. 前記第２の絶縁膜は、前記第２方向において、前記第１のワード線と前記抵抗変化膜との間、および、前記第２ワード線と前記抵抗変化膜との間に延在する部分を有する請求項７記載の不揮発性記憶装置。
  9. 前記第１の絶縁膜と前記第２の絶縁膜は同じ元素を含む請求項７または８に記載の不揮発性記憶装置。
  10. 前記第１方向および前記第２方向に直交する方向に延在するグローバルビット線と、
    前記グローバルビット線と、前記ビット線の間に設けられた選択素子と、
    前記第１のワード線に第１の電位を印加し、前記第２のワード線に第２の電位を印加し、前記グローバルビット線に第３の電位を印加することを実行可能とする制御回路さらに備え、
    前記制御回路は、前記第３の電位が前記第１の電位および前記第２の電位よりも高くなるように制御する請求項１〜９のいずれか１つに記載の不揮発性記憶装置。
  11. 前記第１方向および前記第２方向に直交する方向に延在するグローバルビット線と、
    前記グローバルビット線と、前記ビット線の間に設けられた選択素子と、
    前記第１のワード線に第１の電位を印加し、前記第２のワード線に第２の電位を印加し、前記グローバルビット線に第３の電位を印加することを実行可能とする制御回路をさらに備え、
    前記制御回路は、前記第３の電位が前記第１の電位および前記第２の電位よりも低くなるように制御する請求項１０記載の不揮発性記憶装置。
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