JP2016058127A - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP2016058127A JP2016058127A JP2015118684A JP2015118684A JP2016058127A JP 2016058127 A JP2016058127 A JP 2016058127A JP 2015118684 A JP2015118684 A JP 2015118684A JP 2015118684 A JP2015118684 A JP 2015118684A JP 2016058127 A JP2016058127 A JP 2016058127A
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- transistor
- selection
- global bit
- global
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0023—Address circuits or decoders
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0023—Address circuits or decoders
- G11C13/0026—Bit-line or column circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0069—Writing or programming circuits or methods
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0023—Address circuits or decoders
- G11C13/0028—Word-line or row circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/003—Cell access
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/004—Reading or sensing circuits or methods
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/70—Resistive array aspects
- G11C2213/71—Three dimensional array
Landscapes
- Semiconductor Memories (AREA)
Abstract
Description
図1は、第1の実施形態に係る半導体記憶装置の構成を示すブロック図である。当該半導体記憶装置は、メモリセルアレイ11、ワード線ドライバ12、ビット線ドライバ13及び制御回路14を備える。メモリセルアレイ11は、互いに交差する方向に延在するビット線BL及びワード線WLを含み、当該ビット線BL及びワード線WLの交差部には、メモリセルMCが設けられている。後述するように、メモリセルMCは、抵抗値の高低によりデータを記憶可能な可変抵抗素子を含む。
第2の実施形態は、グローバルビット線の配線抵抗に応じて、抵抗素子の抵抗値を変化させる例である。
第3の実施形態は、抵抗素子をグローバルビット線側ではなく、ワード線側に挿入した例である。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
Claims (6)
- 第1の方向に延在し、前記第1の方向に対し交差する第2の方向と、前記第1の方向及び前記第2の方向に対し交差する第3の方向とに、それぞれ所定の間隔を空けて配置された複数のワード線と、
前記第3の方向に延在し、前記第1の方向及び前記第2の方向に、それぞれ所定の間隔を空けて配置された複数のビット線と、
前記ワード線と前記ビット線との間に設けられ、記憶素子として機能する可変抵抗層と、
前記複数のビット線が共通に接続されたグローバルビット線と、
前記ビット線と前記グローバルビット線との間に設けられた選択素子と、
前記記憶素子に対する読み出し、書き込み、消去の各動作を実行可能な制御回路と、
前記選択素子より前記グローバルビット線側に設けられ、前記選択素子に流れる電流の大きさに応じて、前記選択素子に印加される電圧の大きさを調整する機能を有する抵抗素子と、
を備えることを特徴とする半導体記憶装置。 - 前記抵抗素子は、可変抵抗であることを特徴とする請求項1に記載の半導体記憶装置。
- 第1の方向に延在し、前記第1の方向に対し交差する第2の方向と、前記第1の方向及び前記第2の方向に対し交差する第3の方向とに、それぞれ所定の間隔を空けて配置された複数のワード線と、
前記第3の方向に延在し、前記第1の方向及び前記第2の方向に、それぞれ所定の間隔を空けて配置された複数のビット線と、
前記ワード線と前記ビット線との間に設けられ、記憶素子として機能する可変抵抗層と、
前記複数のビット線が共通に接続されたグローバルビット線と、
前記ビット線と前記グローバルビット線との間に設けられた選択素子と、
前記記憶素子に対する読み出し、書き込み、消去の各動作を実行可能な制御回路と、
前記グローバルビット線における、前記選択素子と反対側の端部に接続されたグローバルビット線駆動回路と、を備え、
前記グローバルビット線駆動回路は、第1の電源に接続された第1導電型の第1トランジスタと、第2の電源に接続された第2導電型の第2トランジスタと、を含み、
前記グローバルビット線は、前記第1トランジスタの出力端子と前記第2トランジスタの出力端子とが接続されるノードに接続され、
前記制御回路は、前記第1トランジスタの制御端子及び前記第2トランジスタの制御端子に、それぞれ異なる電圧を印加可能であることを特徴とする半導体記憶装置。 - 前記制御回路は、選択された前記記憶素子に対応する前記選択素子と前記グローバルビット線駆動回路との間の前記グローバルビット線の長さに応じて、前記第1トランジスタの制御端子及び前記第2トランジスタの制御端子に印加する電圧の少なくとも一方を決定することを特徴とする請求項3に記載の半導体記憶装置。
- 前記グローバルビット線は、前記第2の方向に延在し、
前記複数のワード線は、前記第1の方向に対向する櫛型形状の配線パターンに束ねられ、前記櫛型形状の配線パターンは更に、ワード線選択回路の制御線を介して前記第1の方向に延在するグローバルワード線に共通に接続され、
前記制御回路は、選択された前記記憶素子に対応する前記グローバルワード線のアドレスに応じて、前記第1トランジスタの制御端子及び前記第2トランジスタの制御端子に印加する電圧の少なくとも一方を決定することを特徴とする請求項3に記載の半導体記憶装置。 - 第1の方向に延在し、前記第1の方向に対し交差する第2の方向と、前記第1の方向及び前記第2の方向に対し交差する第3の方向とに、それぞれ所定の間隔を空けて配置された複数のワード線と、
前記第3の方向に延在し、前記第1の方向及び前記第2の方向に、それぞれ所定の間隔を空けて配置された複数のビット線と、
前記ワード線と前記ビット線との間に設けられ、記憶素子として機能する可変抵抗層と、
前記複数のビット線が共通に接続されたグローバルビット線と、
前記ビット線と前記グローバルビット線との間に設けられた選択素子と、
前記記憶素子に対する読み出し、書き込み、消去の各動作を実行可能な制御回路と、
前記選択素子より前記ワード線側に設けられ、前記選択素子に流れる電流の大きさに応じて、前記選択素子に印加される電圧の大きさを調整する機能を有する抵抗素子と、
を備えることを特徴とする半導体記憶装置。
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US201462045595P | 2014-09-04 | 2014-09-04 | |
US62/045,595 | 2014-09-04 | ||
US14/593,254 US9349446B2 (en) | 2014-09-04 | 2015-01-09 | Semiconductor memory device and method of controlling the same |
US14/593,254 | 2015-01-09 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2016058127A true JP2016058127A (ja) | 2016-04-21 |
JP6433854B2 JP6433854B2 (ja) | 2018-12-05 |
Family
ID=55438104
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015118684A Active JP6433854B2 (ja) | 2014-09-04 | 2015-06-11 | 半導体記憶装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US9349446B2 (ja) |
JP (1) | JP6433854B2 (ja) |
TW (1) | TWI556244B (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10762956B2 (en) | 2017-09-22 | 2020-09-01 | Toshiba Memory Corporation | Semiconductor memory device |
KR20210086715A (ko) * | 2018-11-30 | 2021-07-08 | 마이크론 테크놀로지, 인크 | 수직 디코더 |
JP2022553435A (ja) * | 2019-12-18 | 2022-12-22 | マイクロン テクノロジー,インク. | 垂直3dメモリデバイス及びそれを製造するための方法 |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9455257B2 (en) | 2014-09-04 | 2016-09-27 | Kabushiki Kaisha Toshiba | Semiconductor memory device and method of manufacturing the same |
US9679643B1 (en) | 2016-03-09 | 2017-06-13 | Taiwan Semiconductor Manufacturing Co., Ltd. | Resistive memory device having a trimmable resistance of at least on of a driver and a sinker is trimmed based on a row location |
US20180137927A1 (en) * | 2016-04-16 | 2018-05-17 | Chengdu Haicun Ip Technology Llc | Three-Dimensional Vertical One-Time-Programmable Memory Comprising No Separate Diode Layer |
US10991762B2 (en) * | 2017-03-31 | 2021-04-27 | Sony Semiconductor Solutions Corporation | Memory unit |
JP2019067947A (ja) | 2017-10-02 | 2019-04-25 | 東芝メモリ株式会社 | 半導体記憶装置 |
JP2020047824A (ja) | 2018-09-20 | 2020-03-26 | キオクシア株式会社 | 抵抗変化型メモリ |
US11043268B2 (en) * | 2019-07-16 | 2021-06-22 | Samsung Electronics Co., Ltd. | Resistive memory devices and methods of operating resistive memory devices including adjustment of current path resistance of a selected memory cell in a resistive memory device |
JP2021048307A (ja) | 2019-09-19 | 2021-03-25 | キオクシア株式会社 | 半導体記憶装置 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004110961A (ja) * | 2002-09-19 | 2004-04-08 | Renesas Technology Corp | 電流駆動回路および半導体記憶装置 |
JP2011008860A (ja) * | 2009-06-25 | 2011-01-13 | Sony Corp | 不揮発性メモリの記録方法及び不揮発性メモリ |
WO2011152061A1 (ja) * | 2010-06-03 | 2011-12-08 | パナソニック株式会社 | クロスポイント型抵抗変化不揮発性記憶装置 |
JP2013120618A (ja) * | 2011-12-07 | 2013-06-17 | Toshiba Corp | 記憶装置 |
JP2014146406A (ja) * | 2013-01-29 | 2014-08-14 | Toshiba Corp | 半導体記憶装置 |
US20140241037A1 (en) * | 2013-02-28 | 2014-08-28 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5194302B2 (ja) * | 2008-02-20 | 2013-05-08 | ルネサスエレクトロニクス株式会社 | 半導体信号処理装置 |
JP5197512B2 (ja) | 2009-07-02 | 2013-05-15 | 株式会社東芝 | 半導体記憶装置 |
US8422277B2 (en) * | 2010-11-04 | 2013-04-16 | Seagate Technology Llc | Field assisted switching of a magnetic memory element |
US9065044B2 (en) | 2010-12-14 | 2015-06-23 | Sandisk 3D Llc | Three dimensional non-volatile storage with connected word lines |
EP2731110B1 (en) | 2010-12-14 | 2016-09-07 | SanDisk Technologies LLC | Architecture for three dimensional non-volatile storage with vertical bit lines |
JP5777991B2 (ja) * | 2011-09-22 | 2015-09-16 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US9673389B2 (en) | 2012-01-24 | 2017-06-06 | Kabushiki Kaisha Toshiba | Memory device |
KR101965614B1 (ko) * | 2012-09-26 | 2019-04-04 | 삼성전자주식회사 | 반도체 메모리 장치 |
US8963115B2 (en) | 2013-04-12 | 2015-02-24 | Kabushiki Kaisha Toshiba | Memory device and method of manufacturing memory device |
US8971093B2 (en) | 2013-05-14 | 2015-03-03 | Kabushiki Kaisha Toshiba | Memory device and method of controlling memory device |
-
2015
- 2015-01-09 US US14/593,254 patent/US9349446B2/en active Active
- 2015-01-27 TW TW104102752A patent/TWI556244B/zh active
- 2015-06-11 JP JP2015118684A patent/JP6433854B2/ja active Active
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004110961A (ja) * | 2002-09-19 | 2004-04-08 | Renesas Technology Corp | 電流駆動回路および半導体記憶装置 |
JP2011008860A (ja) * | 2009-06-25 | 2011-01-13 | Sony Corp | 不揮発性メモリの記録方法及び不揮発性メモリ |
WO2011152061A1 (ja) * | 2010-06-03 | 2011-12-08 | パナソニック株式会社 | クロスポイント型抵抗変化不揮発性記憶装置 |
JP2013120618A (ja) * | 2011-12-07 | 2013-06-17 | Toshiba Corp | 記憶装置 |
JP2014146406A (ja) * | 2013-01-29 | 2014-08-14 | Toshiba Corp | 半導体記憶装置 |
US20140241037A1 (en) * | 2013-02-28 | 2014-08-28 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10762956B2 (en) | 2017-09-22 | 2020-09-01 | Toshiba Memory Corporation | Semiconductor memory device |
KR20210086715A (ko) * | 2018-11-30 | 2021-07-08 | 마이크론 테크놀로지, 인크 | 수직 디코더 |
JP2022510252A (ja) * | 2018-11-30 | 2022-01-26 | マイクロン テクノロジー,インク. | 垂直デコーダ |
US11468930B2 (en) | 2018-11-30 | 2022-10-11 | Micron Technology, Inc. | Vertical decoder |
KR102514881B1 (ko) | 2018-11-30 | 2023-03-29 | 마이크론 테크놀로지, 인크 | 수직 디코더 |
TWI798683B (zh) * | 2018-11-30 | 2023-04-11 | 美商美光科技公司 | 與垂直解碼器相關聯之記憶體裝置、操作記憶體裝置之方法及記憶體設備 |
JP7303305B2 (ja) | 2018-11-30 | 2023-07-04 | マイクロン テクノロジー,インク. | 垂直デコーダ |
JP2022553435A (ja) * | 2019-12-18 | 2022-12-22 | マイクロン テクノロジー,インク. | 垂直3dメモリデバイス及びそれを製造するための方法 |
US11818902B2 (en) | 2019-12-18 | 2023-11-14 | Micron Technology, Inc. | Vertical 3D memory device and method for manufacturing the same |
Also Published As
Publication number | Publication date |
---|---|
TWI556244B (zh) | 2016-11-01 |
US9349446B2 (en) | 2016-05-24 |
US20160071583A1 (en) | 2016-03-10 |
TW201610999A (zh) | 2016-03-16 |
JP6433854B2 (ja) | 2018-12-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6433854B2 (ja) | 半導体記憶装置 | |
KR100855585B1 (ko) | 소오스 라인 공유구조를 갖는 저항성 랜덤 억세스 메모리및 그에 따른 데이터 억세스 방법 | |
JP5028011B2 (ja) | 二種の抵抗体を含む不揮発性メモリ素子 | |
US8199557B2 (en) | Nonvolatile semiconductor memory device and method of resetting the same | |
JP4221031B2 (ja) | 不揮発性半導体記憶装置及びその書き換え方法 | |
CN101622673B (zh) | 非易失性存储装置及非易失性存储装置中的数据写入方法 | |
JPWO2008129774A1 (ja) | 抵抗変化型記憶装置 | |
WO2007008701A2 (en) | Apparatus and method for programming an array of nonvolatile memory cells including switchable resistor memory elements | |
WO2007008699A2 (en) | Apparatus and method for reading an array of nonvolatile memory cells including switchable resistor memory elements | |
JP2007188603A (ja) | 不揮発性半導体記憶装置 | |
KR20080022184A (ko) | 반도체 기억 장치 | |
US10553647B2 (en) | Methods and apparatus for three-dimensional non-volatile memory | |
JP5713942B2 (ja) | 抵抗変化型不揮発性半導体記憶装置 | |
US9805793B2 (en) | Filament confinement in reversible resistance-switching memory elements | |
US9361976B2 (en) | Sense amplifier including a single-transistor amplifier and level shifter and methods therefor | |
TW201539707A (zh) | 抗變化記憶體 | |
JP2015103271A (ja) | 記憶装置及び記憶装置の制御方法 | |
TW201535617A (zh) | 非揮發性記憶體裝置 | |
US9442663B2 (en) | Independent set/reset programming scheme | |
US9224459B1 (en) | Memory device and method of initializing memory device | |
TW201535374A (zh) | 半導體記憶體裝置 | |
WO2018212082A1 (ja) | メモリ装置およびメモリ装置の制御方法 | |
US10355049B1 (en) | Methods and apparatus for three-dimensional non-volatile memory | |
JP5988061B2 (ja) | 不揮発性半導体記憶装置 | |
US11257536B2 (en) | Semiconductor storage device and control method thereof |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20170531 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20170731 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20180425 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20180501 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20180626 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20180710 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20180831 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20181009 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20181107 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6433854 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |