TW201535374A - 半導體記憶體裝置 - Google Patents
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Abstract
根據一實施例之一半導體記憶體裝置包含一記憶體胞陣列及一控制電路。該記憶體胞陣列包含：複數個第一導電層，其等經堆疊；一記憶體層，其設置於該複數個第一導電層之一側表面上；及一第二導電層，其經由該記憶體層而接觸該複數個第一導電層之該側表面。安置於第一位置處之第一導電層之一厚度大於安置於第二位置處之第一導電層之一厚度。該控制電路經組態以將一第一電壓施加至一選定第一導電層。該控制電路基於該選定第一導電層之一位置而改變該第一電壓之一值。
Description
本申請案係基於且主張2014年2月3日申請之美國臨時專利申請案第61/935,232號及2014年6月16日申請之美國非臨時專利申請案第14/305,371號之權利，該等案之全文以引用方式併入本文中。
本說明書中所描述之實施例係關於一種半導體記憶體裝置。
近年來，隨著半導體記憶體裝置變得更加高度整合，已提出ReRAM(電阻性RAM)。在此ReRAM中，將可逆地改變其電阻值之一可變電阻元件用作為記憶體。再者，在此ReRAM中，一結構(其中該可變電阻元件設置於平行於一基板之一主平面延伸之一字線之一側壁與垂直於該基板之該主平面延伸之一位元線之一側壁之間)能夠達成一記憶體胞陣列之一甚至更高整合度。然而，變動有時發生於施加至連接於該位元線與該字線之間之一記憶體胞之一電壓中。
根據一實施例之一半導體記憶體裝置包括一記憶體胞陣列及一控制電路。該記憶體胞陣列包含：複數個第一導電層，其等在垂直於一基板之一第一方向上堆疊且在平行於該基板之一第二方向上延伸；一記憶體層，其設置於該複數個第一導電層之一側表面上；及一第二導電層，其在該第一方向上延伸且包含經由該記憶體層而接觸該複數
個第一導電層之該側表面的一第一側表面。該第一方向上之一第一位置處之該第二導電層之該第一側表面之該第二方向上之一寬度小於低於該第一位置之一第二位置處之該第二導電層之該第一側表面之該第二方向上之一寬度。安置於該第一位置處之該第一導電層之該第一方向上之一厚度大於安置於該第二位置處之該第一導電層之該第一方向上之一厚度。該控制電路經組態以將一第一電壓施加至該等第一導電層之一選定第一導電層且將一第二電壓提供至該第二導電層。該控制電路經組態以能夠在該控制電路將該第一電壓施加至該選定第一導電層時基於該選定第一導電層之該第一方向上之一位置而改變該第一電壓之一值。
根據該實施例，可抑制施加至選定記憶體胞之電壓之變動。
1‧‧‧半導體記憶體裝置
11‧‧‧記憶體胞陣列
12‧‧‧列解碼器
13‧‧‧行解碼器
14‧‧‧高階區塊
15‧‧‧電源供應器
16‧‧‧控制電路
20‧‧‧主機/記憶體控制器/基板
30‧‧‧選擇電晶體層
31‧‧‧導電層
32‧‧‧層間絕緣層
33‧‧‧導電層
34‧‧‧層間絕緣層
35‧‧‧半導體層
35a‧‧‧N+型半導體層
35b‧‧‧P-型半導體層
35c‧‧‧N+型半導體層
36‧‧‧閘極絕緣層
40‧‧‧記憶體層
41a至41d‧‧‧層間絕緣層
42a至42d‧‧‧導電層
43‧‧‧導電層
44‧‧‧可變電阻層
BL‧‧‧位元線
BL1至BL4‧‧‧位元線
GBL‧‧‧全域位元線
GBL1至GBL4‧‧‧全域位元線
La1至La4‧‧‧厚度
Lb1至Lb4‧‧‧厚度
MC‧‧‧記憶體胞
SG‧‧‧選擇閘極線
STr‧‧‧選擇電晶體
STr1至STr4‧‧‧選擇電晶體
Vn‧‧‧電壓
Vnbl‧‧‧非選定位元線電壓
Vnbl1‧‧‧非選定位元線電壓
Vnbl2‧‧‧非選定位元線電壓
Vnblg‧‧‧非選定全域位元線電壓
Vnbl1g‧‧‧非選定全域位元線電壓
Vnbl2g‧‧‧非選定全域位元線電壓
Vnwl‧‧‧非選定字線電壓
Vnwl1‧‧‧非選定字線電壓
Vnwl2‧‧‧非選定字線電壓
VR‧‧‧可變電阻元件
Vread‧‧‧讀取電壓
Vreset‧‧‧重設電壓
Vresetg‧‧‧電壓
Vset‧‧‧設定電壓
WL‧‧‧字線
WL1至WL4‧‧‧字線
Xa1至Xa4‧‧‧寬度
Xb1至Xb4‧‧‧寬度
圖1係根據一第一實施例之一半導體記憶體裝置之一方塊圖之一實例。
圖2係根據第一實施例之一記憶體胞陣列11之一電路圖之一實例。
圖3係展示根據第一實施例之記憶體胞陣列11之一堆疊結構的一透視圖之一實例。
圖4係圖3之一視圖之一實例，如從一X方向所見。
圖5係圖3之一俯視圖之一實例。
圖6係圖3之一視圖之一實例，如從一Y方向所見。
圖7係展示記憶體胞陣列11之操作之一方法之一概要的一截面圖之一實例。
圖8係展示根據第一實施例之記憶體胞陣列11之操作之一方法的一截面圖之一實例。
圖9係展示根據第一實施例之記憶體胞陣列11之操作之一方法的
一截面圖之一實例。
圖10係展示根據第一實施例之記憶體胞陣列11之操作之一方法的一截面圖之一實例。
圖11係展示根據第一實施例之記憶體胞陣列11之操作之一方法的一截面圖之一實例。
圖12係展示記憶體胞陣列11之操作之一方法之一概要的一截面圖之一實例。
圖13係展示記憶體胞陣列11之操作之一方法之一概要的一截面圖之一實例。
圖14係展示根據一第二實施例之一記憶體胞陣列11之操作之一方法的一截面圖之一實例。
圖15係展示根據第二實施例之記憶體胞陣列11之操作之一方法的一截面圖之一實例。
圖16係展示根據第二實施例之記憶體胞陣列11之操作之一方法的一截面圖之一實例。
圖17係展示根據第二實施例之記憶體胞陣列11之操作之一方法的一截面圖之一實例。
圖18A係展示根據一第三實施例之一記憶體胞陣列11之操作之一方法的一截面圖之一實例。
圖18B係展示根據第三實施例之記憶體胞陣列11之操作之一方法的一截面圖之一實例。
圖19A係展示根據一第四實施例之一記憶體胞陣列11之操作之一方法的一截面圖之一實例。
圖19B係展示根據第四實施例之記憶體胞陣列11之操作之一方法的一截面圖之一實例。
圖20A係展示根據一第五實施例之一記憶體胞陣列11之操作之一
方法的一截面圖之一實例。
圖20B係展示根據第五實施例之記憶體胞陣列11之操作之一方法的一截面圖之一實例。
圖21係展示根據一第六實施例之一記憶體胞陣列11之操作之一方法的一截面圖之一實例。
圖22係展示根據第六實施例之記憶體胞陣列11之操作之一方法的一截面圖之一實例。
圖23係展示根據第六實施例之記憶體胞陣列11之操作之一方法的一截面圖之一實例。
圖24係展示根據第六實施例之記憶體胞陣列11之操作之一方法的一截面圖之一實例。
圖25係展示根據第六實施例之記憶體胞陣列11之操作之一方法的一截面圖之一實例。
圖26係展示根據一第七實施例之一記憶體胞陣列11之操作之一方法的一截面圖之一實例。
圖27係展示根據第七實施例之記憶體胞陣列11之操作之一方法的一截面圖之一實例。
圖28係展示根據第七實施例之記憶體胞陣列11之操作之一方法的一截面圖之一實例。
圖29係展示根據第七實施例之記憶體胞陣列11之操作之一方法的一截面圖之一實例。
圖30A係展示根據一第八實施例之一記憶體胞陣列11之操作之一方法的一截面圖之一實例。
圖30B係展示根據第八實施例之記憶體胞陣列11之操作之一方法的一截面圖之一實例。
圖31A係展示根據一第九實施例之一記憶體胞陣列11之操作之一
方法的一截面圖之一實例。
圖31B係展示根據第九實施例之記憶體胞陣列11之操作之一方法的一截面圖之一實例。
圖32A係展示根據一第十實施例之一記憶體胞陣列11之操作之一方法的一截面圖之一實例。
圖32B係展示根據第十實施例之記憶體胞陣列11之操作之一方法的一截面圖之一實例。
[第一實施例]
[組態]
首先，將描述根據一第一實施例之一半導體記憶體裝置之一總體組態。圖1係根據第一實施例之半導體記憶體裝置之一方塊圖之一實例。如圖1中所展示，一半導體記憶體裝置1包含一記憶體胞陣列11、一列解碼器12、一行解碼器13、一高階區塊14、一電源供應器15及一控制電路16。
記憶體胞陣列11包含：複數個字線WL及位元線BL，其等彼此相交；及記憶體胞MC，其等安置於此等字線WL及位元線BL之相交點之各者處。列解碼器12在存取(資料抹除/寫入/讀取)期間選擇字線WL。行解碼器13在存取期間選擇位元線BL，且包含控制一存取操作之一驅動程式。
高階區塊14選擇將成為記憶體胞陣列11中之一存取目標之記憶體胞MC。高階區塊14將一列位址及一行位址分別提供至列解碼器12及行解碼器13。電源供應器15產生對應於資料抹除/寫入/讀取之操作之各者的電壓之某些組合，且將電壓之此等組合供應至列解碼器12及行解碼器13。控制電路16執行(例如)將該等位址發送至高階區塊14之控制，且再者，基於來自一主機或記憶體控制器20之一命令而執行電源
供應器15之控制。
接著，將參考圖2及圖3來詳細描述根據第一實施例之記憶體胞陣列11。圖2係記憶體胞陣列11之一電路圖之一實例。圖3係展示記憶體胞陣列11之一堆疊結構的一透視圖之一實例。應注意，在圖2中，一X方向、一Y方向及一Z方向彼此正交，且X方向係垂直於紙面之一方向。另外，在X方向上重複地設置圖2中所展示之一結構。
如圖2中所展示，記憶體胞陣列11除包含上文所提及之字線WL、位元線BL及記憶體胞MC之外，亦包含一選擇電晶體STr、一全域位元線GBL及一選擇閘極線SG。
如圖2及圖3中所展示，字線WL1至WL4在Z方向上依一特定間距配置且在X方向上延伸。位元線BL在X方向及Y方向上配置成一矩陣，且在Z方向上延伸。記憶體胞MC安置於此等字線WL及位元線BL之相交位置處。因此，記憶體胞MC在X方向、Y方向及Z方向上配置成一個三維矩陣。在各種操作中，字線WL1至WL4之一選定字線WL可具有施加至其之任何電壓。另外，字線WL1至WL4之一非選定字線WL可具有施加至其之任何電壓。
如圖2中所展示，記憶體胞MC包含一可變電阻元件VR。可變電阻元件VR係電性可重寫的且可基於可變電阻元件VR之一電阻值而儲存資料。可變電阻元件VR藉由將一特定電壓或更大電壓施加至可變電阻元件VR之兩個端子之一設定操作而從一高電阻狀態(重設狀態)改變至一低電阻狀態(設定狀態)，且藉由將一特定電壓或更大電壓施加至可變電阻元件VR之兩個端子之一重設操作而從該低電阻狀態(設定狀態)改變至該高電阻狀態(重設狀態)。再者，藉由將一特定電壓或更大電壓施加至可變電阻元件VR之兩個端子之一讀取操作而讀取可變電阻元件VR之一電阻狀態。
另外，剛製造之可變電阻元件VR處於其電阻狀態無法容易地改
變之一狀態中，且處於一高電阻狀態中。據此，執行一形成操作。在該形成操作中，將大於或等於設定操作及重設操作之電壓的一高電壓施加至可變電阻元件VR之兩個端子。作為此形成操作之一結果，其中易於使一電流局部地流動之一區域(燈絲路經)形成於可變電阻元件VR中，藉此可變電阻元件VR可使其電阻狀態容易地改變，且達成可充當一儲存元件之一狀態。
如圖2中所展示，選擇電晶體STr設置於全域位元線GBL與位元線BL之一端之間。全域位元線GBL在X方向上依一特定間距排列，且在Y方向上延伸。一全域位元線GBL共同地連接至在Y方向上配置成一行之複數個選擇電晶體STr之一端。另外，共同地連接安置於在Y方向上配置之兩個相鄰選擇電晶體STr之間之電極。選擇閘極線SG在Y方向上依一特定間距排列，且在X方向上延伸。一選擇閘極線SG共同地連接至在X方向上配置成一行之複數個選擇電晶體STr之閘極。應注意，亦可使在Y方向上配置之兩個相鄰選擇電晶體STr之閘極電極分離且藉此獨立地操作該兩個選擇電晶體STr之各者。
接著，將參考圖3、圖4及圖5來描述根據第一實施例之記憶體胞陣列11之一堆疊結構。圖4係圖3之一F4-F4平面之一視圖(如從X方向所見)(Z-Y平面圖)，且圖5係圖3之一俯視圖。應注意，在圖3及圖5中省略一層間絕緣膜。
如圖3及圖4中所展示，記憶體胞陣列11包含堆疊於一基板20上之一選擇電晶體層30及一記憶體層40。選擇電晶體層30用作選擇電晶體STr，且記憶體層40用作記憶體胞MC。
如圖3及圖4中所展示，選擇電晶體層30包含一導電層31、一層間絕緣層32、一導電層33及一層間絕緣層34。在垂直於基板20之Z方向上堆疊此等導電層31、層間絕緣層32、導電層33及層間絕緣層34。導電層31用作全域位元線GBL，且導電層33用作選擇閘極線SG及選
擇電晶體STr之閘極。
導電層31在平行於基板20之X方向上依一特定間距排列，且在Y方向上延伸(參考圖5)。層間絕緣層32覆蓋導電層31之一上表面。導電層33在Y方向上依一特定間距排列，且在X方向上延伸(參考圖5)。層間絕緣層34覆蓋導電層33之一側表面及一上表面。例如，導電層31及33由多晶矽組態。層間絕緣層32及34由二氧化矽(SiO2)組態。
另外，如圖3及圖4中所展示，選擇電晶體層30包含(例如)一柱狀半導體層35及一閘極絕緣層36。半導體層35用作選擇電晶體STr之一本體(通道)，且閘極絕緣層36用作選擇電晶體STr之一閘極絕緣膜。
半導體層35在X方向及Y方向上安置成一矩陣，且在Z方向上延伸成一柱形狀。另外，半導體層35接觸導電層31之上表面，且經由閘極絕緣層36而在導電層33之Y方向上接觸一側表面。再者，半導體層35包含經堆疊之一N+型半導體層35a、一P-型半導體層35b及一N+型半導體層35c。
如圖3及圖4中所展示，N+型半導體層35a在N+型半導體層35a之Y方向上接觸層間絕緣層32之一側表面。P-型半導體層35b在P-型半導體層35b之Y方向上接觸導電層33之一側表面。N+型半導體層35c在N+型半導體層35c之Y方向上接觸層間絕緣層34之一側表面。N+型半導體層35a及35c由被植入高濃度(例如1×1019cm-3至1×1021cm-3)之一N型雜質之多晶矽組態，且P-型半導體層35b由被植入低濃度(例如1×1015cm-3至1×1019cm-3)之一P型雜質之多晶矽組態。閘極絕緣層36由(例如)二氧化矽(SiO2)組態。
如圖3及圖4中所展示，記憶體層40包含在Z方向上交替堆疊之層間絕緣層41a至41d及導電層42a至42d。導電層42a至42d分別用作字線WL1至WL4。當從Z方向觀看時，導電層42a至42d各包含在X方向上面向彼此之一對齒梳形狀(參考圖5)。層間絕緣層41a至41d由(例如)二
氧化矽(SiO2)組態，且導電層42a至42d由(例如)多晶矽組態。
再者，如圖4中所展示，其中定位導電層42a至42d之一特定者之一層越高，該導電層之Z方向上之一厚度越大。即，導電層42d之Z方向上之一厚度La4大於導電層42d下方之一層中之導電層42c之Z方向上之一厚度La3。類似地，導電層42c之Z方向上之厚度La3大於導電層42c下方之一層中之導電層42b之Z方向上之一厚度La2，且導電層42b之Z方向上之厚度La2大於導電層42b下方之一層中之導電層42a之Z方向上之一厚度La1。此時，可認為導電層42a至42d之一膜厚度在Z方向上逐漸變大。
另外，如圖3及圖4中所展示，記憶體層40包含(例如)一柱狀導電層43及一可變電阻層44。導電層43用作位元線BL。可變電阻層44用作可變電阻元件VR。
導電層43在X方向及Y方向上安置成一矩陣，接觸導電層35之一上表面，且在Z方向上延伸成一柱形狀。可變電阻層44設置於導電層43之Y方向上之一側表面與層間絕緣層41a至41d之Y方向上之側表面之間。另外，可變電阻層44設置於導電層43之Y方向上之該側表面與導電層42a至42d之Y方向上之側表面之間。導電層43由(例如)多晶矽組態。可變電阻層44主要由氧化物組成，該氧化物至少包含選自由Hf、Zr、Ni、Ta、W、Co、Al、Fe、Mn、Cr及Nb組成之群組之任何一元素。可變電阻層44由(例如)一金屬氧化物(例如HfO2、Al2O3、TiO2、NiO、WO3、Ta2O5等等)組態。
另外，可變電阻層44可採用呈一多晶態或非晶態之Si，或採用SiO、SiON、SiN、Ge、SiGe、GaAs、InP、GaP、GaInAsP、GaN、SiC、HfSiO、HfO、AlO等等。再者，上文所提及之材料之一堆疊膜亦可用於可變電阻層44中。此外，以下各者可安置於導電層43或導電層42a至42d中作為一電阻可變材料之一電極：(例如)Ag、Au、Ti、
Ni、Co、Al、Fe、Cr、Cu、W、Hf、Ta、Pt、Ru、Zr或Ir之一電極；或此等元素之氮化物或碳化物；等等。另外，具有添加至多晶矽之上述材料之一材料亦可用作為電極。再者，TaSiN之一擋止層亦可插入於與可變電阻層44之電極相對之一側上。
接著，將參考圖6來具體描述導電層43及導電層42a至42d之一形狀。圖6係圖3之一F6-F6平面之一視圖(如從Y方向所見)(Z-X平面圖)。應注意，在圖6中，省略層間絕緣層41a至41d及可變電阻層44。
如圖6中所展示，導電層43形成為一錐形形狀(如從Y方向所見)，且導電層43之Y方向上之一側表面之X方向上之一寬度在一+Z方向(圖6之向上方向)上逐漸變小。即，一第一位置處之導電層43之Y方向上之側表面之X方向上之寬度小於低於該第一位置之一第二位置處之導電層43之Y方向上之側表面之X方向上之寬度。例如，如圖6中所展示，若假定對應於導電層42a之一位置處之導電層43之一寬度係Xa1，假定對應於導電層42b之一位置處之導電層43之一寬度係Xa2，假定對應於導電層42c之一位置處之導電層43之一寬度係Xa3，且假定對應於導電層42d之一位置處之導電層43之一寬度係Xa4，則Xa1>Xa2>Xa3>Xa4。應注意，可藉由在製造期間調整一蝕刻條件而形成導電層43之此錐形形狀。如上文所提及，在本實施例中，其中定位導電層42a至42d之一特定者之一層越高，該導電層之Z方向上之一厚度越大。此時，若假定導電層42a至42d之Z方向上之厚度實質上均勻，則導電層42a與導電層43之間之一面向區域係最大的，且導電層42d與導電層43之間之一面向區域係最小的。因此，形成於導電層42a至42d(字線WL1至WL4)與導電層43(位元線BL)之間之可變電阻元件VR之特性發生變動。
據此，在本實施例中，如圖6中所展示，根據導電層43之上述形狀，其中定位導電層42a至42d之一層越高，Z方向上之厚度La1至La4
越大。例如，如圖6中所展示，若假定導電層42a之厚度係La1，導電層42b之厚度係La2，導電層42c之厚度係La3，且導電層42d之厚度係La4，則La1<La2<La3<La4。因此，可使導電層42a至42d與導電層43之間之面向區域實質上恆定。因此，在本實施例中，可抑制可變電阻元件VR之特性之變動。
[操作之方法]
首先，將參考圖7來描述設定操作之一概要，且接著將參考圖8至圖11來描述根據本實施例之半導體記憶體裝置之一操作之一方法。
圖7係用於解釋對記憶體胞MC執行設定操作時之一電壓施加狀態的一截面圖。
在本實施例中，假定對設置於導電層42d(字線WL4)與導電層43(位元線BL4)之間之一選定記憶體胞MC執行設定操作。在此情況中，導電層42d(字線WL4)及導電層43(位元線BL4)分別變為一選定字線WL及一選定位元線BL。再者，導電層42a至42c(字線WL1至WL3)及導電層43(位元線BL1至BL3)分別變為非選定字線WL及非選定位元線BL。
藉由將使得可變電阻元件VR從高電阻狀態(重設狀態)改變至低電阻狀態(設定狀態)之一設定電壓施加至選定記憶體胞MC而執行設定操作。在設定操作期間，控制電路16將一設定電壓Vset施加至導電層42d(選定字線WL4)，且使連接至導電層43(選定位元線BL4)之導電層31(選定全域位元線GBL4)之一電壓保持為0V。
在設定操作期間，控制電路16將一非選定字線電壓Vnwl施加至導電層42a至42c(非選定字線WL1至WL3)，且將一非選定全域位元線電壓Vnblg施加至連接至導電層43(非選定位元線BL1至BL3)之導電層31(非選定全域位元線GBL1至GBL3)。此時，控制電路16將選擇電晶體STr1至STr4設定為一接通狀態。藉此，將0V轉移至導電層43(選定
位元線BL4)，且將略微低於非選定全域位元線電壓Vnblg之一非選定位元線電壓Vnbl轉移至導電層43(非選定位元線BL1至BL3)。因此，可僅對選定記憶體胞MC執行設定操作。再者，將非選定字線電壓Vnwl及非選定位元線電壓Vnbl設定為使得設定操作不會被錯誤地執行於非選定記憶體胞MC上之一電壓。例如，可將非選定字線電壓Vnwl及非選定位元線電壓Vnbl設定為一電壓，該電壓係設定電壓Vset之一半(Vset/2)。
圖8至圖11係用於解釋對記憶體胞MC執行根據本實施例之一設定操作時之一電壓施加狀態的截面圖。
如上文所提及，在設定操作期間，控制電路16將設定電壓Vset施加至選定字線WL。此時，在本實施例中，其中定位導電層42a至42d(字線WL1至WL4)之一層越高，Z方向上之厚度La1至La4越大。因此，導電層42a至42d(字線WL1至WL4)之一佈線電阻根據導電層42a至42d(字線WL1至WL4)之Z方向上之一位置而改變。例如，導電層42a(字線WL1)具有一最大佈線電阻，且導電層42d(字線WL4)具有一最小佈線電阻。
在其中導電層42(字線WL)之佈線電阻根據Z方向上之一位置而不同之情況中，若將具有Z方向上之不同位置之導電層42(字線WL)中之設定電壓Vset之一值設定為相同，則施加至選定記憶體胞MC之電壓基於Z方向上之位置而變動。
相比而言，在本實施例中，如圖8至圖11中所展示，控制電路16將施加至導電層42a至42d(字線WL1至WL4)之設定電壓Vset之值之各者設定為一不同值。如圖8中所展示，在連接至導電層42d(字線WL4)之選定記憶體胞MC之設定操作期間，控制電路16將一設定電壓Vset+△V4施加至導電層42d(字線WL4)。如圖9中所展示，在連接至導電層42c(字線WL3)之選定記憶體胞MC之設定操作期間，控制電路
16將一設定電壓Vset+△V3施加至導電層42c(字線WL3)。如圖10中所展示，在連接至導電層42b(字線WL2)之選定記憶體胞MC之設定操作期間，控制電路16將一設定電壓Vset+△V2施加至導電層42b(字線WL2)。如圖11中所展示，在連接至導電層42a(字線WL1)之選定記憶體胞MC之設定操作期間，控制電路16將一設定電壓Vset+△V1施加至導電層42a(字線WL1)。
此時，值△V1至△V4經設定使得△V1>△V2>△V3>△V4。即，設定電壓Vset+△V1至Vset+△V4經設定使得其中定位導電層42a至42d(字線WL1至WL4)之一層越高，設定操作期間之一施加電壓變得越小。設定操作期間之電壓值可經設定使得設定電壓Vset+△V1係設定電壓Vset+△V4之約1.3倍。
[優點]
在本實施例之操作中，控制電路基於選定導電層42(選定字線WL)之Z方向上之位置而改變施加至選定導電層42(選定字線WL)之電壓之值。即使在其中佈線電阻根據Z方向上之位置而不同之導電層42(字線WL)中，可藉由依此方式設定設定電壓而將施加至記憶體胞MC之電壓設定為實質上恆定。因此，在本實施例中，可抑制施加至選定記憶體胞MC之電壓之變動。
[第二實施例]
[組態]
接著，將參考圖14至圖17來描述根據一第二實施例之一半導體記憶體裝置。第二實施例具有類似於第一實施例之一組態，因此在本實施例中，將省略組態之一描述。本實施例描述重設操作及讀取操作。
[操作之方法]
首先，將參考圖12及圖13來描述重設操作及讀取操作之概要，
且接著將參考圖14至圖17來描述根據本實施例之半導體記憶體裝置之一操作之一方法。
圖12係用於解釋對記憶體胞MC執行重設操作時之一電壓施加狀態的一截面圖。
在本實施例中，假定對設置於導電層42d(字線WL4)與導電層43(位元線BL4)之間之一選定記憶體胞MC執行重設操作。在此情況中，導電層42d(字線WL4)及導電層43(位元線BL4)分別變為一選定字線WL及一選定位元線BL。再者，導電層42a至42c(字線WL1至WL3)及導電層43(位元線BL1至BL3)分別變為非選定字線WL及非選定位元線BL。
藉由將使得可變電阻元件VR從低電阻狀態(設定狀態)改變至高電阻狀態(重設狀態)之一重設電壓施加至選定記憶體胞MC而執行重設操作。在重設操作期間，控制電路16將一電壓Vresetg施加至連接至導電層43(選定位元線BL4)之導電層31(選定全域位元線GBL4)，且將一電壓Vn施加至導電層42d(選定字線WL4)。
在重設操作期間，控制電路16將非選定字線電壓Vnwl施加至導電層42a至42c(非選定字線WL1至WL3)，且將非選定全域位元線電壓Vnblg施加至連接至導電層43(非選定位元線BL1至BL3)之導電層31(非選定全域位元線GBL1至GBL3)。此時，控制電路16將選擇電晶體STr1至STr4設定為一接通狀態。藉此，將一重設電壓Vreset轉移至導電層43(選定位元線BL4)，且將略微低於非選定全域位元線電壓Vnblg之非選定位元線電壓Vnbl轉移至導電層43(非選定位元線BL1至BL3)(應注意，Vreset>Vn)。因此，可僅對選定記憶體胞MC執行重設操作。再者，將非選定字線電壓Vnwl及非選定位元線電壓Vnbl設定為使得重設操作不會被錯誤地執行於非選定記憶體胞MC上之一電壓。例如，可將非選定字線電壓Vnwl及非選定位元線電壓Vnbl設定
為一電壓，該電壓係重設電壓Vreset之一半(Vreset/2)。
圖13係用於解釋對記憶體胞MC執行讀取操作時之一電壓施加狀態的一截面圖。藉由將用於判定可變電阻元件VR之一電阻狀態的一讀取電壓Vread施加至選定記憶體胞MC而執行讀取操作。可將讀取電壓Vread設定為一電壓，該電壓係重設電壓Vreset之一半(Vreset/2)。在其他態樣中，讀取操作之電壓施加之一方法類似於重設操作之電壓施加之一方法。
此時，重設操作及讀取操作之不同點僅為施加電壓之值，且在施加電壓之一方法上係類似的。下文將描述作為一實例之重設操作，但亦可將此等操作應用於讀取操作。
圖14至圖17係用於解釋根據本實施例對記憶體胞MC執行重設操作時之一電壓施加狀態的截面圖。
如上文所提及，在重設操作期間，控制電路16將重設電壓Vreset施加至選定位元線BL。此時，在本實施例中，其中定位導電層42a至42d(字線WL1至WL4)之一層越高，Z方向上之厚度La1至La4越大。因此，導電層42a至42d(字線WL1至WL4)之一佈線電阻根據導電層42a至42d(字線WL1至WL4)之Z方向上之一位置而改變。例如，導電層42a(字線WL1)具有一最大佈線電阻，且導電層42d(字線WL4)具有一最小佈線電阻。
在其中導電層42(字線WL)之佈線電阻根據Z方向上之一位置而不同之情況中，若將具有Z方向之不同位置之導電層42(字線WL)中之一字線電壓之一值設定為相同，則施加至選定記憶體胞MC之電壓基於Z方向上之位置而變動。
相比而言，在本實施例中，如圖14至圖17中所展示，控制電路16將施加至導電層42a至42d(字線WL1至WL4)之電壓之值之各者設定為不同值。如圖14中所展示，在連接至導電層42d(字線WL4)之選定
記憶體胞MC之重設操作期間，控制電路16將一電壓Vn+△V8施加至導電層42d(字線WL4)。如圖15中所展示，在連接至導電層42c(字線WL3)之選定記憶體胞MC之重設操作期間，控制電路16將一電壓Vn+△V7施加至導電層42c(字線WL3)。如圖16中所展示，在連接至導電層42b(字線WL2)之選定記憶體胞MC之重設操作期間，控制電路16將一電壓Vn+△V6施加至導電層42b(字線WL2)。如圖17中所展示，在連接至導電層42a(字線WL1)之選定記憶體胞MC之重設操作期間，控制電路16將一電壓Vn+△V5施加至導電層42a(字線WL1)。
此時，值△V5至△V8經設定使得△V8>△V7>△V6>△V5。即，電壓Vn+△V5至Vn+△V8經設定使得其中定位導電層42a至42d之一層越高，重設操作期間之一施加電壓變得越大。重設操作期間之電壓值可經設定使得電壓Vn+△V8係重設電壓Vreset之約十分之一。
[優點]
在本實施例之操作中，控制電路基於選定導電層42(選定字線WL)之Z方向上之位置而改變施加至選定導電層42(選定字線WL)之電壓之值。即使在其中佈線電阻根據Z方向上之位置而不同之導電層42(字線WL)中，可藉由依此方式設定重設電壓而將施加至記憶體胞MC之電壓設定為實質上恆定。因此，在本實施例中，可抑制施加至選定記憶體胞MC之電壓之變動。
[第三實施例]
[組態]
接著，將參考圖18A及圖18B來描述根據一第三實施例之一半導體記憶體裝置。第三實施例具有類似於第一實施例之一組態，因此在本實施例中，將省略組態之一描述。本實施例在設定操作期間改變非選定字線WL及非選定位元線BL之電壓。
[操作之方法]
圖18A係用於解釋對連接至導電層42d(字線WL4)及導電層43(位元線BL4)之記憶體胞MC執行設定操作時之一電壓施加狀態的一截面圖。圖18B係用於解釋對連接至導電層42a(字線WL1)及導電層43(位元線BL4)之記憶體胞MC執行設定操作時之一電壓施加狀態的一截面圖。
如上文所提及，在設定操作期間，控制電路16將設定電壓Vset+△V1至Vset+△V4分別施加至導電層42a至42d(字線WL1至WL4)。此時，在本實施例中，根據設定電壓Vset+△V1至Vset+△V4而改變在設定操作期間施加至非選定字線WL及非選定位元線BL之電壓Vnwl及電壓Vnbl之值。
例如，如圖18A中所展示，當控制電路16在設定操作期間將設定電壓Vset+△V4(例如3.0V)施加至導電層42d(字線WL4)時，將一非選定字線電壓Vnwl1之一電壓值設定為1.5V。另外，將一非選定全域位元線電壓Vnbl1g施加至連接至導電層43(非選定位元線BL1至BL3)之導電層31(非選定全域位元線GBL1至GBL3)。藉此，將導電層43(非選定位元線BL1至BL3)之一非選定位元線電壓Vnbl1之一電壓值設定為約1.5V。
再者，如圖18B中所展示，當控制電路16在設定操作期間將設定電壓Vset+△V1(例如3.4V)施加至導電層42a(字線WL1)時，將一非選定字線電壓Vnwl2之一電壓值設定為1.7V。另外，將一非選定全域位元線電壓Vnbl2g施加至連接至導電層43(非選定位元線BL1至BL3)之導電層31(非選定全域位元線GBL1至GBL3)。藉此，將導電層43(非選定位元線BL1至BL3)之一非選定位元線電壓Vnbl2之一電壓值設定為約1.7V。此時，保持Vnbl2g>Vnbl1g之一關係。
如上文所提及，在設定操作期間，控制電路16將設定電壓Vset+△V1至Vset+△V4分別施加至導電層42a至42d(字線WL1至
WL4)。在本實施例中，對應於此等設定電壓Vset+△V1至Vset+△V4而改變非選定字線電壓Vnwl及非選定位元線電壓Vnbl之值。可改變非選定字線電壓Vnwl及非選定位元線電壓Vnbl之值之僅一者，或可改變兩者。
[優點]
在本實施例之操作中，控制電路基於選定導電層42(選定字線WL)之Z方向上之位置而改變施加至連接至非選定導電層43(位元線BL)之非選定導電層42(字線WL)或導電層31(全域位元線GBL)之電壓之值。因此，可抑制施加至連接於選定字線WL與非選定位元線BL之間之非選定記憶體胞MC之一過度電壓。因此，可抑制對非選定記憶體胞MC錯誤地執行之設定操作。
[第四實施例]
[組態]
接著，將參考圖19A及圖19B來描述根據一第四實施例之一半導體記憶體裝置。第四實施例具有類似於第一實施例之一組態，因此在本實施例中，將省略組態之一描述。本實施例在重設操作期間改變非選定字線WL及非選定位元線BL之電壓。
[操作之方法]
圖19A係用於解釋對連接至導電層42d(字線WL4)及導電層43(位元線BL4)之記憶體胞MC執行重設操作時之一電壓施加狀態的一截面圖。圖19B係用於解釋對連接至導電層42a(字線WL1)及導電層43(位元線BL4)之記憶體胞MC執行重設操作時之一電壓施加狀態的一截面圖。
如上文所提及，在重設操作期間，控制電路16將電壓Vn+△V5至Vn+△V8分別施加至導電層42a至42d(字線WL1至WL4)。此時，在本實施例中，根據電壓Vn+△V5至Vn+△V8而改變在重設操作期間施加至
非選定字線WL及非選定位元線BL之電壓Vnwl及電壓Vnbl之值。
例如，如圖19A中所展示，當控制電路16在重設操作期間將電壓Vn+△V8(例如0.4V)施加至導電層42d(字線WL4)時，將非選定字線電壓Vnwl1之一電壓值設定為1.7V。另外，將非選定全域位元線電壓Vnbl1g施加至連接至導電層43(非選定位元線BL1至BL3)之導電層31(非選定全域位元線GBL1至GBL3)。藉此，將導電層43(非選定位元線BL1至BL3)之非選定位元線電壓Vnbl1之一電壓值設定為約1.7V。
再者，如圖19B中所展示，當控制電路16在重設操作期間將電壓Vn+△V5(例如0V)施加至導電層42a(字線WL1)時，將非選定字線電壓Vnwl2之一電壓值設定為1.5V。另外，將非選定全域位元線電壓Vnbl2g施加至連接至導電層43(非選定位元線BL1至BL3)之導電層31(非選定全域位元線GBL1至GBL3)。藉此，將導電層43(非選定位元線BL1至BL3)之非選定位元線電壓Vnbl2之一電壓值設定為約1.5V。此時，保持Vnbl1g>Vnbl2g之一關係。
如上文所提及，在重設操作期間，控制電路16將電壓Vn+△V5至Vn+△V8分別施加至導電層42a至42d(字線WL1至WL4)。在本實施例中，對應於此等電壓Vn+△V5至Vn+△V8而改變非選定字線電壓Vnwl及非選定位元線電壓Vnbl之值。可改變非選定字線電壓Vnwl及非選定位元線電壓Vnbl之值之僅一者，或可改變兩者。
[優點]
在本實施例之操作中，控制電路基於選定導電層42(選定字線WL)之Z方向上之位置而改變施加至連接至非選定導電層43(位元線BL)之非選定導電層42(字線WL)或導電層31(全域位元線GBL)之電壓之值。因此，可抑制施加至連接於選定位元線BL與非選定字線WL之間之非選定記憶體胞MC之一過度電壓。因此，可抑制對非選定記憶體胞MC錯誤地執行之重設操作。
[第五實施例]
[組態]
接著，將參考圖20A及圖20B來描述根據一第五實施例之一半導體記憶體裝置。第五實施例具有類似於第一實施例之一組態，因此在本實施例中，將省略組態之一描述。本實施例在設定操作期間改變選定字線WL之電壓。
[操作之方法]
圖20A係用於解釋對連接至導電層42d(字線WL4)及導電層43(位元線BL1)之記憶體胞MC執行設定操作時之一電壓施加狀態的一截面圖。圖20B係用於解釋對連接至導電層42d(字線WL4)及導電層43(位元線BL4)之記憶體胞MC執行設定操作時之一電壓施加狀態的一截面圖。
如上文所提及，在設定操作期間，控制電路16將設定電壓Vset+△V4施加至導電層42d(字線WL4)。此時，在本實施例中，基於選定記憶體胞MC之位置而改變設定電壓Vset+△V4之一值。
例如，如圖20A中所展示，當選定記憶體胞MC位於靠近於列解碼器12之一位置處時，控制電路16將設定電壓Vset+△V4施加至導電層42d(字線WL4)。另一方面，如圖20B中所展示，當選定記憶體胞MC位於遠離列解碼器12之一位置處時，控制電路16將一設定電壓Vset+△V4'(△V4'>△V4)施加至導電層42d(字線WL4)。
依此一方式，在本實施例中，基於選定記憶體胞MC之X方向上之一位置而改變選定字線WL之電壓。應注意，當對連接至導電層42c至42a(字線WL3至WL1)之各者而非導電層42d(字線WL4)之記憶體胞MC執行設定操作時，亦可執行一類似操作。再者，儘管省略一描述，但亦可在重設操作及讀取操作中基於選定記憶體胞MC之X方向上之位置而改變選定字線WL之電壓。
[優點]
在本實施例之操作中，控制電路基於選定記憶體胞MC之X方向上之位置而改變施加至選定導電層42(選定字線WL)之電壓之值。即使在一相同選定字線WL中，當從列解碼器12至選定記憶體胞MC之一距離不同時，選定字線WL中之電壓下降量亦不同。藉由依此方式設定施加至選定字線WL之設定電壓Vset之值，可將施加至選定記憶體胞MC之電壓設定為實質上恆定。因此，在本實施例中，可抑制施加至選定記憶體胞MC之電壓之變動。
[第六實施例]
[組態]
接著，將參考圖21至圖25來描述根據一第六實施例之一半導體記憶體裝置。圖21展示記憶體層40，如從Y方向所見。應注意，在圖21中，省略層間絕緣層41a至41d及可變電阻層44。圖21中之一平面對應於圖3之一F6-F6截面。
在第六實施例中，如圖21中所展示，導電層43形成為一倒錐形形狀，如從Y方向所見，且導電層43之Y方向上之一側表面之X方向上之一寬度在一-Z方向(圖21之向下方向)上逐漸變小。即，一第一位置處之導電層43之Y方向上之側表面之X方向上之寬度大於低於該第一位置之一第二位置處之導電層43自豪Y方向上之側表面之X方向上之寬度。例如，如圖21中所展示，若假定對應於導電層42a之一位置處之導電層43之一寬度係Xb1，假定對應於導電層42b之一位置處之導電層43之一寬度係Xb2，假定對應於導電層42c之一位置處之導電層43之一寬度係Xb3，且假定對應於導電層42d之一位置處之導電層43之一寬度係Xb4，則Xb1<Xb2<Xb3<Xb4。應注意，可藉由在製造期間調整一蝕刻條件而形成導電層43之此倒錐形形狀。此時，若假定導電層42a至42d之Z方向上之厚度實質上均勻，則導電層42d與導電層43
之間之一面向區域係最大的，且導電層42a與導電層43之間之一面向區域係最小的。因此，形成於導電層42a至42d(字線WL1至WL4)與導電層43(位元線BL)之間之可變電阻元件VR之特性發生變動。
據此，在本實施例中，如圖21中所展示，根據導電層43之上述形狀，其中定位導電層42a至42d之一層越低，Z方向上之厚度Lb1至Lb4越大。具體言之，導電層42a之Z方向上之厚度Lb1大於導電層42a上方之一層中之導電層42b之Z方向上之厚度Lb2。類似地，導電層42b之Z方向上之厚度Lb2大於導電層42b上方之一層中之導電層42c之Z方向上之厚度Lb3，且導電層42c之Z方向上之厚度Lb3大於導電層42c上方之一層中之導電層42d之Z方向上之厚度Lb4。因此，可使導電層42a至42d與導電層43之間之面向區域實質上恆定。因此，在本實施例中，可抑制可變電阻元件VR之特性之變動。
[操作之方法]
接著，將描述根據本實施例之半導體記憶體裝置之一操作之一方法。在本實施例中，將描述設定操作期間之電壓施加之一方法之細節。
圖22至圖25係用於解釋對記憶體胞MC執行設定操作時之一電壓施加狀態的截面圖。
如上文所提及，在設定操作期間，控制電路16將設定電壓Vset施加至選定字線WL。此時，在本實施例中，其中定位導電層42a至42d(字線WL1至WL4)之一層越低，Z方向上之厚度Lb1至Lb4越大。因此，導電層42a至42d(字線WL1至WL4)之一佈線電阻根據導電層42a至42d(字線WL1至WL4)之Z方向上之位置而改變。例如，導電層42d(字線WL4)具有一最大佈線電阻，且導電層42a(字線WL1)具有一最小佈線電阻。
在其中導電層42(字線WL)之佈線電阻根據Z方向上之位置而不
同之情況中，若將具有Z方向上之不同位置之導電層42(字線WL)中之設定電壓Vset之值設定為相同，則施加至選定記憶體胞MC之電壓基於Z方向上之位置而變動。
相比而言，在本實施例中，如圖22至圖25中所展示，控制電路16將施加至導電層42a至42d(字線WL1至WL4)之設定電壓Vset之值之各者設定為一不同值。如圖22中所展示，在連接至導電層42d(字線WL4)之選定記憶體胞MC之設定操作期間，控制電路16將設定電壓Vset+△V4施加至導電層42d(字線WL4)。如圖23中所展示，在連接至導電層42c(字線WL3)之選定記憶體胞MC之設定操作期間，控制電路16將設置定壓Vset+△V3施加至導電層42c(字線WL3)。如圖24中所展示，在連接至導電層42b(字線WL2)之選定記憶體胞MC之設定操作期間，控制電路16將設定電壓Vset+△V2施加至導電層42b(字線WL2)。如圖25中所展示，在連接至導電層42a(字線WL1)之選定記憶體胞MC之設定操作期間，控制電路16將設定電壓Vset+△V1施加至導電層42a(字線WL1)。
此時，值△V1至△V4經設定使得△V4>△V3>△V2>△V1。即，設定電壓Vset+△V1至Vset+△V4經設定使得其中定位導電層42a至42d(字線WL1至WL4)之一層越低，設定操作期間之施加電壓變得越小。設定操作期間之電壓值可經設定使得設定電壓Vset+△V4係設定電壓Vset+△V1之約1.3倍。
[優點]
在本實施例之操作中，控制電路基於選定導電層42(選定字線WL)之Z方向上之位置而改變施加至選定導電層42(選定字線WL)之電壓之值。即使在其中佈線電阻根據Z方向上之位置而不同之導電層42(字線WL)中，可藉由依此方式設定設定電壓而將施加至記憶體胞MC之電壓設定為實質上恆定。因此，在本實施例中，可抑制施加至選定
記憶體胞MC之電壓之變動。
[第七實施例]
[組態]
接著，將參考圖26至圖29來描述根據一第七實施例之一半導體記憶體裝置。第七實施例具有類似於第六實施例之一組態，因此在本實施例中，將省略組態之一描述。本實施例描述重設操作。
[操作之方法]
在本實施例中，將描述重設操作期間之電壓施加之一方法之細節。
圖26至圖29係用於解釋對記憶體胞MC執行重設操作時之一電壓施加狀態的截面圖。
如上文所提及，在重設操作期間，控制電路16將重設電壓Vreset施加至選定位元線BL。此時，在本實施例中，其中定位導電層42a至42d(字線WL1至WL4)之一層越低，Z方向上之厚度Lb1至Lb4越大。因此，導電層42a至42d(字線WL1至WL4)之一佈線電阻根據導電層42a至42d(字線WL1至WL4)之Z方向上之位置而改變。例如，導電層42d(字線WL4)具有一最大佈線電阻，且導電層42a(字線WL1)具有一最小佈線電阻。
在其中導電層42(字線WL)之佈線電阻根據Z方向上之位置而不同之情況中，若將具有Z方向上之不同位置之導電層42(字線WL)中之字線電壓之值設定為相同，則施加至選定記憶體胞MC之電壓基於Z方向上之位置而變動。
相比而言，在本實施例中，如圖26至圖29中所展示，控制電路16將施加至導電層42a至42d(字線WL1至WL4)之電壓之值之各者設定為一不同值。如圖26中所展示，在連接至導電層42d(字線WL4)之選定記憶體胞MC之重設操作期間，控制電路16將電壓Vn+△V8施加至導
電層42d(字線WL4)。如圖27中所展示，在連接至導電層42c(字線WL3)之選定記憶體胞MC之重設操作期間，控制電路16將電壓Vn+△V7施加至導電層42c(字線WL3)。如圖28中所展示，在連接至導電層42b(字線WL2)之選定記憶體胞MC之重設操作期間，控制電路16將電壓Vn+△V6施加至導電層42b(字線WL2)。如圖29中所展示，在連接至導電層42a(字線WL1)之選定記憶體胞MC之重設操作期間，控制電路16將電壓Vn+△V5施加至導電層42a(字線WL1)。
此時，值△V5至△V8經設定使得△V5>△V6>△V7>△V8。即，電壓Vn+△V5至Vn+△V8經設定使得其中定位導電層42a至42d之一層越低，重設操作期間之施加電壓變得越大。重設操作期間之電壓值可經設定使得電壓Vn+△V5係重設電壓Vreset之約十分之一。
[優點]
在本實施例之操作中，控制電路基於選定導電層42(選定字線WL)之Z方向上之位置而改變施加至選定導電層42(選定字線WL)之電壓之值。即使在其中佈線電阻根據Z方向上之位置而不同之導電層42(字線WL)中，可藉由依此方式設定重設電壓而將施加至記憶體胞MC之電壓設定為實質上恆定。因此，在本實施例中，可抑制施加至選定記憶體胞MC之電壓之變動。
[第八實施例]
[組態]
接著，將參考圖30A及圖30B來描述根據一第八實施例之一半導體記憶體裝置。第八實施例具有類似於第六實施例之一組態，因此在本實施例中，將省略組態之一描述。本實施例在設定操作期間改變非選定字線WL及非選定位元線BL之電壓。
[操作之方法]
圖30A係用於解釋對連接至導電層42d(字線WL4)及導電層43(位
元線BL4)之記憶體胞MC執行設定操作時之一電壓施加狀態的一截面圖。圖30B係用於解釋對連接至導電層42a(字線WL1)及導電層43(位元線BL4)之記憶體胞MC執行設定操作時之一電壓施加狀態的一截面圖。
如上文所提及，在設定操作期間，控制電路16將設定電壓Vset+△V1至Vset+△V4分別施加至導電層42a至42d(字線WL1至WL4)。此時，在本實施例中，根據設定電壓Vset+△V1至Vset+△V4而改變在設定操作期間施加至非選定字線WL及非選定位元線BL之電壓Vnwl及電壓Vnbl之值。
例如，如圖30A中所展示，當控制電路16將設定電壓Vset+△V4(例如3.4V)施加至導電層42d(字線WL4)時，將非選定字線電壓Vnwl1之電壓值設定為1.7V。另外，將非選定全域位元線電壓Vnbl1g施加至連接至導電層43(非選定位元線BL1至BL3)之導電層31(非選定全域位元線GBL1至GBL3)。藉此，將導電層43(非選定位元線BL1至BL3)之非選定位元線電壓Vnbl1之電壓值設定為約1.7V。
再者，如圖30B中所展示，當控制電路16在設定操作期間將設定電壓Vset+△V1(例如3.0V)施加至導電層42a(字線WL1)時，將非選定字線電壓Vnwl2之電壓值設定為1.5V。另外，將非選定全域位元線電壓Vnbl2g施加至連接至導電層43(非選定位元線BL1至BL3)之導電層31(非選定全域位元線GBL1至GBL3)。藉此，將導電層43(非選定位元線BL1至BL3)之非選定位元線電壓Vnbl2之電壓值設定為約1.5V。此時，保持Vnbl1g>Vnbl2g之一關係。
如上文所提及，在設定操作期間，控制電路16將設定電壓Vset+△V1至Vset+△V4分別施加至導電層42a至42d(字線WL1至WL4)。在本實施例中，對應於此等設定電壓Vset+△V1至Vset+△V4而改變非選定字線電壓Vnwl及非選定位元線電壓Vnbl之值。可改變非
選定字線電壓Vnwl及非選定位元線電壓Vnbl之值之僅一者，或可改變兩者。
[優點]
在本實施例之操作中，控制電路基於選定導電層42(選定字線WL)之Z方向上之位置而改變施加至連接至非選定導電層43(位元線BL)之非選定導電層42(字線WL)或導電層31(全域位元線GBL)之電壓之值。因此，可抑制施加至連接於選定字線WL與非選定位元線BL之間之非選定記憶體胞MC之一過度電壓。因此，可抑制對非選定記憶體胞MC錯誤地執行之設定操作。
[第九實施例]
[組態]
接著，將參考圖31A及圖31B來描述根據一第九實施例之一半導體記憶體裝置。第九實施例具有類似於第六實施例之一組態，因此在本實施例中，將省略組態之一描述。本實施例在重設操作期間改變非選定字線WL及非選定位元線BL之電壓。
[操作之方法]
圖31A係用於解釋對連接至導電層42d(字線WL4)及導電層43(位元線BL4)之記憶體胞MC執行重設操作時之一電壓施加狀態的一截面圖。圖31B係用於解釋對連接至導電層42a(字線WL1)及導電層43(位元線BL4)之記憶體胞MC執行重設操作時之一電壓施加狀態的一截面圖。
如上文所提及，在重設操作期間，控制電路16將電壓Vn+△V5至Vn+△V8分別施加至導電層42a至42d(字線WL1至WL4)。此時，在本實施例中，根據電壓Vn+△V5至Vn+△V8而改變在重設操作期間施加至非選定字線WL及非選定位元線BL之電壓Vnwl及電壓Vnbl之值。
例如，如圖31A中所展示，當控制電路16在重設操作期間將電壓
Vn+△V8(例如0V)施加至導電層42d(字線WL4)時，將非選定字線電壓Vnwl1之電壓值設定為1.5V。另外，將非選定全域位元線電壓Vnbl1g施加至連接至導電層43(非選定位元線BL1至BL3)之導電層31(非選定全域位元線GBL1至GBL3)。藉此，將導電層43(非選定位元線BL1至BL3)之非選定位元線電壓Vnbl1之電壓值設定為約1.5V。
再者，如圖31B中所展示，當控制電路16將電壓Vn+△V5(例如0.4V)施加至導電層42a(字線WL1)時，將非選定字線電壓Vnwl2之電壓值設定為1.7V。另外，將非選定全域位元線電壓Vnbl2g施加至連接至導電層43(非選定位元線BL1至BL3)之導電層31(非選定全域位元線GBL1至GBL3)。藉此，將導電層43(非選定位元線BL1至BL3)之非選定位元線電壓Vnbl2之電壓值設定為約1.7V。此時，保持Vnbl2g>Vnbl1g之一關係。
如上文所提及，在重設操作期間，控制電路16將電壓Vn+△V5至Vn+△V8分別施加至導電層42a至42d(字線WL1至WL4)。在本實施例中，對應於此等電壓Vn+△V5至Vn+△V8而改變非選定字線電壓Vnwl及非選定位元線電壓Vnbl之值。可改變非選定字線電壓Vnwl及非選定位元線電壓Vnbl之值之僅一者，或可改變兩者。
[優點]
在本實施例之操作中，控制電路基於選定導電層42(選定字線WL)之Z方向上之位置而改變施加至連接至非選定導電層43(位元線BL)之非選定導電層42(字線WL)或導電層31(全域位元線GBL)之電壓之值。因此，可抑制施加至連接於選定位元線BL與非選定字線WL之間之非選定記憶體胞MC之一過度電壓。因此，可抑制對非選定記憶體胞MC錯誤地執行之重設操作。
[第十實施例]
[組態]
接著，將參考圖32A及圖32B來描述根據一第十實施例之一半導體記憶體裝置。第十實施例具有類似於第六實施例之一組態，因此在本實施例中，將省略組態之一描述。本實施例在設定操作期間改變選定字線WL之電壓。
[操作之方法]
圖32A係用於解釋對連接至導電層42d(字線WL4)及導電層43(位元線BL1)之記憶體胞MC執行設定操作時之一電壓施加狀態的一截面圖。圖32B係用於解釋對連接至導電層42d(字線WL4)及導電層43(位元線BL4)之記憶體胞MC執行設定操作時之一電壓施加狀態的一截面圖。
如上文所提及，在設定操作期間，控制電路16將設定電壓Vset+△V4施加至導電層42d(字線WL4)。此時，在本實施例中，基於選定記憶體胞MC之位置而改變設定電壓Vset+△V4之值。
例如，如圖32A中所展示，當選定記憶體胞MC位於靠近列解碼器12之一位置處時，控制電路16將設定電壓Vset+△V4施加至導電層42d(字線WL4)。另一方面，如圖32B中所展示，當選定記憶體胞MC位於遠離列解碼器12之一位置處時，控制電路16將設定電壓Vset+△V4'(△V4'>△V4)施加至導電層42d(字線WL4)。
依此一方式，在本實施例中，基於選定記憶體胞MC之X方向上之位置而改變選定字線WL之電壓。應注意，當對連接至導電層42c至42a(字線WL3至WL1)之各者而非導電層42d(字線WL4)之記憶體胞MC執行設定操作時，亦可執行一類似操作。再者，儘管省略一描述，但亦可在重設操作及讀取操作中基於選定記憶體胞MC之X方向上之位置而改變選定字線WL之電壓。
[優點]
在本實施例之操作中，控制電路基於選定記憶體胞MC之X方向
上之位置而改變施加至選定導電層42(選定字線WL)之電壓之值。即使在一相同選定字線WL中，當從列解碼器12至選定記憶體胞MC之距離不同時，選定字線WL中之電壓下降量不同。可藉由依此方式設定施加至選定字線WL之設定電壓Vset之值而將施加至選定記憶體胞MC之電壓設定為實質上恆定。因此，在本實施例中，可抑制施加至選定記憶體胞MC之電壓之變動。
[其他]
儘管已描述特定實施例，但此等實施例僅供例示，且不意欲限制本發明之範疇。其實，本文中所描述之新穎實施例可體現為各種其他形式；此外，可在不背離本發明之精神之情況下對本文中所描述之實施例作出各種省略、替代及形式改變。隨附申請專利範圍及其等效物意欲涵蓋落於本發明之範疇及精神內之此等形式或修改。
42a至42d‧‧‧導電層
43‧‧‧導電層
BL1至BL4‧‧‧位元線
La1至La4‧‧‧厚度
MC‧‧‧記憶體胞
WL1至WL4‧‧‧字線
Xa1至Xa4‧‧‧寬度
Claims (15)
- 一種半導體記憶體裝置，其包括一記憶體胞陣列及一控制電路，該記憶體胞陣列包含：複數個第一導電層，其等在垂直於一基板之一第一方向上堆疊且在平行於該基板之一第二方向上延伸；一記憶體層，其設置於該複數個第一導電層之一側表面上；及一第二導電層，其在該第一方向上延伸且包含經由該記憶體層而接觸該複數個第一導電層之該側表面的一第一側表面，該第一方向上之一第一位置處之該第二導電層之該第一側表面之該第二方向上之一寬度小於低於該第一位置之一第二位置處之該第二導電層之該第一側表面之該第二方向上之一寬度，安置於該第一位置處之該第一導電層之該第一方向上之一厚度大於安置於該第二位置處之該第一導電層之該第一方向上之一厚度，該控制電路經組態以將一第一電壓施加至該等第一導電層之一選定第一導電層且將一第二電壓提供至該第二導電層，且該控制電路經組態以能夠在該控制電路將該第一電壓施加至該選定第一導電層時基於該選定第一導電層之該第一方向上之一位置而改變該第一電壓之一值。
- 如請求項1之半導體記憶體裝置，其中該控制電路經組態以能夠在該控制電路將一第三電壓施加至 該等第一導電層之一非選定第一導電層時基於該選定第一導電層之該第一方向上之一位置而改變該第三電壓之一值。
- 如請求項1之半導體記憶體裝置，其中複數個該等第二導電層安置於該第二方向上，該控制電路經組態以將該第二電壓施加至該等第二導電層之一選定第二導電層，且該控制電路經組態以能夠在該控制電路將一第四電壓提供至該等第二導電層之一非選定第二導電層時基於該選定第一導電層之該第一方向上之一位置而改變該第四電壓之一值。
- 如請求項1之半導體記憶體裝置，其中複數個該等第二導電層安置於該第二方向上，該控制電路經組態以將該第二電壓施加至該等第二導電層之一選定第二導電層，且該控制電路經組態以能夠在該控制電路將該第一電壓施加至該選定第一導電層時基於該選定第二導電層之該第二方向上之一位置而改變該第一電壓之一值。
- 如請求項1之半導體記憶體裝置，其中該記憶體胞陣列進一步包括：一第三導電層，其在正交於該第一方向及該第二方向之一第三方向上延伸；及一選擇電晶體，其接觸該第三導電層之一上表面及該第二導電層之一下表面，且該控制電路經組態以能夠藉由將一第五電壓施加至該第三導電層而將該第二電壓提供至該第二導電層。
- 一種半導體記憶體裝置，其包括一記憶體胞陣列及一控制電路， 該記憶體胞陣列包含：複數個第一導電層，其等在垂直於一基板之一第一方向上堆疊且在平行於該基板之一第二方向上延伸；一記憶體層，其設置於該複數個第一導電層之一側表面上；及一第二導電層，其在該第一方向上延伸且包含經由該記憶體層而接觸該複數個第一導電層之該側表面的一第一側表面，該第一方向上之一第一位置處之該第二導電層之該第一側表面之該第二方向上之一寬度大於低於該第一位置之一第二位置處之該第二導電層之該第一側表面之該第二方向上之一寬度，安置於該第一位置處之該第一導電層之該第一方向上之一厚度小於安置於該第二位置處之該第一導電層之該第一方向上之一厚度，該控制電路經組態以將一第一電壓施加至該等第一導電層之一選定第一導電層且將一第二電壓提供至該第二導電層，且該控制電路經組態以能夠在該控制電路將該第一電壓施加至該選定第一導電層時基於該選定第一導電層之該第一方向上之一位置而改變該第一電壓之一值。
- 如請求項6之半導體記憶體裝置，其中該控制電路經組態以能夠在該控制電路將一第三電壓施加至該等第一導電層之一非選定第一導電層時基於該選定第一導電層之該第一方向上之一位置而改變該第三電壓之一值。
- 如請求項6之半導體記憶體裝置，其中複數個該等第二導電層安置於該第二方向上， 該控制電路經組態以將該第二電壓施加至該等第二導電層之一選定第二導電層，且該控制電路經組態以能夠在該控制電路將一第四電壓施加至該等第二導電層之一非選定第二導電層時基於該選定第一導電層之該第一方向上之一位置而改變該第四電壓之一值。
- 如請求項6之半導體記憶體裝置，其中複數個該等第二導電層安置於該第二方向上，該控制電路經組態以將該第二電壓提供至該等第二導電層之一選定第二導電層，且該控制電路經組態以能夠在該控制電路將該第一電壓施加至該選定第一導電層時基於該選定第二導電層之該第二方向上之一位置而改變該第一電壓之一值。
- 如請求項6之半導體記憶體裝置，其中該記憶體胞陣列進一步包括：一第三導電層，其在正交於該第一方向及該第二方向之一第三方向上延伸；及一選擇電晶體，其接觸該第三導電層之一上表面及該第二導電層之一下表面，且該控制電路經組態以能夠藉由將一第五電壓施加至該第三導電層而將該第二電壓提供至該第二導電層。
- 一種半導體記憶體裝置，其包括一記憶體胞陣列及一控制電路，該記憶體胞陣列包含：複數個第一導電層，其等在垂直於一基板之一第一方向上堆疊且在平行於該基板之一第二方向上延伸；一記憶體層，其設置於該複數個第一導電層之一側表面 上；及複數個第二導電層，其等安置於該第二方向上，在該第一方向上延伸，且包含經由該記憶體層而接觸該複數個第一導電層之該側表面的一第一側表面，該控制電路經組態以將一第一電壓施加至該等第一導電層之一選定第一導電層且將一第二電壓施加至該等第二導電層之一選定第二導電層，且該控制電路經組態以能夠在該控制電路將該第一電壓施加至該選定第一導電層時基於該選定第二導電層之該第二方向上之一位置而改變該第一電壓之一值。
- 如請求項11之半導體記憶體裝置，其中該控制電路經組態以能夠在該控制電路將該第一電壓施加至該選定第一導電層時基於該選定第一導電層之該第一方向上之一位置而改變該第一電壓之一值。
- 如請求項11之半導體記憶體裝置，其中該控制電路經組態以能夠在該控制電路將一第三電壓施加至該等第一導電層之一非選定第一導電層時基於該選定第一導電層之該第一方向上之一位置而改變該第三電壓之一值。
- 如請求項11之半導體記憶體裝置，其中該控制電路經組態以能夠在該控制電路將一第四電壓施加至該等第二導電層之一非選定第二導電層時基於該選定第一導電層之該第一方向上之一位置而改變該第四電壓之一值。
- 如請求項11之半導體記憶體裝置，其中該記憶體胞陣列進一步包括：一第三導電層，其在正交於該第一方向及該第二方向之一第三方向上延伸；及 一選擇電晶體，其接觸該第三導電層之一上表面及該第二導電層之一下表面，且該控制電路經組態以能夠藉由將一第五電壓施加至該第三導電層而將該第二電壓施加至該第二導電層。
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