TWI768450B - 半導體記憶裝置 - Google Patents

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日商鎧俠股份有限公司
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Abstract

實施方式之半導體記憶裝置具備：第1半導體層，其沿第1方向延伸；第2半導體層，其沿上述第1方向延伸，且沿與上述第1方向交叉之第2方向，和上述第1半導體層相隔而積層；及第1導電層，其與上述第1半導體層及上述第2半導體層交叉，且沿上述第2方向延伸。上述第1導電層具有與上述第1半導體層交叉之第1部分、及與上述第2半導體層交叉之第2部分，且上述第1部分之上述第1方向之第1寬度，較上述第2部分之上述第1方向之第2寬度短，上述第1半導體層之上述第2方向之第1厚度，較上述第2半導體層之上述第2方向之第2厚度厚。

Description

半導體記憶裝置
實施方式主要係關於一種半導體記憶裝置。
已知由記憶單元呈三維排列而成之半導體記憶裝置。
實施方式提供一種能提高讀出動作之可靠性之半導體記憶裝置。
實施方式之半導體記憶裝置具備：第1半導體層，其沿第1方向延伸；第2半導體層，其沿上述第1方向延伸，且沿與上述第1方向交叉之第2方向和上述第1半導體層相隔而積層；及第1導電層，其與上述第1半導體層及上述第2半導體層交叉，且沿上述第2方向延伸。上述第1導電層具有與上述第1半導體層交叉之第1部分、及與上述第2半導體層交叉之第2部分，且上述第1部分之上述第1方向之第1寬度較上述第2部分之上述第1方向之第2寬度短，上述第1半導體層之上述第2方向之第1厚度較上述第2半導體層之上述第2方向之第2厚度厚。
以下，參照圖式對實施方式進行說明。再者，於以下說明中，對具有大致相同之功能及構成之構成要素標註共通之參照符號。又，以下所示之各實施方式例示用以將該實施方式之技術思想具體化之裝置或方法，實施方式之技術思想並非要將構成零件之材質、形狀、結構、配置等規定為下文所述者。實施方式之技術思想於專利申請範圍內，可施加各種變更。又，作為實施方式之半導體記憶裝置，列舉由記憶單元電晶體三維積層於半導體基板上方而成之三維積層型NAND型快閃記憶體為例進行說明。
1.     第1實施方式  對第1實施方式之半導體記憶裝置進行說明。
1.1   半導體記憶裝置之構成  1.1.1     半導體記憶裝置之電路構成  首先，使用圖1，對半導體記憶裝置之電路構成進行說明。圖1係表示半導體記憶裝置之電路構成之方塊圖之一例。再者，於圖1中，藉由箭頭線表示出了各塊之連接之一部分，但塊間之連接並不限定於此。
如圖1所示，半導體記憶裝置1包含輸入輸出電路10、邏輯控制電路11、狀態暫存器12、位址暫存器13、指令暫存器14、定序器15、就緒/忙碌電路16、電壓產生電路17、記憶單元陣列18、列解碼器19、感測放大器20、資料暫存器21及行解碼器22。
輸入輸出電路10控制與外部之控制器2之間之信號DQ之輸入輸出。信號DQ例如包含資料DAT、位址ADD及指令CMD。具體而言，輸入輸出電路10將自控制器2接收到之資料DAT發送至資料暫存器21，又將位址ADD發送至位址暫存器13，將指令CMD發送至指令暫存器14。又，輸入輸出電路10將自狀態暫存器12接收到之狀態資訊STS、自資料暫存器21接收到之資料DAT、及自位址暫存器13接收到之位址ADD等發送至控制器2。
邏輯控制電路11自控制器2接收各種控制信號。邏輯控制電路11根據所接收到之控制信號，控制輸入輸出電路10及定序器15。
狀態暫存器12暫時保持例如寫入動作、讀出動作及抹除動作中之狀態資訊STS，並通知控制器2該等動作是否已正常結束。
位址暫存器13暫時保持所接收到之位址ADD。位址ADD包含列位址RADD及行位址CADD。位址暫存器13將列位址RADD傳輸至列解碼器19，將行位址CADD傳輸至行解碼器22。
指令暫存器14暫時保持所接收到之指令CMD，並將其傳輸至定序器15。
定序器15控制半導體記憶裝置1整體之動作。具體而言，定序器15根據所接收到之指令CMD，控制例如狀態暫存器12、就緒/忙碌電路16、電壓產生電路17、列解碼器19、感測放大器20、資料暫存器21及行解碼器22等，執行寫入動作、讀出動作及抹除動作等。
就緒/忙碌電路16根據定序器15之動作狀況，將就緒/忙碌信號RBn發送至控制器2。
電壓產生電路17根據定序器15之控制，產生寫入動作、讀出動作及抹除動作中使用之各種電壓，並將所產生之電壓供給至例如記憶單元陣列18、列解碼器19及感測放大器20等。列解碼器19及感測放大器20將自電壓產生電路17供給之電壓施加至記憶單元陣列18內之記憶單元電晶體。
記憶單元陣列18具備包含與列及行相對應之複數個非揮發性記憶單元電晶體(以下，亦記作記憶單元)之複數個塊BLK0、BLK1、BLK2、…、BLKm(m為1以上之整數)。以下，於不限定塊BLK0～BLKm之情形時，記作塊BLK。
塊BLK包含複數個記憶體單元MU。而且，各記憶體單元MU包含複數個記憶體組MG。再者，記憶單元陣列18內之塊BLK、塊BLK內之記憶體單元MU、及記憶體單元MU內之記憶體組MG之個數任意。關於記憶單元陣列18之詳細情況，將於下文進行敍述。
列解碼器19解碼列位址RADD。列解碼器19基於解碼其結果，對記憶單元陣列18內之電晶體施加自電壓產生電路17供給之控制用電壓。
感測放大器20於讀出動作時，感測自記憶單元陣列18讀出之資料。而且，感測放大器20將讀出資料發送至資料暫存器21。又，感測放大器20於寫入動作時，將寫入資料發送至記憶單元陣列18。
資料暫存器21具備複數個鎖存電路。鎖存電路暫時保持寫入資料或讀出資料。
行解碼器22於例如寫入動作、讀出動作及抹除動作時，解碼行位址CADD，並基於解碼其結果，選擇資料暫存器21內之鎖存電路。
1.1.2          記憶單元陣列之整體構成  其次，使用圖2，對記憶單元陣列18之整體構成進行說明。圖2係記憶單元陣列18之立體圖。再者，於圖2之例中，省略了導電層間之絕緣層之一部分。
如圖2所示，記憶單元陣列18包含複數個半導體層31、複數個字元線柱WLP、複數根字元線WL、複數根選擇閘極線SGD及SGS、複數個接觸插塞CSGD及CSGS、複數根全域選擇閘極線GSGD及GSGS(未圖示)、複數個接觸插塞CBL、複數根位元線BL、複數個接觸插塞CSL、及源極線SL。
半導體層31與下述1個記憶體組MG對應，作為供形成複數個記憶單元電晶體MC、選擇電晶體ST1及ST2之通道層之作用區發揮功能。半導體層31沿與半導體基板平行之X方向延伸，且沿與半導體基板垂直之Z方向相隔(隔著未圖示之絕緣層)而積層。進而，沿Z方向積層之複數個半導體層31沿著與半導體基板平行且與X方向正交(或交叉)之Y方向排列。
於沿Y方向排列之複數個半導體層31之間，沿著X方向排列有沿Z方向延伸之複數個字元線柱WLP。換言之，沿著X方向排列之複數個字元線柱WLP與沿Z方向積層之複數個半導體層31沿著Y方向交替地排列。於字元線柱WLP之上方，設置有沿Y方向延伸之字元線WL。字元線柱WLP包含與設置於上方之字元線WL電性連接之接觸插塞CWL(以下，亦記作配線CWL)、及形成於側面之阻擋絕緣層。於距半導體基板之高度與複數個半導體層31各者相同之層中，字元線柱WLP與半導體層31之間設置有電荷儲存層及隧道絕緣層。
於1個字元線柱WLP與半導體層31交叉之位置，設置有1個記憶單元電晶體MC。因此，複數個記憶單元電晶體MC經由半導體層31於X方向上連接。換言之，複數個記憶單元電晶體MC之通道於X方向上連接。
於沿Z方向積層之複數個半導體層31之X方向上之一端之附近區域，設置有接觸插塞CBL。接觸插塞CBL貫通沿Z方向積層之複數個半導體層31，且連接於上述複數個半導體層31。與沿著Y方向排列之複數個半導體層31對應地，設置有複數個接觸插塞CBL。於各接觸插塞CBL上，設置有沿X方向延伸之位元線BL。複數個接觸插塞CBL分別連接於不同之位元線BL。
於沿Z方向積層之複數個半導體層31之X方向上之另一端之附近區域，設置有接觸插塞CSL。接觸插塞CSL貫通沿Z方向積層之複數個半導體層31，且連接於上述複數個半導體層31。與沿著Y方向排列之複數個半導體層31對應地，設置有複數個接觸插塞CSL。於複數個接觸插塞CSL上，設置有沿Y方向延伸之源極線SL。複數個接觸插塞CSL共通連接於源極線SL。
沿著Y方向排列於1層之複數個半導體層31之X方向上之一端分別與不同之絕緣層接觸，該等絕緣層與沿Y方向延伸之選擇閘極線SGD接觸。藉此，半導體層31與選擇閘極線SGD並不電性連接。同樣地，沿著Y方向排列於1層之複數個半導體層31之X方向上之另一端分別與不同之絕緣層接觸，該等絕緣層與沿Y方向延伸之選擇閘極線SGS接觸。藉此，半導體層31與選擇閘極線SGS並不電性連接。與沿Z方向積層之複數個半導體層31同層地，分別積層有與各層之半導體層31對應之複數根選擇閘極線SGD及SGS。
於選擇閘極線SGD之下方，沿著XY平面形成有複數根全域選擇閘極線GSGD。
於各全域選擇閘極線GSGD上，配置有沿Z方向延伸之接觸插塞CSGD。複數個接觸插塞CSGD沿著Y方向排列。接觸插塞CSGD具有與複數根選擇閘極線SGD之任一根電性連接之連接部。即，接觸插塞CSGD將任一根全域選擇閘極線GSGD與任一根選擇閘極線SGD電性連接。於圖2之例中，沿著Y方向排列之複數個接觸插塞CSGD之連接部與各層之選擇閘極線SGD依序連接，從而複數個連接部呈階梯狀配置。
於選擇閘極線SGS之下方，沿著XY平面形成有複數根全域選擇閘極線GSGS(未圖示)。
於各全域選擇閘極線GSGS上，配置有沿Z方向延伸之接觸插塞CSGS。複數個接觸插塞CSGS沿著Y方向排列。接觸插塞CSGS具有與複數根選擇閘極線SGS之任一根電性連接之連接部。即，接觸插塞CSGS將任一根全域選擇閘極線GSGS與任一根選擇閘極線SGS電性連接。
與1根選擇閘極線SGD及SGS對應地，沿著Y方向排列之複數個記憶體組MG(半導體層31)包含於1個記憶體單元MU中。又，共通連接於字元線柱WLP之複數個記憶體單元MU包含於1個塊BLK中。
1.1.3          記憶單元陣列之電路構成  其次，使用圖3～圖5，對記憶單元陣列18之電路構成進行說明。圖3係記憶單元陣列18之電路圖。圖4係表示選擇閘極線SGD與全域選擇閘極線GSGD之連接之電路圖。圖5係表示選擇閘極線SGS與全域選擇閘極線GSGS之連接之電路圖。再者，圖3之例表示與沿Z方向積層且共通連接於1個接觸插塞CBL之複數個半導體層31對應之複數個記憶體組MG。圖4之例表示與沿Z方向積層之複數根選擇閘極線SGD各者連接之接觸插塞CSGD及全域選擇閘極線GSGD。圖5之例表示與沿Z方向積層之複數根選擇閘極線SGS各者連接之接觸插塞CSGS及全域選擇閘極線GSGS。以下，將與最下層之半導體層31(記憶體組MG)對應之選擇閘極線記作SGD1及SGS1，將與最上層之半導體層31(記憶體組MG)對應之選擇閘極線記作SGDn(n為2以上之整數)及SGSn。
如圖3所示，記憶單元陣列18包含複數個記憶體組MG。各記憶體組MG包含2個記憶體串MSa及MSb、以及選擇電晶體ST1及ST2。以下，於不限定記憶體串MSa及MSb之情形時，記作記憶體串MS。
記憶體串MSa例如包含4個記憶單元電晶體MCa0～MCa3。同樣地，記憶體串MSb例如包含4個記憶單元電晶體MCb0～MCb3。以下，於不限定記憶單元電晶體MCa0～MCa3及MCb0～MCb3之情形時，記作記憶單元電晶體MC。
記憶單元電晶體MC具備控制閘極與電荷儲存層，非揮發地保持資料。再者，記憶單元電晶體MC可為對電荷儲存層使用導電層之FG(floating gate，浮動閘極)型，亦可為對電荷儲存層使用絕緣層之MONOS(metal-oxide-nitride-oxide-silicon，金屬-氧化物-氮化物-氧化物-矽)型。又，各記憶體串MS中包含之記憶單元電晶體MC之個數亦可為8個、16個、32個、48個、64個、96個、128個等，其數量不受限定。
記憶體串MSa中包含之記憶單元電晶體MCa0～MCa3串聯連接於其電流路徑。同樣地，記憶體串MSb中包含之記憶單元電晶體MCb0～MCb3串聯連接於其電流路徑。記憶單元電晶體MCa0及MCb0之汲極共通連接於選擇電晶體ST1之源極。記憶單元電晶體MCa3及MCb3之源極共通連接於選擇電晶體ST2之汲極。再者，記憶體組MG中包含之選擇電晶體ST1及ST2之個數任意，只要各為1個以上即可。
沿著Z方向排列之複數個記憶體組MG之記憶單元電晶體MC之閘極共通連接於1根字元線WL。具體而言，例如，沿著Z方向排列之複數個記憶單元電晶體MCa0之閘極共通連接於字元線WLa0。同樣地，記憶單元電晶體MCa1、MCa2及MCa3之閘極分別連接於字元線WLa1、WLa2及WLa3。記憶單元電晶體MCb0～MCb3之閘極分別連接於字元線WLb0～WLb3。
沿著Z方向排列之複數個記憶體組MG之選擇電晶體ST1之汲極共通連接於1根位元線BL。又，沿著Z方向排列之複數個記憶體組MG之選擇電晶體ST1之閘極分別連接於不同之選擇閘極線SGD。具體而言，例如，與配置於最下層之記憶體組MG對應之選擇電晶體ST1之閘極連接於選擇閘極線SGD1。與配置於最上層之記憶體組MG對應之選擇電晶體ST1之閘極連接於選擇閘極線SGDn。
沿著Z方向排列之複數個記憶體組MG之選擇電晶體ST2之源極共通連接於1根源極線SL。又，沿著Z方向排列之複數個記憶體組MG之選擇電晶體ST2之閘極分別連接於不同之選擇閘極線SGS。具體而言，例如，與配置於最下層之記憶體組MG對應之選擇電晶體ST2之閘極連接於選擇閘極線SGS1，與配置於最上層之記憶體組MG對應之選擇電晶體ST2之閘極連接於選擇閘極線SGSn。
其次，使用圖4，對選擇閘極線SGD、接觸插塞CSGD及全域選擇閘極線GSGD之連接進行說明。以下，將與沿Z方向積層之複數根選擇閘極線SGD1～SGDn各者對應之接觸插塞CSGD分別記作CSGD1～CSGDn，將全域選擇閘極線GSGD分別記作GSGD1～GSGDn。
如圖4所示，選擇閘極線SGD1經由接觸插塞CSGD1連接於全域選擇閘極線GSGD1。其他選擇閘極線SGD亦同樣如此。即，沿Z方向積層之複數根選擇閘極線SGD經由不同之接觸插塞CSGD分別連接於不同之全域選擇閘極線GSGD。
其次，使用圖5，對選擇閘極線SGS、接觸插塞CSGS及全域選擇閘極線GSGS之連接進行說明。以下，將與沿Z方向積層之複數根選擇閘極線SGS1～SGSn各者對應之接觸插塞CSGS分別記作CSGS1～CSGSn，將全域選擇閘極線GSGS分別記作GSGS1～GSGSn。
如圖5所示，選擇閘極線SGS1經由接觸插塞CSGS1連接於全域選擇閘極線GSGS1。其他選擇閘極線SGS亦同樣如此。即，沿Z方向積層之複數根選擇閘極線SGS經由不同之接觸插塞CSGS分別連接於不同之全域選擇閘極線GSGS。
1.1.4          記憶單元陣列之布局構成  其次，使用圖6，對記憶單元陣列18之布局構成之一例進行說明。圖6係表示記憶單元陣列18之布局構成之圖，係最上層之半導體層31、以及選擇閘極線SGD及SGS之俯視圖。再者，於圖6之例中，省略了絕緣層之一部分。
如圖6所示，記憶單元陣列18包含記憶單元區域、汲極側ST區域、源極側ST區域、與選擇閘極線SGD對應之選擇閘極接觸區域、及與選擇閘極線SGS對應之選擇閘極接觸區域。
記憶單元區域係設置有記憶單元電晶體MC之區域，即配置有字元線柱WLP之區域。汲極側ST區域於X方向上與記憶單元區域相鄰而設，係半導體層31與接觸插塞CBL之連接區域，且係設置有選擇電晶體ST1之區域。源極側ST區域於X方向上與記憶單元區域相鄰而設，係半導體層31與接觸插塞CSL之連接區域，且係設置有選擇電晶體ST2之區域。
與選擇閘極線SGD對應之選擇閘極接觸區域於X方向上與汲極側ST區域相鄰而設，係接觸插塞CSGD與選擇閘極線SGD連接之區域。與選擇閘極線SGS對應之選擇閘極接觸區域，於X方向上與源極側ST區域相鄰而設，係接觸插塞CSGS與選擇閘極線SGS連接之區域。
再者，記憶單元陣列18中包含之記憶單元區域、汲極側ST區域、源極側ST區域、與選擇閘極線SGD對應之選擇閘極接觸區域、及與選擇閘極線SGS對應之選擇閘極接觸區域之個數係任意。
於記憶單元區域中，沿著Y方向排列有沿X方向延伸之複數個(於圖6之例中，為12個)半導體層31。於2個半導體層31之間，沿著X方向排列有複數個(於圖6之例中，為12個)字元線柱WLP。又，字元線柱WLP於Y方向上呈錯位排列而配置。例如，字元線柱WLP1與WLP2於X方向上相鄰地配置，而字元線柱WLP3係與字元線柱WLP1及WLP2之間介存有半導體層31，且於X方向上配置於字元線柱WLP1與WLP2之間且係該等字元線柱WLP1與WLP2之大致中間位置，於Y方向上配置於與字元線柱WLP1及WLP2不同之位置。
1.1.4.1       記憶單元區域之布局構成  以下，使用圖7，就記憶單元陣列18內之記憶單元區域之布局構成進行說明。圖7係圖6中之區域RA之放大圖，係表示記憶單元區域之布局構成之圖。再者，於圖7之例中，省略了絕緣層之一部分。
如圖7所示，複數個半導體層31沿X方向延伸。各半導體層31沿著Y方向相隔特定距離而排列。半導體層31係例如包含添加有雜質之多晶矽。
於半導體層31之Y方向之側面，設置有絕緣層32。絕緣層32作為形成下述隧道絕緣層36及電荷儲存層35時之蝕刻終止層而發揮功能。絕緣層32例如包含氮化矽。
於沿著Y方向配置之2個半導體層31之間，設置有記憶溝MT。記憶溝MT係為了將半導體層31沿著Y方向分離而設置之溝槽，於記憶溝MT內埋入有絕緣層(例如，氧化矽)55。又，於記憶溝MT內，以將絕緣層55沿著X方向分離之方式相互隔開特定距離地沿X方向排列有複數個字元線柱WLP。
字元線柱WLP包含沿Z方向延伸之導電層33及絕緣層34。導電層33電性連接於上方之字元線WL，作為記憶單元電晶體MC之控制閘極(或字元線)發揮功能。對導電層33使用導電材料。導電材料可為金屬材料、金屬化合物、或添加有雜質之半導體材料。導電層33例如包含鎢(W)與氮化鈦(TiN)。再者，TiN用作藉由CVD(chemical vapor deposition，化學氣相沈積)形成W時之障壁金屬。
絕緣層34以包圍導電層33之X方向及Y方向之周圍之方式，設置於導電層33之側面。絕緣層34作為防止儲存在電荷儲存層35之電荷向導電層33(字元線WL)擴散之阻擋絕緣層發揮功能。對絕緣層34使用絕緣材料。絕緣材料例如為使用鉿(Hf)與氧化矽(SiO2 )之Hf(Si)Ox/SiO2 /Hf(Si)Ox之積層結構，又亦可為Hf(Si)Ox、SiO2 之單層結構、或者氧化鋯(ZrO)或氧化鋁(AlO)等之單層結構。Hf(Si)Ox於HfOx中可包含Si，亦可不含Si。
於字元線柱WLP與半導體層31之間，自字元線柱WLP側設置有電荷儲存層35及隧道絕緣層36。具體而言，於絕緣層34之側面配置有電荷儲存層35，於電荷儲存層35之側面配置有隧道絕緣層36。
電荷儲存層35具有將於記憶單元電晶體MC中自半導體層31注入之電荷加以儲存之功能。電荷儲存層35如上所述，例如，可為使用導電層之FG型，亦可為使用絕緣層之MONOS型。又，電荷儲存層35還可包含使用導電層之FG型、及使用絕緣層之MONOS型兩者。以下，對電荷儲存層35為FG型之情形進行說明。
對電荷儲存層35使用之導電層例如包含多晶矽。再者，電荷儲存層35之導電層亦可包含氮化鉭(TaN)、氮化鈦(TiN)、鎢(W)或釕(Ru)等金屬。隧道絕緣層36例如包含氧化矽或氮氧化矽(SiON)。
1.1.5          記憶單元區域之剖面結構  其次，使用圖8及圖9，對記憶單元陣列18內之記憶單元區域之剖面結構進行說明。圖8係沿著圖7中之A-A線之剖視圖。圖9係沿著圖7中之B-B線之剖視圖。
如圖8及圖9所示，於半導體基板50上設置有絕緣層51。絕緣層51中亦可包含形成於半導體基板50上之電晶體(未圖示)或複數個配線層(未圖示)。絕緣層51例如包含氧化矽(SiO2 )。
於絕緣層51上設置有記憶單元陣列18。具體而言，於絕緣層51上設置有絕緣層52。絕緣層52作為加工記憶溝MT、或供各種接觸插塞等使用之孔時之蝕刻終止層發揮功能。絕緣層52只要為於與上層所設置之絕緣層53之間能獲得充分之蝕刻選擇比之絕緣材料即可。絕緣層52例如包含氮化矽(SiN)或氧化鋁(AlO)等金屬氧化物。
於絕緣層52上設置有絕緣層53。絕緣層53例如包含氧化矽。
於絕緣層53上，例如，使各半導體層31間介存絕緣層53而積層有7層半導體層31。即，於絕緣層52上，交替地積層有7層絕緣層53與7層半導體層31。再者，半導體層31之積層數任意。於最上層之半導體層31上設置有絕緣層54。絕緣層54例如包含氧化矽。
字元線柱WLP以與絕緣層54、以及交替地積層之7層半導體層31及7層絕緣層53交叉之方式，沿Z方向延伸。字元線柱WLP自絕緣層54之上方，沿Z方向穿過絕緣層54、半導體層31及絕緣層53與於Y方向上鄰接於其等之絕緣層54、半導體層31及絕緣層53之間，而到達絕緣層52。
字元線柱WLP如上所述，包含沿Z方向延伸之導電層33及絕緣層34。具體而言，孔AH以與絕緣層54、半導體層31及絕緣層53交叉之方式，沿Z方向形成。於孔AH之側面及底面形成有絕緣層34。進而，於絕緣層34之側面，以埋於孔AH之內部之方式形成有導電層33。
於絕緣層34與半導體層31之間，自絕緣層34側設置有電荷儲存層35及隧道絕緣層36。具體而言，於絕緣層34與半導體層31之間，以與絕緣層34之側面接觸之方式設置有電荷儲存層35。進而，於電荷儲存層35與半導體層31之間設置有隧道絕緣層36。
記憶溝MT自絕緣層54之上方，沿Z方向穿過絕緣層54、半導體層31及絕緣層53與於Y方向上鄰接於其等之絕緣層54、半導體層31及絕緣層53之間，而到達絕緣層52。於記憶溝MT之內部設置有絕緣層55。進而，於絕緣層55與半導體層31之間設置有絕緣層32。
又，如圖8所示，隨著自最上層之半導體層31向最下層之半導體層31位移，半導體層31之Z方向之厚度慢慢變厚。換言之，隨著自最下層之半導體層31向最上層之半導體層31位移，半導體層31之厚度慢慢變薄。即，於圖8所示之剖面結構中，若將最下層之半導體層31之厚度設為h1，將最下層與最上層之間之中間層之半導體層31之厚度設為hm，將最上層之半導體層31之厚度設為hn，則半導體層31之厚度h1、hm、hn之關係表達為h1＞hm＞hn。
又，如圖9所示，隨著自與最下層之半導體層31對應之導電層33之部分向與最上層之半導體層31對應之導電層33之部分位移，字元線柱WLP內之導電層33之X方向之寬度(以下，記作字元線長度)慢慢變長。即，於圖9所示之剖面結構中，若將與最下層之半導體層31對應之導電層33之X方向之寬度(字元線長度)設為Lg1，將與中間層之半導體層31對應之導電層33之字元線長度設為Lgm，將與最上層之半導體層31對應之導電層33之字元線長度設為Lgn，則字元線長度Lg1、Lgm、Lgn之關係表達為Lg1＜Lgm＜Lgn。再者，所謂與半導體層31對應之導電層33係指，存在於沿著半導體層31之XY面之方向之導電層33之部分。換言之，所謂與半導體層31對應之導電層33係指，位於距半導體基板50面之距離與半導體層31相同(高度相同)之位置之導電層33之部分。再者，於不限定字元線長度Lg1、Lgm、Lgn之情形時，記作字元線長度Lg。
又，與字元線長度Lg相反地，隨著自與最下層之半導體層31對應之字元線柱WLP間向與最上層之半導體層31對應之字元線柱WLP間位移，鄰接之字元線柱WLP間之X方向之距離慢慢變短。即，於圖9所示之剖面結構中，若將與最下層之半導體層31對應之字元線柱WLP間之距離設為Ld1，將與中間層之半導體層31對應之字元線柱WLP間之距離設為Ldm，將與最上層之半導體層31對應之字元線柱WLP間之距離設為Ldn，則字元線柱WLP間之距離Ld1、Ldm、Ldn之關係表達為Ld1＞Ldm＞Ldn。再者，於不限定字元線柱WLP間之距離Ld1、Ldm、Ldn之情形時，記作長度Ld。
又，如圖8所示，自最下層之半導體層31至最上層之半導體層31，字元線柱WLP與記憶溝MT(或絕緣層55)間之半導體層31之Y方向之長度均大致相同。即，於圖8所示之剖面結構中，若將最下層之半導體層31之Y方向之長度設為tpoly1，將中間層之半導體層31之Y方向之長度設為tpolym，將最上層之半導體層31之Y方向之長度設為tpolyn，則半導體層31之Y方向之長度tpoly1、tpolym、tpolyn之關係表達為tpoly1＝tpolym＝tpolyn。再者，於不限定長度tpoly1、tpolym、tpolyn之情形時，記作長度tpoly。
又，自與最下層之半導體層31對應之導電層33之部分至與最上層之半導體層31對應之導電層33之部分，字元線柱WLP內之導電層33之Y方向之寬度(以下，記作字元線寬度)均大致相同。即，於圖8所示之剖面結構中，若將與最下層之半導體層31對應之導電層33之Y方向之寬度(字元線寬度)設為tgate1，將與中間層之半導體層31對應之導電層33之字元線寬度設為tgatem，將與最上層之半導體層31對應之導電層33之字元線寬度設為tgaten，則字元線寬度tgate1、tgatem、tgaten之關係表達為tgate1＝tgatem＝tgaten。再者，於不限定字元線寬度tgate1、tgatem、tgaten之情形時，記作字元線寬度tgate。
如上所述，第1實施方式之記憶單元區域具有如下構成：下層側之半導體層31之厚度h1較上層側之半導體層31之厚度hn厚(h1＞hm＞hn)，下層側之導電層33之X方向之寬度(字元線長度)Lg1較上層側之導電層33之X方向之寬度Lgn短(Lg1＜Lgm＜Lgn)，下層側之字元線柱WLP間之距離Ld1較上層側之字元線柱WLP間之距離Ldn長(Ld1＞Ldm＞Ldn)。
1.2   半導體記憶裝置之製造方法  其次，使用圖10～圖15，對第1實施方式之半導體記憶裝置中之記憶單元區域之製造方法進行說明。圖10～圖15係表示記憶單元陣列18內之記憶單元區域之製造方法之圖。圖10～圖15分別表示製造步驟中之最上層之半導體層31之上表面(半導體層上表面)、沿著A1-A2線之剖面(A1-A2剖面)、沿著B1-B2線之剖面(B1-B2剖面)。於以後之實施方式之製造步驟圖中，同樣地，分別表示最上層之半導體層31之上表面、沿著A1-A2線之剖面、沿著B1-B2線之剖面。
首先，如圖10所示，於半導體基板50上依序積層絕緣層51及絕緣層52。其次，於絕緣層52上交替地積層例如7層絕緣層53及7層半導體層31。此處，以隨著自下層側向上層側位移，Z方向之厚度慢慢變薄之方式，藉由例如CVD形成7層半導體層31。進而，於最上層之半導體層31上形成絕緣層54。
其次，如圖11所示，例如，藉由乾式蝕刻，形成貫通絕緣層54、7層半導體層31及7層絕緣層53，且底面到達絕緣層52之記憶溝MT。此處，於沿著Y方向之剖面(A1-A2剖面)中，記憶溝MT形成為自開口部直至底面部，其寬度大致不變。
其次，如圖12所示，自記憶溝MT內之側面將半導體層31之一部分去除，於經去除後之區域形成絕緣層32。進而，於記憶溝MT內形成絕緣層55。
具體而言，例如，藉由濕式蝕刻，自已開口之記憶溝MT之側面對半導體層31之一部分進行蝕刻，形成凹槽區域。其次，於包含凹槽區域之記憶溝MT內之側面及底面、以及絕緣層54上，形成絕緣層32。進而，藉由回蝕，將記憶溝MT內之側面及底面、以及絕緣層54上多餘之絕緣層32去除，於凹槽區域則保留絕緣層32。其次，例如，藉由CVD，向記憶溝MT內埋入絕緣層55。
其次，如圖13所示，藉由乾式蝕刻，將絕緣層55之一部分去除，形成孔AH。
其次，如圖14所示，於孔AH之Y方向之側面形成隧道絕緣層36及電荷儲存層35。
具體而言，例如，藉由濕式蝕刻，將孔AH周邊之絕緣層32去除。其次，藉由氧化處理，將自孔AH露出之半導體層31之側面氧化，形成隧道絕緣層36。其次，於孔AH內之側面及底面、以及絕緣層54上，形成電荷儲存層35。進而，藉由回蝕，將孔AH內之側面及底面、以及絕緣層54上多餘之電荷儲存層35去除，於隧道絕緣層36之側面則保留電荷儲存層35。
其次，如圖15所示，於孔AH內之底面及側面形成絕緣層34，然後，於孔AH內部形成導電層33。
具體而言，例如，藉由CVD，於孔AH內之底面及側面形成絕緣層34。其次，藉由CVD，例如，依序形成作為導電層33之TiN及W。然後，例如，藉由CMP(chemical mechanical polishing，化學機械拋光)，將絕緣層54上之TiN及W去除。藉由以上步驟，形成圖15所示之記憶單元區域。
1.3   第1實施方式之效果  根據第1實施方式之半導體記憶裝置，能提高讀出動作之可靠性。以下，對第1實施方式之效果進行說明。
於半導體基板50之上方積層有沿X方向延伸之複數個半導體層31，且以與上述複數個半導體層31交叉之方式設置有沿Z方向延伸之字元線柱WLP之結構中，尤其存在向孔AH內埋入將成為字元線柱WLP之構件而進行形成之情形。此時，根據孔AH之加工條件，存在如下傾向：字元線柱WLP內之導電層33之X方向之寬度(字元線長度)Lg於距半導體基板50較近之下層側較於距半導體基板50較遠之上層側短，又，字元線柱WLP間之X方向之距離Ld於下層側較於上層側長。換言之，存在如下傾向：記憶單元電晶體MC之閘極長度Lg於距半導體基板50較近之下層側較於距半導體基板50較遠之上層側短，記憶單元電晶體MC之閘極間之距離Ld於下層側較於上層側長。如此，則記憶單元電晶體MC之閘極長度Lg與閘極間之距離Ld成為彼此相反之關係，若於下層側之記憶單元電晶體MC中閘極長度Lg變短，則記憶單元電晶體MC之閘極間之距離Ld變長，閘極間之電阻上升。其結果，有於下層側之記憶單元電晶體MC中，施加了字元線電壓(控制閘極電壓)時之汲極電流減少之風險。汲極電流例如相當於讀出動作時於記憶單元電晶體MC中流通之電流(以下，記作單元電流)。因此，存在半導體記憶裝置中之讀出動作之可靠性降低之情形。
第1實施方式之半導體記憶裝置具有如下構成：下層側之第1半導體層31之厚度較上層側之第2半導體層31之厚度厚，即，h1＞hm＞hn成立，進而，字元線柱WLP具有與下層側之第1半導體層31交叉之第1部分、及與上層側之第2半導體層31交叉之第2部分，且第1部分之X方向之第1寬度Lg1較第2部分之X方向之第2寬度Lgn短，即，Lg1＜Lgm＜Lgn。
又，半導體記憶裝置具有如下構成：下層側之第1半導體層31之厚度較上層側之第2半導體層31之厚度厚，即，h1＞hm＞hn成立，進而，位於各字元線柱WLP與下層側之第1半導體層31交叉之部分(高度)且於X方向上鄰接之第1導電層33與第2導電層33之間之第1距離Ld1較位於各字元線柱WLP與上層側之第2半導體層31交叉之部分(高度)之第1導電層33與第2導電層33之間之第2距離Ldn長，即，Ld1＞Ldm＞Ldn。
藉由具有上述構成，能使形成於下層側之半導體層31之通道層之Z方向之長度較上層側之半導體層31長，進而，能使下層側之記憶單元電晶體MC之閘極間之半導體層31之厚度較上層側之記憶單元電晶體MC之閘極間厚。藉此，能降低下層側之記憶單元電晶體MC之閘極間之電阻，從而能抑制下層側之記憶單元電晶體MC中之單元電流之減少。其結果，能提高讀出動作之可靠性。進而，於寫入動作及抹除動作中，會分別進行相對於讀出動作之寫入驗證動作及抹除驗證動作。藉此，於第1實施方式中，亦能提高寫入動作及抹除動作之可靠性。
圖16表示第1實施方式與比較例中之記憶單元電晶體MC之電壓-電流特性。圖16之橫軸表示字元線電壓(控制閘極電壓)，縱軸表示記憶單元電晶體MC之汲極電流(即，單元電流)。電流特性I1L表示第1實施方式中之最下層之半導體層31與字元線柱WLP交叉之區域之記憶單元電晶體MC之電壓-電流特性。電流特性I1U表示第1實施方式中之最上層之半導體層31與字元線柱WLP交叉之區域之記憶單元電晶體MC之電壓-電流特性。電流特性ICO係比較例中之特性，表示使上層側與下層側之半導體層之厚度相同之情形時，最下層之半導體層與字元線柱交叉之區域之記憶單元電晶體MC之電壓-電流特性。
如圖16所示，第1實施方式中之電流特性I1L表示出了與比較例之電流特性ICO相比，於閾值電壓相同之狀態下，即可獲得較大之汲極電流。換言之，電流特性I1L表示出了單元電流不減少，而獲得與電流特性I1U同等之單元電流。因此，於第1實施方式中，能防止下層側之記憶單元電晶體MC之電壓-電流特性劣化，從而能抑制單元電流減少。藉此，能提高讀出動作之可靠性。進而，亦能提高寫入動作及抹除動作之可靠性。
2.     第2實施方式  其次，對第2實施方式之半導體記憶裝置進行說明。於第2實施方式中，表示具有字元線柱WLP之Y方向之尺寸於下層部分較細、於上層部分較粗之形狀之例。其他電路構成、整體構成、布局構成及剖面結構與上述第1實施方式相同。於第2實施方式中，主要對與第1實施方式不同之方面進行說明。
2.1   記憶單元區域之剖面結構  以下，使用圖17及圖9，對記憶單元陣列18內之記憶單元區域之剖面結構進行說明。圖17係沿著圖7中之A-A線之剖視圖，表示第2實施方式中之記憶單元區域之沿著Y方向之剖面。第2實施方式中之記憶單元區域之沿著X方向之剖面與圖9所示之剖面相同。
如圖17所示，與第1實施方式同樣地，隨著自最上層之半導體層31向最下層之半導體層31位移，半導體層31之Z方向之厚度慢慢變厚。換言之，隨著自最下層之半導體層31向最上層之半導體層31位移，半導體層31之Z方向之厚度慢慢變薄。即，最下層之半導體層31之厚度h1、中間層之半導體層31之厚度hm、及最上層之半導體層31之厚度hn之關係表達為h1＞hm＞hn。
又，與圖9所示之第1實施方式同樣地，隨著自與最下層之半導體層31對應之導電層33之部分向與最上層之半導體層31對應之導電層33之部分位移，字元線柱WLP內之導電層33之X方向之寬度(字元線長度)慢慢變長。即，與最下層之半導體層31對應之導電層33之X方向之寬度(字元線長度)Lg1、與中間層之半導體層31對應之導電層33之字元線長度Lgm、及與最上層之半導體層31對應之導電層33之字元線長度Lgn之關係表達為Lg1＜Lgm＜Lgn。
又，與最下層之半導體層31對應之字元線柱WLP間之距離Ld1、與中間層之半導體層31對應之字元線柱WLP間之距離Ldm、及與最上層之半導體層31對應之字元線柱WLP間之距離Ldn之關係表達為Ld1＞Ldm＞Ldn。
又，如圖17所示，最下層之半導體層31之Y方向之長度tpoly1、中間層之半導體層31之Y方向之長度tpolym、及最上層之半導體層31之Y方向之長度tpolyn之關係表達為tpoly1＞tpolym＞tpolyn。
又，與最下層之半導體層31對應之導電層33之Y方向之寬度(字元線寬度)tgate1、與中間層之半導體層31對應之導電層33之字元線寬度tgatem、及與最上層之半導體層31對應之導電層33之字元線寬度tgaten之關係表達為tgate1＜tgatem＜tgaten。
如上所述，第2實施方式之記憶單元區域具有如下構成：下層側之半導體層31之厚度h1較上層側之半導體層31之厚度hn厚(h1＞hm＞hn)，下層側之導電層33之X方向之寬度(字元線長度)Lg1較上層側之導電層33之X方向之寬度Lgn短(Lg1＜Lgm＜Lgn)，下層側之字元線柱WLP間之距離Ld1較上層側之字元線柱WLP間之距離Ldn長(Ld1＞Ldm＞Ldn)，下層側之半導體層31之Y方向之長度tpoly1較上層側之半導體層31之Y方向之長度tpolyn長(tpoly1＞tpolym＞tpolyn)。
2.2   半導體記憶裝置之製造方法  其次，使用圖18～圖23，對第2實施方式之半導體記憶裝置中之記憶單元區域之製造方法進行說明。圖18～圖23係表示第2實施方式中之記憶單元區域之製造方法之圖。
首先，如圖18所示，於半導體基板50上依序積層絕緣層51及絕緣層52後，於絕緣層52上交替地積層例如7層絕緣層53及7層半導體層31。此處，以隨著自下層側向上層側位移，Z方向之厚度慢慢變薄之方式，藉由例如CVD形成7層半導體層31。進而，於最上層之半導體層31上形成絕緣層54。
其次，如圖19所示，例如，藉由乾式蝕刻，形成貫通絕緣層54、7層半導體層31及7層絕緣層53，且底面到達絕緣層52之記憶溝MT。此處，於沿著Y方向之剖面(A1-A2剖面)中，記憶溝MT形成為自開口部直至底面部，開口部側較寬、底面部側較窄之錐形形狀(或梯形形狀)。
然後，圖20～23所示之製造步驟，與第1實施方式中之圖12～圖15所示之製造步驟相同。
具體而言，其次，如圖20所示，自記憶溝MT內之側面將半導體層31之一部分去除，於去除後之區域形成絕緣層32。進而，於記憶溝MT內形成絕緣層55。
其次，如圖21所示，藉由乾式蝕刻，將絕緣層55之一部分去除，形成孔AH。其次，如圖22所示，於孔AH之Y方向之側面形成隧道絕緣層36及電荷儲存層35。
其次，如圖23所示，於孔AH內之底面及側面形成絕緣層34，然後，於孔AH內部形成導電層33。藉由以上步驟，形成圖23所示之記憶單元區域。
2.3   第2實施方式之效果  根據第2實施方式之半導體記憶裝置，與第1實施方式同樣地，能提高讀出動作之可靠性。以下，就第2實施方式之效果進行說明。
於半導體基板50之上方設置有沿X方向延伸之複數個半導體層31、及以與其等交叉之方式沿Z方向延伸之字元線柱WLP之結構中，與第1實施方式同樣地，根據孔AH之加工條件，存在如下傾向：字元線柱WLP內之導電層33之X方向之寬度(字元線長度)Lg，於下層側較於上層側短，又，字元線柱WLP間之X方向之距離Ld，於下層側較於上層側長。進而，對複數個半導體層31隔著絕緣層53而積層之結構加工記憶溝MT時，根據加工條件，存在半導體層31之Y方向之長度tpoly，於下層側較於上層側長之情形。半導體層31之Y方向之長度tpoly越長，隔著半導體層31設置於Y方向兩側之字元線柱WLP之間隔越寬，來自與被施加讀出電壓之字元線柱WLP隔著半導體層31而配置之字元線柱WLP之背柵效應越低。因此，有記憶單元電晶體MC之閾值電壓變動，於下層側之記憶單元電晶體MC中，施加了字元線電壓(控制閘極電壓)時之單元電流減少之風險。因此，存在半導體記憶裝置中之讀出動作之可靠性降低之情形。
於上述第1實施方式中，根據導電層33之X方向之寬度(記憶單元電晶體MC之閘極長度)Lg，來調整半導體層31之厚度，藉此抑制了單元電流之減少。於第2實施方式中，除了導電層33之X方向之寬度Lg以外，將半導體層31之Y方向之長度tpoly、或尺寸具有與之相反之關係之導電層33之Y方向之寬度tgate亦考慮在內，來調整半導體層31之厚度。即，根據導電層33之X方向之寬度Lg、及半導體層31之Y方向之長度tpoly，來調整半導體層31之厚度，藉此抑制單元電流之減少。具體而言，隨著Lg/tpoly變小，換言之，隨著Lg・tgate變小，而使半導體層31之厚度變厚，藉此能使形成於半導體層31之通道層之Z方向之長度變長，進而使記憶單元電晶體MC之閘極間之電阻降低。藉此，能抑制下層側之記憶單元電晶體MC中之單元電流之減少。
第2實施方式之半導體記憶裝置具有如下構成：下層側之第1半導體層31之厚度h1較上層側之第2半導體層31之厚度hn厚，即，h1＞hn成立，進而，字元線柱WLP具有與下層側之第1半導體層31交叉之第1部分、及與上層側之第2半導體層31交叉之第2部分，且將第1部分之X方向之第1寬度設為Lg1(L1)，將第2部分之X方向之第2寬度設為Lgn(L2)，將下層側之第1半導體層31之Y方向之長度設為tpoly1(P1)，將上層側之第2半導體層31之Y方向之長度設為tpolyn(P2)時，Lg1/tpoly1＜Lgn/tpolyn成立。又，具有如下構成：將第1部分之導電層33之Y方向之寬度設為tgate1，將第2部分之導電層33之Y方向之寬度設為tgaten時，Lg1・tgate1＜Lgn・tgaten成立。
藉由上述構成，能使形成於下層側之半導體層31之通道層之Z方向之長度較上層側之半導體層31長，進而，能降低下層側之記憶單元電晶體MC之閘極間之電阻。藉此，能抑制下層側之記憶單元電晶體MC中之單元電流之減少，從而能提高讀出動作之可靠性。進而，亦能提高寫入動作及抹除動作之可靠性。
3.     第3實施方式  其次，對第3實施方式之半導體記憶裝置進行說明。於第3實施方式中，表示如下例：積層於半導體基板50上方之複數個半導體層31於下層側形成第1組，於上層側形成第2組，且第1組之半導體層31之厚度形成得較第2組之半導體層31之厚度厚。其他電路構成、整體構成、布局構成及剖面結構與上述第1實施方式相同。於第3實施方式中，主要對與第1實施方式不同之方面進行說明。
3.1   記憶單元區域之剖面結構  以下，使用圖24及圖25，對記憶單元陣列18內之記憶單元區域之剖面結構進行說明。圖24係沿著圖7中之A-A線之剖視圖，表示第3實施方式中之記憶單元區域之沿著Y方向之剖面。圖25係沿著圖7中之B-B線之剖視圖，表示第3實施方式中之記憶單元區域之沿著X方向之剖面。
如圖24所示，於第3實施方式中，積層於半導體基板50上方之複數個半導體層31於下層側形成第1組G1，於較第1組G1更靠上層側形成第2組G2。第1組G1內之半導體層31之厚度h1較第2組G2內之半導體層31之厚度h2厚。進而，第1組G1之厚度h1於第1組G1內大致相同，第2組G2之厚度h2於第2組G2內大致相同。
又，如圖24及圖25所示，導電層33之X方向之寬度(字元線長度)Lg、字元線柱WLP間之距離Ld、半導體層31之Y方向之長度tpoly、導電層33之Y方向之寬度(字元線寬度)tgate與第2實施方式相同。即，導電層33之X方向之寬度(字元線長度)Lg表達為Lg1＜Lgm＜Lgn。X方向上之字元線柱WLP間之距離Ld表達為Ld1＞Ldm＞Ldn。半導體層31之Y方向之長度tpoly表達為tpoly1＞tpolym＞tpolyn。進而，導電層33之Y方向之寬度(字元線寬度)tgate表達為tgate1＜tgatem＜tgaten。
如上所述，第3實施方式之記憶單元區域具有如下構成：下層側之第1組G1內之半導體層31之厚度h1較上層側之第2組G2內之半導體層31之厚度h2厚(h1＞h2)，下層側之導電層33之X方向之寬度(字元線長度)Lg1較上層側之導電層33之X方向之寬度Lgn短(Lg1＜Lgm＜Lgn)，下層側之字元線柱WLP間之距離Ld1較上層側之字元線柱WLP間之距離Ldn長(Ld1＞Ldm＞Ldn)，下層側之半導體層31之Y方向之長度tpoly1較上層側之半導體層31之Y方向之長度tpolyn長(tpoly1＞tpolym＞tpolyn)。
3.2   半導體記憶裝置之製造方法  其次，對第3實施方式之半導體記憶裝置中之記憶單元區域之製造方法進行說明。圖26係表示第3實施方式中之記憶單元區域之製造方法之圖。
首先，如圖26所示，於半導體基板50上依序積層絕緣層51及絕緣層52後，於絕緣層52上交替地積層例如7層絕緣層53及7層半導體層31。此處，藉由例如CVD，以厚度h1形成下層側之第1組G1內之複數個半導體層31，以較厚度h1薄之厚度h2形成上層側之第2組G2內之複數個半導體層31。進而，於最上層之半導體層31上形成絕緣層54。
之後之製造步驟與第2實施方式中之圖19～圖23所示之製造步驟相同，因此省略製造步驟之圖式及說明。
3.3   第3實施方式之效果  根據第3實施方式之半導體記憶裝置，能提高讀出動作之可靠性。以下，對第3實施方式之效果進行說明。
於第3實施方式中，形成為如下構成：下層側之第1組G1內之半導體層31之厚度h1較上層側之第2組G2內之半導體層31之厚度h2厚，即，h1＞h2成立。藉由上述構成，能使形成於下層側之第1組G1內之半導體層31之通道層之Z方向之長度較上層側之第2組G2內之半導體層31長，進而，能使下層側之第1組G1內之記憶單元電晶體MC之閘極間之電阻較上層側之第2組G2內之記憶單元電晶體MC之閘極間低。藉此，能抑制下層側之第1組G1內之記憶單元電晶體MC中之單元電流之減少，從而能提高讀出動作之可靠性。進而，亦能提高寫入動作及抹除動作之可靠性。
再者，於第3實施方式中，對具有第1組G1及第2組G2兩組之情形進行了說明，但將複數個半導體層31分組時之組數任意。
4.     第4實施方式  其次，對第4實施方式之半導體記憶裝置進行說明。於上述第1至第3實施方式中，表示字元線柱WLP之尺寸自上層部分向下層部分慢慢變細之例。於第4實施方式中，表示字元線柱WLP之尺寸於較與最上層之半導體層31對應之部分更靠下層側之部分最粗，之後自該部分向下層部分慢慢變細之例。以下，於第4實施方式中，主要對與第2實施方式不同之方面進行說明。
4.1   記憶單元區域之剖面結構  以下，使用圖27及圖28，對記憶單元陣列18內之記憶單元區域之剖面結構進行說明。圖27係沿著圖7中之A-A線之剖視圖，表示第4實施方式中之記憶單元區域之沿著Y方向之剖面。圖28係沿著圖7中之B-B線之剖視圖，表示第4實施方式中之記憶單元區域之沿著X方向之剖面。
如圖27及圖28所示，字元線柱WLP包含沿Z方向延伸之導電層33A及絕緣層34。導電層33A具有：與最上層之半導體層31對應之上層部分；與中間層之半導體層31對應之中間部分；與最下層之半導體層31對應之下層部分；及存在於較上層部分更靠下層側且較中間部分更靠上層側，又X方向及Y方向之寬度最大之部分。以下，將導電層33A中X方向及Y方向之寬度最大之部分簡記作最大部分。
如圖28所示，於導電層33A中，將下層部分之X方向之寬度(字元線長度)設為Lg1，將中間部分之X方向之寬度設為Lgm，將最大部分之X方向之寬度設為Lgmx，將上層部分之X方向之寬度設為Lgn。再者，於不限定導電層33A之X方向之寬度Lg1、Lgm、Lgmx、Lgn之情形時，記作寬度Lg。
導電層33A之X方向之寬度Lg自Lg1之下層部分經Lgm之中間部分至Lgmx之最大部分慢慢變長，自最大部分至Lgn之上層部分慢慢變短。即，導電層33A之X方向之寬度Lg1、Lgm、Lgmx、Lgn之關係表達為Lg1＜Lgm＜Lgmx且Lgmx＞Lgn。
又，於圖28所示之剖面結構中，將與下層部分對應之於X方向上相鄰之字元線柱WLP間之距離設為Ld1，將與中間部分對應之於X方向上相鄰之字元線柱WLP間之距離設為Ldm，將與最大部分對應之於X方向上相鄰之字元線柱WLP間之距離設為Ldmn，將與上層部分對應之於X方向上相鄰之字元線柱WLP間之距離設為Ldn。再者，於不限定字元線柱WLP間之距離Ld1、Ldm、Ldmn、Ldn之情形時，記作距離Ld。
字元線柱WLP間之X方向之距離Ld自與下層部分對應之距離Ld1經與中間部分對應之距離Ldm至與最大部分對應之距離Ldmn慢慢變短，自距離Ldmn至與上層部分對應之距離Ldn慢慢變長。即，字元線柱WLP間之X方向之距離Ld1、Ldm、Ldmn、Ldn之關係表達為Ld1＞Ldm＞Ldmn且Ldmn＜Ldn。
又，如圖27所示，將與下層部分對應之字元線柱WLP與記憶溝MT(或絕緣層55)間之半導體層31之Y方向之長度設為tpoly1，將與中間部分對應之半導體層31之Y方向之長度設為tpolym，將與最大部分對應之半導體層31之Y方向之長度設為tpolymn，將與上層部分對應之半導體層31之Y方向之長度設為tpolyn。再者，於不限定半導體層31之Y方向之長度tpoly1、tpolym、tpolymn、tpolyn之情形時，記作長度tpoly。
半導體層31之Y方向之長度tpoly自與下層部分對應之長度tpoly1經與中間部分對應之長度tpolym至與最大部分對應之長度tpolymn慢慢變短，自長度tpolymn至與上層部分對應之長度tpolyn慢慢變長。即，半導體層31之Y方向之長度tpoly1、tpolym、tpolymn、tpolyn之關係表達為tpoly1＞tpolym＞tpolymn且tpolymn＜tpolyn。
又，如圖27所示，於導電層33A中，將下層部分之Y方向之寬度(字元線寬度)設為tgate1，將中間部分之Y方向之寬度設為tgatem，將最大部分之Y方向之寬度設為tgatemx，將上層部分之Y方向之寬度設為tgaten。再者，於不限定導電層33A之Y方向之寬度tgate1、tgatem、tgatemx、tgaten之情形時，記作寬度tgate。
導電層33A之Y方向之寬度tgate自tgate1之下層部分經tgatem之中間部分至tgatemx之最大部分慢慢變長，自最大部分至tgaten之上層部分慢慢變短。即，導電層33A之Y方向之寬度tgate1、tgatem、tgatemx、tgaten之關係表達為tgate1＜tgatem＜tgatemx且tgatemx＞tgaten。
再者，此處，表示如下情形：導電層33A於距半導體基板50大致相同之高度，具有X方向之寬度Lgmx之最大部分、及Y方向之寬度tgatemx之最大部分；但亦存在該等最大部分距基板之高度不一致之情形。
4.2   半導體記憶裝置之製造方法  其次，對第4實施方式之半導體記憶裝置中之記憶單元區域之製造方法進行說明。圖29～圖34係表示第4實施方式中之記憶單元區域之製造方法之圖。
首先，如圖29所示，於半導體基板50上依序積層絕緣層51及絕緣層52。其次，於絕緣層52上，例如，以如下方式形成7層半導體層31：自與下層部分對應之半導體層31至與最大部分對應之半導體層31，Z方向之厚度慢慢變薄，進而，自與最大部分對應之半導體層31至與上層部分對應之半導體層31，Z方向之厚度慢慢變厚。進而，於最上層之半導體層31上形成絕緣層54。
其次，如圖30所示，例如，藉由乾式蝕刻，形成貫通絕緣層54、7層半導體層31及7層絕緣層53，且底面到達絕緣層52之記憶溝MT。此處，於沿著Y方向之剖面(A1-A2剖面)中，記憶溝MT形成為其寬度於與最大部分對應之部分最粗，之後自與該最大部分對應之部分向與下層部分對應之部分慢慢變細，其中上述最大部分較與半導體層31之上層部分對應之部分(或與最上層之半導體層31對應之部分)更靠下層側。
其次，如圖31所示，自記憶溝MT內之側面將半導體層31之一部分去除，於經去除後之區域形成絕緣層32。進而，於記憶溝MT內形成絕緣層55。
其次，如圖32所示，藉由乾式蝕刻，將絕緣層55之一部分去除，形成孔AH。此處，於沿著X方向之剖面(B1-B2剖面)中，孔AH形成為其寬度於與最大部分對應之部分最粗，之後自與該最大部分對應之部分向與下層部分對應之部分慢慢變細，其中上述最大部分較與半導體層31之上層部分對應之部分(或與最上層之半導體層31對應之部分)更靠下層側。又，沿著Y方向之剖面(A1-A2剖面)之形狀如上所述，於形成記憶溝MT之步驟中，已以如下方式形成：於與最大部分對應之部分最粗，之後自與最大部分對應之部分向與下層部分對應之部分慢慢變細，其中上述最大部分較與半導體層31之上層部分對應之部分更靠下層側。
再者，圖32表示於X方向及Y方向上孔AH最粗之部分距半導體基板50之距離相同(或高度相同)之情形，B1-B2剖面於孔AH之形成步驟中形成，A1-A2剖面於記憶溝MT之形成步驟中形成，因此亦存在如下情形：孔AH最粗之部分於X方向及Y方向上分別位於距半導體基板50之距離不同之位置。
然後，圖33及圖34所示之製造步驟與第1實施方式中之圖14及圖15所示之製造步驟相同。
具體而言，如圖33所示，於孔AH內之半導體層31之側面依序形成隧道絕緣層36及電荷儲存層35。其次，如圖34所示，於孔AH內之底面及側面形成絕緣層34，然後，於孔AH內部形成導電層33A。藉由以上步驟，形成圖34所示之記憶單元區域。
4.3   第4實施方式之效果  根據第4實施方式之半導體記憶裝置，能提高讀出動作之可靠性。以下，對第4實施方式之效果進行說明。
於第4實施方式中，如圖27及圖28所示，字元線柱WLP內之導電層33A之尺寸於與最上層之半導體層31對應之上層部分和與中間層之半導體層31對應之中間部分(或與最下層之半導體層31對應之下層部分)之間具有最大部分。如此，則根據孔AH或記憶溝MT之加工條件，存在如下情形：字元線柱WLP並非以尺寸自最上層向下層側慢慢變細之方式形成，而是以自最上層向下層側先變粗，然後經過尺寸最大之部分進而再向下層側變細之方式形成。
於第4實施方式之半導體記憶裝置中，與最大部分對應之半導體層31之厚度hmn較與中間部分及下層部分對應之半導體層31之厚度hm及h1薄，且較與上層部分對應之半導體層31之厚度hn薄，即，hmn＜hm＜h1且hmn＜hn成立。進而，於導電層33A中，最大部分之X方向之寬度Lgmx較中間部分及下層部分之X方向之寬度Lgm及Lg1長，且較上層部分之X方向之寬度Lgn長，即，Lgmx＞Lgm＞Lg1且Lgmx＞Lgn成立。反之，尺寸之關係與此相反地，與最大部分對應之字元線柱WLP間之距離Ldmn較與中間部分及下層部分對應之字元線柱WLP間之距離Ldm及Ld1短，且較與上層部分對應之字元線柱WLP間之距離Ldn短，即，Ldmn＜Ldm＜Ld1且Ldmn＜Ldn成立。又，將導電層33A之X方向之寬度設為Lg，將半導體層31之Y方向之長度設為tpoly時，最大部分之Lgmx/tpolymn較中間部分之Lgm/tpolym及下層部分之Lg1/tpoly1大，且較上層部分之Lgn/tpolyn大，即，Lgmx/tpolymn＞Lgm/tpolym＞Lg1/tpoly1且Lgmx/tpolymn＞Lgn/tpolyn成立。
第4實施方式於導電層33A之X方向之寬度具有Lgmx＞Lgm＞Lg1且Lgmx＞Lgn之構成之情形時、及於X方向上鄰接之字元線柱WLP間之距離具有Ldmn＜Ldm＜Ld1且Ldmn＜Ldn之構成之情形時，半導體層31之厚度具有hmn＜hm＜L1且hmn＜hn之構成。或者，於導電層33A之X方向之寬度Lg與半導體層31之Y方向之長度tpoly具有Lgmx/tpolymn＞Lgm/tpolym＞Lg1/tpoly1且Lgmx/tpolymn＞Lgn/tpolyn之構成之情形時，半導體層31之厚度具有hmn＜hm＜L1且hmn＜hn之構成。
例如，於導電層33A之最大部分之X方向之寬度Lgmx較中間部分之X方向之寬度Lgm長，且較上層部分之X方向之寬度Lgn長之情形時，或者，於與最大部分對應之字元線柱WLP間之距離Ldmn較與中間部分對應之字元線柱WLP間之距離Ldm短，且較與上層部分對應之字元線柱WLP間之距離Ldn短之情形時，進而，除此以外，於與半導體層31之最大部分對應之Y方向之長度tpolymn較與中間部分對應之Y方向之長度tpolym短，且較與上層部分對應之Y方向之長度tpolyn短之情形時，亦具有與中間部分對應之半導體層31之厚度hm、及與上層部分對應之半導體層31之厚度hn較與最大部分對應之半導體層31之厚度hmn厚之構成。
藉由具有上述構成，能使形成於與中間部分及上層部分對應之半導體層31之通道層之Z方向之長度較與最大部分對應之半導體層31長，進而，能使與中間部分及上層部分對應之記憶單元電晶體MC之閘極間之電阻較與最大部分對應之記憶單元電晶體MC之閘極間低。藉此，除了下層側之記憶單元電晶體MC以外，於與中間部分及上層部分對應之記憶單元電晶體MC中亦能抑制單元電流之減少，從而能提高讀出動作之可靠性。進而，亦能提高寫入動作及抹除動作之可靠性。
再者，第4實施方式之半導體記憶裝置並不限定於根據加工條件，字元線柱之尺寸沿著Z方向慢慢變化之結構。例如，形成第1字元線柱後，於該第1字元線柱之上方進而形成第2字元線柱之半導體記憶裝置中，對於上層部分與下層部分之間之中間部分具有尺寸較上層部分或下層部分粗之字元線柱之結構亦可應用本實施方式。
5.     其他變化例等  於第3實施方式中，具有由下層側之複數個半導體層31形成第1組，由上層側之複數個半導體層31形成第2組，針對每組分別變更半導體層31之厚度之構成，但該構成對第1實施方式所具有、僅字元線柱WLP之X方向之尺寸自下層側向上層側慢慢變長之結構亦可應用。
又，第3實施方式所具有之上述構成對第4實施方式亦可應用。該情形時，例如，形成為如下構成等：將包含與導電層33A之最大部分對應之半導體層31在內之下層側及上層側之複數個半導體層31設為第1組，將第1組之下層側之複數個半導體層31設為第2組，將第1組之上層側之複數個半導體層31設為第3組，針對第1、第2及第3組每組分別變更半導體層31之厚度。
於第4實施方式中，形成為如下構成：字元線柱WLP之X方向及Y方向兩個方向之尺寸於下層部分與上層部分之間具有最大部分，且與最大部分對應之半導體層31之厚度最薄；但亦可形成為如下構成：對於僅字元線柱WLP之X方向之尺寸於下層部分與上層部分之間具有最大部分，字元線柱WLP之Y方向之尺寸之長度大致相同之結構，亦使與最大部分對應之半導體層31之厚度最薄。
已對本發明之若干實施方式進行了說明，但該等實施方式僅作為示例提出，並未意圖限定發明之範圍。該等實施方式可採用其他各種形態加以實施，於不脫離發明主旨之範圍內，可進行各種省略、替換、變更。該等實施方式及其變化包含於發明之範圍或主旨中，同樣包含於申請專利範圍中所記載之發明及其等同之範圍內。  [相關申請案]
本申請案享有以日本專利申請案2020-50773號(申請日：2020年3月23日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
1:半導體記憶裝置 2:控制器 10:輸入輸出電路 11:邏輯控制電路 12:狀態暫存器 13:位址暫存器 14:指令暫存器 15:定序器 16:就緒/忙碌電路 17:電壓產生電路 18:記憶單元陣列 19:列解碼器 20:感測放大器 21:資料暫存器 22:行解碼器 31:半導體層 32:絕緣層 33:導電層 33A:導電層 34:絕緣層 35:電荷儲存層 36:隧道絕緣層 50:半導體基板 51:絕緣層 52:絕緣層 53:絕緣層 54:絕緣層 55:絕緣層 AH:孔 BL:位元線 BLK:塊 CBL:接觸插塞 CSGD:接觸插塞 CSGS:接觸插塞 CSL:接觸插塞 CWL:接觸插塞(配線) GSGD:全域選擇閘極線 GSGS:全域選擇閘極線 MC:記憶單元電晶體 MG:記憶體組 MT:記憶溝 MU:記憶體單元 SGD:選擇閘極線 SGS:選擇閘極線 SL:源極線 ST:選擇電晶體 WL:字元線 WLP:字元線柱 MS:記憶體串
圖1係表示第1實施方式之半導體記憶裝置之電路構成之方塊圖。  圖2係第1實施方式中之記憶單元陣列之立體圖。  圖3係第1實施方式中之記憶單元陣列之電路圖。  圖4係表示記憶單元陣列中之選擇閘極線與全域選擇閘極線之連接之電路圖。  圖5係表示記憶單元陣列中之選擇閘極線與全域選擇閘極線之連接之電路圖。  圖6係表示第1實施方式中之記憶單元陣列之布局構成之圖。  圖7係表示第1實施方式中之記憶單元區域之布局構成之圖。  圖8係第1實施方式中之記憶單元區域之沿著A-A線之剖視圖。  圖9係第1實施方式中之記憶單元區域之沿著B-B線之剖視圖。  圖10～圖15係表示第1實施方式中之記憶單元區域之製造方法之圖。  圖16係表示第1實施方式與比較例中之記憶單元電晶體之電壓-電流特性之圖。  圖17係第2實施方式中之記憶單元區域之沿著A-A線之剖視圖。  圖18～圖23係表示第2實施方式中之記憶單元區域之製造方法之圖。  圖24係第3實施方式中之記憶單元區域之沿著A-A線之剖視圖。  圖25係第3實施方式中之記憶單元區域之沿著B-B線之剖視圖。  圖26係表示第3實施方式中之記憶單元區域之製造方法之圖。  圖27係第4實施方式中之記憶單元區域之沿著A-A線之剖視圖。  圖28係第4實施方式中之記憶單元區域之沿著B-B線之剖視圖。  圖29～圖34係表示第4實施方式中之記憶單元區域之製造方法之圖。
18:記憶單元陣列
31:半導體層
33:導電層
34:絕緣層
50:半導體基板
51:絕緣層
52:絕緣層
55:絕緣層
MT:記憶溝
WLP:字元線柱

Claims (18)

  1. 一種半導體記憶裝置，其包含：第1半導體層，其沿第1方向延伸；第2半導體層，其沿上述第1方向延伸，且沿與上述第1方向交叉之第2方向，和上述第1半導體層相隔而積層；第1導電層，其與上述第1半導體層及上述第2半導體層交叉，且沿上述第2方向延伸；第1絕緣層，其設置於上述第1導電層與上述第1半導體層之間；第1電荷儲存層，其設置於上述第1導電層與上述第1絕緣層之間；及第2絕緣層，其設置於上述第1導電層與上述第1電荷儲存層之間；其中上述第1導電層具有：與上述第1半導體層交叉之第1部分、及與上述第2半導體層交叉之第2部分，且上述第1部分之上述第1方向之第1寬度，較上述第2部分之上述第1方向之第2寬度短，上述第1半導體層之上述第2方向之第1厚度，較上述第2半導體層之上述第2方向之第2厚度厚。
  2. 如請求項1之半導體記憶裝置，其進而包含：第2導電層，其於上述第1方向上與上述第1導電層相隔而設，與上述第1半導體層及上述第2半導體層交叉，且沿上述第2方向延伸；及第3導電層，其於與上述第1導電層之間、及與上述第2導電層之間， 介存有上述第1半導體層及上述第2半導體層，與上述第1半導體層及上述第2半導體層交叉，且沿上述第2方向延伸。
  3. 如請求項1之半導體記憶裝置，其進而包含：第1組，其具有複數個半導體層，該等半導體層包含上述第1半導體層，沿上述第2方向積層，且沿上述第1方向延伸；及第2組，其具有複數個半導體層，該等半導體層包含上述第2半導體層，與上述第1組相隔而沿上述第2方向積層，且沿上述第1方向延伸；上述第1導電層與上述第1組內之上述複數個半導體層、及上述第2組內之上述複數個半導體層交叉，且上述第1組內之上述複數個半導體層具有上述第1厚度，上述第2組內之上述複數個半導體層具有上述第2厚度。
  4. 如請求項3之半導體記憶裝置，其中上述第1導電層之上述第1方向之寬度，自上述第2方向之一側向另一側慢慢變長，且與上述第1組內之上述複數個半導體層交叉之部分之寬度，較與上述第2組內之上述複數個半導體層交叉之部分之寬度短。
  5. 如請求項1之半導體記憶裝置，其中上述第1導電層之與上述第1方向及上述第2方向交叉之第3方向之上述第1部分之第3寬度，較上述第3方向之上述第2部分之第4寬度短。
  6. 如請求項1之半導體記憶裝置，其進而包含： 第3半導體層，其設置於上述第1半導體層之與上述第1方向及上述第2方向交叉之第3方向，沿上述第1方向延伸，且於與上述第1半導體層之間配置有上述第1導電層；第3絕緣層，其設置於上述第1導電層與上述第3半導體層之間；第2電荷儲存層，其設置於上述第1導電層與上述第3絕緣層之間；及第4絕緣層，其設置於上述第1導電層與上述第2電荷儲存層之間。
  7. 一種半導體記憶裝置，其包含：第1半導體層，其沿第1方向延伸；第2半導體層，其沿上述第1方向延伸，且沿與上述第1方向交叉之第2方向，和上述第1半導體層相隔而積層；第1導電層，其與上述第1半導體層及上述第2半導體層交叉，且沿上述第2方向延伸；第2導電層，其於上述第1方向上與上述第1導電層相隔而設，與上述第1半導體層及上述第2半導體層交叉，且沿上述第2方向延伸；第1絕緣層，其設置於上述第1導電層與上述第1半導體層之間；第1電荷儲存層，其設置於上述第1導電層與上述第1絕緣層之間；及第2絕緣層，其設置於上述第1導電層與上述第1電荷儲存層之間；其中位於與上述第1半導體層交叉之部分之上述第1導電層與上述第2導電層之間之第1距離，較位於與上述第2半導體層交叉之部分之上述第1導電層與上述第2導電層之間之第2距離長，且上述第1半導體層之上述第2方向之第1厚度，較上述第2半導體層之 上述第2方向之第2厚度厚。
  8. 如請求項7之半導體記憶裝置，其進而包含第3導電層，該第3導電層於與上述第1導電層之間、及與上述第2導電層之間介存有上述第1半導體層及上述第2半導體層，與上述第1半導體層及上述第2半導體層交叉，且沿上述第2方向延伸。
  9. 如請求項7之半導體記憶裝置，其進而包含：第1組，其具有複數個半導體層，該等半導體層包含上述第1半導體層，沿上述第2方向積層，且沿上述第1方向延伸；及第2組，其具有複數個半導體層，該等半導體層包含上述第2半導體層，與上述第1組相隔而沿上述第2方向積層，且沿上述第1方向延伸；上述第1導電層與上述第1組內之上述複數個半導體層、及上述第2組內之上述複數個半導體層交叉，且上述第1組內之上述複數個半導體層具有上述第1厚度，上述第2組內之上述複數個半導體層具有上述第2厚度。
  10. 如請求項9之半導體記憶裝置，其中上述第1導電層具有與上述第1組之上述複數個半導體層交叉之部分、及與上述第2半導體層交叉之部分，上述第1導電層與上述第2導電層之間之距離，自上述第2方向之一側向另一側慢慢變短，且位於與上述第1組內之上述複數個半導體層交叉之部分之上述第1導電層與上述第2導電層之間之距離，較位於與上述第2組 內之上述複數個半導體層交叉之部分之上述第1導電層與上述第2導電層之間之距離長。
  11. 如請求項7之半導體記憶裝置，其中上述第1導電層具有與上述第1半導體層交叉之第1部分、及與上述第2半導體層交叉之第2部分，且上述第1部分之上述第1方向之第1寬度，較上述第2部分之上述第1方向之第2寬度短。
  12. 如請求項7之半導體記憶裝置，其進而包含：第3半導體層，其設置於上述第1半導體層之與上述第1方向及上述第2方向交叉之第3方向，沿上述第1方向延伸，且於與上述第1半導體層之間配置有上述第1導電層；第3絕緣層，其設置於上述第1導電層與上述第3半導體層之間；第2電荷儲存層，其設置於上述第1導電層與上述第3絕緣層之間；及第4絕緣層，其設置於上述第1導電層與上述第2電荷儲存層之間。
  13. 一種半導體記憶裝置，其包含：第1半導體層，其沿第1方向延伸；第2半導體層，其沿上述第1方向延伸，且沿與上述第1方向交叉之第2方向和上述第1半導體層相隔而積層；及第1導電層，其與上述第1半導體層及上述第2半導體層交叉，且沿上述第2方向延伸；上述第1導電層具有與上述第1半導體層交叉之第1部分、及與上述第 2半導體層交叉之第2部分，將上述第1部分之上述第1方向之第1寬度設為L1，將上述第2部分之上述第1方向之第2寬度設為L2，將上述第1半導體層之與上述第1方向及上述第2方向交叉之第3方向之長度設為P1，將上述第2半導體層之上述第3方向之長度設為P2時，L1/P1<L2/P2成立，且上述第1半導體層之上述第2方向之第1厚度，較上述第2半導體層之上述第2方向之第2厚度厚。
  14. 如請求項13之半導體記憶裝置，其進而包含：第2導電層，其於上述第1方向上與上述第1導電層相隔而設，與上述第1半導體層及上述第2半導體層交叉，且沿上述第2方向延伸；及第3導電層，其於與上述第1導電層之間、及與上述第2導電層之間介存有上述第1半導體層及上述第2半導體層，與上述第1半導體層及上述第2半導體層交叉，且沿上述第2方向延伸。
  15. 如請求項13之半導體記憶裝置，其包含：第1組，其具有複數個半導體層，該等半導體層包含上述第1半導體層，沿上述第2方向積層，且沿上述第1方向延伸；第2組，其具有複數個半導體層，該等半導體層包含上述第2半導體層，與上述第1組相隔而沿上述第2方向積層，且沿上述第1方向延伸；上述第1導電層與上述第1組內之上述複數個半導體層、及上述第2組內之上述複數個半導體層交叉，且上述第1組內之上述複數個半導體層具有上述第1厚度，上述第2組內 之上述複數個半導體層具有上述第2厚度。
  16. 如請求項15之半導體記憶裝置，其中上述第1導電層之上述第1方向之寬度自上述第2方向之一側向另一側慢慢變長，且與上述第1組內之上述複數個半導體層交叉之部分之上述第1方向之寬度，較與上述第2組內之上述複數個半導體層交叉之部分之上述第1方向之寬度短，上述複數個半導體層之上述第3方向之長度，自上述第2方向之上述一側向上述另一側慢慢變短，且上述第1組內之上述複數個半導體層各自之長度，較上述第2組內之上述複數個半導體層各自之長度長。
  17. 如請求項13之半導體記憶裝置，其進而包含：第1絕緣層，其設置於上述第1導電層與上述第1半導體層之間；第1電荷儲存層，其設置於上述第1導電層與上述第1絕緣層之間；及第2絕緣層，其設置於上述第1導電層與上述第1電荷儲存層之間。
  18. 如請求項17之半導體記憶裝置，其包含：第3半導體層，其設置於上述第1半導體層之與上述第1方向及上述第2方向交叉之第3方向，沿上述第1方向延伸，且於與上述第1半導體層之間配置有上述第1導電層；第3絕緣層，其設置於上述第1導電層與上述第3半導體層之間；第2電荷儲存層，其設置於上述第1導電層與上述第3絕緣層之間；及第4絕緣層，其設置於上述第1導電層與上述第2電荷儲存層之間。
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