KR101263313B1 - 수직 적층된 ｓｓｌ을 갖는 스타구조 낸드 플래시 메모리 어레이 및 그 제조방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 40
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 239000004065 semiconductor Substances 0.000 claims abstract description 75
- 239000013078 crystal Substances 0.000 claims abstract description 45
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 239000010410 layer Substances 0.000 claims description 177
- 238000005530 etching Methods 0.000 claims description 41
- 239000000463 material Substances 0.000 claims description 25
- 238000000151 deposition Methods 0.000 claims description 11
- 239000011229 interlayer Substances 0.000 claims description 11
- 238000003860 storage Methods 0.000 claims description 10
- 238000003475 lamination Methods 0.000 claims description 8
- 150000004767 nitrides Chemical group 0.000 claims description 6
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 210000000746 body region Anatomy 0.000 claims description 5
- 239000004020 conductor Substances 0.000 claims description 4
- 238000001312 dry etching Methods 0.000 claims description 3
- 239000007769 metal material Substances 0.000 claims description 2
- 238000000926 separation method Methods 0.000 abstract description 16
- 230000002093 peripheral effect Effects 0.000 abstract description 6
- 230000000694 effects Effects 0.000 abstract description 3
- 238000000407 epitaxy Methods 0.000 abstract description 3
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 5
- 239000012535 impurity Substances 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 230000008021 deposition Effects 0.000 description 4
- 239000002356 single layer Substances 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 238000011017 operating method Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000008358 core component Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L27/0688—Integrated circuits having a three-dimensional layout
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
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- H—ELECTRICITY
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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Abstract
본 발명은 낸드 플래시 메모리 어레이 및 그 제조방법에 관한 것으로, 더욱 상세하게는 수직으로 적층된 복수개의 스트링선택라인들을 구비함으로써, 각 층을 기존 낸드 동작 방식으로 구동할 수 있어 주변회로와의 호환성을 높일 수 있게 되었고, 층 선택을 위한 추가면적을 최소화시킬 수 있게 된 효과가 있으며, 반도체 기판으로부터 적층매개층을 이용한 에피텍시로 성장시킨 단결정반도체층으로 액티브라인을 형성하고, 수평 및 수직 이격 거리를 공정상 얼마든지 조절 가능하므로, 용이하게 수직으로 적층된 스트링선택라인들을 형성할 수 있는 효과도 있다.
Description
본 발명은 낸드 플래시 메모리 어레이 및 그 제조방법에 관한 것으로, 더욱 상세하게는 액티브 반도체층을 수직으로 적층시킨 어레이 구조(STAR 구조: STacked ARray 구조, 이하 '스타구조'라 함)를 갖는 스타구조 낸드 플래시 메모리 어레이 및 그 제조방법에 관한 것이다.
반도체 메모리 분야는 비트당 비용(costs per bit)을 줄이기 위하여 고집적을 지속적으로 추구해 왔고, 또한 모바일 기기 등에 핵심 부품으로 응용되면서 저전력 구동이 최대 이슈로 되어 왔다.
종래 2차원 평면형 구조를 갖는 메모리 셀을 스켈링 다운시키며 고집적하기에는 공정상 일정한 한계가 있게 되자, 최근에는 수직채널을 갖는 등 다양한 3차원 구조를 갖는 메모리 셀들이 개발되고 있다.
3차원으로 적층된 낸드 플래시 메모리 어레이 구조에서 하나의 비트라인을 선택적으로 동작시키기 위해서는 층간 구분이 필수적으로 요구되는데, 이를 가능하기 위한 어레이 구조가 다양하게 제안되어 왔다.
도 1은 비특허문헌 1에 개시된 것으로, 이는 여러 개의 SSL(String Select Line)을 조합하는 방법으로 각 층을 선택하기 위한 것이나, 이를 구현하기 위해서는 SSL이 형성되는 액티브 반도체층에 각 층마다 위치를 달리하며 불순물 도핑층을 형성하여야 하므로, 각 층마다 사진식각공정 및 이온주입공정을 진행하여야 하기 때문에 공정비용이 늘어나는 문제점이 있다.
도 2는 비특허문헌 2에 개시된 것으로, 이에 의하면 상기 비특허문헌 1과 같이 각 층마다 이온 주입이 요구되는 문제점은 없으나, 각 층마다 비트라인이 묶여 있으므로, 각 string이 SSL에 의하여 선택이 되는 어레이 구조로 string 개수만큼 SSL을 형성하여 주어야 하고, 이로 인한 면적 소모는 물론 증가 되는 SSL을 선택하기 위한 주변회로의 부담이 매우 커지게 되는 문제점이 있다.
본 출원인은 상기와 같은 층 선택 문제로 인한 불필요한 공정과 면적이 차지하는 문제점 등을 해결하고자, 도 3과 같은 스타구조를 제안하였다(특허문헌 1 참조).
상기 특허문헌 1에 개시된 구조에 의하면, 비트선택라인(BSL, 이는 SSL과 동일한 것임)이 하나로 형성되어, 상기 비특허문헌 1, 2와 같은 문제점은 해소되나, 층 선택이 CSL(32, 34)로 이루어지고, 동일층에선 비트라인과 연결된 GSL에 의하여 구분되는 구조이어서, 기존 구동회로와의 호환성이 떠어지는 단점이 있다.
비특허문헌 1: W. Kim, S. Choi, J. Sung, T. Lee, C. Park, H. Ko, J. Jung, I. Yoo, and Y. Park, "Multi-Layered Vertical Gate NAND Flash Overcoming Stacking Limit for Terabit Density Storage," in VLSI Symp. Tech. Dig., 2009, pp. 188-189.
비특허문헌 2: H.-T. Lue, T.-H. Hsu, Y.-H. Hsiao, S. P. Hong, M. T. Wu, F. H. Hsu, N. Z. Lien, S.-Y. Wang, J.-Y. Hsieh, L.-W. Yang, T. Yang, K.-C. Chen, K.-Y. Hsieh, and C.-Y. Lu, "A Highly Scalable 8-Layer 3D Vertical-Gate (VG) TFT NAND Flash Using Junction-Free Buried Channel BE-SONOS Device," in VLSI Symp. Tech. Dig., 2010, pp. 131-132.
본 발명은 상기와 같은 종래 기술의 문제점이나 단점을 극복하기 위한 것으로, 액티브 반도체층을 수직으로 적층시킨 3차원 스타구조에 있어서도 마치 단층 낸드 플래시 에레이와 같이 기존 낸드 동작 방식으로 구동할 수 있어 주변회로와의 호환성을 높이며, 층 선택을 위한 추가면적을 최소화시키고 페이지 사이즈(메모리 용량)를 얼마든지 늘일 수 있는 낸드 플래시 메모리 어레이 및 그 제조방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 의한 낸드 플래시 메모리 어레이는 제 1 방향으로 일정거리 길이를 갖으며 상기 제 1 방향과 수직한 제 2 방향 및 제 3 방향으로 각각 일정 거리 이격되며 형성된 복수개의 액티브라인들; 상기 각 액티브라인과 수직하게 전하저장층을 포함하는 절연막층을 사이에 두고 감싸며 상기 제 1 방향으로 일정 거리 이격되어 형성된 복수개의 워드라인들; 상기 복수개의 워드라인들 일측에 상기 제 1 방향으로 이격되어 상기 복수개의 액티브라인들을 층별로 게이트 절연막을 사이에 두고 감싸며 층간 절연막을 사이에 두고 수직으로 적층 형성된 복수개의 스트링선택라인들; 및 상기 복수개의 워드라인들 타측에 상기 제 1 방향과 반대방향으로 이격되어 상기 복수개의 액티브라인들을 절연막층을 사이에 두고 감싸며 형성된 접지선택라인을 포함하여 구성된 것을 특징으로 한다.
그리고, 본 발명에 의한 낸드 플래시 메모리 어레이의 제조방법은 소정의 반도체 기판 상에 에피텍시(epitaxy)법으로 적층매개과 단결정반도체층을 2 이상 n번 교대로 반복 적층시킨 후, n번째 단결정반도체층 상부에 n+1번째 적층매개층을 한번 더 형성시킨 다음, 상기 n+1번째 적층매개층 상부에 제 1 식각 마스크를 형성시키는 제 1 단계; 상기 제 1 식각 마스크를 이용하여 상기 n+1번째 적층매개층부터 n번 교대로 반복 적층된 단결정반도체층과 적층매개층을 순차 식각하여 일정 수평거리로 이격되며 복수개의 담장 형상 적층 구조들을 형성하는 제 2 단계; 상기 기판 전면에 제 1 절연막을 증착하고 평탄화시킨 다음, 제 2 식각 마스크를 형성하고, 상기 제 2 식각 마스크를 이용하여 상기 제 1 절연막을 비등방성으로 식각하여 상기 각 담장 형상 적층 구조 중 스트링선택라인 형성영역을 연 다음, 상기 스트링선택라인 형성영역의 적층매개층을 식각하여 상기 단결정반도체층만 드러나게 하는 제 3 단계; 상기 스트링선택라인 형성영역에 드러난 상기 단결정반도체층 상에 게이트 절연막을 형성하고 도핑된 반도체 물질을 증착하여 n개의 스트링선택라인들을 형성하는 제 4 단계; 및 상기 기판 전면에 다시 제 2 절연막을 증착하고 평탄화시킨 다음, 둘 이상의 식각 마스크들을 교대로 형성하며, 복수개의 워드라인들 및 접지선택라인 형성영역을 순차로 열고, 적층매개층을 식각하여 상기 단결정반도체층만 드러나도록 한 다음, 복수개의 워드라인들, 접지선택라인 및 공통접지라인을 형성하는 제 5 단계를 포함하여 구성된 것을 특징으로 한다.
본 발명은 수직으로 적층된 복수개의 스트링선택라인들을 구비함으로써, 마치 단층 낸드 플래시 에레이가 수직으로 복수개 적층된 것과 같이 취급하여, 각 층을 기존 낸드 동작 방식으로 구동할 수 있어 주변회로와의 호환성을 높일 수 있게 되었고, 평면적으로는 하나의 스트링선택라인이 있는 것과 같으므로, 층 선택을 위한 추가면적을 최소화시킬 수 있게 된 효과가 있다.
또한, 본 발명은 층 선택을 위한 스트링선택라인의 증가 없이 액티브라인을 수평방향으로 얼마든지 늘일 수 있게 되므로 페이지 사이즈(page size)를 증가시켜 메모리 용량을 늘이기에도 용이한 효과가 있다.
나아가, 본 발명은 반도체 기판으로부터 적층매개층을 이용한 에피텍시로 성장시킨 단결정반도체층으로 액티브라인을 형성하고, 수평 이격 거리와 수직 이격 거리를 공정상 얼마든지 조절 가능하므로, 층별로 게이트 절연막을 사이에 두고 각 액티브라인을 감싸며, 또한 층간 절연막을 사이에 두고 수직으로 적층된 복수개의 스트링선택라인들을 용이하게 제조할 수 있는 효과도 있다.
도 1은 비특허문헌 1에 개시된 낸드 플래시 메모리 어레이 구조를 보여주는 개념도이다.
도 2는 비특허문헌 2에 개시된 낸드 플래시 메모리 어레이 구조를 보여주는 개념도이다.
도 3은 특허문헌 1에 개시된 낸드 플래시 메모리 어레이 구조를 보여주는 개념도이다.
도 4는 본 발명의 일 실시예에 따른 낸드 플래시 메모리 어레이 구조를 보여주는 개념도이다.
도 5는 도 4의 구조가 주변회로와 호환성이 있음을 보여주는 개념도이다.
도 6은 도 5를 간략히 그린 회로도이다.
도 7 내지 도 21은 본 발명의 일 실시예에 따른 낸드 플래시 메모리 어레이의 제조방법을 보여주기 위한 부분 공정 사시도이다.
도 22는 도 10 내지 도 15에서 본 발명의 스트링선택라인들이 각 층의 액티브라인을 감싸면서 수직으로 이격되어 적층 형성됨을 보여주기 위한 개념도이다.
도 2는 비특허문헌 2에 개시된 낸드 플래시 메모리 어레이 구조를 보여주는 개념도이다.
도 3은 특허문헌 1에 개시된 낸드 플래시 메모리 어레이 구조를 보여주는 개념도이다.
도 4는 본 발명의 일 실시예에 따른 낸드 플래시 메모리 어레이 구조를 보여주는 개념도이다.
도 5는 도 4의 구조가 주변회로와 호환성이 있음을 보여주는 개념도이다.
도 6은 도 5를 간략히 그린 회로도이다.
도 7 내지 도 21은 본 발명의 일 실시예에 따른 낸드 플래시 메모리 어레이의 제조방법을 보여주기 위한 부분 공정 사시도이다.
도 22는 도 10 내지 도 15에서 본 발명의 스트링선택라인들이 각 층의 액티브라인을 감싸면서 수직으로 이격되어 적층 형성됨을 보여주기 위한 개념도이다.
이하, 첨부된 도면을 참조하며 본 발명의 바람직한 실시예에 대하여 설명한다.
우선, 본 발명의 일 실시예에 따른 낸드 플래시 메모리 어레이는, 도 4 및 도 22에 도시된 바와 같이, 제 1 방향(예컨대, y 방향)으로 일정거리 길이를 갖으며 상기 제 1 방향과 수직한 제 2 방향(예컨대, x 방향) 및 제 3 방향(예컨대, z 방향)으로 각각 일정 거리 이격되며 형성된 복수개의 액티브라인들(100); 상기 각 액티브라인과 수직하게 전하저장층을 포함하는 절연막층(예컨대, ONO층)을 사이에 두고 감싸며 상기 제 1 방향으로 일정 거리 이격되어 형성된 복수개의 워드라인들(WLs, 200); 상기 복수개의 워드라인들 일측에 상기 제 1 방향으로 이격되어 상기 복수개의 액티브라인들(100, 104a)을 층별로 게이트 절연막(610)을 사이에 두고 감싸며 층간 절연막(600)을 사이에 두고 수직으로 적층 형성된 복수개의 스트링선택라인들(SSL, 300); 및 상기 복수개의 워드라인들 타측에 상기 제 1 방향과 반대방향(-y 방향)으로 이격되어 상기 복수개의 액티브라인들(100)을 절연막층(미도시)을 사이에 두고 감싸며 형성된 접지선택라인(GSL, 400)을 포함하여 구성된다.
여기서, 상기 복수개의 액티브라인들(100)은, 도 4와 같이, 각 층별로 상기 복수개의 스트링선택라인들(300)을 지나 상기 제 2 방향(x 방향)으로 형성된 복수개의 비트라인컨택들(110)에 각각 전기적으로 연결되고, 상기 복수개의 비트라인컨택들(110)은, 도 5와 같이, 각각 상기 제 3 방향(z 방향)으로 수직으로 적층된 복수개의 액티브라인들(100)과 전기적으로 연결되며 비트라인(112)을 통하여 비트라인 디코더 회로부(120)에 연결된다.
특히, 상기 복수개의 스트링선택라인들(300)은, 도 4와 같이, 상기 복수개의 비트라인컨택들(110)과 상기 복수개의 워드라인들(200) 사이에서 상기 층간 절연막(600)을 사이에 두고 하나의 스트링선택라인 폭을 갖고 수직으로 적층되고, 상기 각 스트링선택라인(300)의 길이방향 일단에는 계단 형상의 컨택부가 형성되며, 상기 각 계단의 컨택부에는 상기 각 스트링선택라인(300)을 전기적으로 연결하기 위한 스트링선택라인 컨택 플러그(302)가 수직으로 형성하게 된다.
상기와 같이 수직으로 적층된 복수개의 스트링선택라인들(300)을 구비함으로써, 마치 단층 낸드 플래시 에레이가 수직으로 복수개 적층된 구조를 갖게 되어, 상기 각 스트링선택라인 컨택 플러그(302)를 통해 상기 각 스트링선택라인만 독립적으로 선택하여 주면, 각 층의 동작은 기존 낸드 플래시 메모리 어레이와 동작 방식으로 구동할 수 있게 된다.
즉, 상기 각 스트링선택라인만 독립적으로 동작시킬 제어회로만 구비하게 되면, 기존 낸드 플래시 메모리 어레이의 주변회로를 그대로 사용할 수 있게 되어 별도의 구동회로를 개발할 필요가 없게 되는 장점이 있다.
또한, 평면적으로는 하나의 스트링선택라인이 있는 것과 같으므로, 층 선택을 위한 추가면적을 최소화시킬 수 있는 장점이 있게 된다(도 5 및 도 7 참조).
그리고, 상기 실시예에 의하면, 층 선택을 위한 스트링선택라인(300)의 수에 대한 증가 없이 액티브라인(100)을 수평방향(예컨대, x 방향)으로 얼마든지 늘일 수 있게 되므로 페이지 사이즈(page size)를 증가시켜 메모리 용량을 늘이기에도 용이한 장점이 있다.
그리고, 상기 계단 형상의 컨택부 좌, 우측에는, 도 5 및 도 6과 같이, 상기 비트라인 디코더 회로부(120)와 이웃한 일측에 스트링선택라인 디코더 회로부(330)가 배치되고, 타측에 워드라인 디코더 회로부(220)가 배치되도록 하여, 컴백트(compact)한 회로 구성이 가능하다.
여기서, 상기 워드라인 디코더 회로부(220)는, 도 5 및 도 6과 같이, 접지선택라인(GSL, 400)의 디코더 회로부도 포함될 수 있다.
한편, 상기 복수개의 액티브라인들(100, 104a)은, 도 4 및 도 22와 같이, 상기 제 2 방향(x 방향)으로 수평하게 이격된 거리(a)보다 상기 제 3 방향(z 방향)으로 수직하게 이격된 거리(b)가 더 큰 것, 즉 b > a 이어서, 수직 적층된 스트링선택라인들은 동일한 층에 위치한 액티브라인들은 게이트 절연막(610)을 사이에 두고 하나로 감싸나(310 또는 320), 서로 다른 층에 위치한 액티브라인들은 층간 절연막(600)에 의하여 각각 분리되도록(310 및 320) 하여, 각 스트링선택라인에 단선이나 수직 적층된 스트링선택라인들 간에 단락(short)이 발생되지 않도록 함이 바람직하다.
후술하는 바와 같이, 상기 각 액티브라인(100, 104a) 상에 형성되는 스트링선택라인(300)의 두께(T)를 고려하면, 하기 수학식 1을 만족하도록 하는 것이 바람직하다.
[수학식 1]
a/2 < T < b
여기서, a는 복수개의 액티브라인들(100, 104a)의 수평 이격 거리이고, b는 수직 이격 거리이다.
상기 복수개의 액티브라인들(100, 104a)의 수직 이격 거리(b)는 수평 이격 거리(a)보다 큰 조건에서 공정 조건에 따라 달라질 수 있으나, 그렇다고 수평 이격 거리의 2배 이상 클 경우에는 적층매개층을 불필요하게 높게 성장시켜야 하고, 이를 식각하여야 하므로 공정시간이 많이 소모되는 단점이 있게 된다.
그리고, 도 4와 같이, 상기 접지선택라인(GSL, 400)을 지난 상기 복수개의 액티브라인들(100)의 각 타단에는 상기 접지선택라인(400)과 나란하게 공통소스라인(CSL, 500)이 형성되고, 상기 공통소스라인 일측에는 상기 복수개의 액티브라인들(100)과 일체로 연결된 바디 영역(Body)이 형성되어, 블록 이레이즈 동작도 가능하게 할 수 있다.
즉, 상기 복수개의 액티브라인들(100)은 게이트 절연막(610)을 사이에 두고 스트링선택라인들(300)이 감싸고, 전하저장층을 포함한 절연막층(예컨대, ONO층)을 사이에 두고 워드라인들(200)이 감싸고, 절연막층을 사이에 두고 접지선택라인(400)이 감싸며, 스트링선택라인(300)과 워드라인(200) 사이, 이웃한 워드리인(200) 사이, 워드리인(200)과 접지선택라인(400) 사이 및 접지선택라인(400)과 공통소스라인(500) 사이 등에는 칸막이 절연막으로 채워져 감싸게 되므로, 상기 공통소스라인(500) 일측에 형성된 바디 영역(Body)과 일체로 연결되고, 상기 바디 영역(Body)은 도전성 물질(예컨대, 도핑된 실리콘 및 실리콘게르마늄)로 상하 적층되어 형성되므로, 하나의 바디 컨택을 통하여 전 층의 블록 이레이즈 동작이 가능하게 된다.
그리고, 상기 각 액티브라인(100)은 단결정반도체층(예컨대, 단결정 실리콘층)으로 형성되어, 채널 저항을 최소화하여 저전력 구동이 가능하게 할 수 있다.
또한, 상기 각 워드라인(200)이 감싸며 지나는 상기 각 액티브라인(100)의 단면은 사각형, 원형 및 타원형 중에서 어느 하나이고, 상기 각 워드라인(200)은 상기 각 액티브라인(100)의 외주면을 감싸며 지나가는 것으로 하여, 각 메모리 셀이 GAA(Gate All Around) 구조를 갖도록 하여, 프로그램 및 이레이즈 속도를 높일 수 있도록 함이 바람직하다.
물론, 상기 각 워드라인(200)은 상기 각 액티브라인(100)의 양측면(예컨대, x 방향과 수직한 양측면)을 감싸며 지나가는 것으로 하여, 각 메모리 셀이 이중 게이트(double gate) 구조로 형성될 수도 있다.
그리고, 상기 각 워드라인(200)이 액티브라인(100)을 감싸는 부위에는 전하저장층을 포함한 절연막층이 개재되는데, 이때 상기 전하저장층은 질화물층(nitride layer) 또는 도전성 물질층일 수 있다.
기타, 상기 각 라인 사이에 위치한 각 액티브라인(100)에는 각 셀 또는 트랜지스터의 소스/드레인 역할을 하는 불순물 도핑층이 형성될 수도 있으나, 이웃 라인에 의한 프린징 전계(fringing field)로 형성된 반전층(inversion layer) 또는 축적층(accumulation layer)으로 소스/드레인이 형성될 수도 있으므로, 반드시 불순물 도핑층이 형성될 필요는 없다.
전자의 경우에는 불순물 도핑층이 각 액티브라인(100)의 일정 깊이까지만 형성되어 내부에는 바디 부분이 남아 있어 상기 공통소스라인(500) 일측에 형성된 바디 영역(Body)과 연결되도록 함이 바람직하다.
그리고, 상기 실시예에 따른 낸드 플래시 메모리 어레이의 동작방법은 통상의 단층 낸드 플래시 메모리 동작방식을 그대로 이용할 수 있으므로, 이에 대한 설명은 생략한다.
다음은, 본 발명의 다른 실시 모습인 낸드 플래시 메모리 어레이의 제조방법에 대하여, 도 7 내지 도 21을 참조하며 설명한다.
우선, 도 7에서 예측되는 바와 같이, 소정의 반도체 기판(101) 상에 에피텍시(epitaxy)법으로 적층매개층(103)과 단결정반도체층(104)을 2 이상 n번 교대로 반복 적층시킨 후(도 7에서는 8번 반복 형성시킴), n번째 단결정반도체층(도 7에서 8번째 단결정반도체층) 상부에 n+1번째 적층매개층(도 7에서 9번째 적층매개층)을 한번 더 형성시킨 다음, 상기 n+1번째 적층매개층(103) 상부에 제 1 식각 마스크(140)를 형성시키고(제 1 단계), 도 7과 같이, 상기 제 1 식각 마스크(140)를 이용하여 상기 n+1번째 적층매개층(103)부터 n번 교대로 반복 적층된 단결정반도체층과 적층매개층을 순차 식각하여 일정 수평거리(a)로 이격되며 복수개의 담장 형상 적층 구조들(130)을 형성한다(제 2 단계).
여기서, 상기 적층매개층(103)은 에피텍시(epitaxy)로 상기 단결정반도체층(104)을 상기 기판(101)으로부터 떨어뜨려 수직으로 일정거리 이격시키며 성장, 적층하기 위한 것이고, 차후에 식각시켜 없앤 다음 절연막으로 채워 각 액티브라인을 전기적으로 분리시키기 위하여 사용되는 것이다.
따라서, 상기 적층매개층(103)은 상기 기판(101) 및 상기 단결정반도체층(104)의 물질과 격자구조가 비슷하여 에피텍시(epitaxy)에 의한 적층(성장)이 용이하고, 상기 단결정반도체층(104)의 물질과 식각 선택비가 큰 것이면, 어느 것이나 가능하다. 예를 들어, 상기 기판(101) 및 상기 단결정반도체층(104)의 물질이 실리콘(Si)이면, 상기 적층매개층(103)의 물질은 실리콘게르마늄(SiGe)인 것이 바람직하다. 이때, 실리콘게르마늄(SiGe)에서 게르마늄의 함량비는 실리콘과의 식각 선택비를 고려하여 28% 내외에서 조절함이 바람직하다.
그리고, 상기 제 1 식각 마스크(140)는 상기 적층매개층(103) 및 상기 단결정반도체층(104)과 식각 선택비가 큰 물질로 형성하면 족하나, 상기 적층매개층(103)의 물질이 실리콘게르마늄(SiGe)이고, 상기 단결정반도체층(104)의 물질이 실리콘(Si)일 경우, 질화물(nitride)로 형성함이 바람직하나, 차후 공정을 고려하여, 도 7과 같이, 산화막(105)/폴리실리콘(106)/산화막(107)으로 적층하여 형성할 수도 있다.
특히, 상기 제 1 식각 마스크(140)를 형성함에 있어, 도 11을 참조하면, 차후 복수개의 담장 형상 적층 구조들(130)의 수평 이격 거리(a)가 적층매개층(103)의 적층(성장) 두께(b) 보다 작게 되도록 한다.
이렇게 하여야 차후 n개의 스트링선택라인들을 형성시, 도 11과 같이, 적층매개층(103)을 식각하고 드러난 단결정반도체층(104)에 게이트 절연막(610)을 형성한 다음, 도 12 내지 도 15와 같이, 도핑된 반도체 물질(900)을 공지의 CVD 공정으로 일정 두께 증착하고 식각할 때, 동일한 층상에 있는 단결정반도체층들(104)은 상기 도핑된 반도체 물질(900)로 연결되고, 다른 층상에 있는 상기 도핑된 반도체 물질(900)이 분리되도록 할 수 있다.
상기 담장 형상 적층 구조들(130)의 수평 이격 거리(a)가 너무 작으면, 에피 성장으로 적층된 층수가 높을 경우 적층매개층(103)의 식각하고 절연막으로 채우는 공정 등에 어려움이 발생할 수 있으므로, 상기 적층매개층(103) 적층(성장)시 이를 충분히 고려함이 바람직하다.
즉, 예상되는 적정한 적층 구조들(130)의 수평 이격 거리(a)를 고려하여 상기 적층매개층(103)의 적층(성장) 두께(b)를 결정함이 바람직하다.
상기 적층매개층(103)의 적층(성장) 두께(b)는, 도 22에서 확인할 수 있듯이, 결국 상기 복수개의 액티브라인들(100, 104a)의 수직 이격 거리(b)가 되는데, 이는 앞서 언급한 바와 같이, 수평 이격 거리(a)보다 큰 조건을 만족하면 되나, 그렇다고 수평 이격 거리의 2배 이상 클 경우에는 적층매개층을 불필요하게 높게 성장시켜야 하고, 차후 이를 식각하여야 하므로 공정시간이 많이 소모되는 단점이 있게 된다.
그리고, 도 7에서는 상기 n번 적층된 "단결정반도체층/적층매개층"을 순차 식각시 상기 기판(101)의 상부 일부(102)도 식각될 수 있음을 보여준다.
이후, 도 8과 같이, 상기 기판(101) 전면에 제 1 절연막(710)을 증착하고 평탄화시킨 다음, 제 2 식각 마스크(미도시)를 형성하고, 상기 제 2 식각 마스크를 이용하여, 도 9와 같이, 상기 제 1 절연막(710)을 비등방성으로 식각하여 상기 각 담장 형상 적층 구조(130) 중 스트링선택라인 형성영역(810)을 연 다음, 상기 스트링선택라인 형성영역의 적층매개층(103)을 식각하여 상기 단결정반도체층(104)만 드러나게 한다(제 3 단계).
여기서, 상기 제 1 절연막(710)은 산화막이, 상기 제 2 식각 마스크(미도시)는 질화막이 각각 사용될 수 있고, 상기 제 1 절연막(710) 증착 전에 상기 제 1 식각 마스크(140)를 제거할 수도 있으나, 질화막으로 제 1 식각 마스크(140)를 형성하였을 경우, 이를 남겨두었다가 산화막을 증착후 CMP로 평탄화시킬 때 식각 스토퍼로 이용할 수도 있다.
다음, 도 11과 같이, 상기 스트링선택라인 형성영역(810)에 드러난 상기 단결정반도체층(100) 상에 게이트 절연막(610)을 형성하고, 도 12와 같이, 도핑된 반도체 물질(예컨대, 도핑된 폴리실리콘; 900)을 증착하여, 도 15와 같이, n개의 스트링선택라인들(310)을 형성한다(제 4 단계).
여기서, 상기 게이트 절연막(610) 형성 전에, 도 10과 같이, 상기 스트링선택라인 형성영역(810)에 드러난 상기 단결정반도체층(100)을 라운딩하는 공정을 더 진행할 수 있다(도면부호 104a 참조).
상기 단결정반도체층(100)을 라운딩하는 공정은 열산화공정(oxidation)이나 화학적 건식 식각(chemical dry etch) 공정으로 할 수 있다.
그리고, 상기 제 4 단계는, 도 12와 같이, 먼저 상기 게이트 절연막(610) 상에 상기 도핑된 반도체 물질(예컨대, 도핑된 폴리실리콘; 900)로 일정 두께(T) 증착한 다음, 도 13과 같이, 제 3 절연막(720)을 상기 스트링선택라인 형성영역(810)에 다시 채우고 상기 도핑된 반도체 물질(900)이 드러날 때까지 상기 제 3 절연막(720)을 식각하는 제 4-1 단계와, 도 14와 같이, 상기 제 1 절연막(710) 및 상기 제 3 절연막(720)을 마스크로 하여 드러난 상기 도핑된 반도체 물질(900, 910)을 건식 식각하여 스트링선택라인 양측으로 상하간 연결된 부위(920)가 드러나게 하는 제 4-2 단계와, 상기 제 1 절연막(710) 및 상기 제 3 절연막(720) 사이로 드러난 상기 도핑된 반도체 물질을 등방성으로 더 식각하여, 도 15와 같이, 양측에 게이트 절연막(610)이 드러나도록 함으로써, 상기 스트링선택라인 양측의 상하간 연결된 부위가 분리되어 상기 n개의 스트링선택라인들(310)을 형성하는 제 4-3 단계로 포함하여 진행될 수 있다.
이때, 상기 제 4-1 단계에서 상기 도핑된 반도체 물질(900)의 증착은 공지의 CVD 증착으로 진행할 수 있고, 증착 두께(T)는 상기 수학식 1을 만족하도록 조절하여, 같은 층끼리는 겹쳐서(overlap) 연결되지만, 층과 층 사이에는 분리되도록 한다. 다만, 도 12에 도시된 바와 같이, 개방된 스트링선택라인 형성영역(810)의 측벽에는 일정 두께로 상하 연결된 부위(910)가 형성된다.
상기 제 4-1 단계에서 형성된 상하 연결된 부위(910)는, 상기 제 4-2 단계에서 드러난 도핑된 반도체 물질을 식각할 때 일부 제거하고, 아직도 남아 있는 상하 연결된 부위(920)는 상기 제 4-3 단계에서 등방성 식각(예컨대, 습식 식각이나 화학적 건식 식각)으로, 도 15와 같이, 양측에 게이트 절연막(610)이 드러날 때까지 완전히 제거하게 된다.
이어, 도 16 내지 도 21과 같이, 상기 기판 전면에 다시 제 2 절연막(712)을 증착하고 평탄화시킨 다음, 둘 이상의 식각 마스크들을 교대로 형성하며, 복수개의 워드라인들 및 접지선택라인 형성영역(820)을 순차로 열고, 적층매개층을 식각하여 상기 단결정반도체층(104)만 드러나도록 한 다음, 복수개의 워드라인들(200), 접지선택라인(400) 및 공통접지라인(500)을 형성한다(제 5 단계).
즉, 도 16과 같이, 기판 전면에 다시 제 2 절연막을 증착한 다음, 식각 마스크(931 내지 935)로, 상기 제 2 절연막을 식각하여 적층 구조들(130)이 드러나도록 제 2 절연막 마스크 패턴(731 내지 735)을 형성하고, 이어, 도 17과 같이, 상기 제 2 절연막 마스크 패턴(731 내지 735)을 이용하여 드러난 적층 구조들(130)의 적층매개층(103)을 식각하여 다시 단결정반도체층(104)만 드러나도록 한 다음, 도 18과 같이, 산화막과 같은 제 4 절연막(740)으로 제거된 적층매개층(103) 사이를 다시 채운다.
이어, 위치를 바꾸어 식각 마스크(931 내지 935)를 형성하여, 도 16 내지 도 18에 도시된 공정을 반복하여, 복수개의 워드라인들(200), 접지선택라인(400) 및 공통접지라인(500)이 형성될 영역에 적층매개층(103)을 모두 제거하고 대신 제 4 절연막(740)으로 채워 제 4 절연막(740)과 단결정반도체층(104)이 반복되는 적층 구조들(150)을 만든다(도 18 참조).
다음, 도 19와 같이, 식각 마스크(931 내지 935)를 형성하고, 상기 제 4 절연막(740)을 식각하여 제 4 절연막 마스크 패턴(741 내지 745)을 형성하고, 이어, 도 20과 같이, 상기 제 4 절연막 마스크 패턴(741 내지 745)을 이용하여 드러난 적층 구조들(150)의 단결정반도체층(104) 사이에 채워진 제 4 절연막(예컨대, 산화막)을 제거하여 단결정반도체층(104b)만 드러나게 한다.
상기 단결정반도체층(104) 사이에 채워진 제 4 절연막(예컨대, 산화막)을 제거시 상기 제 4 절연막 마스크 패턴(741 내지 745)도 일부 식각되어 라인간의 간격은 좁아지게 된다. 라인 사이에 프린징 전계로 가상 소스/드레인을 형성할 경우에 라인 사이의 간격이 좁을수록 좋으므로, 상기 결과는 가상 소스/드레인 형성에 바람직한 영향을 주게 된다.
또한, 복수개의 워드라인들(200)이 형성될 영역(830)에는 드러난 단결정반도체층(104b)을 라운딩시키고, 이어, 도 21과 같이, 상기 단결정반도체층(104b) 상에 전하저장층을 포함한 제 5 절연막(예컨대, ONO층)을 형성하고, 도전성 물질로 해당되는 제 4 절연막 마스크 패턴 사이를 채우며 복수개의 워드라인들(200)을 형성함으로써, 상기 제 5 절연막 중 터널링 절연막과 블로킹 절연막 양단에 걸리는 전계 집중의 차이를 이용하여 프로그램 및 이레이즈 속도를 향상시킬 수 있도록 함이 바람직하다.
그리고, 상기 복수개의 워드라인들(200) 형성 공정은 마지막에 진행될 수 있어, 금속 물질로 해당되는 제 4 절연막 마스크 패턴 사이를 채운 다음 리세스(recess)시켜 워드라인들(200)을 형성할 수 있는 이점도 있게 된다.
기타, 상기 접지선택라인(400) 및 공통접지라인(500)도 마찬가지 방법으로 형성될 수 있다.
다만, 상기 공통접지라인(500) 형성시 일측에는 불순물로 도핑되지 않도록 함으로써, 상하로 "단결정반도체층(104; 예컨대, 단결정실리콘)/적층매개층(103; 예컨대, 실리콘게르마늄)"이 그대로 남아 있어, 공통 바디 영역(Body)을 이룰 수 있도록 함이 바람직하다.
100, 104, 104a, 104b: 액티브라인(단결정 반도체층)
101: 반도체 기판
102: 반도체 기판이 식각된 핀
103: 적층매개층
105, 107: 산화막
106: 폴리실리콘
110: 비트라인컨택
112: 비트라인
120: 비트라인 디코더 회로부
130: 적층매개층이 사이에 있는 담장형 적층구조
140: 제 1 식각 마스크
150: 절연막(산화막)이 사이에 있는 담장형 적층구조
200: 워드라인
220: 워드라인 디코더 회로부
300, 310, 320: 스트링선택라인
302: 스트링선택라인 컨택 플러그
330: 스트링선택라인 디코더 회로부
400: 접지선택라인
500: 공통접지라인
600: 층간 절연막
610: 게이트 절연막
710: 제 1 절연막
720: 제 3 절연막
731, 732, 733, 734, 735: 제 2 절연막 마스크 패턴
740: 제 4 절연막
741, 742, 743, 744, 745: 제 4 절연막 마스크 패턴
810: 스트링선택라인 형성영역
820: 복수개의 워드라인들 및 접지선택라인 형성영역
830: 복수개의 워드라인들 형성영역
900, 910: 도핑된 반도체 물질
920: 상하간 연결된 반도체 물질 부위
931, 932, 933, 934, 935: 식각 마스크
101: 반도체 기판
102: 반도체 기판이 식각된 핀
103: 적층매개층
105, 107: 산화막
106: 폴리실리콘
110: 비트라인컨택
112: 비트라인
120: 비트라인 디코더 회로부
130: 적층매개층이 사이에 있는 담장형 적층구조
140: 제 1 식각 마스크
150: 절연막(산화막)이 사이에 있는 담장형 적층구조
200: 워드라인
220: 워드라인 디코더 회로부
300, 310, 320: 스트링선택라인
302: 스트링선택라인 컨택 플러그
330: 스트링선택라인 디코더 회로부
400: 접지선택라인
500: 공통접지라인
600: 층간 절연막
610: 게이트 절연막
710: 제 1 절연막
720: 제 3 절연막
731, 732, 733, 734, 735: 제 2 절연막 마스크 패턴
740: 제 4 절연막
741, 742, 743, 744, 745: 제 4 절연막 마스크 패턴
810: 스트링선택라인 형성영역
820: 복수개의 워드라인들 및 접지선택라인 형성영역
830: 복수개의 워드라인들 형성영역
900, 910: 도핑된 반도체 물질
920: 상하간 연결된 반도체 물질 부위
931, 932, 933, 934, 935: 식각 마스크
Claims (15)
- 제 1 방향으로 일정거리 길이를 갖으며 상기 제 1 방향과 수직한 제 2 방향 및 제 3 방향으로 각각 일정 거리 이격되며 형성된 복수개의 액티브라인들;
상기 각 액티브라인과 수직하게 전하저장층을 포함하는 절연막층을 사이에 두고 감싸며 상기 제 1 방향으로 일정 거리 이격되어 형성된 복수개의 워드라인들;
상기 복수개의 워드라인들 일측에 상기 제 1 방향으로 이격되어 상기 복수개의 액티브라인들을 층별로 게이트 절연막을 사이에 두고 감싸며 층간 절연막을 사이에 두고 수직으로 적층 형성된 복수개의 스트링선택라인들; 및
상기 복수개의 워드라인들 타측에 상기 제 1 방향과 반대방향으로 이격되어 상기 복수개의 액티브라인들을 절연막층을 사이에 두고 감싸며 형성된 접지선택라인을 포함하여 구성된 것을 특징으로 하는 수직 적층된 스트링선택라인을 갖는 스타구조 낸드 플래시 메모리 어레이.
- 제 1 항에 있어서,
상기 복수개의 액티브라인들은 각 층별로 상기 복수개의 스트링선택라인들을 지나 상기 제 2 방향으로 형성된 복수개의 비트라인컨택들에 각각 전기적으로 연결되고,
상기 복수개의 비트라인컨택들은 각각 상기 제 3 방향으로 수직으로 적층된 복수개의 액티브라인들과 전기적으로 연결되며 비트라인을 통하여 비트라인 디코더 회로부에 연결되는 것을 특징으로 하는 수직 적층된 스트링선택라인을 갖는 스타구조 낸드 플래시 메모리 어레이.
- 제 2 항에 있어서,
상기 복수개의 스트링선택라인들은 상기 복수개의 비트라인컨택들과 상기 복수개의 워드라인들 사이에서 상기 층간 절연막을 사이에 두고 하나의 스트링선택라인 폭을 갖고 수직으로 적층되고,
상기 각 스트링선택라인의 길이방향 일단에는 계단 형상의 컨택부가 형성된 것을 특징으로 하는 수직 적층된 스트링선택라인을 갖는 스타구조 낸드 플래시 메모리 어레이.
- 제 3 항에 있어서,
상기 계단 형상의 컨택부 좌, 우측에는 상기 비트라인 디코더 회로부와 이웃한 일측에 스트링선택라인 디코더 회로부가 배치되고, 타측에 워드라인 디코더 회로부가 배치되도록 한 것을 특징으로 하는 수직 적층된 스트링선택라인을 갖는 스타구조 낸드 플래시 메모리 어레이.
- 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
상기 복수개의 액티브라인들은 상기 제 2 방향으로 수평하게 이격된 거리보다 상기 제 3 방향으로 수직하게 이격된 거리가 더 큰 것을 특징으로 하는 수직 적층된 스트링선택라인을 갖는 스타구조 낸드 플래시 메모리 어레이.
- 제 5 항에 있어서,
상기 접지선택라인을 지난 상기 복수개의 액티브라인들의 각 타단에는 상기 접지선택라인과 나란하게 공통소스라인이 형성되고,
상기 공통소스라인 일측에는 상기 복수개의 액티브라인들과 일체로 연결된 바디 영역이 형성된 것을 특징으로 하는 수직 적층된 스트링선택라인을 갖는 스타구조 낸드 플래시 메모리 어레이.
- 제 5 항에 있어서,
상기 각 액티브라인은 단결정반도체층인 것을 특징으로 하는 수직 적층된 스트링선택라인을 갖는 스타구조 낸드 플래시 메모리 어레이.
- 제 7 항에 있어서,
상기 각 워드라인이 지나는 상기 각 액티브라인의 단면은 사각형, 원형 및 타원형 중에서 어느 하나이고,
상기 각 워드라인은 상기 각 액티브라인의 외주면을 감싸며 지나가는 것을 특징으로 하는 수직 적층된 스트링선택라인을 갖는 스타구조 낸드 플래시 메모리 어레이.
- 제 7 항에 있어서,
상기 각 워드라인은 상기 각 액티브라인의 양측면을 감싸며 지나가는 것을 특징으로 하는 수직 적층된 스트링선택라인을 갖는 스타구조 낸드 플래시 메모리 어레이.
- 제 5 항에 있어서,
상기 전하저장층은 질화물층 또는 도전성 물질층인 것을 특징으로 하는 수직 적층된 스트링선택라인을 갖는 스타구조 낸드 플래시 메모리 어레이.
- 소정의 반도체 기판 상에 에피텍시(epitaxy)법으로 적층매개층과 단결정반도체층을 2 이상 n번 교대로 반복 적층시킨 후, n번째 단결정반도체층 상부에 n+1번째 적층매개층을 한번 더 형성시킨 다음, 상기 n+1번째 적층매개층 상부에 제 1 식각 마스크를 형성시키는 제 1 단계;
상기 제 1 식각 마스크를 이용하여 상기 n+1번째 적층매개층부터 n번 교대로 반복 적층된 단결정반도체층과 적층매개층을 순차 식각하여 일정 수평거리로 이격되며 복수개의 담장 형상 적층 구조들을 형성하는 제 2 단계;
상기 기판 전면에 제 1 절연막을 증착하고 평탄화시킨 다음, 제 2 식각 마스크를 형성하고, 상기 제 2 식각 마스크를 이용하여 상기 제 1 절연막을 비등방성으로 식각하여 상기 각 담장 형상 적층 구조 중 스트링선택라인 형성영역을 연 다음, 상기 스트링선택라인 형성영역의 적층매개층을 식각하여 상기 단결정반도체층만 드러나게 하는 제 3 단계;
상기 스트링선택라인 형성영역에 드러난 상기 단결정반도체층 상에 게이트 절연막을 형성하고 도핑된 반도체 물질을 증착하여 n개의 스트링선택라인들을 형성하는 제 4 단계; 및
상기 기판 전면에 다시 제 2 절연막을 증착하고 평탄화시킨 다음, 둘 이상의 식각 마스크들을 교대로 형성하며, 복수개의 워드라인들 및 접지선택라인 형성영역을 순차로 열고, 적층매개층을 식각하여 상기 단결정반도체층만 드러나도록 한 다음, 복수개의 워드라인들, 접지선택라인 및 공통접지라인을 형성하는 제 5 단계를 포함하여 구성된 것을 특징으로 하는 스타구조 낸드 플래시 메모리 어레이의 제조방법.
- 제 11 항에 있어서,
상기 제 4 단계는,
상기 게이트 절연막 상에 상기 도핑된 반도체 물질로 일정 두께 증착한 다음, 제 3 절연막을 상기 스트링선택라인 형성영역에 다시 채우고 상기 도핑된 반도체 물질이 드러날 때까지 상기 제 3 절연막을 식각하는 제 4-1 단계;
상기 제 1 절연막 및 상기 제 3 절연막을 마스크로 하여 드러난 상기 도핑된 반도체 물질을 건식 식각하여 스트링선택라인 양측으로 상하간 연결된 부위가 드러나게 하는 제 4-2 단계; 및
상기 제 1 절연막 및 상기 제 3 절연막 사이로 드러난 상기 도핑된 반도체 물질을 등방성으로 식각하여 상기 스트링선택라인 양측의 상하간 연결된 부위가 분리되어 상기 n개의 스트링선택라인들을 형성하는 제 4-3 단계로 포함하여 구성된 것을 특징으로 하는 스타구조 낸드 플래시 메모리 어레이의 제조방법.
- 제 12 항에 있어서,
상기 제 4-1 단계 이전으로, 상기 게이트 절연막 형성 전에 상기 스트링선택라인 형성영역에 드러난 상기 단결정반도체층을 라운딩하는 공정을 더 진행하는 것을 특징으로 하는 스타구조 낸드 플래시 메모리 어레이의 제조방법.
- 제 11 항 내지 제 13 항 중 어느 한 항에 있어서,
상기 제 1 단계에서 상기 제 1 식각 마스크는 상기 제 2 단계에서 상기 복수개의 담장 형상 적층 구조들 사이의 수평거리가 상기 적층매개층의 적층 두께보다 작도록 형성하는 것을 특징으로 하는 스타구조 낸드 플래시 메모리 어레이의 제조방법.
- 제 14 항에 있어서,
상기 제 5 단계에서 상기 복수개의 워드라인들 형성은 순차적으로 적층매개층을 식각하며 제 4 절연막으로 채운 다음, 상기 제 4 절연막을 사이에 두고 드러난 상기 단결정반도체층를 라운딩시키고, 이어 상기 단결정반도체층 상에 전하저장층을 포함한 제 5 절연막을 형성하고 금속 물질을 증착하여 워드라인을 형성하는 것을 특징으로 하는 스타구조 낸드 플래시 메모리 어레이의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110106525A KR101263313B1 (ko) | 2011-10-18 | 2011-10-18 | 수직 적층된 ｓｓｌ을 갖는 스타구조 낸드 플래시 메모리 어레이 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020110106525A KR101263313B1 (ko) | 2011-10-18 | 2011-10-18 | 수직 적층된 ｓｓｌ을 갖는 스타구조 낸드 플래시 메모리 어레이 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20130042302A KR20130042302A (ko) | 2013-04-26 |
| KR101263313B1 true KR101263313B1 (ko) | 2013-05-15 |
Family
ID=48441040
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020110106525A KR101263313B1 (ko) | 2011-10-18 | 2011-10-18 | 수직 적층된 ｓｓｌ을 갖는 스타구조 낸드 플래시 메모리 어레이 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101263313B1 (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10468414B2 (en) | 2017-12-28 | 2019-11-05 | Samsung Electronics Co., Ltd. | Semiconductor memory devices |
| JP2021150564A (ja) * | 2020-03-23 | 2021-09-27 | キオクシア株式会社 | 半導体記憶装置 |
| KR102622628B1 (ko) * | 2022-03-31 | 2024-01-08 | 서울시립대학교 산학협력단 | 3차원 적층형 디램 어레이 및 그 제조방법 |
-
2011
- 2011-10-18 KR KR1020110106525A patent/KR101263313B1/ko active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| KR20130042302A (ko) | 2013-04-26 |
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