JP2024043973A - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP2024043973A JP2024043973A JP2022149241A JP2022149241A JP2024043973A JP 2024043973 A JP2024043973 A JP 2024043973A JP 2022149241 A JP2022149241 A JP 2022149241A JP 2022149241 A JP2022149241 A JP 2022149241A JP 2024043973 A JP2024043973 A JP 2024043973A
- Authority
- JP
- Japan
- Prior art keywords
- conductive layers
- semiconductor layer
- layer portion
- semiconductor
- lower conductive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 192
- 239000012535 impurity Substances 0.000 claims abstract description 14
- 230000000149 penetrating effect Effects 0.000 claims abstract description 4
- 230000007423 decrease Effects 0.000 abstract description 12
- 239000010410 layer Substances 0.000 description 313
- 238000009413 insulation Methods 0.000 description 19
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 17
- 229910052698 phosphorus Inorganic materials 0.000 description 17
- 239000011574 phosphorus Substances 0.000 description 17
- 238000000034 method Methods 0.000 description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 14
- 229920005591 polysilicon Polymers 0.000 description 14
- 238000004519 manufacturing process Methods 0.000 description 13
- 238000010586 diagram Methods 0.000 description 12
- 230000006870 function Effects 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 6
- 238000005192 partition Methods 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 239000013078 crystal Substances 0.000 description 4
- 239000011241 protective layer Substances 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 238000003949 trap density measurement Methods 0.000 description 3
- 239000011800 void material Substances 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
【課題】セル電流を向上させ且つ閾値のばらつきを抑制するとともに、消去電流の低下を抑制することが可能な半導体記憶装置を提供する。【解決手段】実施形態に係る半導体記憶装置は、複数の上層導電層１１ａと、１以上の下層導電層１１ｂとを含む複数の導電層１１が、互いに離間して積層された積層体１０と、積層体の下方に設けられたｎ型半導体領域２０と、複数の上層導電層及び１以上の下層導電層を貫通してｎ型半導体領域に接続された半導体層３１と、コア絶縁層３２とを含むピラー構造３０とを備える。半導体層は、複数の上層導電層で囲まれた部分を含む第１の半導体層部分３１ａと、１以上の下層導電層で囲まれた部分の少なくとも下部分を含み且つｎ型不純物を含有する第２の半導体層部分３１ｂとを含み、コア絶縁層は、コア絶縁層部分３２ａと、コア絶縁層部分３２ｂとを含み、第２の半導体層部分の厚さは、第１の半導体層部分の厚さよりも厚い。【選択図】図２
Description
本発明の実施形態は、半導体記憶装置に関する。
半導体基板上に複数のメモリセルが積層された３次元型のＮＡＮＤ型不揮発性メモリでは、セル電流を向上させ且つ閾値のばらつきを抑制するとともに、消去電流の低下を抑制することが望まれている。
セル電流を向上させ且つ閾値のばらつきを抑制するとともに、消去電流の低下を抑制することが可能な半導体記憶装置を提供する。
実施形態に係る半導体記憶装置は、ＮＡＮＤストリングに対するワード線として機能する複数の上層導電層と、前記複数の上層導電層の下層側に設けられ且つＮＡＮＤストリングに対する選択ゲート線として機能する１以上の下層導電層とを含む複数の導電層が、第１の方向に互いに離間して積層された積層体と、前記積層体の下方に設けられたｎ型半導体領域と、前記積層体内を前記第１の方向に延伸するピラー構造であって、前記第１の方向に延伸し且つ前記複数の上層絶縁層及び前記１以上の下層導電層を貫通して前記ｎ型半導体領域に接続された半導体層と、前記第１の方向に延伸し且つ前記半導体層で囲まれたコア絶縁層とを含むピラー構造と、を備える半導体記憶装置であって、前記半導体層は、前記複数の上層導電層で囲まれた部分を含む第１の半導体層部分と、前記第１の半導体層部分の下側に位置し且つ前記１以上の下層導電層で囲まれた部分の少なくとも下部分を含み且つｎ型不純物を含有する第２の半導体層部分とを含み、前記コア絶縁層は、前記第１の半導体層部分で囲まれた第１のコア絶縁層部分と、前記第２の半導体層部分で囲まれた第２のコア絶縁層部分とを含み、前記第２の半導体層部分の前記第１の方向に対して垂直な方向の厚さは、前記第１の半導体層部分の前記第１の方向に対して垂直な方向の厚さよりも厚い。
以下、図面を参照して実施形態を説明する。
図１は、実施形態に係る半導体記憶装置（３次元型のＮＡＮＤ型不揮発性半導体記憶装置）の基本的な構成の平面パターンを模式的に示した図である。図２は、実施形態に係る半導体記憶装置の基本的な構成を模式的に示した断面図である。図１のＡ－Ａ線に沿った断面が図２に対応している。なお、各図に示したＸ方向、Ｙ方向及びＺ方向は、互いに交差する方向である。具体的には、Ｘ方向、Ｙ方向及びＺ方向は、互いに直交している。
図１及び図２に示すように、本実施形態に係る半導体記憶装置は、積層体１０、ｎ型半導体領域２０、複数のピラー構造３０及び複数の区画構造４０を含んでいる。
積層体１０は、半導体基板（図示せず）等を含む下部構造（図示せず）上に設けられており、複数の導電層１１と複数の絶縁層１２とがＺ方向に交互に積層された構造を有している。すなわち、複数の導電層１１がＺ方向に互いに離間して積層され、複数の絶縁層１２によって複数の導電層１１が電気的に絶縁されている。
導電層１１はタングステン（Ｗ）等の導電材料で形成され、絶縁層１２はシリコン酸化物等の絶縁材料で形成されている。導電層１１及び絶縁層１２はいずれも、Ｚ方向に垂直なＸＹ平面に対して平行に設けられている。
複数の導電層１１は、複数の上層導電層１１ａと、複数の上層導電層１１ａの下層側に設けられた１以上の下層導電層（本実施形態では、２以上の下層導電層）１１ｂとを含んでいる。各上層導電層１１ａは、ＮＡＮＤストリングに対するワード線として機能する。各下層導電層１１ｂは、ＮＡＮＤストリングに対する下部選択ゲート線（ソース側選択ゲート線）として機能する。なお、複数の導電層１１は、上層導電層１１ａのさらに上層側に設けられ、ＮＡＮＤストリングに対する上部選択ゲート線（ドレイン側選択ゲート線）として機能する１以上の導電層（図示せず）をさらに含んでいる。
２以上の下層導電層１１ｂは、１以上の第１の下層導電層１１ｂ１と、１以上の第１の下層導電層１１ｂ１の下層側に設けられた１以上の第２の下層導電層１１ｂ２とを含んでいる。１以上の第１の下層導電層１１ｂ１は、共通の第１のノードに接続され、共通に制御される。１以上の第２の下層導電層１１ｂ２は、第１のノードとは別の共通の第２のノードに接続され、１以上の第１の下層導電層１１ｂ１とは独立して共通に制御される。本実施形態では、複数の第１の下層導電層１１ｂ１及び複数の第２の下層導電層１１ｂ２が設けられている。
ｎ型半導体領域２０は、積層体１０の下方に設けられ、ｎ型不純物としてリン（Ｐ）を含有するポリシリコンで形成されており、ＮＡＮＤストリングに対するソース領域として機能する。ｎ型半導体領域２０は、第１のｎ型領域２１と、第１のｎ型領域２１の下方に設けられた第２のｎ型領域２２と、第１のｎ型領域２１と第２のｎ型領域２２との間に設けられた第３のｎ型領域２３とを含んでいる。
各ピラー構造３０は、積層体１０内をＺ方向に延伸しており、複数の導電層１１及び複数の絶縁層１２で囲まれている。ピラー構造３０とピラー構造３０を囲む複数の導電層１１とによってＮＡＮＤストリングが形成される。
具体的には、複数の上層導電層１１ａとピラー構造３０の複数の上層導電層１１ａで囲まれた部分とによって、直列接続された複数のメモリセルが形成される。また、複数の下層導電層１１ｂとピラー構造３０の複数の下層導電層１１ｂで囲まれた部分とによって、直列接続された複数の下部選択トランジスタが形成される。また、上層導電層１１ａのさらに上層側に設けられた１以上の導電層（図示せず）と、ピラー構造３０の上層導電層１１ａのさらに上層側に設けられた１以上の導電層で囲まれた部分とによって、１以上の上部選択トランジスタが形成される。ＮＡＮＤストリングは、上述した複数のメモリセル、複数の下部選択トランジスタ及び１以上の上部選択トランジスタが直列接続された構造を有している。
ピラー構造３０は、Ｚ方向に延伸する半導体層３１と、Ｚ方向に延伸するコア絶縁層３２と、Ｚ方向に延伸する絶縁層３３とを含んでいる。半導体層３１はコア絶縁層３２の側面を囲み、絶縁層３３は半導体層３１の側面を囲んでいる。ピラー構造３０は、第１のピラー構造部分３０ａと、第１のピラー構造部分３０ａの下側に位置する第２のピラー構造部分３０ｂとを含んでいる。
各区画構造４０は、積層体１０内をＹ方向及びＺ方向に延伸している。複数の区画構造４０によって積層体１０がＸ方向で複数の部分に分断されており、ピラー構造３０がＸ方向で複数のグループに区画されている。区画構造４０によって分断された各領域は、例えば、データの消去単位となる１つのブロックを形成する。
区画構造４０は、後述するリプレース処理に用いられるスリットを所定の材料で埋めることで形成され、導電材料で形成された導電部分４１と、絶縁材料で形成された絶縁部分４２とを含んでいる。導電部分４１の下端は、ｎ型半導体領域２０の第３のｎ型領域２３に接続されている。
図３Ａ、図３Ｂ、図４Ａ及び図４Ｂは、ピラー構造３０の詳細な構成を模式的に示した断面図である。図３Ａ及び図３Ｂはそれぞれ、第１のピラー構造部分３０ａに対応する領域の断面図であり、図４Ａ及び図４Ｂはそれぞれ、第２のピラー構造部分３０ｂに対応する領域の断面図である。また、図３Ａ及び図４Ａはそれぞれ、Ｚ方向に対して平行な断面図であり、図３Ｂ及び図４Ｂはそれぞれ、Ｚ方向に対して垂直な断面図である。
すでに述べたように、ピラー構造３０は、半導体層３１、コア絶縁層３２及び絶縁層３３を含んでいる。絶縁層３３は、トンネル絶縁層３３ａ、電荷蓄積層（チャージトラップ層）３３ｂ及びブロック絶縁層３３ｃを含んでいる。例えば、半導体層３１はポリシリコンで形成され、コア絶縁層３２はシリコン酸化物で形成され、トンネル絶縁層３３ａはシリコン酸窒化物で形成され、電荷蓄積層３３ｂはシリコン窒化物で形成され、ブロック絶縁層３３ｃはシリコン酸化物で形成されている。
第１のピラー構造部分３０ａは、半導体層３１の第１の半導体層部分３１ａ及びコア絶縁層３２の第１のコア絶縁層部分３２ａを含んでいる。第２のピラー構造部分３０ｂは、半導体層３１の第２の半導体層部分３１ｂ及びコア絶縁層３２の第２のコア絶縁層部分３２ｂを含んでいる。すなわち、半導体層３１は、第１の半導体層部分３１ａ及び第２の半導体層部分３１ｂを含み、第１の半導体層部分３１ａの下側に第２の半導体層部分３１が位置している。また、コア絶縁層３２は、第１のコア絶縁層部分３２ａ及び第２のコア絶縁層部分３２ｂを含み、第１のコア絶縁層部分３２ａの下側に第２のコア絶縁層部分３２ｂが位置している。
第１の半導体層部分３１ａ及び第２の半導体層部分３１ｂはいずれも円筒状の形状を有しており、第１のコア絶縁層部分３２ａ及び第２のコア絶縁層部分３２ｂはいずれも円柱状の形状を有している。また、絶縁層３３に含まれるトンネル絶縁層３３ａ、電荷蓄積層３３ｂ及びブロック絶縁層３３ｃはいずれも円筒状の形状を有している。
図２に示すように、ピラー構造３０は、複数の上層導電層１１ａ及び複数の下層導電層１１ｂを貫通してｎ型半導体領域２０内に達しており、ピラー構造３０の下端部分は、ｎ型半導体領域２０で囲まれている。第２の半導体層部分３１ｂ及び第２のコア絶縁層部分３２ｂは、ｎ型半導体領域２０の第３のｎ型領域２３を貫通している。
第２の半導体層部分３１ｂの厚さは、第１の半導体層部分３１ａの厚さよりも厚い。すなわち、第２の半導体層部分３１ｂのＺ方向に対して垂直な方向の厚さは、第１の半導体層部分３１ａのＺ方向に対して垂直な方向の厚さよりも厚い。したがって、第２のコア絶縁層部分３２ｂのＺ方向に対して垂直な方向の厚さは、第１のコア絶縁層部分３２ａのＺ方向に対して垂直な方向の厚さよりも薄い。なお、第１のコア絶縁層部分３２ａ及び第２のコア絶縁層部分３２ｂはいすれも円柱状である。したがって、第１のコア絶縁層部分３２ａ及び第２のコア絶縁層部分３２ｂそれぞれのＺ方向に対して垂直な方向の厚さは、第１のコア絶縁層部分３２ａ及び第２のコア絶縁層部分３２ｂそれぞれのＺ方向に対して垂直な方向の最大の厚さに対応する。すなわち、第１のコア絶縁層部分３２ａ及び第２のコア絶縁層部分３２ｂそれぞれのＺ方向に対して垂直な方向の厚さは、それぞれの円柱形状の直径に対応する。
第１の半導体層部分３１ａは、複数の上層導電層１１ａで囲まれた部分と、１以上の第１の下層導電層１１ｂ１で囲まれた部分の少なくとも上部分（例えば、１以上の第１の下層導電層１１ｂ１の少なくとも最上層の第１の下層導電層１１ｂ１で囲まれた部分）とを含んでいる。第１の半導体層部分３１ａは、１以上の第１の下層導電層１１ｂ１で囲まれた部分の下部分（例えば、１以上の第１の下層導電層１１ｂ１の少なくとも最下層の第１の下層導電層１１ｂ１で囲まれた部分）をさらに含んでいてもよい。第１の半導体層部分３１ａは、１以上の第１の下層導電層１１ｂ１で囲まれた部分の全体を含んでいることが好ましい。また、第１の半導体層部分３１ａは、１以上の第２の下層導電層１１ｂ２で囲まれた部分の上部分（例えば、１以上の第２の下層導電層１１ｂ２の少なくとも最上層の第２の下層導電層１１ｂ２で囲まれた部分）をさらに含んでいてもよい。第１の半導体層部分３１ａは、ｎ型不純物をほとんど含有していない。
第２の半導体層部分３１ｂは、ｎ型不純物としてリン（Ｐ）を高濃度で含有しており、１以上の下層導電層１１ｂで囲まれた部分の少なくとも下部分（例えば、１以上の下層導電層１１ｂの少なくとも最下層の下層導電層１１ｂで囲まれた部分）を含んでいる。具体的には、第２の半導体層部分３１ｂは、１以上の第２の下層導電層１１ｂ２で囲まれた部分の少なくとも下部分（例えば、１以上の第２の下層導電層１１ｂ２の少なくとも最下層の第２の下層導電層１１ｂ２で囲まれた部分）を含んでいる。本実施形態では、第２の半導体層部分３１ｂは、第２の下層導電層１１ｂ２で囲まれた部分の全体を含んでいる。また、第２の半導体層部分３１ｂは、半導体層３１の下端まで延伸している。すなわち、第２の半導体層部分３１ｂは、ｎ型半導体領域２０内に達しており、第２の半導体層部分３１ｂの側面は、ｎ型半導体領域２０の第３のｎ型領域２３に接続されている（接触している）。
ｎ型半導体領域２０からｎ型不純物を拡散させることで、第２の半導体層部分３１ｂにｎ型不純物が導入される。そのため、第２の半導体層部分３１ｂに含有されているｎ型不純物の濃度は、ｎ型半導体領域２０の第３のｎ型領域２３の近傍で高く、第３のｎ型領域２３から遠ざかるにしたがって低くなる。
次に、下層導電層１１ｂに含まれる１以上の第１の下層導電層１１ｂ１及び１以上の第２の下層導電層１１ｂ２の機能について説明する。
すでに述べたように、１以上の第１の下層導電層１１ｂ１及び１以上の第２の下層導電層１１ｂ２を含む下層導電層１１ｂは、ＮＡＮＤストリングに対する下部選択ゲート線として機能する。すなわち、選択されたＮＡＮＤストリングに含まれる複数の下部選択トランジスタの全てがオン状態となるように１以上の第１の下層導電層１１ｂ１及び１以上の第２の下層導電層１１ｂ２の全てに対する印加電圧を制御することで、選択されたＮＡＮＤストリングに含まれるメモリセルに対して書き込み或いは読み出しを行うことが可能となる。
上述したように、１以上の第１の下層導電層１１ｂ１及び１以上の第２の下層導電層１１ｂ２はいずれも選択ゲート線としての機能を有しているが、１以上の第１の下層導電層１１ｂ１は主としてＮＡＮＤストリングを非選択とする場合のカットオフ動作に用いられ、１以上の第２の下層導電層１１ｂ２は主としてメモリセルの消去動作に用いられる。
メモリセルの消去動作を行う場合には、１以上の第２の下層導電層１１ｂ２に逆バイアス電圧（ｎ型半導体領域２０に対して相対的に負の電圧）を印加することにより、ＧＩＤＬ（gate-induced drain leakage）に基づくホール電流（ＧＩＤＬホール電流）が発生する。このＧＩＤＬホール電流に基づくホールを電荷蓄積層３３ｂに注入することにより、メモリセルの消去動作を行うことが可能となる。
以上のように、本実施形態では、半導体層３１が第１の半導体層部分３１ａ及び第２の半導体層部分３１ｂを含んでおり、第２の半導体層部分３１ｂの厚さが第１の半導体層部分３１ａの厚さよりも厚い。このような構成により、以下に述べるように、メモリセルに流れるセル電流Ｉｃｅｌｌを向上させ且つメモリセルの閾値のばらつきを抑制できるとともに、メモリセルに対する消去電流の低下を抑制することが可能となる。
一般に、半導体層（ポリシリコン層）３１をスリミングによって薄くすることで、セル電流を増加させ且つメモリセルの閾値のばらつきを抑制することが可能である。スリミングを行わずに薄いポリシリコン層を単に形成した場合には、小さな結晶粒を有するポリシリコン層が形成されるため、結晶粒界に起因するトラップ密度が増加する。そのため、大きなセル電流を得ることができず、閾値のばらつきも大きくなる。厚いポリシリコン層は大きな結晶粒を有しているため、厚いポリシリコン層をスリミングによって薄くすることで、トラップ密度の低いポリシリコン層を得ることができる。そのため、セル電流を増加させ且つ閾値のばらつきを抑制することが可能となる。しかしながら、スリミングによって半導体層３１の全体の厚さが薄くなると、上述したＧＩＤＬに基づくホール電流が低下するという問題が生じる。
図５は、半導体層３１の厚さとＧＩＤＬホール電流との関係を示した模式図である。図５に示すように、半導体層３１の厚さが減少するにしたがって、ＧＩＤＬホール電流も減少している。同様の現象はChoiらによっても報告されている（Y.-K. Choi et al. Jpn. J. Appl. Phys. 42 2073 2003）。
ＧＩＤＬホール電流は、第２の下層導電層１１ｂ２で囲まれた部分で発生する。したがって、第２の下層導電層１１ｂ２で囲まれた部分で半導体層３１の厚さが厚ければ、ＧＩＤＬホール電流の低下を抑制できると考えられる。本実施形態では、第２の半導体層部分３１ｂの厚さが第１の半導体層部分３１ａの厚さよりも厚く、第２の半導体層部分３１ｂは１以上の第２の下層導電層１１ｂ２で囲まれた部分の少なくとも下部分を含んでいる。したがって、ＧＩＤＬホール電流の低下を抑制することが可能である。また、第１の半導体層部分３１ａの厚さは薄いため、セル電流の低下及び閾値のばらつきを抑制することが可能である。
以上のことから、本実施形態では、セル電流を向上させ且つ閾値のばらつきを抑制できるとともに、消去電流の低下を抑制することが可能となる。
また、本実施形態では、半導体層３１の内側にコア絶縁層３２が設けられているため、以下に述べるように、コア絶縁層３２によってｎ型不純物（特に、リン（Ｐ））の過剰な拡散を抑制することが可能である。
すでに述べたように、ｎ型半導体領域（ｎ型ポリシリコン領域）２０からｎ型不純物としてリンを拡散させることで、半導体層（ポリシリコン層）３１の第２の半導体層部分３１ｂにｎ型不純物（リン）が導入される。この場合、半導体層３１の内側にコア絶縁層３２が設けられていると、半導体層（ポリシリコン層）３１からコア絶縁層（シリコン酸化物層）３２内にリンが移動する。その結果、半導体層３１内のリンの濃度が低下し、半導体層３１内におけるリンの拡散距離が短くなる。
仮に、リンが過剰に拡散すると、リンが第１の半導体層部分３１ａに導入されるおそれがある。特に、第１の半導体層部分３１ａの上層導電層１１ａで囲まれた部分及び第１の半導体層部分３１ａの第１の下層導電層１１ｂ１で囲まれた部分は、通常のＭＯＳ動作が行われる部分であり、ｎ型不純物をほとんど含有していないことが好ましい。
本実施形態では、半導体層３１の内側にコア絶縁層３２が設けられているため、リンの半導体層３１内での過剰な拡散を抑制することが可能である。
また、半導体層３１の厚さが厚いほど、リンの拡散距離が長くなる。すなわち、半導体層３１の厚さが薄いほど、リンの拡散距離が短くなる。これは、半導体層３１の厚さが薄いほど、半導体層３１からコア絶縁層３２及びトンネル絶縁層３３ａ内に移動するリンの割合が多くなり、半導体層３１内のリンの濃度が低くなるためと考えられる。
本実施形態では、第１の半導体層部分３１ａの厚さが薄いため、仮にリンが第１の半導体層部分３１ａまで拡散したとしても、第１の半導体層部分３１ａ内でのリンの拡散を効果的に抑制することが可能である。
なお、上述した実施形態では、２以上の下層導電層１１ｂが１以上の第１の下層導電層１１ｂ１及び１以上の第２の下層導電層１１ｂ２を含んでいたが、１以上の下層導電層１１ｂが消去動作に用いられる１以上の第２の下層導電層１１ｂ２のみを含んでいてもよい。すなわち、１以上の下層導電層１１ｂが、消去動作に用いられる１以上の第２の下層導電層１１ｂ２のみを含み、第２の下層導電層１１ｂ２が、メモリセルに対する書き込み或いは読み出し時における非選択のＮＡＮＤストリングのカットオフ動作にも用いられてもよい。このような場合でも、第２の半導体層部分３１ｂが１以上の下層導電層１１ｂ（すなわち、１以上の第２の下層導電層１１ｂ２）で囲まれた部分の少なくとも下部分を含んでいれば、上述した実施形態と同様の効果を得ることが可能となる。
次に、本実施形態に係る半導体記憶装置の製造方法を、図６Ａ～図６Ｋに示した断面図及び図２を参照して説明する。
まず、図６Ａに示すように、半導体基板（図示せず）等を含む下部構造（図示せず）上に、第１のｎ型領域２１、第２のｎ型領域２２及び犠牲領域２４を形成する。犠牲領域２４は、第１の犠牲層２４ａ、第２の犠牲層２４ｂ及び第３の犠牲層２４ｃを含んでいる。続いて、第１のｎ型領域２１上に予備的な積層体１０ｐを形成する。予備的な積層体１０ｐは、絶縁層１２及び犠牲層１３が交互に積層された構造を有している。例えば、絶縁層１２はシリコン酸化物で形成され、犠牲層１３はシリコン窒化物で形成される。続いて、予備的な積層体１０ｐ、第１のｎ型領域２１、第２のｎ型領域２２及び犠牲領域２４にホール５１を形成する。
次に、図６Ｂに示すように、ホール５１内及び予備的な積層体１０ｐ上に、半導体層３１及び絶縁層３３を形成する。絶縁層３３には、図３Ａ、図３Ｂ、図４Ａ及び図４Ｂで示したトンネル絶縁層３３ａ、電荷蓄積層３３ｂ及びブロック絶縁層３３ｃが含まれる。半導体層３１は、熱処理によってアモルファスシリコンをポリシリコンに変化させることで得られる。このとき、アモルファスシリコン層は厚いため、大きな結晶粒を有するポリシリコン層が形成される。さらに、ホール５１内及び予備的な積層体１０ｐ上に、コア絶縁層３２を形成する。
次に、図６Ｃに示すように、コア絶縁層３２をホール５１内の所定の位置まで選択的にエッチングする。これにより、第２のコア絶縁層部分３２ｂが得られる。
次に、図６Ｄに示すように、半導体層３１に対してスリミングを行う。これにより、第１の半導体層部分３１ａ（スリミングされた部分）及び第２の半導体層部分３１ｂ（スリミングされていない部分）が得られる。スリミング前の半導体層３１には大きな結晶粒が含まれているため、スリミングによって得られた第１の半導体層部分３１ａのトラップ密度は低い。
次に、図６Ｅに示すように、第２のコア絶縁層部分３２ｂ上に第１のコア絶縁層部分３２ａを形成する。このようにして、第１の半導体層部分３１ａ及び第２の半導体層部分３１ｂを含む半導体層３１が得られ、第１のコア絶縁層部分３２ａ及び第２のコア絶縁層部分３２ｂを含むコア絶縁層３２が得られ、第１のピラー構造部分３０ａ及び第２のピラー構造部分３０ｂを含むピラー構造３０が得られる。
次に、図６Ｆに示すように、予備的な積層体１０ｐ、第１のｎ型領域２１及び第１の犠牲層２４ａをエッチングして、スリット５２を形成する。
次に、図６Ｇに示すように、スリット５２の側面に保護層５３を形成する。
次に、図６Ｈに示すように、スリット５２を通して第３の犠牲層２４ｃをエッチングする。続いて、スリット５２を通して第１の犠牲層２４ａ及び第２の犠牲層２４ｂをエッチングする。これにより、空隙５４が形成される。さらに、スリット５２及び空隙５４を通して、空隙５４に露出した部分の絶縁層３３をエッチングする。このようにして、第２の半導体層部分３１ｂにおいて、犠牲領域２４で囲まれた部分の側面を覆っていた絶縁層３３が除去される。
次に、図６Ｉに示すように、空隙５４をポリシリコンで埋めることで、第３のｎ型領域２３が形成される。このようにして、第１のｎ型領域２１、第２のｎ型領域２２及び第３のｎ型領域２３を含むｎ型半導体領域２０が得られる。また、第２の半導体層部分３１ｂの側面が、ｎ型半導体領域２０の第３のｎ型領域２３に接続される。
次に、図６Jに示すように、スリット５２を通して保護層５３及び犠牲層１３をエッチングすることで、複数の空隙５５が形成される。
次に、図６Ｋに示すように、空隙５５を導電層１１で埋める。すなわち、リプレース処理が行われる。このようにして、導電層１１及び絶縁層１２が交互に積層された積層体１０が得られる。
その後、図２に示すように、溝５１内に導電部分４１及び絶縁部分４２を形成することで、区画構造４０が得られる。
上述した製造方法により、薄い第１の半導体層部分３１ａ及び厚い第２の半導体層部分３１ｂを含む半導体層３１を形成することができる。したがって、すでに述べたような優れた半導体記憶装置を得ることが可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…積層体 １０ｐ…予備的な積層体
１１…導電層 １１ａ…上層導電層 １１ｂ…下層導電層
１１ｂ１…第１の下層導電層 １１ｂ２…第２の下層導電層
１２…絶縁層 １３…犠牲層
２０…ｎ型半導体領域 ２１…第１のｎ型領域
２２…第２のｎ型領域 ２３…第３のｎ型領域
２４…犠牲領域 ２４ａ…第１の犠牲層
２４ｂ…第２の犠牲層 ２４ｃ…第３の犠牲層
３０…ピラー構造
３０ａ…第１のピラー構造部分 ３０ｂ…第２のピラー構造部分
３１…半導体層
３１ａ…第１の半導体層部分 ３１ｂ…第２の半導体層部分
３２…コア絶縁層
３２ａ…第１のコア絶縁層部分 ３２ｂ…第２のコア絶縁層部分
３３…絶縁層 ３３ａ…トンネル絶縁層
３３ｂ…電荷蓄積層 ３３ｃ…ブロック絶縁層
４０…区画構造 ４１…導電部分 ４２…絶縁部分
５１…ホール ５２…スリット ５３…保護層 ５４…空隙 ５５…空隙
１１…導電層 １１ａ…上層導電層 １１ｂ…下層導電層
１１ｂ１…第１の下層導電層 １１ｂ２…第２の下層導電層
１２…絶縁層 １３…犠牲層
２０…ｎ型半導体領域 ２１…第１のｎ型領域
２２…第２のｎ型領域 ２３…第３のｎ型領域
２４…犠牲領域 ２４ａ…第１の犠牲層
２４ｂ…第２の犠牲層 ２４ｃ…第３の犠牲層
３０…ピラー構造
３０ａ…第１のピラー構造部分 ３０ｂ…第２のピラー構造部分
３１…半導体層
３１ａ…第１の半導体層部分 ３１ｂ…第２の半導体層部分
３２…コア絶縁層
３２ａ…第１のコア絶縁層部分 ３２ｂ…第２のコア絶縁層部分
３３…絶縁層 ３３ａ…トンネル絶縁層
３３ｂ…電荷蓄積層 ３３ｃ…ブロック絶縁層
４０…区画構造 ４１…導電部分 ４２…絶縁部分
５１…ホール ５２…スリット ５３…保護層 ５４…空隙 ５５…空隙
Claims (5)
- ＮＡＮＤストリングに対するワード線として機能する複数の上層導電層と、前記複数の上層導電層の下層側に設けられ且つＮＡＮＤストリングに対する選択ゲート線として機能する１以上の下層導電層とを含む複数の導電層が、第１の方向に互いに離間して積層された積層体と、
前記積層体の下方に設けられたｎ型半導体領域と、
前記積層体内を前記第１の方向に延伸するピラー構造であって、前記第１の方向に延伸し且つ前記複数の上層絶縁層及び前記１以上の下層導電層を貫通して前記ｎ型半導体領域に接続された半導体層と、前記第１の方向に延伸し且つ前記半導体層で囲まれたコア絶縁層とを含むピラー構造と、
を備える半導体記憶装置であって、
前記半導体層は、前記複数の上層導電層で囲まれた部分を含む第１の半導体層部分と、前記第１の半導体層部分の下側に位置し且つ前記１以上の下層導電層で囲まれた部分の少なくとも下部分を含み且つｎ型不純物を含有する第２の半導体層部分とを含み、
前記コア絶縁層は、前記第１の半導体層部分で囲まれた第１のコア絶縁層部分と、前記第２の半導体層部分で囲まれた第２のコア絶縁層部分とを含み、
前記第２の半導体層部分の前記第１の方向に対して垂直な方向の厚さは、前記第１の半導体層部分の前記第１の方向に対して垂直な方向の厚さよりも厚い
ことを特徴とする半導体記憶装置。 - ＮＡＮＤストリングに対するワード線として機能する複数の上層導電層と、前記複数の上層導電層の下層側に設けられ且つＮＡＮＤストリングに対する選択ゲート線として機能する２以上の下層導電層とを含む複数の導電層が、第１の方向に互いに離間して積層された積層体と、
前記積層体の下方に設けられたｎ型半導体領域と、
前記積層体内を前記第１の方向に延伸するピラー構造であって、前記第１の方向に延伸し且つ前記複数の上層導電層及び前記２以上の下層導電層を貫通して前記ｎ型半導体領域に接続された半導体層を含むピラー構造と、
を備える半導体記憶装置であって、
前記２以上の下層導電層は、共通に制御される１以上の第１の下層導電層と、前記１以上の第１の下層導電層の下層側に設けられ且つ前記１以上の第１の下層導電層とは独立して共通に制御される１以上の第２の下層導電層とを含み、
前記半導体層は、前記複数の上層導電層で囲まれた部分及び前記１以上の第１の下層導電層で囲まれた部分の少なくとも上部分を含む第１の半導体層部分と、前記第１の半導体層部分の下側に位置し且つ前記１以上の第２の下層導電層で囲まれた部分の少なくとも下部分を含み且つｎ型不純物を含有する第２の半導体層部分とを含み、
前記第２の半導体層部分の前記第１の方向に対して垂直な方向の厚さは、前記第１の半導体層部分の前記第１の方向に対して垂直な方向の厚さよりも厚い
ことを特徴とする半導体記憶装置。 - 前記ピラー構造は、前記第１の方向に延伸し且つ前記半導体層で囲まれたコア絶縁層をさらに含む
ことを特徴とする請求項２に記載の半導体記憶装置。 - 前記第１の半導体層部分は、前記１以上の第１の下層導電層で囲まれた部分の下部分もさらに含む
ことを特徴とする請求項２に記載の半導体記憶装置。 - 前記第２の半導体層部分は、前記半導体層の下端まで延伸している
ことを特徴とする請求項１又は２に記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2022149241A JP2024043973A (ja) | 2022-09-20 | 2022-09-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2022149241A JP2024043973A (ja) | 2022-09-20 | 2022-09-20 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2024043973A true JP2024043973A (ja) | 2024-04-02 |
Family
ID=90480124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2022149241A Pending JP2024043973A (ja) | 2022-09-20 | 2022-09-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2024043973A (ja) |
-
2022
- 2022-09-20 JP JP2022149241A patent/JP2024043973A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN110943088B (zh) | 半导体存储装置及其制造方法 | |
| US8017993B2 (en) | Nonvolatile semiconductor memory device and method for manufacturing same | |
| CN107958869B (zh) | 使用蚀刻停止层的存储器装置 | |
| JP2011009409A (ja) | 不揮発性半導体記憶装置 | |
| KR20110058631A (ko) | 반도체 메모리 장치 | |
| JP2020031149A (ja) | 半導体メモリ及び半導体メモリの製造方法 | |
| JP2020009904A (ja) | 半導体メモリ | |
| JP2020043162A (ja) | 半導体装置 | |
| JP2020038930A (ja) | 半導体メモリ装置及び半導体メモリ装置の製造方法 | |
| TWI768450B (zh) | 半導體記憶裝置 | |
| TWI715102B (zh) | 半導體裝置 | |
| US9455269B1 (en) | Semiconductor memory device | |
| TWI759811B (zh) | 記憶體裝置 | |
| JP2020047786A (ja) | 半導体記憶装置 | |
| CN111627919B (zh) | 半导体存储装置 | |
| TW202111955A (zh) | 半導體裝置 | |
| JP2024043973A (ja) | 半導体記憶装置 | |
| JP2022126320A (ja) | 半導体記憶装置 | |
| CN217158189U (zh) | 半导体装置 | |
| TW202415235A (zh) | 半導體記憶裝置 | |
| TWI782253B (zh) | 半導體記憶裝置 | |
| CN113437074B (zh) | 半导体存储装置 | |
| US20230066475A1 (en) | Semiconductor storage device and manufacturing method thereof | |
| US20230320107A1 (en) | Semiconductor memory device | |
| JP2023124667A (ja) | 半導体装置およびその製造方法 |