JP2022143282A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】従来よりも小型化することが可能な半導体装置を提供する。【解決手段】半導体装置１０は、基板２０の表面を覆う絶縁層２１と、絶縁層２１に設けられた導電体１１０と、絶縁層２１において、基板２０の表面と平行な第１方向に沿って導電体１１０と対向する位置に設けられた導電体１２０と、導電体１１０と導電体１２０との間に設けられた絶縁膜１３０と、を備える。第１方向に沿った絶縁膜１３０の厚さは、第１方向に沿った導電体１１０の厚さ、及び、第１方向に沿った導電体１２０の厚さ、のいずれよりも小さい。【選択図】図７

Description

本発明の実施形態は、半導体装置及びその製造方法に関する。
例えばＮＡＮＤ型フラッシュメモリのような半導体装置では、基板の表面を覆う絶縁層の内側に、トランジスタや容量素子、及び配線層を含む回路が形成される。
特許第４５７４１４５号公報
上記回路に含まれる容量素子は、設計値通りの容量を確保するためにはある程度の大きさが必要となる。半導体装置を小型化するにあたっては、容量素子の形状や配置がその妨げとなってしまうことがある。
開示された実施形態によれば、従来よりも小型化することが可能な半導体装置が提供される。
実施形態に係る半導体装置は、基板の表面を覆う絶縁層と、絶縁層に設けられた第１導電体と、絶縁層において、基板の表面と平行な第１方向に沿って第１導電体と対向する位置に設けられた第２導電体と、第１導電体と第２導電体との間に形成された第１絶縁膜と、を備える。第１方向に沿った第１絶縁膜の厚さは、第１方向に沿った第１導電体の厚さ、及び、前記第１方向に沿った第２導電体の厚さ、のいずれよりも小さい。
図１は、第１実施形態に係るメモリシステムの構成例を示すブロック図である。 図２は、第１実施形態に係る半導体装置の構成を示すブロック図である。 図３は、第１実施形態に係る半導体装置の等価回路を示す図である。 図４は、第１実施形態に係る半導体装置の構成を示す図である。 図５は、第１実施形態に係る半導体装置の構成を示す断面図である。 図６は、第１実施形態に係る半導体装置の構成を示す断面図である。 図７は、第１実施形態に係る半導体装置の構成を示す断面図である。 図８は、図７のＶＩＩＩ－ＶＩＩＩ断面を示す図である。 図９は、第１実施形態に係る半導体装置の製造方法を説明するための図である。 図１０は、第１実施形態に係る半導体装置の製造方法を説明するための図である。 図１１は、第１実施形態に係る半導体装置の製造方法を説明するための図である。 図１２は、第１実施形態に係る半導体装置の製造方法を説明するための図である。 図１３は、第１実施形態に係る半導体装置の製造方法を説明するための図である。 図１４は、第１実施形態に係る半導体装置の製造方法を説明するための図である。 図１５は、第１実施形態に係る半導体装置の製造方法を説明するための図である。 図１６は、第１実施形態に係る半導体装置の製造方法を説明するための図である。 図１７は、第１実施形態に係る半導体装置の製造方法を説明するための図である。 図１８は、第１実施形態に係る半導体装置の製造方法を説明するための図である。 図１９は、第１実施形態に係る半導体装置の製造方法を説明するための図である。 図２０は、第１実施形態に係る半導体装置の製造方法を説明するための図である。 図２１は、第２実施形態に係る半導体装置の構成を示す断面図である。 図２２は、第２実施形態に係る半導体装置の製造方法を説明するための図である。 図２３は、第３実施形態に係る半導体装置の構成を示す断面図である。 図２４は、第４実施形態に係る半導体装置の構成を示す断面図である。 図２５は、比較例に係る半導体装置の構成を模式的に示す断面図である。
以下、添付図面を参照しながら本実施形態について説明する。説明の理解を容易にするため、各図面において同一の構成要素に対しては可能な限り同一の符号を付して、重複する説明は省略する。
第１実施形態について説明する。本実施形態に係る半導体装置１０は、ＮＡＮＤ型フラッシュメモリとして構成された不揮発性の記憶装置である。図１には、半導体装置１０を含むメモリシステムの構成例がブロック図として示されている。このメモリシステムは、メモリコントローラ１と、半導体装置１０とを備える。尚、半導体装置１０は、図１のメモリシステムにおいて実際には複数設けられているのであるが、図１においてはそのうちの１つのみが図示されている。半導体装置１０の具体的な構成については後に説明する。このメモリシステムは、不図示のホストと接続可能である。ホストは、例えば、パーソナルコンピュータや携帯端末等の電子機器である。
メモリコントローラ１は、ホストからの書き込みリクエストに従って半導体装置１０へのデータの書き込みを制御する。また、メモリコントローラ１は、ホストからの読み出しリクエストに従って半導体装置１０からのデータの読み出しを制御する。
メモリコントローラ１と半導体装置１０との間では、チップイネーブル信号／ＣＥ、レディービジー信号／ＲＢ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、ライトプロテクト信号／ＷＰ、データである信号ＤＱ＜７：０＞、データストローブ信号ＤＱＳ、／ＤＱＳ、の各信号が送受信される。
チップイネーブル信号／ＣＥは、半導体装置１０をイネーブルにするための信号である。レディービジー信号／ＲＢは、半導体装置１０がレディ状態であるか、ビジー状態であるかを示すための信号である。「レディ状態」とは、外部からの命令を受け付ける状態である。「ビジー状態」とは、外部からの命令を受け付けない状態である。コマンドラッチイネーブル信号ＣＬＥは、信号ＤＱ＜７：０＞がコマンドであることを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、信号ＤＱ＜７：０＞がアドレスであることを示す信号である。ライトイネーブル信号／ＷＥは、受信した信号を半導体装置１０に取り込むための信号であり、メモリコントローラ１によりコマンド、アドレス、及びデータを受信する都度アサートされる。メモリコントローラ１は、信号／ＷＥが“Ｌ（Ｌｏｗ）”レベルである間に信号ＤＱ＜７：０＞を取り込むよう半導体装置１０に指示する。
リードイネーブル信号ＲＥ、／ＲＥは、メモリコントローラ１が、半導体装置１０からデータを読み出すための信号である。これらは例えば、信号ＤＱ＜７：０＞を出力する際の半導体装置１０の動作タイミングを制御するために使用される。ライトプロテクト信号／ＷＰは、データ書き込み及び消去の禁止を半導体装置１０に指示するための信号である。信号ＤＱ＜７：０＞は、半導体装置１０とメモリコントローラ１との間で送受信されるデータの実体であり、コマンド、アドレス、及びデータを含む。データストローブ信号ＤＱＳ、／ＤＱＳは、信号ＤＱ＜７：０＞の入出力のタイミングを制御するための信号である。
メモリコントローラ１は、ＲＡＭ３０１と、プロセッサ３０２と、ホストインターフェイス３０３と、ＥＣＣ回路３０４と、メモリインターフェイス３０５と、を備える。ＲＡＭ３０１、プロセッサ３０２、ホストインターフェイス３０３、ＥＣＣ回路３０４、及びメモリインターフェイス３０５は、互いに内部バス３０６で接続されている。
ホストインターフェイス３０３は、ホストから受信したリクエスト、ユーザデータ（書き込みデータ）等を内部バス３０６に出力する。また、ホストインターフェイス３０３は、半導体装置１０から読み出されたユーザデータ、プロセッサ３０２からの応答等をホストへ送信する。
メモリインターフェイス３０５は、プロセッサ３０２の指示に基づいて、ユーザデータ等を半導体装置１０へ書き込む処理、及び、半導体装置１０から読み出す処理を制御する。
プロセッサ３０２は、メモリコントローラ１を統括的に制御する。プロセッサ３０２は、例えばＣＰＵやＭＰＵ等である。プロセッサ３０２は、ホストからホストインターフェイス３０３経由でリクエストを受けた場合に、そのリクエストに従った制御を行う。例えば、プロセッサ３０２は、ホストからのリクエストに従って、半導体装置１０へのユーザデータ及びパリティの書き込みをメモリインターフェイス３０５へ指示する。また、プロセッサ３０２は、ホストからのリクエストに従って、半導体装置１０からのユーザデータ及びパリティの読み出しをメモリインターフェイス３０５へ指示する。
プロセッサ３０２は、ＲＡＭ３０１に蓄積されるユーザデータに対して、半導体装置１０上の格納領域（メモリ領域）を決定する。ユーザデータは、内部バス３０６経由でＲＡＭ３０１に格納される。プロセッサ３０２は、メモリ領域の決定を、書き込み単位であるページ単位のデータ（ページデータ）に対して実施する。半導体装置１０の１ページに格納されるユーザデータのことを、以下では「ユニットデータ」とも称する。ユニットデータは、一般的には符号化されて、符号語として半導体装置１０に格納される。本実施形態では、符号化は必須ではない。メモリコントローラ１は、符号化せずにユニットデータを半導体装置１０に格納してもよいが、図１では、一構成例として符号化を行う構成を示している。メモリコントローラ１が符号化を行わない場合には、ページデータはユニットデータと一致する。また、１つのユニットデータに基づいて１つの符号語が生成されてもよいし、ユニットデータが分割された分割データに基づいて１つの符号語が生成されてもよい。また、複数のユニットデータを用いて１つの符号語が生成されてもよい。
プロセッサ３０２は、ユニットデータごとに書き込み先の半導体装置１０のメモリ領域を決定する。半導体装置１０のメモリ領域には物理アドレスが割当てられている。プロセッサ３０２は、ユニットデータの書き込み先のメモリ領域を、物理アドレスを用いて管理する。プロセッサ３０２は、決定したメモリ領域（物理アドレス）を指定してユーザデータを半導体装置１０へ書き込むようメモリインターフェイス３０５へ指示する。プロセッサ３０２は、ユーザデータの論理アドレス（ホストが管理する論理アドレス）と物理アドレスとの対応を管理する。プロセッサ３０２は、ホストからの論理アドレスを含む読み出しリクエストを受信した場合は、論理アドレスに対応する物理アドレスを特定し、物理アドレスを指定してユーザデータの読み出しをメモリインターフェイス３０５へ指示する。
ＥＣＣ回路３０４は、ＲＡＭ３０１に格納されたユーザデータを符号化して、符号語を生成する。また、ＥＣＣ回路３０４は、半導体装置１０から読み出された符号語を復号する。
ＲＡＭ３０１は、ホストから受信したユーザデータを半導体装置１０へ記憶するまでに一時格納したり、半導体装置１０から読み出したデータをホストへ送信するまでに一時格納したりする。ＲＡＭ３０１は、例えば、ＳＲＡＭやＤＲＡＭ等の汎用メモリである。
図１では、メモリコントローラ１が、ＥＣＣ回路３０４とメモリインターフェイス３０５をそれぞれ備える構成例が示されている。しかしながら、ＥＣＣ回路３０４がメモリインターフェイス３０５に内蔵されていてもよい。また、ＥＣＣ回路３０４が、半導体装置１０に内蔵されていてもよい。図１に示される各要素の具体的な構成や配置は、特に限定されない。
ホストから書き込みリクエストを受信した場合、図１のメモリシステムは次のように動作する。プロセッサ３０２は、書き込み対象となるデータをＲＡＭ３０１に一時記憶させる。プロセッサ３０２は、ＲＡＭ３０１にストアされたデータを読み出し、ＥＣＣ回路３０４に入力する。ＥＣＣ回路３０４は、入力されたデータを符号化し、符号語をメモリインターフェイス３０５に入力する。メモリインターフェイス３０５は、入力された符号語を半導体装置１０に書き込む。
ホストから読み出しリクエストを受信した場合、図１のメモリシステムは次のように動作する。メモリインターフェイス３０５は、半導体装置１０から読み出した符号語をＥＣＣ回路３０４に入力する。ＥＣＣ回路３０４は、入力された符号語を復号し、復号されたデータをＲＡＭ３０１にストアする。プロセッサ３０２は、ＲＡＭ３０１にストアされたデータを、ホストインターフェイス３０３を介してホストに送信する。
半導体装置１０の構成について説明する。図２に示されるように、半導体装置１０は、メモリセルアレイ４３０と、センスアンプ４４０と、ロウデコーダ４５０と、入出力回路４０１と、ロジック制御回路４０２と、シーケンサ４２１と、レジスタ４２２と、電圧生成回路４２３と、入出力用パッド群４１１と、ロジック制御用パッド群４１２と、電源入力用端子群４１３と、を備えている。
メモリセルアレイ４３０は、データを記憶する部分である。メモリセルアレイ４３０は、複数のビット線ＢＬ及び複数のワード線ＷＬに関連付けられた複数のメモリセルトランジスタＭＴを有している。メモリセルアレイ４３０の具体的な構成については、図３～図６を参照しながら後に説明する。
センスアンプ４４０は、ビット線ＢＬに印加される電圧を調整したり、ビット線ＢＬの電圧を読み出してデータに変換したりするための回路である。センスアンプ４４０は、データの読み出し時には、メモリセルトランジスタＭＴからビット線ＢＬに読み出された読み出しデータを取得し、取得した読み出しデータを入出力回路４０１に転送する。センスアンプ４４０は、データの書き込み時には、ビット線ＢＬを介して書き込まれる書き込みデータをメモリセルトランジスタＭＴに転送する。センスアンプ４４０の動作は、シーケンサ４２１により制御される。
ロウデコーダ４５０は、ワード線ＷＬのそれぞれに電圧を印加するための、不図示のスイッチ群として構成された回路である。ロウデコーダ４５０は、レジスタ４２２からブロックアドレス及びロウアドレスを受け取り、当該ブロックアドレスに基づいて対応するブロックを選択するとともに、当該ロウアドレスに基づいて対応するワード線ＷＬを選択する。ロウデコーダ４５０は、選択されたワード線ＷＬに対して電圧生成回路４２３からの電圧が印加されるよう、上記のスイッチ群の開閉を切り換える。ロウデコーダ４５０の動作はシーケンサ４２１により制御される。
入出力回路４０１は、メモリコントローラ１との間で、信号ＤＱ＜７：０＞、及び、データストローブ信号ＤＱＳ、／ＤＱＳを送受信する。入出力回路４０１は、信号ＤＱ＜７：０＞内のコマンド及びアドレスをレジスタ４２２に転送する。また、入出力回路４０１は、書き込みデータ及び読み出しデータを、センスアンプ４４０との間で送受信する。
ロジック制御回路４０２は、メモリコントローラ１からチップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、及びライトプロテクト信号／ＷＰを受信する。また、ロジック制御回路４０２は、レディービジー信号／ＲＢをメモリコントローラ１に転送して、半導体装置１０の状態を外部に通知する。
シーケンサ４２１は、メモリコントローラ１から入出力回路４０１及びロジック制御回路４０２へと入力された制御信号に基づいて、メモリセルアレイ４３０を含む各部の動作を制御する。
レジスタ４２２は、コマンドやアドレスを一時的に保持する部分である。レジスタ４２２には、書き込み動作や読み出し動作、及び消去動作等を指示するコマンドが保持される。当該コマンドは、メモリコントローラ１から入出力回路４０１に入力された後、入出力回路４０１からレジスタ４２２に転送され保持される。
また、レジスタ４２２は、上記のコマンドに対応するアドレスも保持される。当該アドレスは、メモリコントローラ１から入出力回路４０１に入力された後、入出力回路４０１からレジスタ４２２に転送され保持される。
更に、レジスタ４２２は、半導体装置１０の動作状態を示すステータス情報も保持する。ステータス情報は、メモリセルアレイ４３０等の動作状態に応じて、シーケンサ４２１によって都度更新される。ステータス情報は、メモリコントローラ１からの要求に応じて、状態信号として入出力回路４０１からメモリコントローラ１へと出力される。
電圧生成回路４２３は、メモリセルアレイ４３０におけるデータの書き込み動作、読み出し動作、及び、消去動作のそれぞれに必要な電圧を生成する部分である。このような電圧には、例えば、それぞれのワード線ＷＬに印加される電圧や、それぞれのビット線ＢＬに印加される電圧等が含まれる。電圧生成回路４２３の動作はシーケンサ４２１によって制御される。
入出力用パッド群４１１は、メモリコントローラ１と入出力回路４０１との間で各信号の送受信を行うための、複数の端子（パッド）が設けられた部分である。それぞれの端子は、信号ＤＱ＜７：０＞、及び、データストローブ信号ＤＱＳ、／ＤＱＳのそれぞれに対応して個別に設けられている。
ロジック制御用パッド群４１２は、メモリコントローラ１とロジック制御回路４０２との間で各信号の送受信を行うための、複数の端子（パッド）が設けられた部分である。それぞれの端子は、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、ライトプロテクト信号／ＷＰ、及び、レディービジー信号／ＲＢのそれぞれに対応して個別に設けられている。
電源入力用端子群４１３は、半導体装置１０の動作に必要な各電圧の印加を受けるための、複数の端子が設けられた部分である。それぞれの端子に印加される電圧には、電源電圧Ｖｃｃ、ＶｃｃＱ、Ｖｐｐ、及び接地電圧Ｖｓｓが含まれる。
電源電圧Ｖｃｃは、動作電源として外部から与えられる回路電源電圧であり、例えば３．３Ｖ程度の電圧である。電源電圧ＶｃｃＱは、例えば１．２Ｖの電圧である。電源電圧ＶｃｃＱは、メモリコントローラ１と半導体装置１０との間で信号を送受信する際に用いられる電圧である。電源電圧Ｖｐｐは、電源電圧Ｖｃｃよりも高圧の電源電圧であり、例えば１２Ｖの電圧である。
メモリセルアレイ４３０の具体的な構成について説明する。図３には、メモリセルアレイ４３０の構成が等価回路図として示されている。同図に示されるように、メモリセルアレイ４３０は、複数のストリングユニットＳＵ０～ＳＵ３を含む。それぞれのストリングユニットＳＵ０～ＳＵ３は、複数のＮＡＮＤストリングＳＲを含む。更に、それぞれのＮＡＮＤストリングＳＲは、例えば、８つのメモリセルトランジスタＭＴ０～ＭＴ７、及び、２つのセレクトトランジスタＳＴＤ、ＳＴＳを含む。ＮＡＮＤストリングＳＲに含まれるメモリセルトランジスタやセレクトトランジスタの数は、図３の例とは異なっていてもよい。
複数のストリングユニットＳＵ０～ＳＵ３は、全体で１つのブロックを構成しており、このようなブロックがメモリセルアレイ４３０には複数設けられている。図３においては単一のブロックのみが図示されており、その他のブロックについては図示が省略されている。
以下の説明においては、ストリングユニットＳＵ０～ＳＵ３のそれぞれを区別せず「ストリングユニットＳＵ」とも表記することがある。同様に、メモリセルトランジスタＭＴ０～ＭＴ７のそれぞれを区別せず「メモリセルトランジスタＭＴ」とも表記することがある。
それぞれのストリングユニットＳＵには、Ｎ本設けられたビット線ＢＬ０～ＢＬ（Ｎ－１）と同じ数のＮＡＮＤストリングＳＲが含まれる。Ｎは正の整数である。ＮＡＮＤストリングＳＲに含まれるメモリセルトランジスタＭＴ０～ＭＴ７は、セレクトトランジスタＳＴＤのソースと、セレクトトランジスタＳＴＳのドレインと、の間において直列に配置されている。セレクトトランジスタＳＴＤのドレインはいずれかのビット線ＢＬ０等に接続されている。セレクトトランジスタＳＴＳのソースはソース線ＳＬに接続されている。以下の説明においては、ビット線ＢＬ１～ＢＬ（Ｎ－１）のそれぞれを区別せず「ビット線ＢＬ」とも表記することがある。
後に説明するように、それぞれのメモリセルトランジスタＭＴは、ゲート部分に電荷蓄積層を有するトランジスタとして構成されている。当該電荷蓄積層に蓄積された電荷量が、メモリセルトランジスタＭＴに保持されるデータに対応したものとなる。メモリセルトランジスタＭＴは、電荷蓄積層として例えば窒化シリコン膜等を用いたチャージトラップ型のものであってもよく、電荷蓄積層として例えばシリコン膜等を用いたフローティングゲート型のものであってもよい。
ストリングユニットＳＵ０に含まれる複数のセレクトトランジスタＳＴＤのゲートは、いずれもセレクトゲート線ＳＧＤ０に接続されている。セレクトゲート線ＳＧＤ０は、各セレクトトランジスタＳＴＤの開閉を切り換えるための電圧が印加される線である。ストリングユニットＳＵ１～ＳＵ３についても同様に、それぞれのストリングユニットＳＵに対応して、セレクトトランジスタＳＴＤに電圧を印加するためのセレクトゲート線ＳＧＤ１～ＳＧＤ３が設けられている。
ストリングユニットＳＵ０に含まれる複数のセレクトトランジスタＳＴＳのゲートは、いずれもセレクトゲート線ＳＧＳ０に接続されている。セレクトゲート線ＳＧＳ０は、各セレクトトランジスタＳＴＳの開閉を切り換えるための電圧が印加される線である。ストリングユニットＳＵ１～ＳＵ３についても同様に、それぞれのストリングユニットＳＵに対応して、セレクトトランジスタＳＴＳに電圧を印加するためのセレクトゲート線ＳＧＳ１～ＳＧＳ３が設けられている。尚、１つのブロックを構成するストリングユニットＳＵ０～ＳＵ３間においてセレクトゲート線ＳＧＳが共有され、ストリングユニットＳＵ０～ＳＵ３に含まれる全てのセレクトトランジスタＳＴ２のゲートが共通のセレクトゲート線ＳＧＳに接続されていてもよい。
メモリセルトランジスタＭＴ０～ＭＴ７のそれぞれのゲートは、ワード線ＷＬ０～ＷＬ７に接続されている。ワード線ＷＬ０～ＷＬ７は、メモリセルトランジスタＭＴ０～ＭＴ７の開閉を切り換えたり、メモリセルトランジスタＭＴ０～ＭＴ７の各電荷蓄積層に蓄積された電荷量を変化させたりする等の目的で、電圧が印加される線である。
半導体装置１０におけるデータの書き込み及び読み出しは、いずれかのストリングユニットＳＵにおける、いずれかのワード線ＷＬに接続された複数のメモリセルトランジスタＭＴに対して、「ページ」と称される単位ごとに一括して行われる。一方、半導体装置１０におけるデータの消去は、ブロックに含まれる全てのメモリセルトランジスタＭＴに対して、一括して行われる。このようなデータの書き込み、読み出し、及び消去を行うための具体的な方法としては、公知となっている様々な方法を採用することができるので、その詳細な説明については省略する。
図４には、半導体装置１０のうち、メモリセルアレイ４３０及びその近傍の部分の構成が模式的な斜視図として示されている。同図に示されるように、半導体装置１０は、基板２０と、絶縁層２１と、半導体層２２と、複数の絶縁体層３０及び導電体層４０と、を備えている。
基板２０は、図４のｚ方向側において平坦な面を有する板状の部材であって、例えばシリコンウェハである。以下に説明する絶縁層２１、半導体層２２、絶縁体層３０、及び導電体層４０等は、基板２０の上面側において、例えばＣＶＤ成膜により形成された複数層の膜となっている。
絶縁層２１は、例えば酸化シリコンのような絶縁性の材料により形成された層であって、基板２０の表面を覆うように形成されている。絶縁層２１の内部には、例えばトランジスタＴｒや配線２２０等を含む周辺回路が形成されている。この周辺回路は、図２に示されるセンスアンプ４４０やロウデコーダ４５０等を構成するものである。絶縁層２１は、これら周辺回路の全体を覆っている。
半導体層２２は、図３のソース線ＳＬとして機能する層である。半導体層２２は、例えば、不純物がドープされた多結晶シリコンのような、シリコンを含む材料により形成されている。半導体層２２は、メモリセルアレイ４３０の下方側となる部分において、上記の絶縁層２１に埋め込まれている。
尚、半導体層２２は、その全体がシリコンのような半導体材料により形成されていてもよいのであるが、図４の例のように、半導体層２２ａと導電層２２ｂからなる２層構造になっていてもよい。半導体層２２ａは例えばシリコンのような半導体材料により形成された層であり、導電層２２ｂは例えばタングステンのような金属材料により形成された層である。
絶縁体層３０及び導電体層４０は、半導体層２２の上方側においてそれぞれ複数形成されており、図４のｚ方向に沿って交互に並ぶように配置されている。
導電体層４０は、例えばタングステンを含む材料により形成された、導電性を有する層である。それぞれの導電体層４０は、図３におけるワード線ＷＬ０～ＷＬ７やセレクトゲート線ＳＧＳ０、ＳＧＤ０等として用いられるものである。絶縁体層３０は、互いに隣り合う導電体層４０の間となる位置に配置され、両者の間を電気的に絶縁するものである。絶縁体層３０は、例えば、酸化シリコンを含む材料により形成されている。
複数の絶縁体層３０及び導電体層４０がｚ方向に沿って積層されている領域には、これらをｚ方向に沿って貫くように複数のメモリホールＭＨが形成されており、メモリホールＭＨの内側にメモリピラー５０が形成されている。それぞれのメモリピラー５０は、最もｚ方向側にある絶縁体層３０から、半導体層２２に至るまでの範囲において形成されている。尚、それぞれのメモリピラー５０は、図３に示されるＮＡＮＤストリングＳＲに対応するものである。
図５には、メモリピラー５０を、その長手方向に沿った中心軸を通る面（ｙ－ｚ平面）で切断した場合の断面が示されている。また、図６には、メモリピラー５０を、その中心軸に対し垂直な面（ｘ－ｙ平面）であり、且つ導電体層４０を通る面で切断した場合の断面が示されている。
図６に示されるように、メモリピラー５０は、円形若しくは楕円形の断面形状を有している。メモリピラー５０は、ボディ５１と、積層膜５２と、を有している。
ボディ５１は、コア部５１ａと半導体部５１ｂとを有している。半導体部５１ｂは、例えばアモルファスシリコンからなる材料によって形成されており、メモリセルトランジスタＭＴ等のチャンネルが形成される部分である。コア部５１ａは、例えば酸化シリコンのような絶縁性の材料により形成されており、半導体部５１ｂの内側に設けられている。尚、ボディ５１の全体が半導体部５１ｂとなっており、内側のコア部５１ａが設けられていない構成としてもよい。
積層膜５２は、ボディ５１の外周を覆うように形成された複数層の膜である。積層膜５２は、例えば、トンネル絶縁膜５２ａと、電荷捕獲膜５２ｂと、を有している。トンネル絶縁膜５２ａは最も内側に形成された膜である。トンネル絶縁膜５２ａは、例えば、シリコン酸化物、又は、シリコン酸化物とシリコン窒化物とを含む。トンネル絶縁膜５２ａは、ボディ５１と電荷捕獲膜５２ｂとの間の電位障壁である。例えば、ボディ５１から電荷捕獲膜５２ｂへ電子を注入するとき（書き込み動作）、及び、ボディ５１から電荷捕獲膜５２ｂへ正孔を注入するとき（消去動作）、電子および正孔が、それぞれトンネル絶縁膜５２ａの電位障壁を通過（トンネリング）する。
電荷捕獲膜５２ｂは、トンネル絶縁膜５２ａの外側を覆うように形成された膜である。電荷捕獲膜５２ｂは、例えば、シリコン窒化物を含み、膜中に電荷をトラップするトラップサイトを有する。電荷捕獲膜５２ｂのうち、ワード線ＷＬである導電体層４０とボディ５１との間に挟まれた部分は、先に述べた電荷蓄積層として、メモリセルトランジスタＭＴの記憶領域を構成する。メモリセルトランジスタＭＴの閾値電圧は、電荷捕獲膜５２ｂにおける電荷の有無、又は、当該電荷の量によって変化する。これにより、メモリセルトランジスタＭＴは、情報を保持する。
図５に示されるように、ワード線ＷＬである導電体層４０は、その外周面をバリア膜４５及びブロック絶縁膜４６で覆われている。バリア膜４５は、導電体層４０とブロック絶縁膜４６との密着性を向上させるための膜である。バリア膜４５は、例えば、導電体層４０がタングステンである場合、窒化チタンとチタンとの積層構造膜が選ばれる。
ブロック絶縁膜４６は、導電体層４０から積層膜５２側への電荷のバックトンネリング
を抑制するための膜である。ブロック絶縁膜４６は、例えば、シリコン酸化物膜又は金属酸化物膜である。金属酸化物の１つの例は、アルミニウム酸化物である。
絶縁体層３０と電荷捕獲膜５２ｂとの間には、カバー絶縁膜３１が設けられている。カバー絶縁膜３１は、例えば、シリコン酸化物を含む。カバー絶縁膜３１は、犠牲層を導電体層４０に置き換えるリプレイス工程において、電荷捕獲膜５２ｂがエッチングされないように保護するための膜である。導電体層４０の形成にリプレイス工程が利用されない場合には、カバー絶縁膜３１はなくてもよい。
以上のように、メモリピラー５０のうち、それぞれの導電体層４０が接続されている部分の内側は、トランジスタとして機能する。つまり、それぞれのメモリピラー５０では、その長手方向に沿って複数のトランジスタが直列に接続された状態となっている。それぞれの導電体層４０は、積層膜５２を介して、各トランジスタのゲートに接続されている。トランジスタの内側にある半導体部５１ｂは、当該トランジスタのチャネルとして機能する。
メモリピラー５０の長手方向に沿って、上記のように直列に並ぶそれぞれのトランジスタは、その一部が、図３における複数のメモリセルトランジスタＭＴとして機能する。また、直列に並ぶ複数のメモリセルトランジスタＭＴの両側に形成されたトランジスタは、図３におけるセレクトトランジスタＳＴＤ、ＳＴＳとして機能する。
図４に戻って説明を続ける。同図に示されるように、それぞれのメモリピラー５０の上方側には、複数のビット線ＢＬが設けられている。それぞれのビット線ＢＬは、図４のｘ方向に沿って伸びる直線状の配線として形成されており、同図のｙ向に沿って並ぶように配置されている。メモリピラー５０の上端は、コンタクトＣｂを介して、いずれかのビット線ＢＬに接続されている。これにより、各メモリピラー５０の半導体部５１ｂが、ビット線ＢＬに対し電気的に接続されている。
積層された導電体層４０及び絶縁体層３０は、スリットＳＴによって複数に分断されている。スリットＳＴは、図４のｙ方向に沿って伸びるように形成された直線状の溝であり、例えば、半導体層２２まで達する深さまで形成されている。
また、積層された導電体層４０及び絶縁体層３０の上方側部分は、スリットＳＨＥによって分断されている。スリットＳＨＥは、図４のｙ方向に沿って伸びるように形成された浅い溝である。スリットＳＨＴは、複数の導電体層４０のうち、セレクトゲート線ＳＧＤとして設けられたもののみを分断する深さまで形成されている。
メモリピラー５０のうち下方側の端部においては、積層膜５２が除去されており、半導体部５１ｂが半導体層２２に対して接続されている。これにより、ソース線ＳＬとして機能する半導体層２２と、各トランジスタのチャネルとが電気的に接続されている。
絶縁層２１の内部に配置される周辺回路には、図４に示されるトランジスタＴｒ等の他に、容量素子１００が含まれる。容量素子１００は、例えば、特定のノードにおける電位変化の時定数を調整するためのコンデンサとして機能するものである。
以降においても、図４に示されるｘ方向、ｙ方向、ｚ方向を用いて、各部の構成について説明する。ｚ方向は、下方から上方に向かう方向であり、複数の導電体層４０が積層されている方向である。ｘ方向は、ｚ方向に対し交差する方向であって、それぞれのビット線ＢＬが伸びている方向である。ｙ方向は、ｚ方向及びｘ方向の両方に対し交差する方向であって、複数のビット線ＢＬが並んでいる方向である。
図７及び図８を参照しながら、容量素子１００の構成について説明する。図７には、容量素子１００及びその周辺の部分を、基板２０の表面と平行なｘ－ｙ平面に沿って切断した場合の断面が示されている。図８には、図７のＶＩＩＩ－ＶＩＩＩ断面が示されている。容量素子１００は、一対の導電体１１０、１２０と、絶縁膜１３０と、を備えている。また、容量素子１００の近傍には、ｙ方向に沿って伸びる直線状の導電体２１０が設けられている。導電体２１０は、周辺回路の一部を構成する配線層として設けられた導電体である。
導電体１１０、１２０は、いずれも導電性を有する材料により形成されている。当該材料としては、例えば、タングステン等の金属材料を用いることができる。導電体１１０の材料と、導電体１２０の材料は、互いに同一の材料であってもよいが、互いに異なる材料であってもよい。
図７に示されるように、導電体１１０は、ｙ方向側に向けて直線状に伸びる直線部１１１を複数有しており、これら複数の直線部１１１が、ｘ方向に複数並ぶように形成されている。また、導電体１２０は、－ｙ方向側に向けて直線状に伸びる直線部１２１を複数有しており、これら複数の直線部１２１が、ｘ方向に複数並ぶように形成されている。導電体１１０の直線部１１１と、導電体１２０の直線部１２１とは、ｘ方向に沿って互いに対向しており、同方向に沿って交互に並ぶように配置されている。
導電体１１０は、直線部１１１を含めて、その全体が上面視で導電体１２０の内側となる位置に配置されている。絶縁膜１３０は、互いに隣り合う導電体１１０と導電体１２０との間を埋めるように形成されている。絶縁膜１３０は絶縁性の材料に形成された膜である。絶縁膜１３０の材料としては、例えば、酸化ハフニウムや酸化タンタル、窒化珪素等の、比誘電率が比較的高い材料を用いることができる。このような構成により、容量素子１００はコンデンサとして機能する。
絶縁膜１３０の材料としては、その比誘電率が、絶縁層２１の比誘電率よりも高い材料を用いることが好ましい。ただし、容量素子１００の容量を十分に確保し得る場合には、絶縁層２１と同じ材料（例えば酸化シリコン）で絶縁膜１３０を形成することとしてもよい。
尚、本実施形態においては、後に説明する製造方法に起因して、導電体１１０と導電体１２０との間のみならず、導電体１２０の外周側にも絶縁膜１３０が形成されている。絶縁膜１３０は、本実施形態における「第１絶縁膜」に該当する。
導電体１１０の外周面の一部、及び、導電体１２０の外周面の一部は、バリアメタルＢＭで覆われている。図７及び図８では、バリアメタルＢＭで覆われている部分の断面が太線で示されている。バリアメタルＢＭは、導電体１１０、１２０の材料が周囲の部材と反応したり、周囲に拡散したりすることを防止するために形成された導電性の薄膜である。バリアメタルＢＭの材料としては、例えばチタンや窒化チタン等を用いることができる。
導電体１１０は、その外周面の一部を覆うバリアメタルＢＭを含めて、本実施形態における「第１導電体」に該当する。また、導電体１２０は、その外周面の一部を覆うバリアメタルＢＭを含めて、本実施形態における「第２導電体」に該当する。
導電体１１０（第１導電体）及び導電体１２０（第２導電体）のうち図８に示される部分は、いずれも、ｙ方向に沿って延伸している。ｙ方向は、本実施形態における「第２方向」に該当する。
図８に示されるように、導電体１１０には、下方側から伸びるコンタクト１５０の一端が接続されている。コンタクト１５０の他端は、周辺回路を構成する配線２２０に接続されている。導電体１２０には、上方側から伸びるコンタクト２３０の一端が接続されている。コンタクト２３０の他端は、周辺回路を構成する不図示の配線に接続されている。コンタクト１５０、２３０は、いずれも、容量素子１００と周辺の配線とを電気的に接続するためのビアとして設けられたものであって、基板２０の深さ方向（つまりｚ方向）に延伸している。尚、図８の例では、容量素子１００の下方側に２つの配線２２０が形成されている。そのうちの一方が、上記のようにコンタクト１５０を介して導電体１１０に接続されており、他方が、コンタクト２４０を介して基板２０に接続されている。
コンタクト１５０は、例えばデュアルダマシン法により、導電体１１０と一体に形成されている。同様に、コンタクト２３０も、上方側にある不図示の配線と一体に形成されている。コンタクト１５０、２３０の外周面はバリアメタルＢＭで覆われている。コンタクト１５０等の形成は、例えばシングルダマシン法等、他の方法によって行われてもよい。
以上のように、本実施形態に係る半導体装置１０は、基板２０の表面を覆う絶縁層２１と、絶縁層２１に設けられた導電体１１０（第１導電体）と、絶縁層２１において、基板２０の表面と平行な方向（例えば図８のｘ方向）に沿って導電体１１０と対向する位置に設けられた導電体１２０（第２導電体）と、導電体１１０と導電体１２０との間に設けられた絶縁膜１３０（第１絶縁膜）と、を備えており、導電体１１０、導電体１２０、及び絶縁膜１３０によって容量素子１００が構成されている。絶縁層２１と導電体１２０とが互いに対向する方向であるｘ方向は、本実施形態における「第１方向」に該当する。尚、絶縁層２１は、本実施形態のように基板２０の表面を直接的に覆っていてもよいが、例えば他の膜を介して、基板２０の表面を間接的に覆っていてもよい。
絶縁膜１３０は、後に説明する方法により、導電体１１０の側面に成膜された非常に薄い膜となっている。このため、図８に示されるように、導電体１１０、絶縁膜１３０、及び導電体１２０が並ぶ方向（図８ではｘ方向）に沿った絶縁膜１３０の厚さは、当該方向に沿った導電体１１０の厚さ、及び、当該方向に沿った導電体１２０の厚さ、のいずれよりも小さくなっている。
容量素子１００の容量Ｃは、以下の式（１）により算出することができる。
Ｃ＝εｒε０×Ｓ／ｄ＝εｒε０×（Ｌ×Ｈ）／ｄ・・・（１）
式（１）において、εｒは絶縁膜１３０の比誘電率であり、ε０は真空の誘電率である。Ｓは、導電体１１０のうち、導電体１２０と対向する部分全体の表面積である。ｄは絶縁膜１３０の厚さである。Ｌは、図７のような上面視において、導電体１１０のうち導電体１２０と対向する部分全体の長さである。Ｈは、導電体１１０のうち導電体１２０と対向する部分の高さ（つまり、ｚ方向に沿った寸法）である。
半導体装置１０の全体の寸法を小型化するためには、式（１）で示される容量Ｃの値を大きくすることで、単位面積あたりにおける容量素子１００の容量を可能な限り大きくすることが好ましい。本実施形態では、絶縁膜１３０を、基板２０の表面に対して垂直に配置された薄膜として形成することで、式（１）におけるｄの値を従来に比べて小さくしている。これにより、単位面積あたりにおける容量素子１００の容量を大きくし、容量素子１００を含む半導体装置１０を小型化することが可能となっている。
また、本実施形態では、図７に示されるように、複数の直線部１１１と直線部１２１とが交互に並ぶような形状とすることで、式（１）におけるＬの値を大きくしている。例えば、図７の構成から、直線部１１１及び直線部１２１の配置ピッチを更に小さくすれば、Ｌの値は更に大きくなり、容量Ｃの値は更に大きくなる。このように、導電体１１０や導電体１２０の形状を調整することで、半導体装置１０を更に小型化することができる。
更に、本実施形態では、絶縁膜１３０の材料として、その比誘電率が絶縁層２１の比誘電率よりも高い材料を用いることで、式（１）におけるεｒの値を大きくしている。これにより、半導体装置１０を更に小型化することが可能である。
式（１）におけるεｒ、ｄ、Ｌ、Ｈは、容量素子１００の容量Ｃを調整するためのパラメータとなっている。これらは、互いに独立なパラメータとして個別に調整することができるので、容量素子１００に求められる容量の値に応じて、適宜設定すればよい。
図２５には、比較例に係る容量素子１００Ａの構成が模式的に示されている。同図に示される導電体１１０Ａ、１１０Ｂ、１１０Ｃ、１１０Ｄは、いずれも、周辺回路における配線として絶縁層２１の内部に形成されたものであり、図２５のｙ方向に沿って伸びるように形成されている。この比較例では、配線として引き回された導電体１１０Ａ等の一部が、容量素子１００Ａとして兼用されている。尚、図２５の例では、導電体１１０Ａに対してコンタクト１５０Ａが上方から接続されているが、コンタクト１５０Ａが設けられる位置は、図２５に示される位置とは異なっていてもよい。
このような構成において、容量素子１００Ａとしては、例えば、上下方向に沿って互いに対向する導電体１１０Ａ、１１０Ｃ間の容量成分を用いることができる。この場合、単位面積あたりにおける容量を大きくするためには、導電体１１０Ａ、１１０Ｃ間の距離を小さくする必要がある。しかしながら、これらは配線として兼用されるものであるから、両者の距離を小さくし過ぎると、図２５に示される範囲とは異なる部分において、互いに近接しながら交差する導体間の容量が無視できないほどに大きくなってしまい、周辺回路が設計通りに動作し得なくなってしまう可能性がある。また、上層側の配線である導電体１１０Ａと、下層側の配線である導電体１１０Ｃとは、互いに異なるタイミングでリソグラフィにより形成されるため、両者の間で例えばｘ方向に沿った位置ずれが生じてしまうことがある。その結果、容量素子１００Ａの容量が設計値からずれてしまうことも懸念される。
これに対し、本実施形態では、周辺回路の配線とは別の独立な構成要素として容量素子１００が設けられるので、導電体１１０と導電体１２０との距離を近接させても、他の部分における導体間の容量が大きくなってしまうことがない。また、後に説明する方法で絶縁膜１３０や導電体１２０を形成することにより、形成時の位置ずれに起因した容量の変化を抑制することもできる。
尚、上記比較例のように、容量素子１００Ａとなる一対の導電体を上下方向に並ぶように配置した構成としては、例えばＭＯＳキャパシタのように、基板２０の表面に対し平行な板状の導電体（電極）を、上下方向に対向させる構成も考えられる。しかしながら、この場合、上下に配置された導電体のうち互いに対向する部分の面積が、そのまま、上面視における容量素子１００Ａの面積となってしまう。その結果、上面視における容量素子１００Ａの面積が非常に大きくなってしまい、単位面積あたりにおける容量は小さくなってしまう。これに対し、本実施形態では、絶縁膜１３０が、基板２０の表面に対して垂直な面に配置された薄膜として形成されるので、導電体１１０、１２０のうち互いに対向する部分の面積が大きくなったとしても、上面視における容量素子１００Ａの面積が大きくなってしまうことは無い。
図２５の容量素子１００Ａとしては、例えば、左右方向に沿って互いに対向する導電体１１０Ａ、１１０Ｂ間の容量成分を用いることもできる。この場合も、単位面積あたりにおける容量を大きくするためには、導電体１１０Ａ、１１０Ｂ間の距離を小さくする必要がある。しかしながら、両者の距離は、リソグラフィのパターン精度に依存するものであるから、本実施形態の絶縁膜１３０のように小さくすることは難しく、導電体１１０Ａ等の幅（図２５におけるｘ方向に沿った寸法）と同程度の距離となってしまう。
これに対し、本実施形態では、後に説明する方法で絶縁膜１３０を形成することで、絶縁膜１３０を非常に薄い膜として形成することができる。その結果として、先に述べたように、導電体１１０、絶縁膜１３０、及び導電体１２０が並ぶ方向に沿った絶縁膜１３０の厚さを、当該方向に沿った導電体１１０の厚さ、及び、当該方向に沿った導電体１２０の厚さ、のいずれよりも小さくすることができる。
図８の断面においては、ｘ方向に沿って導電体１１０の両側となる位置のそれぞれに、絶縁膜１３０を介して導電体１２０が設けられている。導電体１１０の両側に配置された導電体１２０のそれぞれは、本実施形態における「第２導電体」及び「第４導電体」に該当する。図７から明らかなように、第２導電体と第４導電体とは互いに電気的に接続されている。
以下では、半導体装置１０の製造方法のうち、特に容量素子１００やその周辺部分を形成する方法について説明する。
＜絶縁層形成工程＞最初の工程である絶縁層形成工程では、先ず、シリコンウェハである基板２０の表面に、図４に示されるトランジスタＴｒ等、周辺回路の一部となる回路素子が形成される。その後、基板２０の表面を覆う絶縁層２１、及び、その内部に埋め込まれる配線２２０やコンタクト２４０等が、ＣＶＤ成膜及びリソグラフィ等の工程を経て形成される。図９には、絶縁層形成工程が完了した状態が示されている。図９においては、基板２０の表面に形成されたトランジスタＴｒ等の回路素子の図示が省略されている。尚、絶縁層形成工程においては、図４に示される最終的な絶縁層２１の全体が形成されるのではなく、その上方側部分を除く一部のみが形成される。
以上のように、絶縁層形成工程は、基板２０の表面を覆う絶縁層２１を形成する工程となっている。
＜凹部形成工程＞絶縁層形成工程に続く凹部形成工程では、例えばＲＩＥ（Reactive Ion Etching）により、コンタクトホール１５２が絶縁層２１に形成される。図１０に示されるように、コンタクトホール１５２は、ｚ方向に沿って伸びる穴であり、配線２２０の一つに到達するように形成される。コンタクトホール１５２は、後の工程において、その内側にコンタクト１５０（図８を参照）を形成するための穴である。
コンタクトホール１５２が形成された後は、更なるＲＩＥにより、絶縁層２１の上面に凹部１１２及び凹部２１２が形成される。図１１には、凹部形成工程が完了した状態が示されている。凹部１１２が形成される範囲は、上面視において、図７の導電体１１０が形成される範囲である。図１１の断面に示されるそれぞれの凹部１１２は、図８において直線部１１１のそれぞれが形成されている部分に対応する。図１１に示されるように、凹部形成工程が完了すると、凹部１１２は、先に形成されていたコンタクトホール１５２に繋がった状態となる。
凹部２１２が形成される範囲は、上面視において、図７の導電体２１０が形成されている範囲である。本実施形態では上記のように、図７の導電体１１０に対応する凹部１１２と、図７の導電体２１０に対応する凹部２１２とが、例えばＲＩＥにより同時に形成される。このため、凹部１１２と凹部２１２とは、互いに同じ高さの位置に形成されることとなる。
＜第１導電体形成工程＞凹部形成工程に続く第１導電体形成工程では、凹部１１２や凹部２１２等を含む絶縁層２１の表面全体を覆うように、先ずバリアメタルＢＭの層が形成される。その後、バリアメタルＢＭの全体を覆うように導電体１１０の層が形成される。バリアメタルＢＭ及び導電体１１０は、例えばＣＶＤによって形成される。図１２には、第１導電体形成工程が完了した状態が示されている。同図に示されるように、第１導電体形成工程が完了すると、コンタクトホール１５２、凹部１１２及び凹部２１２の内側全体が、バリアメタルＢＭを介して導電体１１０で埋められた状態となる。凹部１１２の内側を埋める導電体１１０は、最終的には図７等に示される導電体１１０として残ることとなる。また、凹部２１２の内側を埋める導電体１１０は、最終的には図７等に示される導電体２１０として残ることとなる。更に、コンタクトホール１５２の内側を埋める導電体１１０は、最終的にはコンタクト１５０となる。第１導電体形成工程は、上記のように、導電体１１０とその下方にあるコンタクト１５０とを同時に形成する工程であり、従来のデュアルダマシン法を用いて行われる。
以上のように、第１導電体形成工程は、絶縁層２１の内部に導電体１１０（第１導電体を）形成する工程となっている。
＜マスク形成工程＞第１導電体形成工程に続くマスク形成工程では、絶縁層１１０の表面を覆うようにエッチングマスク９０が形成される。その後、エッチングマスク９０の一部に開口９１が形成される。図１３には、マスク形成工程が完了した状態が示されている。同図に示されるように、開口９１は、図８において容量素子１００が形成されている部分の直上となる範囲に形成される。凹部２１２の直上の部分は、エッチングマスク９０で覆われた状態となっている。
＜露出工程＞マスク形成工程に続く露出工程では、エッチングマスク９０を介した異方性エッチングにより、開口９１において露出していた導電体１１０の一部が除去される。図１４に示されるように、当該エッチングは、絶縁層２１の表面が露出するまで行われる。凹部１１２及び凹部２１２の内側は、導電体１１０で埋められたままとなっている。
その後、絶縁層２１を除去し且つ導電体１１０を除去しないような、選択性を有するガスを用いた異方性エッチングにより、開口９１の直下にある絶縁層２１の一部が除去される。図１５に示されるように、当該エッチングは、凹部１１２の内側を埋めていた導電体１１０の、側面１１０Ｓの全体が露出した状態となるまで行われる。当該エッチングにより絶縁層２１に形成された凹部の底面に、図１５では符号「２１Ｂ」が付されている。当該底面のことを、以下では「底面２１Ｂ」とも称する。本実施形態では、底面２１Ｂの高さ位置が、導電体１１０の下端の高さ位置と同じ位置となるように、上記のエッチングが行われる。
以上のように、露出工程は、絶縁層２１の一部を除去して導電体１１０（第１導電体）の側面１１０Ｓを露出させる工程となっている。露出工程が完了すると、絶縁層２１の表面からエッチングマスク９０が除去される。
＜絶縁膜形成工程＞露出工程に続く絶縁膜形成工程では、導電体１１０を含む絶縁層２１の表面全体を覆うように、例えばＣＶＤによって絶縁膜１３０が形成される。図１６には、絶縁膜１３０の形成が完了した状態が示されている。図１６の状態においては、導電体１１０の表面、すなわち、露出工程により露出していた側面１１０Ｓを含む表面の全体が、絶縁膜１３０により覆われている。
その後、絶縁膜１３０のうち底面２１Ｂを覆っている部分と、導電体１１０の上面を覆っている部分と、のそれぞれが、例えばＲＩＥにより除去される。図１７には、絶縁膜の一部がこのように除去された状態が示されている。同図に示されるように、絶縁膜１３０は、各部の側面（つまり、基板２０の表面に対し垂直な面）を覆う部分のみが残された状態となる。
以上のように、絶縁膜形成工程は、露出した導電体１１（第１導電体）の側面１１０Ｓに絶縁膜１３０Ｓを形成する工程となっている。
＜第２導電体形成工程＞絶縁膜形成工程に続く第２導電体形成工程では、導電体１１０や絶縁膜１３０等を含む絶縁層２１の表面全体を覆うように、先ずバリアメタルＢＭの層が形成される。その後、当該バリアメタルＢＭの全体を覆うように導電体１２０の層が形成される。バリアメタルＢＭ及び導電体１２０は、例えばＣＶＤによって形成される。図１８には、第２導電体形成工程が完了した状態が示されている。同図に示されるように、第２導電体形成工程が完了すると、側面１１０Ｓに絶縁膜１３０が形成された導電体１１０の周囲全体が、バリアメタルＢＭを介して導電体１２０で埋められた状態となる。導電体１２０の一部は、絶縁膜１３０を間に挟んで導電体１１０と対向する位置に形成される。当該位置に形成される導電体１２０は、最終的には図７等に示される導電体１２０として残ることとなる。
以上のように、第２導電体形成工程は、絶縁膜１３０を間に挟んで導電体１１０（第１導電体）と対向する位置に導電体１２０（第２導電体）を形成する工程となっている。
＜研磨工程＞第２導電体形成工程に続く研磨工程では、絶縁層２１の上方側に形成された導電体１１０や導電体１２０の一部が、例えばＣＭＰ（Chemical Mechanical Polishing）によって研磨され除去される。当該研磨は、絶縁層２１の上面が露出するまで行われる。図１９には、研磨工程が完了した状態が示されている。研磨工程が行われると、導電体１２０は、その全体が、絶縁膜１３０を介して導電体１１０と対向した状態となる。
＜上層形成工程＞研磨工程に続く上層形成工程では、研磨工程において研磨された表面の全体を上方から覆うように、絶縁層２１が追加で形成される。追加される絶縁層２１は、図４に示される絶縁層２１のうち上層側の部分に該当する。図２０には、上層形成工程が完了した状態が示されている。上層形成工程が完了すると、容量素子１００を構成する導電体１１０及び導電体１２０は、その全体が絶縁層２１の内部に埋め込まれた状態となる。
＜コンタクト形成工程＞上層形成工程に続くコンタクト形成工程では、絶縁層２１のうち導電体１２０の直上となる部分にコンタクトホールが形成され、当該コンタクトホールの内側に、バリアメタルＢＭを介してコンタクト２３０が形成される。バリアメタルＢＭ及びコンタクト２３０は、例えばＣＶＤによって形成される。これにより、図８等に示される容量素子１００が完成する。
以上のように、半導体装置１０の製造方法は、基板２０の表面を覆う絶縁層２１を形成する工程と、絶縁層２１の内部に導電体１１０を形成する工程と、絶縁層２１の一部を除去して導電体１１０の側面（具体的には、バリアメタルＢＭを含む第１導電体の側面）を露出させる工程と、露出した導電体１１０の側面に絶縁膜１３０を形成する工程と、絶縁膜１３０を間に挟んで導電体１１０と対向する位置に導電体１２０を形成する工程と、を含む。当該方法によれば、絶縁膜１３０は、導電体１１０の側面に対しＣＶＤ成膜により形成されるので、導電体１１０や導電体１２０の厚さに比べて非常に薄い膜として形成することができる。その結果、式（１）におけるｄが小さくなるので、単位面積あたりにおける容量素子１００の容量を従来よりも大きくすることができる。
また、絶縁膜１３０の材料は、ＣＶＤにおけるガス種により自由に変更することができるので、要求される容量の値に応じて適宜選択することができる。つまり、図２５を参照しながら説明した比較例のように、電極間の絶縁膜として絶縁層２１を用いる必要は無く、絶縁層２１よりも比誘電率の高い材料を自由に選択することができる。
図１３に示されるマスク形成工程においては、エッチングマスク９０における開口９１の形成位置が、目標の位置からｘ方向若しくはｙ方向にずれてしまう可能性がある。しかしながら、このような位置ずれが仮に生じたとしても、導電体１１０と導電体１２０とが互いに対向している部分の面積が変化することはなく、絶縁膜１３０の厚さが変化することもない。つまり、以上に説明した製造方法では、開口９１の位置ずれ等が生じたとしても、セルフアラインがなされることとなり、容量素子１００の容量は当初の設計値に合わせて高精度に確保される。
図１２に示される第１導電体形成工程においては、凹部１１２の内部に導電体１１０が形成されると同時に、同じ高さ位置にある凹部２１２の内部にも導電体１１０が形成される。凹部２１２の内部に形成される導電体１１０は、最終的には、配線層である導電体２１０となる。導電体２１０は、その外周面の一部を覆うバリアメタルＢＭを含めて、本実施形態における「第３導電体」に該当する。
このように、第１導電体形成工程においては、絶縁層２１の内部のうち、容量素子１００の導電体１１０（第１導電体）と同じ高さの位置に、導電体２１０（第３導電体）が形成される。上記における「同じ高さの位置」とは、基板２０の表面と平行な方向に沿って見た場合において、容量素子１００の導電体１１０と、導電体２１０とが、少なくとも一部において互いに重なるような位置、のことである。例えば、導電体１１０の下端と、導電体２１０の下端とは、本実施形態のように同一の高さ位置であってもよく、互いに異なる高さ位置であってもよい。
これにより、本実施形態に係る半導体装置１０は、絶縁層２１の内部のうち、特定の高さ位置において配線（導電体２１０）が形成されていない空きスペースとなる部分に、容量素子１００が配置された構成となっている。容量素子１００が小型化され、更には空きスペースに配置されることで、半導体装置１０の更なる小型化が実現されている。
また、容量素子１００は、配線である導電体２１０と同じ高さ位置であり、且つｘ方向に沿って導電体２１０から離間した位置に形成される。従って、導電体２１０と容量素子１００との間で生じる容量成分を十分に小さく抑えることができる。このような構成においては、導電体２１０との間で生じる容量成分が、容量素子１００の構成や配置の妨げとなることがない。
第２実施形態について説明する。以下では、第１実施形態と異なる点について主に説明し、第１実施形態と共通する点については適宜説明を省略する。
図２１には、本実施形態における容量素子１００の構成が、図８と同様の視点及び方法で示されている。図２１に示されるように、本実施形態では、導電体１２０（第２導電体）が、導電体１１０（第１導電体）よりも、基板２０側に向かって深い位置まで伸びた構成となっている。
図２２には、本実施形態の容量素子１００を形成するための製造工程のうち、露出工程が行われた後の状態が示されている。図２２と図１５（第１実施形態）とを対比すると明らかなように、本実施形態における露出工程では、底面２１Ｂの高さ位置が、導電体１１０の下端の高さ位置よりも更に下方側となるまで、絶縁層２１のエッチングが行われる。つまり、絶縁層２１は、導電体１１０（第１導電体）よりも、基板２０側に向かって深い位置まで除去される。以降に行われる工程は、第１実施形態と同じである。
第１実施形態における露出工程（図１５）において、仮に、絶縁層２１のエッチングが精度良く行われず、底面２１Ｂの高さ位置が、導電体１１０の下端の高さ位置よりも上方側となってしまった場合には、導電体１１０と導電体１２０とが互いに対向している部分の面積が小さくなってしまう。その結果、容量素子１００の容量が、当初の設計値よりも小さくなってしまう。このように、第１実施形態の構成においては、絶縁層２１のエッチング精度に応じて、容量素子１００の容量にばらつきが生じてしまう可能性がある。
これに対し、本実施形態における露出工程（図２２）では上記のように、底面２１Ｂの高さ位置が、導電体１１０の下端の高さ位置よりも更に下方側となるまで、絶縁層２１のエッチングが行われる。仮に、絶縁層２１のエッチングが精度良く行われず、底面２１Ｂの高さ位置が図２２の位置から上下に変動したとしても、導電体１１０と導電体１２０とが互いに対向している部分の面積は変動しない。このように、本実施形態の構成では、絶縁層２１のエッチング精度に起因した容量のばらつきを抑制することができるので、容量素子１００の容量を、当初の設計値通りの値に精度よく確保することができる。
第３実施形態について説明する。以下では、第１実施形態と異なる点について主に説明し、第１実施形態と共通する点については適宜説明を省略する。
図２３には、本実施形態における容量素子１００の構成が、図７と同様の視点及び方法で示されている。図２３に示されるように、本実施形態の容量素子１００では、導電体１２０が複数に分かれた構成となっており、それぞれの導電体１２０が、導電体１１０の内側となる位置に配置されている。つまり、導電体１１０が、複数の導電体１２０のそれぞれの周囲を囲むように配置されている。コンタクト２３０は、それぞれの導電体１２０に対応して複数設けられている。このような構成においても、第１実施形態で説明したものと同様の効果を奏することができる。
本実施形態でも、第２実施形態と同様に、導電体１２０（第２導電体）が、導電体１１０（第１導電体）よりも、基板２０側に向かって深い位置まで伸びている構成としてもよい。
第４実施形態について説明する。以下では、第１実施形態と異なる点について主に説明し、第１実施形態と共通する点については適宜説明を省略する。
図２４には、本実施形態における容量素子１００の構成が、図７と同様の視点及び方法で示されている。図２４に示されるように、本実施形態の容量素子１００では、導電体１１０が複数に分かれた構成となっており、それぞれの導電体１１０が、導電体１２０の内側となる位置に配置されている。つまり、上記の第３実施形態とは逆に、導電体１２０が、複数の導電体１１０のそれぞれの周囲を囲むように配置されている。コンタクト１５０は、それぞれの導電体１１０に対応して複数設けられている。このような構成においても、第１実施形態で説明したものと同様の効果を奏することができる。
本実施形態でも、第２実施形態と同様に、導電体１２０（第２導電体）が、導電体１１０（第１導電体）よりも、基板２０側に向かって深い位置まで伸びている構成としてもよい。
以上においては、半導体装置１０が、ＮＡＮＤ型フラッシュメモリとして構成された不揮発性の半導体記憶装置である場合の例について説明した。しかしながら、以上に説明した構成は、半導体記憶装置に限定されず、他の種類のデバイスについても適用することができる。
以上、具体例を参照しつつ本実施形態について説明した。しかし、本開示はこれらの具体例に限定されるものではない。これら具体例に、当業者が適宜設計変更を加えたものも、本開示の特徴を備えている限り、本開示の範囲に包含される。前述した各具体例が備える各要素およびその配置、条件、形状などは、例示したものに限定されるわけではなく適宜変更することができる。前述した各具体例が備える各要素は、技術的な矛盾が生じない限り、適宜組み合わせを変えることができる。
１０：半導体装置、２０：基板、２１：絶縁層、１１０，１２０，２１０：導電体、１３０：絶縁膜。

Claims (11)

  1. 基板の表面を覆う絶縁層と、
    前記絶縁層に設けられた第１導電体と、
    前記絶縁層において、前記基板の表面と平行な第１方向に沿って前記第１導電体と対向する位置に設けられた第２導電体と、
    前記第１導電体と前記第２導電体との間に設けられた第１絶縁膜と、を備え、
    前記第１方向に沿った前記第１絶縁膜の厚さは、前記第１方向に沿った前記第１導電体の厚さ、及び、前記第１方向に沿った前記第２導電体の厚さ、のいずれよりも小さい、半導体装置。
  2. 前記第２導電体は、前記第１導電体よりも、前記基板側に向かって深い位置まで伸びている、請求項１に記載の半導体装置。
  3. 前記第１絶縁膜の比誘電率は、前記絶縁層の比誘電率よりも高い、請求項１又は２に記載の半導体装置。
  4. 前記絶縁層の内部のうち前記第１導電体と同じ高さの位置には、第３導電体が形成されている、請求項１乃至３のいずれか１項に記載の半導体装置。
  5. 前記第１導電体は前記第１方向と交差し前記基板と平行な第２方向に延伸し、前記第２導電体は前記第２方向に延伸する、請求項１に記載の半導体装置。
  6. 前記第１導電体と前記第１方向に隣り合い、前記第２方向に延伸する第４導電体と、
    前記第１導電体と前記第４導電体との間に設けられ、前記第４導電体の前記第１方向の厚さより小さい第２絶縁膜とをさらに有し、
    前記第２導電体と前記第４導電体とが電気的に接続されている、請求項５に記載の半導体装置。
  7. 前記第１方向において、前記第１導電体は前記第２導電体と前記第４導電体との間に設けられる、請求項６に記載の半導体装置。
  8. 前記基板の深さ方向に延伸し、前記第１導電体と電気的に接続されたコンタクトをさらに有する、請求項１に記載の半導体装置。
  9. 基板の表面を覆う絶縁層を形成する工程と、
    前記絶縁層の内部に第１導電体を形成する工程と、
    前記絶縁層の一部を除去して前記第１導電体の側面を露出させる工程と、
    露出した前記第１導電体の側面に絶縁膜を形成する工程と、
    前記絶縁膜を間に挟んで前記第１導電体と対向する位置に第２導電体を形成する工程と、を含む、半導体装置の製造方法。
  10. 前記絶縁層の一部を除去して前記第１導電体の側面を露出させる工程においては、
    前記絶縁層は、前記第１導電体よりも、前記基板側に向かって深い位置まで除去される、請求項９に記載の半導体装置の製造方法。
  11. 前記絶縁層の内部に第１導電体を形成する工程においては、
    前記絶縁層の内部のうち前記第１導電体と同じ高さの位置に、第３導電体が形成される、請求項９又は１０に記載の半導体装置の製造方法。
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