JPH01140775A - 不揮発性メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はフローティングゲート電極とコントロールゲー
ト電極を有するトランジスタによりメモリセルが構成さ
れるＥＰＲＯＭ（書換え可能な読み出し専用メモリ）等
の不揮発性メモリ装置に関する。

〔発明の概要〕

本発明は、フローティングゲート電極とコントロールゲ
ート電極を積層させてメモリセルのトランジスタのゲー
ト電極とする不揮発性メモリ装置において、段差部側壁
にフローティングゲート電極を形成し、該フローティン
グゲート電極を覆ってコントロールゲート電極を形成し
、そのチャンネル領域を段差部側壁に形成することによ
り、不揮発性メモリ装置の高集積化を実現するものであ
る。

〔従来の技術〕

フローティングゲート電極とコントロールゲート電極を
有したトランジスタによりメモリセルが構成されるＥＦ
ＲＯＭ等の不揮発性メモリ装置が知られている。

、　ここで、従来の不揮発性メモリ装置の一例について
、第９図および第１Ｏ図を参照しながら簡単に説明する
。第９図はメモリトランジスタのチャンネル長方向を断
面内に含む断面図であり、第１Ｏ図はその平面図である
。その従来の不揮発性メモリ装置のメモリセルのメモリ
トランジスタは、半導体基体１００の表面に形成された
ソース・ドレイン領域１０１，１０２を有し、それらソ
ース・ドレイン領域１０１，１０２の間の基板表面は、
チャンネル領域１０５とされている。この基板表面に臨
んだチャンネル領域１０５上には、ゲート絶縁膜１０６
が形成され、その上部にはフローティングゲート電極１
０３が形成されている。このフローティングゲート電１
１０３は、平面的な矩形状のパターンからなり、チャン
ネル長の方向では上記ソース・ドレイン領域１０１，１
０２の間の間隔に対応した寸法とされ、チャンネル幅の
方向では上記ソース・ドレイン領域１０１，１０２の幅
より少し幅広に形成されている。このフローティングゲ
ート電極１０３上には、さらにゲート絶縁膜１０７を介
して他のメモリトランジスタにも共通なコントロールゲ
ート電極１０４が形成されている。

〔発明が解決しようとする問題点］ このようなフローティングゲート電極とコントロールゲ
ート電極を有したトランジスタによりメモリセルが構成
される不揮発性メモリ装置においても、他の半導体装置
と同様に高集積化の要求がある。

しかしながら、−船釣に、フォトリソグラフィー技術に
支えられるメモリ装置の製造工程では、水平方向の微細
加工に限界があり、要求に応えるような微細化や高集積
化が困難である。

そこで、本発明は、容易に貰集積化を実現する不揮発性
メモリ装置の提供を目的とする。

〔問題点を解決するための手段〕

本発明は、半導体基体上に形成された段差部側壁にそれ
ぞれ形成される複数のフローティングゲート電極と、該
フローティングゲート電極を覆って形成されるコントロ
ールゲート電極を有し、メモリセルのトランジスタのチ
ャンネル領域は上記段差部側壁に形成される不揮発性メ
モリ装置により上述の問題点を解決する。

ここで、半導体基体上に形成された段差部側壁は、半導
体基体に突設された段差部の側壁でも良く、半導体基体
に溝部を形成したところの段差部の側壁でも良い。また
、同一基体上で、それらの組合せからなるものであって
も良い。

〔作用〕

段差部側壁にフローティングゲート電極を形成し、その
段差部側壁の半導体基体をチャンネル領域とすることで
、そのチャンネル方向は縦方向となり、平面上は高密度
で素子を配置することが可能となる。

〔実施例〕

本発明の好適な実施例を図面を参照しながら説明する。

第１の実施例 本実施例の不揮発性メモリ装置は、第１図および第２図
に示すように、そのメモリセルのメモリトランジスタが
突設部を利用して形成される構造を有している。

その構造について説明すると、本実施例は、メモリセル
のメモリトランジスタの部分に、半導体基体としてのシ
リコン基板１０の一部が突設された突設部１１が形成さ
れている。この突設部１１は４面の段差部側壁１２を有
した四角柱状であり、その上面は基板主面１０ａと平行
な平面とされ、その段差部側壁１２は基板主面１０ａに
対して略垂直な面とされている。この段差部側壁１２の
上端下端にはそれぞれ不純物領域が形成されている。

段差部側壁１２の上端側に形成される不純物領域は、メ
モリトランジスタのドレイン領域１３である。このドレ
イン領域１３は、突設部１１の上面から所定の深さの領
域に形成されている。段差部側壁１２の下端側に形成さ
れる不純物領域は、メモリトランジスタのソース領域１
４である。このソース領域１４は、段差部側壁１２の下
端部すなわち突設部１１の下端部から基板主面１０ａに
沿って形成されている。

このようなドレイン領域１３．ソース領域１４が上端側
、下端側にそれぞれ形成される段差部側壁１２には、さ
らに所定の膜厚でゲート酸化膜１５が形成される。上記
段差部側壁１２を被覆するゲート酸化膜１５の外側には
、さらにフローティングゲート電極１６が形成される。

このフローティングゲート電極１６は、上記基板主面１
０ａ上のゲート酸化膜１９の表面から、上記各段差部側
壁１２に沿って四角柱状の突設部１１の周囲を囲むよう
に形成され、その上端は上記突設部１１の上面と略同じ
高さに形成されている。上記コントロールゲート電極１
６の材料は、例えば多結晶シリコン層であり、不純物を
含有する。

このフローティングゲート電極１６は、所定の膜厚のゲ
ート酸化膜１７に被覆されている。そして、このゲート
酸化膜１７を介して上記フローティングゲート電極１６
を覆うようにコントロールゲート電極１８が形成されて
いる。このコントロールゲート電極１８もフローティン
グゲート電極１６と同様に、四角柱状の突設部１１の周
囲を囲むように形成され、その上端は上記突設部１１の
上面と略同じ高さにされている。このコントロールゲー
ト電極１８の下端側は、他のメモリトランジスタやデコ
ーダー等への接続のために、上記基板主面１０ａに沿っ
て延在されている。

このような構造を有する本実施例の不揮発性メモリ装置
にかかるトランジスタは、そのチャンネル領域が段差部
側壁１２の突設部１１に形成されており、そのチャンネ
ル長の方向が基板主面１０ａに対して垂直な方向とされ
る。そして、フローティングゲート電極１６は段差部側
壁１２に形成され、コントロールゲート電極１８はその
フローティングゲート電極１６を被覆するために、メモ
リセルのトランジスタは平面上の占有面積が小さくなる
。従って、メモリ装置の高集積化が容易に実現されるこ
とになる。

次に、第３図ａ〜第３図ｅを参照しながら、本実施例の
不揮発性メモリ装置を製造するための方法について説明
する。

まず、第３図ａに示すように、Ｐ型のシリコン基板２１
をレジストＭ２２を用いてエツチングする。レジストＮ
２２のパターンは突設部の平面形状に対応したものとさ
れ、エツチングにより形成される突設部２３は基板主面
２１ａに略垂直な段差部側壁２４を有する。

次に、マスクとして用いたレジスト層２２を除去し、突
設された上記突設部２３の全面にゲート酸化膜２５を形
成する。また、同時に基板主面２１ａにも酸化膜２６を
被着する。このようなゲート酸化膜２５と酸化膜２６の
形成後、第３図すに示すように、フローティングゲート
電極となる第１層目の多結晶シリコン［２７を形成する
。この第１層目の多結晶シリコン層２７は、上記ゲート
酸化膜２５を介して突設部２３の全面を被覆し、上記酸
化膜２６を介して基板主面２１ａ上を被覆する。特に、
この第１１ｉ目の多結晶シリコン層２７は、上記ゲート
酸化膜２５を介して上記段差部側壁２４に沿って形成さ
れる。

次に、第３図Ｃに示すように、上記第１層目の多結晶シ
リコン層２７を異方性エツチングによりエッチバックし
て、フローティングゲート電極２８を形成する。このフ
ローティングゲート電極２８は、上記段差部側壁２４に
のみ残存し、他は除去される。上記フローティングゲー
ト電極２８の形成後、第１Ｎ目の多結晶シリコン層２７
の除去された突設部２３の上面領域や基板主面２１ａに
不純物を導入する。その不純物はシリコン基板と反対導
電型の不純物領域を形成し、図示しないレジスト層等に
より選択的に導入される。不純物の導入等により、上記
突設部２３の上面にはドレイン領域２９が形成され、上
記基板主面２１ａに臨んでソース領域３０が形成される
。なお、イオン注入でソース領域３０を形成することで
、トランジスタの特性が向上する。

次に、このようなドレイン領域２９．ソース領域３０の
形成後、段差部側壁２４に形成されたフローティングゲ
ート電極２８の表面を酸化し、酸化膜３１を形成する。

このような酸化膜３１の形成後、第３図ｄに示すように
、全面に第２層目の多結晶シリコン層３２を形成する。

この第２ｒｒ！Ｊ目の多結晶シリコン層３２の形成によ
って、上記フローティングゲート電極２８は、上記酸化
膜３２を介して上記段差部側壁２４の外側から被覆され
る。

第２Ｎ目の多結晶シリコンＮ３２は、コントロールゲー
ト電極として用いられるが、コントロールゲート電極は
他のトランジスタとの接続を図る必要があるため、その
配線部分を残すためにレジスト層３３を選択的に形成す
る。

次に、上記配線部分に対応したレジス）１１３３をマス
クとして、ＲＩＥ（反応性イオンエツチング）等の異方
性エツチングを行う。すると、レジスト層３３に対応し
て配線部分が形成され、さらに上記フローティングゲー
ト電極２８には酸化膜３２を介して形成されるコントロ
ールゲート電極３４が形成される。そして、上記レジス
ト層３３を除去し、第３図ｅに示すような構造のトラン
ジスタを有した不揮発性メモリ装置が製造されることに
なる。

なお、上述の実施例においては、突設部１１゜２３の形
状を略四角柱状としたが限定されるものではなく、他の
形状とすることもできる。突設部の段差部側壁は、必ず
しも垂直でなくとも良く、多少傾斜を有するものも含む
。ソース領域とドレイン領域は、突設部の上端側と下端
側に形成されるが、その不純物領域の深さや濃度等につ
いては、特性に応じて任意に選択できる。また、ゲート
酸化膜等の材料については、窒化膜等を組み合わせた構
造とすることも可能である。

第２の実施例 本実施例の不揮発性メモリ装置は、第４図および第５図
に示すように、溝部を形成し、その段差部側壁にフロー
ティングゲート電極およびコントロール電極を形成した
ものである。

まず、その構造について説明すると、本実施例は、トラ
ンジスタが形成される半導体基体がＮ型のシリコン基板
４１とその上に積層されたＰ型のウェル領域４２とから
構成されている。上記Ｐ型のウェル領域４２には、溝部
４３が形成されており、その溝部４３の段差部側壁４４
は基板主面４５に対して略垂直な面を有している。この
溝部４３は図示するように略円柱状であり、上記段差部
側壁４４は円柱体の周側面とされている。

上記溝部４３の上端側と下端側には、それぞれ不純物領
域が形成されている。上端側の不純物領域はドレイン領
域４６である。このドレイン領域４６は上記基板主面４
５に臨んで所定の深さを以て形成されている。下端側の
不純物領域はソース領域４７である。このソース領域４
７は上記溝部４３の底部に臨んで上記Ｎ型のシリコン基
板４１に形成されている。ソース領域４７の端部は略溝
部４３の径と同径とされている。

上記溝部４３の内側には、該溝部４３の段差部側壁４４
と底部を被覆するように、ゲート酸化膜４８が形成され
ている。さらにそのゲート酸化膜４８には、フローティ
ングゲート電極４９が形成されている。このフローティ
ングゲート電極４９は、所定の膜厚を持った略リング状
に形成され、上記段差部側壁４４をゲート酸化膜４８を
介し上記段差部側壁４４の周側面に沿って覆うように形
成されている。

このようなフローティングゲート電極４９は、その表面
が酸化膜５０に被覆されている。この酸化膜５０は、円
筒°状のフローティングゲート電極４９の内側を被覆す
るように形成されている。そして、上記酸化膜５０によ
る円筒状の溝を充填するようにコントロールゲート電極
５１が形成されている。すなわち、コントロールゲート
電極５１は、上記酸化膜５０を介して上記フローティン
グゲート電極４９を被覆する。このコントロールゲート
電極５１は、その底部が上記ソース領域４７に酸化膜を
介して対向し、上記基板主面４５上では、他のトランジ
スタ等と接続するための配線部分として延在されている
。

このような構造を有する本実施例の不揮発性メモリ装置
にかかるトランジスタは、ソース領域４７とドレイン領
域４６の間のチャンネル領域が上記溝部４３の段差部側
壁４４に形成されている。

そして、フローティングゲート電極４９は段差部側壁４
４に形成され、コントロールゲート電極５１はその段差
部側壁４４に沿って形成されたフローティングゲート電
極４９を被覆するように形成されている。このためメモ
リセルのトランジスタは平面上の占有面積が小さくなり
、メモリ装置は高集積なものとなる。

次に、第６図ａ〜第６図ｅを参照しながら、本実施例の
不揮発性メモリ装置を製造するための方法について説明
する。

まず、第６図ａに示すように、Ｎ型のシリコン基板６１
上にＰ型のウェル領域６２が形成される。

上記Ｎ型のシリコン基板６１の代わりにＰ型のシリコン
基板を用いても良い。また、Ｐ型のウェル領域６２の代
わりにＰ型のエピタキシャル層を形成することもできる
。

次に、上記Ｐ型のウェル領域６２の表面である基板主面
６３上に、選択的にレジスト層６４を形成する。このレ
ジスト層６４は溝部となる領域に対応して開口される。

このようなレジスト層６４を形成した後、第６図すに示
すように、該レジスト層６４をマスクとして溝部６５を
形成する。その形成は例えばＲＩＥ法による。この溝部
６５の形状は上記Ｐ型のウェル領域６２を略円柱状に掘
り下げたものとされ、その底面は上記Ｎ型のシリコン基
板６１上となる。この溝部６５の段差部側壁６６は、上
記Ｐ型のウェル領域６２を基板主面６３と垂直な周面と
される。なお、溝部６５の底面は必ずしもＮ型のシリコ
ン基板６１に達しなくとも良い。後の工程で形成するソ
ース領域がＮ型のシリコン基板６エと接続する深さで良
い。

続いて、マスクとして用いた上記レジスト層６４を除去
し、第６図Ｃに示すように、全面にゲート酸化膜６７を
形成する。このゲート酸化膜６７は、上記溝部６５の底
部および段差部側壁６６を被覆し、上記Ｐ型のウェル領
域６２の基板主面６３も被覆する。次に、そのゲート酸
化膜６７上に第１層目の多結晶シリコンＩ？ｉ６８を形
成する。第１層目の多結晶シリコン層６８は、上記溝部
６５の形状に沿って形成される。

次に、第６図ｄに示すように、上記第１層目の多結晶シ
リコン層６８をＲＩＥ法等によりエッチバックし、段差
部側壁６６にのみ多結晶シリコン層を残存させる。この
残存した多結晶シリコン層がフローティングゲート電極
６９となる。

このようなフローティングゲート電極６９を形成したと
ころで、溝部６５の底面で上記Ｎ型のシリコン基板６１
に接してソース領域７０が形成され、上記Ｐ型のウェル
領域６２の基板表面６３に臨んでドレイン領域７１が形
成される。このようなソース領域７０とドレイン領域７
１を形成することで、上記段差部側壁６６にはチャンネ
ル領域が形成されることになる。

次に、上記フローティングゲート電極６９の表面に酸化
膜７２を形成する。この酸化膜７２の形成後、第６図ｅ
に示すように、全面に第２Ｎ目の多結晶シリコン層を形
成する。この第２層目の多結晶シリコン層は上記酸化膜
７２が被覆されてなる上記フローティングゲート電極６
９の間にも充填される。そして、この第２層目の多結晶
シリコン層をパターニングして、コントロールゲート電
極７３を得る。

このような製造工程を経て、上述の構造を有する本実施
例の不揮発性メモリ装置を得ることができる。

次に、第７図および第８図を参照しながら、本実施例の
不揮発性メモリ装置のレイアウトについて説明する。

まず、そのレイアウトの構造について説明すると、半導
体基体に形成された溝部内にフローティングゲート電極
とコントロールゲート電極が形成され、ワード線とビッ
ト線が直交する角度で配設され、ドレイン領域を共通と
する一対のメモリセルの領域の長手方向が上記ワード線
及び上記ビット線の配設された方向とそれぞれ所定角度
を有して形成されてなる。

また、特に、そのレイアウトは、ドレイン領域を共通と
する一対のメモリセルの領域の長手方向の角度を、上記
ワード線及びピント線とそれぞれ約４５°となるような
角度とすることが可能である。

第７図を参照しながら、具体的なレイアウトについて説
明すると、図中Ｘ方向がワード線ＷＬの延長される方向
であり、図中Ｙ方向がビット線ＢＬおよび接地線（電源
線）ＧＮＤの延長される方向である。この不揮発性メモ
リ装置において、１つのメモリセルは、図中破線Ｕ１内
に示す領域である。各メモリセルは、ドレイン領域を共
通として隣接するメモリセルと対をなしている。図中、
点を付して示す領域は、不純物が導入された領域であり
、Ｎ°型の不純物領域７４とＰ゛型の不純物領域７５と
からなる。また、不純物の導入されない領域は素子分離
領域７０である。なお、図中、層間絶縁膜等は省略して
いる。

上記ワード線ＷＬは、図中Ｘ方向を長手方向として配線
される層であり、例えば多結晶シリコン層により形成さ
れる。このワード線ＷＬは、メモリトランジスタのコン
トロールゲート電極として機能し、各メモリセルのＮ°
型の不純物領域７４内に開口されたコンタクトホール７
１を介して溝部内に充填される。

上記ピント線ＢＬは、図中Ｙ方向を長手方向とし、メモ
リトランジスタのドレインに接続されるアルミ配線層で
ある。このビット線ＢＬは、一対のメモリセルの中心に
設けられるコンタクトホール７２を介してＮ゛型の不純
物領域７４すなわちトランジスタのドレイン領域と接続
する。

上記接地線ＧＮＤは、上記ビット線ＢＬと同じ図中Ｙ方
向を長手方向とし、各ビット線ＢＬの間に各ビット線Ｂ
Ｌとは所定間隔離されて配設される。この接地線ＧＮＤ
は、各メモリセルから取り出されるＰ゛型の不純物領域
７５とコンタクトホール７３を介して接続する。

上記Ｎ゛型の不純物領域７４は、一対のメモリトランジ
スタのドレイン領域からなる領域であり、平面、上略矩
形状とされる。このＮ゛型の不純物領域７４の略中心に
は、当該Ｎ１型の不純物領域７４とビット線ＢＬを接続
するためのコンタクトホール７２が形成される。さらに
Ｎ゛型の不純物領域７４の両端部側には、当該Ｎ゛型の
不純物領域７４の下部の溝部にコントロールゲート電極
を充填するためのコンタクトホール７１が形成される。

ここで、このＮ゛型の不純物領域７４の長手方向（３つ
のコンタクトホール７１，７２．７１の並んだ方向）は
、本実施例の不揮発性メモリ装置において、図中Ｘ、Ｙ
方向のそれぞれから４５＠ずつ角度を持った斜めな方向
とされている。このような角度でメモリセルを配置する
ことで、ビット綿ＢＬとワード線ＷＬの双方を共に直線
状の配線とすることができ、素子を高密度に配置するこ
とができる。

上記Ｐ“型の不純物領域７５は接地電位を与えるための
取り出し領域として機能する。このＰ。

型の不純物領域７５は例えば正方形状とされる。

Ｐ゛型の不純物領域７５の中心には、当該Ｐ４型の不純
物領域７５と上記接地線ＧＮＤとを接続するためのコン
タクトホール７３が形成される。このＰ゛型の不純物領
域７５の位置は、上記Ｎ゛型の不純物領域７４の間に素
子分離領域７０を介しながら挟まれたものとされ、さら
に上記Ｎ゛型の不純物領域７４の長手方向の延長線上に
存在することになる。従って、本実施例の不揮発性メモ
リ装置の平面上のレイアウトは、上記長手方向において
上記Ｐ゛型の不純物領域７５とＮ゛型の不純物領域７４
が交互に繰り返されたものとなる。また、上記長手方向
と垂直な方向で隣接する上記各不純物領域７４．７５の
位置関係は、１つのメモリセルの領域Ｕ１′の長手方向
のピッチをＰ、としたときに、その長手方向でＰ１／２
だけずれたものとなる。

次に、第８図の断面図を参照しながら、上記レイアウト
の１つのメモリセルについて説明する。

まず、その半導体基体の構造は、Ｎ型のシリコン基板８
１上にＰ型のウェル領域８２が積層される。

これらＮ型のシリコン基板８１とＰ型のウェル領域８２
の間には、ソース領域として機能するＮ。

型の不純物領域（埋め込み領域）８３が形成される。

上記Ｐ型のウェル領域８２には、上記Ｎ゛型の不純物領
域８３に接する深さで溝部８４が形成される。この溝部
８４の段差部側壁８５には、ゲート酸化膜８６を介して
フローティングゲート電極８７が形成される。このフロ
ーティングゲート電極８７は酸化膜８８に被覆される。

そして、溝部８４の内部の酸化膜８８には、コントロー
ルゲート電極８９が形成される。このコントロールゲー
ト電極８９は上記ワード線ＷＬの一部を溝部８４内部に
充填したものである。

上記フローティングゲート電極８７が形成されてなる段
差部側壁８５の上端側には、上記Ｐ型のウェル領域８２
の表面で、ドレイン領域となるＮ゛型の不純物領域７４
が形成される。このように段差部側壁８５の上端側にＮ
゛型の不純物領域７４が形成され、その下端側にＮ°型
の不純物領域８３が形成されることで、上記段差部側壁
８５にはチャンネル領域が形成されることになる。上記
Ｎ゛型の不純物領域７４は基板主面に沿って形成され、
隣接するメモリセルで共通のコンタクトホール７２でビ
ット線ＢＬと接続する。

上記チャンネル領域となる段差部側壁８５は、素子分離
領域７０の下部のＰ型のウェル領域８２を介して基板主
面に臨んだＰ゛型の不純物領域７５と接続する。このＰ
゛型の不純物領域７５はその中央にコンタクトホール７
３が形成され、そのコンタクトホール７３を介して接地
線ＧＮＤと接続する。なお、上記ワード線ＷＬと上記ビ
ット線ＢＬ及び上記接地線ＧＮＤの間には層間絶縁膜９
０が形成されている。

このような構造からなる本実施例の不揮発性メモリ装置
は、段差部側壁８５にフローティングゲート電極８７を
形成し、その段差部側壁８５の半導体基体をチャンネル
領域としているために、平面状に形成する場合に比較し
て小さい面積で素子を高密度に配置することができる。

また、さらに上述のように、ワード線ＷＬおよびビット
線ＢＬと一対のメモリセルの長手方向が角度を以て配置
されるため、接続に必要なコンタクトホール等は直線状
に並ぶことになり、高集積化が実現されることになる。

なお、本実施例において、溝部の形状を円柱状として説
明したが、これに限定されず他の角柱状であっても良い
。また、溝部の段差部側壁は、必ずしも垂直でなくとも
良く、多少傾斜を有するものも含む。ソース領域とドレ
イン領域は、段差部側壁の上端側と下端側に形成される
が、その不純物領域の深さや濃度等については、特性に
応じて任意に選択できる。また、ゲート酸化膜等の材料
については、窒化膜等を組み合わせた構造とすることも
可能である。

〔発明の効果〕

本発明の不揮発性メモリ装置は、段差部側壁にフローテ
ィングゲート電極が形成され、それを被覆するようにコ
ントロールゲート電極が形成されるため、トランジスタ
が縦方向に形成されて、素子の高密度な配置が実現され
る。

【図面の簡単な説明】

第１図は本発明の不揮発性メモリ装置の一例の要部断面
を示すものであって第２図のＩ−Ｉ線断面図、第２図は
上記不揮発性メモリ装置の一例の平面図、第３図ａ〜第
３図ｅはその製造方法を説明するためのそれぞれ工程断
面図、第４図は本発明の不揮発性メモリ装置の他の一例
の要部断面図、第５図は上記他の一例の平面図、第６図
ａ〜第６図ｅは上記他の一例の製造方法を説明するため
のそれぞれ工程断面図、第７図は上記他の一例の平面レ
イアウト、第８図は第７図の■−■線断面図である。ま
た、第９図は従来の不揮発性メモリ装置の一例の要部断
面図、第１０図はその従来の一例の要部平面図である。 １１・・・突設部 １２．４４．８５・・・段差部側壁 １６．４９．８７・・・フローティングゲート電極１８
．５１．８９・・・コントロールゲート電極特許出願人
　　　ソニー株式会社 代理人弁理士　小池　晃（他２名） 第２図 第３図ａ り１ 第３図す 第３図Ｃ 第３図ｄ 第３図ｅ 第５図 第４図 第６図ａ　　　　　　第６図ｂ ｆＪ６図Ｃ第６図ｄ 第６図ｅ 第７図 第８図 第９図 第１０図

Claims (1)

【特許請求の範囲】
1. 半導体基体上に形成された段差部側壁にそれぞれ形成さ
   れる複数のフローティングゲート電極と、該フローティ
   ングゲート電極を覆って形成されるコントロールゲート
   電極を有し、メモリセルのトランジスタのチャンネル領
   域は上記段差部側壁に形成される不揮発性メモリ装置。