JPH04155870A - 半導体不揮発性記憶装置 - Google Patents
半導体不揮発性記憶装置Info
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- JPH04155870A JPH04155870A JP2280731A JP28073190A JPH04155870A JP H04155870 A JPH04155870 A JP H04155870A JP 2280731 A JP2280731 A JP 2280731A JP 28073190 A JP28073190 A JP 28073190A JP H04155870 A JPH04155870 A JP H04155870A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 60
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 238000007667 floating Methods 0.000 claims abstract description 26
- 239000000758 substrate Substances 0.000 claims abstract description 25
- 238000000034 method Methods 0.000 claims abstract description 8
- 239000012535 impurity Substances 0.000 claims description 7
- 238000001312 dry etching Methods 0.000 claims description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 29
- 229910052710 silicon Inorganic materials 0.000 abstract description 29
- 239000010703 silicon Substances 0.000 abstract description 29
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 8
- 230000010354 integration Effects 0.000 abstract description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 4
- 229910052782 aluminium Inorganic materials 0.000 abstract description 4
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 abstract description 4
- 229910021342 tungsten silicide Inorganic materials 0.000 abstract description 4
- 239000010408 film Substances 0.000 description 45
- 239000011229 interlayer Substances 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000002784 hot electron Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- -1 arsenic ions Chemical class 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、浮遊ゲート電極を有する半導体不揮発性記憶
装置とその製造方法に利用する。
装置とその製造方法に利用する。
本発明は、浮遊電極を有する半導体不揮発性記憶装置と
その製造方法において、 半導体基板の表面上に半導体ピラーを設け、半導体ピラ
ーの側面に第一ゲート絶縁膜、浮遊ゲート電極、第二ゲ
ート絶縁膜および制御ゲート電極を設け、半導体ピラー
の上部にドレイン領域を、底部にソース領域を設けるこ
とにより、性能を損なうことなく集積度の向上を図った
ものである。
その製造方法において、 半導体基板の表面上に半導体ピラーを設け、半導体ピラ
ーの側面に第一ゲート絶縁膜、浮遊ゲート電極、第二ゲ
ート絶縁膜および制御ゲート電極を設け、半導体ピラー
の上部にドレイン領域を、底部にソース領域を設けるこ
とにより、性能を損なうことなく集積度の向上を図った
ものである。
第６図は従来の半導体不揮発性記憶装置の一例を示す模
式的断面図である。
式的断面図である。
Ｐ型シリコン基板１上に第一ゲート酸化膜２を介して浮
遊ゲート電極３が形成され、その上に第二ゲート酸化膜
４を介して制御ゲート電極５が形成される。さらに、Ｐ
型シリコン基板１上のゲート直下のチャネル領域６に隣
接して、Ｎ型不純物がドープされたドレイン領域７およ
びソース領域８が形成され、半導体不揮発性記憶装置が
構成される。
遊ゲート電極３が形成され、その上に第二ゲート酸化膜
４を介して制御ゲート電極５が形成される。さらに、Ｐ
型シリコン基板１上のゲート直下のチャネル領域６に隣
接して、Ｎ型不純物がドープされたドレイン領域７およ
びソース領域８が形成され、半導体不揮発性記憶装置が
構成される。
次に、この半導体不揮発性記憶装置の動作について説明
する。まず、書込み時には、ドレイン−ソース間に電圧
を印加し、かつ制御ゲート電極５にも電圧を印加して、
ドレイン近傍で発生する電子（ホットエレクトロン）を
浮遊ゲート電極３に注入する。浮遊ゲート電極３に注入
された電子は、浮遊ゲート電極３を取囲む絶縁膜を介し
て保持される。次に、読出し時には、浮遊ゲート電極３
には書込みの有無に応じて電荷の有無が生じていること
から、そのしきい値電圧を与えて、チャネルが形成され
るか否かでデータとして取出せることになる。そして、
消去の時には例えば紫外線が照射されて、浮遊ゲート電
極３の内部に蓄積されていた電子を逃すことにより行わ
れる。
する。まず、書込み時には、ドレイン−ソース間に電圧
を印加し、かつ制御ゲート電極５にも電圧を印加して、
ドレイン近傍で発生する電子（ホットエレクトロン）を
浮遊ゲート電極３に注入する。浮遊ゲート電極３に注入
された電子は、浮遊ゲート電極３を取囲む絶縁膜を介し
て保持される。次に、読出し時には、浮遊ゲート電極３
には書込みの有無に応じて電荷の有無が生じていること
から、そのしきい値電圧を与えて、チャネルが形成され
るか否かでデータとして取出せることになる。そして、
消去の時には例えば紫外線が照射されて、浮遊ゲート電
極３の内部に蓄積されていた電子を逃すことにより行わ
れる。
この従来の半導体不揮発性記憶装置では、その構成要素
が半導体基板表面に対し水平に配置されているため、素
子性能を維持しつつ集積度を向上することが困難である
欠点があった。
が半導体基板表面に対し水平に配置されているため、素
子性能を維持しつつ集積度を向上することが困難である
欠点があった。
すなわち、半導体不揮発性記憶装置の微細化を図り、チ
ャネル長を短くした場合、ドレイン近傍の電界集中が高
まりホットキャリアが生じやすくなるため読出し時の低
い電圧で書込みが行われしまう読出しデイスクープ（ソ
フトライト）が生じたり、パンチスルー耐圧が低下する
という問題が生じている。
ャネル長を短くした場合、ドレイン近傍の電界集中が高
まりホットキャリアが生じやすくなるため読出し時の低
い電圧で書込みが行われしまう読出しデイスクープ（ソ
フトライト）が生じたり、パンチスルー耐圧が低下する
という問題が生じている。
また、半導体不揮発性記憶装置の単位素子の大きさは、
チャネル長、ドレイン引出し電極コンタクト径および素
子分離幅により制約されており、これらの寸法を同時に
縮小しなければ、集積度を大幅に向上できない欠点があ
った。
チャネル長、ドレイン引出し電極コンタクト径および素
子分離幅により制約されており、これらの寸法を同時に
縮小しなければ、集積度を大幅に向上できない欠点があ
った。
本発明の目的は、前記の欠点を除去することにより、集
積度の向上を図りつつ性能の維持向上を図ることのでき
る、半導体不揮発性記憶装置とその製造方法を提供する
ことである。
積度の向上を図りつつ性能の維持向上を図ることのでき
る、半導体不揮発性記憶装置とその製造方法を提供する
ことである。
本発明の半導体不揮発性記憶装置は、一導電型の半導体
基板と、この半導体基板に設けられソースまたはドレイ
ンとして働く逆導電型の不純物領域と、この不純物領域
に隣接して形成されるチャネル領域と、このチャネル領
域上に順次積層して設けられた第一ゲート絶縁膜、浮遊
ゲート電極、第二ゲート絶縁膜および制御ゲート電極と
を含む半導体不揮発性記憶装置において、側面に前期チ
ャネル領域が形成され、上部および底部に前期不純物領
域が設けられ、側面が半導体基板表面に対してほぼ垂直
になるように前記半導体基板表面上に設けられた半導体
ピラーを含むことを特徴とする。
基板と、この半導体基板に設けられソースまたはドレイ
ンとして働く逆導電型の不純物領域と、この不純物領域
に隣接して形成されるチャネル領域と、このチャネル領
域上に順次積層して設けられた第一ゲート絶縁膜、浮遊
ゲート電極、第二ゲート絶縁膜および制御ゲート電極と
を含む半導体不揮発性記憶装置において、側面に前期チ
ャネル領域が形成され、上部および底部に前期不純物領
域が設けられ、側面が半導体基板表面に対してほぼ垂直
になるように前記半導体基板表面上に設けられた半導体
ピラーを含むことを特徴とする。
また、本発明の半導体不揮発性記憶装置の製造方法は、
一導電型の半導体基板表面にドライエツチングを用いて
半導体ピラーを形成する工程と、前期半導体ピラーを形
成した前記半導体表面に、第一ゲート絶縁膜、浮遊ゲー
ト電極、第二ゲート絶縁膜および制御ゲート電極を順次
積層して形成する工程と、前記半導体ピラーの上部およ
び底部にそれぞれ導電型のドレイン領域およびソース領
域を形成する工程とを含むことを特徴とする。
一導電型の半導体基板表面にドライエツチングを用いて
半導体ピラーを形成する工程と、前期半導体ピラーを形
成した前記半導体表面に、第一ゲート絶縁膜、浮遊ゲー
ト電極、第二ゲート絶縁膜および制御ゲート電極を順次
積層して形成する工程と、前記半導体ピラーの上部およ
び底部にそれぞれ導電型のドレイン領域およびソース領
域を形成する工程とを含むことを特徴とする。
〔作用〕
ソース、ドレインおよびチャネル領域の配置構成を、半
導体ピラーを用いて、チャネル領域の主要部分が半導体
基板表面に垂直になるようにすることにより、チャネル
長は半導体ピラーの高さで決まり、半導体不揮発性記憶
装置の単位素子を、チャネル長を考慮することなく微細
化できる。
導体ピラーを用いて、チャネル領域の主要部分が半導体
基板表面に垂直になるようにすることにより、チャネル
長は半導体ピラーの高さで決まり、半導体不揮発性記憶
装置の単位素子を、チャネル長を考慮することなく微細
化できる。
このため、素子性能を維持したまま、高集積度の半導体
不揮発性記憶装置を製造することが可能となる。
不揮発性記憶装置を製造することが可能となる。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）は本発明の半導体不揮発性記憶装置の第一
実施例の要部を示す平面図、第１図ら）は第１図（ａ）
のＡ−Ａ’に沿う模式的断面図、および第１図（Ｃ）は
第１図（ａ）のＢ−Ｂ’に沿う模式的断面図である。
実施例の要部を示す平面図、第１図ら）は第１図（ａ）
のＡ−Ａ’に沿う模式的断面図、および第１図（Ｃ）は
第１図（ａ）のＢ−Ｂ’に沿う模式的断面図である。
本節−実施例の半導体不揮発性記憶装置は、Ｐ型シリコ
ン基板１の表面を加工して形成されたシリコンピラー９
の側面に、第一ゲート絶縁膜である第一ゲート酸化膜２
、多結晶シリコンからなる浮遊ゲート電極３、第二ゲー
ト絶縁膜である第二ゲート酸化膜４、および多結晶シリ
コンからなる制御ゲート電極５が順次積層して形成され
、シリコンピラー９の上部にドレイン領域７、底部にソ
ース領域８がそれぞれ形成されている。単位素子である
各シリコンピラーは、層間絶縁膜１０で分離されており
、タングステンシリサイドからなるワード線１１および
アルミニウムからなるビット線１２によりメモリセルア
レイとして電気的に結合されている。
ン基板１の表面を加工して形成されたシリコンピラー９
の側面に、第一ゲート絶縁膜である第一ゲート酸化膜２
、多結晶シリコンからなる浮遊ゲート電極３、第二ゲー
ト絶縁膜である第二ゲート酸化膜４、および多結晶シリ
コンからなる制御ゲート電極５が順次積層して形成され
、シリコンピラー９の上部にドレイン領域７、底部にソ
ース領域８がそれぞれ形成されている。単位素子である
各シリコンピラーは、層間絶縁膜１０で分離されており
、タングステンシリサイドからなるワード線１１および
アルミニウムからなるビット線１２によりメモリセルア
レイとして電気的に結合されている。
単位素子トランジスタのチャネルはドレイン領域７およ
びソース領域８の隣接するチャネル領域６、すなわちシ
リコンピラー９の表面に形成される。
びソース領域８の隣接するチャネル領域６、すなわちシ
リコンピラー９の表面に形成される。
一般に、浮遊ゲート電極を有する半導体不揮発性記憶装
置は、浮遊ゲート電極が基板および制御ゲート電極とつ
くる結合容量の比が高い程、浮遊ゲート電極の電位を高
く維持できるために、読出しおよび書込みが速く、パン
チスルー耐圧が向上する等特性的に優れたものとなる。
置は、浮遊ゲート電極が基板および制御ゲート電極とつ
くる結合容量の比が高い程、浮遊ゲート電極の電位を高
く維持できるために、読出しおよび書込みが速く、パン
チスルー耐圧が向上する等特性的に優れたものとなる。
本発明の半導体不揮発性記憶装置は、第１図（ａ）から
明らかなように、第一ゲート酸化膜２の面積よりも第二
ゲート酸化膜４０面積の方が大きいため、浮遊ゲート電
極３０つくる結合容量比を大きくとれる長所がある。そ
のため、書込みおよび読出しの動作が速く、高いバンチ
スルー耐圧が得られる。さらに、単位素子トランジスタ
の寸法は、ドレイン領域７とビット線１２とを結合する
コンタクト径とシリコンピラー９間の間隔とにより決定
されるので、容易に微細化を行うことが可能である。
明らかなように、第一ゲート酸化膜２の面積よりも第二
ゲート酸化膜４０面積の方が大きいため、浮遊ゲート電
極３０つくる結合容量比を大きくとれる長所がある。そ
のため、書込みおよび読出しの動作が速く、高いバンチ
スルー耐圧が得られる。さらに、単位素子トランジスタ
の寸法は、ドレイン領域７とビット線１２とを結合する
コンタクト径とシリコンピラー９間の間隔とにより決定
されるので、容易に微細化を行うことが可能である。
本発明の特徴は、第１図において、シリコンピラー９を
設け、このシリコンピラー９の表面上に、第一ゲート酸
化膜２、浮遊ゲート電極３、第二ゲート酸化膜４および
制御ゲート電極５を設け、シリコンピラー９の上部にド
レイン領域７を、底部にソース領域８を設けたことにあ
る。
設け、このシリコンピラー９の表面上に、第一ゲート酸
化膜２、浮遊ゲート電極３、第二ゲート酸化膜４および
制御ゲート電極５を設け、シリコンピラー９の上部にド
レイン領域７を、底部にソース領域８を設けたことにあ
る。
次に、本発明の半導体不揮発性記憶袋−の製造方法につ
いて説明する。第２図（ａ）〜（６）は第１図の第一実
施例の主要製造工程における模式的断面図で、第１図（
ａ）のＡ−Ａ’に沿う断面図を示す。
いて説明する。第２図（ａ）〜（６）は第１図の第一実
施例の主要製造工程における模式的断面図で、第１図（
ａ）のＡ−Ａ’に沿う断面図を示す。
まず、第２図（ａ）に示すように、Ｐ型シリコン基板１
の表面を加工して、シリコンピラー９を形成し、表面を
熱酸化し第一ゲート酸化膜２を形成する。そして、浮遊
ゲート電極３となる多結晶シリコン膜を化学気相成長法
により形成し、その表面を熱酸化し、第二ゲート酸化膜
４を形成する。次いで、制御ゲート電極５となる多結晶
シリコン薄膜、および酸化膜１４を化学気相成長法によ
り順次形成する。
の表面を加工して、シリコンピラー９を形成し、表面を
熱酸化し第一ゲート酸化膜２を形成する。そして、浮遊
ゲート電極３となる多結晶シリコン膜を化学気相成長法
により形成し、その表面を熱酸化し、第二ゲート酸化膜
４を形成する。次いで、制御ゲート電極５となる多結晶
シリコン薄膜、および酸化膜１４を化学気相成長法によ
り順次形成する。
次に、第２図ら）に示すように、初めに酸化膜１４を異
方性ドライエツチングして、制御ゲート電極５の表面保
護膜となる側壁のみを残す。続いて、制御ゲート電極５
、第二ゲート酸化膜４および浮遊ゲート電極３を順次異
方性ドライエツチングにより除去する。こうして、シリ
コンピラー９の上部および底部には第一ゲート酸化膜２
が露出している状態で、ヒ素をイオン注入し、シリコン
ピラー９の上部にドレイン領域７を、底部にソース領域
８を形成する。
方性ドライエツチングして、制御ゲート電極５の表面保
護膜となる側壁のみを残す。続いて、制御ゲート電極５
、第二ゲート酸化膜４および浮遊ゲート電極３を順次異
方性ドライエツチングにより除去する。こうして、シリ
コンピラー９の上部および底部には第一ゲート酸化膜２
が露出している状態で、ヒ素をイオン注入し、シリコン
ピラー９の上部にドレイン領域７を、底部にソース領域
８を形成する。
さらに、第２図（Ｃ）に示すように、ボロン・ドープ・
リンガラス（Ｂ Ｐ Ｓ Ｇ）膜を化学気相成長した後
、９００℃程度の温度でアニールし、シリコンピラー９
ｒＶＪに層間絶縁膜１０を埋め込む。この際、初めにシ
リコンピラ−９上部が埋設するだけの膜厚の層間絶縁膜
１０を埋め込み、第１図で示したワード線形成領域をエ
ツチングし、タングステンシリサイドをスパッタリング
法により形成し、パターニングを行う。こうしてワード
線を形成した後、さらに層間絶縁膜１０の成長を行う。
リンガラス（Ｂ Ｐ Ｓ Ｇ）膜を化学気相成長した後
、９００℃程度の温度でアニールし、シリコンピラー９
ｒＶＪに層間絶縁膜１０を埋め込む。この際、初めにシ
リコンピラ−９上部が埋設するだけの膜厚の層間絶縁膜
１０を埋め込み、第１図で示したワード線形成領域をエ
ツチングし、タングステンシリサイドをスパッタリング
法により形成し、パターニングを行う。こうしてワード
線を形成した後、さらに層間絶縁膜１０の成長を行う。
最後に、第２図（ｄ）に示すように、ドレイン領域７の
上部にコンタクト孔を開口し、アルミニウムをスパッタ
リング法により成長し、これをバターニングしてビット
線１２を形成する。
上部にコンタクト孔を開口し、アルミニウムをスパッタ
リング法により成長し、これをバターニングしてビット
線１２を形成する。
本第二実施例の単位素子トランジスタの特性を第３図お
よび第４図に示す。
よび第４図に示す。
第３図はシリコンピラーの高さＬをパラメータとして、
シリコンピラーの周囲長Ｗとトランジスタのドレイン電
流１つとの関係を示したものである。ここで、制御ゲー
ト電極の印加電圧Ｖｃｒ、＝５Ｖ１ ドレイン電圧ｖｎ
＝１ｖとして、トランジスタのドレイン電流を■。とじ
た。ＬおよびＷは、それぞれトランジスタのゲート長お
よびゲート幅に相当し、 Ｉ、ＯｃＷ／Ｌ の関係がある。
シリコンピラーの周囲長Ｗとトランジスタのドレイン電
流１つとの関係を示したものである。ここで、制御ゲー
ト電極の印加電圧Ｖｃｒ、＝５Ｖ１ ドレイン電圧ｖｎ
＝１ｖとして、トランジスタのドレイン電流を■。とじ
た。ＬおよびＷは、それぞれトランジスタのゲート長お
よびゲート幅に相当し、 Ｉ、ＯｃＷ／Ｌ の関係がある。
また、第４図はＬ＝Ｗ＝１．２μｍの単位素子トランジ
スタの書込み特性を示すもので、制御ゲート電極の膜厚
ｄをパラメータとしている。膜厚ｄの増加に伴い第二ゲ
ート酸化膜４の面積も増加し、その結果、結合容量比が
大きくなり書込み速度は速くなる。
スタの書込み特性を示すもので、制御ゲート電極の膜厚
ｄをパラメータとしている。膜厚ｄの増加に伴い第二ゲ
ート酸化膜４の面積も増加し、その結果、結合容量比が
大きくなり書込み速度は速くなる。
第５図は本発明の半導体不揮発性記憶装置の第二実施例
の構造を示す模式的断面図である。
の構造を示す模式的断面図である。
本第二実施例は、第一実施例と同様に、Ｐ型シリコン基
板１０表面を加工して形成したシリコンピラー９の側面
に、第一ゲート絶縁膜である第一ゲート酸化膜２、多結
晶シリコンからなる浮遊ゲート電極３、第二ゲート絶縁
膜である第二ゲート酸化膜４、および多結晶シリコンか
らなる制御ゲート電極５が順次形成され、シリコンピラ
ー９の上部にドレイン領域７、底部にソース領域８が形
成されている。単位素子となる各シリコンピラー９は、
層間絶縁膜１０で分離されており、タングステンシリサ
イドからなるワード線１１およびアルミニウムからなる
ビット線１２によりメモリセルアレイとして電気的に結
合されている。
板１０表面を加工して形成したシリコンピラー９の側面
に、第一ゲート絶縁膜である第一ゲート酸化膜２、多結
晶シリコンからなる浮遊ゲート電極３、第二ゲート絶縁
膜である第二ゲート酸化膜４、および多結晶シリコンか
らなる制御ゲート電極５が順次形成され、シリコンピラ
ー９の上部にドレイン領域７、底部にソース領域８が形
成されている。単位素子となる各シリコンピラー９は、
層間絶縁膜１０で分離されており、タングステンシリサ
イドからなるワード線１１およびアルミニウムからなる
ビット線１２によりメモリセルアレイとして電気的に結
合されている。
本第二実施例の特徴は、ソース領域８が浮遊ゲート電極
３とはオフセットされており、このオフセットチャネル
領域１５上まで、制御ゲート電極５が延長されているこ
とと、第一ゲート酸化膜２の膜厚が２００ｍ以下である
ことにある。
３とはオフセットされており、このオフセットチャネル
領域１５上まで、制御ゲート電極５が延長されているこ
とと、第一ゲート酸化膜２の膜厚が２００ｍ以下である
ことにある。
本第二実施例の半導体不揮発性記憶装置の動作として、
シリコンピラー高さ１．０μｍ１シリコンピラ一周囲長
３．２μｍ、第一ゲート酸化膜２の膜厚１５ｎｍ、オフ
セットされたチャネル領域１５のチャネル長０．５μｍ
の場合について述べる。
シリコンピラー高さ１．０μｍ１シリコンピラ一周囲長
３．２μｍ、第一ゲート酸化膜２の膜厚１５ｎｍ、オフ
セットされたチャネル領域１５のチャネル長０．５μｍ
の場合について述べる。
まず、書込みは、制御ゲート電極電圧１４Ｖ、ドレイン
電圧７Ｖを５０μｓｅｃ以上同時に印加することにより
、ドレイン近傍でホットエレクトロンを発生させ、浮遊
ゲート電極３に注入することにより行われる。また、消
去は、ドレイン電圧１４Ｖをｌ ｓｅｃ印加することに
より、ドレイン−浮遊ゲート電極間にファウラー・ノル
ドハイム型トンネル電流が第一ゲート酸化膜２中を介し
て流れることにより行われる。この消去時に浮遊ゲート
電極３に正電荷が蓄えられても、オフセットチャネル領
域１５が存在するためにトランジスタはエンハンストメ
ント型を保つ。
電圧７Ｖを５０μｓｅｃ以上同時に印加することにより
、ドレイン近傍でホットエレクトロンを発生させ、浮遊
ゲート電極３に注入することにより行われる。また、消
去は、ドレイン電圧１４Ｖをｌ ｓｅｃ印加することに
より、ドレイン−浮遊ゲート電極間にファウラー・ノル
ドハイム型トンネル電流が第一ゲート酸化膜２中を介し
て流れることにより行われる。この消去時に浮遊ゲート
電極３に正電荷が蓄えられても、オフセットチャネル領
域１５が存在するためにトランジスタはエンハンストメ
ント型を保つ。
また、読出しは、制御ゲート電極電圧５ｖ、ドレイン電
圧５Ｖで行うことができる。
圧５Ｖで行うことができる。
本第二実施例の半導体不揮発性記憶装置を用いれば、電
気的に一括消去が可能なフラッシュＥＥＰＲＯＭが容易
に製造できる。
気的に一括消去が可能なフラッシュＥＥＰＲＯＭが容易
に製造できる。
なお、以上の実施例の説明においては、半導体基板表面
に設けた半導体ピラーを取り上げたけれども、これは半
導体基板表面に設けられたトレンチ（溝）であっても同
様に実施することができる。
に設けた半導体ピラーを取り上げたけれども、これは半
導体基板表面に設けられたトレンチ（溝）であっても同
様に実施することができる。
以上説明したように、本発明は、半導体不揮発性記憶装
置において、単位トランジスタのチャネル領域を半導体
基板表面に対し垂直に形成しているので、性能を損なう
ことな（容易に微細化できる効果がある。
置において、単位トランジスタのチャネル領域を半導体
基板表面に対し垂直に形成しているので、性能を損なう
ことな（容易に微細化できる効果がある。
【図面の簡単な説明】
第１図（ａ）は本発明の第一実施例を示す平面図。
第１図ｂ）は第１図（ａ）のＡ−Ａ’に沿った模式的断
面図。 第１図（Ｃ）は第１図（ａ）の示したＢ−Ｂ’に沿う模
式的断面図。 第２図（ａ）〜（ｄ）はその主要製造工程における模式
第３図はそのゲート幅（Ｗ）に対するドレイン電流特性
図。 第４図はその書込時間に対するしきい値電圧特性図。 第５図は本発明の第二実施例を示す模式的断面図。 第６図は従来例を示す模式的断面図。 １・・・Ｐ型シリコン基板、２・・・第一ゲート酸化膜
、３・・・浮遊ゲート電極、４・・・第二ゲート酸化膜
、５・・・制御ゲート電極、６・・・チャネル領域、７
・・・ドレイン領域、８・・・ソース領域、９・・・シ
リコンピラー、１０・・・層間絶縁膜、１１・・・ワー
ド線、１２・・・ビット線、１３・・・表面保護膜、１
４・・・酸化膜、１５・・・オフセットチャネル領域。
面図。 第１図（Ｃ）は第１図（ａ）の示したＢ−Ｂ’に沿う模
式的断面図。 第２図（ａ）〜（ｄ）はその主要製造工程における模式
第３図はそのゲート幅（Ｗ）に対するドレイン電流特性
図。 第４図はその書込時間に対するしきい値電圧特性図。 第５図は本発明の第二実施例を示す模式的断面図。 第６図は従来例を示す模式的断面図。 １・・・Ｐ型シリコン基板、２・・・第一ゲート酸化膜
、３・・・浮遊ゲート電極、４・・・第二ゲート酸化膜
、５・・・制御ゲート電極、６・・・チャネル領域、７
・・・ドレイン領域、８・・・ソース領域、９・・・シ
リコンピラー、１０・・・層間絶縁膜、１１・・・ワー
ド線、１２・・・ビット線、１３・・・表面保護膜、１
４・・・酸化膜、１５・・・オフセットチャネル領域。
Claims (1)
- 【特許請求の範囲】 １、一導電型の半導体基板と、 この半導体基板に設けられソースまたはドレインとして
働く逆導電型の不純物領域と、 この不純物領域に隣接して形成されるチャネル領域と、 このチャネル領域上に順次積層して設けられた第一ゲー
ト絶縁膜、浮遊ゲート電極、第二ゲート絶縁膜および制
御ゲート電極と を含む半導体不揮発性記憶装置において、 側面に前期チャネル領域が形成され、上部および底部に
前期不純物領域が設けられ、側面が半導体基板表面に対
してほぼ垂直になるように前記半導体基板表面上に設け
られた半導体ピラーを含むことを特徴とする半導体不揮
発性記憶装置。 ２、一導電型の半導体基板表面にドライエッチングを用
いて半導体ピラーを形成する工程と、前期半導体ピラー
を形成した前記半導体表面に、第一ゲート絶縁膜、浮遊
ゲート電極、第二ゲート絶縁膜および制御ゲート電極を
順次積層して形成する工程と、 前記半導体ピラーの上部および底部にそれぞれ導電型の
ドレイン領域およびソース領域を形成する工程と を含むことを特徴とする半導体不揮発性記憶装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2280731A JP2743571B2 (ja) | 1990-10-18 | 1990-10-18 | 半導体不揮発性記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2280731A JP2743571B2 (ja) | 1990-10-18 | 1990-10-18 | 半導体不揮発性記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04155870A true JPH04155870A (ja) | 1992-05-28 |
| JP2743571B2 JP2743571B2 (ja) | 1998-04-22 |
Family
ID=17629164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2280731A Expired - Fee Related JP2743571B2 (ja) | 1990-10-18 | 1990-10-18 | 半導体不揮発性記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2743571B2 (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH0479369A (ja) * | 1990-07-23 | 1992-03-12 | Toshiba Corp | 不揮発性半導体記憶装置 |
-
1990
- 1990-10-18 JP JP2280731A patent/JP2743571B2/ja not_active Expired - Fee Related
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| US7994568B2 (en) | 2005-03-31 | 2011-08-09 | Hynix Semiconductor Inc. | Vertical transistor of semiconductor device and method for forming the same |
| KR101115473B1 (ko) * | 2010-03-02 | 2012-02-27 | 주식회사 하이닉스반도체 | 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2743571B2 (ja) | 1998-04-22 |
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Legal Events
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