DE19822523A1

DE19822523A1 - Nichtflüchtiger Halbleiterspeicher und Verfahren zu dessen Herstellung

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Publication number: DE19822523A1
Application number: DE19822523A
Authority: DE
Inventors: Kyeong-Man Ra
Original assignee: LG Semicon Co Ltd
Current assignee: SK Hynix Inc
Priority date: 1997-05-26
Filing date: 1998-05-19
Publication date: 1998-12-03
Anticipated expiration: 2018-05-20
Also published as: US6335553B1; JPH10335611A; TW392356B; US6037226A; DE19822523B4; KR19980084835A; CN1200574A; KR100232200B1; CN1107351C; JP2945969B2

Description

Die Erfindung betrifft einen nichtflüchtigen Halbleiterspei cher, spezieller einen kontaktfreien, nichtflüchtigen MOS- Speicher, und sie betrifft auch ein Verfahren zum Herstellen desselben.

Nachfolgend wird unter Bezugnahme auf Fig. 1, die eine ver einfachte Schnittansicht einer Zelle eines nichtflüchtigen MOS-Speichers mit einer Konfiguration mit potentialungebun denem Stapelgate ist, eine herkömmliche Zelle eines nicht flüchtigen MOS-Speichers kurz beschrieben. Realistischere Konfigurationen unterscheiden sich von der vereinfachten Konfiguration von Fig. 1 hauptsächlich hinsichtlich der Form und der Positionierung der Gates.

Wie es in Fig. 1 dargestellt ist, trennt ein dünnes Tunnel- (Gate)oxid 2 ein leitendes, potentialungebundenes Gate 3 (der Begriff "potentialungebundenes" Gate betrifft die Tat sache, daß mit diesem Gate kein elektrischer Leiter verbun den ist) und den Kanal des leicht dotierten p-Halbleitersub strats 1. Ein dickes Oxid 4 trennt ein Steuergate 5 und das potentialungebundene Gate. Innerhalb des Substrats liegen zu den beiden Seiten des potentialungebundenen Gates stark do tierte n-Source/Drain-Bereiche 6.

Die in Fig. 1 dargestellte Zelle eines nichtflüchtigen MOS- Speichers kann einfach als herkömmlicher MOSFET angesehen werden, dessen Gatestruktur so modifiziert wurde, daß eine halbpermanente Ladungsspeicherung im Gate möglich ist. Die Konfiguration mit potentialungebundenem Stapelgate ist ein fach eine Maßnahme, durch die eine Ladungsspeicherung im Gate erzielt ist. Die im Gate gespeicherte Ladung führt zu einer Erhöhung der Schwellenspannung, so daß sich ein nichtflüchtiger MOS-Speicher mit gespeicherter Ladung in einem Zustand mit höherer Schwellenspannung als ein Bauteil ohne gespeicherte Ladung befindet. Eine eingeprägte Gate spannung, Ultraviolettlicht oder eine andere Maßnahme kann dazu verwendet werden, die gespeicherte Ladung zu beseitigen und das Bauteil in seinen Zustand mit niedriger Schwellen spannung zurückzuführen. Der Ladungsübertragungsmechanismus in Zellen nichtflüchtiger Speicher, mit einer Struktur, wie sie durch Fig. 1 veranschaulicht ist, beruht eher auf einem Tunneln durch das dünne Gateoxid als auf einer Lawineninjek tion heißer Elektronen vom Kanal in das potentialungebundene Gate.

Zellen nichtflüchtiger MOS-Speicher mit der Konfiguration eines potentialungebundenen Stapelgates werden aufgrund ih rer charakteristisch kleinen Zellengrößen für Anwendungen mit hoher Dichte als besonders günstig angesehen. Wenn andere Änderungen fehlen, geht jede Verringerung der Zellengröße notwendigerweise mit einer Verringerung der kapazitiven Kopplung zwischen dem Steuergate und dem potentialungebunde ne Gate einher. Um diesen Effekt bei der Verringerung der Zellengröße zu lindern, kann als Isolator zwischen dem po tentialungebundenen und dem Steuergate eine zusammengesetzte Siliziumdioxid/Siliziumnitrid/Siliziumdioxid (ONO)-Sandwich anordnung verwendet werden, die eine höhere Durchbruchsspan nung als ein einzelner Oxidfilm aufweist. Die verbesserte Zwischengatekapazität aufgrund der Verwendung eines ONO-Di elektrikums wird auf Kosten mehrerer Verarbeitungsschritte, einschließlich eines Hochtemperatur-Tempervorgangs, wie zum Ausbilden der ONO-Sandwichanordnung erforderlich, erzielt, was zu höheren Herstellkosten und geringerer Bauteilausbeute pro Wafer führt.

Die Forschung dauert auch hinsichtlich der Verwendung von Materialien wie Tantalpentoxid, das eine deutlich höhere Dielektrizitätskonstante als Siliziumdioxid aufweist, als Isolator zwischen dem potentialungebundenen und dem Steuer gate an. Derzeit scheinen jedoch neuartige Strukturen von Speicherzellen eher als neuartige Materialien Maßnahmen zum Erhöhen der kapazitiven Kopplung zu bieten, während die ef fektive Größe von Speicherzellen verringert wird.

Da ein herkömmliches MOS-Speicherbauteil mit potentialunge bundenem Stapelgate einen Metallkontakt für jeweils zwei Zellen des Speicherzellenarrays benötigt, ist die Größe eines Arrays aus N Speicherzellen mit potentialungebundenem Stapelgate deutlich größer als das N-fache der Größe einer einzelnen Speicherzelle. Um dieser Zunahme der effektiven Zellengröße entgegenzuwirken, wurden Techniken für sogenann te kontaktfreie, nichtflüchtige Speicherzellen entwickelt. Eine herkömmliche kontaktfreie Speicherzelle wird nachfol gend unter Bezugnahme auf Fig. 2, die eine Draufsicht auf ein Array kontaktfreier nichtflüchtiger MOS-Speicherzellen ist, und Fig. 3, die eine Schnittansicht des Bauteils von Fig. 2 entlang der Linie I-I' ist, beschrieben.

Wie es in den Fig. 2 und 3 dargestellt ist, liegen regelmä ßig beabstandete, parallele Paare stark dotierter n-Source/Drain-Be reiche 12 innerhalb eines leicht dotierten p-Halb leitersubstrats 11. Ein dünner, dielektrischer Tunnelfilm 17, typischerweise ein thermisches Oxid bedeckt die Oberflä che des Substrats. Isolierstrukturen 15 isolieren den Sourcebereich jedes der obigen Paare stark dotierter Berei che vom Drainbereich eines benachbarten Paars stark dotier ter Bereiche und umgekehrt.

Regelmäßig beabstandete, parallele, leitende Steuergates 13 auf dem Substrat verlaufen rechtwinklig zu den stark dotier ten Source/Drain-Bereichen 12. Unter jedem beliebigen Steu ergate liegen mehrere leitende, potentialungebundene Gates 14 auf dem dielektrischen Film 17, von denen jedes den Ab stand zwischen den Elementen eines Paars der obigen Source/Drain-Bereiche überspannt. Ein dielektrischer Isolierfilm 16 trennt jedes beliebige Steuergate von den potentialungebun denen Gates unter diesem Steuergate.

Das in den Fig. 2 und 3 dargestellte Speicherbauteil umfaßt ein rechteckiges Array von Speicherzellen, von denen jede einen einzelnen MOS-Transistor mit potentialungebundenem Gate enthält. Die Zellen sind über die Steuergates 37, die sich in der Zeilenrichtung des Arrays erstrecken, und durch die stark dotierten Drainbereiche 12, die sich entlang der Spaltenrichtung des Arrays erstrecken, miteinander verbun den. Jedes Steuergate dient als Wortleitung des Speicher arrays, da es die Bewegung eines Bits in die Gruppe von Speicherzellen hinein, oder aus ihr heraus, mit der es ver bunden ist, steuert; die stark dotierten Drainbereiche 12 dienen als Bitleitungen des Arrays, da jede dieses Bit an den Rest des Systems überträgt. Die stark dotierten Drain bereiche können aufgrund ihres niedrigen Volumenwiderstands als Bitleitungen dienen, so daß zum Wahrnehmen dieser Funk tion keine Metalleitungen hergestellt werden müssen. Wich tiger ist noch, daß die Verwendung der stark dotierten Drainbereiche als Bitleitungen bedeutet, daß kein gesonder ter Metallkontakt hergestellt werden muß, um jede Speicher zelle mit einer Bitleitung zu verbinden, was zu verringerter effektiver Größe einer Speicherzelle führt.

Obwohl sich das durch die Fig. 2 und 3 veranschaulichte Array kontaktloser nichtflüchtiger Speicherzellen durch eine relativ große kapazitive Kopplung zwischen dem Steuergate und dem potentialungebundenen Gate auszeichnet, erhöhen die Isolierstrukturen 15, die dazu dienen, eine beliebige Spei cherzelle im Array von den benachbarten Speicherzellen zu isolieren, deutlich die effektive Größe einer Speicherzelle.

Das am 10. September 1991 für Albert Bergemont für "Method for Making Large-Scale EPROM Memory with a Checker Board Pattern and an Improved Coupling Factor" erteilte US-Patent Nr. 5,047,362 offenbart einen kontaktfreien, nichtflüchtigen Speicher, der sich durch eine relativ große kapazitive Kopp lung zwischen Gates auszeichnet, der jedoch keine Isolier strukturen verwendet, um die Speicherzellen des Arrays ge geneinander zu isolieren. Ein derartiges Speicherarray wird nachfolgend unter Bezugnahme auf Fig. 4, die eine Draufsicht des Bauteils ist, und Fig. 5, die eine Schnittansicht des Bauteils von Fig. 4 entlang der Linie II-II' ist, beschrie ben. Das in den Fig. 4 und 5 veranschaulichte nichtflüchtige Speicherbauteil umfaßt eine Matrix von Speicherzellen, die über Wortleitungen, die sich entlang der Zeilenrichtung der Matrix erstrecken, und Bitleitungen, die sich entlang der Spaltenrichtung der Matrix erstrecken, miteinander verbunden sind.

Jede Speicherzelle umfaßt ein symmetrisches Paar von MOSFETs mit potentialungebundenem Gate in derselben Zeile, die einen Drain gemeinsam haben. Jede der zwei Sources einer vorgegebenen Speicherzelle wird ihrerseits gemeinsam mit einem Transistor einer benachbarten Speicherzelle in dersel ben Zeile genutzt. Das durch die Fig. 4 und 5 veranschau lichte Speicherbauteil enthält eine Matrix von Speicherzel len, von denen jede ein symmetrisches Paar von MOS-Transis toren mit potentialungebundenem Gate enthält. Die Speicher zellen sind durch die sich in der Zeilenrichtung der Matrix verbundenen Steuergates 13 (Wortleitungen) und die sich ent lang der Spaltenrichtung der Matrix erstreckenden stark do tierten Drainbereiche 12b (Bitleitungen) miteinander verbun den. Stark dotierte Bereiche 12a und 12c, die benachbart zum stark dotierten Bereich 12b zwischen ihnen liegen, dienen als Sourcebereiche. Regelmäßig beabstandete, parallele Trip lets stark dotierter n-Source/Drain-Bereiche 12, 12b und 12c liegen innerhalb eines leicht dotierten p-Halbleitersub strats 11. Ein dünnes Tunneloxid 17 bedeckt die Oberfläche des Substrats. Regelmäßig beabstandete, leitende, erste po tentialungebundene Gates 14a, die rechtwinklig zu den stark dotierten Bereichen 12 verlaufen, liegen auf der dünnen Tun neldiode und überbrücken den Abstand zwischen den Elementen jedes Paars benachbarter stark dotierter Bereiche 12a und 12b. Regelmäßig beabstandete, leitende, erste potentialunge bundene Gates 14b, die rechtwinklig zu den stark dotierten Bereichen 12 verlaufen, liegen auf dem Tunneloxid und über brücken den Abstand zwischen den Elementen jedes Paars be nachbarter stark dotierter Bereiche 12b und 12c. Jedes erste potentialungebundene Gate 14b, das über einem vorgegebenem stark dotierten Bereich 12b liegt, ist mit einem ersten po tentialungebundenen Gate 14a ausgerichtet, das ebenfalls über dem stark dotierten Bereich 12b liegt, und umgekehrt. Zwischen jedem Paar ausgerichteter erster potentialungebun dener Gates 14a und 14b liegt ein isolierender Abstandshal ter 18 auf dem Tunneloxidfilm 17.

Ein zweites potentialungebundenes Gate 14c, das rechtwinklig zu den stark dotierten Bereichen 12 verläuft, liegt auf je dem Paar ausgerichteter erster potentialungebundener Gates 14a und 14b sowie auf dem isolierenden Abstandshalter 18 zwischen den Elementen dieses Paars ausgerichteter erster potentialungebundener Gates, und es ist elektrisch mit den beiden Elementen des Paars erster potentialungebundener Gates 14a und 14b verbunden.

Regelmäßig beabstandete, parallele, leitende Steuergates 13, die ebenfalls rechtwinklig zu den stark dotierten Bereichen 12 verlaufen, liegen auf dem dielektrischen Film 16, der die Oberseite und die Querseiten der zweiten potentialungebunde nen Gates 12c bedeckt. Unter einem beliebigen Steuergate 13 liegen mehrere zweite potentialungebundene Gates 14c. Jedes zweite potentialungebundene Gate 14c dient zum Erhöhen der kapazitiven Kopplung zwischen den ersten potentialungebunde nen Gates 14a und 14b unter ihm sowie dem Steuergate 13 über ihm.

Obwohl die symmetrische Gatestruktur des durch die Fig. 4 und 5 veranschaulichten kontaktfreien, nichtflüchtigen MOS- Speicherbauteils zu keiner erhöhten kapazitiven Kopplung zwischen den ersten potentialungebundenen Gates 14a und 14b sowie dem Steuergate 13 über diesen führt, hat jedes Paar erster potentialungebundener Gates 14a und 14b den Tunnel isolierfilm 17 mit anderen Paaren erster potentialungebunde ner Gates gemeinsam, wodurch sie gegenseitig verbunden sind.

Der Erfindung liegt die Aufgabe zugrunde, einen nichtflüch tigen Halbleiterspeicher und ein Verfahren zu dessen Her stellung zu schaffen, bei denen eine hohe kapazitive Kopp lung zwischen potentialungebundenen Gates und dem Steuergate möglich ist.

Diese Aufgaben sind hinsichtlich Speicherzellen durch die Lehren der unabhängigen Ansprüche 1 und 5, hinsichtlich Speicherbauteilen durch die Lehren der unabhängigen Ansprü che 9 und 15 sowie hinsichtlich Herstellverfahren durch die Lehren der unabhängigen Ansprüche 21 und 28 gelöst.

Das erfindungsgemäße kontaktfreie nichtflüchtige MOS-Spei cherbauteil umfaßt eine Matrix von Speicherzellen, die in Zeilenrichtung der Matrix durch Wortleitungen und in Spal tenrichtung der Matrix durch Bitleitungen verbunden sind. Jede Speicherzelle umfaßt ein asymmetrisches Paar von MOSFETs mit potentialungebundenem Gate in derselben Zeile, die einen Sourcebereich (Bitleitung) gemeinsam haben, der sich entlang der Spaltenrichtung innerhalb eines Halbleitersub strats erstreckt. Jeder der zwei Drainbereiche zu jeder Sei te des gemeinsamen Sourcebereichs einer vorgegebenen Spei cherzelle wird seinerseits gemeinsam durch einen Transistor in einer benachbarten Speicherzelle derselben Zeile genutzt. Die neuartige Asymmetrie der Gatestruktur der zwei Transi storen einer Speicherzelle ermöglicht es, gleichzeitig das Überwachen und das Programmieren/Lesen der Zelle auszufüh ren. Die Struktur der potentialungebundenen Gates ist auch für die relativ große kapazitive Kopplung zwischen dem po tentialungebundenen Gate einer Speicherzelle und dem über ihm liegenden Steuergate (Wortleitung) zuständig. Da die po tentialungebundenen Gates während der Herstellung der Drain bereiche im Substrat im wesentlichen als Maske dienen, umfaßt der Herstellprozeß Prozeßschritte mit Selbstausrich tung.

Keine der nachfolgend kurz beschriebenen Figuren ist maß stabsgetreu gezeichnet. Wie es bei der Wiedergabe integrier ter Schaltungen üblich ist, wurden die Dicke und die Querab messungen der in den Figuren dargestellten verschiedenen Schichten so gewählt, daß die Deutlichkeit der Figuren er höht ist.

Fig. 1 ist eine idealisierte Schnittansicht einer Speicher zelle eines herkömmlichen nichtflüchtigen MOS-Speicherbau teils.

Fig. 2 ist eine idealisierte Draufsicht eines herkömmlichen kontaktfreien nichtflüchtigen MOS-Speicherbauteils.

Fig. 3 ist eine Schnittansicht des Bauteils von Fig. 2 ent lang der Linie I-I'.

Fig. 4 ist eine idealisierte Draufsicht eines herkömmlichen kontaktfreien nichtflüchtigen MOS-Speicherbauteils, dessen Struktur zu verbesserter kapazitiver Kopplung zwischen Gates führt.

Fig. 5 ist eine Schnittansicht des Bauteils von Fig. 4 ent lang der Linie II-II'.

Fig. 6 ist ein Schaltbild einer Speicherzelle eines nicht flüchtigen Halbleiter-Speicherbauteils gemäß einem Ausfüh rungsbeispiel der Erfindung.

Fig. 7 ist eine idealisierte Draufsicht eines nichtflüchti gen Halbleiter-Speicherbauteils gemäß einem Ausführungsbei spiel der Erfindung.

Fig. 8 bis 12 sind Schnittansichten des Bauteils von Fig. 7 entlang Linien I-I', II-II', III-III', IV-IV' bzw. V-V'.

Fig. 13A - 13I sind idealisierte Draufsichten und Schnittan sichten, die Herstellschritte eines Verfahrens zum Herstel len eines nichtflüchtigen Speicherbauteils gemäß einem Aus führungsbeispiel der Erfindung veranschaulichen.

Fig. 14 ist eine idealisierte Draufsicht eines nichtflüchti gen Halbleiter-Speicherbauteils gemäß einem Ausführungsbei spiel der Erfindung.

Fig. 15 ist eine Schnittansicht des Bauteils von Fig. 14 entlang der Linie I-I'.

Fig. 16A - 16G sind Draufsichten und Schnittansichten, die Prozeßschritte eines Verfahrens zum Herstellen eines nicht flüchtigen Speicherbauteils gemäß einem Ausführungsbeispiel der Erfindung veranschaulichen.

Nachfolgend wird unter Bezugnahme auf die Fig. 6 bis 8 sowie 14 und 15 die Struktur eines erfindungsgemäßen nichtflüchti gen Halbleiter-Speicherbauteils beschrieben.

Das erfindungsgemäße nichtflüchtige Speicherbauteil umfaßt eine Matrix von Speicherzellen, die durch sich entlang der Zeilenrichtung der Matrix erstreckende leitende Wortleitun gen sowie durch sich entlang der Spaltenrichtung der Matrix erstreckende leitende Bitleitungen elektrisch miteinander verbunden sind. Wie es in Fig. 6 dargestellt ist, umfaßt jede der Speicherzellen ein asymmetrisches Paar von MOSFETs mit potentialungebundenem Gate in derselben Zeile, die eine Source 32a gemeinsam haben. Jeder der zwei Drains 32b einer vorgegebenen Speicherzelle wird seinerseits gemeinsam durch einen Transistor einer benachbarten Speicherzelle in dersel ben Zeile genutzt - der eine dient als Drain des MOSFET, wie zum Überwachen des Zustands der Speicherzelle genutzt, wäh rend der andere als Drain des MOSFET dient, wie zum Program mieren und Lesen des Zustands der Speicherzelle genutzt.

Gemäß sowohl einem ersten Ausführungsbeispiel der Erfindung, das in den Fig. 7 und 8 veranschaulicht ist, als auch einem zweiten Ausführungsbeispiel der Erfindung, das in den Fig. 14 und 15 veranschaulicht ist, liegen mehrere gleich beab standete, stark dotierte, gemeinsame n-Sourcebereiche 32a in der Spaltenrichtung innerhalb eines leicht dotierten p-Halb leitersubstrats 31, und sie dienen als Bitleitungen des Speicherzellenarrays. Jeder gemeinsame Sourcebereich verfügt über eine erste und eine zweite Seite in Zeilenrichtung. Ein Paar stark dotierter n-Drainbereiche 32b liegt in der Spal tenrichtung innerhalb des Substrats mit einem festen Abstand von jeder Seite zu einem beliebigen vorgegebenen gemeinsamen Sourcebereich, und benachbart zu diesem, nämlich mit einem Überwachungsdrainbereich auf der ersten Seite des vorgegebe nen gemeinsamen Sourcebereichs sowie einem Programmier/Lese- Drainbereich auf der zweiten Seite des gemeinsamen Sourcebe reichs. Jeder Drainbereich hat im wesentlichen denselben Ab stand von den auf seinen beiden Seiten benachbarten gemein samen Sourcebereichen.

Wie es sowohl in Fig. 8 als auch in Fig. 15 veranschaulicht ist, liegt ein dicker, isolierender Oxidstreifen 38a auf der Oberfläche des Substrats über jedem gemeinsamen Sourcebe reich 32a; ein dicker, isolierender Oxidstreifen 38b liegt auf der Oberfläche des Substrats über jedem der Drainberei che 32b; und ein dünner Tunnel (Gate) oxidstreifen 39 bedeckt vollständig die Oberfläche des Substrats zwischen den Ele menten jedes Paars benachbarter isolierender Streifen. Ab wechselnde, zusammenhängende, isolierende Streifen sowie Tunnelstreifen bedecken demgemäß zusammen vollständig die Oberfläche des Substrats. ("Benachbart" und "zusammenhängend" bezeichnen beide enge Nähe. Bei "benachbart" kann Kon takt bestehen, oder auch nicht, jedoch bedeutet es immer das Fehlen von irgend etwas derselben Art dazwischen, während bei "zusammenhängend" Kontakt auf einer gesamten Seite oder dem größten Teil derselben vorliegt.)

Gemäß dem ersten Ausführungsbeispiel der Erfindung liegen, wie in Fig. 8 veranschaulicht, mehrere regelmäßig beabstan dete erste potentialungebundene Polysiliziumgates 35a über jedem beliebigen gemeinsamen Sourcebereich 32a. Jedes dieser ersten potentialungebundenen Gates liegt auf dem Isolier streifen 38a, der über dem vorgegebenen gemeinsamen Source bereich 32a liegt, es liegt auch zur ersten Seite dieses isolierenden Streifens hin, zusammenhängend mit diesem auf dem Tunnelstreifen 39, und es erstreckt sich bis zum Rand des isolierenden Streifens 38b, der über dem Drainbereich 32b zur ersten Seite des vorgegebenen gemeinsamen Sourcebe reichs hin benachbart zu diesem liegt, liegt jedoch nicht auf diesem.

Wie es in Fig. 8 veranschaulicht ist, liegen auch mehrere regelmäßig beabstandete isolierende Inseln 40b über jedem beliebigen gemeinsamen Sourcebereich 32a, nämlich jeweils eine isolierende Insel für jedes der ersten potentialunge bundenen Gates über dem vorgegebenen gemeinsamen Sourcebe reich. Jede dieser isolierenden Inseln liegt auf dem isolie renden Streifen 38a, der über dem vorgegebenen gemeinsamen Sourcebereich 32a liegt, sie liegt auch, zur zweiten Seite des isolierenden Streifens hin, zusammenhängend mit diesem auf dem Tunnelstreifen 39, und sie erstreckt sich bis zur Kante des isolierenden Streifens 38b, der zur zweiten Seite des vorgegebenen gemeinsamen Sourcebereichs hin benachbart zu diesem auf dem Drainbereich 32b liegt, liegt jedoch nicht auf diesem.

Es existiert eine eineindeutige Entsprechung zwischen den ersten Polysiliziumgates 35a und den isolierenden Inseln 40b. Jede isolierende Insel 40b, die über einem vorgegebenen gemeinsamen Sourcebereich 32a liegt, ist sowohl mit einem ersten potentialungebundenen Polysiliziumgate 35a ausgerich tet, und zusammenhängend mit diesem, das über dem gemeinsa men Sourcebereich liegt; als auch mit jedem ersten poten tialungebundenen Polysiliziumgate 35a ausgerichtet, das über einem vorgegebenen gemeinsamen Sourcebereich 32a liegt und mit einer isolierenden Insel 40b ausgerichtet ist und mit dieser zusammenhängt, die ebenfalls über diesem gemeinsamen Sourcebereich liegt. Jede überlappende Insel 40b überlappt teilweise mit dem ersten potentialungebundenen Polysilizium gate 35a, zu dem sie ausgerichtet ist und mit dem sie zusam menhängt, und ist mindestens so dick wie dieses.

Wie es in Fig. 8 dargestellt ist, liegt ein zweites poten tialungebundenes Polysiliziumgate 35b auf der Oberfläche je des ersten potentialungebundenen Gates 35a und der Oberflä che der isolierenden Insel 40b, die mit diesem ersten poten tialungebundenen Gate zusammenhängt. Jedes zweite potential ungebundene Gate 35b ist elektrisch mit dem ersten poten tialungebundenen Gate 35a verbunden, auf dem es liegt.

Ein dielektrischer Film 36 bedeckt die Oberfläche jedes zweiten potentialungebundenen Gates 35b, die Querseiten je des zweiten potentialungebundenen Gates 35b, die nicht mit einer isolierenden Insel zusammenhängen, und die Querseiten jedes ersten potentialungebundenen Gates, die nicht mit einer isolierenden Insel zusammenhängen. Mehrere regelmäßig beabstandete, leitende Steuergates 37 liegen entlang der Zeilenrichtung auf dem dielektrischen Film 36, wobei jedes Steuergate über mehreren zweiten potentialungebundenen Gates 35b liegt, die entlang einer Zeile der Speicherzellenmatrix ausgerichtet sind, und es dient als Wortleitung für die Zel len dieser Matrixzeile. Die Steuergates 37 sind durch einen Schutzfilm 43 isoliert.

Wie es in den Fig. 6 und 8 dargestellt ist, enthält jeder Überwachungstransistor ein zweites potentialungebundenes Gate 35b, einen Überwachungsdrainbereich 32b und einen ge meinsamen Sourcebereich 32a, und jeder Programmier/Lese- Transistor enthält ein erstes potentialungebundenes Gate 35a, einen Programmier/Lese-Drainbereich 32b und einen ge meinsamen Sourcebereich 32a. Wie oben kurz angegeben, führt der Programmier/Lese-Transistor Programmier- und Lesevorgän ge für eine Speicherzelle aus, und der Überwachungstransis tor führt während des Programmierens der Speicherzelle einen Verifiziervorgang aus. Da jedes zweite potentialungebundene Gate 35b elektrisch mit einem ersten potentialungebundenen Gate 35a verbunden ist, bilden diese ersten und zweiten po tentialungebundenen Gates während der Ladungsspeicherung eine Äquipotentialfläche. Aufgrund der verschiedenen Gate strukturen der zwei eine Speicherzelle bildenden Transisto ren ist die Verschiebung der Schwellenspannung des Überwa chungstransistors, wie durch eine Ladungsspeicherung im po tentialungebundenen Gate 35b hervorgerufen, verschieden von der Verschiebung der Schwellenspannung des Programmier/Lese- Transistors, wie durch die Ladungsspeicherung im potential ungebundenen Gate 35a hervorgerufen. Diese Asymmetrie ermög licht gleichzeitige Überwachungs- und Programmier/Lese-Vor gänge für eine Speicherzelle.

Gemäß dem zweiten Ausführungsbeispiel der Erfindung, wie es in den Fig. 14 und 15 veranschaulicht ist, liegen mehrere gleich beabstandete, isolierende Inseln 40b über jedem be liebigen vorgegebenen gemeinsamen Sourcebereich 32a. Jede dieser isolierenden Inseln liegt auf dem isolierenden Strei fen 38a, der über dem vorgegebenen gemeinsamen Sourcebereich 32a liegt, sie liegt auf dem Tunnelstreifen 39 zur zweiten Seite dieses isolierenden Streifens hin, zusammenhängend mit diesem, und sie erstreckt sich bis zur Kante des Isolier streifens 38b, liegt jedoch nicht auf diesem, der über dem Drainbereich 32b zur zweiten Seite des vorgegebenen gemein samen Sourcebereichs hin benachbart zu diesem liegt.

Wie es in Fig. 15 dargestellt ist, liegen auch mehrere re gelmäßig beabstandete potentialungebundene Polysiliziumgates 35 auf jedem beliebigen vorgegebenen gemeinsamen Sourcebe reich 32a, nämlich ein potentialungebundenes Gate für jede der isolierenden Inseln über dem vorgegebenen gemeinsamen Sourcebereich. Ein potentialungebundenes Gate 35 liegt auf der Oberfläche jeder der isolierenden Inseln 40b über dem vorgegebenen gemeinsamen sourcebereich 32a, es liegt auf dem isolierenden Streifen 38a, der über dem vorgegebenen gemein samen Sourcebereich 32a liegt, es liegt auf dem Tunnelstrei fen 39 zur ersten Seite dieses isolierenden Streifens hin, zusammenhängend mit diesem, und es erstreckt sich bis zur Kante des isolierenden Streifens 38b, liegt jedoch nicht auf diesem, der über dem Drainbereich 32b zur ersten Seite des vorgegebenen gemeinsamen Sourcebereichs benachbart zu diesem liegt.

Zwischen den potentialungebundenen Polysiliziumgates und den isolierenden Inseln besteht eine eineindeutige Entsprechung. Jede isolierende Insel 40b, die über einem vorgegebenen ge meinsamen sourcebereich 32a liegt, ist mit einem potential ungebundenen Polysiliziumgate 35 ausgerichtet und ist zusam menhängend mit diesem, das ebenfalls über diesem gemeinsamen Sourcebereich liegt; jedes potentialungebundene Polysili ziumgate 35, das über einem vorgegebenen gemeinsamen Source bereich 32a liegt, ist mit einer isolierenden Insel 40b zu sammenhängend mit dieser ausgerichtet, die ebenfalls über diesem gemeinsamen Sourcebereich liegt.

Ein dielektrischer Film 36 bedeckt die Oberfläche jedes po tentialungebundenen Gates 35 sowie die Querseiten jedes po tentialungebundenen Gates 35, die nicht mit einer isolieren den Insel zusammenhängen. Mehrere regelmäßig beabstandete, leitende Steuergates 37 erstrecken sich entlang der Zeilen richtung auf dem dielektrischen Film 36, wobei sich jedes Steuergate über mehrere potentialungebundene Gates 35 er streckt, die entlang einer Zeile der Speicherzellenmatrix ausgerichtet sind und als Wortleitung für die Zellen dieser Zeile der Matrix dienen. Die Steuergates 37 sind durch einen Schutzfilm 43 bedeckt.

Nachfolgend werden unter Bezugnahme auf die Fig. 13A - 13I Prozeßschritte beschrieben, wie sie bei der Herstellung des nichtflüchtigen Halbleiter-Speicherbauteils gemäß dem ersten Ausführungsbeispiel der Erfindung ausgeführt werden.

Nachdem auf die Oberfläche des leicht dotierten p-Halblei tersubstrats 31 ein thermischer Oxidfilm 44 aufgewachsen wurde, wird dieser mit einer Photoresistschicht überzogen. Wie es in Fig. 13a dargestellt ist, wird dann der Photore sist selektiv durch herkömmliche Belichtungs- und Entwick lungsprozesse entfernt, und es werden, maskiert durch das Photoresistmuster 45, n-Dotierstoffe in das Substrat implan tiert, um mehrere regelmäßig beabstandete, stark dotierte, gemeinsame n-Sourcebereiche 32a auszubilden, die entlang der Spaltenrichtung im Substrat liegen. Jeder gemeinsame Source bereich verfügt über eine erste und eine zweite Seite ent lang der Zeilenrichtung.

Nachdem der verbliebene Photoresist und das thermische Oxid entfernt wurden, wird ein dicker, isolierender Oxidstreifen 38a über jedem der gemeinsamen Sourcebereiche 32a auf die Oberfläche des Substrats aufgewachsen, und auf die Oberflä che des Substrats wird ein dünner Tunnel (Gate) oxidstreifen 39 so aufgewachsen, daß die Oberfläche des Substrats zwi schen den Elementen jedes Paars benachbarter isolierender Streifen bedeckt ist, wie in Fig. 13B dargestellt. So bede cken abwechselnde, zusammenhängende isolierende und Tunnel streifen zusammen vollständig die Oberfläche des Substrats.

Auf der Oberfläche des Substrats wird eine erste Polysili ziumschicht abgeschieden. Wie es in Fig. 13C dargestellt ist, werden Bereiche der ersten Polysiliziumschicht durch herkömmliche Prozesse entfernt, um mehrere regelmäßig beab standete Polysiliziumstreifen 49 auszubilden, die sich ent lang der Spaltenrichtung erstrecken, wobei ein erster Poly siliziumstreifen 49 jedem der gemeinsamen Sourcebereiche 32a entspricht. Eine der zwei Kanten des ersten Polysilizium streifens 49, der einem vorgegebenen gemeinsamen Sourcebe reich 32a entspricht, liegt auf dem isolierenden Streifen 38a über dem vorgegebenen gemeinsamen Sourcebereich, während die andere Kante des ersten Polysiliziumstreifens, der dem vorgegebenen gemeinsamen Sourcebereich entspricht, auf dem Tunnelstreifen 39 liegt, der mit der ersten Seite des iso lierenden Streifens über dem vorgegebenen gemeinsamen Sourcebereich zusammenhängt.

Wie es in Fig. 13D dargestellt ist, wird eine isolierende Schicht 40 auf der Oberfläche des Substrats abgeschieden. Wie es in Fig. 13E dargestellt ist, werden dann Bereiche der isolierenden Schicht 40 selektiv durch herkömmliche Prozesse entfernt, um mehrere regelmäßig beabstandete, isolierende Streifen 40a herzustellen, die sich entlang der Spaltenrich tung erstrecken, wobei ein jeweiliger isolierender Streifen 40a zwischen den Elementen jedes Paars benachbarter erster Polysiliziumstreifen 49 liegt und diese beiden ersten Poly siliziumstreifen überlappt.

Nachdem auf der Oberfläche des Substrats eine zweite Polysi liziumschicht 46 abgeschieden wurde, wie es in Fig. 13F dar gestellt ist, sind die zweite Polysilziumschicht 46 und die ersten Polysiliziumstreifen 49 elektrisch miteinander ver bunden.

Nachdem die zweite Polysiliziumschicht 46 mit einer Photore sistschicht überzogen wurde, wird der Photoresist durch her kömmliche Belichtungs- und Entwicklungsprozesse selektiv entfernt, um ein Photoresistmuster 47 auszubilden. Bereiche der zweiten Polysiliziumschicht 46, der isolierenden Strei fen 40a und der ersten Polysiliziumstreifen 49 werden selek tiv durch herkömmliche Prozesse entfernt (wodurch mehrere regelmäßig beabstandete zweite Polysiliziumstreifen 46a, isolierende Streifen 46b bzw. erste Polysiliziumstreifen 49a ausgebildet werden, die sich alle entlang der Spaltenrich tung erstrecken), um mehrere regelmäßig beabstandete Berei che freizulegen, die sich entlang der Spaltenrichtung auf den Tunnelstreifen 39 erstrecken. Unter Maskierung durch das Photoresistmuster 47 werden dann n-Dotierstoffe in das Substrat implantiert, um ein Paar stark dotierte n-Drainbe reiche 32b auszubilden, die sich entlang der Spaltenrichtung im Substrat mit einem festen Abstand zu jeder Seite jedes gemeinsamen Sourcebereichs 32a, benachbart zu diesem erstre cken. Jeder Drainbereich hat im wesentlichen denselben Ab stand von den benachbarten gemeinsamen Sourcebereichen. Der auf dem Wafer verbliebene Photoresist wird entfernt, nachdem die Drainbereiche hergestellt wurden.

Wie es in Fig. 13H dargestellt ist, wird auf jeden der neu implantierten Drainbereiche 32b ein dicker, isolierender Oxidstreifen 38b aufgewachsen, und auf der Oberseite und den freiliegenden Querseiten der zweiten Polysiliziumstreifen 46a sowie auf den freiliegenden Querseiten der ersten Poly siliziumstreifen 49a werden dielektrische Filme 36 herge stellt. Die dielektrischen Filme 36 bestehen vorzugsweise aus thermischem Oxid oder ONO.

Wie es in Fig. 13I dargestellt ist, wird auf der Oberfläche des Substrats eine dritte Polysiliziumschicht 50 abgeschie den und dann mit einer Photoresistschicht (nicht darge stellt) überzogen, die durch herkömmliche Belichtungs- und Entwicklungsprozesse strukturiert wird. Unter Maskierung durch das Photoresistmuster werden Bereiche der dritten Po lysiliziumschicht 50 entfernt, um mehrere regelmäßig beab standete Polysilizium-Steuergates 37 (Wortleitungen) auszu bilden, die sich entlang der Zeilenrichtung erstrecken. Un ter Maskierung durch dasselbe Photoresistmuster und die Steuergates werden Bereiche der zweiten Polysiliziumstreifen 46a, der isolierenden Streifen 40b und der ersten Polysili ziumstreifen 49a entfernt, um mehrere regelmäßig beabstande te zweite potentialungebundene Polysiliziumgates 35b, iso lierende Inseln 40c bzw. erste potentialungebundene Polysi liziumgates 35a unter jedem der Steuergates auszubilden. Das Entfernen des verbliebenen Photoresists und das Abscheiden eines Schutzfilms 43 auf der Oberfläche des Substrats voll enden die Herstellung des nichtflüchtigen Halbleiter-Spei cherbauteils gemäß dem ersten Ausführungsbeispiel der Erfin dung.

Nachfolgend werden unter Bezugnahme auf die Fig. 16A - 16G Prozeßschritte beschrieben, wie sie bei der Herstellung des nichtflüchtigen Halbleiter-Speicherbauteils gemäß dem zwei ten Ausführungsbeispiel der Erfindung ausgeführt werden.

Nachdem auf die Oberfläche eines leicht dotierten p-Halblei tersubstrats 31 ein thermischer Oxidfilm 44 aufgewachsen wurde, wird dieser thermische Oxidfilm mit einer Photore sistschicht überzogen. Wie es in Fig. 16A dargestellt ist, wird dann der Photoresist durch herkömmliche Belichtungs- und Entwicklungsschritte selektiv vom Substrat entfernt, und unter Maskierung durch das Photoresistmuster 45 werden n-Do tierstoffe in das Substrat implantiert, um mehrere regelmä- ßig beabstandete, stark dotierte, gemeinsame n-Sourceberei che 32a auszubilden, die sich entlang der Spaltenrichtung im Substrat erstrecken. Jeder gemeinsame Sourcebereich verfügt über eine erste und eine zweite Seite entlang der Zeilen richtung.

Nachdem der verbliebene Photoresist und das thermische Oxid entfernt wurden, wird auf die Oberfläche des Substrats über jedem der gemeinsamen Sourcebereiche 32a ein dicker, isolie render Oxidstreifen 38a aufgewachsen, und auf der Oberfläche des Substrats wird ein dünner Tunnel (Gate) oxidstreifen 39 aufgewachsen, um die Oberfläche des Substrats zwischen den Elementen jedes Paars benachbarter Isolierstreifen vollstän dig zu bedecken, wie es in Fig. 16B dargestellt ist. So be decken abwechselnd zusammenhängende, isolierende und Tunnel streifen zusammen vollständig die Oberfläche des Substrats.

Nach dem Abscheiden einer isolierenden Schicht auf der Ober fläche des Substrats werden Bereiche der isolierenden Schicht durch herkömmliche Prozesse selektiv entfernt, um mehrere regelmäßig beabstandete Isolierstreifen 40a aus zu bilden, die sich entlang der Spaltenrichtung erstrecken, wo bei ein isolierender Streifen 40a jeweils einem der gemein samen Sourcebereiche 32a entspricht, wie es in Fig. 16C dar gestellt ist. Eine der zwei Kanten des isolierenden Strei fens 40a, der einem vorgegebenen gemeinsamen Sourcebereich 32a entspricht, liegt auf dem isolierenden Streifen 38a über dem gemeinsamen Sourcebereich, während die andere Kante des isolierenden Streifens, die dem vorgegebenen gemeinsamen Sourcebereich entspricht, auf dem Tunnelstreifen 39 bis zur zweiten Seite des isolierenden Streifens benachbart zu die sem über dem vorgegebenen gemeinsamen Sourcebereich liegt.

Nachdem auf der Oberfläche des Substrats eine erste Polysi liziumschicht 46 abgeschieden wurde, wird dieselbe mit einer Photoresistschicht überzogen, die durch herkömmliche Prozes se strukturiert wird, um ein Photoresistmuster 47 auszubilden.

Wie es in Fig. 16D dargestellt ist, werden Bereiche der ersten Siliziumschicht sowie isolierende Streifen 40a selek tiv durch herkömmliche Prozesse entfernt (um dadurch mehrere regelmäßig beabstandete erste Polysiliziumstreifen 46a bzw. isolierende Streifen 40b herzustellen, die sich jeweils ent lang der Spaltenrichtung erstrecken, wobei ein erster Poly siliziumstreifen und ein isolierender Streifen jeweils einem der gemeinsamen Sourcebereiche 32a entsprechen), um mehrere regelmäßig beabstandete Bereiche freizulegen, die sich ent lang der Spaltenrichtung auf den Tunnelstreifen 39 erstre cken.

Unter Maskierung durch das Photoresistmuster 47 werden dann n-Dotierstoffe in das Substrat implantiert, wie es in Fig. 16E dargestellt ist, um ein Paar stark dotierte n-Drainbe reiche 32b auszubilden, die sich entlang der Spaltenrichtung im Substrat mit einem festen Abstand zur jeweiligen Seite jedes gemeinsamen Sourcebereichs 32a benachbart zu diesem erstrecken. Jeder Drainbereich hat im wesentlichen denselben Abstand von den ihm benachbarten gemeinsamen Sourceberei chen. Der auf dem Wafer verbliebene Photoresist wird ent fernt, nachdem die Drainbereiche ausgebildet wurden.

Wie es in Fig. 16F dargestellt ist, wird auf jeden der neu hergestellten Drainbereiche 32b ein dicker, isolierender Oxidstreifen 38b aufgewachsen, und auf den Oberflächen und den freigelegten Querseiten der ersten Polysiliziumstreifen 46a sowie auf den freigelegten Querseiten der isolierenden Streifen 40b werden dünne dielektrische Filme 36 herge stellt.

Wie es in Fig. 16G dargestellt ist, wird auf der Oberfläche des Substrats eine zweite Polysiliziumschicht 50 abgeschie den, die dann mit einer Photoresistschicht (nicht dargestellt) beschichtet wird, die durch herkömmliche Belichtungs- und Entwicklungsprozesse strukturiert wird. Unter Maskierung durch das Photoresistmuster werden Bereiche der zweiten Polysiliziumschicht entfernt, um mehrere regelmäßig beabstandete Polysilizium-Steuergates 37 (Wortleitungen) auszubilden, die sich entlang der Zeilenrichtung erstrecken. Unter Maskierung durch dasselbe Photoresistmuster und durch die Steuergates werden Bereiche der ersten Polysilizium streifen 46a und der isolierenden Streifen 40b entfernt, um mehrere regelmäßig beabstandete potentialungebundene Polysi liziumgates 35 bzw. isolierende Inseln 40c unter jedem der Steuergates auszubilden.

Das Beseitigen des verbliebenen Photoresists sowie ein Ab scheiden eines Schutzfilms 43 auf der Oberfläche des Sub strats schließen die Herstellung des nichtflüchtigen Halb leiter-Speicherbauteils gemäß dem zweiten Ausführungsbei spiel der Erfindung ab.

Das nichtflüchtige Halbleiter-Speicherbauteil gemäß der Er findung sowie das Verfahren, durch das das Bauteil herge stellt wird, zeigen die folgenden vorteile. Erstens ist die kapazitive Kopplung zwischen den potentialungebundenen Gates und dem Steuergate über denselben relativ groß, was ein Be treiben des Bauteils mit hoher Geschwindigkeit und niedriger Spannung wie auch eine Verringerung der Speicherzellengröße erleichtert. Zweitens schließt die Herstellung des Bauteils Prozeßschritte mit Selbstausrichtung ein, da die potential ungebundenen Gates während der Herstellung der Drainbereiche im wesentlichen als Maske dienen. Drittens, was am wichtig sten ist, können aufgrund der Asymmetrie der Gatestruktur der Programmier/Lese- und der Überwachungstransistoren Pro grammier/Lese- und Überwachungsvorgänge betreffend die La dung auf dem potentialungebundenen Gate gleichzeitig ausge führt werden.

Claims

1. Nichtflüchtige Halbleiter-Speicherzelle gekennzeichnet durch:

- ein Halbleitersubstrat (31) von erstem Leitungstyp;
- einen gemeinsamen Sourcebereich (32a) von zweitem Lei tungstyp in einer ersten Richtung innerhalb des Substrats;
- einen ersten Drainbereich (32b) und einen zweiten Drainbe reich (32b) vom zweiten Leitungstyp in der ersten Richtung im Substrat mit einem festen Abstand zu beiden Seiten des gemeinsamen Sourcebereichs;
- einen isolierenden Film (38a, 39) auf dem Substrat;
- eine isolierende Insel (40b) auf dem isolierenden Film so wohl über dem gemeinsamen Sourcebereich als auch zu einer Seite des gemeinsamen Sourcebereichs hin, dem zweiten Drain bereich am nächsten liegend;
- ein leitendes erstes potentialungebundenes Gate (35a) auf dem isolierenden Film auf einer Seite des gemeinsamen Sourcebereichs, dem ersten Drainbereich am nächsten liegend, wobei dieses erste potentialungebundene Gate mit der isolie renden Insel zusammenhängt;
- ein leitendes zweites potentialungebundenes Gate (35b) auf dem ersten potentialungebundenen Gate und auch auf der iso lierenden Insel;
- einen dielektrischen Film (36) auf freigelegten Flächen sowohl des ersten als auch des zweiten potentialungebundenen Gates und
- ein leitendes Steuergate (37) in einer zweiten Richtung auf dem dielektrischen Film auf dem zweiten potentialunge bundenen Gate (Fig. 8).

2. Speicherzelle nach Anspruch 1, dadurch gekennzeichnet, daß der isolierende Film (38a) über dem gemeinsamen Source bereich (32a) und dem Drainbereich (32b) dicker ist als der isolierende Film (39) auf jedem anderen Bereich des Sub strats.

3. Speicherzelle nach Anspruch 1, dadurch gekennzeichnet, daß sich ein leitendes ersten potentialungebundenes Gate (35a) auf dem isolierenden Film (39) auf der Seite des ge meinsamen Sourcebereichs (32a), dem ersten Drainbereich (32b) am nächsten liegend, auch auf dem isolierenden Film (38b) über dem gemeinsamen Sourcebereich befindet.

4. Speicherzelle nach Anspruch 2. dadurch gekennzeichnet, daß sich ein leitendes ersten potentialungebundenes Gate (35a) auf dem isolierenden Film (39) auf der Seite des ge meinsamen Sourcebereichs (32a), dem ersten Drainbereich (32b) am nächsten liegend, auch auf dem isolierenden Film (38b) über dem gemeinsamen Sourcebereich befindet.

5. Nichtflüchtige Halbleiter-Speicherzelle gekennzeichnet durch:

- ein Halbleitersubstrat (31) von erstem Leitungstyp;
- einen gemeinsamen Sourcebereich (32a) von zweitem Lei tungstyp in einer ersten Richtung innerhalb des Substrats;
- einen ersten Drainbereich (32b) und einen zweiten Drainbe reich (32b) vom zweiten Leitungstyp in der ersten Richtung im Substrat mit einem festen Abstand zu beiden Seiten des gemeinsamen Sourcebereichs;
- einen isolierenden Film (38a, 39) auf dem Substrat;
- eine isolierende Insel (40b) auf dem isolierenden Film über dem gemeinsamen Sourcebereich und auch auf dem isolie renden Film auf einer Seite des gemeinsamen Sourcebereichs, dem zweiten Drainbereich am nächsten liegend;
- ein leitendes potentialungebundenes Gate (35) auf der iso lierenden Insel und auch auf dem isolierenden Film auf einer Seite des gemeinsamen Sourcebereichs, dem ersten Drainbe reich am nächsten liegend;
- einen dielektrischen Film (36) auf freigelegten Flächen des potentialungebundenen Gates und
- ein leitendes Steuergate (37) in einer zweiten Richtung auf dem dielektrischen Film auf dem potentialungebundenen Gate (Fig. 15).

6. Speicherzelle nach Anspruch 5, dadurch gekennzeichnet, daß der isolierende Film (38a) über dem gemeinsamen Source bereich (32a) und dem Drainbereich (32b) dicker ist als der isolierende Film (39) auf jedem anderen Bereich des Sub strats.

7. Speicherzelle nach Anspruch 5, dadurch gekennzeichnet, daß sich das leitende potentialungebundene Gate (35) auf der isolierenden Insel (40b) und auch auf dem isolierenden Film (39) auf einer Seite des gemeinsamen Sourcebereichs (32a), dem ersten Drainbereich (32b) am nächsten liegend, auch auf dem isolierenden Film (38a) auf dem gemeinsamen Sourcebereich liegt.

8. Speicherzelle nach Anspruch 6, dadurch gekennzeichnet, daß sich das leitende potentialungebundene Gate (35) auf der isolierenden Insel (40b) und auch auf dem isolierenden Film (39) auf einer Seite des gemeinsamen Sourcebereichs (32a), dem ersten Drainbereich (32b) am nächsten liegend, auch auf dem isolierenden Film (38a) auf dem gemeinsamen Sourcebereich liegt.

9. Nichtflüchtiges Halbleiter-Bauteil, das als Matrix von Speicherzellen organisiert ist, wobei die Matrix über eine Zeilenrichtung und eine Spaltenrichtung verfügt, gekenn zeichnet durch:

- ein Halbleitersubstrat (31) von erstem Leitungstyp;
- mehrere gemeinsame Sourcebereiche (32a) von zweitem Lei tungstyp in der Spaltenrichtung im Substrat;
- mehrere Drainbereiche (32b) vom zweiten Leitungstyp in der Spaltenrichtung im Substrat, wobei die Drainbereiche einen festen Abstand zu jeder Seite des gemeinsamen Sourcebereichs einhalten;
- einen isolierenden Film (38a, 39) auf dem Substrat;
- mehrere isolierende Inseln (40b) auf dem isolierenden Film über jedem gemeinsamen Sourcebereich, wobei sich jede iso lierende Insel über einem gemeinsamen Sourcebereich auch auf dem isolierenden Film zu einer zweiten Seite des gemeinsamen Sourcebereichs hin befindet;
- mehrere leitende erste potentialungebundene Gates (35a) auf dem isolierenden Film zu einer ersten Seite jedes ge meinsamen Sourcebereichs hin, wobei jedes erste potentialun gebundene Gate mit einer jeweiligen isolierenden Insel zu sammenhängt;
- mehrere leitende zweite potentialungebundene Gates (35b), von denen jedes auf jeder isolierenden Insel und auch auf dem ersten potentialungebundenen Gate liegt, das mit der isolierenden Insel zusammenhängt;
- mehrere dielektrische Filme (36), wobei ein dielektrischer Film auf freigelegten Flächen jedes ersten potentialungebun denen Gates und auch auf freigelegten Flächen des zweiten potentialungebundenen Gates auf dem ersten potentialungebun denen Gate liegt; und
- mehrere leitende Steuergates (37) in der Zeilenrichtung, wobei sich jedes Steuergate auf dem dielektrischen Film auf jedem der mehreren zweiten potentialungebundenen Gates be findet (Fig. 8).

10. Speicherbauteil nach Anspruch 9, dadurch gekennzeich net, daß die Drainbereiche (32b) einen festen Abstand zu jeder Seite des gemeinsamen Sourcebereichs (32a) einhalten, und demgemäß die gemeinsamen Sourcebereiche einen festen Ab stand zu jeder Seite jedes Drainbereichs einhalten.

11. Speicherbauteil nach Anspruch 10, dadurch gekennzeich net, daß der isolierende Film (38a) über jedem gemeinsamen Sourcebereich (32a) und jedem Drainbereich (32b) dicker als der isolierende Film (39) über jedem anderen Bereich des Substrats (31) ist.

12. Speicherbauteil nach Anspruch 9, dadurch gekennzeich net, daß sich jedes erste potentialungebundene Gate (35a) auf dem isolierenden Film (39) auf einer ersten Seite eines gemeinsamen Sourcebereichs (32) auch auf dem isolierenden Film (38a) auf dem gemeinsamen Sourcebereich befindet.

13. Speicherbauteil nach Anspruch 10, dadurch gekennzeich net, daß sich jedes erste potentialungebundene Gate (35a) auf dem isolierenden Film (39) auf einer ersten Seite eines gemeinsamen Sourcebereichs (32) auch auf dem isolierenden Film (38a) auf dem gemeinsamen Sourcebereich befindet.

14. Speicherbauteil nach Anspruch 11, dadurch gekennzeich net, daß sich jedes erste potentialungebundene Gate (35a) auf dem isolierenden Film (39) auf einer ersten Seite eines gemeinsamen Sourcebereichs (32) auch auf dem isolierenden Film (38a) auf dem gemeinsamen Sourcebereich befindet.

15. Nichtflüchtiges Halbleiter-Bauteil, das als Matrix von Speicherzellen organisiert ist, wobei die Matrix über eine Zeilenrichtung und eine Spaltenrichtung verfügt, gekenn zeichnet durch:

- ein Halbleitersubstrat (31) von erstem Leitungstyp;
- mehrere gemeinsame Sourcebereiche (32a) von zweitem Lei tungstyp in der Spaltenrichtung im Substrat;
- mehrere Drainbereiche (32b) vom zweiten Leitungstyp in der Spaltenrichtung im Substrat, wobei die Drainbereiche einen festen Abstand zu jeder Seite des gemeinsamen Sourcebereichs einhalten;
- einen isolierenden Film (38a, 39) auf dem Substrat;
- mehrere isolierende Inseln (40b) auf dem isolierenden Film über jedem gemeinsamen Sourcebereich, wobei sich jede iso lierende Insel über einem gemeinsamen Sourcebereich auch auf dem isolierenden Film zu einer zweiten Seite des gemeinsamen Sourcebereichs hin befindet;
- mehrere leitende potentialungebundene Gates (35) über je dem gemeinsamen Sourcebereich, wobei sich ein potentialunge bundenes Gate auf jeder isolierenden Insel über dem gemein samen Sourcebereich und auch auf dem isolierenden Film auf einer ersten Seite des gemeinsamen Sourcebereichs befindet;
- mehrere dielektrische Filme (37), wobei ein dielektrischer Film auf freigelegten Flächen jedes potentialungebundenen Gates liegt; und
- mehrere leitende Steuergates (37) in der Zeilenrichtung, von denen sich jedes auf dem dielektrischen Film auf jedem der mehreren potentialungebundenen Gates befindet.

16. Speicherbauteil nach Anspruch 15, dadurch gekennzeich net, daß die Drainbereiche (32b) einen festen Abstand zu jeder Seite des gemeinsamen Sourcebereichs (32a) einhalten, und demgemäß die gemeinsamen Sourcebereiche einen festen Ab stand zu jeder Seite jedes Drainbereichs einhalten.

17. Speicherbauteil nach Anspruch 16, dadurch gekennzeich net, daß der isolierende Film (38a) über jedem gemeinsamen Sourcebereich (32a) und jedem Drainbereich (32b) dicker als der isolierende Film (39) über jedem anderen Bereich des Substrats (31) ist.

18. Speicherbauteil nach Anspruch 15, dadurch gekennzeich net, daß jedes potentialungebundene Gate (35) auf einer isolierenden Insel (40b) über einem gemeinsamen Sourcebe reich (32a) und auch auf dem isolierenden Film (39) auf ei ner ersten Seite des gemeinsamen Sourcebereichs wie auch auf dem isolierenden Film (38b) über dem gemeinsamen Sourcebe reich liegt.

19. Speicherbauteil nach Anspruch 16, dadurch gekennzeichnet, daß jedes Potentialungebundene Gate (35) auf einer isolierenden Insel (40b) über einem gemeinsamen Sourcebe reich (32a) und auch auf dem isolierenden Film (39) auf ei ner ersten Seite des gemeinsamen Sourcebereichs wie auch auf dem isolierenden Film (38b) über dem gemeinsamen Sourcebe reich liegt.

20. Speicherbauteil nach Anspruch 17, dadurch gekennzeich net, daß jedes potentialungebundene Gate (35) auf einer isolierenden Insel (40b) über einem gemeinsamen Sourcebe reich (32a) und auch auf dem isolierenden Film (39) auf ei ner ersten Seite des gemeinsamen Sourcebereichs wie auch auf dem isolierenden Film (38b) über dem gemeinsamen Sourcebe reich liegt.

21. Verfahren zum Herstellen eines nichtflüchtigen Halblei ter-Speicherbauteil mit einer Matrix von Speicherzellen auf einem Substrat (31) von erstem Leitungstyp, wobei die Matrix eine Zeilenrichtung und eine Spaltenrichtung aufweist, ge kennzeichnet durch die folgenden Schritte:

- Herstellen mehrerer gemeinsamer Sourcebereiche (32a) von zweitem Leitungstyp in der Spaltenrichtung im Substrat, um dadurch mehrere Zwischenbereiche in Spaltenrichtung im Sub strat zu bilden, von denen jeder zwischen Elementen jedes Paars benachbarter gemeinsamer Sourcebereiche liegt;
- Herstellen eines isolierenden Films (38a, 39) auf dem Sub strat;
- Ausbilden mehrerer abwechselnder, zusammenhängender iso lierender und erster leitender Streifen in der Spaltenrich tung des isolierenden Films, wobei ein erster leitender Streifen (49) auf dem isolierenden Film zu einer ersten Seite jedes gemeinsamen Sourcebereichs hin liegt;
- Abscheiden einer zweiten leitenden Schicht (40) auf dem Substrat;
- selektives Ätzen der zweiten leitenden Schicht, der iso lierenden Streifen und der ersten leitenden Streifen zum Ausbilden mehrerer zweiter leitender Streifen, geätzter iso lierender Streifen bzw. geätzter erster leitender Streifen in der Spaltenrichtung, wobei ein geätzter erster leitender Streifen auf dem isolierenden Film zur ersten Seite jedes gemeinsamen Sourcebereichs liegt, ein geätzter isolierender Streifen auf dem isolierenden Film über jedem gemeinsamen Sourcebereich zu dessen zweiter Seite hin zusammenhängend mit dem geätzten ersten leitenden Streifen auf dem isolie renden Film zur ersten Seite des gemeinsamen Sourcebereichs hin liegt, um dadurch mehrere Bereiche in der Spaltenrich tung auf dem isolierenden Film freizulegen, wobei jeweils ein freigelegter Bereich über jedem Zwischenbereich liegt;
- verwenden der zweiten leitenden Streifen als Maske, um mehrere Drainbereiche (32b) vom zweiten Leitungstyp in der Spaltenrichtung im Substrat auszubilden, wobei jeweils ein Drainbereich zwischen Elementen jedes Paars benachbarter ge meinsamer Sourcebereiche liegt;
- Herstellen mehrerer dielektrischer Filme (36), die auf freigelegten Flächen jedes zweiten leitenden Streifens und auch auf freigelegten Flächen jedes geätzten ersten leiten den Streifens liegen;
- Abscheiden einer dritten leitenden Schicht (50) auf dem Substrat;
- selektives Ätzen der dritten leitenden Schicht, um mehrere Steuergates (37) in der Zeilenrichtung auszubilden, wobei sich jedes Steuergate auf dem dielektrischen Film auf jedem der mehreren zweiten leitenden Streifen befindet; und
- Ätzen, unter Verwendung der Steuergates als Maske, der ge ätzten ersten leitenden Streifen, der geätzten isolierenden Streifen und der zweiten leitenden Streifen, um unter jedem Steuergate erste potentialungebundene Gates (35a), isolie rende Inseln (40c) bzw. zweite potentialungebundene Gates (35b) auszubilden.

22. Verfahren nach Anspruch 21, dadurch gekennzeichnet, daß der Schritt des Herstellens mehrerer abwechselnder, zu sammenhängender isolierender (40b) und erster leitender Streifen (49) in der Spaltenrichtung des isolierenden Films (39), wobei ein erster leitender Streifen auf einer ersten Seite jedes gemeinsamen Sourcebereichs (32a) liegt, die fol genden Unterschritte umfaßt:

- Abscheiden einer ersten leitenden Schicht (49) auf dem isolierenden Film;
- selektives Ätzen der ersten leitenden Schicht, um mehrere erste leitende Streifen in der Spaltenrichtung auf dem iso lierenden Film auszubilden, wobei ein erster leitender Streifen auf einer ersten Seite jedes gemeinsamen Sourcebe reichs liegt; und
- Herstellen mehrerer isolierender Streifen in der Spalten richtung auf dem isolierenden Film, wobei ein isolierender Streifen zwischen Elementen jedes Paars benachbarter erster leitender Streifen zusammenhängend mit diesen liegt.

23. Verfahren nach Anspruch 22, dadurch gekennzeichnet, daß jeder Drainbereich (32b) zwischen den Elementen eines Paars benachbarter gemeinsamer Sourcebereiche (32a) mit im wesentlichen demselben Abstand von den Elementen des Paars hergestellt wird.

24. Verfahren nach Anspruch 23, dadurch gekennzeichnet, daß die gemeinsamen Sourcebereiche (32a) und die Drainbe reiche (32b) durch Ionenimplantation hergestellt werden.

25. Verfahren nach Anspruch 22, dadurch gekennzeichnet, daß jeder erste leitende Streifen (49) auf dem isolierenden Film (49) zu einer ersten Seite eines gemeinsamen Sourcebe reichs (32a) hin ebenfalls auf dem isolierenden Film (38a) über dem gemeinsamen Sourcebereich liegend hergestellt wird.

26. Verfahren nach Anspruch 23, dadurch gekennzeichnet, daß jeder erste leitende Streifen (49) auf dem isolierenden Film (49) zu einer ersten Seite eines gemeinsamen Sourcebe reichs (32a) hin ebenfalls auf dem isolierenden Film (38a) über dem gemeinsamen Sourcebereich liegend hergestellt wird.

27. Verfahren nach Anspruch 24, dadurch gekennzeichnet, daß jeder erste leitende Streifen (49) auf dem isolierenden Film (49) zu einer ersten Seite eines gemeinsamen Sourcebe reichs (32a) hin ebenfalls auf dem isolierenden Film (38a) über dem gemeinsamen Sourcebereich liegend hergestellt wird.

28. Verfahren zum Herstellen eines nichtflüchtigen Halblei ter-Speicherbauteils mit einer Matrix von Speicherzellen auf einem Substrat (31) von erstem Leitungstyp, wobei die Matrix eine Zeilenrichtung und eine Spaltenrichtung aufweist, ge kennzeichnet durch die folgenden Schritte:

- Herstellen mehrerer gemeinsamer Sourcebereiche (32a) von zweitem Leitungstyp in der Spaltenrichtung im Substrat, um dadurch mehrere Zwischenbereiche in Spaltenrichtung im Sub strat zu bilden, von denen jeder zwischen Elementen jedes Paars benachbarter gemeinsamer Sourcebereiche liegt;
- Herstellen eines isolierenden Films (38a, 39) auf dem Sub strat;
- Herstellen mehrerer isolierender Streifen (40b) in der Spaltenrichtung auf dem isolierenden Film, wobei jeder iso lierende Streifen auf dem isolierenden Film über einem je weiligen gemeinsamen Sourcebereich und zur zweiten Seite desselben hin liegt;
- Abscheiden einer ersten leitenden Schicht (46) auf dem Substrat;
- selektives Ätzen der ersten leitenden Schicht und der iso lierenden Streifen, um mehrere erste leitende Streifen bzw. geätzte isolierende Streifen in der Spaltenrichtung auszu bilden, wobei ein geätzter isolierender Streifen auf dem isolierenden Film über jedem gemeinsamen Sourcebereich und zur zweiten Seite desselben hin liegt, und wobei ein erster leitender Streifen auf dem geätzten isolierenden Streifen und auch auf dem isolierenden Film zur ersten Seite des ge meinsamen Sourcebereichs hin liegt, um dadurch mehrere Be reiche in der Spaltenrichtung auf dem isolierenden Film freizulegen, wobei sich ein freigelegter Bereich über jedem Zwischenbereich befindet;
- Herstellen, unter Verwendung der ersten leitenden Streifen als Maske, mehrerer Drainbereiche (32b) vom zweiten Lei tungstyp in der Spaltenrichtung innerhalb des Substrats, wo bei jeder Drainbereich zwischen Elementen jedes Paars be nachbarter gemeinsamer Sourcebereiche liegt;
- Herstellen mehrerer dielektrischer Filme (36), wobei ein dielektrischer Film auf freigelegten Flächen jedes ersten leitenden Streifens liegt;
- Abscheiden einer zweiten leitenden Schicht (50) auf dem Substrat;
- selektives Ätzen der zweiten leitenden Schicht zum Her stellen mehrerer Steuergates (37) in der Zeilenrichtung, wo bei sich jedes Steuergate auf dem dielektrischen Film auf jedem der mehreren zweiten leitenden Streifen befindet; und
- Ätzen, unter Verwendung der Steuergates als Maske, der ersten leitenden Streifen und der geätzten isolierenden Streifen, um mehrere potentialungebundene Gates (35a) bzw. isolierende Inseln (40b) unter jedem Steuergate auszubilden.

29. Verfahren nach Anspruch 28, dadurch gekennzeichnet, daß jeder Drainbereich (32b) zwischen den Elementen eines Paars benachbarter gemeinsamer Sourcebereiche (32a) mit im wesentlichen demselben Abstand von den Elementen des Paars hergestellt wird.

30. Verfahren nach Anspruch 29, dadurch gekennzeichnet, daß die gemeinsamen Sourcebereiche (32a) und die Drainbe reiche (32b) durch Ionenimplantation hergestellt werden.

31. Verfahren nach Anspruch 28, dadurch gekennzeichnet, daß jeder erste leitende Streifen (35) auf dem geätzten isolierenden Streifen (40b) über dem gemeinsamen Sourcebe reich (32a) und zur zweiten Seite desselben hin, wie auch auf dem isolierenden Film (39) zur ersten Seite des gemein samen Sourcebereichs hin, auch auf dem isolierenden Film über dem gemeinsamen Sourcebereich liegend hergestellt wird.

32. Verfahren nach Anspruch 29, dadurch gekennzeichnet, daß jeder erste leitende Streifen (35) auf dem geätzten isolierenden Streifen (40b) über dem gemeinsamen Sourcebe reich (32a) und zur zweiten Seite desselben hin, wie auch auf dem isolierenden Film (39) zur ersten Seite des gemein samen Sourcebereichs hin, auch auf dem isolierenden Film über dem gemeinsamen Sourcebereich liegend hergestellt wird.

33. Verfahren nach Anspruch 30, dadurch gekennzeichnet, daß jeder erste leitende Streifen (35) auf dem geätzten isolierenden Streifen (40b) über dem gemeinsamen Sourcebe reich (32a) und zur zweiten Seite desselben hin, wie auch auf dem isolierenden Film (39) zur ersten Seite des gemein samen Sourcebereichs hin, auch auf dem isolierenden Film über dem gemeinsamen Sourcebereich liegend hergestellt wird.