KR19980084835A - 비휘발성 메모리 소자 및 제조 방법 - Google Patents

비휘발성 메모리 소자 및 제조 방법 Download PDF

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Abstract

본 발명은 비휘발성 메모리 소자 및 제조 방법에 관한 것으로, 특히 단위 셀이 두 개의 트랜지스터로 구성되고 콘택이 없는 비휘발성 메모리 소자 및 제조 방법에 관한 것이다.
본 발명의 비휘발성 메모리 소자는 제 1 도전형 반도체 기판 표면내에 일정 간격을 갖고 일 방향으로 2 도전형의 프로그램/리드 드레인단, 공통 소오스단 및 모니터 드레인단이 형성되고, 상기 반도체 기판표면위에 터널링 절연막(39)이 형성되며, 상기 공통 소오스단과 프로그램/리드 드레인단 사이의 터널링 절연막위에 제 1 플로우팅 게이트가 형성되고, 상기 공통 소오스단과 모니터 드레인단 사이의 상기 터널링 절연막위에 절연막이 형성되고, 상기 프로그램/리드 드레인단과 모니터 드레인단 사이의 제 1 플로우팅 게이트 및 절연막 위에 제 2 플로우팅 게이트가 형성되며, 상기 제 1, 제 2 플로우팅 게이트의 표면에 유전체막이 형성되고, 상기 제 2 플로우팅 게이트위의 상기 유전체막위에 상기 공통 소오스단, 프로그램/리드 드레인단 및 모니터 드레인단에 수직한 방향으로 콘트롤 게이트가 형성된 것이다.

Description

비휘발성 메모리 소자 및 제조 방법
본 발명은 비휘발성 메모리 소자 및 제조 방법에 관한 것으로, 특히 단위 셀이 두 개의 트랜지스터로 구성되고 콘택이 없는 비휘발성 메모리 소자 및 제조 방법에 관한 것이다.
일반적인 단순 적층형 비휘발성 메모리 소자의 구성은 도 1과 같다.
P형 반도체 기판(1)위에 터널링 산화막(tunneling oxide)(2)을 사이에 두고 플로우팅 게이트(floating gate)(3)가 형성되고, 상기 플로우팅 게이트(3)위에 콘트롤 게이트(control gate)(5)가 형성되며, 상기 콘트롤 게이트(5)와 플로우팅 게이트(3) 사이에는 유전체막(dielectic layer)(4)이 형성되어 있다. 그리고 상기 플로우팅 게이트(3) 양측의 P형 반도체 기판(1)에는 N형 불순물 영역(6)이 형성된다.
이와 같이 구성되는 일반적인 단순 적층형 비휘발성 메모리 소자는 셀 사이즈(cell size)는 작으나 콘트롤 게이트(5)의 커플링 상수 값이 작고, 특히 셀의 사이즈를 줄일 수 있도록 커플링 상수가 더 작아지는 문제가 있다.
따라서 이러한 문제를 해결하기 위해 플로우팅 게이트(3)와 콘트롤 게이트(5)사이의 유전체막(4)을 ONO막으로 형성하였으나 이 또한 공정이 복잡하고 고온 열처리(Annealing)공정이 필요하다.
또한 도 1과 같은 일반적인 단순 적층형 비휘발성 메모리 소자는 메모리 셀 어레이 구성 시 셀 두 개당 하나씩의 금속 콘택(Metal contact)이 필요하므로 금속 콘택을 고려한 메모리 셀의 유효 사이즈(effective cell size)가 커진다.
이러한 문제점을 해결하기 위해 금속 콘택이 필요없는 비휘발성 메모리 소자가 개발되었다.
도 2는 종래의 금속 콘택이 필요없는 비휘발성 메모리 소자의 레이 아웃도이고, 도 3는 도 2의 Ⅰ-Ⅰ선상의 종래 금속 콘택이 필요없는 비휘발성 메모리 소자의 구조 단면도이다.
종래의 금속 콘택이 필요 없는 비휘발성 메모리 소자는 비트라인을 별도의 금속라인으로 형성하지 않고 소오스 드레인 불순물 영역을 비트라인(Bit Line)으로 이용한 구조이다.
즉, 반도체 기판(11)에 고농도 n형 불순물 영역(12)쌍들이 일정 간격을 갖고 일 방향으로 형성되고, 반도체 기판(11)위에 일정한 간격을 갖고 상기 불순물 영역(12)들에 수직한 방향으로 워드라인(컨트롤 게이트)(13)들이 형성된다.
상기 각 워드라인(13)과 상기 각 불순물 영역(13)쌍들 사이에는 플로우팅 게이트(14)들이 형성된다.
상기 워드라인(13)과 각 플로우팅 게이트(14)사이에는 유전체막(16)이 형성되고, 상기 각 플로우팅 게이트(14)와 반도체 기판(11)사이에는 터널링 절연막(산화막)(17)이 형성된다.
이 때, 각 불순물 영역(12)쌍들은 격리막(15)에 의해 격리되어 있고, 각 불순물 영역(12)쌍중 하나는 소오스 영역이고 다른 하나는 드레인 영역으로 이용되며, 더불어 비트 라인으로 이용된다.
이와 같은 종래의 금속 콘택이 필요없는 비휘발성 메모리 소자에 있어서는 각 셀마다 별도의 비트 라인을 형성하지 않으나 불순물 영역의 저항 때문에 금속 콘택은 16개 이상의 셀마다 하나씩 존재하게 된다. 따라서 유효 셀 사이즈를 줄일 수 있다.
그러나 상기와 같은 종래의 금속 콘택이 필요없는 비휘발성 메모리 소자는 단순 적층 구조이므로 저 커플링(low coupling)의 문제를 안고 있다.
따라서 상기 도 2 및 도 3과 같은 종래의 비휘발성 메모리 소자의 문제점인 저 커플링을 해결하기 위한 비휘발성 메모리 소자가 개발되었다.
도 4는 저 커플링 문제를 개선한 종래의 비휘발성 메모리 소자의 레이 아웃도이고, 도 5는 도 4의 Ⅱ-Ⅱ선상의 종래 비휘발성 메모리 소자의 구조 단면도이다.
즉, 반도체 기판(11)에 고농도 n형 불순물 영역(12a, 12b, 12c)들이 일정 간격을 갖고 일 방향으로 형성되고, 상기 불순물 영역(12a, 12b, 12c)을 포함한 반도체 기판 전면에는 터널링 절연막(산화막)(17)이 형성된다.
그리고, 상기 각 불순물 영역(12a, 12b, 12c)사이의 터널링 절연막(17)위에는 매트릭스 형태로 복수개의 제 1 플로우팅 게이트(14a, 14b)가 형성되고, 상기 각 제 1 플로우팅 게이트(14a, 14b)사이의 터널링 절연막(17)위에는 격리용 절연막(18)이 형성된다.
또한 인접한 상기 제 1 플로우팅 게이트(14a, 14b)쌍 위에는 복수개의 제 2 플로우팅 게이트(14c)가 형성되고, 상기 제 1, 제 2 플로우팅 게이트(14a, 14b, 14c)를 포함한 반도체 기판(11)위에 일정한 간격을 갖고 상기 불순물 영역(12a, 12b, 12c)들에 수직한 방향으로 워드라인(컨트롤 게이트)(13)들이 형성된다.
이 때, 워드라인(13)은 동일 방향의 제 1, 제 2 플로우팅 게이트(14a, 14b, 14c)를 감싸도록 형성되고, 상기 워드라인(13)과 제 2 플로우팅 게이트(14c)사이에는 유전체막(16)이 형성된다. 즉, 인접한 두 개의 제 1 플로우팅 게이트를 제 2 플로우팅 게이트로 연결하여 커플링 비를 증가 시켰다.
따라서 제 2 플로우팅 게이트(14c) 하측에 형성되는 각 불순물 영역(12b)은 공통 드레인 영역으로 이용되고, 제 2 플로우팅 게이트(14c) 양측의 불순물 영역(12a, 12c)는 소오스 영역으로 이용되며, 더불어 모든 불순물 영역은 비트 라인으로 이용된다.
상기와 같은 저 커플링비를 개선한 종래의 비휘발성 메모리 소자에 있어서는 다음과 같은 문제점이 있었다.
첫째, 인접한 두 개의 제 1 플로우팅 게이트를 제 2 플로우팅 게이트로 연결시켜 커플링비를 증가시켰으나, 각 셀들은 동일한 터널링 절연막을 갖는 두 개의 채널 영역에 형성된 제 1 플로우팅 게이트를 제 2 플로우팅 게이트로 연결하였으므로 커플링 비를 증가시키는데 한계가 있다.
둘째, 각 불순물 영역 사이의 채널 영역에 제 1 플로우팅 게이트를 형성하고 인접한 두 개의 제 1 플로우팅 게이트를 제 2 플로우팅 게이트로 연결해야하며 다시 그위에 워드라인을 형성해야 하므로 공정이 복잡하고 더블어 신뢰성 확보가 어렵다.
본 발명은 이와 같은 문제점을 해결하기 위하여 안출한 것으로, 커플링 비를 향상시키고, 자기정렬(Self Align)공정을 이용하여 공정을 단순화 한 비휘발성 메모리 소자 및 제조 방법을 제공하는데 그 목적이 있다.
도 1은 가장 일반적인 비휘발성 메모리 소자의 구조 단면도
도 2는 종래의 금속 콘택이 필요없는 비휘발성 메모리 소자의 레이 아웃도
도 3는 도 2의 Ⅰ-Ⅰ선상의 종래 금속 콘택이 필요없는 비휘발성 메모리 소자의 구조 단면도
도 4는 저 커플링 문제를 개선한 종래의 비휘발성 메모리 소자의 레이 아웃도
도 5는 도 4의 Ⅱ-Ⅱ선상의 종래 비휘발성 메모리 소자의 구조 단면도
도 6은 본 발명 비휘발성 메모리 소자의 단위 셀의 회로적 구성도
도 7은 본 발명 일 실시예의 비휘방성 메모리 소자의 레이 아웃도
도 8는 도 7의 Ⅰ-Ⅰ선상의 본 발명 비휘발성 메모리 소자의 구조 단면도
도 9은 도 7의 Ⅱ-Ⅱ선상의 본 발명 비휘발성 메모리 소자의 구조 단면도
도 10은 도 7의 Ⅲ-Ⅲ선상의 본 발명 비휘발성 메모리 소자의 구조 단면도
도 11은 도 7의 Ⅳ-Ⅳ선상의 본 발명 비휘발성 메모리 소자의 구조 단면도
도 12은 도 7의 Ⅴ-Ⅴ선상의 본 발명 비휘발성 메모리 소자의 구조 단면도
도 13a 내지 도 13i는 본 발명의 비휘발성 메모리 소자의 공정을 나타낸 평면도 및 단면도
*도면의 주요 부분에 대한 부호의 설명*
31 : 반도체 기판32 : 공통 소오스단
33 : 모니터 드레인단34 ; 프로그램/리드 드레인단
35, 35a, 35b : 플로우팅 게이트36 : 유전체막
37 : 워드라인(콘트롤 게이트)38 : 격리막
39 : 터널링 절연막40 : 절연막
41, 42 : 채널43 : 보호막
44 : 초기 산화막45, 47 : 감광막
46, 49, 50 : 폴리 실리콘
이와 같은 목적을 달성하기 위한 본 발명의 비휘발성 메모리 소자는 제 1 도전형 반도체 기판, 상기 반도체 기판 표면내에 일정 간격을 갖고 일 방향으로 형성되는 제 2 도전형의 프로그램/리드 드레인단, 공통 소오스단 및 모니터 드레인단, 상기 반도체 기판 표면위에 형성되는 터널링 절연막, 상기 공통 소오스단과 프로그램/리드 드레인단 사이의 터널링 절연막위에 형성되는 제 1 플로우팅 게이트, 상기 공통 소오스단과 모니터 드레인단 사이의 상기 터널링 절연막위에 형성되는 절연막, 상기 프로그램/리드 드레인단과 모니터 드레인단 사이의 제 1 플로우팅 게이트 및 절연막 위에 형성되는 제 2 플로우팅 게이트, 상기 제 1, 제 2 플로우팅 게이트의 표면에 형성되는 유전체막, 그리고 상기 제 2 플로우팅 게이트위의 상기 유전체막위에 상기 공통 소오스단, 프로그램/리드 드레인단 및 모니터 드레인단에 수직한 방향으로 형성되는 콘트롤 게이트를 포함하여 구성됨에 그 특징이 있다.
또한 상기와 같은 목적을 달성하기 위한 본 발명의 비휘발성 메모리 소자의 제조 방법은 제 1 도전형 반도체 기판 표면내에 일정 간격을 갖고 일 방향으로 제 2 도전형 불순물 이온 주입으로 복수개의 공통 소오스단을 형성 하는 제 1 단계, 상기 반도체 기판 전면에 터널링 절연막을 형성하는 제 2 단계, 상기 각 공통 소오스단 사이의 터널링 절연막위에 최소한 일측은 인접한 공통 소오스단과 일정 간격을 갖도록 복수개의 제 1 전도성층을 형성하는 제 3 단계, 상기 제 1 전도성층 사이의 터널링 절연막위에 절연막을 형성하는 제 4 단계, 전면에 제 2 전도성층을 증착하고 상기 공통 소오스단과 평행한 방향으로 상기 공통 소오스단과 공통 소오스단 사이가 노출되도록 상기 제 1, 제 2 전도성층 및 절연막을 선택적으로 제거하는 제 5 단계, 상기 노출된 반도체 기판 표면내에 복수개의 모니터 드레인단 및 프로그램/리드 드레인단을 형성하는 제 6 단계, 상기 제 1, 제2 전도성층 표면에 유전체막을 형성하는 제 7 단계, 상기 공통 소오스단, 프로그램/리드 드레인단 및 모니터 드레인단에 수직한 방향으로 상기 유전체막위에 콘트롤 게이트를 형성하는 제 8 단계, 그리고 상기 워드라인을 마스크로 이용하여 상기 제 1, 제2 전도성층을 제거하여 플로우팅 게이트를 형성하는 제 9 단계를 포함하여 이루어짐에 그 특징이 있다.
상기와 같은 본 발명의 비휘발성 메모리 소자 및 제조 방법을 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
도 6은 본 발명 비휘발성 메모리 소자의 단위 셀의 회로적 구성도이다. 그리고 도 7은 본 발명의 비휘발성 메모리 소자의 레이 아웃도이고, 도 8은 도 7의 Ⅰ-Ⅰ선상의 본 발명 비휘발성 메모리 소자의 구조 단면도이며, 도 9는 도 7의 Ⅱ-Ⅱ선상의 본 발명 비휘발성 메모리 소자의 구조 단면도이고, 도 10은 도 7의 Ⅲ-Ⅲ선상의 본 발명 비휘발성 메모리 소자의 구조 단면도이며, 도 11은 도 7의 Ⅳ-Ⅳ선상의 본 발명 비휘발성 메모리 소자의 구조 단면도이며,도 12는 도 7의 Ⅴ-Ⅴ선상의 본 발명 비휘발성 메모리 소자의 구조 단면도이다.
본 발명의 비휘발성 메모리 소자는 단위 셀이 두 개의 채널을 갖도록 되어 있다. 즉, 콘트롤 게이트(워드라인)(37)하측에 플로우팅 게이트(35)가 형성되고, 하나의 플로우팅 게이트(35)에 두 개의 채널(41, 42)이 형성되어 두 개의 채널(41, 42) 사이에는 공통 소오스(Common Source)단(32)이 형성되고, 두 개의 채널(41, 42) 양측에는 각각 모니터 드레인(Monitor Drain)단(33)과 프로그램/리드 드레인(Program/Read Drain)단(34)이 형성된다.
따라서 플로우팅 게이트(35), 모니터 드레인단(33) 및 공통 소오스단(32)으로 모니터 트랜지스터(Monitor Transistor)가 형성되고, 플로우팅 게이트(35), 프로그램/리드 드레인단(34) 및 공통 소오스단(32)으로 프로그램/리드 트랜지스터(Program/Read Transistor)가 형성된다. 즉, 프로그램/리드 트랜지스터는 메모리 소자의 본 기능인 프로그램과 리드 동작을 수행하고, 모니터 트랜지스터는 프로그램시에 동시 조회(simultaneous verifying)기능을 수행할 수 있도록 하였다.
또한, 본 발명은 모니터 트랜지스터와 프로그램/리드 트랜지스터의 문턱전압(플로우팅 게이트에서 측정되는 문턱전압)을 서로 다르게 하였다.
이와 같은 본 발명의 비휘발성 메모리 소자의 레이 아웃 구성은 도 7과 같다.
즉, p형 반도체 기판(31)의 표면내에 일정한 간격을 갖고 일 방향으로 복수개의 n형 불순물 영역이 형성된다. 여기서 불순물 영역은 도 6에서 설명한 공통 소오스단(32), 프로그램/리드 드레인단(34), 모니터 드레인단(33)에 해당한다.
그리고 일정한 간격을 갖고 상기 불순물 영역에 수직한 방향으로 복수개의 워드라인(콘트롤 게이트)(37)이 형성되고, 상기 워드라인(37)하측에는 상기 두 개의 채널 영역(물순물 영역과 물순물 영역 사이)(41, 42)에 걸쳐 플로우팅 게이트(35a, 35b)가 형성된다. 이 때, 하나의 채널 영역에는 제 1 플로우팅 게이트(35a)가 형성되며, 상기 제 1 플로우팅 게이트(35a)와 다른 채널 영역에 걸쳐 제 2 플로우팅 게이트(35b)가 형성된다.
이와 같은 레이 아웃을 갖는 본 발명의 비휘발성 메모리 소자의 각 부분 단면은 다음과 같다.
먼저, 워드라인 방향의 단면은 도 8와 같이 P형 반도체 기판(31)의 표면에 일정 간격을 갖고 N형 불순물 영역인 공통 소오스단(32), 프로그램/리드 및 모니터 드레인단(33, 34)이 형성된다.
상기 공통소오스단(32), 프로그램/리드 드레인단(34) 및 모니터 드레인단(33)상측에는 격리막(38)이 형성된다.
상기 공통 소오스단(32)과 프로그램/리드 드레인단(34) 사이의 반도체 기판(31)위에 터널링 절연막(39)이 형성된다.
상기 공통 소오스단(32)을 중심으로 각 공통 소오스단(32)과 각 프로그램/리드 드레인단(34) 사이의 상기 터널링 절연막(39)과 상기 공통 소오스단(32)위에 형성된 격리막(38)에 걸쳐 복수개의 제 1 플로우팅 게이트(35a)가 형성된다.
상기 각 제 1 플로우팅 게이트(35a)일측의 상기 공통 소오스단(32)과 모니터 드레인단(33) 사이의 터널링 절연막(39) 및 격리막(38)위에는 터널링 절연막(39)보다 두꺼운 절연막(HLD 산화막)(40)이 형성된다.
그리고 상기 각 제 1 플로우팅 게이트(35a)와 상기 제 1 플로우팅 게이트(35a) 일측의 절연막(40)에 걸쳐 복수개의 제 2 플로우팅 게이트(35b)가 형성된다.
각 제 1, 제 2 플로우팅 게이트(35a, 35b)의 표면에는 유전체막(36)이 형성되고, 상기 유전체막(36)위에는 워드라인(콘트롤 게이트)(37)가 형성된다. 그리고 워드라인(콘트롤 게이트)(37)위에는 보호막(43)이 형성된다.
한편, 모니터 드레인단(33) 또는 프로그램/리드 드레인단(34) 부분의 단면은 도 9와 같이 p형 반도체 기판(31)의 표면에 n형 불순물 영역인 모니터 드레인단(33) 또는 프로그램/리드 드레인단(34)이 형성되고, 상기 모니터 드레인단(33) 또는 프로그램/리드 드레인단(34)상에는 격리막(38)이 형성된다. 그리고 상기 격리막(38)위에는 일정 간격을 갖고 워드라인(콘트롤 게이트)(37)가 형성되며, 상기 워드라인(37)위에는 보호막(43)이 형성된다.
또한, 공통 소오스단(32)과 모니터 드레인단(33) 사이의 채널 영역 단면은 도 10과 같이 p형 반도체 기판(31)위에 터널링 절연막(39)이 형성되고 터널링 절연막(39)위에 일정 간격을 갖고 절연막(40), 제 2 플로우팅 게이트(35b), 유전체막(36) 및 워드라인(콘트롤 게이트)(37)이 차례로 적층되어 있다.
그리고, 공통 소오스단(32) 부분의 단면은 도 11과 같이 p형 반도체 기판(31)의 표면에 n형 불순물 영역인 공통 소오스단(32)이 형성되고, 상기 공통 소오스단(32)상에는 격리막(38)이 형성된다. 그리고 상기 격리막(38)위에는 일정 간격을 갖고 절연막(40), 제 2 플로우팅 게이트(35b), 유전체막(36) 및 워드라인(콘트롤 게이트)(37)가 차례로 적층되어 있다.
또한, 공통 소오스단(32)과 프로그램/리드 드레인단(34) 사이의 채널 영역 단면은 도 12와 같이 p형 반도체 기판(31)위에 터널링 절연막(39)이 형성되고 터널링 절연막(39)위에 일정 간격을 갖고 제 1 플로우팅 게이트(35a), 제 2 플로우팅 게이트(35b), 유전체막(36) 및 워드라인(콘트롤 게이트)(37)이 차례로 적층되어 있다.
이와 같은 구조를 갖는 본 발명의 비휘발성 메모리 소자의 제조 방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 13a 내지 도 13i는 본 발명의 비휘발성 메모리 소자의 공정을 나타낸 평면도 및 단면도이다.
도 13a와 같이 p형 반도체 기판(31)위에 초기 산화막(44)을 형성하고 전면에 감광막(45)을 증착한 다음, 노광 및 현상 공정으로 일정 간격을 갖는 공통 소오스단(32) 형성 영역을 정의 하여 상기 공통 소오스단(32) 형성 영역의 감광막(45)을 선택적으로 제거한다. 그리고 감광막(45)이 제거된 부분의 반도체 기판(31)에 n형 불순물(As)을 고농도로 이온 주입하고 확산시켜 공통 소오스단(32)을 형성한다.
도 13b와 같이 상기 감광막(45)과 초기 산화막(44)을 제거하고 p형 반도체 기판(31) 전면에 터널링(게이트) 절연막(산화막)(39)을 성장시킨다. 이 때, 상기 n형 불순물 이온이 주입된 공통 소오스단(32)상에는 다른 부분보다 산화막이 더 두껍게 성장되어 격리막(38)이 된다.
도 13c와 전면에 제 1 폴리 실리콘(49)을 증착하고 상기 제 1 폴리 실리콘(49)을 선택적으로 제거하여 섬 모양으로 패터닝한다. 이 때 패터닝된 제 1 폴리 실리콘(49)는 공통 소오스단(32)과 공통 소오스단(32)사이에 위치하고, 일측 끝단은 상기 공통 소오스단(32)에 오버랩(over lap)되고 타측 끝단은 인접한 공통 소오스단(32)과 일정 거리를 유지하도록 형성한다.
도 13d와 같이 전면에 절연막(40)을 두껍게 증착한다.
도 13e와 같이 상기 절연막(40)을 선택적으로 제거하여 상기 패터닝된 제 1 폴리 실리콘(49) 사이에만 남도록 패터닝한다. 이 때 상기 패터닝된 절연막(40)은 인접한 제 1 폴리 실리콘(49)에 오버랩되도록 형성한다.
도 13f와 같이 전면에 제 2 폴리 실리콘(46)을 증착한다. 이 때 상기 제 2 폴리 실리콘(46)과 제 1 폴리 실리콘(49)는 전기적으로 연결된다.
도 13g와 같이 상기 제 2 폴리실리콘(46)위에 감광막(47)을 증착하고 노광 및 현상 공정으로 상기 공통 소오스단(32)과 공통 소오스단(32)사이 부분이 상기 공통 소오스단과 평행한 방향으로 노출되도록 상기 감광막(47)을 패터닝한다. 그리고 패터닝된 감광막(47)을 마스크로 이용하여 노출된 부분의 제 2 폴리 실리콘(46), 절연막(40) 및 제 1 폴리 실리콘(49)을 선택적으로 제거한다.
그리고 상기 제 2 폴리 실리콘(46), 절연막(40) 및 제 1 폴리 실리콘(49)이 제거된 부분의 p형 반도체 기판(31)에 n형 불순물(As)을 고농도로 이온 주입한다.
도 13h와 같이 열처리(annealing)하여 모니터 드레인단(33) 및 프로그램/리드 드레인단(34)이 되는 불순물 영역을 형성함과 동시에 상기 제 2 폴리 실리콘(46)위에 유전체막(36)을 형성한다. 이 때, 이온 주입된 기판에는 더 두꺼운 격리막이 형성되며, 유전체막(36)은 산화막 또는 산화막/질화막/산화막이 적층된 ONO (Oxide/Nitride/Oxide)구조로 형성된다.
도 13i와 같이 상기 유전체막(36) 전면에 제 3 폴리 실리콘(50)과 감광막(도면에는 도시되지 않음)을 차례로 증착한다. 그리고 노광 및 현상 공정으로 일정 간격을 갖고 상기 공통 소오스단(32), 모니터 드레인단(33) 및 프로그램/리드 드레인단(34)에 수직한 방향으로 워드라인 영역을 정의하고 제3 폴리 실리콘(50)을 선택적으로 제거하여 복수개의 워드라인(콘트롤 게이트)(37)을 형성한다. 또한 상기 감광막(51)을 마스크로 이용하여 상기 유전체막(36), 제 2 폴리 실리콘(46), 절연막(40) 및 제 1 폴리 실리콘(49)을 선택적으로 제거하여 제 2 폴리 실리콘(46)이 제 2 플로우팅 게이트(35b)가 되고 제 1 폴리 실리콘(49)이 제 1 플로우팅 게이트(35a)가 되도록 패터닝한다.
그리고 전면에 보호막(43)을 형성한다.
이상에서 설명한 바와같이 본 발명의 비휘발성 메모리 소자 및 제조 방법에 있어서는 다음과 같은 효과가 있다.
첫째, 플로우팅 게이트를 두층으로 형성하여 플로우팅 게이트와 콘트롤 게이트 간의 커패시턴스를 증가시키므로 커플링 상수 값을 매우 크게하여 고속, 저전압 응용에 유리하다.
둘째, 금속 콘택이 필요 없이 메모리를 구성하므로 셀 사이즈를 감소시키고, 드레인단 형성시 플로우팅 게이트와 자기 정렬(self aligh)에 의해 형성하고 콘트롤 게이트와 자기 정렬에 의해 플로우팅 게이트를 최종적으로 패터닝하므로 공정을 크게 단순화 시킬 수 있다.
셋째, 단위 셀이 프로그램/리드 트랜지스터와 모니터 트랜지스터로 구성되므로 프로그램과 동시에 셀의 플로우팅 게이트의 전하 상태를 모니터링 할 수 있다.

Claims (8)

  1. 제 1 도전형 반도체 기판;
    상기 반도체 기판 표면내에 일정 간격을 갖고 일 방향으로 형성되는 제 2 도전형의 프로그램/리드 드레인단, 공통 소오스단 및 모니터 드레인단;
    상기 반도체 기판 표면위에 형성되는 터널링 절연막;
    상기 공통 소오스단과 프로그램/리드 드레인단 사이의 터널링 절연막위에 형성되는 제 1 플로우팅 게이트;
    상기 공통 소오스단과 모니터 드레인단 사이의 상기 터널링 절연막위에 형성되는 절연막;
    상기 프로그램/리드 드레인단과 모니터 드레인단 사이의 제 1 플로우팅 게이트 및 절연막 위에 형성되는 제 2 플로우팅 게이트;
    상기 제 1, 제 2 플로우팅 게이트의 표면에 형성되는 유전체막; 그리고
    상기 제 2 플로우팅 게이트위의 상기 유전체막위에 상기 공통 소오스단, 프로그램/리드 드레인단 및 모니터 드레인단에 수직한 방향으로 형성되는 콘트롤 게이트를 포함하여 구성됨을 특징으로 하는 비휘발성 메모리 소자.
  2. 제 2 항에 있어서,
    상기 공통 소오스단, 프로그램/리드 드레인단 및 모니터 드레인단 상측의 터널링 절연막은 다른 부분보다 더 두꺼운 격리막이 형성됨을 특징으로 하는 하는 비휘발성 메모리 소자.
  3. 제 1 항에 있어서,
    상기 제 1 플로우팅 게이트는 상기 공통 소오스단과 오버랩됨을 특징으로 하는 비휘발성 메모리 소자.
  4. 제 1 도전형 반도체 기판 표면내에 일정 간격을 갖고 일 방향으로 제 2 도전형 불순물 이온 주입으로 복수개의 공통 소오스단을 형성 하는 제 1 단계;
    상기 반도체 기판 전면에 터널링 절연막을 형성하는 제 2 단계;
    상기 각 공통 소오스단 사이의 터널링 절연막위에 최소한 일측은 인접한 공통 소오스단과 일정 간격을 갖도록 복수개의 제 1 전도성층을 형성하는 제 3 단계;
    상기 제 1 전도성층 사이의 터널링 절연막위에 절연막을 형성하는 제 4 단계;
    전면에 제 2 전도성층을 증착하고 상기 공통 소오스단과 평행한 방향으로 상기 공통 소오스단과 공통 소오스단 사이의 기판이 노출되도록 상기 제 1, 제 2 전도성층 및 절연막을 선택적으로 제거하는 제 5 단계;
    상기 노출된 반도체 기판 표면내에 복수개의 모니터 드레인단 및 프로그램/리드 드레인단을 형성하는 제 6 단계;
    상기 제 1, 제2 전도성층 표면에 유전체막을 형성하는 제 7 단계;
    상기 공통 소오스단, 프로그램/리드 드레인단 및 모니터 드레인단에 수직한 방향으로 상기 유전체막위에 워드라인을 형성하는 제 8 단계; 그리고,
    상기 워드라인을 마스크로 이용하여 상기 제 1, 제2 전도성층을 제거하여 플로우팅 게이트를 형성하는 제 9 단계를 포함하여 이루어짐을 특징으로 하는 비휘발성 메모리 소자 제조 방법.
  5. 제 4 항에 있어서,
    상기 제 3 단계의 제 1 전도성층의 타측은 상기 공통 소오스단과 오버랩되도록 형성함을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  6. 제 4 항에 있어서,
    상기 터널링 절연막은 열 산화막으로 형성함으로 특징으로 하는비휘발성 메모리 소자의 제조 방법.
  7. 제 4 항에 있어서,
    상기 제 1, 제 2 전도성층은 불순물 도핑된 폴리 실리콘으로 형성함을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  8. 제 4 항에 있어서,
    상기 유전체막은 산화막 또는 ONO로 형성함을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
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