WO2006090458A1 - 半導体装置及びその製造方法 - Google Patents

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WO2006090458A1
WO2006090458A1 PCT/JP2005/003024 JP2005003024W WO2006090458A1 WO 2006090458 A1 WO2006090458 A1 WO 2006090458A1 JP 2005003024 W JP2005003024 W JP 2005003024W WO 2006090458 A1 WO2006090458 A1 WO 2006090458A1
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gate
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electrically
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Yukio Hayakawa
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Spansion Llc
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    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7923—Programmable transistors with more than two possible different levels of programmation

Definitions

  • the present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly to a semiconductor device capable of changing the electrical characteristics of a transistor to desired characteristics in a nonvolatile manner and a method for manufacturing the same.
  • MONOS Metal Organic Chemical Vapor Oxide
  • Flash memories with ONO Oxide / Nitride / Oxide
  • Oxide Nitride Oxide Silicon Oxide Nitride Oxide Silicon
  • SONOS Silicon Oxide Nitride Oxide Silicon
  • a flash memory having an ONO film is disclosed in Patent Document 1, for example.
  • a flash memory having an ONO film writes data by accumulating charges in a silicon nitride film. The threshold voltage of the transistor is changed non-volatilely by the accumulated charge. Data is read by reading the threshold voltage. Data is erased by extracting the accumulated charges.
  • Patent Document 1 US Patent No. 6011725
  • An object of the present invention is to provide a semiconductor device that can obtain desired circuit characteristics in a non-destructive manner in a non-destructive manner and can reduce the number of prototypes for IC development. Means for solving the problem
  • the present invention relates to an ONO film formed on a semiconductor substrate, a first gate formed on the ONO film, and a source and a drain formed on opposite sides of the first gate. And a second gate, wherein the second gate is a side gate formed on a side portion of the one gate other than the opposing side portion.
  • electrical characteristics such as a threshold voltage and drain current of a transistor can be changed in a nonvolatile manner.
  • the circuit having the transistor can have desired circuit characteristics. This makes it possible to provide a semiconductor device that can reduce the number of prototypes for IC development.
  • the semiconductor device may have a configuration in which a channel is provided between the source and the drain under the first gate, and the side gate is formed in a lateral portion of the channel.
  • the channel width is changed by the voltage applied to the side gate, and the electrical characteristics such as the threshold voltage and drain current of the transistor can be changed non-volatilely.
  • an insulating film may be provided between the side gate and the semiconductor substrate. According to the present invention, by applying a side gate voltage, an electric current is generated in the semiconductor substrate. A load accumulation region can be formed.
  • the electrical characteristics of the transistor including the ONO film, the first gate, the source and the drain can be changed electrically and nonvolatilely can do.
  • a circuit having the transistor can have desired circuit characteristics.
  • the non-volatile change of the electrical characteristics of the transistor can be performed by forming a charge storage region in the ONO film. According to the present invention, by forming the charge storage region in the ONO film, the electrical characteristics of the transistor can be easily changed in a nonvolatile manner.
  • the electrical characteristics of the transistor are, for example, at least one of a threshold voltage and a drain current of the transistor. According to the present invention, by changing at least one of the threshold voltage and drain current of a predetermined transistor in a non-volatile manner, a circuit having the transistor can have desired circuit characteristics.
  • the semiconductor device may be configured such that charges are accumulated in the ONO film. According to the present invention, by forming the charge storage region in the ONO film, the electrical characteristics of the transistor can be easily changed in a nonvolatile manner.
  • the present invention is a method for manufacturing a semiconductor device, comprising: a step of forming a transistor on a semiconductor substrate; and a step of changing and adjusting electrical characteristics of the transistor in a nonvolatile manner. According to the present invention, after a transistor is formed, even if the circuit having the transistor has a desired circuit characteristic, the desired circuit characteristic can be obtained by changing the electrical characteristic of the predetermined transistor in a nonvolatile manner. be able to.
  • the step of adjusting and adjusting the electrical characteristics of the transistor in a non-volatile manner includes the step of confirming the electrical characteristics of the transistor, and determining whether the electrical characteristics of the transistor are desired characteristics. And a step of changing the electrical characteristics of the transistor if the electrical characteristics of the transistor are not the desired characteristics. According to the present invention, the electrical characteristics of a predetermined transistor can be more reliably set to a desired value.
  • a non-volatile change in the electrical characteristics of the transistor may occur in the ONO film
  • the electrical characteristics of the transistor can be easily changed in a nonvolatile manner.
  • the present invention is a method for manufacturing a semiconductor device, wherein the electrical characteristics of the transistor are at least one of a threshold voltage and a drain current. According to the present invention, by changing at least one of the threshold voltage and the drain current of a predetermined transistor in a non-volatile manner, a circuit having the transistor can have desired circuit characteristics.
  • the step of changing the electrical characteristics of the transistor electrically and non-volatilely includes a step of electrically controlling a channel width of the transistor, and a charge accumulation region in an ONO film included in the transistor. And a step of programming or erasing.
  • the step of electrically controlling the channel width of the transistor can include a step of applying a voltage to a side gate provided in the vicinity of the channel.
  • the present invention includes a step of confirming an electrical characteristic of a transistor, a step of determining whether the electrical characteristic of the transistor is a desired characteristic, and if the electrical characteristic of the transistor is not a desired characteristic, And a step of changing the electrical characteristics of the transistor in a non-volatile manner. According to the present invention, after a transistor is formed, even if the circuit having the transistor has the desired circuit characteristics, the desired circuit characteristics can be obtained by changing the electrical characteristics of the predetermined transistor in a non-volatile manner. be able to.
  • the nonvolatile change in the electrical characteristics of the transistor can be performed by forming a charge storage region in the ONO film. According to the present invention, by forming the charge storage region in the ONO film, the electrical characteristics of the transistor can be easily changed in a nonvolatile manner.
  • the electrical characteristic of the transistor is, for example, at least one of a threshold voltage and a drain current.
  • the step of electrically and nonvolatilely changing the electrical characteristics of the transistor includes a step of electrically controlling a channel width of the transistor, and an ONO film included in the transistor. And a step of programming or erasing the charge storage region.
  • the step of electrically controlling the channel width of the transistor may include a step of applying a voltage to a side gate provided in the vicinity of the channel.
  • the electrical characteristics such as the threshold voltage and drain current of the transistor can be changed in a nonvolatile manner by a non-destructive means.
  • a circuit having the transistor can have desired circuit characteristics. This makes it possible to provide a semiconductor device that can reduce the number of prototypes for IC development.
  • FIG. 1 is a diagram showing transistor characteristics before and after programming in Case 1 of Example 1.
  • FIG. 1 is a diagram showing transistor characteristics before and after programming in Case 1 of Example 1.
  • FIG. 2 is a diagram showing a circuit configuration using a transistor according to the present invention.
  • FIG. 3 is a diagram showing a configuration of Example 1.
  • FIG. 4 is a sectional view (No. 1) showing the manufacturing process of Example 1.
  • FIG. 5 is a sectional view (No. 2) showing the manufacturing process of Example 1.
  • Fig. 6 is a diagram showing coordinates X extending from the side gate to the gate downward direction in Example 1.
  • FIG. 7 is a diagram showing the silicon surface potential at coordinate X from the side gate to the gate downward direction in Example 1.
  • FIG. 8 is a diagram (part 1) for explaining the program operation of case 1 of the first embodiment.
  • FIG. 9 is a diagram for explaining the program operation of case 1 of the first embodiment. (Part 2)
  • FIG. 10 is a diagram (No. 3) for explaining the program operation in case 1 of the first embodiment.
  • FIG. 11 is a diagram for explaining a normal operation in case 1 of the first embodiment.
  • FIG. 12 is a diagram (part 1) for explaining the program operation in case 2 of the first embodiment.
  • FIG. 13 is a diagram (No. 2) for explaining the program operation in case 2 of the first embodiment.
  • FIG. 14 is a diagram (No. 3) for explaining the program operation in case 2 of the embodiment 1 in FIG.
  • FIG. 15 is a diagram for explaining a normal operation of case 2 of the first embodiment.
  • FIG. 16 is a diagram showing transistor characteristics before and after programming in Case 2 of Example 16.
  • FIG. 17 is a diagram showing a circuit configuration of Example 2.
  • FIG. 18 is a flowchart of an adjustment process according to the second embodiment.
  • FIG. 19 is a timing chart of the adjustment process of Example 2.
  • characteristics such as a threshold voltage and a drain current of the transistor can be changed in a nonvolatile manner.
  • changing the electrical characteristics of the transistor voluntarily is referred to as “programming”, and returning to the original electrical characteristics of the transistor is referred to as “erasing”.
  • FIG. 1 shows an example in which the drain current of the transistor according to the present invention is changed (programmed) in a nonvolatile manner.
  • the horizontal axis is the gate voltage Vg, and the vertical axis is the drain current Ids. After programming, the drain current decreases with the same threshold voltage. When a gate voltage with the same amplitude is input to the gate, the amplitude of the drain current output is smaller after programming than before programming.
  • a resistor Ra is connected to the source of the above-mentioned transistor and grounded.
  • Ids XRa is output as the output voltage Vout.
  • the transistor can be programmed to change the drain current as shown in Fig. 1, so that the output voltage Vout can be changed even with the same input voltage Vin.
  • the electrical characteristics of the transistor can be changed in a nonvolatile manner, and as a result, the circuit characteristics can be changed in a nonvolatile manner. Can be changed.
  • Example 1 is an example of a transistor whose characteristics can be changed in a nonvolatile manner.
  • Figure 3 shows the structure of the transistor in Example 1.
  • Fig. 3 (a) is a top view (protective film, wiring, interlayer insulating film, sidewall, ONO film not shown), and
  • Fig. 3 (b) is a cross-sectional view along A-A '(protective film, wiring, interlayer insulating film)
  • Fig. 3 (c) is a cross-sectional view along B-B '(the protective film, wiring, and interlayer insulating film are not shown).
  • a tunnel oxide film 18, a trap layer 20, and a top oxide layer 22 are formed as the ONO film 17. Yes.
  • a gate 14 (first gate) is formed on the ONO film 17.
  • a source 10 and a drain 12 are formed on opposite sides (both sides) of the gate 14 (first gate).
  • a channel (not shown) is formed between the source 10 and the drain 12 below the gate 14 (first gate).
  • the side gate 16 (second gate) is formed on a side portion other than the opposite side portion of the gate 14 (first gate). That is, the side gate 16 is formed on the side of the channel.
  • An insulating film 24 a is formed between the gate 14 (first gate) of the side gate 16 and the semiconductor substrate 15. Further, a side wall 24 is formed on the side opposite to the side gate 16.
  • the source 10, drain 12 and gate 14 are connected to the upper wiring by contact holes 30, 32 and 34, respectively.
  • Example 1 The manufacturing method of Example 1 will be described with reference to FIGS. 4 corresponds to the cross section AA ′ in FIG. 3, and FIG. 5 corresponds to the cross section BB ′ in FIG.
  • a tunnel oxide film 18 which is a 7 nm thick silicon oxide film is formed as an ONO film 17 on a P-type silicon semiconductor substrate 15 using a CVD method or thermal oxidation, and an lOnm thick silicon nitride film.
  • the trap layer 20 that is a film is deposited by CVD, and the top oxide film layer 22 that is an lOnm-thick oxide silicon film is deposited by CVD or thermal oxidation.
  • arsenic is ion-implanted into a predetermined region in the semiconductor substrate 15 and heat-treated, thereby forming the source 10 and the drain 12.
  • polycrystalline silicon doped with phosphorus is formed with a film thickness of 120 nm. Thereafter, a predetermined region is etched to form the gate 14.
  • the ONO film 17 is etched using the gate 14 as a mask.
  • a 20-nm-thick silicon nitride film and a 90-nm-thick silicon oxide film are formed on the entire surface by the CVD method. Etch.
  • the side wall 24 composed of the insulating film 24a made of silicon nitride and the oxide silicon film 24b is formed on the sides of the gate 14 and the ONO film 17.
  • the interlayer insulating film 26 for example, a BPSG (Boro
  • An oxide silicon film such as Phospho Silicated Glass is formed.
  • the interlayer insulating film 26 in a predetermined region is etched to form a side gate hole.
  • the etching at this time can be stopped on the insulating film 24a, which is a silicon nitride film, by providing a selective ratio between the silicon oxide film and the silicon nitride film.
  • contact holes 30, 32 and 34 for connecting the source 10, the drain 12, and the gate 14 to the wiring can be formed simultaneously. Since there is no silicon nitride film under the contact holes 30, 32, 34, contact holes reaching the surfaces of the source 10, drain 12, and gate 14 can be formed.
  • a TiN film having a thickness of 15 nm and a Ti film having a thickness of 40 nm are formed by sputtering.
  • tungsten having a thickness of 400 nm is formed on the barrier metal by a CVD method.
  • the side gate 16 is formed by flattening by CMP. At this time, contact holes 30, 32, and 34 are formed simultaneously.
  • the side gate 16 is formed on the semiconductor substrate 15 with an insulating film 24a, which is a silicon nitride film, interposed therebetween.
  • the wiring 28 is formed using, for example, aluminum.
  • a protective film (not shown) is formed, and the transistor according to Example 1 is completed.
  • FIG. 6 is a diagram schematically showing the storage layer 46, the depletion layer 44, and the channel 42 in a cross-sectional view (with the left and right sides reversed) having the same configuration as Fig. 3 (c).
  • Vg higher than the threshold voltage
  • a predetermined voltage is applied to the side gate 16
  • a storage layer 46 is formed in the semiconductor substrate 15 immediately below the side gate 16
  • a channel is formed immediately below the gate 14.
  • (Inversion layer) 42 is formed.
  • a depletion layer 44 is formed between the storage layer 46 and the channel (inversion layer) 42.
  • the horizontal axis shows the coordinate X in the gate direction with the center of the side gate 16 of FIG.
  • the horizontal axis indicates that the range indicated as side gate is the coordinates under side gate 16, and the range indicated as gate is the coordinate under gate 14.
  • the vertical axis represents the silicon surface potential at coordinate X.
  • a storage layer 46 is formed at the coordinate X.
  • the silicon surface potential is greater than or equal to the silicon bandgap center value ⁇ b, an inversion layer is formed at coordinate X. When electrons are induced in the inversion layer, channel 42 is formed.
  • the coordinate X becomes the depletion layer.
  • the potential on the silicon surface when 3.3 V is applied to the gate 14 and a predetermined voltage is applied to the side gate 16 is a potential curve in FIG.
  • the storage layer 46 is almost immediately below the side gate 16, and approximately half of the region immediately below the gate is a depletion layer 44 and the other half is a channel (inversion layer) 42.
  • the potential curve when the side gate voltage is further applied is the broken line of the side gate voltage: high.
  • the depletion layer 44 region just under the gate extends and the channel (inversion layer) 42 decreases.
  • the side gate voltage is lowered, the depletion layer 44 just below the gate 14 becomes smaller, and the channel (inversion layer) 42 region becomes larger.
  • Table 1 shows examples of pins for programming, normal operation, and erasing.
  • the program applies a predetermined voltage as Vsg to the side gate and 3.3V and 1.5V to the gate and source, respectively. During normal operation, 1.5V and 0.7V are applied to the gate and drain, respectively. When erasing, -5V is applied to the gate.
  • Vsg a predetermined voltage
  • 1.5V and 0.7V are applied to the gate and drain, respectively.
  • -5V is applied to the gate.
  • FIGS. 8 to 10 are diagrams schematically showing the storage layer 46a, the depletion layer 44a, the channels 42a and 42b, and the charge storage region 40a in the same configuration diagram as FIG. Source 10, drain 12 and gate
  • the gate 14 is turned off, the side gate 16 is turned on, and a predetermined voltage is applied.
  • the storage layer 46a is formed in the semiconductor substrate 15 around the side gate 16 as described above.
  • the source 10 and the gate 14 are turned on, and, for example, 1.5V and 3.3V are applied, respectively.
  • a depletion layer 44 a is formed on the side gate 16 side and a channel 42 a is formed on the side opposite to the side gate 16.
  • Hot electron force generated in the channel 42a is accumulated in the trap layer 20 on the side of the source 10 immediately below the gate 14, and a charge accumulation region 40a is formed.
  • the source 10, drain 12, gate 14, and side gate 16 are turned off, and the storage layer 46a, depletion layer 44a, and channel 42a formed in the semiconductor substrate 15 disappear.
  • the charge storage region 40a formed in the trap layer 20 is surrounded by a tunnel oxide film 18 and a top oxide film 22 that are oxide silicon films, and maintains charge in a nonvolatile manner. . This ends the case 1 program.
  • FIG. 110 shows the transistor during normal operation.
  • Fig. 11 (a) is a top view
  • Fig. 11 (b) is a cross-sectional view of A
  • Fig. 11 (c) is a cross-sectional view of B
  • Fig. 11 (d) is a cross-sectional view of C C '.
  • Region 40a is schematically depicted.
  • Source 10 and side gate 16 are turned off, drain 12 and gate 14 are turned on, for example, 0.7V and 1.5V are applied, respectively.
  • a channel 42b is formed between the source 10 and the drain 12 on the side gate 16 side immediately below the gate 14 as shown in FIG. 11 (d).
  • a channel is not formed on the side opposite to the side gate 16 immediately below the gate 14 as shown in FIG. 11 (b). This is because the charge storage region 40a is formed on the source side.
  • the drain current Ids is proportional to (WZL) X (Vg-Vt) Vd.
  • W is the channel width
  • L is the channel length
  • V g is the gate voltage
  • Vd is the drain current
  • Vt is the threshold voltage.
  • the voltage applied to the side gate at the time of programming in case 1 is controlled.
  • the charge storage region 40 can have a desired width.
  • the charge storage region 40 is maintained in a nonvolatile manner.
  • the channel 42 is not formed immediately below the charge storage region 40.
  • the channel width W becomes narrower than before programming, and the drain current Ids becomes smaller. In this way, the drain current Ids can be changed in a nonvolatile manner.
  • FIG. 12 is a view similar to FIG. Source 10, drain 12, gate 14 and side gate
  • the source 10 and the gate 14 are turned on, and, for example, 1.5 V and 3.3 V are applied, respectively.
  • a channel 42c is formed on the entire surface immediately below the gate 14. Hot electron force generated in the channel 42c is accumulated in the trap layer 20 on the side of the source 10 immediately below the gate 14, and a charge accumulation region 40c is formed.
  • the amount of stored charge can be controlled by time.
  • the source 10, drain 12, gate 14 and side gate 16 are turned off, and the channel 42c formed in the semiconductor substrate 15 disappears.
  • the charge storage region 40c formed in the trap layer 20 maintains a charge in a nonvolatile manner. This ends the case 2 program.
  • Fig. 15 shows the transistor during normal operation.
  • Fig. 15 (a) is a top view
  • Fig. 15 (b) is an A-A 'sectional view
  • Fig. 15 (c) is a B- sectional view
  • Fig. 15 (d) is a CC' sectional view.
  • the source 10 and the side gate 16 are turned off, the drain 12 and the gate 14 are turned on, and, for example, 0.7V and 1.5V are applied, respectively.
  • a channel 42d is formed between the source 10 and the drain 12 immediately below the gate 14.
  • the channel 42d is not formed unless a gate voltage is applied larger than that of the pre-programming transistor. That is, the threshold voltage Vth increases.
  • the channel width of channel 42d is not changed by the case 2 program. Therefore, the slope of the drain current with respect to the gate voltage changes. Absent.
  • Figure 16 shows the drain current Ids and gate voltage Vg characteristics before and after Case 2 programming. The threshold voltage increases from Vth to Vt. On the other hand, the slope of the drain current with respect to the gate voltage does not change.
  • the threshold voltage of the transistor can be changed in a nonvolatile manner by forming the charge storage region 40c over the entire channel width during case 2 programming. Further, a desired threshold voltage can be obtained by adjusting the amount of charge stored in the charge storage layer 40c.
  • case 1 or case 2 erasure of case 1 or case 2 will be described.
  • the source 10, the drain 12 and the side gate 16 are turned off, the gate 14 is turned on, and ⁇ 5V is applied.
  • an FN (Fowler-Nordheim) tunnel current flows through the tunnel oxide film 18 and the charge in the charge storage region 40 disappears.
  • the transistor returns to the state before programming. Erasing can also be performed using, for example, a hot hole method.
  • the drain current and the threshold voltage are independently changed in a nonvolatile manner.
  • both the drain current and the threshold voltage are nonvolatile. It can also be changed.
  • the transistor according to the first embodiment at least one of the threshold voltage and the drain current can be changed non-destructively and nonvolatilely by a program. Furthermore, the original electrical characteristics can be restored by erasing. These programs and erasures can be repeated any number of times.
  • the transistor according to Embodiment 1 as an important transistor that regulates the electrical characteristics of the circuit in the IC, the electrical characteristics of the circuit can be changed to a predetermined value in a nonvolatile manner.
  • Example 2 is an example of a semiconductor device including an analog circuit having a transistor according to Example 1.
  • FIG. 17 is a configuration diagram of the second embodiment.
  • an analog circuit unit 50, a program, a row decoder 52 and a column decoder 54 for specifying a predetermined transistor to be erased, and an address for supplying a predetermined transistor address to the row decoder 52 and the column decoder 54 are addressed.
  • Has register 56 In addition, a sense amplifier 58 that reads out the electrical characteristics of the transistor, and an IZO (input / output circuit) section that outputs the electrical characteristics of the transistor to an external circuit 6 Has 0.
  • the external connection circuit 66 is a circuit connected to the outside of the second embodiment, and includes a differential amplifier 62 and a side gate voltage application Z control unit 64.
  • FIG. 18 is a flowchart of the adjustment process
  • FIG. 19 is a timing chart of each terminal voltage of a predetermined transistor.
  • step S70 of FIG. 18 an address of a predetermined transistor is set. Specifically, the address of the transistor is supplied from the address register 56 to the row decoder 52 and the column decoder 54, and the row decoder 52 and the column decoder 54 specify the transistor. At this time, all the voltages are turned off in FIG.
  • step S72 in FIG. 18 the electrical characteristics of the transistor are confirmed (measured).
  • the gate voltage and drain voltage are applied to each transistor terminal as shown in region A in FIG.
  • the sense amplifier 58 reads the electrical characteristics of the transistor and outputs it from the IZO unit 60 to the external connection circuit 66.
  • step S74 of FIG. The differential amplifier 62 outputs the difference between the reference voltage Vreff and the ⁇ part 60 to the side gate voltage application ⁇ control part 64 to determine whether the side gate voltage ⁇ ⁇ control part 64 has the desired characteristics. All the terminals of the transistor are turned off as shown in area ⁇ in Fig. 19.
  • step S76 the process proceeds to step S76, and the adjustment process ends. If the electrical characteristics of the transistor are not the desired characteristics, go to step S78.
  • step S78 the side gate voltage application ⁇ control unit 64 applies a voltage to a predetermined transistor, and electrically and nonvolatilely changes (programs) the electrical characteristics of the predetermined transistor.
  • a predetermined side gate voltage is applied.
  • region C a gate voltage and a source voltage are applied.
  • the channel width of the transistor is electrically controlled by applying a voltage to a side gate provided in the vicinity of the channel. This programs the charge storage region in the capsule included in the transistor.
  • step S72 the gate voltage and the source voltage are again applied (region D in FIG. 19), and the drain current is confirmed.
  • step S74 the drain current is determined to have a desired value. All terminals are turned off (region E in Figure 19). If it is a desired value, the process proceeds to step S76, and the adjustment process is terminated.
  • Step S78 may be a step of erasing the charge storage region in the ONO film included in the transistor.
  • the adjustment process can be performed, for example, in a wafer test or a shipping test after packaging.
  • the external connection circuit 66 in FIG. 17 can be performed by a test device such as an LSI tester. Thereby, an adjustment process can be performed very rapidly.
  • Example 2 after a transistor is formed on a semiconductor substrate, a step (adjustment step) of adjusting and adjusting the electrical characteristics of the transistor in a nonvolatile manner is performed.
  • a step (adjustment step) of adjusting and adjusting the electrical characteristics of the transistor in a nonvolatile manner is performed.
  • the circuit characteristics of a circuit having a transistor formed on a semiconductor substrate are not the desired characteristics, the threshold voltage and drain current of a given transistor are changed in a nonvolatile manner.
  • the circuit characteristics can be set to desired characteristics. Thereby, for example, even if the gate length fluctuates, the circuit characteristics of the individual semiconductor devices can be made to the desired characteristics.
  • analog circuit ICs it is not necessary to redesign until the desired circuit characteristics are obtained, and it is not necessary to repeat trial production, and new analog circuits can be developed at an early stage.
  • the present invention is not limited to the specific embodiments, and various modifications can be made within the scope of the gist of the present invention described in the claims. It is possible to change the 'transformation'.
  • the embodiment is an example of an analog circuit, but the present invention can also be applied to a digital circuit.

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Abstract

　本発明の半導体装置は、半導体基板（１５）上に形成されたＯＮＯ膜（１７）と、該ＯＮＯ膜上に形成された第１のゲート（１４）と、該第１のゲートの対向する側部に形成されたソース（１０）およびドレイン（１２）と、第２のゲート（１６）とを有し、該第２のゲートは前記１ゲートの前記対向する側部以外の側部に形成されたサイドゲートである半導体装置である。これにより、非破壊的な手段で不揮発的に、所望の回路特性を得ることができ、ＩＣ開発のための試作回数を減らすことが可能な半導体装置を提供することができる。

Description

明 細 書
半導体装置及びその製造方法
技術分野
[0001] 本発明は半導体装置及びその製造方法に関し、特にトランジスタの電気的特性を所 望の特性に不揮発的に変更できる半導体装置及びその製造方法に関する。
背景技術
[0002] 近年、アナログ回路やデジタル回路を組み込んだ半導体装置 (IC)は家電製品、 通信製品等、あらゆるエレクトロニクス製品に使用され、エレクトロニクス産業の飛躍 の中核を担っている。エレクトロニクス産業の日進月歩の中、日々、新しい回路を組 み込んだ ICが開発され製造されている。新しい ICの開発は、まず、回路シュミレーシ ヨン等を行い所望の特性を得るべく回路設計を行う。次に、レチクル等のマスクを作 製し、プロセス工場で ICの試作を行う。試作された ICの電気的特性が所望の値に達 すれば、製造を開始すると 、つたステップで進められる。
[0003] 一方、不揮発性メモリとしてフラッシュメモリが広く用いられている。 MONOS (Metal
Oxide Nitride Oxide Silicon)型や SONOS (Silicon Oxide Nitride Oxide Silicon)型 といった ONO (Oxide/Nitride/Oxide)膜を有するフラッシュメモリがある。これは、酸 化シリコン膜層に挟まれたトラップ層と呼ばれる窒化シリコン膜層に電荷を蓄積するフ ラッシュメモリである。 ONO膜を有するフラッシュメモリとしては、例えば特許文献 1に 開示されている。 ONO膜を有するフラッシュメモリは、窒化シリコン膜に電荷を蓄積さ せることによりデータを書き込む。蓄積された電荷によりトランジスタの閾値電圧が不 揮発的に変更される。データの読み取りは、閾値電圧を読み取ることにより行われる 。また、データの消去は、蓄積された電荷を抜き取ることにより行う。
[0004] 特許文献 1：米国特許第 6011725号明細書
発明の開示
発明が解決しょうとする課題
[0005] し力しながら、従来の ICの開発においては、試作した ICの電気的特性が所望の値 に達しないことがあると、再度レチクルパターンを設計し、レチクル等を作製し、 ICを 試作する必要がある。このようなフィードバックが必要であると、 ICの開発製造に費や される時間や金銭と言った経営資源への負担は非常に大きいものである。特に、製 造する生涯所要が小さな顧客向けのカスタム ICにおいては、開発に費やされる経営 資源は無視できない。さらに、アナログ回路においては、デジタル回路ほど回路シュ ミレータの精度が高くない。このため、製造工程におけるゲート長といった寸法ゃィォ ン注入条件等の揺らぎを考慮して開発するために、数回の試作を行うことがある。
[0006] 例えば、ゥエーハゃチップ上に製品を作成した後、配線等を切断することにより、回 路特性を所望の値にすることは可能である。しかし、配線の切断はレーザー等を使 用するため切断には時間がかかる。また、破壊的な手段であり、例えば回路特性を 変更しすぎた場合、元の回路特性に戻すことはできな 、。
[0007] 本発明は、非破壊的な手段で不揮発的に、所望の回路特性を得ることができ、 IC 開発のための試作回数を減らすことが可能な半導体装置を提供することである。 課題を解決するための手段
[0008] 本発明は、半導体基板上に形成された ONO膜と、該 ONO膜上に形成された第 1 のゲートと、該第 1のゲートの対向する側部に形成されたソースおよびドレインと、第 2 のゲートとを有し、該第 2のゲートは前記 1ゲートの前記対向する側部以外の側部に 形成されたサイドゲートである半導体装置である。本発明によれば、トランジスタの閾 値電圧やドレイン電流といった電気的特性を、不揮発的に変更することができる。こ れにより、前記トランジスタを有する回路を、所望の回路特性とすることができる。これ により、 IC開発のための試作回数を減らすことが可能な半導体装置を提供することが 可能となる。
[0009] 上記半導体装置において、前記第 1ゲートの下であって、前記ソースと前記ドレイン の間にチャネルを具備し、前記サイドゲートが前記チャネルの横部に形成された構成 とすることができる。本発明によれば、サイドゲートに印加される電圧によって、チヤネ ル幅が変更され、トランジスタの閾値電圧やドレイン電流といった電気的特性を、不 揮発的に変更することができる。
[0010] また、前記サイドゲートと前記半導体基板の間に、絶縁膜を備える構成とすることが できる。本発明によれば、サイドゲート電圧を印加することにより、半導体基板内に電 荷蓄積領域を形成することができる。
[0011] 前記サイドゲートに印加する電圧に応じて、前記 ONO膜、前記第 1のゲート、前記 ソース及び前記ドレインを含むトランジスタの電気的特性を電気的かつ不揮発的に 変更することができる構成とすることができる。本発明によれば、前記トランジスタを有 する回路を、所望の回路特性とすることができる。
[0012] 前記トランジスタの電気的特性の不揮発的な変更は、前記 ONO膜中に電荷蓄積 領域を形成することにより行う構成とすることができる。本発明によれば、 ONO膜に 電荷蓄積領域を形成することにより、簡単に、トランジスタの電気的特性を不揮発的 に変更することができる。
[0013] 前記トランジスタの電気的特性は例えば、トランジスタの閾値電圧とドレイン電流の 少なくも一方である。本発明によれば、所定のトランジスタの閾値電圧とドレイン電流 の少なくも一方を不揮発的に変更することで、前記トランジスタを有する回路を、所望 の回路特性とすることができる。
[0014] 上記半導体装置は、前記 ONO膜に電荷が蓄積されて 、る構成とすることができる 。本発明によれば、 ONO膜に電荷蓄積領域を形成することにより、簡単に、トランジ スタの電気的特性を不揮発的に変更することができる。
[0015] 本発明は、半導体基板上にトランジスタを形成する工程と、前記トランジスタの電気 的特性を不揮発的に変更し調整する工程と、を備えた半導体装置の製造方法であ る。本発明によれば、トランジスタを形成後、トランジスタを有する回路が所望の回路 特性でなカゝつた場合も、所定のトランジスタの電気的特性を不揮発的に変更すること により、所望の回路特性とすることができる。
[0016] 本発明は、前記トランジスタの電気的特性を不揮発的に変更し調整する工程が、前 記トランジスタの電気的特性を確認する工程と、前記トランジスタの電気的特性が所 望の特性か判断する工程と、前記トランジスタの電気的特性が所望の特性でなけれ ば、前記トランジスタの電気的特性の変更を行う工程と、を備えた半導体装置の製造 方法である。本発明によれば、所定のトランジスタの電気的特性をより確実に所望の 値とすることができる。
[0017] 本発明は、前記トランジスタの電気的特性の不揮発的な変更は、前記 ONO膜中に 電荷蓄積領域を形成することにより行う半導体装置の製造方法である。本発明によ れば、 ONO膜に電荷蓄積領域を形成することにより、簡単に、トランジスタの電気的 特性を不揮発的に変更することができる。
[0018] 本発明は、前記トランジスタの電気的特性は閾値電圧とドレイン電流の少なくとも一 方である半導体装置の製造方法である。本発明によれば、所定のトランジスタの閾値 電圧とドレイン電流の少なくも一方を不揮発的に変更することで、前記トランジスタを 有する回路を、所望の回路特性とすることができる。
[0019] 前記トランジスタの電気的特性を電気的かつ不揮発的に変更する工程は、前記トラ ンジスタのチャネルの幅を電気的に制御する工程と、前記トランジスタに含まれる ON O膜内の電荷蓄積領域をプログラム又は消去する工程とを含む構成とすることができ る。この場合、前記トランジスタのチャネルの幅を電気的に制御する工程は、前記チ ャネルの近傍に設けられたサイドゲートに電圧を印加する工程を含む構成とすること ができる。
[0020] 本発明は、トランジスタの電気的特性を確認するステップと、前記トランジスタの電 気的特性が所望の特性か判断するステップと、前記トランジスタの電気的特性が所 望の特性でなければ、前記トランジスタの電気的特性を不揮発的に変更するステツ プと、を備えた半導体装置の制御方法である。本発明によれば、トランジスタを形成 後、トランジスタを有する回路が所望の回路特性でな力つた場合も、所定のトランジス タの電気的特性を不揮発的に変更することにより、所望の回路特性とすることができ る。
[0021] 前記トランジスタの電気的特性の不揮発的な変更は、 ONO膜中に電荷蓄積領域 を形成することにより行う構成とすることができる。本発明によれば、 ONO膜に電荷 蓄積領域を形成することにより、簡単に、トランジスタの電気的特性を不揮発的に変 更することができる。
[0022] 前記トランジスタの電気的特性は例えば、閾値電圧とドレイン電流の少なくとも一方 である。本発明によれば、所定のトランジスタの閾値電圧とドレイン電流の少なくも一 方を不揮発的に変更することで、前記トランジスタを有する回路を、所望の回路特性 とすることができる。 [0023] 上記制御方法において、 前記トランジスタの電気的特性を電気的かつ不揮発的 に変更するステップは、前記トランジスタのチャネルの幅を電気的に制御するステツ プと、前記トランジスタに含まれる ONO膜内の電荷蓄積領域をプログラム又は消去 するステップとを含む構成とすることができる。この場合、前記トランジスタのチャネル の幅を電気的に制御するステップは、前記チャネルの近傍に設けられたサイドゲート に電圧を印加するステップを含む構成とすることができる。
発明の効果
[0024] 本発明によれば、トランジスタの閾値電圧やドレイン電流等の電気的特性を、非破 壊的な手段で不揮発的に変更することができる。これにより、前記トランジスタを有す る回路を所望の回路特性とすることができる。これにより、 IC開発のための試作回数 を減らすことが可能な半導体装置を提供することが可能となる。
図面の簡単な説明
[0025] [図 1]図 1は実施例 1のケース 1のプログラム前後におけるトランジスタ特性を示した図 である。
[図 2]図 2は本発明に係るトランジスタを使用した回路構成を示す図である。
[図 3]図 3は実施例 1の構成を示した図である。
[図 4]図 4は実施例 1の製造工程を示した断面図（その 1)である。
[図 5]図 5は実施例 1の製造工程を示した断面図（その 2)である。
[図 6]図 6は実施例 1のサイドゲートからゲート下方向に至る座標 Xを示した図である。
[図 7]図 7は実施例 1のサイドゲートからゲート下方向に至る座標 Xのシリコン表面ポテ ンシャルを示した図である
[図 8]図 8は実施例 1のケース 1のプログラム動作を説明するための図（その 1 )である [図 9]図 9は実施例 1のケース 1のプログラム動作を説明するための図（その 2)である
[図 10]図 10は実施例 1のケース 1のプログラム動作を説明するための図（その 3)であ る。
[図 11]図 11は実施例 1のケース 1の通常動作を説明するための図である。 [図 12]図 12は実施例 1のケース 2のプログラム動作を説明するための図（その 1)であ る。
[図 13]図 13は実施例 1のケース 2のプログラム動作を説明するための図（その 2)であ る。
[図 14]図 14実施例 1のケース 2のプログラム動作を説明するための図（その 3)である
[図 15]図 15実施例 1のケース 2の通常動作を説明するための図である。
[図 16]図 16実施例 1のケース 2のプログラム前後におけるトランジスタ特性を示した図 である。
[図 17]図 17は実施例 2の回路構成を示した図である。
[図 18]図 18は実施例 2の調整工程のフローチャートである。
[図 19]図 19は実施例 2の調整工程のタイミングチャートである。
発明を実施するための最良の形態
[0026] 本発明に係るトランジスタは、トランジスタの閾値電圧やドレイン電流といった特性を 不揮発的に変更することができる。本明細書では、トランジスタの電気的特性を不揮 発的に変更することを「プログラム」、元のトランジスタの電気的特性に戻すことを「消 去」と記載する。
[0027] 図 1は本発明に係るトランジスタのドレイン電流を不揮発的に変更 (プログラム）した 例である。横軸がゲート電圧 Vg、縦軸がドレイン電流 Idsである。プログラム後は、同 じ閾値電圧でありながらドレイン電流が小さくなる。ゲートに同じ振幅のゲート電圧が 入力された場合、プログラム後はプログラム前にくらべ、ドレイン電流出力の振幅が小 さくなる。
[0028] 例えば、図 2に示す回路は、前述のトランジスタのソースに抵抗 Raが接続され接地 されている。ゲートに入力電圧 Vin、ドレインに Vdを印加すると、出力電圧 Voutとし て Ids XRaが出力する回路である。図 2の回路において、トランジスタに図 1のようにド レイン電流を変更するプログラムを行うことにより、同じ入力電圧 Vinであっても、出力 電圧 Voutを変更することができる。このように、本発明に係るトランジスタを用いれば 、トランジスタの電気的特性を不揮発的に変更でき、その結果、回路特性を不揮発的 に変更することができる。
実施例 1
[0029] 実施例 1は特性を不揮発的に変更できるトランジスタの例である。図 3は実施例 1〖こ 係るトランジスタの構造を示す。図 3 (a)は上視図 (保護膜、配線、層間絶縁膜、側壁 、 ONO膜は図示していない)、図 3 (b)は A— A'断面図 (保護膜、配線、層間絶縁膜 は図示していない)、図 3 (c)は B— B'断面図 (保護膜、配線、層間絶縁膜は図示して いない)である。 P型シリコン半導体基板 15 (または、半導体基板に形成された P型領 域)上に、 ONO膜 17として、トンネル酸ィ匕膜 18、トラップ層 20、トップ酸ィ匕層 22が形 成されている。 ONO膜 17上にゲート 14 (第 1のゲート）が形成されている。ゲート 14 ( 第 1のゲート）の対向する側部（両側）にはソース 10とドレイン 12が形成されている。 ゲート 14 (第 1のゲート）の下であって、ソース 10とドレイン 12の間にはチャネル (図示 せず)が形成される。サイドゲート 16 (第 2のゲート）は、ゲート 14 (第 1のゲート)の対 向する側部以外の側部に形成されている。つまり、サイドゲート 16は、チャネルの横 部に形成されている。また、サイドゲート 16のゲート 14 (第 1のゲート）および半導体 基板 15の間には絶縁膜 24aが形成されている。さらに、サイドゲート 16に相対する側 に側壁 24が形成されている。ソース 10、ドレイン 12、ゲート 14はそれぞれコンタクト ホール 30、 32、 34により上部配線に接続されている。
[0030] 図 4および図 5を用い、実施例 1の製造方法について説明する。図 4は図 3における A— A'の断面に相当し、図 5は B— B'の断面に相当する。図 4 (a)において、 P型シリ コン半導体基板 15上に、 ONO膜 17として、 7nm厚の酸ィ匕シリコン膜であるトンネル 酸化膜 18を CVD法または熱酸化を用い、 lOnm厚の窒化シリコン膜であるトラップ 層 20を CVD法を用い、 lOnm厚の酸ィ匕シリコン膜であるトップ酸ィ匕膜層 22を CVD 法または熱酸化により積層する。半導体基板 15中の所定領域に、例えば砒素をィォ ン注入し熱処理することにより、ソース 10、ドレイン 12を形成する。
[0031] 図 4 (b)にお 、て、例えば膜厚 120nmで燐をドープした多結晶シリコンを形成する 。その後、所定の領域をエッチングして、ゲート 14を形成する。
[0032] 図 5 (a)において、ゲート 14をマスクに ONO膜 17をエッチングする。全面に例えば 20nm厚の窒化シリコン膜、 90nm厚の酸化シリコン膜を CVD法により形成し、全面 をエッチングする。これにより、ゲート 14と ONO膜 17の側部に窒化シリコンである絶 縁膜 24aおよび酸ィ匕シリコン膜 24bからなる側壁 24を形成する。
[0033] 図 5 (b)において、層間絶縁膜 26として、例えば 1500nm厚の BPSG (Boro
Phospho Silicated Glass)等の酸ィ匕シリコン膜を形成する。所定領域の層間絶縁膜 26 をエッチングし、サイドゲート用の孔を形成する。このときのエッチングは、酸化シリコ ン膜と窒化シリコン膜で選択比を持たせることにより、窒化シリコン膜である絶縁膜 24 a上で停止させることができる。さら〖こ、ソース 10、ドレイン 12、ゲート 14と配線を接続 するコンタクトホール 30、 32、 34を同時に形成することができる。コンタクトホール 30 、 32、 34下には窒化シリコン膜が存在しないため、ソース 10、ドレイン 12、ゲート 14 表面に達するコンタクトホールを形成することができる。
[0034] 図 5 (c)において、バリア金属として、例えば 15nm厚の TiN膜、 40nm厚の Ti膜を スパッタ法にて形成する。バリア金属上に、例えば 400nm厚のタングステンを CVD 法により形成する。 CMP法により平坦ィ匕し、サイドゲート 16を形成する。このときコン タクトホール 30、 32、 34も同時に形成される。サイドゲート 16は窒化シリコン膜である 絶縁膜 24aを挟み、半導体基板 15上に形成される。
[0035] 図 5 (d)において、例えばアルミニウムを用い、配線 28を形成する。保護膜（図示せ ず)を形成し、実施例 1に係るトランジスタが完成する。
[0036] 次に、サイドゲートに所定電圧を印加したときに半導体基板 15内に生じる蓄積層 4 6、空乏層 44、チャネル (反転層） 42について説明する。図 6は図 3 (c)と同じ構成の 断面図（左右は逆になつている）に蓄積層 46、空乏層 44、チャネル 42を模式的に描 いた図である。ゲート 14に閾値電圧より大きい電圧 Vgを印加し、サイドゲート 16に所 定の電圧を印加すると、サイドゲート 16直下の半導体基板 15内には蓄積層 46が形 成され、ゲート 14直下にはチャネル (反転層） 42が形成される。蓄積層 46とチャネル (反転層） 42と間には空乏層 44が形成される。
[0037] 図 7は横軸が図 6のサイドゲート 16の中心を 0とし、ゲート方向の座標 Xを示してい る。横軸で、サイドゲートと記載した範囲がサイドゲート 16下の座標であることを示し、 ゲートと記載した範囲がゲート 14下の座標であることを示す。縦軸は、座標 Xのシリコ ン表面ポテンシャルを表している。ここで、シリコン表面ポテンシャルが 0より小さいと 座標 Xには蓄積層 46が形成される。シリコン表面ポテンシャルがシリコンのバンドギヤ ップの中心値 φ b以上であると、座標 Xには反転層が形成される。反転層に電子が誘 起されるとチャネル 42となる。シリコン表面ポテンシャルが 0から φ bの間であると、座 標 Xは空乏層 42となる。
[0038] ゲート 14に例えば 3. 3Vを印加し、サイドゲート 16に所定の電圧が印加された場合 のシリコン表面のポテンシャルが図 7中のポテンシャル曲線である。この場合、サイド ゲート 16直下はほとんど蓄積層 46となっており、ゲート直下の約半分は空乏層 44、 残り半分がチャネル (反転層） 42となって ヽる。サイドゲート電圧をさらに印加した場 合のポテンシャル曲線がサイドゲート電圧：高の破線である。ゲート直下の空乏層 44 領域が延び、チャネル (反転層） 42が減少する。反対に、サイドゲート電圧を低くする と、ゲート 14直下の空乏層 44は小さくなり、チャネル (反転層） 42の領域が大きくなる 。このように、サイドゲート電圧を変化させることにより、ゲート 14直下の空乏層 44の 拡がりを制御し、チャネル 42の幅を制御することができる。
[0039] 実施例 1に係るトランジスタの動作につき説明する。表 1はプログラム、通常動作、 消去時の各端子の例を示す。プログラムはサイドゲートに Vsgとして、所定の電圧を 印加し、ゲート、ソースにそれぞれ 3. 3V、 1. 5Vを印加する。通常動作時は、ゲート 、ドレインにそれぞれ 1. 5V、 0. 7Vが印加される。消去時はゲートに— 5Vが印加さ れる。以下、各動作につき説明する。なお、オフとは接地されていることを示す。まず 、トランジスタのドレイン電流を不揮発的に変更する場合 (ケース 1)のプログラムにつ いて説明する。
[0040] [表 1]
Figure imgf000011_0001
図 8から図 10は図 3と同じ構成図に蓄積層 46a、空乏層 44a、チャネル 42a, 42bお よび電荷蓄積領域 40aを模式的に描いた図である。ソース 10、ドレイン 12およびゲ ート 14をオフし、サイドゲート 16をオンし所定の電圧を印加する。これにより、前述し たように、サイドゲート 16周辺の半導体基板 15中に蓄積層 46aが形成される。
[0042] 次に、図 9において、サイドゲート 16に所定の電圧を印加した状態で、ソース 10と ゲート 14をオンにし、例えば 1. 5Vと 3. 3Vをそれぞれ印加する。これにより、ゲート 1 4直下の半導体基板 15中には、サイドゲート 16側に空乏層 44a、サイドゲート 16と反 対側にチャネル 42aが形成される。チャネル 42a内で生じたホットエレクトロン力 ゲ ート 14直下のソース 10側のトラップ層 20に蓄積され、電荷蓄積領域 40aが形成され る。
[0043] 次に、図 10において、ソース 10、ドレイン 12、ゲート 14、サイドゲート 16がオフされ 、半導体基板 15中に形成されていた蓄積層 46a、空乏層 44a、チャネル 42aは消滅 する。トラップ層 20内に形成された電荷蓄積領域 40aは、周囲を酸ィ匕シリコン膜であ るトンネル酸ィ匕膜 18、トップ酸ィ匕膜 22で囲まれており、不揮発的に電荷を維持する。 これによりケース 1のプログラムが終了する。
[0044] ケース 1のプログラム後のトランジスタの通常動作につき説明する。図 110は通常動 作時のトランジスタを示す図である。図 11 (a)は上視図、図 11 (b)は A 断面図、 図 11 (c)は B 断面図、図 11 (d)は C C'断面図を示し、チャネル 42bおよび電 荷蓄積領域 40aが模式的に描かれている。ソース 10とサイドゲート 16はオフされ、ド レイン 12およびゲート 14はオンし、例えば、 0. 7Vおよび 1. 5Vがそれぞれ印加され る。このとき、図 11 (d)のように、ゲート 14直下のサイドゲート 16側にはソース 10とド レイン 12間にチャネル 42bが形成される。し力し、ゲート 14直下のサイドゲート 16と 反対側は、図 11 (b)のようにチャネルが形成されない。これは、ソース側に電荷蓄積 領域 40aが形成されて 、るためである。
[0045] したがって、チャネルの幅 Wは電荷蓄積領域 40aの分、狭くなる。ドレイン電流 Ids は（WZL) X (Vg-Vt)Vdに比例する。ここで、 Wはチャネル幅、 Lはチャネル長、 V gはゲート電圧、 Vdはドレイン電流、 Vtは閾値電圧である。ケース 1のプログラム前後 で、 Wが小さくなるため、ドレイン電流 Idsは、図 1のように、閾値電圧は変わらず、ゲ ート電圧に対する傾きが小さくなる。
[0046] 以上のように、ケース 1のプログラム時にサイドゲートに印加する電圧を制御すること により、電荷蓄積領域 40を所望の幅とすることができる。電荷蓄積領域 40は不揮発 的に維持される。その後、トランジスタを動作させたときは、電荷蓄積領域 40の真下 にはチャネル 42は形成されない。このため、チャネル幅 Wがプログラム前より狭くなり 、ドレイン電流 Idsは小さくなる。このように、ドレイン電流 Idsを不揮発的に変更するこ とがでさる。
[0047] 次に、トランジスタの閾値電圧を不揮発的に変更する場合 (ケース 2)のプログラム につ 、て図 12から図 14を用い説明する。
[0048] 図 12は図 8と同様の図である。ソース 10、ドレイン 12、ゲート 14およびサイドゲート
16をオフしている。サイドゲート 16をオフしているため、図 8で説明したような蓄積層 4
6は形成されない。
[0049] 次に、図 13において、ソース 10とゲート 14をオンにし、例えば 1. 5Vと 3. 3Vをそ れぞれ印加する。これにより、ゲート 14直下全面にチャネル 42cが形成される。チヤ ネル 42c内で生じたホットエレクトロン力 ゲート 14直下のソース 10側のトラップ層 20 に蓄積され、電荷蓄積領域 40cが形成される。蓄積される電荷量は、時間によって制 御できる。
[0050] 次に、図 14において、ソース 10、ドレイン 12、ゲート 14およびサイドゲート 16がォ フされ、半導体基板 15中に形成されていたチャネル 42cは消滅する。トラップ層 20 内に形成された電荷蓄積領域 40cは、不揮発的に電荷を維持する。これによりケー ス 2のプログラムが終了する。
[0051] ケース 2のプログラム後の通常動作につき説明する。図 15は通常動作時のトランジ スタを示す図である。図 15 (a)は上視図、図 15 (b)は A— A'断面図、図 15 (c)は B— 断面図、図 15 (d)は C C'断面図を示す。ソース 10とサイドゲート 16はオフされ、 ドレイン 12およびゲート 14はオンし、例えば、 0. 7Vおよび 1. 5Vがそれぞれ印加さ れる。このとき、ゲート 14直下のソース 10とドレイン 12間にチャネル 42dが形成される 。しかし、ソース 10側に形成された電荷蓄積領域 40cにより、プログラム前のトランジ スタに比べ、ゲート電圧を大きく印加しないとチャネル 42dは形成されない。すなわち 、閾値電圧 Vthが大きくなる。一方、チャネル 42dのチャネル幅は、ケース 2のプログ ラムによっても変わらない。よって、ドレイン電流のゲート電圧に対する傾きは変わら ない。図 16はケース 2プログラム前後におけるドレイン電流 Idsとゲート電圧 Vg特性を 示している。閾値電圧は Vthから Vt と大きくなる。一方、ドレイン電流のゲート電圧 に対する傾きは変わらない。
[0052] 以上のように、ケース 2プログラム時に、電荷蓄積領域 40cをチャネル幅全体に形 成することにより、トランジスタの閾値電圧を不揮発的に変更することができる。また、 電荷蓄積層 40cに蓄積させる電荷量を調整することにより、所望の閾値電圧を得るこ とがでさる。
[0053] 次に、ケース 1またはケース 2の消去について説明する。例えば、ソース 10、ドレイン 12およびサイドゲート 16をオフし、ゲート 14をオンにし、— 5Vを印加する。これにより 、トンネル酸化膜 18に F-N (Fowler- Nordheim)トンネル電流が流れ、電荷蓄積領域 40の電荷が消滅する。これにより、トランジスタはプログラム前の状態に戻る。消去は 、例えばホットホール方式を用いても行うことができる。
[0054] ケース 1およびケース 2のプログラムにおいては、ドレイン電流と閾値電圧を独立に 不揮発的に変更した力 ケース 1とケース 2のプログラムを組み合わせることにより、ド レイン電流と閾値電圧の両方を不揮発的に変更することもできる。
[0055] 以上説明したように、実施例 1に係るトランジスタは、プログラムにより、閾値電圧とド レイン電流の少なくとも一方を非破壊で不揮発的に変更することができる。さらに、消 去を行うことにより、元の電気的特性に戻すことができる。これらプログラム、消去は何 度でも繰り返すことができる。実施例 1に係るトランジスタを IC内の回路の電気的特性 を律する重要なトランジスタに用いることにより、回路の電気的特性を、所定の値に不 揮発的に変更することができる。
実施例 2
[0056] 実施例 2は実施例 1に係るトランジスタを有するアナログ回路を備えた半導体装置 の例である。図 17は実施例 2の構成図である。実施例 2は、アナログ回路部 50と、プ ログラム、消去を行う所定のトランジスタを特定する行デコーダ 52および列デコーダ 5 4と、行デコーダ 52および列デコーダ 54に所定のトランジスタのアドレスを供給する アドレスレジスタ 56を有する。さらに、トランジスタの電気的特性を読み出すセンスァ ンプ 58と、トランジスタの電気的特性を外部回路に出力する IZO (入出力回路)部 6 0を有する。外部接続回路 66は実施例 2の外部に接続された回路であり、差動アン プ 62とサイドゲート電圧印加 Zコントロール部 64を有している。
[0057] アナログ回路部 50内の所定のトランジスタの電気的特性を所望の値に電気的かつ 不揮発的に変更し調整する工程 (調整工程）について、ドレイン電流をプログラムす る場合を例に説明する。図 18は、調整工程のフローチャートであり、図 19は所定のト ランジスの各端子電圧のタイミングチャートを示す。
[0058] まず、図 18のステップ S70において、所定のトランジスタのアドレスを設定する。具 体的には、トランジスタのアドレスをアドレスレジスタ 56から行デコーダ 52、列デコー ダ 54に供給し、行デコーダ 52、列デコーダ 54がトランジスタを特定する。このとき、図 19においては、全ての電圧はオフされている。
[0059] 次に、図 18のステップ S72にて、トランジスタの電気的特性の確認 (測定）を行う。ト ランジスタの各端子は図 19の領域 Aのように、ゲート電圧、ドレイン電圧が印加される 。センスアンプ 58がトランジスタの電気的特性を読み取り、 IZO部 60より外部接続回 路 66に出力する。
[0060] 次に、図 18のステップ S74にて、トランジスタの電気的特性が所望の特性力判断す る。差動アンプ 62が参照電圧 Vreffと ΙΖΟ部 60の差をサイドゲート電圧印加 Ζコン トロール部 64に出力し、サイドゲート電圧印加 Ζコントロール部 64が所望の特性か 判断する。トランジスタの全端子は図 19の領域 Βのようにオフされる。
[0061] 所望の特性の場合は、ステップ S76に進み、調整工程は終了する。トランジスタの 電気的特性が所望の特性でない場合は、ステップ S78に進む。ステップ S78では、 サイドゲート電圧印加 Ζコントロール部 64が所定のトランジスタに電圧を印加し、所 定のトランジスタの電気的特性の電気的かつ不揮発的な変更 (プログラム）を行う。図 19において、所定のサイドゲート電圧が印加される。次に、領域 Cにおいてゲート電 圧およびソース電圧が印加される。すなわち、チャネルの近傍に設けられたサイドゲ ートに電圧を印加することにより、トランジスタのチャネル幅を電気的に制御する。こ れにより、トランジスタに含まれる ΟΝΟ膜内の電荷蓄積領域をプログラムする。ゲート 電圧およびソース電圧がオフされ、サイドゲート電圧がオフされる。その後、ステップ S72に戻る。 [0062] ステップ S72において、再びゲート電圧およびソース電圧が印加され（図 19の領域 D)、ドレイン電流を確認する。ステップ S74にて、ドレイン電流が所望の値力判断さ れる。全ての端子の電圧がオフされる（図 19の領域 E)。所望の値であれば、ステップ S76に進み、調整工程が終了する。
[0063] このようにして、所定のトランジスタのドレイン電流を所望の値に調整することができ る。同様に、トランジスタの閾値電圧についても所望の値に電気的かつ不揮発的に 変更し調整することができる。また、ステップ S78はトランジスタに含まれる ONO膜内 の電荷蓄積領域を消去する工程であってもよい。調整工程は、例えばゥエーハ状態 での試験ゃパッケジング後の出荷試験において行うこともできる。この場合、図 17の 外部接続回路 66は LSIテスタ等の試験装置で行うことができる。これにより、非常に 高速に調整工程を行うことができる。
[0064] 実施例 2においては、半導体基板上にトランジスタを形成した後、トランジスタの電 気的特性を不揮発的に変更し調整する工程 (調整工程)を行う。これにより、半導体 基板上に形成されたトランジスタを有する回路の回路特性が所望の特性でなカゝつた 場合も、所定のトランジスタの閾値電圧やドレイン電流と 、つた特性を不揮発的に変 更することにより、回路特性を所望の特性とすることができる。これにより、例えば、ゲ 一ト長ゃイオン注入の条件が揺らいだとしても、個々の半導体装置の回路特性を所 望の特性にすることができる。また、アナログ回路 ICの開発において、所望の回路特 性が得られるまで再設計を行 、試作を繰り返す必要がなく、早期に新 、アナログ回 路の開発を行うことができる。
[0065] 以上、本発明の好ましい実施形態について詳述したが、本発明は係る特定の実施 形態に限定されるものではなぐ特許請求の範囲に記載された本発明の要旨の範囲 内において、種々の変形'変更が可能である。例えば、実施例ではアナログ回路の 例であつたが、デジタル回路においても、本発明が適用できる。

Claims

請求の範囲
[1] 半導体基板上に形成された ONO膜と、
該 ONO膜上に形成された第 1のゲートと、
該第 1のゲートの対向する側部に形成されたソースおよびドレインと、
第 2のゲートとを有し、
該第 2のゲートは前記 1ゲートの前記対向する側部以外の側部に形成されたサイド ゲートである半導体装置。
[2] 前記第 1のゲートの下であって、前記ソースと前記ドレインの間にチャネルを具備し、 前記サイドゲートが前記チャネルの横部に形成された請求項 1記載の半導体装置
[3] 前記サイドゲートと前記半導体基板の間に、絶縁膜を備える請求項 1または 2記載の 半導体装置。
[4] 前記サイドゲートに印加する電圧に応じて、前記 ONO膜、前記第 1のゲート、前記ソ ース及び前記ドレインを含むトランジスタの電気的特性を不揮発的に変更することが できる請求項 1から 3のいずれか一項記載の半導体装置。
[5] 前記トランジスタの電気的特性の不揮発的な変更は、前記 ONO膜中に電荷蓄積領 域を形成することにより行う請求項 4記載の半導体装置。
[6] 前記トランジスタの電気的特性は、トランジスタの閾値電圧とドレイン電流の少なくも 一方である請求項 4または 5記載の半導体装置。
[7] 前記 ONO膜に電荷が蓄積されて 、る請求項 1から 6の 、ずれか一項記載の半導体 装置。
[8] 半導体基板上にトランジスタを形成する工程と、
前記トランジスタの電気的特性を電気的かつ不揮発的に変更し調整する工程と、 を備えた半導体装置の製造方法。
[9] 前記トランジスタの電気的特性を電気的かつ不揮発的に変更し調整する工程が、 前記トランジスタの電気的特性を確認する工程と、
前記トランジスタの電気的特性が所望の特性か判断する工程と、
前記トランジスタの電気的特性が所望の特性でなければ、前記トランジスタの電気 的特性の電気的かつ不揮発的な変更を行う工程と、
を備えた請求項 8記載の半導体装置の製造方法。
[10] 前記トランジスタの電気的特性の電気的かつ不揮発的な変更は、前記トランジスタに 含まれる ONO膜中に電荷蓄積領域を形成することにより行う請求項 8または 9記載 の半導体装置の製造方法。
[11] 前記トランジスタの電気的特性は閾値電圧とドレイン電流の少なくとも一方である請 求項 8から 10のいずれか一項記載の半導体装置の製造方法。
[12] 前記トランジスタの電気的特性を電気的かつ不揮発的に変更する工程は、前記トラ ンジスタのチャネルの幅を電気的に制御する工程と、前記トランジスタに含まれる ON
O膜内の電荷蓄積領域をプログラム又は消去する工程とを含む請求項 8記載の半導 体装置の製造方法。
[13] 前記トランジスタのチャネルの幅を電気的に制御する工程は、前記チャネルの近傍 に設けられたサイドゲートに電圧を印加する工程を含む請求項 12記載の半導体装 置の製造方法。
[14] トランジスタの電気的特性を確認するステップと、
前記トランジスタの電気的特性が所望の特性か判断するステップと、
前記トランジスタの電気的特性が所望の特性でなければ、前記トランジスタの電気 的特性を電気的かつ不揮発的に変更するステップと、
を備えた半導体装置の制御方法。
[15] 前記トランジスタの電気的特性の電気的かつ不揮発的な変更は、 ONO膜中に電荷 蓄積領域を形成することにより行う請求項 14記載の半導体装置の制御方法。
[16] 前記トランジスタの電気的特性は閾値電圧とドレイン電流の少なくとも一方である請 求項 14または 15記載の半導体装置の制御方法。
[17] 前記トランジスタの電気的特性を電気的かつ不揮発的に変更するステップは、前記ト ランジスタのチャネルの幅を電気的に制御するステップと、前記トランジスタに含まれ る ONO膜内の電荷蓄積領域をプログラム又は消去するステップとを含む請求項 14 記載の半導体装置の制御方法。
[18] 前記トランジスタのチャネルの幅を電気的に制御するステップは、前記チャネルの近 傍に設けられたサイドゲートに電圧を印加するステップを含む請求項 17記載の半導 体装置の制御方法。
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