JP2000031304A - メモリ素子およびメモリアレイ - Google Patents

Abstract

(57)【要約】 【課題】 消費電力が小さく、高速で情報の書き込みお
よび消去をすることができるメモリ素子を提供する。 【解決手段】 伝導領域１３の上に絶縁層１４ａを介し
て電荷蓄積層１５を形成する。電荷蓄積層１５の上には
絶縁層１４ｂを介してゲート電極１６を形成し、電荷蓄
積層１５の側部には絶縁層１４ｄを介して確率変調電極
１７を形成する。絶縁層１４ａの厚さは電荷がトンネル
可能な厚さとし、絶縁層１４ｂおよび絶縁層１４ｄの厚
さは電荷が容易にトンネルできない厚さとする。情報の
書き込みおよび消去の際には、ゲート電極１６と共に確
率変調電極１７にも電位を印加する。これにより、伝導
領域１３と電荷蓄積層１５間における電荷のトンネル確
率が空間的に変調され、電荷のトンネル確率が大幅に増
大する。よって、低い電圧で高速に情報の書き込みおよ
び消去を行うことができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、電荷蓄積層に電荷を
蓄積することにより情報を保持するメモリ素子およびそ
れを集積したメモリアレイに関する。

【０００２】

【従来の技術】従来のＥＥＰＲＯＭ（Electric Erasabl
e-Programable Read Only Memory）やフラッシュメモリ
などに代表されるメモリ素子は、ＭＯＳ（Metal-Oxide-
Semicondtor ）トランジスタのゲート電極と伝導領域と
の間に、絶縁層（例えば二酸化ケイ素層）により囲まれ
た電荷蓄積層を備えている。このメモリ素子では、ソー
ス電極とドレイン電極との間およびゲート電極に高電圧
が印加されると、伝導領域から電化蓄積層にトンネル効
果により電荷（すなわち電子または正孔）が遷移して電
荷蓄積層に蓄積され、その個数の違いを情報の違いとし
て保持するようになっている。保持された情報は、電荷
蓄積層に蓄積された電荷の個数によりソース電極とドレ
イン電極との間に流れる電流の大きさが変化することを
利用して読み出すことができる。

【０００３】

【発明が解決しようとする課題】しかしながら、従来の
メモリ素子では、電荷蓄積層に蓄積された電荷を長時間
保持するために絶縁層の厚さが一般的には１０〜２０ｎ
ｍ程度と厚くなっていた。また、ゲート電極により電荷
蓄積層と伝導領域との間に一様に電場をかけるようにな
っていたので、絶縁層のポテンシャル障壁高さも空間的
に一様であった。そのため、情報の書き込みや消去を実
用的な時間で行うには１０Ｖ以上の大きなゲート電圧を
印加しなければならず、書き込みや消去に要する時間も
短くするには限界があった。よって、従来のメモリ素子
では、素子を微細化することができず、高集積化したメ
モリアレイを作製することができないという問題があっ
た。また、大きな消費電力が必要であると共に、動作を
高速化することができないという問題もあった。

【０００４】本発明はかかる問題点に鑑みてなされたも
ので、その目的は、消費電力が小さく、高速で情報の書
き込みおよび消去ができ、かつ高集積化することができ
るメモリ素子およびそれを集積したメモリアレイを提供
することにある。

【０００５】

【課題を解決するための手段】本発明によるメモリ素子
は、電流の通路としての伝導領域と、この伝導領域から
トンネル効果により遷移された電荷を蓄積する電荷蓄積
層と、伝導領域と電荷蓄積層との間における電荷のトン
ネル確率を空間的に変調する確率変調電極とを備えたも
のである。

【０００６】本発明によるメモリアレイは、本発明のメ
モリ素子を集積したものである。

【０００７】本発明によるメモリ素子では、伝導領域と
電荷蓄積層との間に電圧が印加されると、伝導領域の電
荷がトンネル効果により電荷蓄積層に遷移する。これに
より、電荷蓄積層に電荷が蓄積され、情報が保持され
る。また、伝導領域と電荷蓄積層との間に逆方向の電圧
が印加されると、電荷蓄積層に蓄積された電荷がトンネ
ル効果により伝導領域に遷移する。これにより、情報が
消去される。ここでは、この情報の書き込みおよび消去
の際に、確率変調電極に電位が印加され、伝導領域と電
荷蓄積層との間における電荷のトンネル確率が空間的に
変調される。よって、電荷はトンネル確率の高い部分を
通って伝導領域から電荷蓄積層に遷移する。従って、低
い電圧で高速に情報の書き込みおよび消去が行われる。

【０００８】本発明によるメモリアレイは本発明のメモ
リ素子を用いたものであり、情報の書き込みおよび消去
は確率変調電極に電圧が印加されることにより、高速か
つ低い電圧で行われる。

【０００９】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。

【００１０】（第１の実施の形態）図１は本発明の第１
の実施の形態に係るメモリ素子の上部から見た構造を表
すものである。図２は図１に示したメモリ素子のＩ−Ｉ
線に沿った断面構造を表すものである。このメモリ素子
は、図２に示したように、基板１０の表面に間隔を開け
て形成されたソース領域１１とドレイン領域１２とを有
している。基板１１は、例えば、ボロン（Ｂ）などのｐ
型不純物が添加された単結晶のｐ型シリコン（Ｓｉ）に
より構成されている。ソース領域１１およびドレイン領
域１２は、例えば、基板１１にリン（Ｐ）またはヒ素
（Ａｓ）などのｎ型不純物が導入されることにより形成
されており、導電型はｎ型となっている。ソース領域１
１とドレイン領域１２との間における基板１０の表面
は、電流の通路としての伝導領域１３として機能する。

【００１１】ソース領域１１とドレイン領域１２との間
の基板１０の上には、第１の絶縁層としての絶縁層１４
ａを介して、伝導領域１３から遷移された電荷を蓄積す
る電荷蓄積層１５が形成されている。なお、ここでは、
電荷として電子が蓄積されるようになっている。絶縁層
１４ａは、二酸化ケイ素（ＳｉＯ₂ ）などの絶縁体によ
り構成されている。電荷蓄積層１５は、例えば、シリコ
ンにより構成されている。このシリコンは不純物が添加
されていないものでもよく、また、ボロンなどのｐ型不
純物が添加されたｐ型の導電性を有するものでも、リン
またはヒ素などのｎ型不純物が添加されたｎ型の導電性
を有するものでもよい。また、この電荷蓄積層１５は、
多結晶膜により構成されてもよく、微結晶の集合体によ
り構成されてもよい。伝導領域１３と電荷蓄積層１５と
の間の距離（すなわち、絶縁層１４ａの厚さ）ｔoxは、
電荷がトンネリング可能な距離（例えば、５０ｎｍ未
満）とされている。電荷蓄積層１５のうち伝導領域１３
と対向する面の面積は、１μｍ² 以下となっている。

【００１２】電荷蓄積層１５の伝導領域１３と反対側に
は、第２の絶縁層としての絶縁層１４ｂを介して、電荷
蓄積層１５と対応する位置に、伝導領域１３の伝導度お
よび電荷蓄積層１５の電荷量を制御する制御電極として
のゲート電極１６が形成されている。絶縁層１４ｂは、
絶縁層１４ａと同様に、二酸化ケイ素などの絶縁体によ
り構成されている。ゲート電極１６は、例えば、アルミ
ニウム（Ａｌ）または銅（Ｃｕ）などの低抵抗の金属、
あるいは不純物の添加により低抵抗化されたシリコンな
どの半導体により構成されている。電荷蓄積層１５とゲ
ート電極１６との間の距離（すなわち、絶縁層１６の厚
さ）ｄは、電荷が容易にトンネリングできない距離（例
えば、５０ｎｍ以上）とされている。なお、このゲート
電極１６と絶縁層１４ｂは非オーミック接触状態となっ
ている。

【００１３】基板１０の上には、また、絶縁層１４ｃを
介して確率変調電極１７が形成されている。絶縁層１４
ｃは、絶縁層１４ａと同様に、二酸化ケイ素などの絶縁
体により構成されている。確率変調電極１７は、伝導領
域１３との間に電圧を印加することにより伝導領域１３
と電荷蓄積層１５との間における電荷のトンネル確率を
空間的に変調するためのものである。確率変調電極１７
は、図１に示したように、約Ｕ字型となっており、その
一端部１７ａはソース領域１１と電荷蓄積層１５との間
の領域に位置し、他端部１７ｂはドレイン領域１２と電
荷蓄積層１５との間の領域に位置している。また、確率
変調電極１７は、例えば、アルミニウムまたは銅などの
低抵抗の金属、あるいは不純物の添加により低抵抗化さ
れたシリコンなどの半導体により構成されている。な
お、確率変調電極１７は、電荷蓄積層１５がｐ型シリコ
ンよりなる場合にはそれと導電型が異なるｎ型半導体に
より構成され、電荷蓄積層１５がｎ型シリコンよりなる
場合にはそれと導電型が異なるｐ型半導体により構成さ
れることが好ましい。伝導領域１３と電荷蓄積層１５と
の間におけるトンネル確率の空間的な変調を大きくする
ことができるからである。

【００１４】伝導領域１３と確率変調電極１７との間の
距離は短い方が（すなわち、絶縁層１４ｃの厚さは薄い
方が）伝導領域１３と電荷蓄積層１５との間におけるト
ンネル確率の空間的な変調が大きくなるので好ましい。
但し、あまり短いとトンネル電流が増大してしまうので
好ましくない。なお、確率変調電極１７と絶縁層１４ｃ
とは非オーミック接触状態となっている。

【００１５】確率変調電極１７と電荷蓄積層１５との間
には、図２に示したように、第３の絶縁層としての絶縁
層１４ｄが形成されている。絶縁層１４ｄは、絶縁層１
４ａと同様に、二酸化ケイ素などの絶縁体により構成さ
れている。確率変調電極１７と絶縁層１４ｄとは非オー
ミック接触状態となっている。確率変調電極１７と電荷
蓄積層１５との間の距離ａは、電荷が容易にトンネリン
グできない距離とされている。なお、ここでは、電荷蓄
積層１５の一部と確率変調電極１７の一部とが基板１０
の表面に対して平行な同一の面内に位置しているので、
絶縁層１４ｄの厚さが確率変調電極１７と電荷蓄積層１
５との間の距離ａに該当している。この確率変調電極１
７と電荷蓄積層１５との間の距離ａは、ゲート電極１６
と電荷蓄積層１５との間の距離ｄよりも短くなってい
る。ゲート電極１６と電荷蓄積層１５との間の距離ｄよ
りも長い場合には、伝導領域１３と電荷蓄積層１５との
間におけるトンネル確率を空間的に変調することができ
ないからである。

【００１６】ソース領域１１の上にはソース電極１８が
形成され、ドレイン領域１２の上にはドレイン電極１９
が形成されている。ソース電極１８およびドレイン電極
１９は、アルミニウム（Ａｌ）または銅（Ｃｕ）などの
低抵抗の金属によりそれぞれ構成されている。これらソ
ース電極１８およびドレイン電極１９と伝導領域１３と
はオーミック接触している。なお、伝導領域１３の周り
の基板１０の表面には、このメモリ素子を他の素子と分
離するための二酸化ケイ素よりなる素子分離領域１０ａ
が形成されている。

【００１７】このような構成を有するメモリ素子は、次
のように作用する。

【００１８】このメモリ素子では、例えば、ソース電極
１８およびドレイン電極１９の電位を０Ｖとし、ゲート
電極１６および確率変調電極１７の電位を１Ｖ以上とす
ることにより、電荷が伝導領域１３から電荷蓄積層１５
に遷移し情報が書き込まれる。図３は、このときのポテ
ンシャルの状態を表すものである。図３中において点線
はポテンシャルの等高線であり、点線の太さが太いほど
ポテンシャルが低いことを表している。すなわち、ここ
では、ゲート電極１６と共に確率変調電極１７にも電位
を印加することにより、電荷蓄積層１５，絶縁層１４ａ
および伝導領域１３のポテンシャルが確率変調電極１７
に近いほど低くなっている。よって、図３において矢印
で示したように、伝導領域１３のうちポテンシャルが高
い領域（図３においては中央付近）に存在する電荷が絶
縁層１４ａのうちポテンシャルが低い領域をトンネルし
て電荷蓄積層１５のうちポテンシャルが低い領域に遷移
する確率が高くなる。

【００１９】ここで、このトンネル確率をＷＫＢ近似に
より求めると数１に示したようになる。数１において、
Ｅは一般に電子の持っているエネルギー、Ｖは絶縁層１
４ａのポテンシャルバリア高さ、ｔoxは絶縁層１４ａの
厚さ（すなわち伝導領域１３と電荷蓄積層１５との間の
距離）、ｍは電子の有効質量、ｈはプランク定数６．６
２６×１０^-34 Ｊ・ｓである。なお、図４に以下の計算
に用いる構造パラメータを示す。

【００２０】

【数１】

【００２１】また、確率変調電極１７から遠いポテンシ
ャルの最も大きい位置における絶縁層１４ａの電位φma
x は、数２に示したように近似される。数２において、
Ｖgはゲート電極１６の電位、ｄは絶縁層１４ｂの厚さ
（すなわち電荷蓄積層１５とゲート電極１６と間の距
離）、ｔoxは絶縁層１４ａの厚さ（すなわち伝導領域１
３と電荷蓄積層１５との間の距離）である。

【００２２】

【数２】

【００２３】同じく、電荷蓄積層１５の端に対応する絶
縁層１４ａの電位φmin は、数３に示したように近似さ
れる。数３において、Ｖsgは確率変調電極１７の電位、
ｌはポテンシャルバリアの中心から電荷蓄積層１５の端
までの距離、ａは電荷蓄積層１５の端と確率変調電極１
７との間の距離である。

【００２４】

【数３】

【００２５】よって、伝導領域１３のうちポテンシャル
が最も大きい位置に存在する電荷が、絶縁層１４ａのう
ち最大のポテンシャルバリアを有する領域をトンネル効
果によって遷移する確率を数４に示したようにすると、
同じ電荷が電荷蓄積層１５の端に対応する絶縁層１４ａ
をトンネル効果によって遷移する確率は数５に示したよ
うになる。数５においてｅは素電荷１．６×１０^-19 Ｃ
である。

【００２６】

【数４】

【数５】

【００２７】例えば、電荷蓄積層１５をシリコンにより
構成し、絶縁層１４ａを二酸化ケイ素により構成し、絶
縁層１４の厚さｔ_oxを１０ｎｍ、絶縁層１４ｂの厚さｄ
を１００ｎｍ、電荷蓄積層１５と確率変調電極１７との
間の距離ａを３０ｎｍ、ポテンシャルバリアの中心から
電荷蓄積層１５の端までの距離ｌを５０ｎｍ、ゲート電
極１６の電位Ｖg を５Ｖ、確率変調電極の電位Ｖsgを５
Ｖとすると、ポテンシャルの最も大きい位置における絶
縁層１４ａの電位φmax は０．２３Ｖ、電荷蓄積層１５
の端に対応する絶縁層１４ａの電位φmin は３．２１Ｖ
となる。よって、数４から、伝導領域１３のうちポテン
シャルが最も大きい位置に存在する電荷が、絶縁層１４
ａのうち最大のポテンシャルバリアを有する領域をトン
ネル効果によって遷移する確率ｐmin は、数６に示した
ようになり、同じ電荷が電荷蓄積層１５の端に対応する
絶縁層１４ａをトンネル効果によって遷移する確率ｐma
xは、数７に示したようになる。

【００２８】

【数６】ｐmin ＝１．４×１０^-8

【数７】ｐmax ＝２．８×１０^−２

【００２９】すなわち、このように、確率変調電極１７
を利用することにより、電荷のトンネル確率が大幅に増
加する。よって、このメモリ素子では、低いゲート電圧
で伝導領域１３から電荷蓄積層１５に電荷が高速で遷移
する。

【００３０】また、このメモリ素子では、例えば、ソー
ス電極１８およびドレイン電極１９の電位を０Ｖとし、
ゲート電極１６および確率変調電極１７の電位を−１Ｖ
以下とすることにより、電荷が電荷蓄積層１５から伝導
領域１３に遷移し情報が消去される。この時にも、ゲー
ト電極１６と共に確率変調電極１７にも電位を印加する
ことにより、電荷蓄積層１５と伝導領域１３との間にお
ける電荷のトンネル確率が空間的に変調され、電荷のト
ンネル確率が大幅に増加する。よって、低いゲート電圧
で電荷蓄積層１５から伝導領域１３に電荷が高速で遷移
する。

【００３１】更に、このメモリ素子では、ゲート電極１
６，確率変調電極１７，ソース電極１８およびドレイン
電極１９の電位をすべて０Ｖにした状態で、あるいはそ
れぞれに書き込み時および消去時の印加電位の絶対値よ
りも小さい電位が印加された状態で情報が保持される。

【００３２】加えて、このメモリ素子では、電荷蓄積層
１５における電荷量の変化をゲート電極１６の電位に対
する伝導領域１３の伝導度または電流値の変化から検出
することにより、あるいは電荷蓄積層１５における電荷
量の変化をゲート電極１６および確率変調電極の電位に
対する伝導領域の伝導度又は電流値の変化から検出する
ことにより、保持された情報が読みだされる。

【００３３】なお、このようなメモリ素子は、例えば、
ＮＡＮＤ方式，ＮＯＲ方式またはＡＮＤ方式などの回路
アーキテクチャを用いて集積化され、メモリアレイとし
て用いられる。

【００３４】また、このメモリ素子は、次のようにして
製造することができる。

【００３５】図５はその各製造工程を図１におけるＩ−
Ｉ線に沿った断面図により表すものである。まず、図５
（Ａ）に示したように、単結晶のｐ型シリコンよりなる
基板１０の上に、例えば、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏ
ｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法などによ
り素子分離形成領域を選択的に酸化して、二酸化ケイ素
よりなる素子分離領域１０ａを形成する。次いで、同じ
く図５（Ａ）に示したように、例えば、熱酸化法により
基板１０の表面を酸化し、酸化膜２１を形成する。この
酸化膜２１の厚さは、伝導領域１３と電荷蓄積層１５と
の間の距離ｔoxに合わせて決定する。

【００３６】続いて、図５（Ｂ）に示したように、例え
ば、酸化膜２１の上にＣＶＤ（Chemical Vapor Deposit
ion ）法によりシリコン膜を形成したのち、それを選択
的にエッチングして電荷蓄積層１５を形成する。電荷蓄
積層１５を形成したのち、同じく図５（Ｂ）に示したよ
うに、全面に、例えば、ＣＶＤ法あるいはプラズマエン
ハンスド化学堆積法（ＰＥＣＶＤ）法あるいはスパッタ
リング法により酸化膜２２を形成する。この酸化膜２２
の厚さは、電荷蓄積層１５とゲート電極１６との間の距
離ｄに合わせて決定する。

【００３７】酸化膜２２を形成したのち、酸化膜２２お
よび酸化膜２１を選択的にエッチングし、絶縁層１４
ａ，１４ｂ，１４ｃ，１４ｄをそれぞれ形成する。その
のち、この絶縁層１４ａ，１４ｂ，１４ｃ，１４ｄをマ
スクとして、例えば、基板１０にリンやヒ素などのｐ型
不純物をイオン注入により導入し、ソース領域１１およ
びドレイン領域１２を形成する。

【００３８】そののち、例えば、真空蒸着法あるいはス
パッタリング法あるいはＣＶＤ法により、ソース電極１
８，ドレイン電極１９，ゲート電極１６および確率変調
電極１７をそれぞれ選択的に形成する。これにより、図
１および図２に示したメモリ素子が形成される。

【００３９】このように本実施の形態に係るメモリ素子
によれば、伝導領域１３と電荷蓄積層１５との間におけ
る電荷のトンネル確率を空間的に変調する確率変調電極
１７を備えるようにしたので、情報の書き込みおよび消
去の際に、ゲート電極１６と共に確率変調電極１７にも
電位を印加することにより、電荷のトンネル確率を大幅
に増大させることができる。よって、情報の書き込みお
よび消去を低い電圧で行うことができ、素子を微細化
（具体的には、電荷蓄積層１５のうち伝導領域１３と対
向する面の面積を１μｍ² 以下と）することができると
共に、消費電力を小さくすることができる。従って、メ
モリアレイを高集積化することができる。また、情報の
書き込みおよび消去を高速で行うことができる。

【００４０】また、電荷蓄積層１５をｐ型シリコンによ
り構成する場合には、確率変調電極１７をｎ型半導体に
より構成し、電荷蓄積層１５をｎ型シリコンにより構成
する場合には、確率変調電極１７をｐ型半導体により構
成するようにすれば、伝導領域１３と電荷蓄積層１５と
の間における電荷のトンネル確率の空間的な変調を大き
くすることができる。よって、情報の書き込みおよび消
去をより低い電圧で高速に行うことができる。

【００４１】なお、上記第１の実施の形態では、絶縁層
１４ａ，１４ｂ，１４ｃ，１４ｄをそれぞれ構成する絶
縁体として二酸化ケイ素を例に挙げて説明したが、絶縁
層１４ａ，１４ｂ，１４ｃ，１４ｄを窒化ケイ素（Ｓｉ
₃ Ｎ₄ ）あるいは酸化窒化ケイ素などの他の絶縁体によ
りそれぞれ構成するようにしてもよい。ここで、酸化窒
化ケイ素というのは、酸素（Ｏ）と窒素（Ｎ）とケイ素
とからなる化合物のことを言う。また、上記第１の実施
の形態では、絶縁層１４ａ，１４ｂ，１４ｃ，１４ｄを
それぞれ同一の材料により構成するようにしたが、それ
らを互いに異なる材料によりそれぞれ構成するようにし
てもよい。

【００４２】また、上記第１の実施の形態では、電荷蓄
積層１５をシリコンにより構成する場合について説明し
たが、シリコン・ゲルマニウム（ＳｉＧｅ）またはゲル
マニウム（Ｇｅ）などにより構成するようにしてもよ
い。これらは、上記第１の実施の形態と同様に、不純物
が添加されていないものでもよく、ボロンなどのｐ型不
純物が添加されたｐ型の導電性を有するものでも、リン
またはヒ素などのｎ型不純物が添加されたｎ型の導電性
を有するものでもよい。電荷蓄積層１５は多結晶膜によ
り構成されてもよく、微結晶の集合体により構成されて
もよい。また、この場合も、上述のように、絶縁層１４
ａ，１４ｂ，１４ｃ，１４ｄを窒化ケイ素あるいは酸化
窒化ケイ素などの他の絶縁体によりそれぞれ構成するよ
うにしてもよく、互いに異なった材料によりそれぞれ構
成するようにしてもよい。

【００４３】更に、電荷蓄積層１５を窒化ケイ素により
構成するようにしてもよい。この場合も、上述のよう
に、絶縁層１４ａ，１４ｂ，１４ｃ，１４ｄを酸化窒化
ケイ素などの他の絶縁体によりそれぞれ構成するように
してもよく、互いに異なった材料によりそれぞれ構成す
るようにしてもよい。

【００４４】加えて、上記第１の実施の形態では、伝導
領域１３の導電型がｐ型のエンハンスメント型とするよ
うにしたが、伝導領域にｎ型の不純物を導入することに
より伝導領域の導電型をｎ型とし、デプレッション型と
するようにしてもよい。

【００４５】更にまた、上記第１の実施の形態では、基
板１０をｐ型シリコンにより構成し、ソース領域１１お
よびドレイン領域１２の導電型をｎ型とするようにした
が、基板１０をｎ型シリコンにより構成し、ソース領域
１１およびドレイン領域１２の導電型をｐ型とするよう
にしてもよい。この場合、第１の実施の形態とは異な
り、電荷蓄積層１５に蓄積される電荷は正孔となる。従
って、情報の書き込みおよび消去の動作においては、第
１の実施の形態と電位の符号が逆になる。なお、この場
合も、エンハンスメント型に限らず、デプレッション型
とするようにしてもよい。

【００４６】（第２の実施の形態）図６は本発明の第２
の実施の形態に係るメモリ素子の断面構造を表すもので
ある。本実施の形態は、メモリ素子を構成する材料につ
いて第１の実施の形態とは異なる例を示すものである。

【００４７】このメモリ素子は、絶縁性のガリウムヒ素
（ＧａＡｓ）よりなる基板３０を備えている。基板３０
の表面にはソース領域３１とドレイン領域３２とが間隔
を開けて形成されている。これらソース領域３１および
ドレイン領域３２は、例えば、ＧａＡｓと金属とが合金
化された合金層によりそれぞれ構成されている。ソース
領域３１とドレイン領域３２との間における基板３０の
表面には、基板３０と後述する絶縁層３４ａとのヘテロ
接合により二次電子ガス（２ＤＥＧ）が蓄積しており、
電流の通路としての伝導領域３３が形成されている。

【００４８】ソース領域３１とドレイン領域３２との間
の基板３０の上には、第１の絶縁層としての絶縁層３４
ａを介して、電荷蓄積層３５が形成されている。この絶
縁層３４ａはアルミニウム・ガリウムヒ素（ＡｌＧａＡ
ｓ）混晶により構成されたことを除き、第１の実施の形
態における絶縁層１４ａと同一の構成を有している。電
荷蓄積層３５はＧａＡｓにより構成されたことを除き、
第１の実施の形態における電荷蓄積層１５と同一の構成
を有している。

【００４９】電荷蓄積層３５の伝導領域３３と反対側に
は、第２の絶縁層としての絶縁層３４ｂを介して、制御
電極としてのゲート電極３６が形成されている。絶縁層
３４ｂはＡｌＧａＡｓ混晶により構成されたことを除
き、第１の実施の形態における絶縁層１４ｂと同一の構
成を有している。ゲート電極３６は、例えば、アルミニ
ウムまたは銅などの低抵抗の金属、あるいは不純物の添
加により低抵抗化されたＧａＡｓなどの半導体により構
成されていることを除き、第１の実施の形態におけるゲ
ート電極１６と同一の構成を有している。

【００５０】基板３０の上には、また、絶縁層３４ｃを
介して確率変調電極３７が形成されている。絶縁層３４
ｃはＡｌＧａＡｓ混晶により構成されたことを除き、第
１の実施の形態における絶縁層１４ｃと同一の構成を有
している。確率変調電極３７は、例えば、アルミニウム
または銅などの低抵抗の金属、あるいは不純物の添加に
より低抵抗化されたＧａＡｓなどの半導体により構成さ
れていることを除き、第１の実施の形態におけるゲート
電極１６と同一の構成を有している。確率変調電極３７
と電荷蓄積層３５との間には、第３の絶縁層としての絶
縁層３４ｄが形成されている。絶縁層３４ｄはＡｌＧａ
Ａｓ混晶により構成されたことを除き、第１の実施の形
態における絶縁層１４ｄと同一の構成を有している。

【００５１】また、ソース領域３１の上にはソース電極
３８が形成され、ドレイン領域３２の上にはドレイン電
極３９が形成されている。ソース電極３８およびドレイ
ン電極３９は、金（Ａｕ）とゲルマニウムとの合金層
と、ニッケル（Ｎｉ）層と、金層とを基板３０の側から
順次積層し、加熱処理により合金化した構造を有してい
ることを除き、第１の実施の形態におけるソース電極１
８およびドレイン電極１９と同一の構成をそれぞれ有し
ている。なお、伝導領域３３の周りの基板３０の表面に
は、段差部よりなる素子分離領域３０ａが形成されてい
る。

【００５２】このような構成を有するメモリ素子は、第
１の実施の形態と同様に作用し、同様にして用いられ
る。

【００５３】また、このメモリ素子は、次のようにして
製造することができる。

【００５４】図７はその各製造工程を表す断面図であ
る。まず、図７（Ａ）に示したように、絶縁性のＧａＡ
ｓよりなる基板３０の上に、例えば、分子線エピタキシ
ー（Molecular Beam Epitaxy；ＭＢＥ）法，有機金属気
相成長（Metal Organic Chemcal Vapor Deposition；Ｍ
ＯＣＶＤ）法あるいは有機金属分子線エピタキシー（Me
tal Organic Molecular Beam Epitaxy；ＭＯＭＢＥ）法
により、ＡｌＧａＡｓ層４１およびＧａＡｓ層４２を順
次積層する。ＡｌＧａＡｓ層４１の厚さは、伝導領域３
３と電荷蓄積層３５との間の距離ｔoxに合わせて決定す
る。

【００５５】次いで、図７（Ｂ）に示したように、Ｇａ
Ａｓ層４２を選択的にエッチングして電荷蓄積層３５を
形成する。続いて、電荷蓄積層３５およびＡｌＧａＡｓ
層４１の上に、例えば、ＭＢＥ法，ＭＯＣＶＤ法あるい
はＭＯＭＢＥ法によりＡｌＧａＡｓ層４３を積層する。
ＡｌＧａＡｓ層４３の厚さは、電荷蓄積層３５とゲート
電極３６との間の距離ｄに合わせて決定する。

【００５６】ＡｌＧａＡｓ層４３を積層したのち、Ａｌ
ＧａＡｓ層４３，４１および基板３０をエッチングによ
り選択的に除去し、素子分離領域３０ａを形成する。そ
ののち、ＡｌＧａＡｓ層４３をエッチングにより選択的
に除去し、絶縁層３４ａ，３４ｂ，３４ｃ，３４ｄをそ
れぞれ形成する。

【００５７】そののち、例えば、真空蒸着法あるいはス
パッタリング法により、ソース電極３８およびドレイン
電極３９を選択的にそれぞれ形成し、加熱処理によりソ
ース領域３１およびドレイン領域３２をそれぞれ形成す
る。また、例えば、真空蒸着法，スパッタリング法，Ｍ
ＢＥ法，ＭＯＣＶＤ法あるいはＭＯＭＢＥ法により、ゲ
ート電極３６および確率変調電極３７をそれぞれ選択的
に形成する。これにより、図６に示したメモリ素子が形
成される。

【００５８】このように本実施の形態に係るメモリ素子
によれば、第１の実施の形態とは異なる材料により第１
の実施の形態と同様に構成するようにしたので、第１の
実施の形態と同一の効果を有する。すなわち、電荷のト
ンネル確率を大幅に増大させることができ、情報の書き
込みおよび消去を低い電圧で高速に行うことができる。
また、第１の実施の形態と同様に、確率変調電極３７を
電荷蓄積層３５を構成する半導体とは導電型が異なる半
導体により構成するようにすれば、その効果をより高め
ることができる。

【００５９】なお、上記第２の実施の形態では、伝導領
域３３および電荷蓄積層３５をＧａＡｓによりそれぞれ
構成し、絶縁層３４ａ，３４ｂ，３４ｃ，３４ｄをそれ
ぞれＡｌＧａＡｓ混晶により構成するようにしたが、Ｉ
ＩＩ族元素のインジウム（Ｉｎ）およびガリウムからな
る群のうちの少なくとも１種とＶ族元素のヒ素とを含む
他のＩＩＩ−Ｖ族化合物半導体により伝導領域３３およ
び電荷蓄積層３５をそれぞれ構成し、ＩＩＩ族元素のイ
ンジウム，アルミニウムおよびガリウムからなる群のう
ちの少なくとも１種とＶ族元素のヒ素とを含む他のＩＩ
Ｉ−Ｖ族化合物半導体により絶縁層３４ａ，３４ｂ，３
４ｃ，３４ｄをそれぞれ構成するようにしてもよい。

【００６０】また、ＩＩＩ族元素のインジウムおよびガ
リウムからなる群のうちの少なくとも１種とＶ族元素の
アンチモン（Ｓｂ）とを含むＩＩＩ−Ｖ族化合物半導体
により伝導領域３３および電荷蓄積層３５をそれぞれ構
成し、ＩＩＩ族元素のインジウム，アルミニウムおよび
ガリウムからなる群のうちの少なくとも１種とＶ族元素
のアンチモンとを含むＩＩＩ−Ｖ族化合物半導体により
絶縁層３４ａ，３４ｂ，３４ｃ，３４ｄをそれぞれ構成
するようにしてもよい。

【００６１】更に、シリコン・ゲルマニウムまたはゲル
マニウムにより伝導領域３３および電荷蓄積層３５をそ
れぞれ構成し、シリコン・ゲルマニウムまたはシリコン
により絶縁層３４ａ，３４ｂ，３４ｃ，３４ｄをそれぞ
れ構成するようにしてもよい。

【００６２】加えて、上記第２の実施の形態では、伝導
領域３３と電荷蓄積層３５とを同一の材料によりそれぞ
れ構成し、絶縁層３４ａ，３４ｂ，３４ｃ，３４ｄを同
一の材料によりそれぞれ構成するようにしたが、それら
を互いに異なる材料によりそれぞれ構成するようにして
もよい。

【００６３】更にまた、上記第２の実施の形態では、伝
導領域３３を基板３０の表面に形成された二次電子ガス
の蓄積層により構成するようにしたが、不純物を添加し
た半導体により構成するようにしてもよい。その際、伝
導領域３３をｎ型半導体により構成した場合には、電荷
蓄積層３５に蓄積される電荷は電子となり、伝導領域３
３をｐ型半導体により構成した場合には、電荷蓄積層３
５に蓄積される電荷は正孔となる。よって、この場合も
第１の実施の形態と同様に作用するが、電荷蓄積層３５
に蓄積される電荷が電子の場合には、書き込みおよび消
去における電位の符号が上記第１の実施の形態と逆にな
る。

【００６４】（第３の実施の形態）図８は本発明の第３
の実施の形態に係るメモリ素子の断面構造を表すもので
ある。このメモリ素子は、基板５０の構成が異なること
を除き、第１の実施の形態と同一の構成，作用および効
果を有している。また、第１の実施の形態と同様にして
用いられ、同様にして製造することができる。よって、
ここでは、同一の構成要素には同一の符号を付し、その
詳細な説明を省略する。

【００６５】基板５０は、サファイア，適宜なガラスあ
るいはプラスチックなどよりなる基板本体５０ｂの表面
にアモルファスあるいは多結晶のシリコン膜５０ｃが形
成されたＳＯＩ（Silicon-On-Insulator）基板あるいは
ＳＯＳ（Silicon-On-Sapphire ）基板などにより構成さ
れている。素子分離領域５０ａは、シリコン膜５０ｃが
除去されることにより形成されている。なお、このシリ
コン膜５０ｃの除去は、ＳＦ₆ （六フッ化硫黄），Ｃｌ
₂ （塩素）あるいはＣＦ₄ （四フッ化炭素）を用いたプ
ラズマエッチングあるいはフッ化水素（ＨＦ）を用いた
ウエットエッチングにより行われる。

【００６６】なお、本実施の形態においても、第１の実
施の形態で説明したように、絶縁層１４ａ，１４ｂ，１
４ｃ，１４ｄおよび電荷蓄積層１５を他の材料によりそ
れぞれ構成することができる。また、伝導領域１３の導
電型はｐ型でもｎ型でもよく、エンハンスメント型でも
デプレッション型でもよい。

【００６７】（第４の実施の形態）図９は本発明の第４
の実施の形態に係るメモリ素子の断面構造を表すもので
ある。このメモリ素子は、伝導領域１３と電荷蓄積層１
５との間に形成された遷移層６１を備えたことを除き、
第１の実施の形態と同一の構成，作用および効果を有し
ている。また、第１の実施の形態と同様にして用いら
れ、同様にして製造することができる。よって、ここで
は、同一の構成要素には同一の符号を付し、その詳細な
説明を省略する。

【００６８】遷移層６１は、伝導領域１３の電荷を電荷
蓄積層１５に遷移させるものであり、絶縁層１４ａに埋
め込まれている。遷移層６１は少なくとも１つ（図９に
おいては伝導領域１３の表面に対して垂直な方向に２
つ）形成されている。最も伝導領域１３に近い遷移層６
１と伝導領域１３との間の距離および互いに隣接する各
遷移層６１の間の距離および最も電荷蓄積層１５に近い
遷移層６１と電荷蓄積層１５との間の距離は、それぞれ
電荷がトンネル可能な距離となっている。なお、伝導領
域１３の表面に対して垂直な方向における遷移層６１の
数は、多い方が伝導領域１３と電荷蓄積層１５との間の
距離を遠くすることができ、伝導領域１３と確率変調電
極１７との間の距離も遠くすることができるので好まし
い。

【００６９】このように本実施の形態によれば、遷移層
６１を設けるようにしたので、伝導領域１３と電荷蓄積
層１５との間の距離を遠くすることができ、それにより
伝導領域１３と確率変調電極１７との間の距離も遠くす
ることができる。よって、伝導領域１３と電荷蓄積層１
５との間における電荷のトンネル確率を空間的に変調す
る効果を確保しつつ、伝導領域１３から確率変調電極１
７にトンネル電流が流れることを防止することができ
る。

【００７０】なお、本実施の形態においても、第１の実
施の形態で説明したように、絶縁層１４ａ，１４ｂ，１
４ｃ，１４ｄおよび電荷蓄積層１５を他の材料によりそ
れぞれ構成することができる。また、伝導領域１３の導
電型はｐ型でもｎ型でもよく、エンハンスメント型でも
デプレッション型でもよい。また、本実施の形態は、第
１の実施の形態のみならず、第２および第３の実施の形
態についても同様に適用することができる。その際、第
２の実施の形態において説明したように、伝導領域３
３，電荷蓄積層３５および絶縁層３４ａ，３４ｂ，３４
ｃ，３４ｄを他の材料によりそれぞれ構成することもで
き、伝導領域３３を不純物を添加した半導体により構成
することもできる。

【００７１】（第５の実施の形態）図１０は本発明の第
５の実施の形態に係るメモリ素子を上から見た構造を表
すものである。図１１は図１０に示したメモリ素子のＩ
Ｉ−ＩＩ線に沿った断面構造を表すものである。このメ
モリ素子は、確率変調電極７７の形状が異なることを除
き、第１の実施の形態と同一の構成，作用および効果を
有している。また、第１の実施の形態と同様にして用い
られ、同様にして製造することができる。よって、ここ
では、同一の構成要素には同一の符号を付し、その詳細
な説明を省略する。

【００７２】確率変調電極７７は、ソース領域１１とド
レイン領域１２との間においてゲート電極１６を覆うよ
うに形成されており、ＩＩ−ＩＩ線に沿った断面におい
ても伝導領域１３の方が開放された約Ｕ字型となってい
る。なお、ゲート電極１６と確率変調電極７７との間に
は、二酸化ケイ素などの絶縁体よりなる絶縁層７４が形
成されている。この絶縁層７４の厚さは、電荷が容易に
トンネリングできない距離とされていることが好まし
い。このように本実施の形態によれば、確率変調電極７
５によりゲート電極１６を覆うようにしたので、確率変
調電極７７を少ない工程で容易に形成することができ
る。

【００７３】なお、本実施の形態においても、第１の実
施の形態で説明したように、絶縁層１４ａ，１４ｂ，１
４ｃ，１４ｄおよび電荷蓄積層１５を他の材料によりそ
れぞれ構成することができる。また、伝導領域１３の導
電型はｐ型でもｎ型でもよく、エンハンスメント型でも
デプレッション型でもよい。また、本実施の形態は、第
１の実施の形態のみならず、第２乃至第４の実施の形態
についても同様に適用することができる。その際、第２
の実施の形態において説明したように、伝導領域３３，
電荷蓄積層３５および絶縁層３４ａ，３４ｂ，３４ｃ，
３４ｄを他の材料によりそれぞれ構成することもでき、
伝導領域３３を不純物を添加した半導体により構成する
こともできる。

【００７４】以上、各実施の形態を挙げて本発明を説明
したが、本発明は上記各実施の形態に限定されるもので
はなく、種々変形可能である。例えば、上記各実施の形
態においては、確率変調電極１７，３７，７７の形状お
よび形成位置について具体的な例を挙げて説明したが、
確率変調電極はゲート電極１６，３６よりも電荷蓄積層
１５，３５の近くに位置していればよく、他の形状およ
び他の位置に形成することもできる。例えば、確率変調
電極を、伝導領域１３，３３の表面に対して垂直な方向
において電荷蓄積層１５，３５とゲート電極１６，３６
との間に位置するように形成してもよい。また、電荷蓄
積層１５，３５の全体を囲むように形成してもよい。

【００７５】

【発明の効果】以上説明したように請求項１乃至２４の
いずれか１に記載のメモリ素子によれば、伝導領域と電
荷蓄積層との間における電荷のトンネル確率を空間的に
変調する確率変調電極を備えるようにしたので、情報の
書き込みおよび消去の際に確率変調電極に電位を印加す
ることにより、電荷のトンネル確率を大幅に増大させる
ことができる。よって、情報の書き込みおよび消去を低
い電圧で行うことができ、素子を微細化することができ
ると共に、消費電力を小さくすることができる。従っ
て、メモリアレイを高集積化することができるという効
果を奏する。また、情報の書き込みおよび消去を高速で
行うことができるという効果も奏する。

【００７６】また、請求項３記載のメモリ素子によれ
ば、確率変調電極を電荷蓄積層とは導電型が異なる半導
体により構成するようにしたので、伝導領域と電荷蓄積
層との間における電荷のトンネル確率の空間的な変調を
大きくすることができる。よって、情報の書き込みおよ
び消去をより低い電圧で高速に行うことができるという
効果を奏する。

【００７７】更に、請求項２３記載のメモリ素子によれ
ば、遷移層を備えるようにしたので、伝導領域と電荷蓄
積層との間の距離を遠くすることができ、それにより伝
導領域と確率変調電極との間の距離も遠くすることがで
きる。よって、伝導領域と電荷蓄積層との間における電
荷のトンネル確率を空間的に変調する効果を確保しつ
つ、伝導領域から確率変調電極にトンネル電流が流れる
ことを防止することができるという効果を奏する。

【００７８】加えて、請求項２５記載のメモリアレイに
よれば、本発明のメモリ素子を用いるようにしたので、
高集積化することができると共に、消費電力を小さくす
ることができるという効果を奏する。また、高速で動作
させることができるという効果も奏する。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係るメモリ素子の
構成を表す平面図である。

【図２】図１に示したメモリ素子の構成を表すＩ−Ｉ線
に沿った断面図である。

【図３】確率変調電極に正の電荷を印加した場合におけ
る電子に対するポテンシャルの状態を表す模式図であ
る。

【図４】伝導領域と電荷蓄積層との間における電荷のト
ンネル確率を計算する際に用いる構造パラメータを説明
する断面図である。

【図５】図１および図２に示したメモリ素子の各製造工
程を表す断面図である。

【図６】本発明の第２の実施の形態に係るメモリ素子の
構成を表す断面図である。

【図７】図６に示したメモリ素子の各製造工程を表す断
面図である。

【図８】本発明の第３の実施の形態に係るメモリ素子の
構成を表す断面図である。

【図９】本発明の第４の実施の形態に係るメモリ素子の
構成を表す断面図である。

【図１０】本発明の第５の実施の形態に係るメモリ素子
の構成を表す平面図である。

【図１１】図１０に示したメモリ素子の構成を表すＩＩ
−ＩＩ線に沿った断面図である。

【符号の説明】

１０，３０，５０…基板、１０ａ，３０ａ，５０ａ…素
子分離領域、１１，３１…ソース領域、１２，３２…ド
レイン領域、１３，３３…伝導領域、１４ａ，１４ｂ，
１４ｃ，１４ｄ，３４ａ，３４ｂ，３４ｃ，３４ｄ，７
４…絶縁層、１５，３５…電荷蓄積層、１６，３６…ゲ
ート電極（制御電極）、１７，３７，７７…確率変更電
極、１８，３８…ソース電極、１９，３９…ドレイン電
極、２１，２２…酸化膜、４１，４３…ＡｌＧａＡｓ
層、４２…ＧａＡｓ層、５０ｂ…基板本体、５０ｃ…シ
リコン膜、６１…遷移層

フロントページの続き Ｆターム(参考） 5F001 AA06 AA09 AA13 AA34 AA62 AB02 AB07 AC02 AD08 AD20 AD52 AD53 AD62 AD70 AD80 AE02 AE03 AE08 AG27 5F083 EP02 EP09 EP17 EP22 EP24 EP30 EP44 EP52 EP76 EP77 EP79 ER09 ER19 ER21 GA01 GA05 HA02 HA06 HA10 JA01 JA04 JA05 JA19 JA31 JA36 JA37 PR21

Claims (25)

【特許請求の範囲】
1. 【請求項１】 電流の通路としての伝導領域と、 この伝導領域からトンネル効果により遷移された電荷を
   蓄積する電荷蓄積層と、 前記伝導領域と前記電荷蓄積層との間における電荷のト
   ンネル確率を空間的に変調する確率変調電極とを備えた
   ことを特徴とするメモリ素子。
2. 【請求項２】 前記伝導領域および前記電荷蓄積層は半
   導体によりそれぞれ構成され、前記確率変調電極は半導
   体または金属により構成されたことを特徴とする請求項
   １記載のメモリ素子。
3. 【請求項３】 前記電荷蓄積層は不純物を添加しない半
   導体または第１導電型の半導体により構成され、前記確
   率変調電極は第１導電型とは導電型が異なる第２導電型
   の半導体により構成されたことを特徴とする請求項１記
   載のメモリ素子。
4. 【請求項４】 前記電荷蓄積層は多結晶膜よりなること
   を特徴とする請求項２記載のメモリ素子。
5. 【請求項５】 前記電荷蓄積層は微結晶の集合体よりな
   ることを特徴とする請求項２記載のメモリ素子。
6. 【請求項６】 更に、前記伝導領域と前記電荷蓄積層と
   の間に形成された第１の絶縁層を備えたことを特徴とす
   る請求項１記載のメモリ素子。
7. 【請求項７】 前記電荷蓄積層はシリコンにより構成さ
   れ、前記第１の絶縁層は酸化ケイ素，窒化ケイ素または
   酸化窒化ケイ素のいずれかにより構成されたことを特徴
   とする請求項６記載のメモリ素子。
8. 【請求項８】 前記電荷蓄積層は第１導電型のシリコン
   により構成され、前記確率変調電極は第１導電型とは導
   電型が異なる第２導電型のシリコンにより構成されたこ
   とを特徴とする請求項７記載のメモリ素子。
9. 【請求項９】 前記電荷蓄積層はシリコン・ゲルマニウ
   ム（ＳｉＧｅ）またはゲルマニウムにより構成され、前
   記第１の絶縁層は酸化ケイ素，窒化ケイ素または酸化窒
   化ケイ素のいずれかにより構成されたことを特徴とする
   請求項６記載のメモリ素子。
10. 【請求項１０】 前記電荷蓄積層は窒化ケイ素により構
    成され、前記第１の絶縁層は酸化ケイ素または酸化窒化
    ケイ素により構成されたことを特徴とする請求項６記載
    のメモリ素子。
11. 【請求項１１】 前記伝導領域および前記電荷蓄積層は
    シリコン・ゲルマニウムまたはゲルマニウムにより構成
    され、前記第１の絶縁層はシリコン・ゲルマニウムまた
    はシリコンにより構成されたことを特徴とする請求項６
    記載のメモリ素子。
12. 【請求項１２】 前記伝導領域および前記電荷蓄積層は
    ＩＩＩ族元素のインジウムおよびガリウムからなる群の
    うちの少なくとも１種とＶ族元素のヒ素とを含むＩＩＩ
    −Ｖ族化合物半導体によりそれぞれ構成され、前記第１
    の絶縁層はＩＩＩ族元素のインジウム，アルミニウムお
    よびガリウムからなる群のうちの少なくとも１種とＶ族
    元素のヒ素とを含むＩＩＩ−Ｖ族化合物半導体によりそ
    れぞれ構成されたことを特徴とする請求項６記載のメモ
    リ素子。
13. 【請求項１３】 前記伝導領域および前記電荷蓄積層は
    ＩＩＩ族元素のインジウムおよびガリウムからなる群の
    うちの少なくとも１種とＶ族元素のアンチモンとを含む
    ＩＩＩ−Ｖ族化合物半導体によりそれぞれ構成され、前
    記第１の絶縁層はＩＩＩ族元素のインジウム，アルミニ
    ウムおよびガリウムからなる群のうちの少なくとも１種
    とＶ族元素のアンチモンとを含むＩＩＩ−Ｖ族化合物半
    導体によりそれぞれ構成されたことを特徴とする請求項
    ６記載のメモリ素子。
14. 【請求項１４】 更に、前記電荷蓄積層の前記伝導領域
    と反対側に形成され、前記電荷蓄積層と前記伝導領域と
    の間に電圧を印加するための制御電極を備えたことを特
    徴とする請求項１記載のメモリ素子。
15. 【請求項１５】 前記制御電極は半導体または金属によ
    り構成されたことを特徴とする請求項１４記載のメモリ
    素子。
16. 【請求項１６】 更に、前記電荷蓄積層と前記制御電極
    との間に形成された第２の絶縁層を備えたことを特徴と
    する請求項１４記載のメモリ素子。
17. 【請求項１７】 前記制御電極および前記確率変調電極
    に前記伝導領域の電位よりも高い電位が印加されること
    により情報が書き込まれると共に、前記制御電極および
    前記確率変調電極に前記伝導領域の電位よりも低い電位
    が印加されることにより情報が消去されることを特徴と
    する請求項１４記載のメモリ素子。
18. 【請求項１８】 前記制御電極および前記確率変調電極
    に前記伝導領域の電位よりも低い電位が印加されること
    により情報が書き込まれると共に、前記制御電極および
    前記確率変調電極に前記伝導領域の電位よりも高い電位
    が印加されることにより情報が消去されることを特徴と
    する請求項１４記載のメモリ素子。
19. 【請求項１９】 情報は、前記制御電極および前記確率
    変調電極に情報の書き込み時および情報の消去時よりも
    絶対値で小さい電位が印加された状態で、または電位が
    印加されない状態で保持されることを特徴とする請求項
    １４記載のメモリ素子。
20. 【請求項２０】 保持された情報は、前記電荷蓄積層に
    おける電荷量の変化を前記伝導領域の伝導度または電流
    値の変化から検出することにより読み出されることを特
    徴とする請求項１４記載のメモリ素子。
21. 【請求項２１】 前記電荷蓄積層における前記伝導領域
    と対向する面の面積は１μｍ² 以下であることを特徴と
    する請求項１記載のメモリ素子。
22. 【請求項２２】 更に、前記電荷蓄積層と前記確率変調
    電極との間に形成された第３の絶縁層を備えたことを特
    徴とする請求項１記載のメモリ素子。
23. 【請求項２３】 更に、前記伝導領域と前記電荷蓄積層
    との間に形成され、前記伝導領域から前記電荷蓄積層に
    電荷を遷移させる少なくとも１層の遷移層を備えたこと
    を特徴とする請求項１記載のメモリ素子。
24. 【請求項２４】 更に、前記伝導領域と前記遷移層との
    間および前記各遷移層の間および前記遷移層と前記電荷
    蓄積層との間にそれぞれ形成された第４の絶縁層を備え
    たことを特徴とする請求項２３記載のメモリ素子。
25. 【請求項２５】 複数のメモリ素子が集積されたメモリ
    アレイであって、 前記メモリ素子は、電流の通路としての伝導領域と、こ
    の伝導領域からトンネル効果により遷移された電荷を蓄
    積する電荷蓄積層と、前記伝導領域と前記電荷蓄積層と
    の間における電荷のトンネル確率を空間的に変調する確
    率変調電極とを備えたことを特徴とするメモリアレイ。