JP2001156298A

JP2001156298A - 半導体素子

Info

Publication number: JP2001156298A
Application number: JP33678799A
Authority: JP
Inventors: Hideki Ono; 秀樹小野; Juichi Suzuki; 寿一鈴木; Kenichi Taira; 健一平; Noriyuki Kawashima; 紀之川島
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1999-11-26
Filing date: 1999-11-26
Publication date: 2001-06-08

Abstract

(57)【要約】【課題】消費電力が小さく、高速動作および高集積化
が可能な半導体素子を提供する。【解決手段】基板１の上にチャネル層１１，スペーサ
層１２，第１の障壁層１３，量子ドット１４ｂ，第２の
障壁層１５，量子ドット１６ｂおよび第３の障壁層１７
を順次積層し、その上にゲート電極４を形成する。ゲー
ト電極４に光パルスＬを照射すると、発生した光電子は
ショットキー障壁を乗り越えまずゲート電極４に近い量
子ドット１６ｂに蓄積され、次いでゲート電極４から遠
い量子ドット１４ｂに蓄積される。電子の蓄積効果の大
きさはチャネル層１１との間の距離により異なるので、
電子の蓄積状態に応じてしきい値電圧の変化率は異な
る。すなわち、光パルスＬの照射回数に対してしきい値
電圧は非線形に変化し、多値情報に対応することができ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、量子ドットを利用
して電荷を蓄積する半導体素子に関する。

【０００２】

【従来の技術】従来のＥＥＰＲＯＭ（Electrically Era
sable and Programable Read Only Memory）やフラッシ
ュメモリなどに代表される半導体素子は、ＭＯＳ（Meta
l-Oxide-Semiconductor ）トランジスタのゲート電極と
伝導層との間に、絶縁膜（例えば二酸化珪素膜）により
囲まれた電荷蓄積層を備えている。この半導体素子で
は、ソース電極とドレイン電極との間およびゲート電極
に高電圧が印加されると、絶縁膜中をトンネル効果によ
り電荷（すなわち電子または正孔）が遷移して電荷蓄積
層に蓄積され、その個数の違いを情報の違いとして保持
するようになっている。保持された情報は、電荷蓄積層
に蓄積された電荷の個数に応じてソース電極とドレイン
電極との間に流れる電流の大きさが変化すること利用し
て読み出すことができる。

【０００３】このような半導体素子では、電荷蓄積層に
蓄積される電荷量をゲート電圧の印加時間により制御す
るようになっている。図１０にゲート電圧の印加時間と
しきい値電圧の変化量との関係を示す。このように、こ
の半導体素子では、ゲート電圧の印加時間に伴いしきい
値電圧の変化量がほぼ線形に増加し、電荷蓄積層にそれ
以上の電荷が蓄積されなくなると飽和して一定となる。
よって、このような半導体素子では、一般に、電荷蓄積
層に十分電荷が蓄積されてしきい値電圧が十分大きく変
化した状態と、電荷蓄積層に電荷のほとんど無い状態と
の２つの状態を、「１」と「０」とにそれぞれ対応させ
て情報を保持している。

【０００４】

【発明が解決しようとする課題】しかしながら、このよ
うな従来の半導体素子では「１」または「０」の２つの
情報しか保持することができなかったので、１素子で多
値情報を保持することができず、論理素子あるいはニュ
ーロン素子などを作製する場合には複数の素子を配線で
結合しなければならなかった。そのため、配線により浮
遊抵抗や浮遊容量が大きくなり高速動作が制限されてし
まうと共に、複数の素子の結合により消費電力および素
子面積が大きくなってしまうという問題があった。

【０００５】本発明はかかる問題点に鑑みてなされたも
ので、その目的は、消費電力が小さく、高速動作および
高集積化が可能な半導体素子を提供することにある。

【０００６】

【課題を解決するための手段】本発明による半導体素子
は、伝導領域と、この伝導領域との間の距離が異なる２
以上の量子ドットと、これら量子ドットの前記伝導領域
と反対側の位置に設けられた制御電極とを備えており、
この制御電極に入力されるパルス信号の回数に応じて前
記量子ドットにおける電荷の蓄積状態が異なるものであ
る。

【０００７】本発明による他の半導体素子は、伝導領域
と、この伝導領域との間の距離が異なる２以上の量子ド
ットと、これら量子ドットの前記伝導領域と反対側の位
置に設けられた制御電極とを備えており、この制御電極
に入力されるパルス信号の回数に応じてしきい値電圧が
変化するものである。

【０００８】本発明による半導体素子では、制御電極に
パルス信号が入力されると、その回数に応じて量子ドッ
トに電荷が蓄積される。ここでは、伝導領域との間の距
離が異なる２以上の量子ドットを備えているので、電荷
が蓄積された量子ドットと伝導領域との間の距離によ
り、異なった電荷の蓄積効果が得られる。

【０００９】本発明による他の半導体素子では、制御電
極にパルス信号が入力されると、その回数に応じてしき
い値電圧が変化する。ここでは、伝導領域との間の距離
が異なる２以上の量子ドットを備えているので、電荷が
蓄積された量子ドットにより、しきい値電圧がパルス信
号の入力回数に対して非線形に変化する。

【００１０】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。

【００１１】（第１の実施の形態）図１は本実施の形態
に係る半導体素子である電界効果トランジスタ（ＦＥ
Ｔ；Field Effect Transistor ）の上部から見た構造を
表すものである。図２は図１に示したＦＥＴのＩ−Ｉ線
に沿った断面構造を表すものである。このＦＥＴは、半
絶縁性ＧａＡｓよりなる基板１の上に、ソース電極２，
ドレイン電極３および制御電極としてのゲート電極４が
それぞれ離間して設けられている。これらソース電極
２，ドレイン電極３およびゲート電極４の一部は、基板
１の表面に設けられた素子領域１０の一部とそれぞれ接
触しており、ゲート電極４は素子領域１０の上において
ソース電極２とドレイン電極３との間に位置している。

【００１２】ソース電極２とゲート電極４との間および
ドレイン電極３とゲート電極４との間には、例えば、素
子領域１０のうちソース電極２，ドレイン電極３および
ゲート電極４によりそれぞれ覆われていない表面を覆う
ように、遮光膜５がそれぞれ設けられている。これら遮
光膜５は、例えば、絶縁性および遮光性を有するプラス
チックによりそれぞれ構成されている。ゲート電極４の
上には、例えば、光ファイバ６の一端部が素子領域１０
に対応して配設されている。この光ファイバ６の一端部
は、例えば、遮光膜５の上に設けられたプラスチック製
の固定部材７により固定されている。光ファイバ６の他
端部は、例えば、図示しないレーザ光発生装置に接続さ
れており、図示しないレーザ光発生装置から発生された
光Ｌをゲート電極４に照射できるようになっている。

【００１３】図３は図２における素子領域１０の構成を
拡大して表すものである。なお、図３では光ファイバ６
および固定部材７の記載を省略してある。この素子領域
１０は、例えば、基板１とゲート電極４との間に、基板
１の側からチャネル層１１，スペーサ層１２，第１の障
壁層１３，第１の蓄積層１４，第２の障壁層１５，第２
の蓄積層１６，第３の障壁層１７およびキャップ層１８
がこの順に積層された構造を有している。

【００１４】チャネル層１１は、例えば、積層方向の厚
さ（以下、単に厚さと言う）が２０ｎｍ程度であり、ケ
イ素（Ｓｉ）またはセレン（Ｓｅ）などのｎ型不純物が
５×１０¹⁷／ｃｍ³程度添加されたｎ型ＧａＡｓにより
構成されている。スペーサ層１２は、例えば、厚さが５
０ｎｍ程度であり、ＧａＡｓにより構成されている。こ
れらチャネル層１１およびスペーサ層１２のうちの少な
くとも一部は、電圧の印加状態に応じて、電流の通路で
ある伝導領域として機能するようになっている。

【００１５】第１の障壁層１３，第２の障壁層１５およ
び第３の障壁層１７は、第１の蓄積層１４および第２の
蓄積層１６に電荷として電子を閉じ込めるためのもので
ある。具体的には、後述する量子ドット１４ｂ，１６ｂ
に電子を閉じ込めるためのものである。これら第１の障
壁層１３，第２の障壁層１５および第３の障壁層１７
は、例えば、ＡｌＧａＡｓ混晶によりそれぞれ構成され
ており、第１の障壁層１３および第２の障壁層１５の厚
さはそれぞれ２０ｎｍ程度、第３の障壁層１７の厚さは
６０ｎｍ程度となっている。

【００１６】第１の蓄積層１４は、例えば、濡れ層１４
ａと、この濡れ層１４ａの面内に形成された複数の量子
ドット１４ｂとを有している。濡れ層１４ａおよび量子
ドット１４ｂは、例えば、ＩｎＡｓによりそれぞれ構成
されている。濡れ層１４ａは、後述する製造方法により
量子ドット１４ｂを形成する場合に第１の障壁層１３の
表面に形成されるものであり、単原子層よりなってい
る。なお、この濡れ層１４ａは必須の構成要素ではな
く、他の製造方法により量子ドット１４ｂが形成される
場合には、第１の蓄積層１４に設けられていなくてもよ
い。

【００１７】量子ドット１４ｂの大きさは、離散化準位
間のエネルギー幅がｋ_BＴよりも十分大きくなるように
なっており、例えば、数ｎｍ程度となっている。なお、
ｋ_Bはボルツマン定数＝１．３８×１０^-23Ｊ／Ｋであ
り、Ｔは素子の絶対温度である。すなわち、量子ドット
１４ｂの電子状態はそれぞれ零次元的に量子化されてお
り、量子ドット１４ｂには局在するエネルギー準位（す
なわち量子準位）がそれぞれ形成されている。

【００１８】第２の蓄積層１６は、例えば、第１の蓄積
層１４と同様の構成を有している。すなわち、ＩｎＡｓ
よりそれぞれなる濡れ層１６ａと複数の量子ドット１６
ｂとを有している。濡れ層１６ａは、濡れ層１４ａと同
様に必須の構成要素ではない。なお、量子ドット１４ｂ
と量子ドット１６ｂとは数が同一であり、互いに対応す
る位置にそれぞれ形成されている。具体的には、互いに
対応する量子ドット１４ｂと量子ドット１６とは、チャ
ネル層１１に対して垂直な同一の線上にそれぞれ位置し
ており、伝導領域との間の距離およびゲート電極４との
間の距離が互いに異なっている。

【００１９】キャップ層１８は酸化を防止するためのも
のであり、例えば、厚さが５ｎｍのＧａＡｓにより構成
されている。このキャップ層１８は、この上に設けられ
たゲート電極４と非オーミック接触している。なお、ゲ
ート電極４は、例えば、アルミニウム（Ａｌ）などの適
宜の金属により構成されている。

【００２０】素子領域１０には、また、ソース電極２に
対応してソース領域１９ａが設けられており、ドレイン
領域３に対応してドレイン領域１９ｂが設けられてい
る。これらソース領域１９ａおよびドレイン領域１９ｂ
は、例えば、半導体と金属との合金層によりそれぞれ構
成されており、ソース電極２またはドレイン電極３とそ
れぞれオーミック接触している。これらソース領域１９
ａおよびドレイン領域１９ｂは、また、チャネル層１１
およびスペーサ層１２にもそれぞれ隣接しており、これ
により、チャネル層１１およびスペーサ層１２はソース
電極２およびドレイン電極３とそれぞれ電気的に接続さ
れている。なお、ソース電極２およびドレイン電極３
は、例えば、基板１の側から金（Ａｕ）とゲルマニウム
（Ｇｅ）との合金層，ニッケル（Ｎｉ）層および金層を
順に積層して加熱処理により合金化した構造をそれぞれ
有している。

【００２１】図４は図３におけるＩＩ−ＩＩ線に沿った
熱平衡時のエネルギーバンド構造を表すものである。な
お、このＦＥＴでは量子ドット１４ｂ，１６ｂに蓄積さ
れる電荷が電子であるので、ここでは伝導帯端のエネル
ギー準位Ｅ_Cについて表している。図４中においてＥ_F
はフェルミ準位、Ｅ₀は真空準位である。

【００２２】このように、チャネル層１１を構成する物
質の電子親和力φ_ch，スペーサ層１２を構成する物質の
電子親和力φ_Sおよび量子ドット１４ｂ，１６ｂをそれ
ぞれ構成する物質の電子親和力φ_Q1，φ_Q2は、第１の障
壁層１３を構成する物質の電子親和力φ_B1，第２の障壁
層１５を構成する物質の電子親和力φ_B2および第３の障
壁層１７を構成する物質の電子親和力φ_B3よりもそれぞ
れ大きくなっている。また、量子ドット１４ｂ，１６ｂ
にそれぞれ局在する電子の最低エネルギー準位Ｅ₀ ^Q1，
Ｅ₀ ^Q2は、チャネル層１１のフェルミ準位Ｅ_Fよりも大
きくなっている。

【００２３】このような構成を有するＦＥＴは、次のよ
うに作用する。

【００２４】このＦＥＴでは、ゲート電極４に光ファイ
バ６を介して光パルスＬを照射することにより、量子ド
ット１４ｂ，１６ｂに電子をそれぞれ蓄積させる。ここ
では、量子ドット１４ｂよりも量子ドット１６ｂの方が
ゲート電極４との間の距離が短くなっているので、ゲー
ト電極４に数１を満たす光パルスＬを照射すると、ゲー
ト電極４において発生した光電子は、まず、図５に示し
たように、ショットキー障壁を乗り越えてゲート電極４
に近い量子ドット１６ｂに蓄積される。

【００２５】

【数１】ｈν＞Ｅb ｈ；プランク定数 ν ；照射光の振動数Ｅb ；ショットキー障壁の高さ

【００２６】更に、光パルスＬの照射を続け量子ドット
１６ｂの準位が満たされると、それ以降の光パルスＬの
照射により生成した光電子は、図６に示したように、シ
ョットキー障壁を乗り越えてゲート電極４から離れた量
子ドット１４ｂに蓄積される。すなわち、ゲート電極４
に入力されるパルス信号Ｌの回数に応じて量子ドット１
４ｂ，１６ｂにおける電子の蓄積状態が異なる。

【００２７】このように量子ドット１４ｂ，１６ｂに電
子が蓄積されると、このＦＥＴでは、電子の蓄積状態に
応じてしきい値電圧が変化する。図７はゲート電圧４へ
の光パルスＬの照射回数としきい値電圧の変化量との関
係を表すものである。ここでは、量子ドット１４ｂと量
子ドット１６ｂとで伝導領域との間の距離が異なってい
るので、量子ドット１４ｂに電子が蓄積されるか量子ド
ット１６ｂに電子が蓄積されるかで電子の蓄積効果の大
きさが異なり、しきい値電圧の変化率が異なる。具体的
には、光パルスＬの照射回数の増加に伴い量子ドット１
６ｂに電子が蓄積されると、図７においてＡで示したよ
うにしきい値電圧の変化量が増加し、更に量子ドット１
４ｂに電子が蓄積されると、図７においてＢで示したよ
うにしきい値電圧の変化量が増加する。すなわち、光パ
ルスＬの照射回数に対してしきい値電圧の変化量が非線
形に変化する。よって、このＦＥＴでは、１素子で多値
情報に対応することができるようになっている。

【００２８】なお、量子ドット１４ｂ，１６ｂに蓄積さ
れた電子は、例えば、ゲート電極４に逆バイアスの負の
ゲート電圧が印加されることにより、伝導領域に遷移さ
れる。

【００２９】このようなＦＥＴは、次のようにして製造
することができる。

【００３０】図８および図９はその製造工程を表すもの
である。まず、図８（Ａ）に示したように、半絶縁性の
ＧａＡｓよりなる基板１の一面に、例えば、分子線エピ
タキシー（Molecular Beam Epitaxy；ＭＢＥ）法，有機
金属気相成長（Metal Organic Chemical Vapor Deposit
ion ；ＭＯＣＶＤ）法あるいは有機金属分子線エピタキ
シー（Metal Organic Molecular Beam Epitaxy；ＭＯＭ
ＢＥ）法により、ｎ型ＧａＡｓよりなるチャネル層１
１，ＧａＡｓよりなるスペーサ層１２，ＡｌＧａＡｓ混
晶よりなる第１の障壁層１３およびＩｎＡｓよりなる第
１の蓄積層１４を順次成長させる。

【００３１】なお、第１の蓄積層１４における量子ドッ
ト１４ｂは、他の層と同様にして原料を供給することに
より自己形成される。すなわち、第１の障壁層１３を成
長させたのち、第１の蓄積層１４を形成するための原料
を供給すると、まず第１の障壁層１３の全面に対して単
原子層のＩｎＡｓ層が成長し、次いで突状に複数のＩｎ
Ａｓ層が成長する。これにより、濡れ層１４ａと量子ド
ット１４ｂが形成される。

【００３２】次いで、図８（Ｂ）に示したように、第１
の蓄積層１４を覆うように、例えば、ＭＢＥ法，ＭＯＣ
ＶＤ法あるいはＭＯＭＢＥ法により、ＡｌＧａＡｓ混晶
よりなる第２の障壁層１５およびＩｎＡｓよりなる第２
の蓄積層１６を順次成長させる。なお、第２の蓄積層１
６における量子ドット１６ｂは第１の蓄積層１４と同様
にして自己形成される。その際、量子ドット１６ｂは量
子ドット１４ｂと対応するように形成される（Phys. Re
v. Lett.,76,952(1996) 参照）。

【００３３】続いて、図９に示したように、第２の蓄積
層１６を覆うように、例えば、ＭＢＥ法，ＭＯＣＶＤ法
あるいはＭＯＭＢＥ法により、ＡｌＧａＡｓ混晶よりな
る第３の障壁層１７およびＧａＡｓよりなるキャップ層
１８を順次成長させる。キャップ層１８を形成したの
ち、例えば、素子領域１０を除きキャップ層１８からチ
ャネル層１１までを選択的に除去して素子分離を行う。
素子分離をしたのち、例えば、全面に図示しないフォト
レジスト膜を形成し、ソース電極２およびドレイン電極
３の形成領域に対応させて開口をそれぞれ形成する。そ
ののち、例えば、真空蒸着法あるいはスパッタリング法
により、全面に金とゲルマニウムとの合金層，ニッケル
層および金層を順次蒸着し、図示しないフォトレジスト
膜の上に形成されたこれらの金属層をフォトレジスト膜
と共に除去（リフトオフ）して、ソース電極２およびド
レイン電極３を形成する。ソース電極２およびドレイン
電極３をそれぞれ形成したのち、例えば４００℃程度の
温度で加熱処理をし、ソース領域１９ａおよびドレイン
領域１９ｂをそれぞれ形成する。

【００３４】ソース領域１９ａおよびドレイン領域１９
ｂをそれぞれ形成したのち、全面に図示しないフォトレ
ジスト膜を形成し、ゲート電極４の形成領域に対応させ
て開口を形成する。そののち、例えば、真空蒸着法ある
いはスパッタリング法により、全面にアルミニウム層を
蒸着し、図示しないフォトレジスト膜の上に形成された
これらの金属層をフォトレジスト膜と共に除去して、ゲ
ート電極４を形成する。ゲート電極４を形成したのち、
遮光膜５を形成し、光ファイバ６を固定部材７により固
定する。これにより、図１ないし図３に示したＦＥＴが
形成される。

【００３５】このように本実施の形態に係るＦＥＴによ
れば、伝導領域との間の距離が異なる量子ドット１４
ｂ，１６ｂを備えると共に、ゲート電極４に光パルスＬ
を照射して量子ドット１４ｂ，１６ｂに電子を蓄積させ
るようにしたので、光パルスＬの照射回数に応じて量子
ドット１４ｂ，１６ｂにおける電子の蓄積状態を変化さ
せることができる、これによりしきい値電圧を変化させ
ることができる。すなわち、量子ドット１４ｂ，１６ｂ
と伝導領域との間の距離により電子の蓄積効果の大きさ
は異なるので、光パルスＬの照射回数に対してしきい値
電圧を非線形に変化させることができる。よって、１素
子で多値情報に対応することができ、論理素子あるいは
ニューロン回路などであっても消費電力および面積を小
さくすることができると共に、高速で動作させることが
できる。

【００３６】また、パルス信号として光パルスＬを利用
するようにしたので、光電変換素子としての利用も考え
ることができる。

【００３７】以上、実施の形態を挙げて本発明を説明し
たが、本発明は上記実施の形態に限定されるものではな
く、種々変形可能である。例えば、上記実施の形態にお
いては、第１の蓄積層１４と第２の蓄積層１６とを備え
る場合について説明したが、電荷を蓄積する層を３以上
備えるようにしてもよい。すなわち、伝導領域との間の
距離が異なる３以上の量子ドットを備えるようにしても
よい。

【００３８】また、上記実施の形態においては、量子ド
ット１４と量子ドット１６とが互いに対応して形成され
る場合について説明したが、対応して形成されていなく
てもよい。また、数も同一でなくてもよい。

【００３９】更に、上記実施の形態においては、各構成
要素を構成する材料について具体的な一例を挙げて説明
したが、他の材料によりそれぞれ構成することもでき
る。例えば、第１の障壁層１３，第２の障壁層１５およ
び第３の障壁層１７をＡｌＡｓまたはＡｌ_xＧａ_1-xＳ
ｂ（０≦ｘ≦１）によりそれぞれ構成するようにしても
よい。また、チャネル層１１およびスペーサ層１２をＩ
ｎ_yＧａ_1-yＡｓ（０＜ｙ≦１）によりそれぞれ構成す
るようにしてもよく、量子ドット１４ｂ，１６ｂをＩｎ
_zＧａ_1-zＡｓ（０≦ｚ＜１）によりそれぞれ構成する
ようにしてもよい。更に、これらをＩＩＩ−Ｖ族化合物
半導体以外の他の半導体によりそれぞれ構成するように
してもよい。

【００４０】加えて、上記実施の形態においては、ＦＥ
Ｔの構成について具体的な一例を挙げて説明したが、他
の構成とされていてもよい。例えば、スペーサ層を備え
ていなくてもよく、伝導領域のキャリアは変調ドーピン
グまたは二次元電子ガス（２ＤＥＧ）により形成されて
いてもよい。

【００４１】更にまた、上記実施の形態においては、ゲ
ート電極４に光パルス信号を入力する場合について説明
したが、電圧パルス信号などの他のパルス信号でもよ
い。

【００４２】加えてまた、上記実施の形態においては、
チャネル層１１をｎ型半導体により構成する場合につい
て説明したが、ｐ型半導体（例えば、亜鉛（Ｚｎ）など
のｐ型不純物を添加したｐ型ＧａＡｓ）により構成する
ようにしてもよい。

【００４３】更にまた、上記実施の形態においては、Ｆ
ＥＴを例に挙げて説明したが、本発明は、他の半導体素
子についても広く適用することができる。

【００４４】

【発明の効果】以上説明したように請求項１または２に
記載の半導体素子によれば、伝導領域との間の距離が異
なる２以上の量子ドットを有し、制御電極に入力される
パルス信号の回数に応じて量子ドットにおける電荷の蓄
積状態が異なるようにしたので、電荷の蓄積状態の違い
を多値情報に対応させることができる。よって、１素子
で多値情報に対応することができ、論理素子あるいはニ
ューロン回路などであっても消費電力および面積を小さ
くすることができると共に、高速で動作させることがで
きるという効果を奏する。

【００４５】特に、請求項２記載の半導体素子によれ
ば、パルス信号として光パルスを用いるようにしたの
で、光電変換素子としての利用も考えることができると
いう効果を奏する。

【００４６】また、請求項３に記載の半導体素子によれ
ば、伝導領域との間の距離が異なる２以上の量子ドット
を有し、制御電極に入力されるパルス信号の回数に応じ
てしきい値電圧が変化するようにしたので、しきい値電
圧の違いを多値情報に対応させることができる。よっ
て、１素子で多値情報に対応することができ、論理素子
あるいはニューロン回路などであっても消費電力および
面積を小さくすることができると共に、高速で動作させ
ることができるという効果を奏する。

【図面の簡単な説明】

【図１】本発明の一実施の形態に係る半導体素子である
ＦＥＴの構成を表す平面図である。

【図２】図１に示したＦＥＴのＩ−Ｉ線に沿った構成を
表す断面図である。

【図３】図２における素子領域の構成を拡大して表す断
面図である。

【図４】図３におけるＩＩ−ＩＩ線に沿ったエネルギー
バンド構造を表す図である。

【図５】図１ないし図３に示したＦＥＴの動作を説明す
るためのエネルギーバンド構造図である。

【図６】図１ないし図３に示したＦＥＴの動作を説明す
るためのエネルギーバンド構造図である。

【図７】図１ないし図３に示したＦＥＴにおける光パル
スの照射回数としきい値電圧の変化量との関係を表す特
性図である。

【図８】図１ないし図３に示したＦＥＴの製造工程を表
す断面図である。

【図９】図８に続く製造工程を表す断面図である。

【図１０】従来の半導体素子におけるゲート電圧印加時
間としきい値電圧の変化量との関係を表す特性図であ
る。

【符号の説明】

１…基板、２…ソース電極、３…ドレイン電極、４…ゲ
ート電極（制御電極）、５…遮光膜、６…光ファイバ、
７…固定部材、１０…素子領域、１１…チャネル層、１
２…スペーサ層、１３…第１の障壁層、１４…第１の蓄
積層、１４ａ，１６ａ…濡れ層、１４ｂ，１６ｂ…量子
ドット、１５…第２の障壁層、１６…第２の蓄積層、１
７…第３の障壁層、１８…キャップ層、１９ａ…ソース
領域、１９ｂ…ドレイン領域

───────────────────────────────────────────────────── フロントページの続き (72)発明者平健一東京都品川区北品川６丁目７番35号ソニー株式会社内 (72)発明者川島紀之東京都品川区北品川６丁目７番35号ソニー株式会社内Ｆターム(参考） 5F049 MA14 MB07 NA20 NB10 QA16 5F083 FZ04 ZA21 5F102 FB07 GA19 GB01 GC01 GD05 GJ05 GL05 GQ05 GT02 HC01

Claims

【特許請求の範囲】

【請求項１】伝導領域と、この伝導領域との間の距離が異なる２以上の量子ドット
と、これら量子ドットの前記伝導領域と反対側の位置に設け
られた制御電極とを備えており、この制御電極に入力されるパルス信号の回数に応じて前
記量子ドットにおける電荷の蓄積状態が異なることを特
徴とする半導体素子。
【請求項２】前記制御電極に入力されるパルス信号
は、光パルスであることを特徴とする請求項１記載の半
導体素子。
【請求項３】伝導領域と、この伝導領域との間の距離が異なる２以上の量子ドット
と、これら量子ドットの前記伝導領域と反対側の位置に設け
られた制御電極とを備えており、この制御電極に入力されるパルス信号の回数に応じてし
きい値電圧が変化することを特徴とする半導体素子。