KR100990536B1 - 반도체 메모리 소자의 제조 방법 - Google Patents

반도체 메모리 소자의 제조 방법 Download PDF

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Abstract

제1실시예에 의한 반도체 메모리 소자의 제조 방법은 소자분리막을 형성하기 위한 트렌치를 형성하는 단계; 활성 영역의 누설 전류량을 감소시키기 위하여 어닐링 공정을 처리하는 단계; 및 상기 트렌치에 갭필 공정을 처리하는 단계를 포함한다.
제2실시예에 의한 반도체 메모리 소자의 제조 방법은 활성 영역을 형성하기 위하여 리소그라피 공정을 처리하는 단계에서, 활성 영역의 선폭 CD를 POR 공정의 선폭 CD에 비하여 3nm 내지 6nm로 증가시키는 것을 특징으로 한다.
실시예에 의하면, 다양한 공정 조건, 소자의 집적화, 웨이퍼 상의 소자의 위치 등의 영향을 최대한 배제하고, 특히, 활성 영역에 대한 스트레스를 완화함으로써 비트라인의 누설 전류를 최소화할 수 있다.
반도체 메모리 소자, 플래시 소자, 비트 라인, 워드 라인, 누설 전류

Description

반도체 메모리 소자의 제조 방법{Manufacturing method of semiconductor memory device}
실시예는 반도체 메모리 소자의 제조 방법에 관한 것이다.
반도체 소자의 특성을 결정짓는 중요한 인자로서 활성 영역의 스트레스를 들 수 있는데, 특히 활성 영역에 가해진 스트레스는 구동 전류 및 누설 전류 특성에 많은 영향을 준다. 반도체 소자의 집적화에 따라 활성 영역을 비롯한 각 반도체 영역 역시 축소되며 이때 가해지는 스트레스는 증가된다.
가령, NOR 플래시 소자가 집적화되는 경우 하나의 비트 라인이 포함하는 비트셀의 개수는 증가하고, 비트셀, 즉 하나의 플래시 소자를 구성하는 활성 영역, 폴로팅 게이트, 컨트롤 게이트의 패턴 사이즈도 축소된다. 따라서, 비트 라인의 누설 전류가 증가된다.
예를 들어, 집적화의 기준이 되는 테크 노드(tech node)가 90nm급인 플래시 소자의 경우 하나의 비트 라인은 약 512개의 비트셀을 가지고, 하나의 워드 라인은 약 2048개의 비트셀을 가진다.
이때, 하나의 소자 섹터는 약 1M(512×2048) bit의 용량을 가지며, 128 메가 용량의 메모리 소자는 128개의 소자 섹터를 가진다.
따라서, 비트 라인의 누설 전류량은 약 512개의 삭제(erase) 처리된 비트셀들의 드레인 전류(즉, "비트셀의 누설 전류"로 해석될 수 있음)의 합으로 정의되며, 측정 조건을 "드레인 전압=0.7μV, 게이트 전압=0μV, 소스 및 벌크 전압=접지 전압"으로 하였을 때, 비트 라인의 누설전류는 5μA 이하의 기준을 만족시켜야 한다.
또한, 비트 라인들과 교차되는 2048개의 워드 라인에서 측정되는 비트 라인의 누설 전류는 고르게 5μA 이하의 낮은 전류 수준을 만족하여야 하나, 다양한 공정 조건, 활성 영역의 크기, 웨이퍼 상의 소자의 위치, 스트레스 인자 등에 의하여 비트 라인의 누설 전류가 상기 기준을 만족시키지 못할 뿐만 아니라 비트 라인별로 불규칙해지는 문제점이 있다.
도 1은 메모리 소자의 구조를 간략히 도시한 상면도이고, 도 2는 다양한 타입의 메모리 소자를 예시한 도면이며, 도 3은 싱글 게이트 소자의 경우 PMOS와 NMOS의 드레인 전류 특성을 모식화한 그래프이다.
도 1 및 도 2의 (b)에 도시된 싱글 게이트 소자의 경우, 폴리 게이트 양측에 형성된 활성 영역의 크기(d1, d2)가 커지면, 도 3에서와 같이 드레인 전류량에 변화가 생긴다. 이는 앞서 설명한 바와 같이 비트 라인의 누설 전류량에 변화가 생김을 의미한다.
도 3의 x축은 활성 영역의 면적(μm)을 나타내고, y축은 드레인 전류량의 변화율(％)을 나타낸다. 도 3의 측정선 "A"는 nMOS의 경우로서 드레인 전류량에 따른 전자가 활성 영역의 면적에 비례하여 증가함을 알 수 있고, 측정선 "B"는 pMOS의 경우로서 드레인 전류량에 따른 정공이 활성 영역의 면적에 비례하여 증가함을 알 수 있다. 표시선 "C"와 "D"는 각각 비트셀이 삭제처리된 경우 드레인 전류의 변화가 발생되지 않을 때와 이때의 활성 영역 크기의 모델링 기준점을 표시한 것이다.
또한, 도 2의 (a)에 도시된 멀티 핑거 게이트 소자의 경우, 활성 영역 "d1"보다 활성 영역 "d2"가 커지므로, 상기 도 3과 반대의 결과가 측정된다.
실시예는 다양한 공정 조건, 소자의 집적화, 웨이퍼 상의 소자의 위치, 스트레스 인자 등에 의한 영향을 벗어나 비트 라인의 누설 전류가 최소화될 수 있고, 비트 라인별로 누설 전류가 불규칙해지는 현상을 최소화할 수 있는 반도체 메모리 소자의 제조 방법을 제공한다.
실시예에 의한 반도체 메모리 소자의 제조 방법은 소자분리막을 형성하기 위한 트렌치를 형성하는 단계; 활성 영역의 누설 전류량을 감소시키기 위하여 어닐링 공정을 처리하는 단계; 및 상기 트렌치에 갭필 공정을 처리하는 단계를 포함한다.
실시예에 의한 반도체 메모리 소자의 제조 방법은 활성 영역을 형성하기 위하여 리소그라피 공정을 처리하는 단계에서, 활성 영역의 선폭 CD를 POR 공정의 선폭 CD에 비하여 3nm 내지 6nm로 증가시키는 것을 특징으로 한다.
실시예에 의하면, 다음과 같은 효과가 있다.
첫째, 다양한 공정 조건, 소자의 집적화, 웨이퍼 상의 소자의 위치 등의 영향을 최대한 배제하고, 특히, 활성 영역에 대한 스트레스를 완화함으로써 비트라인의 누설 전류를 최소화할 수 있다.
둘째, 반도체 메모리 소자의 비트 라인에서 발생되는 누설 전류량을 최소화할 수 있으므로 메모리 소자의 동작 신뢰성을 확보할 수 있고, 생산 수율을 향상시 킬 수 있는 효과가 있다.
첨부된 도면을 참조하여, 실시예에 따른 반도체 메모리 소자의 제조 방법에 관하여 상세히 설명한다.
이하, 실시예를 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명은 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되므로 본 발명의 기술적 사상과 직접적인 관련이 있는 핵심적인 구성부만을 언급하기로 한다.
실시예를 설명함에 있어서, 실시예에 따른 반도체 메모리 소자는 NOR 플래시 메모리 소자인 것으로 한다.
이하, 실시예에 따른 반도체 메모리 소자의 제조 방법에 관하여 설명한다.
도 4는 제1실시예에 따른 제조 방법에 의하여 제작된 반도체 메모리 소자의 구조를 개략적으로 도시한 측단면도이다.
반도체 메모리 소자는 셀 영역(cell area)과 주변 영역(periphery area)으로 구획되는데, 셀 영역은 데이터 쓰기 및 소거를 위한 동작을 수행하기 위한 영역이고, 주변 영역은 데이터 쓰기 및 소거 동작에 따라 해당 트랜지스터가 동작하는 영역이다.
우선, 반도체 기판(20) 위에 소자분리막이 형성될 영역을 정의하는 포토 레지스트 패턴(도시되지 않음)을 형성하고, 식각 공정을 처리하여 트렌치를 형성한다.
이후, 습식 식각 공정을 처리하여 상기 포토 레지스트 패턴을 제거하고, 어 닐링 공정을 처리한다.
상기 어닐링 공정은 N2 가스를 이용하고, 5분 내지 15분 동안 1100℃ 내지 1200℃의 온도로 처리한다.
상기 어닐링 공정이 종료되면, 상기 트렌치가 매립되도록 하여 상기 기판(20) 위에 절연층을 형성한다.
이후, 상기 기판(20)이 노출되도록 상기 절연층을 평탄화하여 소자분리막(26)을 완성한다.
이처럼, 트렌치의 갭필 공정이 처리되기 전에 어닐링 공정을 처리함으로써, 이후 형성된 웰영역 및 활성 영역은 스트레스에 대하여 강한 대항성을 가지게 된다. 즉, 실시예에 따른 상기 어닐링 공정의 실시 시기 및 공정 조건에 의하면, 반도체 메모리 소자의 비트 라인 누설전류를 최소화할 수 있다.
실시예에서, 평탄화 이후의 어닐링 공정은 처리하지 않는데, 이는 상기 획득된 대항성을 최대한으로 유지시키기 위한 것이다.
상기 소자분리막(26)은 추후 상기 반도체 기판(20) 상에 형성된 각종 소자를 절연하기 위한 영역을 의미한다.
상기 소자분리막(26)을 형성하기 전에 상기 반도체 기판(20) 상에 산화막을 형성할 수 있다. 상기 산화막은 게이트 영역에서 게이트 옥사이드로 형성될 수 있다.
이후, 상기 소자분리막(26)을 포함하는 상기 반도체 기판(20)을 대상으로 이온 주입 공정을 수행하여, 상기 반도체 기판(20) 상에 P 웰(well) 및 N 웰(도시되 지 않음)을 형성한다.
상기 P 웰 및 N 웰이 형성되면, 상기 반도체 기판(20) 상에 폴리실리콘을 형성하고 패터닝하여 상기 셀 영역에 제1 폴리실리콘막(28)을 형성한다. 상기 제1 폴리실리콘막(28)은 플로팅 게이트를 의미한다.
이어서, 상기 제1 폴리실리콘막(28)을 포함하는 반도체 기판(20) 상에 옥사이드, 나이트라이드 및 옥사이드를 순차적으로 형성하고 어닐링 및 패터닝하여 상기 셀 영역의 상기 제1 폴리실리콘막 상에 ONO막(29)을 형성한다.
상기 ONO막(29)은 상/하부를 절연하는 역할을 한다. 상기 제1 폴리실리콘막(28)은 상기 ONO막(29)에 의해 둘러싸여진다. 이에 따라, 상기 제1 폴리실리콘막(28)은 도핑물질에 의해 도핑되어 내부에 전하(또는 전자)가 여기된 상태(excited state)로 존재하게 된다.
상기 ONO막(29)을 포함하는 상기 반도체 기판(20) 상에 폴리실리콘을 형성하고 패터닝하여 셀 영역 및 주변 영역 각각에 제2 폴리실리콘막(30a, 30b)을 형성한다. 상기 셀 영역에 형성된 제2 폴리실리콘막(30a)은 제어게이트를 의미하고, 상기 주변 영역에 형성된 제2 폴리실리콘막(30b)은 플로팅게이트를 의미한다.
상기 셀 영역의 제2 폴리실리콘막(30a)은 상기 ONO막(29)을 덥도록 형성되고, 상기 주변 영역의 제2 폴리실리콘막(30b)은 상기 반도체 기판(20) 상에 직접 패턴 형성된다.
상기 셀 영역에 형성된 제2 폴리실리콘막(30a)은 하부에 형성된 제1 폴리실리콘막(28)에 존재하는 전자를 여기시켜 충전(charging) 또는 방전(discharging)을 하도록 하는 바이어스 전압을 인가하는 역할을 한다.
상기 제1 폴리실리콘막(28)과 제2 폴리실리콘막(30a, 30b)이 형성되면, 상기 제2 폴리실리콘막(30a, 30b)의 양측에 스페이서(32)를 형성하고, 상기 스페이서(32)와 상기 제2 폴리실리콘막(30a, 30b)을 마스크로 하여 이온 주입 공정을 수행하여, 상기 반도체 기판 상에 활성 영역, 즉 소오스/드레인 영역(36)을 형성한다.
이후, 상기 소오스/드레인 영역(36)을 포함하는 반도체 기판(20) 상에 USG나 BPSG를 이용하여 층간절연막(34)을 형성한다.
도 5는 제1실시예에 따른 반도체 메모리 소자의 제조 방법에 의하여 제작된 반도체 메모리 소자의 비트 라인 누설 전류량을 종래와 비교하여 도시한 그래프이다.
참고로, 도 5의 그래프 측정에 이용된 반도체 메모리 소자는 90nm급 NOR 플래시 메모리 제품이다.
도 5의 (a) 그래프는 종래 POR(Process Of Record) 공정에 의한 반도체 메모리 소자의 비트 라인 누설전류를 측정한 것이고, (b) 그래프는 제1실시예에 따른 제조 방법에 의하여 제작된 반도체 메모리 소자의 비트 라인 누설전류를 측정한 것이다.
참고로, 상기 POR 공정은 현재 이용되는 소자의 설계 기준에 맞추어 공정 조건을 최적화한 단위 공정이 조합된 기준 공정을 의미하며, 누설전류를 측정하기 전에 비트셀의 데이터 삭제를 위하여 전압이 가해진 상태이다.
도 5의 (a) 그래프 및 (b) 그래프에서, x축은 비트 라인의 누설 전류량(μA)을 의미하고, y축은 비트 라인의 개수를 의미한다.
도 5의 (a) 그래프에 의하면, 비트 라인의 평균 누설 전류량은 약 33.8μA, 최대 누설 전류량은 약 155μA로 측정되었다.
또한, 도 5의 (b) 그래프에 의하면, 비트 라인의 평균 누설 전류량은 약 11.3μA, 최대 누설 전류량은 약 65μA로 측정되었다.
이처럼, 제1실시예에 의한 반도체 메모리 소자의 제조 방법에 의하면, 종래 POR 공정에 비하여 비트 라인의 누설 전류가 1/3 수준으로 감소된 것을 확인할 수 있으며, 이는 각 반도체 영역, 특히 활성 영역에 대한 소자의 스트레스 대항성이 크게 향상된 것으로 해석될 수 있다.
또한, 도 5의 (a) 그래프 측정의 경우, 비트셀의 데이터 삭제 상태 확인을 위하여 소요된 시간은 약 52ms인 반면, 실시예의 경우, 즉 도 5의 (b) 그래프의 경우에는 약 38ms가 소요되었다.
이는 제1실시예에 의하여 비트 라인의 누설 전류가 대폭 감소될 수 있기 때문이다. 따라서, 제1실시예에 의하면, 테스트 소요 시간을 크게 줄일 수 있으므로, 전체 공정 시간을 줄일 수 있고, 테스트 비용을 절감할 수 있는 효과가 있다.
이하, 제2실시예에 의한 반도체 메모리 소자의 제조 방법에 대하여 설명한다.
제2실시예에 의한 제조 방법에 의하여 제작된 반도체 메모리 소자는, 제1실시예에 의한 제조 방법에 의하여 제작된 반도체 메모리 소자의 구성과 유사하므로 반복되는 설명은 생략하기로 한다.
제2실시예에 의한 반도체 메모리 소자의 제조 방법은 활성 영역(active layer)의 형성 공정 중에 사용되는 선폭 CD(line Critical Dimension)을 증가시킨 것을 특징으로 하는데, 이렇게 함으로써 활성 영역에 가해지는 스트레스의 영향을 최소화할 수 있다.
도 6은 POR 공정에 의한 메모리 소자와 제2실시예에 따른 반도체 메모리 소자의 제조 방법에 의하여 제작된 소자의 선폭 CD를 비교하여 모식화한 도면.
도 6에 도시된 2개의 반도체 웨이퍼(E, F)는 동일한 반도체 공정을 적용한 웨이퍼이며, "E" 웨이퍼는 제2실시예에 의한 반도체 메모리 소자가 구현된 웨이퍼를 개략적으로 도시한 것이다.
또한, "F" 웨이퍼는 POR 공정에 의하여 제작된 반도체 메모리 소자의 웨이퍼를 개략적으로 도시한 것이다.
도 6에 모식화된 웨이퍼(E, F)는 활성 영역을 형성하기 위하여 리소그라피 공정을 진행하는 경우, 활성 영역의 선폭 CD를 종래 POR 공정에 비하여 증가시키고, 실제 제작된 웨이퍼 상에서 선폭 CD가 의도된 대로 발생되었는지의 여부를 측정한 것이다.
상기 리소그라피 공정은 소자분리막을 형성하기 위한 트렌치의 갭필 공정이 처리되기 전에 진행되며, 이때, 증가되는 선폭 CD의 양은 갭필 보이드(gap-fill void)가 발생하지 않는 범위 내에서 공정의 능력을 감안하여 결정되는데, 가령 3nm 내지 6nm로 결정될 수 있다.
도 6에 의하면, 활성영역의 선폭 CD가 약 0.15μm인 "F" 웨이퍼에 비하여 "E" 웨이퍼의 활성영역의 선폭 CD가 약 0.153μm로서, 약 3nm 증가한 것을 알 수 있다.
예를 들어, 상기 POR 공정의 활성 영역의 선폭 CD는 0.10μm 내지 0.20μm이고, 제2실시예에 따른 활성 영역의 선폭 CD는 POR 공정의 선폭 CD에 비하여 3nm 내지 6nm로 증가될 수 있다.
도 7은 POR 공정에 의한 메모리 소자와 제2실시예에 의한 반도체 메모리 소자의 제조 방법에 의하여 제작된 소자의 비트 라인 누설전류량을 측정한 그래프인데, 각 메모리 소자는 누설전류를 측정하기 전에 비트셀의 데이터 삭제를 위하여 전압이 가해진 상태이다.
도 7에서, POR 공정에 의한 메모리 소자는 도 6의 "F" 웨이퍼에 해당되고, 제2실시예에 의한 반도체 메모리 소자는 도 6의 "E" 웨이퍼에 해당된다.
참고로, 도 7의 그래프 측정에 이용된 반도체 메모리 소자는 90nm급 NOR 플래시 메모리 제품이다.
도 7의 (a) 그래프는 종래 POR 공정에 의한 반도체 메모리 소자의 비트 라인 누설전류를 측정한 것이고, (b) 그래프는 제2실시예에 의한 반도체 메모리 소자의 비트 라인 누설전류를 측정한 것이다.
도 7의 (a) 그래프 및 (b) 그래프에서, x축은 비트 라인의 누설 전류량(μA)을 의미하고, y축은 비트 라인의 개수를 의미한다.
활성영역의 선폭 CD를 약 3 nm 증가시키고 리소그라피 공정을 진행한 결과, 도 7의 (a) 그래프에 의하면, 비트 라인의 평균 누설 전류량은 약 8.9μA, 최대 누설 전류량은 약 74.8μA로 측정되었다.
또한, 도 7의 (b) 그래프에 의하면, 비트 라인의 평균 누설 전류량은 약 15.7μA, 최대 누설 전류량은 약 108.7μA로 측정되었다.
이처럼, 제2실시예에 의한 반도체 메모리 소자에 의하면, 종래 POR 공정에 비하여 비트 라인의 누설 전류가 1/2 수준으로 감소된 것을 확인할 수 있으며, 이는 각 반도체 영역, 특히 활성 영역에 대한 소자의 스트레스 대항성이 크게 향상된 것으로 해석될 수 있다.
도 8은 POR 공정에 의한 메모리 소자 및 제2실시예에 의한 반도체 메모리 소자의 제조 방법에 의하여 제작된 소자의 비트 라인과 교차되는 워드 라인에서 측정되는 누설 전류를 측정한 그래프이다.
도 8은, 세가지 기준 공정 조건을 적용하고, 각각의 조건에 대하여 POR 공정의 활성영역 CD 선폭 및 제2실시예에 따른 활성영역 CD 선폭을 적용한 경우의 비트라인 누설전류를 측정한 것이다.
즉, 도 8의 (a) 그래프와 (b) 그래프에서, 측정 표시 "■", "▲", "●"은 서로 상이한 세가지 기준 공정 조건을 적용한 웨이퍼임을 표시한 것이다.
또한, 도 8의 (a) 그래프는 종래 POR 공정에 의한 반도체 메모리 소자의 비트 라인 누설전류를 측정한 것이고, (b) 그래프는 제2실시예에 의한 반도체 메모리 소자의 비트 라인 누설전류를 측정한 것이다.
도 8의 (a) 그래프 및 (b) 그래프에서, x축은 비트 라인의 누설 전류량(μA)을 의미하고, y축은 비트 라인의 개수를 의미한다.
도 8의 (a) 그래프와 (b) 그래프를 비교하면, 활성 영역의 선폭 CD를 POR 공정에 비하여 약 6nm로 증가시킴으로써 활성 영역의 사이즈가 증가되고, 이로 인하 여 상기 세가지 기준 공정 조건에 상관없이 비트라인의 누설 전류가 감소되었음을 확인할 수 있다.
이상에서, 제1실시예에 의한 반도체 메모리 소자의 제조 방법과 제2실시예에 의한 반도체 메모리 소자의 제조 방법을 각각의 경우로 설명하였으나, 제1실시예와 제2실시예는 하나의 공정에서 함께 적용될 수 있음은 물론이다.
이상에서 본 발명에 대하여 그 바람직한 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1은 메모리 소자의 구조를 간략히 도시한 상면도.
도 2는 다양한 타입의 메모리 소자를 예시한 도면.
도 3은 싱글 게이트 소자의 경우 PMOS와 NMOS의 드레인 전류 특성을 모식화한 그래프.
도 4는 제1실시예에 따른 제조 방법에 의하여 제작된 반도체 메모리 소자의 구조를 개략적으로 도시한 측단면도.
도 5는 제1실시예에 따른 반도체 메모리 소자의 제조 방법에 의하여 제작된 반도체 메모리 소자의 비트 라인 누설 전류량을 종래와 비교하여 도시한 그래프.
도 6은 POR 공정에 의한 메모리 소자와 제2실시예에 따른 반도체 메모리 소자의 제조 방법에 의하여 제작된 소자의 선폭 CD를 비교하여 모식화한 도면.
도 7은 POR 공정에 의한 메모리 소자와 제2실시예에 의한 반도체 메모리 소자의 제조 방법에 의하여 제작된 소자의 비트 라인 누설전류량을 측정한 그래프.
도 8은 POR 공정에 의한 메모리 소자 및 실시예에 의한 반도체 메모리 소자의 제조 방법에 의하여 제작된 소자의 비트 라인과 교차되는 워드 라인에서 측정되는 누설 전류를 측정한 그래프.

Claims (9)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 활성 영역을 형성하기 위하여 리소그라피 공정을 처리하는 단계에서,
    활성 영역의 선폭 CD를 POR 공정의 선폭 CD에 비하여 3nm 내지 6nm로 증가시키고, 상기 POR 공정의 선폭 CD는 0.10μm 내지 0.20μm인 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  7. 삭제
  8. 제6항에 있어서,
    상기 리소그라피 공정은 소자분리막을 형성하기 위한 트렌치의 갭필 공정이 처리되기 전에 진행되는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  9. 제6항에 있어서, 상기 반도체 메모리 소자는
    NOR 플래시 메모리 소자인 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
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