KR20090126715A - 반도체 메모리 소자의 누설 전류 테스트 방법 - Google Patents

반도체 메모리 소자의 누설 전류 테스트 방법 Download PDF

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Abstract

실시예에 의한 반도체 메모리 소자의 누설 전류 테스트 방법은 다수의 비트셀을 포함하는 반도체 메모리 소자를 테스트 하는 방법에 관한 것으로서, 상기 다수의 비트셀에 데이터를 기록하는 단계; 상기 다수의 비트셀에 기록된 데이터를 삭제하는 단계; 상기 데이터를 기록하는 단계 및 상기 데이터를 삭제하는 단계를 단위 측정 사이클로 하고, 상기 단위 측정 사이클을 1회 내지 수십회 반복한 후 상기 비트셀의 비트라인의 누설 전류를 측정하는 단계를 포함한다.
실시예에 의하면, 데이터 인가 및 데이터 삭제 사이클을 다수회로 하여 반도체 메모리 소자의 비트라인 누설전류량을 정확히 측정할 수 있으므로, 정상 동작의 비트셀과 불량인 비트셀을 잘못 판단하는 경우를 방지할 수 있다. 또한, 후속 OEC 테스트 및 보정에 소요되는 시간 및 비용을 최소화할 수 있으며, 메모리 소자 제품의 생산 단가를 낮출 수 있다.
반도체 메모리 소자, OEC, NOR 플래시 메모리, 비트 라인, 누설 전류

Description

반도체 메모리 소자의 누설 전류 테스트 방법{Test method of leakage current of semiconductor memory device}
실시예는 반도체 메모리 소자의 누설 전류 테스트 방법에 관한 것이다.
반도체 소자의 특성을 결정짓는 중요한 인자로서 활성 영역의 스트레스를 들 수 있는데, 특히 활성 영역에 가해진 스트레스는 구동 전류 및 누설 전류 특성에 많은 영향을 준다. 반도체 소자의 집적화에 따라 활성 영역을 비롯한 각 반도체 영역 역시 축소되며 이때 가해지는 스트레스는 증가된다.
가령, NOR 플래시 소자가 집적화되는 경우 하나의 비트 라인이 포함하는 비트셀의 개수는 증가하고, 비트셀, 즉 하나의 플래시 소자를 구성하는 활성 영역, 폴로팅 게이트, 컨트롤 게이트의 패턴 사이즈도 축소된다. 따라서, 비트 라인의 누설 전류가 증가된다.
예를 들어, 집적화의 기준이 되는 테크 노드(tech node)가 90nm급인 플래시 소자의 경우 하나의 비트 라인은 약 512개의 비트셀을 가지고, 하나의 워드 라인은 약 2048개의 비트셀을 가진다.
이때, 하나의 소자 섹터는 약 1M(512×2048) bit의 용량을 가지며, 128 메가 용량의 메모리 소자는 128개의 소자 섹터를 가진다.
따라서, 비트 라인의 누설 전류량은 약 512개의 삭제(erase) 처리된 비트셀들의 드레인 전류(즉, "비트셀의 누설 전류"로 해석될 수 있음)의 합으로 정의되며, 측정 조건을 "드레인 전압=0.7μV, 게이트 전압=0μV, 소스 및 벌크 전압=접지 전압"으로 하였을 때, 비트 라인의 누설전류는 5μA 이하의 기준을 만족시켜야 한다.
또한, 비트 라인들과 교차되는 2048개의 워드 라인에서 측정되는 비트 라인의 누설 전류는 고르게 5μA 이하의 낮은 전류 수준을 만족하여야 하나, 다양한 공정 조건, 활성 영역의 크기, 웨이퍼 상의 소자의 위치, 스트레스 인자 등에 의하여 비트 라인의 누설 전류가 상기 기준을 만족시키지 못할 뿐만 아니라 비트 라인별로 불규칙해지는 문제점이 있다.
누설 전류의 스펙을 만족하지 못하는 비트 라인이 많이 존재하는 경우, 후속 OEC(Over Erase Correction) 단계에서의 테스트 및 보정(가령, 작은 전압에도 삭제 처리되는 비트 라인의 문턱 전압을 소프트웨어적으로 상승시켜 정상 동작을 유도시킴)에 소요되는 시간 및 비용이 증가하게 되며, 이는 반도체 제품의 원가를 높이는 요인이 된다.
한편, 종래의 테스트 방법에 의하면, 정상적으로 동작하는 비트셀임에도 불구하고, 불량으로 판정되는 경우가 많으며, 이는 전술한 바와 같이 필요 이상의 테스트 및 보정을 요구하게 되므로 이를 개선시킬 새로운 테스트 방법이 요구되고 있다.
실시예는 정상적으로 동작하는 비트셀의 누설 전류량이 과도한 것으로 측정되어 불량셀로 판정되는 경우를 최소화함으로써, 정상 동작의 비트셀과 불량인 비트셀을 정확히 구분할 수 있는 반도체 메모리 소자의 누설 전류 테스트 방법을 제공한다.
실시예에 의한 반도체 메모리 소자의 누설 전류 테스트 방법은 다수의 비트셀을 포함하는 반도체 메모리 소자를 테스트 하는 방법에 관한 것으로서, 상기 다수의 비트셀에 데이터를 기록하는 단계; 상기 다수의 비트셀에 기록된 데이터를 삭제하는 단계; 상기 데이터를 기록하는 단계 및 상기 데이터를 삭제하는 단계를 단위 측정 사이클로 하고, 상기 단위 측정 사이클을 1회 내지 수십회 반복한 후 상기 비트셀의 비트라인의 누설 전류를 측정하는 단계를 포함한다.
실시예에 의한 반도체 메모리 소자의 누설 전류 테스트 방법은 다수의 비트셀을 포함하는 반도체 메모리 소자를 테스트 하는 방법에 관한 것으로서, 상기 다수의 비트셀에 데이터를 기록하는 단계; 상기 다수의 비트셀에 기록된 데이터를 삭제하는 단계; 상기 비트셀의 비트라인의 누설 전류를 측정하는 단계; 상기 데이터를 기록하는 단계 및 상기 누설 전류를 측정하는 단계를 단위 측정 사이클로 하고, 상기 단위 측정 사이클을 수회 내지 수십회 반복하는 단계를 포함한다.
실시예에 의하면, 다음과 같은 효과가 있다.
첫째, 데이터 인가 및 데이터 삭제 사이클을 다수회로 하여 반도체 메모리 소자의 비트라인 누설전류량을 정확히 측정할 수 있으므로, 정상 동작의 비트셀과 불량인 비트셀을 잘못 판단하는 경우를 방지할 수 있다.
둘째, 반도체 메모리 소자의 누설전류량을 정확히 테스트할 수 있으므로, 후속 OEC 테스트 및 보정에 소요되는 시간 및 비용을 최소화할 수 있으며, 메모리 소자 제품의 생산 단가를 낮출 수 있는 효과가 있다. 또한, 테스트 결과를 제조 공정에 정확히 반영할 수 있으므로 생산 수율을 향상시킬 수 있다.
첨부된 도면을 참조하여, 실시예에 따른 반도체 메모리 소자의 누설 전류 테스트 방법에 관하여 상세히 설명한다.
이하, 실시예를 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명은 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되므로 본 발명의 기술적 사상과 직접적인 관련이 있는 핵심적인 구성부만을 언급하기로 한다.
실시예를 설명함에 있어서, 실시예에 따른 반도체 메모리 소자는 NOR 플래시 메모리 소자인 것으로 한다.
도 1은 실시예에 의한 테스트 방법이 적용될 수 있는 반도체 메모리 소자의 구조를 개략적으로 도시한 측단면도이다.
반도체 메모리 소자는 셀 영역(cell area)과 주변 영역(periphery area)으로 구획되는데, 셀 영역은 데이터 쓰기 및 소거를 위한 동작을 수행하기 위한 영역이 고, 주변 영역은 데이터 쓰기 및 소거 동작에 따라 해당 트랜지스터가 동작하는 영역이다.
우선, 반도체 기판(20) 위에 소자분리막이 형성될 영역을 정의하는 포토 레지스트 패턴(도시되지 않음)을 형성하고, 식각 공정을 처리하여 트렌치를 형성한다.
이후, 습식 식각 공정을 처리하여 상기 포토 레지스트 패턴을 제거하고, 상기 트렌치가 매립되도록 하여 상기 기판(20) 위에 절연층을 형성한다.
이후, 상기 기판(20)이 노출되도록 상기 절연층을 평탄화하여 소자분리막(26)을 완성한다.
이와 같이 갭필 공정이 완료되면, 어닐링 공정이 더 처리될 수 있다.
상기 소자분리막(26)은 추후 상기 반도체 기판(20) 상에 형성된 각종 소자를 절연하기 위한 영역을 의미한다.
상기 소자분리막(26)을 형성하기 전에 상기 반도체 기판(20) 상에 산화막을 형성할 수 있다. 상기 산화막은 게이트 영역에서 게이트 옥사이드로 형성될 수 있다.
이후, 상기 소자분리막(26)을 포함하는 상기 반도체 기판(20)을 대상으로 이온 주입 공정을 수행하여, 상기 반도체 기판(20) 상에 P 웰(well) 및 N 웰(도시되지 않음)을 형성한다.
상기 P 웰 및 N 웰이 형성되면, 상기 반도체 기판(20) 상에 폴리실리콘을 형성하고 패터닝하여 상기 셀 영역에 제1 폴리실리콘막(28)을 형성한다. 상기 제1 폴 리실리콘막(28)은 플로팅 게이트를 의미한다.
이어서, 상기 제1 폴리실리콘막(28)을 포함하는 반도체 기판(20) 상에 옥사이드, 나이트라이드 및 옥사이드를 순차적으로 형성하고 어닐링 및 패터닝하여 상기 셀 영역의 상기 제1 폴리실리콘막 상에 ONO막(29)을 형성한다.
상기 ONO막(29)은 상/하부를 절연하는 역할을 한다. 상기 제1 폴리실리콘막(28)은 상기 ONO막(29)에 의해 둘러싸여진다. 이에 따라, 상기 제1 폴리실리콘막(28)은 도핑물질에 의해 도핑되어 내부에 전하(또는 전자)가 여기된 상태(excited state)로 존재하게 된다.
상기 ONO막(29)을 포함하는 상기 반도체 기판(20) 상에 폴리실리콘을 형성하고 패터닝하여 셀 영역 및 주변 영역 각각에 제2 폴리실리콘막(30a, 30b)을 형성한다. 상기 셀 영역에 형성된 제2 폴리실리콘막(30a)은 제어게이트를 의미하고, 상기 주변 영역에 형성된 제2 폴리실리콘막(30b)은 플로팅게이트를 의미한다.
상기 셀 영역의 제2 폴리실리콘막(30a)은 상기 ONO막(29)을 덥도록 형성되고, 상기 주변 영역의 제2 폴리실리콘막(30b)은 상기 반도체 기판(20) 상에 직접 패턴 형성된다.
상기 셀 영역에 형성된 제2 폴리실리콘막(30a)은 하부에 형성된 제1 폴리실리콘막(28)에 존재하는 전자를 여기시켜 충전(charging) 또는 방전(discharging)을 하도록 하는 바이어스 전압을 인가하는 역할을 한다.
상기 제1 폴리실리콘막(28)과 제2 폴리실리콘막(30a, 30b)이 형성되면, 상기 제2 폴리실리콘막(30a, 30b)의 양측에 스페이서(32)를 형성하고, 상기 스페이 서(32)와 상기 제2 폴리실리콘막(30a, 30b)을 마스크로 하여 이온 주입 공정을 수행하여, 상기 반도체 기판 상에 활성 영역, 즉 소오스/드레인 영역(36)을 형성한다.
이후, 상기 소오스/드레인 영역(36)을 포함하는 반도체 기판(20) 상에 USG나 BPSG를 이용하여 층간절연막(34)을 형성한다.
도 2는 실시예에 따른 반도체 메모리 소자의 누설 전류 테스트 방법이 적용된 제1 테스트 결과를 도시한 그래프이다.
참고로, 실시예에 의한 테스트에 이용된 반도체 메모리 소자는 90nm급 128 Mbit NOR 플래시 메모리 제품이며, 하나의 소자 섹터(1Mbit)를 테스트 단위로 하였다.
실시예에 따른 반도체 메모리 소자의 누설 전류 테스트 방법은 다수의 측정 사이클(P/E cycling: Program/Erase cycling)을 가지고 진행되는데, 단위 측정 사이클은 다음과 같은 단계를 포함하여 구성된다.
첫째, 반도체 메모리 소자를 바이어스 전압이 인가되지 않은 상태로 초기화시키는 단계.
둘째, 데이터 제어 라인에 조합적으로 전압을 인가하여, 반도체 메모리 소자의 각 비트셀에 데이터를 기록하는 단계.
셋째, 각 비트셀의 데이터 기록 상태를 확인하는 단계.
넷째, 데이터 제어 라인에 조합적으로 전압을 인가하여, 각 비트셀의 데이터를 삭제하는 단계.
다섯째, 각 비트셀의 데이터 삭제 상태를 확인하는 단계.
여섯째, 각 비트셀의 비트라인의 누설 전류를 측정하는 단계.
실시예에 따른 반도체 메모리 소자의 누설 전류 테스트 방법은 상기 단위 측정 사이클을 4회 내지 10회 반복하여 최종적으로 측정된 누설 전류를 불량셀 체크의 기준으로 삼는다.
도 2에 도시된 제1 테스트 결과는 상기 단위 측정 사이클을 4회 반복한 경우 각 사이클의 누설 전류 측정 결과를 히스토그램으로 표현한 그래프이다.
도 2의 (a) 그래프 내지 (d) 그래프는 제1 단위 측정 사이클 내지 제4 단위 측정 사이클의 누설 전류 측정 결과인데, 각 그래프에서 x축은 비트 라인의 누설 전류량(μA)을 의미하고, y축은 비트 라인의 개수를 의미한다.
도 2를 참조하면, 단위 측정 사이클이 4회 반복될 때까지 누설 전류량의 산포가 급격히 감소됨을 알 수 있다.
즉, 데이터 기록/삭제를 1회로 한정하여 테스트를 실시한 경우, 즉 제1 단위 측정 사이클의 경우를 제품 테스트의 기준으로 삼을 경우, 실제 사용시 정상적으로 동작될 수 있는 다수의 비트셀이 불량으로 판정될 확률이 상당히 높다.
이러한 경우, 제품으로 사용될 수 있는 메모리 소자가 폐기되거나, 필요치 않은 테스트 및 보정이 진행되므로 전술한 바와 같이 상당히 비효율적이라 할 수 있다.
그러나, 실시예에 의한 반도체 메모리 소자의 누설 전류 테스트 방법에 의하면, 적어도 4회 이상 단위 측정 사이클을 진행한 후 최종 테스트를 진행하므로 불 량으로 오인될 수 있는 다수의 비트셀을 살릴 수 있는 효과가 있다.
상기 도 2의 구체적인 측정 수치를 살펴보면, 표 1과 같다.
최대 누설전류량 (μA) 평균 누설 전류량 (μA) 불량으로 판단된 비트라인의 수
제1 단위 측정 사이클 88.3 7.2 1087
제2 단위 측정 사이클 61.4 3.7 446
제3 단위 측정 사이클 42.4 2.3 227
제4 단위 측정 사이클 25.3 1.2 74
도 3은 실시예에 따른 반도체 메모리 소자의 누설 전류 테스트 방법이 적용된 제2 테스트 결과를 도시한 그래프이고, 도 4는 실시예에 따른 반도체 메모리 소자의 누설 전류 테스트 방법에 의하여 측정된 누설전류량, 테스트 사이클, 불량 비트라인의 수 사이의 상관 관계를 도시한 그래프이다.
도 3에 도시된 제2 테스트 결과는 상기 단위 측정 사이클을 10회 반복한 경우 각 사이클의 누설 전류 측정 결과를 히스토그램으로 표현한 그래프이다.
도 3의 (a) 그래프 내지 (j) 그래프는 제1 단위 측정 사이클 내지 제10 단위 측정 사이클의 누설 전류 측정 결과인데, 각 그래프에서 x축은 비트 라인의 누설 전류량(μA)을 의미하고, y축은 비트 라인의 개수를 의미한다.
도 3을 참조하면, 단위 측정 사이클이 10회 반복될 때까지 누설 전류량의 산포가 급격히 감소됨을 알 수 있다.
참고로, 상기 제2 테스트는 상기 제1 테스트에 사용된 반도체 메모리 소자와 상이한 기준 공정 조건 하에 제작된 반도체 메모리 소자를 사용하여 수행되었다.
이는, 실시예에 따른 반도체 메모리 소자의 누설 전류 테스트 방법이 공정 조건이 상이한 경우에도 전술한 효과를 얻을 수 있는지를 확인하기 위한 것이다.
상기 도 3의 구체적인 측정 수치를 살펴보면, 표 2와 같다.
최대 누설전류량 (μA) 평균 누설 전류량 (μA) 불량으로 판단된 비트라인의 수
제1 단위 측정 사이클 99.6 13.0 1830
제2 단위 측정 사이클 75.0 7.4 1163
제3 단위 측정 사이클 68.2 6.9 672
제4 단위 측정 사이클 54.3 4.5 598
제5 단위 측정 사이클 51.0 4.0 507
제6 단위 측정 사이클 48.9 3.8 499
제7 단위 측정 사이클 45.2 3.6 470
제8 단위 측정 사이클 43.7 3.4 400
제9 단위 측정 사이클 39.3 3.1 371
제10 단위 측정 사이클 38.2 3.0 356
도 4에서, 좌측의 y축은 비트 라인의 누설전류량(μA)을 의미하고, 우측의 y축은 불량으로 판정된 비트라인의 수를 의미한다. 또한, x축은 단위 측정 사이클의 회수를 의미한다.
도 4는 표2의 결과를 그래프로 표현한 것으로서, 10회의 단위 측정 사이클에서 불량으로 판단된 비트라인의 수가 최소가 됨을 알 수 있다.
이처럼, 공정 조건이 상이하더라도 실시예에 의한 반도체 메모리 소자의 누설전류 테스트 방법은 동일하게 유효하다.
이처럼, 실시예에 의한 반도체 메모리 소자의 누설 전류 테스트 방법은 상기 단위 측정 사이클을 4회 내지 10회 반복한 후 최종 누설전류 측정치를 불량셀의 판단 기준으로 삼는데, 상기 단위 측정 사이클의 반복 회수는 메모리 소자의 데이터 용량, 테스트 소요 시간, 이미 테스트 수치가 데이터베이스화되어 소정 공정의 신뢰성이 확보되었는지의 여부 등에 따라 조정될 수 있다.
이상에서 본 발명에 대하여 그 바람직한 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1은 실시예에 의한 테스트 방법이 적용될 수 있는 반도체 메모리 소자의 구조를 개략적으로 도시한 측단면도.
도 2는 실시예에 따른 반도체 메모리 소자의 누설 전류 테스트 방법이 적용된 제1 테스트 결과를 도시한 그래프.
도 3은 실시예에 따른 반도체 메모리 소자의 누설 전류 테스트 방법이 적용된 제2 테스트 결과를 도시한 그래프.
도 4는 실시예에 따른 반도체 메모리 소자의 누설 전류 테스트 방법에 의하여 측정된 누설전류량, 테스트 사이클, 불량 비트라인의 수 사이의 상관 관계를 도시한 그래프.

Claims (9)

  1. 다수의 비트셀을 포함하는 반도체 메모리 소자를 테스트 하는 방법에 있어서,
    상기 다수의 비트셀에 데이터를 기록하는 단계;
    상기 다수의 비트셀에 기록된 데이터를 삭제하는 단계;
    상기 데이터를 기록하는 단계 및 상기 데이터를 삭제하는 단계를 단위 측정 사이클로 하고, 상기 단위 측정 사이클을 1회 내지 수십회 반복한 후 상기 비트셀의 비트라인의 누설 전류를 측정하는 단계를 포함하는 반도체 메모리 소자의 누설 전류 테스트 방법.
  2. 다수의 비트셀을 포함하는 반도체 메모리 소자를 테스트 하는 방법에 있어서,
    상기 다수의 비트셀에 데이터를 기록하는 단계;
    상기 다수의 비트셀에 기록된 데이터를 삭제하는 단계;
    상기 비트셀의 비트라인의 누설 전류를 측정하는 단계;
    상기 데이터를 기록하는 단계 및 상기 누설 전류를 측정하는 단계를 단위 측정 사이클로 하고, 상기 단위 측정 사이클을 수회 내지 수십회 반복하는 단계를 포함하는 반도체 메모리 소자의 누설 전류 테스트 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 다수의 비트셀에 데이터를 기록한 후,
    상기 비트셀의 데이터 기록 상태를 확인하는 단계를 더 포함하는 반도체 메모리 소자의 누설 전류 테스트 방법.
  4. 제1항 또는 제2항에 있어서,
    상기 다수의 비트셀에 기록된 데이터를 삭제한 후,
    상기 비트셀의 데이터 삭제 상태를 확인하는 단계를 더 포함하는 반도체 메모리 소자의 누설 전류 테스트 방법.
  5. 제1항 또는 제2항에 있어서,
    최종적으로 측정된 상기 비트라인의 누설 전류량을 판단 기준으로 하여 불량셀을 판독하는 단계를 더 포함하는 반도체 메모리 소자의 누설 전류 테스트 방법.
  6. 제1항 또는 제2항에 있어서,
    상기 반도체 메모리 소자는 NOR 플래시 메모리 소자인 것을 특징으로 하는 반도체 메모리 소자의 누설 전류 테스트 방법.
  7. 제1항 또는 제2항에 있어서,
    상기 반도체 메모리 소자는 웨이퍼 상태인 것을 특징으로 하는 반도체 메모 리 소자의 누설 전류 테스트 방법.
  8. 제1항 또는 제2항에 있어서,
    상기 다수의 비트셀에 데이터를 기록하기 전에,
    바이어스 전압이 인가되지 않은 상태로 상기 반도체 메모리 소자를 초기화시키는 단계를 더 포함하는 반도체 메모리 소자의 누설 전류 테스트 방법.
  9. 제1항 또는 제2항에 있어서,
    상기 단위 측정 사이클은 4회 내지 10회 반복되는 것을 특징으로 하는 반도체 메모리 소자의 누설 전류 테스트 방법.
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* Cited by examiner, † Cited by third party
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US9842659B2 (en) 2014-04-07 2017-12-12 Samsung Electronics Co., Ltd. Non-volatile memory device for detecting progressive error, memory system, and method of operating the non-volatile memory device

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US9842659B2 (en) 2014-04-07 2017-12-12 Samsung Electronics Co., Ltd. Non-volatile memory device for detecting progressive error, memory system, and method of operating the non-volatile memory device

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