JP2865285B2 - 集積回路装置 - Google Patents
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Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は集積回路装置およびその製造方法に関する。
（従来の技術）
基礎出願（1985年１月５日出願の米国特許出願第7293
18号）で教示された新規な部類の集積回路製造方法で
は、窒化チタン相互接続線を非常に簡便に製造できる画
期的な局部相互技術が提案されている。これらの接続線
は、露出シリコン基板領域の表面および露出ポリシリコ
ン接続線の表面を珪化物（シリサイド）で被覆するため
に自己整列珪化（セルフアラインシリコン化）が起こる
ことを可能にしながらp+基板領域、n+基板領域および任
意パターンのポリシリコンを相互接続するために配線し
てそれらの導電性を改善できる。 浮遊ゲート不揮発性メモリ（EPROMまたはEEPROM）を
製造するための最も古い方法では、メモリセルは２つの
分離したポリシリコン層を用いて形成される。第１の層
は通常、メモリセルの浮遊ゲート用にだけ用いられる。
これに対して、第２の層は通常、浮遊ゲートメモリセル
の制御ゲートおよび周辺のMOSゲート装置（すなわち、
絶縁ゲート電界効果トランジスタ）のゲート用に用いら
れる。第２の層は導電性を増大させるためにしばしばシ
リコン化される。 ダイナミツクランダム−アクセスメモリ（DRAM）を製
造する従来の方法では、、メモリセルは２つの分離した
ポリシリコン層を用いて形成する。第１の層は通常、パ
ストランジスタのゲート用であり、第２の層は記憶容量
の上板用である。 薄膜被着工程およびパターンエツチング工程は両方と
もかなり費用のかかる工程であるから、上記のような装
置は少ない数のポリシリコン被着、エツチング工程で製
造できることが強く要請される。これによつて製造コス
トが減少されるからである（これは上記“汎用”パーツ
において特に重要である）。 製造方法の単純化 一般的にいうと、本発明はたつた１つのポリシリコン
レベルを用いる方法で多くの利点を得ることを可能にす
る（他の方法では２レベルのポリシリコンが必要となろ
う）。上記したEPROMはこの一般的な可能性のほんの一
例にすぎず、おびただしい種類の他の装置にもあてはめ
ることが可能である。別の例は単一レベルのポリシリコ
ンを必要とするにすぎないDRAMセルで、このようなDRAM
セル（このうちの２つの型式が後で詳細に説明される）
は密度および経済性の点で多くの利点を与える。 同様にして、本発明の別の部類の実施例は、他の方法
では３レベルのポリシリコンが必要される多くの利点を
得るのに２レベルだけのポリシリコンを用いた方法で可
能にする。EEPROMはこの可能性のほんの一例で、他の多
くの種類にもあてはめることができる。 本発明のさらに別の部類の実施例は他の方法では４レ
ベルのポリシリコンが必要とされる多くの利点を得るの
に２レベルだけのポリシリコンを用いた方法を用いるこ
とを可能にする。上記２レベルポリ方法において２つの
シリコン化工程および２つの層間絶縁被着、パターン化
工程を用いることによつて、TiNの２つの独立した層を
容量板、局部相互接線などに利用できる。 本発明は、上記基礎出願において教示された技術の特
に有用な発展として、通常は２レベルのポリシリコンを
必要とする多くの装置（とくに浮遊ゲート不揮発性メモ
リ）の構造およびその製造方法を大きく簡単化するのに
TiN形成を用いることができることを教示する。本発明
はまた、不揮発メモリは１層だけの被着ポリシリコンを
用いて形成できることを教示する。パターン化絶縁体は
そのポリシリコンのいくつかの領域を覆うので、これら
の領域のチタン金属は反応工程の間にシリサイドにはな
らないで、窒化チタン（TiN）の薄膜（これは非常に便
利な導体である）に転化されることになる。しかし、下
にあるシリコン領域（基板単結晶シリコン、多結晶シリ
コンのいずれか）がこの絶縁薄膜によつて被着チタンか
ら保護されない場合は、窒素−大気反応工程によつて全
ての当該位置で珪化チタン（チタニウムシリサイド）が
形成されてしまう。チタン金属がフイールド酸化物また
は他の非シリコン材料上を通る場合には、それは窒化チ
タンとなる。この窒化チタンはそれがその上を通る露出
シリコンの全ての領域と既にオーミツク接触している。
こうして、この窒化タンタ層にパターニングを施すだけ
で、第２ポリシリコン層の完全埋込み接触性能に対する
等価物を形成できる。すなわち、この層は、所望の場合
（周辺において）には、基板のn+またはp+ソース／ドレ
イン部と直接接触できる。 このようにして、本発明は従来の浮遊ゲートメモリ製
造方法より簡単な製造過程という有意義な利点を与え
る。 本発明はさらに、窒化タタン層は通常、第２ポリシリ
コン層（窒化チタンが存在するため製造過程から省くこ
とが可能である）より薄いという利点を与える。すなわ
ち、TiNの比較的薄い膜に対して許容可能なシート抵抗
（短い相互接続線に対して）が達成できる（1000Å厚の
TiN膜に対して10Ω／□またはそれ以上）程十分にTiNの
バルク抵抗は低い。 本発明はさらに、TiNの拡散障壁特性のためにこのTiN
層が、反ドーピングを起すTiN層を通してのドーパント
の拡散による問題を生じさせないで、n+またはp+シリコ
ンまたはポリシリコンと直接接触できるという利点を与
える。このことは一般に、たとえばシリサイドについて
はいえない。 不揮発性ロジツク 本発明の別の重要な部類の利点はわずかに修正するだ
けで不揮発メモリトランジスタを現在通用しているVLSI
論理処理に挿入可能であることである。このことは、マ
イクロプロセツサや“EPAL"ロジツクでは極めて有益で
ある。 マイクロプロセツサでは、少なくとも少量のチツプ上
不揮発性メモリを有することが極めて都合がよい。これ
によつて、システム設計者は注文に対する多数の選択肢
を得ることができる。たとえば、不揮発メモリは制御用
にシステムパラメータをロードするのに用いることがで
きる。初期設定用のメモリポインタとして用いることが
できる（それによつてクラツシユまたはパワーグリツチ
後の回復を容易にする）。バス再構成用に用いることが
できる。この他種々の態様で用いることができる。マイ
クロプロセツサ設計者の間では、この機能に対する多大
の期待が存するが、今までに希望するたびに用いられた
訳ではなかつた。その１つの理由は従来の不揮発性装置
技術を論理流れに適用するにはこれ程大きなプロセス修
正が通常必要とされることである。このプロセス修正は
設計者の立場から付加的な設計ルールの修正に変換され
て、既存の設計ソフトウエアの互換性が排除されること
になるかもしれない。したがつて、本発明の基本的な利
点は、マイクロプロセツサにオンチツプ不揮発メモリ
（これは容易かつ高い信頼性をもつて実現できる）を備
えることである。 重要な部類の半導体製品の１つは論理アレイである。
そこでは、能動素子アレイ１の相互接続が通常の最終マ
スク工程によつて（でなければフユーズをチツプ上で飛
ばすことによつて）画定されて特定の用途に必要な機能
を行なうために最適化された高速度論理が与えられる。
“EPLA"論理は、フユーズの代りに不揮発性メモリ素子
が用いられている論理アレイを指すために一般に用いら
れている用語である。通常用いられる不揮発性素子は不
揮発性メモリ部品において用いられるものとほぼ同じマ
イクロ構造を有しているが、論理設計者はEPROMセル
を、プログラム可能論理アレイの（通常のANDプレーン
における）理論のいくつかを再構成するのに用いること
ができる再プログラム可能なフユーズとみなすことがで
きる。再言すると、（システム設計者の立場からの）大
きな利点は比較的少ない数の浮遊ゲート素子をも理論ア
レイに集積化することによつて実現できる。１つの素子
は、それがいつでも入手できて、各注文者のために異な
った論理機能でプログラムできるから多くの異なった注
文者の需要を充たすことができる。また、このような
“EPAL"は発送の前に完全にテストすることができる。
すなわち論理テスト機能は装置中にプログラムし、次に
完全機能性をテストでる。装置は消去そ行なつてそれが
働らく100％の信頼をもつて注文者に送ることができ
る。溶融部については、テストによつてヒユーズが飛ば
され、その部分はダメにされるから、発送の前に完全な
テストはできない。こうして、本発明は、プロセスの複
雑性をそれ程増大させないでまた、収率または密度を地
下させないで、不揮発論理を含む論理アレイを非常に有
利に使用可能にする。また、不揮発性装置は論理アレイ
の注文化（カスタム化）の全てを行なうのに用いること
ができ、これはプロトタイプ化およびシステム展開によ
つて極めて有利である。 本発明はEEPROMすなわち、電気的に消去可能な浮遊ゲ
ートメモリを製造するのにも適用できる。（“EEPROM"
という用語は通常、浮遊ゲートとの間で電子トンネリン
グが生ずるように浮遊ゲートの表面に大きな垂直電場を
発生するバイアスをかけることによつてプログラムまた
はデプログラム（プログラム解放）される浮遊ゲートの
部類について用いられる。これに対して、EPROMは通
常、熱電子を用いる高ドレインバイアスの下にチヤンネ
ル電流を用いてプログラムされ、紫外線への露光によつ
てデプログラムできるにすぎない。）EEPROMを形成する
ための従来の１つの方法は、浮遊ゲートの下に極めて薄
い絶縁体（ゲート絶縁物の主領域よりかなり薄い）の領
域を配置して浮遊ゲートと基板の間のトンネリングを促
進することである。また、浮遊ゲートの一部の下にある
付加的な薄膜を好適にはトンネリングを促進する表面凹
凸とともに用いてプログラムおよび消去の両方とも浮遊
ゲートと別の薄膜層の間のトンネリングを伴なうよにす
ることができる。本発明は上述した第１の形式のEEPROM
の製造に容易に適用でき、また、他の方法では必要とさ
れるプロセス複雑性を有利に減少させて他の形式のEEPR
OMを製造することも適用できる。 マイクロプロセツサや論理アレイの分野に対しては、
電気的にプログラム可能でかつ電気的に消去可能な不揮
発性メモリが基本的な論理要素と組合わせることができ
るならばなお有利である。上記した利点は全てかなりの
程度で得られ、このような機能は新しい応用分野を開拓
することになる。論理パーツに不揮発性メモリを含ませ
ることはプロトタイプ化、小さな生産仕事量およびユー
ザカスタム化にとつて極めて有用である。しかし、プロ
グラミングが片方向の場合は現時のプログラミングサイ
クルによつて記憶できるデータビツトの数は利用できる
不揮発性メモリビツトの数によつて厳しく制限されるこ
とになる。電気的に消去可能な不揮発性が利用できる場
合は、かなり広範囲の利用が可能である。たとえば、マ
ルチプロセツサシステムは不揮発性メモリ内にそれの現
在の構成を記憶できるのでグリツチが構成の損失を起す
ことはないが、プロセツサ相互接続アーキテクチヤはハ
ードワイヤ化でなく再構成可能である。 したがつて、本発明の別の大きな利点は、電気的な消
去可能な不揮発性メモリがわずかな修正で現在行なわれ
ているVLSI論理プロセスに挿入できるようになることで
ある。このことはマイクロプロセツサや“EPAL"論理
（この場合は“EEPAL"論理と呼ぶのがよい）において極
めて有利である。 こうして、本発明の基本的な利点はマイクロプロセツ
サにチツプ上不揮発性メモリ（これは複雑な付加的処理
工程なしに容易かつ高い信頼性をもつて実現できる）を
備えることにある。 本発明はまた、使用中に再構成できるアレイが複雑な
付加的な処理工程なしに容易にかつ高い信頼性で製造で
きるから、理論アレイでもかなりの利点が得られる。た
とえば、このことはアルゴリズムが“学習”を行なう知
識ベースシステムを実現する際に特に有用となることが
ある。 付加的構造 製造方法の単純化という極めて強力でかつ一般的に適
当可能な利点に加えて、本発明は、それ程のプロセス修
正をしないで、他の方法では製造できなかつた新規な構
造を従来の製造工程の流れに含ませることを可能にす
る。 本発明はまた従来技術において多くのアナログ回路に
おいて通常用いられた容量技術に対する代替方法を提供
する。このような回路を製造するのに通常用いられる方
法では、第１の薄膜導電性層（通常、ポリシリコン）は
容量の下板用であり、第２の薄膜導電性層（通常、ポリ
シリコンであるが、シリサイドをもつた被覆のこともあ
る）は容量の上板用さらにMOS装置のゲート用である。
本発明の別の部類の実施例は、シリコンを含んだ単一層
（とくに底部境界がシリコンからなりシリコン／絶縁体
境界の有利な電気的特性を与える単一層）が容量の下板
用および絶縁ゲート電界効果トランジスタのゲート用に
用いられることを教示する。窒化チタン薄膜相互接続層
は容量の上板用に、また好適には局部相互接続用にも用
いられる。局部相互接続用に用いられる薄膜窒化チタン
層の各部は所望のパターンの任意のドーパントレベルの
ポリシリコン、シリサイドおよび結晶シリコンを連結す
る。再言すると、この技術改良によつてトポグラフイ
（形状）が改良され、製造が簡単になり、その結果、歩
留りが上がり、コストが減少できる。 TiN層を用いることの別の有利な点はコンタクトホー
ル（接触穴）にパツドを提供することである。コンタク
トエツチ用に通常用いられる酸化物エツチ化学作用はTi
Nに対していくぶん選択性を有するから、コンタクトエ
ツチ工程が種々の厚さのコンタクトホールをエツチしな
ければならない場合にはオーバエツチに対するある程度
の保護材となる。特に、本発明によつて基板およびポリ
シリコン層に対して同時にコンタクトホールをエツチす
ることがより容易になる。また、TiNエツチストツプパ
ツドは（モートの）ソース／ドレイン領域からフイール
ド酸化物上まで延長できるので、コンタクトはソース／
ドレインの周辺部に入る必要はなく、フイールド酸化物
上へ重なることができる。これはソース／ドレインパタ
ーンをより小さく形成することができることを意味し、
本発明のさらなる利点が得られる。 本発明の好適実施例によつて提供されるTiN層のさら
に別の利用法は基板に容量を備えることである。層間絶
縁体はソース／ドレインインプラントの後にパターン化
されるから、これらの容量は高濃度ドープ拡散領域上に
配置することが可能で、それ故その寄生直列抵抗が大き
くなることはない。 本発明の好適実施例によつて提供されるTiN層のさら
に別の利用法は基板にシヨツトキダイオードを備えるこ
とである。裸のシリコンのいくつかの領域からのソース
／ドレインインプラントを遮蔽することによつて、これ
らの領域上に形成されたTiSi2/TiN層は利用可能なシヨ
ツトキダイオードとなる。 本発明の好適実施例によつて提供されるTiN層のさら
に別の利用法は、ポリ１レベルにゲートがあるトランジ
スタとは異なつたゲート酸化物厚を有する付加的グルー
プのMOSFETを備えることである。これによつて２つの異
なつた酸化物厚を有するトランジスタが単一の集積回路
装置内に容易に形成することが可能となる。２つのグル
ープのMOSFETのゲート酸化物厚は別々に最適化して、た
とえば、単一チツプ上に高電圧、低電圧両方のトランジ
スタを得ることができる。たとえは、TiNゲート装置は
浮遊ゲートメモリセルのプログラミング用に必要な高電
圧を制御するために（システムによつては、高電圧出力
線を駆動するために）を用いることができる。TiNゲー
トMOSFETの技術思想はそれ自体は新規とは思われない
（たとえば、Price等に付与された米国特許第4,605,947
号参照）が、本発明のこの部類の実施例は、非常に簡単
な製造過程の結果として、別々に最適化可能な特性をも
つたトランジスタを提供するに際し特に有利である。 本発明の別の部類の実施例は２つの型の能動装置（第
１の組のIGFETはシリサイドゲートを有し、第２の組のI
GFETはTiNゲートを有する）を含む新規な集積回路構造
を提供する。同じTiN薄膜層は局部相互接続ともなる。T
iNゲート装置は高電圧装置用に用いてもよく、シリサイ
ドゲート装置は論理装置用に用いてもよい。 本発明はまた、別の特に有利な部類の実施例として、
２つの非常に異なつた型式のトランジスタが単一レベル
のみのポリシリコンを用いた単一の集積回路上に形成で
きることを教示する。ポリシリコンのいくつかの領域に
おけるチタン金属が反応工程の間にシリサイドとならな
いで窒化チタン（これは極めて便利な導電体である）に
転化されるようにこれらの領域がパターン化絶縁体によ
つて覆われる。しかし、下にあるシリコン領域（基板単
結晶シリコンまたは多結晶シリコンのいずれか）がこの
絶縁体薄膜によつて被着チタンから保護されない場合
は、窒素−大気反応工程によつてこれら全ての位置でチ
タンシリサイドが形成されてしまうだろう。チタン金属
がフイールド酸化物または他の非シリコン材料上を通る
場合は常に窒化チタンとなる。この窒化チタンはそれが
その上を通る露出シリコンの全ての領域と既にオーミツ
ク接触している。この窒化チタン層をパターン化するこ
とによつて、第２ポリシリコン層による完全埋込コンタ
クト機能の同等物が達成される。すなわち、この層は、
（周辺において）所望の場合は常に基板のn+またはp+ソ
ース／ドレイン部と直接接触をなすことができる。特
に、この窒化チタン層の各部はトランジスタのゲート用
に用いることができる。 好適な製造工程の流れのひとつの帰結として、２つの
型式のトランジスタのゲート酸化物厚はたとえば単一チ
ツプ上に高電圧、低電圧両方のトランジスタを与えるよ
う別々に最適化できることに注意を要する。たとえば、
TiNゲート装置は浮遊ゲートメモリセルのプログラムに
必要な高電圧を制御するために（システムによつては高
電圧出力線を駆動するために）用いることができる。Ti
NゲートMOSFETの技術思想自体は新規なものではないと
思われる（たとえば、Price等に付与された米国特許第
4,605,947号参照）が、本発明のこの部類の実施例は、
非常に簡単な製造過程の結果として、別々に最適化可能
な特性をもつたトランジスタを提供するに際し特に有利
である。 上記２つの型式のトランジスタの１つの利用法はチツ
プ上（オンチツプ）高電圧トランジスタを与えることで
ある。複雑な論理機能を実現し、かつ高電圧出力を制御
できることが望まれる場合には、集積回路への応用（表
示ドライバ、小型モータコントローラ、ラインドライバ
等）が多数ある。この機能はまた、プログラミング電圧
が20ボルトと高い場合は、EEPROM構造に有用である。従
来の方法では、論理（低電圧）回路の動作速度を低下さ
せないで高電圧性能を達成するには通常、多くの特別な
工程が加えられ、また動作速度を低下するいくつかの妥
協がなされなければならないことが多い。 特に、高電圧装置を低電圧装置製造工程に適用する際
の問題の１つは熱電子注入による劣化の危険によつて生
じる。高電圧装置においてこの問題を防ぐ低濃度度ドー
プドレイン構造はあまりに高い直列抵抗を誘起したり、
あまりに多い領域を消費したりする（これは低電圧装置
では受け入れがたい）。 本発明の１つの部類の実施例は、TiNゲートがポリシ
リコンゲートエツジガード（保護）ラインの上にあるス
プリツトゲート高電圧トランジスタを与えて、低電圧装
置の特性を落さないで高電圧装置に対する熱電子保護を
与えるものである。スプリツトゲート（TiN/ポリシリコ
ン）高電圧トランジスタおよび（シリサイドを伴なつた
ポリシリコンクラツドのゲートを有する従来の論理（メ
モリ）装置の両方を１レベルだけのポリシリコンおよび
少ない数の製造工程を用いて単一の集積回路上に形成す
ることができる。 本発明の別の有利な利用形式はオンチツプ高電圧ドラ
イバのようなスプリツトゲート高電圧トランジスタを与
えてEEPROMにおけるプログラム電圧を制御することであ
る。本発明はまた、EEPROM（すなわち、電気的消去可能
な浮遊ゲートメモリ）を製造するにも適用できる。 （“EEPROM"という用語は通常、浮遊ゲートとの間で電
子トンネリングが生ずるように浮遊ゲートの表面に大き
な垂直電場を発生するバイアスをかけることによつてプ
ログラムまたはデプログラム（プログラム解放）される
浮遊ゲートの部類について用いられる。これに対して、
EPROMは通常、熱電子を用いる高ドレインバイアスの下
にチヤンネル電流を用いてプログラムされ、紫外線への
露光によつてデプログラムできるにすぎない。） EEPROM設計における固有のトレードオフの１つは高速
のプログラミングは高プログラミング電圧を用いて最も
簡単に達成できるということである（たとえば、21ボル
トでプログラムされるEEPROMは16ボルトでプログラムさ
れるものよりも何倍も高速にプログラムされる）。しか
し、高プログラム電圧を用いると高電圧を制御するに必
要な装置特性に厳しい制約が課せられ、これらの制約の
ために製造工程の複雑性が増大したり、論理装置の装置
特性が低下したりする。 本発明によるドライバはTiN制御ゲートを含むEEPROM
とともに集積化して改良されたプログラム性能をもつた
極めて簡単なEEPROM製造方法を提供することができる。
本発明の実施例の１つの部類においては、１レベルだけ
のポリシリコンを用いた製造方法が上記したカスタム化
高電圧ドライバトランジスタを含む完全に機能的なEEPR
OMを製造するのに用いられる。 EEPROMメモリアレイを形成するための従来の１つの方
法は極めて薄い絶縁体（ゲート絶縁体の主領域よりかな
り薄い）を浮遊ゲートの下に備えて浮遊ゲートと基板の
間のトンネリングを促進するものである。また、浮遊ゲ
ートの一部の下にある付加的な薄膜層を好適には表面を
凹凸にして用いて、プログラミングおよび消去が両方と
も浮遊ゲートと別の薄膜の間のトンネリングを伴なうよ
うにトンネリングを促進することができる。本発明は上
記した第１の型のEEPROMの製造に容易に適用でき、また
他の方法では必要とされるであろう製造工程の複雑性を
有利に減少して他の型式のEEPROMを製造するにも適用で
きる。 こうして、本発明は従来の高電圧論理集積回路の製造
方法よりその過程が簡単であるという大きな利点を与え
ることになる。 本発明の別の重要な部類の利点は高電圧ドライバトラ
ンジスタを現在のVLSI論理製造過程（特にCMOS製造過
程）にわずかな修正で組込むことが可能になるという点
である。このことは、現存の設計における回路の性能を
それ程阻害しないで（または再設計を要求しないで）存
在の設計には付加的な機能を設計者が加えることができ
ることを意味する。たとえば、高電圧ドライバ機能をマ
イクロプロセツサ、論理アレイまたは“高性能”メモリ
チツプ内に容易に集積化できるということである。これ
によつて製造コストおよび“適対的”な環境に対するシ
ステムカスタム化の困難性が大きく減少される。 本発明の別の部類の実施例は二重容量（金属／絶縁体
/TiN/絶縁体／ポリシリコン）を含む集積回路を提供す
る。この構造は、ポリサイド（多結晶化）層を分割する
ためにパターン化層間酸化物／窒化物層を用いて形成す
るのがよい。すなわち、ある位置ではポリサイド層は低
シート抵抗を有し、他の位置では、２つの層（TiNとシ
リコン化合物とならないポリシリコンで、これらは層間
酸化物／窒化物によつて分離される）を与えるよう垂直
に分割される。二重コンタクトエツチは第１の金属相互
接続層が被着される前になされるので、その金属は、あ
る位置では下にあるシリサイド、シリコンまたはTiNと
オーム性接触をなし、他の位置ではTiN/ポリシリコン容
量上に絶縁化金属上板を与えて二重容量を与える。 こうして、本発明の別の利点は従来技術においては別
々に追及された２つの目的を結びつけ、それによつて固
有容量に関する“分裂”の問題を解決することである。
すなわち、集積回路は高速度動作が追及されるときは、
寄生容量とくに、層間寄生容量（これは動作速度を低下
させるだけでなく、隣接導体間の連結レベル移行による
論理誤りを起すことがある）を減少させるのが望まし
い。しかし、層間寄生容量は一般的には最小化の追及が
なされるが、適当な領域に容量を構成するために高い寄
生容量が必要な多くの回路（アナログ、デイジタル共）
が存在する。本発明はこの分裂の問題を解決する。すな
わち、二重コンタクトエツチは高寄生容量の領域を上に
ある導体に与えるために用いられ、また、（随意である
がこの二重コンタクトエツチと組合わせて）、単一のク
ラツドポリシリコンレベルがある位置では分割されて高
層間寄生容量を与え、他の位置では結合されて低シート
抵抗および低寄生容量を与える。 製造過程の互換性 別の角度からみた本発明の利点は製造過程の互換性に
ついて大きな進歩を与えることである。 １つの点は本発明が従来技術において別々に追及され
た２つの目的を結合することである。１つには相互接続
体のシート抵抗の減少に対する強い要請がある。このた
めに、従来技術においてはゲートのシート抵抗を１Ω／
口の近くまたはそれ以下にレベルダウンさせようとして
シリサイド線を用いることが必要とされた。第２には、
相互接続体の高度の複雑性に対する要請がある。この第
２の目的は、シート抵抗（一定レベル；たとえば10Ω／
口以下）が接続性および横方向スペシーングの条件程厳
しくない場合に（局部相互接続体の平均長が比較的短い
から）、作業の大部分が局部相互接続体において追及さ
れた。本発明は、これらの部分的には矛盾する要求を合
致させることを可能にする。これは、ある位置では局部
相互接続レベルに高接続性の機能を与えるために分割さ
れ、他の位置では低シート抵抗を与えるために結合され
る単一のクラツドポリシリコンレベルを用いて行なわれ
る。 特に目新らしい点は、本発明の主たる実施例におい
て、結合されたTiN/TiSi2／ポリシリコン層のシート抵
抗は、同じ形状の２つのレベルを並列に組合せることに
よつて生じるものよりもかなり小さいということであ
る。たとえば、4500Åのポリシリコンと1000Åのチタン
が最初に被着される場合、シリコンとは別のTiN層は約1
0Ω／口のシート抵抗を有することになり、シリサイド
化されないポリシリコンは約25Ω／口のシート抵抗を有
するがグラツドポリシリコン（ポリサイド）は１Ω／口
付近に低下したシート抵抗を有することになる。 さらに、本発明は固有容量に関する第２の同様の“分
裂”の問題を解決する。すなわち、集積回路は高速度動
作が追及されるときは、寄生容量とにく、層間寄生容量
（これは一般に動作速度を低下させるだけでなく、隣接
導体間の連結レベル移行による論理誤りを起すことがあ
る）を減少させるのが望ましい。しかし、層間寄生容量
は一般的には最小化の追及がなされるが、適当な流域に
容量を構成するために高い寄生容量が必要な多くの回路
（アナログ、デイジタル共）が存在する。本発明はこの
分裂の問題も解決する。これは、ある位置では高層間固
有抵抗を与えるために分割され、他の位置では低シート
抵抗および低寄生容量を与えるために結合される単一の
クラツドポリシリコンレベルを用いて行なわれる。 こうして、製造過程をほんのわずか修正するだけで、
本発明は次の装置機能（性能）のいくつかまたは全部を
従来の集積回路製造方法に加えることを可能にする。 ・浮遊ゲートメモリセルを付加的ポリシリコン層を加え
ないで形成できる。 ・付加的ポリシリコン層を加えないで不揮発性プログラ
ム可能論理ゲートを論理回路に加えることができる。 ・浮遊ゲート電気的消去可能セルを付加的ポリシリコン
層を加えないで形成できる。 ・付加的ポリシリコン層を加えないで不揮発性プログラ
ム可能電気的消去可能論理ゲートを論理回路に加えるこ
とができる。 ・（基板から隔離された）容量を付加的ポリシリコン層
を加えないで形成できる。 ・基板へのソース／ドレイン拡散領域をシリサイド（珪
化物）／ニトライド（窒化物）で被覆してそのシート抵
抗を改良する。 ・ポリシリコンゲート層をシリサイド／ニトライド層で
被覆してそのシート抵抗を改良する。 ・基板に対する容量も付加的な工程なしに備えることが
できる。 ・低濃度ドープ基板領域に対するシヨツト障壁ダイオー
ドを最小限の付加的工程で備えることができる。 ・主たる組のトランジスタとは実質的に異なつた第２の
組の絶縁ゲート電界効果トランジスタを最小限の付加的
工程で備えることができる。特に、この第２の組のトラ
ンジスタは高電圧ドライバを構成するのに有利に用いる
ことができる。 ・局部相互接続体を備えてポリシリコンゲート層を隣接
したソース／ドレイン（モート）領域に直接結合するこ
とができる。 ・局部相互接続体を備えてn++ポリシリコンゲート層を
隣接したp+ソース／ドレイン（モート）領域に直接結合
できる。 ・局部相互接続体を備えてポリシリコンゲート層をn+お
よびp+ソース／ドレイン（モート）領域の両方に直接結
合できる。 ・局部相互接続体を備えてn+ソース／ドレイン（モー
ト）領域をp+ソース／ドレイン（モート）領域に直接結
合できる。 ・コンタクトエツチストツプパツドをポリシリコンゲー
ト層の上方に備えてコンタクトがポリシリコンおよびモ
ートまでエツチされるときの製造信頼性を高めることが
できる。 ・コンタクトエツチストツプパツドをソース／ドレイン
拡散領域の上方に備えて、コンタクトエツチがフイール
ド酸化物の角をチヤンネルストツプ拡散領域へ接触する
ように切離さないようにできる。 ・ソース／ドレイン拡散領域の上方からフイールド酸化
物上へ重なるコンタクトエツチパツドを備えて、コンタ
クトエツチがフイールド酸化物の角をチヤンネルストツ
プ拡散領域へ接触するように切離す危険を冒さないでソ
ース／ドレイン領域を小さくできる。 この製造過程互換性は少なくとも２つの理由で広範囲
の半導体パーツに対して大きな利点となる。第１は、最
適な基準過程を簡単に修正して広範囲の種々の装置構造
を達成する機能は、新たにカスタム化されたプロセスを
開発すること特性にしないで新たな注文者の需要に容易
に対処できることを意味する。第２に、設計ルールを標
準化し、より互換性あるものにして、現存の設計の各部
が容易に新型の製品に適用できることである。 DRAMの実施例 本発明の別の部類の実施例は新規なDRAM（ダイナミツ
クランダムアクセスメモリ）構造（記憶容量の上板はTi
N薄膜410′によつて与えられ、下板はパストランジスタ
のゲート402をも与えるポリシリコン層402′によつて与
えられる）を提供する。 ダイナミツクランダムメモリ（DRAM）を形成する従来
の方法では、メモリセルは２つの分離ポリシリコン層を
用いて形成される。第１の層は通常、パストランジスタ
のゲート用であり、第２の層は記憶容量の上板用であ
る。 薄膜被着工程おほびパターンエツチ工程は両方ともか
なり費用のかかる工程であるから、ポリシリコン被着お
よびエツチ工程の数を少なくして上記装置を製造するこ
とが強く要請される。これによつて製造コストが減少さ
れるからである（これは上記“汎用”パーツにおいて特
に重要である）。 本発明は、通常は２レベルのポリシリコンを必要とす
る多くの装置（とくにDRAMメモリ装置）の構造およびそ
の製造方法を大きく簡単化するためにTiN形成を用いる
ことが特に有利であることを教示する。本発明はまた、
DRAMメモリは１層だけの被着ポリシリコンを用いて形成
できることを教示する。パターン化絶縁体はそのポリシ
リコンのいくつかの領域を覆うので、これらの領域のチ
タン金属は反応工程の間にシリサイドにはならないで、
窒化チタンの薄膜に転化されることになる。下にあるシ
リコン領域（基板単結晶シリコン、多結晶シリコンのい
ずれか）がこの絶縁薄膜によつて被着チタンから保護さ
れない場合は、窒素−大気反応工程によつて全ての当該
位置で珪化チタン（チタニウムシリサイド）が形成され
てしまう。チタン金属がフイールド酸化物または他の非
シリコン材料上を通る場合には、窒化チタンとなるが、
この窒化チタンはそれがその上を通る露出シリコンの全
ての領域と既にオーミツク接触している。こうして、本
発明の従来のDRAMメモリ製造方法より簡単であるという
大きな利点を与える。 こうして、本発明は、装置性能を低下させないで従来
用いられたものよりずつと簡単な方法で製造できるDRAM
セルを提供する。実施によつては、DRAMが従来技術のセ
ルよりも平面的になるものもあるが、これによつて、次
の工程におけるリスクを少なくすることによつて収率が
さらに増大する（たとえば、金属レベルがエツチされる
ときのフイラメントの生じる危険が少なくなる）。 （実施例） 好適実施例の実現およびその利用について以下に詳細
に説明する。しかし、本発明は広範囲に適用可能な発明
思想（これは種々の態様で実現できる）を提供するもの
で、開示した特定の実施例は本発明を実現し、利用する
態様の例示するにすぎないものであつて、本発明の範囲
を限界づけるものではないことに注意すべきである。 サンプルEPROM製造工程の流れ ここの開示される製造工程の流れ（プロセスフロー）
によつて、第１図に示すような、埋込みn+線102が浮遊
ゲートトランジスタ104のソース／ドレインとして用い
られるEPROMが提供される。通常のものでかつ明らかな
工程（たとえば、洗絛、焼成、灰化、デグレーズ（ガラ
ス膜除去）など）は特に説明しないだろう。 1.タンク形成：次の工程は周辺装置用のｎ井戸（PMOS装
置領域）106およびｐ−井戸（NMOS能動装置領域）108を
画定するのに用いられる。 （ａ）出発材料はp+基板上（0.01〜0.02Ωcm）の12〜15
Ωcmp形エピタキシ材料（厚さが12〜15μで、（100）の
方位を有する）である。 （ｂ）酸化物／窒化物スタツクが形成され、パターン化
し、燐を（適所にホトレジストを置いたまま）インプラ
ントしｎ−井戸106を形成する。 （ｃ）厚い“色反転酸化物”を成長させて、ほぼｎ−井
戸パターンの相補物としてのｐ−井戸パターンを画定
し、窒化物をはぎ取つて色反転酸化物によつて保護され
ない汚れのない裸のシリコンを露出する。 （ｄ）ボロン（ホウ素）をインプラントしてｐ−井戸10
8を形成し、次に色反転酸化物をはぎ取る。 （ｅ）タンクインプラントを活性化し、ドライブインを
行なう。 2.モート（周辺能動素子が形成される場合にフイールド
酸化物110によつて囲まれる領域）の形成が続く。 （ａ）窒化シリコンを被着し、能動素子が形成される領
域内（および不揮発性メモリトランジスタ104上）に窒
化物を残すパターンでエツチする。ボロン−11をインプ
ラントしてフイールド酸化物110の下にチヤンネルスト
ツプ112を形成する。 （ｂ）900℃の蒸気酸化工程を実施して900°Ａの酸化物
（これはモート領域をお互いから隔離するフイールド酸
化物隔離領域となる）を成長させる（これらのフイール
ド酸化物領域110は周辺においてだけ用いられ、本実施
例において埋込n+領域上でビツトライン絶縁体ストリツ
プとなるセルフアラインされた厚い酸化物114は後で形
成される）。 3.ビツトライン拡散領域102を次に形成する。 （ａ）埋込みn+パターンをホトレジスト内に画定してビ
ツトライン拡散領域102の位置を露出する。 （ｂ）プラズマエツチを用いてビツトライン位置から残
りの窒化物を除去し、砒素をインプラント（たとえば、
50KeV、5.0E15cm-2）してビツトライン拡散領域102を形
成する。 （ｃ）インプラントされたn+領域をアニールし、アルゴ
ン雰囲気内900℃100分の酸化によつてセルフアラインさ
れた厚い酸化物114を成長させ、次に、900℃の蒸気酸化
（約40分間）行なつて埋込みn+領域上に4500Åの酸化物
を成長させる。 （ｄ）１％HFデグレーズ溶液（続いて熱い燐酸を用い
る）を用いて残りの窒化物をはぎ取り、さらに１％HFに
すばやく浸してその窒化物下のパツド酸化物をもはぎ取
る。 4.周辺素子116および116のゲートおよびメモリアレイ内
の浮遊ゲート不揮発トランジスタ104の浮遊ゲート120を
形成する。 （ａ）ダミーゲート酸化（反応Kooi効果酸化）を蒸気中
900℃で行なつて350Åの酸化物を成長させる。 （ｂ）ホトレジストをパターン化して第１の閾値電圧調
整インプラント（VTA−調整）をマスクし、浮遊ゲート
トランジスタ104の閾値電圧を適当なインプランテーシ
ヨンによつて調整する。 （ｃ）ホトレジストをはぎ取る（たとえば、H2O2／H2SO
4で）。 （ｄ）ダミーゲート酸化物を１％HFデイツプではぎ取る
（これも含めてデグレーズ工程ではHFデイツプの時間は
埋込みn+領域上の厚い酸化物（ビツトライン隔離酸化
物）の過程の損失を避けるため最小にするのが望まし
い）。 （ｅ）ゲート酸化物工程を900℃の蒸気内で行なつて400
Åの酸化物122を形成する。 （ｆ）ボロン−11をインプラント（35eV、5E11cm-2）し
て周辺のNMOS素子の閾値電圧を調整する。 （ｇ）ホトレジストをパターン化してPMOS素子のチヤン
ネルだけを露出し、ボロン−11を再びインプラント（35
KeV、9E11cm-2）して周辺のPMOS素子の閾値電圧を調整
する。 （ｈ）ホトレジストをはぎ取る。 （ｉ）ポリシリコンのLPCVD被着によつて、第１のパタ
ーン化薄膜導体層124を3000Åの厚さに形成し、850℃で
20分間POCl3の雰囲気にさらすことによつて100Ω／口に
なるまでドープする。 （ｊ）ホトレジストをパターン化して、周辺のNMOS素子
116のゲート126、周辺のPMOS素子118のゲート128、およ
びメモリアレイ内の不揮発性トランジスタ104の浮遊ゲ
ート120を画定し、それに応じて（たとえば、HCl/HBrプ
ラズマエツチ化学を用いて）ポリシリコンレベルをエツ
チする。次に、残りのホトレジストをはぎ取る。 （ｋ）2500Åの酸化物をテトラエチルオルトシランを含
む気相からのLPCVDによつて被着し、異方的にエツチし
て最大約2500Åの側壁フイラメント130を形成する。 （ｌ）層間絶縁体132を800℃の単一工程（150Åの酸化
物に続いて250Åの窒化物を被着する）でLPCVDによつて
被着する。 5.周辺のソース／ドレイン領域134および136を形成す
る。 （ａ）ホトレジストをパターン形成し、周辺のNMOS素子
のソース／ドレイン領域を露出する。次に、Asをインプ
ラント（150KeV、5E15cm-2）し、続いてＰをインプラン
ト（100KeV、4E15cm-2）する。 （ｂ）別のパターン形成ホトレジスト層を用いてPMOSソ
ース／ドレイン領域136を露出し、ボロン−11をインプ
ラントする（40KeV、3.0E15cm-2）。 （ｃ）ホトレジストをはぎ取る。 （ｄ）ソース／ドレインインプラントを900℃炉処理（A
rで60分、O2で30分、さらにArで10分）によつてアニー
ルする。 （ｅ）アレイ全体を覆うマスクを用いて周辺で層間絶縁
層132をエツチ除去する。容量がアレイの外にあること
が望ましい場合は、第１のパターン形成薄膜導体層124
上の適所に層間絶縁層132を残すだけである。 （ｆ）ホトレジストをはぎ取る。 6.TiN層129を形成して、周辺に局部相互接続体140を形
成し、アレイ内において不揮発性トランジスタ104の制
御ゲート142を形成する。 （ａ）1000Åの純チタンを全体に被着する。 （ｂ）窒化シリコン／二酸化シリコンキヤツプ層（たと
えば、800Å SiO2上に400ÅSi3N4を備える）を全体に
被着する。 （ｃ）ウエーハを加熱（675℃で30分間）し、チタンが
シリコンと接触している領域でTiSi×144を生じさせ
る。 （ｄ）窒化物／酸化物キヤツプ層をプラズマエツチして
その下の導電性チタンに化合物を、局部相互接続体140
の所望の位置およびメモリアレイ内の制御ゲート142の
所定の位置において保護するようにする（次に述べるよ
うに、これらの位置におけるチタンは酸素がドープさ
れ、チタンが多く、化学量論からはずれた窒化チタンで
ある）。この単一のパターン形成エツチ工程によつて
（不揮発性メモリトランジスタの制御ゲート、局部相互
接続体および容量（必要に応じて）の位置を画定する。 （ｅ）反応しないチタン（および窒化物／酸化物フイラ
メント）を湿式の化学エツチによつて選択的にはぎと
る。 （ｆ）ｐ形ビツトライン隔離インプラント（これはセル
フアラインすなわちビツトライン絶縁ストリツプ（厚い
酸化物）およびTiNワード線）によつて遮蔽される）を
実行してｐ形ドーピングを増大させて同じ列の隣接トラ
ンジスタを分離する。 （ｇ）ホトレジストをはぎ取り、ウエーハをアニール
（800℃の窒素雰囲気中で30分間）してシリサイド144の
シート抵抗を低下させる。 （ｈ）等角の酸化物層（たとえば、1000ÅのTEOS酸化
物）を全体に被着して、MLO層からコンタクトドーパン
ト種が外方拡散するのを防止する。 7.コンタクト（接触）を形成する。 （ａ）MLO146、たとえば、約4.5％のボロンおよび約4.5
％の燐を含むボロホスホンリケートガラス（BPSG）を被
着する。 （ｂ）900℃の炉工程（アルゴン中で約30分間）を用い
てBPSG146を緻密にする。 （ｃ）ホトレジストを塗付、パターン形成してコンタク
トホール148の位置を露出し、コンタクトホールをエツ
チし、さらに残りのレジストをはぎ取る。この工程は原
理的には周辺部にもあてはまる（ワード線を結合するの
に用いるTiNコンタクトに対する補助金損を除いてはメ
モリアレイ内にはコンタクトはないのが望ましい）こと
に注意を要する。コンタクトパツド149（これは第２の
パターン形成薄膜導電性層（局部相互接続層）129（こ
れはかなりの窒化チタンを含んでいて都合よくエツチス
トツプおよび拡散障壁を与えるのが望ましい）のパター
ン形成部によつて与えられる）を第1b図に示すようにコ
ンタクトホールの底部に含ませる。 8.周辺素子に対してだけ、従来通り、金属パターン形成
とともに処理を続ける。 （ａ）１％HFによるデグレーズを良好な金属接着を得る
ために用い、次に金属をスパツタリングによつて被着す
る。 （ｂ）着色ホトレジストを被着、パターン形成し、金属
をプラズマエツチし、次にレジストをはぎ取る。 （ｃ）構造全体を450℃CH2雰囲気内で30分間加熱して金
属をシンタし、その接触抵抗を低下させる。 9.保護オーバコートを形成する。 （ａ）4500Åのオキシ窒化物の絶縁体を LPCVDによつて全体に被着する。 （ｂ）保護オーバコートをパターン形成ホトレジストで
覆い、エツチ除去してコンタクトパツド位置で露出し、
次にホトレジストをはぎ取る。 10.裏面研磨、裏面金被着で処理を終了する。 この過程は修正して第１図に示されたようなEPROMを
製造するのに用いることができる。この場合は、ソース
／ドレイン152はLOCOSフイールド酸化物150（これは周
辺に形成されたフイールド酸化物110と同じでよい）に
おいてパターン化されたモート領域内に形成され、浮遊
ゲート124および制御142のスタツクにセルフアラインさ
れる。ソースおよびドレインに対する埋込みn+拡散領域
はこの型式のEPROMでは必要ない。 サンプルEEPROM実施例 本発明を用いてEEPROMを製造するには、（単一薄膜レ
ベルの制御ゲートを有するにすぎない型式の）従来のEE
PROMを製造するのに用いるのと同じ工程を浮遊ゲートの
製造まで用い、上述した詳細なプロセスフロートにおけ
るのと同様の工程が浮遊ゲート、制御ゲート、局部相互
接続体およびシリサイドクラツド周辺論理（任意的）を
形成するのに用いられる。すなわち、第３図の構造を形
成するためには、不揮発性トランジスタ304用のゲート
酸化物302をたとえば300Åまで成長させた後で、このゲ
ート酸化物302上にホトレジストをパターン形成し、イ
オンインプランテーシヨンを実施してトンネル酸化物30
8が後に形成される所定の位置に付加的なドーパント306
を導入する。酸化物エツチを行なつて露出（トンネル酸
化物）位置からゲート酸化物302を除去し、第２の短時
間酸化を行なつてトンネル酸化物位置に薄い酸化物（た
とえば、70〜100Å厚）を成長させる（この酸化工程は
ゲート酸化物を幾分厚くもする）。ポリシリコン120′
を被着し、パターンエツチして（好適には）周辺トラン
ジスタのゲートとともに浮遊ゲートを形成する。層間絶
縁性層132を形成して他の領域とともに浮遊ゲートを被
覆し、次に、局部相互接続体を形成するのに用いたのと
同じ材料129（上記窒化チタンが望ましい）から制御ゲ
ート142′を形成する。たとえば上述したのと同様の工
程を用いて処理工程が従来通り続く。 また、三重のポリプロセスが通常必要とされる別の型
式のEEPROMは２レベルのポリシリコンを有する本発明を
用いて製造できる。 TiNゲートトランジスタを有するサンプル 実施例 本発明のいくつかの変形例が教示している製造過程の
任意的な修正の１つはTiN層（局部相互接続層）を用い
て絶縁ゲート電界効果トランジスタのゲートを形成する
ものである。これを行なうためのサンプル構造が第５図
に示されている。 都合よいことに、窒化チタンの仕事関数はn+ポリシリ
コンのそれに十分に近く、極端すなわち極めて異例なVT
−調整ドーピングまたはバツクバイアス条件を用いなく
ともチヤンネルがバルクシリコン内にある絶縁ゲート電
界効果トランジスタのパスゲートとしてTiNを用いるこ
とができる程である。 現場反応チタンを窒化チタン源として用いる場合、Ti
NゲートIGFET用のゲート絶縁体は酸化物／窒化物スタツ
ク（たとえば上記相間絶縁体）、等級のある混合物絶縁
体または単なる窒化物層がよく、それによつてシリサイ
ド化反応に最も好適に用いられる温度で二酸化シリコン
ゲート絶縁体がかなりの程度にチタンと反応してしまう
危険を避けるようにするのがよい。しかし、酸化物絶縁
体はそれが十分に厚い場合も好適とはいえないが上記ト
ランジスタ用に用いることができる。 こうして、この部類の実施例の最も好適な実施例は浮
遊ゲートメモリセルまたは容量を画定するためにTiNゲ
ートトランジスタのゲート絶縁体用およびTiN層のポリ
シリコン層からの分離用に窒化物／酸化物スタツクを用
いる。 それ程好ましくはないが、TiNを反応生成物として生
成するのではなく、スパツタリング、蒸着またはCVDを
用いてTiNを被着することもできる。このような代替方
法で用いられる温度が低いということはゲート酸化物と
反応の危険が避けられることを意味する（このことはSi
O2と反応する温度以下の温度で化合物TiN層が被着され
る場合にとくにいえる）。この場合には、製造過程の単
純化、互換性などの多くの利点が犠牲にされるかもしれ
ないが、たとえば第５図のような構造を製造するには好
ましい方法である。 前述したように、このようなTiNゲート装置は（シリ
コンゲートトランジスタを低電圧論理用に保留しなが
ら）高電圧トランジスタを構成するのに用いることがで
きるか、または逆に、TiNゲート装置は低電圧論理用に
用いてシリコンゲート装置を高電圧用に用いることもで
きる。TiNゲート装置を高電圧装置用に用いるサンプル
実施例が第５図に示されている。この装置はEEPROMアレ
イの周辺部において有用で、EEPROMをプログラミングす
るのに有用な極めて高い電圧を処理することができる。
第５図に示された装置は第1b図の低電圧装置および第３
図のEEPROMメモリセル（または第1aのEPROMメモリセ
ル）と同じ工程系列で製造することができる。 第５図の例では、高電圧トランジスタ502はスプリツ
トゲート装置として製造される。すなわち、第１図のパ
ターン形成導電性層124（この例ではポリシリコン）の
２つのセグメントはゲート506（これは局部相互接続層
（第２のパターン形成薄膜導電性層）129の一部として
形成される）の両側でモードを横断し、（ゲート506に
印加される電圧によつてソース／ドレイン境界に誘起さ
れる高すぎる電場を避けるために）ゲート506の端部を
ソース／ドレイン領域134から分離する。この高電圧装
置のゲート506の下のゲート絶縁体は層間絶縁体132（こ
の例では、酸化物／窒化物スタツク）によつて与えら
れ、ゲート端部障壁504の下には薄い酸化物絶縁層（こ
れは、第1b図に示された周辺装置のゲート絶縁体となる
ものと同じ薄膜層の一部がよい）が置かれる。 側壁酸化物130のもつたゲート端部障壁504はゲート50
6とソース／ドレイン拡散領域134の間に再現性のある空
間を与える（この例において、CMOS周辺装置が用いら
れ、ソース／ドレイン逆ドーピングが用いられない場合
はゲート端部障壁504の一方側だけにこれらのソース／
ドレイン拡散領域134を形成するのに何ら別のマスキン
グ工程を必要としない。すなわち、ソース／ドレインイ
ンプラントの一方または両方は（PMOSソース／ドレイン
領域136からNMOSソース／ドレイン領域を区別するため
に）いずれにしてもマスクされなければならないから、
マスクされたソース／ドレインインプラントは高電圧ト
ランジスタ502のソース／ドレインを形成するのに用い
られるのである。しかし、このパターン形成工程用のマ
スクの端部はゲート端部障壁504に沿つて走るから、こ
のマスクのある程度のミスアライメントがあつても高電
圧トランジスタ502のLeffに何の効果も及ぼさない）。
また、低濃度ドープドレイン構造を生成する工程が（た
とえば、NMOS論理トランジスタ116の側壁酸化物130の下
に中間ドーピングレベルの領域を形成するために）製造
過程に含まれる場合は、これらの低濃度ドープドレイン
構造もまた高電圧トランジスタ502の側壁酸化物130の下
に現われ、熱キヤリアを誘起する劣化に対する抵抗力を
さらに増大させる。 （高電圧装置502において用いられる動作電圧に依存
して）、ゲート端部障壁（延長部）504はゲート506に容
量的にだけ結合されているのが望ましい。そしてこれら
２つの層の重なつた部分間の固有容量は適度に高いか
ら、ゲート端部延長部504の電位はゲート506の電圧スイ
ングを部分的に追跡し、それによつて通常はドレイン端
部付近の電位を下げホツトキヤリア効果を減少させる。
ホートキヤリア効果に対するこのような保護形式の代償
はいくぶん直列抵抗が加えられることであるが、このこ
とは高電圧集積回路装置にとつてしばしば二次的な関心
事となる。ゲート端部延長部504のほぼ中央までゲート5
06が重なることによつてある程度の容量結合が与えられ
る。そして（ゲート端部延長部504上のより大きな電圧
スイングを達成するために）緊密な結合が望ましい結合
は、高電圧装置502近くのフイールド酸化物110上に容量
パツドを加えることができる（逆に、ゲート端部延長部
に誘起される電圧スイングが少ないことが望ましい場合
は、たとえば、その延長部をゲートが上にないモート領
域まで延長することによつて他方向で別の容量結合をそ
れに与えることができる）。また、（直列抵抗が増大し
ても）ホツトキヤリア効果に対する一層大きな保護が望
ましい場合は、最小の形状より大きい幅にゲート端部延
長部504をパターン形成できる。 任意的ではあるが、ゲート端部がゲートの両端に用い
られる場合は、２つのゲート端部延長部はお互いからDC
−絶縁される（もつとも、それらは共にゲートに結合し
ているから容量的に結合しているのはもちろんであ
る）。このことの利点は、浮遊ノードであるドレイン側
のゲート端部延長部が長時間にわたるホツトキヤリア注
入による電荷蓄積を幾分受けやすいということである。
ドレイン側ゲート端部延長部をソース側ゲート端部から
分離することによつて、電荷注入によるトランジスタ特
性の変化は最小にされる。 もう一つの任意的なプロセス修正は、高電圧装置のチ
ヤンネルに付加的インプラント、すなわちVT調整用の浅
いインプラントやパンチスルーを避けるのに役立つ深い
インプラントを備えることである。これらのインプラン
トはVT−調整インプラントがなされているときに製造過
程中で同時に生成されるのがよい。そして、NMOS、PMOS
VT−調整用に２つのマスクを用いる場合は、高電圧装
置のインプラントは付加的マスク工程を必要としない
（これを実現するためには、第２のVT−調整マスキング
工程をハードマスクとして実行できる（もつともこれは
さらに被着、除去工程を必要とする））。 サンプルDRAM実施例 本発明の別の部類の代替実施例において、前述の機能
は、単一層のポリシリコンだけを用いて改良されたトラ
ンジスタDRAMセルを構成するのに用いられる。たとえ
ば、ポリシリコン層は容量の下板およびパストランジス
タのゲートとして用いることができる。その容量はフイ
ールド酸化物上にあるから、良好な電荷保持性を有し、
面積を節約する。層間酸化物／窒化物を上述したように
被着、パターン形成して、パストランジスタのゲートお
よびソース／ドレインから除去されるようにする。上述
したような直接反応工程を用いてパストランジスタのゲ
ートおよびソース／ドレイン上に珪化チタンを形成し、
また容量の上板として窒化チタンを形成する。そのTiN
をパターン形成、エツチしてTiNを容量の上板として維
持し、それをパストランジスタのドレインに接続するよ
うにする（この設計の好適実施例では、容量の上板と下
板の役割は現在行なわれている設計とは正反対である。
ポリシリコン蓄積ゲート板は5Vに保持され、電荷はTiN
板（これはドレイン接続を除いては絶縁体内にほとんど
完全に入れられる）上に蓄積される。しかし、それ程望
ましいものではないが、蓄積板は大地に保持することも
できるであろう）。こうして、本実施例は、従来のDRAM
セルよりコンパクトで漏れが少なく、かつずつと簡単な
製造方法で製造できるDRAMセルを提供する利点を有する
ことになる。 この部類の実施例は第4a図および第4b図に示されてい
る、第4a図において、ポリシリコン層402（これは、ソ
ース／ドレイン拡散領域408が存在するときにTiSi2404
で覆われている）はパストランジスタ406のゲートとな
る。ソース／ドレイン拡散領域408の一方は拡散ビツト
線となり、主としてTiN（これは他の個所で述べたよう
に化学式からはずれてもよい）を含む局部相互線410は
他方のソース／ドレイン拡散領域408とオーム接触し、
また上部容量板410を形成するように延びる。容量絶縁
体は複合酸化物／窒化物層412であり、容量の下板は別
のポリシリコン板402′（これはゲート402となるのと同
じ薄膜層の別の部分であり、また、フイールド酸化物41
6（これの下にインプラントされたチヤンネルストツプ4
18に存在するのが望ましい）の上方に位置する）によつ
て与えられる。しかし、ポリシリコン板402′はチタン
金属が被着されるときには絶縁体412によつて被覆され
るからシリサイド層によつては被覆されない。ポリシリ
コン領域402、402′は側壁酸化物フイラメント414で取
囲んで、ゲート402の角での短絡を防止する。 第4b図は別の部類の実施例を示す。ここでは容量下板
402′もフイールド板隔離を与える（すなわち、下板40
2′をその下のシリコンを空乏層のままに保持する平均
電圧に保持し、この板の下の寄生MOSトランジスタをタ
ーンオフされたままにし、横方向漏れ電流を防ぐように
する）。第4b図は２ビツトメモリを示す。すなわち、パ
スゲート402″はパスゲート402から離してビツトライ
ン拡散領域408′が図示の２つのパストランジスタのい
ずれかのソースとして働くことができるようにする。こ
の実施例は、フイールド酸化物416を成長させる必要が
ないので横方向侵入（および面積非効率）の不利が避け
られる点で特に有利である。ポリシリコン402′を5Vに
保持することが、これによつて設計者がありふれた検知
レベル増幅器を用いることが可能になるから最も望まし
い。そしてこれを実現するためには、ポリシリコン板40
2′の下のシリコンは5Vが板402′に印加されてもターン
オンしないドーピングレベルを有していなければならな
い。最も好適には、マスクインプラントを実施してポリ
シリコンゲート402″および402の下ではなくポリシリ
コン板402′の下（または良好な隔離を与えるためには
板402′の十分下方）での閾値を増大することによつて
実現される。 フイールド板402′の下の絶縁体は（製造過程の単純
のためには）ゲート酸化物と同じであることが望ましい
が、付加的なマスク工程を用いてゲート絶縁体より厚く
かつ（または）異なつた組成を有する絶縁体を与えても
よい。 後述のように、第６図に示された構造はDRAM実施例に
も適用できる。 サンプルアナログ装置実施例 本発明が大きな利点を与える別の部類の実施例は容量
を用いた回路とくに容量を用いたアナログ回路である。
第2a図および第2b図はこの部類の２つのサンプル実施例
を示す。 第2a図はスイツチ容量フイールタのほんの一部を示
す。ここでは、パストランジスタ202はノード206（この
例では金属出力線）との接続、分離のために容量204を
スイツチするのに用いられる。トランジスタ202のゲー
ト208および容量204の下板210は共に第１のパターン形
成薄膜導体124（この例ではポリシリコン）の各部とし
て形成され、第２のパターン形成薄膜導体層（大きな割
合の窒化チタンを含むのがよい）は容量204の上板212、
局部接続体140（たとえば容量204の上板をソース／ドレ
イン出力134に結合する）および接触パツド149を与え
る。層間絶縁体132（この例では酸化物／窒化物スタツ
ク）は容量絶縁体である。 このような容量は集積回路の多種多様の他の目的にも
用いることができる。たとえば、DRAMのワード線をブー
トストラツプするにも用いることができる。 第2b図は、パストランジスタ202が今度は基板容量20
4′をアクエスするゲート制御容量構造の別の例を示
す。容量204と同様に、容量204′は、第２のパターン形
成薄膜導体129（大きな割合の窒化にチタンを含むのが
よい）から形成された上板212′を有する。この第２の
パターン形成薄膜導体129は局部相互接続体140（たとえ
ば、容量204′の上板を出力ソース／ドレイン134に結合
する）および接触パツド149にもなる。層間絶縁体132
（この例では酸化物／窒化物スタツク）は前述と同様に
容量絶縁体である。しかし、容量の下板は基板によつて
与えられる。すなわち、この例では、この容量の所定の
位置はp+ソース／ドレインインプラントに露出され容量
の下板で高濃度ドーピングを与える。そして容量はn-井
戸（これは容量だけを含んでいてもよいし、また能動素
子を含んでいてもよい）内に形成される。 大きな容量を達成する別の部類の実施例が第６図に示
されている。このサンプル実施例では、パストランジス
タゲート602（これはシリサイド604によつて被覆された
ポリシリコンである）によつて第１のソース／ドレイン
608′が第２のソース／ドレイン608のいずれにも接続さ
れるようになる。この第２のソース／ドレイン608は局
部相互接続線610（これは主としとTiOを含む。TiOは他
の個所で述べたように化学式からはずれてもよい）によ
つてオーム性接触され、この接続線は中央の容量板61
0′を形成するように延びている。下方の容量絶縁体は
複合酸化物／窒化物層612で、容量の下板は別のポリシ
リコン板602′（これはゲート602となるのと同じ薄膜層
の別の部分である）によつて与えられる（ポリシリコン
領域602および602′は短絡を防ぎ、形状を改良するため
に側壁酸化物フイラメント614によつて取囲まれる）。
中央容量板610′も上方の容量絶縁体622を介して金属の
容量上板624に容量的に結合される。本実施例を実現す
るためには、ポリシリコン、シリサイド、局部相互接続
構造を形成した後、層間絶縁体630を被着し、平面化
し、２工程コンタクトエツチ過程を実施する。まず、所
望の容量位置にある局部相互接続（窒化チタン）層61
0′まで大きなコンタクト窓628をエツチダウンし、次
に、好適には酸化物／窒化物層を被着して上部容量絶縁
体622を形成する。次に、所定のオーム性接触位置にお
いて、別のマスクコンタクトエツチを用いて、モート
（この列では拡散領域608′）または所望の場合はポリ
シリコン602に対する接触領域をカツトする。次に、金
属624（たとえばAl:Si）を被着、エツチして図示の構造
を形成する。 上記した二重容量構造はブートストラツプ容量または
（それ程望ましくないが）記憶容量用にDRAMにおいても
好適に用いることができる。たとえば、ポリシリコン層
は容量下板およびパストランジスタのゲートとして用い
ることができる。その容量はフイールド酸化物上にある
から、良好な電荷保持効果を有しかつ面積を節約する。
層間酸化物／窒化物を前述したように被着、パターン形
成してそれがパストランジスタのゲートおよびソース／
ドレインから除去されるようにする。前述したような直
接反応工程を用いてパストランジスタのゲート、ソース
／ドレイン上に珪化チタンを形成し、また容量の上板と
して窒化チタンを形成する。TiNをパターン形成、エツ
チしてそれを容量の上板として維持させ、その容量の上
板をパストランジスタのドレインに接続する（この設計
の好適実施例では、容量の上板と下板の役割は現在行な
われている設計とは正反対である。ポリシリコン蓄積ゲ
ート板は5Vに保持され、電荷はTiN板（これドレイン接
続を除いては絶縁体内にほとんど入れられる）上に蓄積
される。しかし、それ程望ましいものではないが、蓄積
板は大地に保持することもできるであろう）。こうし
て、本実施例は、従来のDRAMセルよりコンパクトで漏れ
が少なく、かつずつと簡単な製造方法で製造できるDRAM
セルを提供する利点を有することになる。 ツインポリ実施例 上記した実施例の多くは、通常は２レベルのポリシリ
コンを必要とする構造の長所をたつた１レベルで実現で
きる利点を有する。しかし、本発明はまは、２層のポリ
シリコンを用いるか、またはポリシリコン（またはシリ
サイド）の層を別の下にある薄膜パターン形成導電層と
結合する実施例において大きな利点を与える。特に、本
発明は通常は３レベルのポリシリコンを必要とする多く
の構造の長所を２レベルだけで達成できる利点を有す
る。たとえば、本発明の別の実施例は、処理の複雑さを
それ程増大させないで所要の容量面積をほぼ半分に切断
することによつて従来のアナログプロセスを変形する。
別のパターン形成薄膜導体層（これは主として窒化チタ
ン、またはそれの化学式からはずれた変形物を含む）が
上に被さつた層間絶縁体を容量の上板（これは通常、第
２のポリシリコン層の一部で、他方、容量下板は第１の
ポリシリコン層の一部である）上に付加することによつ
て容量は全て、ほとんど２倍になつた容量値を有するこ
とができる。 この部類の実施例の他の利点は、（第２の層間絶縁体
をパターン形成することを犠牲にして）第２層の容量を
備えることに加えて、局部相互接続層がn+ソース／ドレ
イン、p+ソース／ドレイン、ポリ１（すなわち第１のパ
ターン形成薄膜導体層）およびポリ２（すなわち第２の
パターン形成導体層）と任意の所望パターンで接触する
ことができるということである。この第２層の容量は第
１の層からは独立している。すなわち、第２層は大容量
の面積を半分にするために用いることができるにすぎな
いが、複雑回路（たとえばカスタムスイツチ容量フイル
タレイアウト）において必要な接触の数を減らすため
に、また電荷結合回路を構成するためにも回路設計にお
いて独立して用いることができる。たとえば、層間絶縁
体を適当にパターン形成することによつて、容量を局部
相互接続層からポリ２層へだけでなく、（任意の組合せ
で）局部相互接続層からポリ１層へ、また局部相互接続
層基板へ形成できる。 このような装置構造を形成する好適な製造過程の実施
例においては、短時間の酸化物／窒化物エツチをチタン
被着、シリサイド化工程の前に実施して第１の層間絶縁
体がポリ２層によつて被覆されず（またその側壁フイラ
メント（それが用いられた場合）によつても被覆されな
い）ポリ１の全部の領域から除去されるようにする。し
たがつて、これに続くシリサイド化反応工程は、（１）
パターン形成第２の層間絶縁体にも、（２）ポリ１層に
も（使用された場合のそれの側壁フイラメントにも）、
（３）ポリ２層にも（使用された場合のそれの側壁フイ
ラメントにも）被覆されない基板の全領域上に窒化チタ
ンを形成する。これによつて４つの所要のパターン層上
に即座にシリサイドを形成し（それによつてその層のシ
ート抵抗を減少させる）便利な方法が得られる。 ポリ１、ポリ２両方の層を用いる別のサンプル実施例
は第３図に示されたものとは異なつた形式のEEPROMを構
成する。すなわち、従来のEEPROMの一型式は、浮遊ゲー
トが構成されるポリ２層の一部の下にある付加的薄膜層
（ポリ１層）を用いる。ポリ１、ポリ２層は両方ともそ
の上表面にトンネリングを促進する凹凸を有していて、
プログラミングがポリ１からポリ２への電子のトンネリ
ングによつて起り、消去がポリ２からポリ３（制御ゲー
トを含む通常ポリシリコンの層）への電子トンネリング
によつて起るようにするのがよい。本発明は、パターン
形成の層間絶縁体の各部によつてポリ２層から分離され
た局部相互接続層129に制御ゲートを形成することによ
つて上記構造を大きく改良する方法を提供する。これを
実現する製造過程は、上表面にトンネリングを高める凹
凸を有する第１、第２のポリシリコン層（ポリ１、ポリ
２層）を任意的に形成することを除いては上記したもの
と非常に類似している。 さらに別の部類の関連実施例は２つのチタン金属被着
工程および２つの局部相互接続エツチ工程とともに２つ
のポリシリコン層を用いて４つの独立したパターン形成
導電性層（第１ポリシリコン、第1TiN、第２ポリシリコ
ンおよび第2TiN）を与える。第１のポリシリコン、第１
のTiN層はいくつかの位置で組合わせられて、２つの配
置にある同一形状の並列結合から通常生じるであろうシ
ート抵抗よりかなり低いシート抵抗を有するTiN/TiSi2
ポリシリコンスタツクを形成する。また同様にして、第
２ポリシリコン、第2TiN層はいくつかの位置で組わせら
れて、２つの配置にある同一形状の並列結合から通常生
じるであろうシート抵抗よりかなり低いシート抵抗を有
するTiN/TiSi2／ポリシリコンスタツクを形成すること
ができる。 この部類の実施例におけるいくつかの製造過程経済性
は、多くの導電性層が有用な装置構造においてこれら経
済性を達成できる方法が得られるようにして達成でき
る。たとえば、従来方法は三重ポリ二重金属構造を用い
るのに対し、この部類の実施例はいくつかの適用におい
てこのような従来の方法を、これまた２つの局部相互接
続レベルを有する二重ポリ単一金属法で置きかえること
ができる。 このような実施例に対する製造過程の概要の例は次の
とおりである。 ・タンク、モート形成は従来通りである。 ・第１のゲート酸化物を成長させ、第１のポリシリコン
層を被着、パターン形成、テツチする。 ・側壁酸化物を第１のポリシリコン層上に形成する。 ・第１の層間窒化物を被着、パターン形成、エツチす
る。 ・Tiを全体に被着し、窒素雰囲気中で675℃で反応させ
る。これによつて、いくつかの位置でTiN/窒化物／ポリ
シリコンスタツク、他の位置でポリサイド、そしてポリ
シリコンが存在しない所ではTiNを備えた構造が得られ
る。 ・第１の層間酸化物を被着する。 ・第２のゲート酸化物を成長させ（このゲート酸化物は
第１のゲート酸化物とは厚さが異なつてもよい）、第２
のポリシリコン層を被着、ドープ、パターン形成する
（任意的に、第２のポリシリコン層はp+、第１のポリシ
リコン層はn+またはその逆でよい。生成した仕事関数の
差を利用することによつて、NMOSおよびPMOSの装置特性
は両方とも最適化できる。このことは、埋込チヤンネル
動作を避け、またVT調整インプラントに必要なマスクを
減少するのに用いることができ、さらに任意的に付加的
な装置形式を与えることなる。たとえば、データ変換装
置では、埋込みチヤンネル装置を低雑音アナログ装置と
して用い、表面チヤンネルNMOS、PMOS装置を論理用に用
いることが望ましい）。 ・第２の層間窒化物を被着、パターン形成、エツチす
る。 ・側壁酸化物を第２のポリシリコン層上に形成する。 ・チタンを被着し、675℃（またはそれ以下）で反応さ
せる。 ・パターンエツチを両方の局部相互接続層をカツトする
のに用いる（この任意的な製造過程経済性は工程を節約
するが、種々の層間で許容可能な重なり合いに何らかの
制約を課することになることはもちろんである）。 ・ソース／ドレインをインプラントし、次に高温アニー
ルを用いてソース／ドレインインプラントを活性化し、
シリサイドクラツデイングのシート抵抗を低下させる。 ・MLO被着、平面化、コンタクトエツチ、金属被着、エ
ツチなど種々の従来の工程を続ける。 種々の任意的なプロセス変形 TiN形成の代替例 パターン形成層間絶縁体132を適所においた後、第２
のパターン形成導電性薄膜層（局部相互接続層）129を
形成する方法には３つの主たる変形がある。 ・窒素雰囲気中直接反応シリサイド化工程の間に形成さ
れるTiNをパターン形成、エツチできる。 ・シリサイド化を行なうアニールの前に金属チタン層上
にキヤツプを形成できる。これは好適実施例である。局
部相互接続線の導電性材料は化学式からはずれたTiN（T
iが多く含まれ、キヤツプが酸化物の場合は、酸素がか
なり添加されている）であるが、作用はする。 ・それ程望ましいことではないが、TiNに転化されるべ
きTi層は転化の前にパターン形成、エツチできる。この
方法はたとえば、Tiをゲート酸化物上に被着し、それを
パターン形成、エツチする場合にゲートレベルとしてTi
Nを利用することに適用できる。窒素含有雰囲気中の次
の反応によつてTiNゲート電極が生じることになる。こ
の部類の実施例の利点にSiO2に対する非常に高い選択性
をもつて（TiO2よりも容易に）チタンがエツチできると
いう点である。したがつて、ゲートおよびモート領域と
重なるTiストラツプを形成し、さらにそれを窒素含有雰
囲気中で加熱して中間の酸化物領域を横切るモート、ゲ
ート領域とストラツプがシリコン領域（基板またはポリ
シリコンゲート）を横切る領域のTiN/TiSi2を接続するT
iNを生成することによつてTiN局部相互接続を形成でき
る（これは通常、ゲートおよびモートのTiSi2クラツデ
イングになされるが、必ずしもそうでなくともよい）。 ・TiNはCVD、スパツタリングのいずれかで被着できる。
この方法は、シリサイド−クラツドモートおよびポリシ
リコンの便利さを与えないから最も望ましくない方法で
あるが、それでもなお、本発明の利点のいくつかを実現
する。 これらの代替例の実現に関するさらに詳細な点を説明
する。 製造過程の流れの例は次のとおりである。 ・S/Dアニール後の純チタン（1000Å）被着 ・低温度での窒化シリコン／二酸化シリコン層（400Å/
800Å）被着 ・シリサイド反応（675℃、30分） ・窒化物／酸化物層のプラズマエツチ ・未反応チタン（および窒化物／酸化物フイラメント）
を湿式化学エツチによつて選択的にはぎ取る ・シリサイドアニール（800℃、30分）別の製造過程の
流れは次のとおりである。 ・S/Dアニール後の純チタン（0.1μｍ）被着 ・SiO2の低温（300℃）被着 ・シリサイド反応（N2雰囲気中、675℃、30分） ・（酸化物／窒化物エツチに通常用いられる標準的なフ
ツ素系エツチ化学を用いた）酸化物層の非マスクプラズ
マエツチ ・（H2O2／H2SO4またはH2O2／NH4OHを用いた超音波攪拌
で）酸化物領域上のTi反応物を選択的に湿式ではぎ取る
こと ・シリサイドアニール さらに別の製造過程の流れは次のとおりである。 ・S/Dアニール後の0.1μｍの純チタン被着 ・低温（300℃）SiO2被着 ・シリサイド反応（700℃、15秒（遷移加熱）、N2雰囲
気中） ・酸化物層の非マスクプラズマフツ素系エツチ ・（H2O2／H2SO4またはH2O2／NH4OHを用いた超音波攪拌
で）酸化物領域上のTi反応物を選択的に湿式ではぎ取る
こと ・シリサイドアニール 上記形式のプロセスの欠点は余分の0.1μｍ酸化物プ
ラズマ被着およびそれの非マスク乾式エツチ工程にあ
る。しかし、プロセスが周囲のガスの汚れに影響を受け
ることを除去すること、したがつてプロセスの再現性を
改良することの利点は多分、欠点を補なつて余りあるも
のである。 こうして、窒素雰囲気中でチタンを反応させる前に薄
い硬質マスクを被着、パターン形成することによつてパ
ターン形成局部相互接続層を得ることができる。たとえ
ば、1000Åのプラズマ酸化物層（すなわち、低温度たと
えば300℃でプラズマ反応器内で被着してかなり低密度
の酸化物を生成したシリコン酸化物）をチタン金属上に
被着し、所望パターンの局部相互接続をマスクするよう
エツチし（これは、プラズマ酸化物下のチタン層がエツ
チストツプとなるようにチタンに対して選択性のあるCH
F3＋C2F6＋O2＋Heのような酸化物エツチ剤を用いて行な
われる）、TiN、TiSi2化合物を生成する反応の間に適所
に残すことができる。チタン金属とプラズマ酸化物の間
にはかなりの反応があつて、（急速な熱アニールが用い
られた一例において）Rutherford Backscattering Anal
ysis（ラザホード後方散乱分析）は、プラズマ酸化物層
下のチタン金属は（フイールド酸化物上にありかつ反応
工程の間に窒素雰囲気中にさらされるチタンに対しては
約0.25:1の酸素対チタンの原子比に比較して）0.69:1の
酸素対チタンの原子比を有することを明らかにした。こ
の高い酸素含有量はチタンの金属導電性を破壊するには
十分でなく、エツチングに対してかなりの耐性を与える （TiO2は非常にエツチしにくい極めて安定した化合物で
ある）。残つている金属チタンは次の反応工程で窒化チ
タンやシリサイドに転化できる。導電性、エツチストツ
プ機能、横方向拡散に対して障壁となることなどの重要
な性質をもつた局部相互接続がこの方法によつて与えら
れることが実験的に確認されている（もつとも、こうし
て形成された相互接続は、少なくとも急速な熱アニール
がシリサイド化のために用いられる場合、初めから純粋
なTiNではない。それの窒素の原子割合はプラズマ酸化
物マスクの角を除いて１％よりずつと少ない）。プラズ
マ酸化物マスクはTiNエツチ工程中も適所に残つている
ことに注意すべきである。 この代替実施例によつて導入された割増しの酸素は少
なくとも２つの態様で極めて有利になりうる。第１に、
TiO2は化学的に不活性だから、コンタクトホール位置で
エツチストツプとして局部相互接続層の耐久性を増大さ
せる。第２に、TiN層のエツチングが簡単になる。すな
わち、硬質マスク下の層内における高い割合の酸素によ
つて、硬質マスクパターン形成相互接続をそれ程アンダ
カツトしないでTiNを湿式エツチすることが可能とな
る。この目的の例示的な湿式エツチ剤は室温の水内のNH
4OH＋H2O2であるが、他の多くのエツチ化学を用いても
よい。 すなわち、珪化チタンは通常は表面がざらざらしてい
るから、酸化物マスク下のチタンが酸化物マスクと反応
して表面シール体となるのは都合がよい。このTiO2が多
い層は湿式エツチ剤の移入を避け、これによつて簡単な
湿式エツチ方法が可能になる。 この実施例の代替例では、シリサイド化加熱工程（こ
の例では675°での加熱）の後、アニール工程（この例
では800℃での加熱）の前にプラズマ酸化物硬質マスク
をはぎ取る。高温工程の間に窒素雰囲気が存在するよう
にすることによつて、シリコンおよびドーパントの外方
拡散の可能性は抑制され、また酸化物マスクが第１の加
熱工程から保護した残りの金属チタンはほとんど全て窒
化物に転化され、上記した付加的な拡散障壁の利点を与
える。（NMOS工程または２つの型のポリシリコンを伴な
ういくつかのCMOS工程）用の、パタン形成チタンを安定
した導体に転化させる別の（それ程望ましいものではな
い）代替方法は、窒素を含まない雰囲気中で高温度アニ
ールを行なつて、シリコン外方拡散が局部相互接続スト
ラツプ内のチタン金属を珪化チタンを転化できるように
するものである。 酸化物硬質マスクは完全にはぎ取られなければならな
いものではなく、製造過程の残りの全過程を通じて適所
に残すこともできることに注意すべきである。 本実施例の非常に重要な利点はTiNエツチは必要とし
ないで、標準的な洗條液を用いてTiNを簡単にすくうこ
とができるということである。したがつて、本実施例は
製造環境への転送に最も適しているといえる。 本実施例の別の利点は、形状を制限する工程は酸化物
エツチにすぎないから、非常に予測しやすいということ
である。 TiN層を所望のようにパターン形成した後、第２のア
ニール工程を行なつてシリサイド層のシート工程を１Ω
／口以下に避けるのがよい。この第２の熱処理工程は大
気圧アルゴン雰囲気中で800℃で30分間行なうのが望ま
しいが、これらのパラメータは変えてもよい。たとえ
ば、アニール温度は750°〜875℃の範囲またはそれより
広い範囲でもよく、またこの工程の他のパラメータも広
範囲に変化させることができる。 実際に、シリサイド化は一時的な加熱工程としてフラ
ツシユランプ（レーザ）加熱または他の一時的加熱方法
を用いて行なうことができる。これによつて窒化チタン
層内に高い原子割合の未反応チタン（これは前述のよう
にパターン形成を容易にし、また後のアニール工程で処
分することができる）が残るようになる。 シリサイドのシート抵抗を下げる最後のアニールを行
なつた後、従来通りの処理が行なわれる。たとえば、層
間絶縁物（１ミクロンのボロホスホシリケートガラスが
続く1000Åの低圧CVDパツド酸化物）する。さらに、コ
ンタクトホールを層間絶縁物をカツトし、パターン形成
金属を所望の電気相互接続パターンを実現するために形
成する。 後続処理に対する用いることが望ましい唯一の修正
は、層間絶縁体を分断するコンタクトエツチは窒化チタ
ンをストツプするエツチ化学であることが望ましい。こ
れは、窒化チタン22がコンタクトエツチの間にフイール
ド酸化物の露出部のアンダカツトを防ぐから、窒化チタ
ン層がコンタクトの底部で拡散障壁として用いることが
できること、またモートに対するコンタクトはフイール
ド酸化物領域26に重なることができることを意味する。
５％O2を加えたCF4のような通常にフツ素を基本とした
エツチ化学剤はTiNに対して適当な選択性を有する。 他の製造過程修正 本発明においてしばしば言及されているポリシリコン
ゲート層は必ずしもポリシリコンでなくとも、実質的に
多結晶またはアモルフアスでかつ大きな割合のシリコン
を含む他の材料でもよい。たとえば、被着されたシリサ
イドまたはポリシリコン／シリサイドサンドウイツチ構
造をそれ程好ましいものではないけれども用いることが
でき、また、現存の製造過程におけるポリシリコンと類
似した、将来の製造過程における被着、電気特性を有す
る将来のサンドウイツチ構造でもよい。 同様に、種々のゲート絶縁体、層間絶縁体層は二酸化
シリコン、窒化シリコン、およびその化合物でなくとも
よい。 同様に、しばしばチタンとされた金属層は必ずしも純
粋なチタンでなくともその化学的性質がチタンによつて
支配されているかぎり広範囲のチタン合金または準合金
でもよい。Ti:V、Ti:Al合金はこれに含まれ、Ti:Yまた
はTi:Wのような他の金属間化合物も用いることができ
る。 本発明の教示内容はチタン以外の金属にも拡張でき
る。一般に、 （１）導電性シリサイドとなり、 （２）酸素で保護した場合、（シリサイド形成に適した
温度での）シリコン拡散を許さず、 （３）（シリサイド形成に適した温度での）シリコン酸
化物を減少できる、 金属は本発明に利用することができる。チタンはこれら
の条件に最適に合致する公知の唯一の金属であり、また
本発明はチタン（またはチタン合金）とともに用いると
きに大きな利点が得られるけれども、本発明の教示内容
は他の適当な金属にも適用可能である。 また、本発明の教示内容のいくつかは他の“直接反
応”プロセスに適用することも可能である。すなわち、
一定の材料が露出される場所では全て導電性クラツデイ
ングを形成し、他の位置では有用な局部相互接続材料を
与えるブランケツト（被覆）反応によつてクラツデイン
グプロセスが行なわれる他の方法も本発明の利点のいく
つかを得るのに適用可能である。このような適用の例
は、別の高融点金属（たとえばタングステン）を被着、
反応させて露出シリコン上にシリサイドを形成し、他の
場所では導電性金属（または窒化物、一部酸化反応生成
物）を残すことである。同様に、好適実施例において用
いられた固体チタン層の代わりに気相源（たとえばハロ
ゲン化物、または有機金属化合物）を用いることもでき
る。しかし、前述したように、主たる好適実施例はわか
つただけでも大きな利点を有し、またそれらの修正の可
能性も非常に大きい。 本発明は広範囲にわたつて修正、変形が可能であり、
その範囲は許可された特許請求の範囲において特定した
以外は限定されるものではないことが当業者には理解さ
れよう。 以上の説明に関連して更に以下の項を開示する。 （１）トラジスタチヤンネル領域と、そのチヤンネル領
域と隣接する第１、第２のソース／ドレイン領域と、そ
のトランジスタチヤンネル領域の上にあり、そこから絶
縁され、容量的に結合された浮遊ゲートと、その浮遊ゲ
ートの上にあり、そこから絶縁され、容量的に結合され
た、主に窒化チタンからなる制御ゲートを有する不揮発
性メモリセル。 （２）第（１）項に記載したセルにおいて、前記制御ゲ
ートが少なくとも５原子％の酸素をも含むセル。 （３）第（１）項に記載したセルにおいて、前記制御ゲ
ートが2000Å未満の厚さであるセル。 （４）第（１）項に記載したセルにおいて、上表面また
は下表面から50Åを越える距離だけ離れている前記制御
ゲートの全ての部分は90原子％を越える窒化チタンから
なるセル。 （５）第（１）項に記載されたセルにおいて、前記浮遊
ゲートは多結晶で、大きな割合のシリコンを含むセル。 （６）第（１）項に記載されたセルにおいて、前記浮遊
ゲートが、主として二酸化シリコンと窒化シリコンの組
合せからなる薄膜絶縁体を介して前記制御ゲートに結合
されたセル。 （７）第（１）項〜第（６）項に記載のセルにおいて、
前記薄膜絶縁体は二酸化シリコン層上に窒化シリコン層
を含むセル。 （８）第（１）項に記載されたセルにおいて、さらに、
各々がその上の対応する浮遊ゲートを有する前記トラン
ジスタチヤンネル以外の複数のトランジスタチヤンネ
ル、および複数の論理ブロツクを含むセルであつて、前
記論理ブロツクは各々が、１つのアレイ内にあるメモリ
セルをアドレス指定またはリフレツシユ、する以外の所
定の論理機能を実現するために相互接続された複数のト
ランジスタを有し、前記論理ブロツクの少なくとも１つ
は、それの出力が前記各チヤネル上の前記浮遊ゲート上
の電荷蓄積の状態に一部が依存するような態様で前記各
チヤンネルに接続されている、前記セル。 （９）不揮発性メモリであつて、 トランジスタチヤンネル領域、 そのチヤンネル領域の上にあり、そこから絶縁され、
それ容量結合された浮遊ゲート、 その浮遊ゲートの上にあり、そこから絶縁され、それ
に容量結合された、主に窒化チタンからなる制御ゲート
を有し、 前記浮遊ゲートは、少なくとも30原子％のシリコンか
らなる第１のパターン形成薄膜導電性層の島領域であ
り、 前記制御ゲートは主として窒化チタンからなる第２の
パターン形成薄膜導電性層の一部であり、 その第２のパターン形成薄膜導電性層の若干部分は前
記第１のパターン形成薄膜導電性層の他の若干部と直接
オーミツク接触する、 前記不揮発メモリセル。 （10）不揮発性メモリであつて、 浮遊ゲートメモリセルのアレイにして、各セルはトラ
ンジスタチヤンネル領域とそのチヤンネル領域の上にあ
り、そこから絶縁され、それに容量結合された浮遊ゲー
トとその浮遊ゲートの上にあり、そこから絶縁され、そ
れに容量結合された制御ゲートを含む、前記アレイ、 検知回路を構成するために接続された複数の絶縁ゲー
ト電界効果トランジスタからなる周辺論理を有し、 前記浮遊ゲートは、少なくとも30原子％シリコンから
なる第１のパターン形成薄膜導電性層の各島部であり、
その第１のパターン形成薄膜導電性層の他の部分もまた
前記検知回路の前記絶縁ゲート電界効果トランジスタの
ゲートとなり、さらに 前記制御ゲートは主に窒化チタンからなる第２のパタ
ーン形成薄膜導電性層の各部である、 前記不揮発性メモリ。 （11）不揮発性メモリであつて、 浮遊ゲートメモリセルのアレイにして、各セルはトラ
ンジスタチヤンネル領域とそのチヤンネル領域の上にあ
り、そこから絶縁され、それに容量結合された浮遊ゲー
トとその浮遊ゲートの上にあり、そこから絶縁され、そ
れに容量結合された制御ゲートを含む前記アレイ、 検知回路を構成するために接続された複数の絶縁ゲー
ト電界効果トランジスタからなる周辺論理を有し、 前記浮遊ゲートは、少なくとも30原子％のシリコンか
らなる第１のパターン形成薄膜導電性層の各島部であ
り、その第１のパターン形成薄膜導電性層の他の部分も
また前記検知回路の前記絶縁ゲート電界効果トランジス
タのゲートとなり、また 前記制御ゲートは主に窒化チタンからなる第２のパタ
ーン形成薄膜導電性層の各部であり、さらに、 前記第２のパターン形成薄膜層の若干部は前記第１の
パターン形成薄膜導電性層の他の若干部と直接オーミツ
ク接触する、 （12）第（11）項に記載されたメモリにおいて、前記周
辺論理の前記トランジスタの各部は、金属で満たされた
コンタクトホールを有する層間絶縁体によつてほぼ被覆
され、前記コンタクト内の前記金属がその底部で前記第
２の導電性層の各部と接触する、前記メモリ。 （13）不揮発メモリであつて、 浮遊ゲートメモリセルのアレイにして、各セルはトラ
ンジスタチヤンネル領域とそのチヤンネル領域の上にあ
り、そこから絶縁され、それに容量結合された浮遊ゲー
トとその浮遊ゲートの上にあり、そこから絶縁され、そ
れに容量結合された制御ゲートを含む前記アレイ、およ
び 検知回路を構成するために接続された複数の絶縁ゲー
ト電界効果トランジスタからなる周辺論理にして、前記
検知回路はｐ形、ｎ形両方の前記トランジスタを有し、
各ｐ形トランジスタはそれぞp+ソース／ドレインを有
し、各ｎ形トランジスタはそれぞれn+ソース／ドレイン
を有する、前記周辺論理、 前記浮遊ゲートは、少なくとも30原子％のシリコンか
らなる第１のパターン形成薄膜導電性層の各島部であ
り、その第１のパターン形成薄膜導電性層の他の部分も
また前記検知回路の前記絶縁ゲート電界効果トランジス
タのゲートとなり、また 前記制御ゲートは主に窒化チタンからなる第２のパタ
ーン形成薄膜導電性層の各部であり、さらに、 前記第２のパターン形成薄膜層の若干部は少なくとも
１つのp+ソース／ドレインから少なくとも１つのn+ソー
ス／ドレインへの電気的接続を形成する、 前記不揮発メモリ。 （14）第（13）項に記載されたメモリにおいて、前記第
２の導電性層のいくつかの部分は前記第１の導電性層の
所定部分とオーミツク接触する前記メモリ。 （15）基板、 露出した半導体材料の所定モート区域を画定する装置
隔離領域、 該モート領域の表面近くにあり、第１のパターン形成
薄膜導電層の各部を含む複数の能動装置、および 主として窒化チタンからなるパターン形成薄膜を含む
局部相互接続層にして、 そのパターン形成局部相互接続薄膜のいくつかの部分
は前記装置隔離領域上で前記モート領域の所定の部分を
相互接続し、 前記パターン形成局部相互接続薄膜のいくつかの部分
は前記第１のパターン形成薄膜導電性層の少なくともい
くつかの各部上に比較的薄い薄膜を重ねて容量を画定す
る前記局部相互接続層、 を有する集積回路装置 （16）基板、 露出した半導体材料の所定のモート領域を画定する装
置隔離領域、 該モート領域の表面近くにあり、第１のパターン形成
薄膜導電性層の各部を含む複数の能動装置、および 主として窒化チタンからなる第２のパターン形成薄膜
導電性層にして、 前記第２の導電性層のいくつかの部分は前記第１の導
電性層の所定の部分とオーミツク接触し、 前記第２の導電性層のいくつかの部分は前記第１のパ
ターン形成導電性層の少なくともいくつかの各部上に比
較的薄い薄膜を重ねて容量を画定する前記第２のパター
ン形成薄膜導電性層 を有する集積回路装置。 （17）基板、 露出した半導体材料の所定のモート領域を画定する装
置隔離領域、 該モート領域の表面近くにあり、第１のパターン形成
薄膜導電性層の各部を含む複数の能動装置、および 主として窒化チタンからなる第２のパターン形成薄膜
導電性層にして、 前記第２の導電性層のいくつかの部分は前記モート領
域の所定の部分とオーミツク接触し、 前記第２の導電性層のいくつかの部分は前記モート領
域の少なくともいくつかの各部上に比較的薄い薄膜を重
ねて容量を画定する前記第２のパターン形成薄膜導電性
層 を有する集積回路装置。 （18）基板、 露出した半導体材料の所定のモート領域を画定する装
置隔離領域、 該モート領域の表面近くにあり、第１のパターン形成
薄膜導電性層の各部を含む複数の能動装置、および 主として窒化チタンからなる第２のパターン形成薄膜
導電性層にして、 前記第２の導電性層のいくつかの部分は前記モート領
域の所定のp+各部とオーミツク接触し、 前記第２の導電性層のいくつかの部分は前記モート領
域の所定のn+各部とオーミツク接触し、 前記第２の導電性層のいくつかの部分は前記第１の導
電性層の所定の各部とオーミツク接触し、 前記第２の導電性層のいくつかの部分は前記第１のパ
ターン形成薄膜導電性層の少なくともいくつかの各部上
に比較的薄い薄膜を重ねて容量を画定する前記第２の導
電性層、 を有する集積回路装置。 （19）多結晶で、主にシリコンからなる第１の導電性
層、 その第１の導電性層の全部ではなくいくつかの領域を
覆う薄膜絶縁体、および 主に窒化チタンからなり、前記絶縁体が前記第１の導
電性層を覆う位置で前記絶縁体の少なくとも一部を覆う
第２の導電性層を有し、 前記第１の導電性層はさらに珪化金属を含む被覆層を
有し、その珪化金属層は、前記薄膜絶縁体または前記第
２の導電性層が第１の導電性層の上の位置する部分を除
いて前記第１の導電性のほとんど全てを覆う、 集積回路。 （20）多結晶であり、50原子％を越えるシリコンを含む
第１の導電性層、 その第１の導電性層の少なくとも一部の上にかぶさる
薄膜絶縁体にして、前記第１の多結晶導電性層との界面
近くの前記絶縁体の少なくともいくつかの部分は主とし
て、 化学量論的に近い組成変化を含む二酸化シリコン、 化学量論的に近い組成変化を含む窒化シリコン、およ
び それらの混合物 からなるグループから選択された材料からなる、前記薄
膜絶縁体、および 主に窒化チタンからなり、前記絶縁体が上に位置する
場所で前記絶縁体の少なくとも一部を覆う第２の導電性
層 を有する集積回路容量 （21）読取りトランジスタチヤンネル領域を含む半導体
部を有する基板、 該チヤンネルに隣接する第１、第２のソース／ドレイ
ン領域、 ゲート絶縁体上にかぶさり、前記トランジスタチヤン
ネル領域から絶縁されたゲート絶縁体を介してそれに容
量結合され、さらに前記半導体部上のトンネル絶縁体の
上にかぶさる浮遊ゲート、および 主に窒化チタンからなり、前記浮遊ゲート上にかぶさ
り、そこから絶縁され、それに容量結合された制御ゲー
ト を有する不揮発メモリセル。 （22）第（21）項に記載したセルにおいて、前記トンネ
ル絶縁体の厚さは前記ゲート絶縁体のそれの70％未満の
厚さであるセル。 （23）第（21）項に記載したセルにおいて、前記トンネ
ル絶縁体は主に成長させた二酸化シリコン層からなるセ
ル。 （24）第（21）項に記載したセルにおいて、前記絶縁体
は100nm未満の厚さであるセル。 （25）第（21）項に記載したセルにおいて、前記制御ゲ
ートは少なくとも５原子％の酸素を含むセル。 （26）以下の工程を含む方法によつて製造された生成物
であつて、その方法は、 （ａ）単結晶シリコンからなる基板を与える工程、 （ｂ）所定パターンの装置隔離領域を与えて所定位置に
あるモート領域を画定する工程、 （ｃ）前記モート領域の所定の位置上を通る絶縁ゲート
を含む第１のパターン形成薄膜導電性層を形成してトラ
ンジスタを画定する工程、 （ｄ）前記第１の導電性層の少なくともいくつかの部分
上に薄膜絶縁体を備える工程、 （ｅ）ほぼチタンからなる金属を全体的に被着する工
程、 （ｆ）窒素を含む雰囲気中で加熱し、前記金属の一部は
前記基板の露出シリコン部分と反応して珪化チタンを形
成し、前記金属の他の部分は前記窒素雰囲気と反応して
大きな割合の窒化チタンを含む金属を形成するようにす
る工程、および （ｇ）前記第１のパターン形成薄膜導電性層上の前記薄
膜絶縁体の少なくともいくつかの位置に適所に前記窒化
チタン層のいくつかの部分を残して比較的高い固有容量
を有する領域を画定しながら、前記窒化チタン層の所定
位置をエツチして所定パターンの局部相互接続を備える
工程を含む、 前記生成物。 （27）以下の工程を含む方法によつて製造された生成物
であつて、その方法は （ａ）単結晶シリコンからなる基板を与える工程、 （ｂ）所定パターンの装置隔離領域を与えて所定位置に
あるモート領域を画定する工程、 （ｃ）そのゲートが第１のパターン形成薄膜導電性層の
各部によつて形成されるように絶縁ゲート電界効果トラ
ンジスタを前記モート領域内の所定位置に形成する工
程、 （ｄ）前記第１のパターン形成薄膜導電性層の少なくと
もいくつかの部分上に薄膜絶縁体を備える工程、 （ｅ）ほぼチタンからなる金属を全体的に被着する工
程、 （ｆ）パターン形成薄膜キヤツプ層を備えて前記金属層
のいくつかの部分を被覆し、また比較的高い固有容量値
が望まれる所定の位置において前記第１のパターン形成
薄膜導電性層上の前記薄膜絶縁体の少なくともいくつか
の位置上の前記金属層の各部をも被覆し、また窒素雰囲
気中で前記基板および前記金属を加熱して露出シリコン
と接触した前記金属層の各部がシリコンと反応して珪化
チタンを形成するように、前記キヤツプ層によつて露出
された金属の各部が前記窒素雰囲気と反応してその金属
層の表面で大きな割合の窒化チタンを含む材料を形成す
るようにする工程、および （ｇ）前記キヤツプ層によつて被覆されず、またシリコ
ンと接触もしていなかつた前記金属の各部の反応生成物
をエツチ除去して所定パターンの局部相互接続を与える
工程を含む、 前記生成物。 （28）集積回路を製造する方法であつて、 （ａ）少なくともいくつかの表面領域で主にシリコンか
らなる単結晶半導体部を有する基板を与える工程、 （ｂ）所定パターンの装置隔離領域を与えて、前記単結
晶半導体部の所定位置にある分離モート領域を画定する
工程、 （ｃ）そのゲートが第１のパターン形成薄膜導電性層の
各部によつて形成されるように絶縁ゲート電界効果トラ
ンジスタを前記モート領域内の所定位置に形成する工
程、 （ｄ）前記第１のパターン形成薄膜導電性層の少なくと
もいくつかの部分上に薄膜絶縁体を備える工程、 （ｅ）ほぼチタンからなる金属を全体的に被着する工
程、 （ｆ）前記基板および金属を窒素含有雰囲気中で加熱し
て、前記金属の一部は前記基板の露出シリコン部分と反
応して珪化チタンを形成し、前記金属の他の部分は前記
窒素雰囲気と反応して大きな割合の窒化チタンを含む層
をその表面に形成するようにする工程、および （ｇ）前記第１のパターン形成薄膜導電性層上の前記薄
膜絶縁体の少なくともいくつかの位置で適所に前記窒化
チタン層のいくつかの部分を残して比較的高い固有容量
を有する領域を画定しながら、前記窒化チタン層の所定
位置をエツチして所定パターンの局部相互接続体を備え
る工程、 を含む前記方法。 （29）第（28）項に記載された方法において、前記薄膜
絶縁体は二酸化シリコンで500Å未満の厚さを有してい
る方法。 （30）第（28）項に記載された方法において、前記薄膜
絶縁体は主に、二酸化シリコンと窒化シリコンの組合せ
からなる方法。 （31）第（28）項〜第（30）項に記載された方法におい
て、前記薄膜絶縁体は二酸化シリコン層上に窒化シリコ
ン層を有する方法。 （32）第（28）項に記載された方法において、金属を被
着する前記工程の前に前記第１のパターン形成薄膜導電
性層の全部分ではなくいくつかの部分上で前記薄膜絶縁
体が適所に置かれる方法。 （33）第（28）項に記載された方法において、金属を被
着する前記工程の前に前記第１のパターン形成薄膜導電
性層の全部分ではなくいくつかの部分上で前記薄膜絶縁
体が適所に置かれ、 前記第１のパターン形成薄膜導電性層は少なくとも70
原子％のシリコンからなり、 それによつて前記第１のパターン形成薄膜導電性層の
前記部分のうちのいくつかの部分は、窒素含有雰囲気中
の前記加熱工程の間に珪化物を形成するよう反応する、 前記方法。 （34）第（28）項に記載された方法において、前記珪化
物工程（ｅ）に続いて、 （ｇ）前記珪化物領域をアニールしてその抵抗率を低下
させる工程 をさらに含む方法。 （35）第（28）項〜第（34）項に記載された方法におい
て、前記加熱工程（ｅ）は500°〜750℃の範囲の温度で
実施され、前記珪化物アニール工程（ｇ）は700℃〜875
℃の範囲の高温で実施される方法。 （36）第（28）項に記載された方法において、前記チタ
ン金属は2000Å未満の厚さで付着される方法。 （37）第（28）項に記載された方法において、 前記工程（ｃ）において前記第１のパターン形成薄膜
導電性層は60原子％を越えるシリコンを含み、 前記工程（ｆ）において前記窒化チタン層は、前記ゲ
ート領域の所定のものから前記ソース／ドレイン領域の
所定のものへの接続を与えるようにパターン形成され
る、 前記方法。 （38）第（28）項に記載された方法において、 前記工程（ｃ）において前記第１のパターン形成薄膜
導電性層は60原子％を越えるシリコンを含み、 前記工程（ｆ）において前記窒化チタン層は、前記ゲ
ート領域の所定のものから前記p+ソース／ドレイン領域
の所定のものへまた前記n+ソース／ドレイン領域の所定
のものへの接続を与えるようにパターン形成される、 前記方法。 （39）第（28）項に記載された方法において、 前記工程（ｆ）において前記窒化チタン層は所定のコ
ンタクトホール位置で適所に前記チタンを残すようにパ
ターン形成され、さらに、 （ｈ）前記電界効果トランジスタ上に層間絶縁体を被着
する工程、 （ｉ）所定のコンタクトホール位置で前記層間絶縁体を
貫通するコンタクトホールをカツトしてそのコンタクト
ホールの底部で前記チタンを露出させる工程、および （ｊ）前記コンタクトホールの底部で各窒化チタン層と
接触し、所定の相互接続を構成するようにパターン形成
金属層を備える工程を含む前記方法。 （40）第（28）項に記載された方法において、金属を被
着する前記工程（ｅ）は30原子％以上のチタンを含む金
属を全体的に被着する工程である方法。 （41）集積回路を製造する方法であつて、 （ａ）少なくともいくつかの表面領域で主にシリコンか
らなる単結晶半導体部を有する基板を与える工程 （ｂ）所定パターンの装置隔離領域を与えて、前記単結
晶半導体部の所定位置にある分離モート領域を画定する
工程、 （ｃ）そのゲートが第１のパターン形成薄膜導電性層の
各部によつて形成されるように絶縁ゲート電界効果トラ
ンジスタを前記モート領域内の所定位置に形成する工
程、 （ｄ）前記第１のパターン形成薄膜導電性層の少なくと
もいくつかの部分上に薄膜絶縁体を備える工程、 （ｅ）ほぼチタンからなる金属を全体的に被着する工程 （ｆ）パターン形成薄膜キヤツプ層を備えて前記金属層
のいくつかの部分を被覆し、また比較的高い固有容量値
が望まれる所定の位置において前記第１のパターン形成
薄膜導電性層上の前記薄膜絶縁体の少なくともいくつか
の位置上の前記金属層の各部をも被着し、また窒素雰囲
気中で前記基板および前記金属を加熱して露出シリコン
と接触した前記金属層の各部がシリコンと反応して珪化
チタンを形成するように、前記キヤツプ層によつて露出
された金属の各部が前記窒素雰囲気と反応してその金属
層の表面で大きな割合の窒化チタンを含む材料を形成す
るようにする工程、および （ｇ）前記キヤツプ層によつて被着されない前記金属層
の各部をエツチング除去して所定パターンの局部相互接
続を与える工程、 を含む前記方法。 （42）第（41）項に記載された方法において、さらに、 （ｈ）前記キヤツプ層の残りの部分を除去する工程、お
よび （ｉ）前記金属層の残りの部分を窒素含有雰囲気中でア
ニールする工程、 を含む方法。 （43）集積回路を製造する方法であつて、 （ａ）少なくともいくつかの表面領域で主にシリコンか
らなる単結晶半導体部を有する基板を与える工程、 （ｂ）所定パターンの装置隔離領域を与えて、前記単結
晶半導体部の所定位置にある分離モート領域を画定する
工程、 （ｃ）多結晶でかつ30原子％を越えるシリコンを含む第
１のパターン形成薄膜導電性層の各部によつてゲートが
形成される絶縁ゲート電界効果トランジスタを前記モー
ト領域内に形成する工程、 （ｄ）前記第１のパターン形成薄膜導電性層の少なくと
もいくつかの部分上に薄膜絶縁体を備える工程、 （ｅ）金属を全体的に被着する工程、 （ｆ）前記金属と接触した前記半導体および前記第１の
導電性層の全ての部分は珪化物を形成するように反応
し、 前記金属の導電性反応生成物は第２のパターン形成薄
膜導電性層を構成するように適所に残され、 前記第２の導電性層が前記第１の層上の前記薄膜絶縁
体上にかぶさる全ての位置で、その第２の導電性層が第
１導電性層に対して比較的高い固有容量を有する、 という条件の上で前記基板および金属を加熱し、その導
電性生成物を所定のパターンにエツチング除去する工程 を含む前記方法。 （44）集積回路であつて、 基板、 露出半導体材料の所定のモート領域を画定する装置隔
離領域、 前記モート領域の表面近くの第１の複数の能動装置に
して、ゲートとして第１のパターン形成薄膜導電性層の
各部を含む絶縁ゲート電界効果トランジスタを有する能
動装置、および 主として窒化チタンからなる第２のパターン形成薄膜
導電性層にして、 前記第２の導電性層のいくつかの部分は前記モート領
域の所定の各部とオーミツク接触し、 前記第２の導電性層のいくつかの部分は前記モート領
域の少なくともいくつかの部分上の比較的薄い薄膜絶縁
体上を覆つて前記モート領域の表面近くに第２の複数個
の能動装置を画定し、その第２の能動装置はゲートとし
て前記第２のパターン形成薄膜導電性層の各部を含む絶
縁ゲート電界効果トランジスタからなり、また第１の能
動装置のゲート絶縁体の酸化物等化物の厚さの150％を
越えるゲート絶縁体の酸化物等化物厚を有する、前記第
２のパターン形成薄膜導電性層、 を有する前記集積回路。 （45）集積回路の製造方法であつて、 （ａ）少なくともいくつかの表面領域で主にシリコンか
らなる単結晶半導体部を有する基板を与える工程、 （ｂ）所定パターンの装置隔離領域を与えて、前記単結
晶半導体部の所定位置にある分離モート領域を画定する
工程、 （ｃ）第１のパターン形成薄膜導電性層の各部によつて
ゲートが形成される第１の複数の絶縁ゲート電界効果ト
ランジスタを前記モート領域内の所定位置に形成する工
程、 （ｄ）前記第１のパターン形成薄膜導電性層の少なくと
もいくつかの部分上に薄膜絶縁体を備え、また前記各モ
ート領域内の第２の複数個の絶縁ゲート電界効果トラン
ジスタの所定の位置上に薄膜絶縁体を備える工程、 （ｅ）ほぼチタンからなる金属を全体的に被着する工程 （ｆ）前記基板および金属を窒素含有雰囲気中で加熱し
て、前記金属の一部は前記基板の露出部と反応して珪化
チタンを形成し、前記金属の他の部分は前記窒素雰囲気
と反応して大きな割合の窒化チタンを含む層をその表面
に形成するようにする工程、および （ｇ）前記第２トランジスタ位置上の前記薄膜導電体の
少なくともいくつかの位置で適所に前記窒化チタン層の
いくつかの部分を残して前記トランジスタのゲートを画
定しながら、前記窒化チタン層の所定位置をエツチして
所定パターンの局部相互接続体を備える工程、 を含む前記方法。 （46）第（45）項に記載された方法において、前記第２
トランジスタの位置上の前記薄膜導電体の前記部分は二
酸シリコンで、300Åを越える厚を有する方法。 （47）第（45）項に記載された方法において、前記第２
トランジスタの位置上の前記薄膜絶縁体は主に二酸化シ
リコンと窒化シリコンの組合せからなる方法。 （48）第（45）項〜第（47）項に記載された方法におい
て、前記第２トランジスタの位置上の前記薄膜絶縁体は
二酸化シリコン層上に窒化シリコン層を含む方法。 （49）第（45）項に記載された方法において、前記第２
トランジスタの位置上の前記薄膜絶縁体は成長させた二
酸化シリコン層上に窒化シリコン層を含む方法。 （50）集積回路であつて、 露出半導体材料の所定のモート領域を画定する装置隔
離領域を含む基板、 前記モート領域の表面近くにある第１の複数の能動装
置にして、ゲートとして第１のパターン形成薄膜導電性
層の各部を含む絶縁ゲート電界効果トランジスタを有す
る能動装置、 および 主に窒化チタンからなる第２のパターン形成薄膜導電
性層にして、それのいくつかの部分が露出半導体材料の
少なくともいくつかの領域の各部上のゲート絶縁体を覆
つて第２の複数の能動装置を画定する第２パターン形成
薄膜導電性層、を含み、 前記第２の能動装置は前記半導体材料内のチヤンネル
によつて分離された第１、第２のソース／ドレインを有
する絶縁ゲート電界効果トランジスタを含み、 前記第２の能動装置は前記第２のパターン形成薄膜導
電性層の各部分をゲートとして含み、各ゲートは、前記
第１のパターン形成薄膜導電性層の一部を含むゲート端
部延長部によつて前記ソース／ドレイン領域の少なくと
も１つから横方向に分離されており、 前記ゲート端部延長部はゲートには容量結合されてい
るがそこにDC結合はされておらず、 また、前記ゲート端部延長部は前記ソース／ドレイン
に容量結合されているがそこにDC結合はされていない、 前記集積回路装置。 （51）第（50）項に記載された装置において、 前記各第１の能動装置はそのゲートの側壁に側壁に側
壁絶縁性フイラメントを有し、 前記各第２の能動装置は前記ソース／ドレインに最も
近い前記ゲート端部延長部の側壁上に側壁絶縁性フイラ
メントを有し、 前記第２の能動装置の前記ゲート端部延長部の側壁上
の前記側壁絶縁性フイラメントは前記第１の能動装置の
前記側壁絶縁性フイラメントとほぼ同じ寸法を有する、 前記装置。 （52）第（51）項に記載されていた装置において、前記
ゲート端部延長部はその両側の側壁上に前記側壁絶縁性
フライメントを有する、装置。 （53）第（50）項に記載された装置において、 前記各第１の能動装置は、前記半導体のソース／ドレ
イン部と前記ゲートの下にある半導体の部分との間で横
方向に延びる低濃度ドープドレイン延長領域を含み 前記各第２の能動装置は、前記ソース／ドレイン部と
前記ゲート端部延長部の下にある前記半導体の部分との
間で横方向に延びる低濃度ドープドレイン延長領域を含
み、 前記第２の能動装置の前記低濃度ドープドレイン領域
は前記第１の能動装置の低濃度ドープ領域とほぼ同じ寸
法を有している、 前記装置。 （54）第（50）項に記載された装置において、 前記第１の能動装置の前記ゲートは第１のゲート絶縁
性層によつて前記半導体から隔離され、 前記第２の能動装置の前記ゲート端部延長部は前記第
１のゲート絶縁性層の他の各部によつて前記半導体から
隔離され、 前記第１のゲート絶縁性層の絶縁体厚の150％を越え
る絶縁体厚を有する第２のゲート絶縁性層によつて前記
第２の能動装置の前記ゲートは前記半導体から隔離され
ている、 前記装置。 （55）第（50）項に記載された装置において、前記第２
の各能動装置は第１、第２の両方の前記ゲート端部延長
部を含む、装置。 （56）第（50）項に記載された装置において、前記第２
の各能動装置は、相互にDC結合されていない第１、第２
両方の前記ゲート端部延長部を含む、装置。 （57）第（56）項に記載された装置において、前記ゲー
ト端部延長部の少なくとも１つは前記チヤンネルの上に
ない少なくとも１つの位置で前記ゲートと容量的に結合
され、前記第１のゲート端部の前記ゲートへの容量結合
は前記第２のゲート端部延長部の前記ゲートへの容量結
合と同じではない、装置。 （58）第（50）項に記載された装置において、前記ゲー
ト端部延長部は前記チヤンネルの上にない少なくとも１
つの位置で前記ゲートに容量結合されている装置。 （59）集積回路メモリであつて、 露出半導体材料のモート領域を画定する装置隔離領域
を含む基板、 複数個のメモリセルにして、各セルが 前記モート各領域においてチヤンネル、第１、第２の
ソース／ドレインを有する絶縁ゲート電界効果パストラ
ンジスタと、 下板、容量絶縁体およびその下板から容量絶縁体によ
つて絶縁された上板を有し、それらの板は前記装置隔離
領域のほぼ全体を覆う、記憶容量を含み、 前記パストランジスタの前記第１のソース／ドレイン
は局部相互接続体を介して前記記憶容量の前記上板に接
続されている、前記メモリセル、を含み、 前記パストランジスタの各ゲートおよび前記各容量の
前記下板は、多結晶でかつ30原子％を越えるシリコンを
含む第１のパターン形成薄膜導電性層の各部分を含み、 前記局部相互接続体および前記各容量の上板は、主に
窒化チタンからなる第２のパターン形成薄膜導電性層の
各部分を含み、また、 前記パストランジスタの各第２のソース／ドレインに
接続された少なくとも１つのビツトライン、および 前記パストランジスタの各ゲートに接続された少なく
とも１つのワードライン を含む前記集積回路メモリ。 （60）第（59）項に記載された装置において、前記第２
の導電性層は主として窒化チタンを含み、また少なくと
も５原子％の酸素も含む装置。 （61）第（59）項に記載された装置において、前記第２
の導電性層は2000Å未満の厚さである、装置。 （62）第（59）項に記載された装置において、前記第２
の導電性層は主として窒化チタンからなる装置。 （63）第（59）項に記載された装置において、前記第１
の導電性薄膜層は主にシリコンからなる装置。 （64）第（59）項に記載された装置において、前記第１
の導電性薄膜層は珪化物層からなる装置。 （65）第（59）項〜第（64）項に記載された装置におい
て、所定位置にある前記第１の導電性層の前記珪化物と
前記第２の導電性層がオーミツク接触する装置。 （66）集積回路メモリであつて、 結晶半導体材料の領域を含む基板、 複数個のメモリセルに対して、各セルが 前記半導体材料内においてチヤンネル、第１、第２の
ソース／ドレインを有する絶縁ゲート電界効果パストラ
ンジスタと、 下板、容量絶縁体およびその下板から容量絶縁体によ
つて絶縁された上板を有し、前記下板は前記半導体材料
の上に横置され、フイールド板絶縁体によつてそこから
隔離されている前記メモリセルを含み、 前記パストランジスタの各ゲートおよび前記各容量の
前記下板は、多結晶でかつ30原子％を越えるシリコンを
含む第１のパターン形成薄膜導電性層の各部を含み、 前記局部相互接続体および前記各容量の上板は、主に
窒化チタンからなる第２のパターン形成薄膜導電性層の
各部分を含み、また、 前記パストランジスタの各第２のソース／ドレインに
接続された少なくとも１つのビツトライン、および 前記パストランジスタの各ゲートに接続された少なく
とも１つのワードライン を含む前記集積回路 （67）集積回路であつて、 基板、 露出半導体材料の所定のモート領域を画定する装置隔
離領域、 前記モート領域の表面近くにある複数の能動装置にし
て、多結晶でかつ30原子％を越えるシリコンを含む第１
の薄膜導電性層によつて前記モートの前記半導体領域の
表面上の前記能動装置の各部が形成される能動装置、 主として窒化チタンからなるパターン形成薄膜を含む
局部相互接続層にして、その各部が所定の電気回路構成
に従がつて前記能動装置の各部とオーミツク接触した局
部相互接続層、 各部が所定の電気回路構成に従つて前記能動装置の各
部とオーミツク接触したパターン形成薄膜金属相互接続
層、および 少なくとも１つの容量にして、各容量は 前記第１の薄膜導電性層の各部を含む第１の板、 その第１板の上に被覆されかつそこから絶縁され、前
記パターン形成局部相互接続薄膜層の各部を含む第２の
板および その第２板の上に被覆されかつそこから絶縁され、前
記金属相互接続層の各部を含む第３の板を含む容量、 を含む前記集積回路。 （68）第（67）項の装置において、前記金属層の前記部
分の少なくともいくつかは前記局部相互接続層の垂直介
在部を介して前記能動装置の各部とオーミツク接触する
装置。 （69）第（67）項に記載された装置において、前記相互
接続層は前記各能動装置とオーミツク接触するよう前記
第２板の少なくともいくつから直接に延びる装置。 （70）第（67）項に記載された装置において、前記第２
板から第３板への固有容量は前記第２板から第１板への
それの1/2を越えている装置。 （71）第（67）項に記載された装置において、前記第２
板から第３板への固有容量は前記第２板から第１板への
それの1/2を越え、第１板と第３板は接続されている装
置。 （72）第（67）項に記載された装置において、前記第１
板と第３板は接続されている装置。 （73）第（67）項に記載された装置において、前記金属
相互接続層は主にアルミニウムを含む装置。 （74）集積回路の製造方法であつて、 （ａ）少なくともいくつかの表面領域で主にシリコンか
らなる単結晶半導体部を有する基板を与える工程、 （ｂ）所定パターンの装置隔離領域を与えて、前記単結
晶半導体部の所定位置にある分離モト領域を画定する工
程、 （ｃ）第１のパターン形成薄膜導電性層の各部によつて
ゲートが形成される絶縁ゲート電界効果トランジスタを
前記モート領域内の所定位置に形成する工程、 （ｄ）前記第１のパターン形成薄膜導電性層の少なくと
もいくつかの部分上に第１の容量絶縁体を備える工程、 （ｅ）ほぼチタンからなる金属を全体的に被着する工
程、 （ｆ）前記基板および金属を窒素含有雰囲気中で加熱し
て、前記金属の一部は前記基板の露出部と反応して珪化
チタンを形成し、前記金属の他の部分は前記窒素雰囲気
と反応して大きな割合の窒化チタンを含む層をその表面
に形成するようにする工程、 （ｇ）所定の容量位置上において前記第１のパターン形
成薄膜導電性層上の前記第１の容量絶縁体の少なくとも
いくつかの位置上の適所に前記窒化チタン層の各部を残
しながら、前記窒化チタン層の所定位置をエツチして所
定パターンの局部相互接続体を備える工程、 を含む前記方法。 （ｈ）前記能動装置および前記容量位置のほとんど全部
を被覆する層間絶縁体を備える工程、 （ｉ）前記層間絶縁体の第１の部分を除去して前記容量
位置の少なくともいくつかを露出し、さらに第２の容量
絶縁体を被着する工程。 （ｊ）前記層間絶縁体の第２の部分を除去して所定のオ
ーミツク接触位置を露出する工程および （ｋ）金属を被着、エツチして所定形状の薄膜金属相互
接続層を画定し、前記各容量位置上の絶縁容量上板を画
定する工程 を含む前記方法。
18号）で教示された新規な部類の集積回路製造方法で
は、窒化チタン相互接続線を非常に簡便に製造できる画
期的な局部相互技術が提案されている。これらの接続線
は、露出シリコン基板領域の表面および露出ポリシリコ
ン接続線の表面を珪化物（シリサイド）で被覆するため
に自己整列珪化（セルフアラインシリコン化）が起こる
ことを可能にしながらp+基板領域、n+基板領域および任
意パターンのポリシリコンを相互接続するために配線し
てそれらの導電性を改善できる。 浮遊ゲート不揮発性メモリ（EPROMまたはEEPROM）を
製造するための最も古い方法では、メモリセルは２つの
分離したポリシリコン層を用いて形成される。第１の層
は通常、メモリセルの浮遊ゲート用にだけ用いられる。
これに対して、第２の層は通常、浮遊ゲートメモリセル
の制御ゲートおよび周辺のMOSゲート装置（すなわち、
絶縁ゲート電界効果トランジスタ）のゲート用に用いら
れる。第２の層は導電性を増大させるためにしばしばシ
リコン化される。 ダイナミツクランダム−アクセスメモリ（DRAM）を製
造する従来の方法では、、メモリセルは２つの分離した
ポリシリコン層を用いて形成する。第１の層は通常、パ
ストランジスタのゲート用であり、第２の層は記憶容量
の上板用である。 薄膜被着工程およびパターンエツチング工程は両方と
もかなり費用のかかる工程であるから、上記のような装
置は少ない数のポリシリコン被着、エツチング工程で製
造できることが強く要請される。これによつて製造コス
トが減少されるからである（これは上記“汎用”パーツ
において特に重要である）。 製造方法の単純化 一般的にいうと、本発明はたつた１つのポリシリコン
レベルを用いる方法で多くの利点を得ることを可能にす
る（他の方法では２レベルのポリシリコンが必要となろ
う）。上記したEPROMはこの一般的な可能性のほんの一
例にすぎず、おびただしい種類の他の装置にもあてはめ
ることが可能である。別の例は単一レベルのポリシリコ
ンを必要とするにすぎないDRAMセルで、このようなDRAM
セル（このうちの２つの型式が後で詳細に説明される）
は密度および経済性の点で多くの利点を与える。 同様にして、本発明の別の部類の実施例は、他の方法
では３レベルのポリシリコンが必要される多くの利点を
得るのに２レベルだけのポリシリコンを用いた方法で可
能にする。EEPROMはこの可能性のほんの一例で、他の多
くの種類にもあてはめることができる。 本発明のさらに別の部類の実施例は他の方法では４レ
ベルのポリシリコンが必要とされる多くの利点を得るの
に２レベルだけのポリシリコンを用いた方法を用いるこ
とを可能にする。上記２レベルポリ方法において２つの
シリコン化工程および２つの層間絶縁被着、パターン化
工程を用いることによつて、TiNの２つの独立した層を
容量板、局部相互接線などに利用できる。 本発明は、上記基礎出願において教示された技術の特
に有用な発展として、通常は２レベルのポリシリコンを
必要とする多くの装置（とくに浮遊ゲート不揮発性メモ
リ）の構造およびその製造方法を大きく簡単化するのに
TiN形成を用いることができることを教示する。本発明
はまた、不揮発メモリは１層だけの被着ポリシリコンを
用いて形成できることを教示する。パターン化絶縁体は
そのポリシリコンのいくつかの領域を覆うので、これら
の領域のチタン金属は反応工程の間にシリサイドにはな
らないで、窒化チタン（TiN）の薄膜（これは非常に便
利な導体である）に転化されることになる。しかし、下
にあるシリコン領域（基板単結晶シリコン、多結晶シリ
コンのいずれか）がこの絶縁薄膜によつて被着チタンか
ら保護されない場合は、窒素−大気反応工程によつて全
ての当該位置で珪化チタン（チタニウムシリサイド）が
形成されてしまう。チタン金属がフイールド酸化物また
は他の非シリコン材料上を通る場合には、それは窒化チ
タンとなる。この窒化チタンはそれがその上を通る露出
シリコンの全ての領域と既にオーミツク接触している。
こうして、この窒化タンタ層にパターニングを施すだけ
で、第２ポリシリコン層の完全埋込み接触性能に対する
等価物を形成できる。すなわち、この層は、所望の場合
（周辺において）には、基板のn+またはp+ソース／ドレ
イン部と直接接触できる。 このようにして、本発明は従来の浮遊ゲートメモリ製
造方法より簡単な製造過程という有意義な利点を与え
る。 本発明はさらに、窒化タタン層は通常、第２ポリシリ
コン層（窒化チタンが存在するため製造過程から省くこ
とが可能である）より薄いという利点を与える。すなわ
ち、TiNの比較的薄い膜に対して許容可能なシート抵抗
（短い相互接続線に対して）が達成できる（1000Å厚の
TiN膜に対して10Ω／□またはそれ以上）程十分にTiNの
バルク抵抗は低い。 本発明はさらに、TiNの拡散障壁特性のためにこのTiN
層が、反ドーピングを起すTiN層を通してのドーパント
の拡散による問題を生じさせないで、n+またはp+シリコ
ンまたはポリシリコンと直接接触できるという利点を与
える。このことは一般に、たとえばシリサイドについて
はいえない。 不揮発性ロジツク 本発明の別の重要な部類の利点はわずかに修正するだ
けで不揮発メモリトランジスタを現在通用しているVLSI
論理処理に挿入可能であることである。このことは、マ
イクロプロセツサや“EPAL"ロジツクでは極めて有益で
ある。 マイクロプロセツサでは、少なくとも少量のチツプ上
不揮発性メモリを有することが極めて都合がよい。これ
によつて、システム設計者は注文に対する多数の選択肢
を得ることができる。たとえば、不揮発メモリは制御用
にシステムパラメータをロードするのに用いることがで
きる。初期設定用のメモリポインタとして用いることが
できる（それによつてクラツシユまたはパワーグリツチ
後の回復を容易にする）。バス再構成用に用いることが
できる。この他種々の態様で用いることができる。マイ
クロプロセツサ設計者の間では、この機能に対する多大
の期待が存するが、今までに希望するたびに用いられた
訳ではなかつた。その１つの理由は従来の不揮発性装置
技術を論理流れに適用するにはこれ程大きなプロセス修
正が通常必要とされることである。このプロセス修正は
設計者の立場から付加的な設計ルールの修正に変換され
て、既存の設計ソフトウエアの互換性が排除されること
になるかもしれない。したがつて、本発明の基本的な利
点は、マイクロプロセツサにオンチツプ不揮発メモリ
（これは容易かつ高い信頼性をもつて実現できる）を備
えることである。 重要な部類の半導体製品の１つは論理アレイである。
そこでは、能動素子アレイ１の相互接続が通常の最終マ
スク工程によつて（でなければフユーズをチツプ上で飛
ばすことによつて）画定されて特定の用途に必要な機能
を行なうために最適化された高速度論理が与えられる。
“EPLA"論理は、フユーズの代りに不揮発性メモリ素子
が用いられている論理アレイを指すために一般に用いら
れている用語である。通常用いられる不揮発性素子は不
揮発性メモリ部品において用いられるものとほぼ同じマ
イクロ構造を有しているが、論理設計者はEPROMセル
を、プログラム可能論理アレイの（通常のANDプレーン
における）理論のいくつかを再構成するのに用いること
ができる再プログラム可能なフユーズとみなすことがで
きる。再言すると、（システム設計者の立場からの）大
きな利点は比較的少ない数の浮遊ゲート素子をも理論ア
レイに集積化することによつて実現できる。１つの素子
は、それがいつでも入手できて、各注文者のために異な
った論理機能でプログラムできるから多くの異なった注
文者の需要を充たすことができる。また、このような
“EPAL"は発送の前に完全にテストすることができる。
すなわち論理テスト機能は装置中にプログラムし、次に
完全機能性をテストでる。装置は消去そ行なつてそれが
働らく100％の信頼をもつて注文者に送ることができ
る。溶融部については、テストによつてヒユーズが飛ば
され、その部分はダメにされるから、発送の前に完全な
テストはできない。こうして、本発明は、プロセスの複
雑性をそれ程増大させないでまた、収率または密度を地
下させないで、不揮発論理を含む論理アレイを非常に有
利に使用可能にする。また、不揮発性装置は論理アレイ
の注文化（カスタム化）の全てを行なうのに用いること
ができ、これはプロトタイプ化およびシステム展開によ
つて極めて有利である。 本発明はEEPROMすなわち、電気的に消去可能な浮遊ゲ
ートメモリを製造するのにも適用できる。（“EEPROM"
という用語は通常、浮遊ゲートとの間で電子トンネリン
グが生ずるように浮遊ゲートの表面に大きな垂直電場を
発生するバイアスをかけることによつてプログラムまた
はデプログラム（プログラム解放）される浮遊ゲートの
部類について用いられる。これに対して、EPROMは通
常、熱電子を用いる高ドレインバイアスの下にチヤンネ
ル電流を用いてプログラムされ、紫外線への露光によつ
てデプログラムできるにすぎない。）EEPROMを形成する
ための従来の１つの方法は、浮遊ゲートの下に極めて薄
い絶縁体（ゲート絶縁物の主領域よりかなり薄い）の領
域を配置して浮遊ゲートと基板の間のトンネリングを促
進することである。また、浮遊ゲートの一部の下にある
付加的な薄膜を好適にはトンネリングを促進する表面凹
凸とともに用いてプログラムおよび消去の両方とも浮遊
ゲートと別の薄膜層の間のトンネリングを伴なうよにす
ることができる。本発明は上述した第１の形式のEEPROM
の製造に容易に適用でき、また、他の方法では必要とさ
れるプロセス複雑性を有利に減少させて他の形式のEEPR
OMを製造することも適用できる。 マイクロプロセツサや論理アレイの分野に対しては、
電気的にプログラム可能でかつ電気的に消去可能な不揮
発性メモリが基本的な論理要素と組合わせることができ
るならばなお有利である。上記した利点は全てかなりの
程度で得られ、このような機能は新しい応用分野を開拓
することになる。論理パーツに不揮発性メモリを含ませ
ることはプロトタイプ化、小さな生産仕事量およびユー
ザカスタム化にとつて極めて有用である。しかし、プロ
グラミングが片方向の場合は現時のプログラミングサイ
クルによつて記憶できるデータビツトの数は利用できる
不揮発性メモリビツトの数によつて厳しく制限されるこ
とになる。電気的に消去可能な不揮発性が利用できる場
合は、かなり広範囲の利用が可能である。たとえば、マ
ルチプロセツサシステムは不揮発性メモリ内にそれの現
在の構成を記憶できるのでグリツチが構成の損失を起す
ことはないが、プロセツサ相互接続アーキテクチヤはハ
ードワイヤ化でなく再構成可能である。 したがつて、本発明の別の大きな利点は、電気的な消
去可能な不揮発性メモリがわずかな修正で現在行なわれ
ているVLSI論理プロセスに挿入できるようになることで
ある。このことはマイクロプロセツサや“EPAL"論理
（この場合は“EEPAL"論理と呼ぶのがよい）において極
めて有利である。 こうして、本発明の基本的な利点はマイクロプロセツ
サにチツプ上不揮発性メモリ（これは複雑な付加的処理
工程なしに容易かつ高い信頼性をもつて実現できる）を
備えることにある。 本発明はまた、使用中に再構成できるアレイが複雑な
付加的な処理工程なしに容易にかつ高い信頼性で製造で
きるから、理論アレイでもかなりの利点が得られる。た
とえば、このことはアルゴリズムが“学習”を行なう知
識ベースシステムを実現する際に特に有用となることが
ある。 付加的構造 製造方法の単純化という極めて強力でかつ一般的に適
当可能な利点に加えて、本発明は、それ程のプロセス修
正をしないで、他の方法では製造できなかつた新規な構
造を従来の製造工程の流れに含ませることを可能にす
る。 本発明はまた従来技術において多くのアナログ回路に
おいて通常用いられた容量技術に対する代替方法を提供
する。このような回路を製造するのに通常用いられる方
法では、第１の薄膜導電性層（通常、ポリシリコン）は
容量の下板用であり、第２の薄膜導電性層（通常、ポリ
シリコンであるが、シリサイドをもつた被覆のこともあ
る）は容量の上板用さらにMOS装置のゲート用である。
本発明の別の部類の実施例は、シリコンを含んだ単一層
（とくに底部境界がシリコンからなりシリコン／絶縁体
境界の有利な電気的特性を与える単一層）が容量の下板
用および絶縁ゲート電界効果トランジスタのゲート用に
用いられることを教示する。窒化チタン薄膜相互接続層
は容量の上板用に、また好適には局部相互接続用にも用
いられる。局部相互接続用に用いられる薄膜窒化チタン
層の各部は所望のパターンの任意のドーパントレベルの
ポリシリコン、シリサイドおよび結晶シリコンを連結す
る。再言すると、この技術改良によつてトポグラフイ
（形状）が改良され、製造が簡単になり、その結果、歩
留りが上がり、コストが減少できる。 TiN層を用いることの別の有利な点はコンタクトホー
ル（接触穴）にパツドを提供することである。コンタク
トエツチ用に通常用いられる酸化物エツチ化学作用はTi
Nに対していくぶん選択性を有するから、コンタクトエ
ツチ工程が種々の厚さのコンタクトホールをエツチしな
ければならない場合にはオーバエツチに対するある程度
の保護材となる。特に、本発明によつて基板およびポリ
シリコン層に対して同時にコンタクトホールをエツチす
ることがより容易になる。また、TiNエツチストツプパ
ツドは（モートの）ソース／ドレイン領域からフイール
ド酸化物上まで延長できるので、コンタクトはソース／
ドレインの周辺部に入る必要はなく、フイールド酸化物
上へ重なることができる。これはソース／ドレインパタ
ーンをより小さく形成することができることを意味し、
本発明のさらなる利点が得られる。 本発明の好適実施例によつて提供されるTiN層のさら
に別の利用法は基板に容量を備えることである。層間絶
縁体はソース／ドレインインプラントの後にパターン化
されるから、これらの容量は高濃度ドープ拡散領域上に
配置することが可能で、それ故その寄生直列抵抗が大き
くなることはない。 本発明の好適実施例によつて提供されるTiN層のさら
に別の利用法は基板にシヨツトキダイオードを備えるこ
とである。裸のシリコンのいくつかの領域からのソース
／ドレインインプラントを遮蔽することによつて、これ
らの領域上に形成されたTiSi2/TiN層は利用可能なシヨ
ツトキダイオードとなる。 本発明の好適実施例によつて提供されるTiN層のさら
に別の利用法は、ポリ１レベルにゲートがあるトランジ
スタとは異なつたゲート酸化物厚を有する付加的グルー
プのMOSFETを備えることである。これによつて２つの異
なつた酸化物厚を有するトランジスタが単一の集積回路
装置内に容易に形成することが可能となる。２つのグル
ープのMOSFETのゲート酸化物厚は別々に最適化して、た
とえば、単一チツプ上に高電圧、低電圧両方のトランジ
スタを得ることができる。たとえは、TiNゲート装置は
浮遊ゲートメモリセルのプログラミング用に必要な高電
圧を制御するために（システムによつては、高電圧出力
線を駆動するために）を用いることができる。TiNゲー
トMOSFETの技術思想はそれ自体は新規とは思われない
（たとえば、Price等に付与された米国特許第4,605,947
号参照）が、本発明のこの部類の実施例は、非常に簡単
な製造過程の結果として、別々に最適化可能な特性をも
つたトランジスタを提供するに際し特に有利である。 本発明の別の部類の実施例は２つの型の能動装置（第
１の組のIGFETはシリサイドゲートを有し、第２の組のI
GFETはTiNゲートを有する）を含む新規な集積回路構造
を提供する。同じTiN薄膜層は局部相互接続ともなる。T
iNゲート装置は高電圧装置用に用いてもよく、シリサイ
ドゲート装置は論理装置用に用いてもよい。 本発明はまた、別の特に有利な部類の実施例として、
２つの非常に異なつた型式のトランジスタが単一レベル
のみのポリシリコンを用いた単一の集積回路上に形成で
きることを教示する。ポリシリコンのいくつかの領域に
おけるチタン金属が反応工程の間にシリサイドとならな
いで窒化チタン（これは極めて便利な導電体である）に
転化されるようにこれらの領域がパターン化絶縁体によ
つて覆われる。しかし、下にあるシリコン領域（基板単
結晶シリコンまたは多結晶シリコンのいずれか）がこの
絶縁体薄膜によつて被着チタンから保護されない場合
は、窒素−大気反応工程によつてこれら全ての位置でチ
タンシリサイドが形成されてしまうだろう。チタン金属
がフイールド酸化物または他の非シリコン材料上を通る
場合は常に窒化チタンとなる。この窒化チタンはそれが
その上を通る露出シリコンの全ての領域と既にオーミツ
ク接触している。この窒化チタン層をパターン化するこ
とによつて、第２ポリシリコン層による完全埋込コンタ
クト機能の同等物が達成される。すなわち、この層は、
（周辺において）所望の場合は常に基板のn+またはp+ソ
ース／ドレイン部と直接接触をなすことができる。特
に、この窒化チタン層の各部はトランジスタのゲート用
に用いることができる。 好適な製造工程の流れのひとつの帰結として、２つの
型式のトランジスタのゲート酸化物厚はたとえば単一チ
ツプ上に高電圧、低電圧両方のトランジスタを与えるよ
う別々に最適化できることに注意を要する。たとえば、
TiNゲート装置は浮遊ゲートメモリセルのプログラムに
必要な高電圧を制御するために（システムによつては高
電圧出力線を駆動するために）用いることができる。Ti
NゲートMOSFETの技術思想自体は新規なものではないと
思われる（たとえば、Price等に付与された米国特許第
4,605,947号参照）が、本発明のこの部類の実施例は、
非常に簡単な製造過程の結果として、別々に最適化可能
な特性をもつたトランジスタを提供するに際し特に有利
である。 上記２つの型式のトランジスタの１つの利用法はチツ
プ上（オンチツプ）高電圧トランジスタを与えることで
ある。複雑な論理機能を実現し、かつ高電圧出力を制御
できることが望まれる場合には、集積回路への応用（表
示ドライバ、小型モータコントローラ、ラインドライバ
等）が多数ある。この機能はまた、プログラミング電圧
が20ボルトと高い場合は、EEPROM構造に有用である。従
来の方法では、論理（低電圧）回路の動作速度を低下さ
せないで高電圧性能を達成するには通常、多くの特別な
工程が加えられ、また動作速度を低下するいくつかの妥
協がなされなければならないことが多い。 特に、高電圧装置を低電圧装置製造工程に適用する際
の問題の１つは熱電子注入による劣化の危険によつて生
じる。高電圧装置においてこの問題を防ぐ低濃度度ドー
プドレイン構造はあまりに高い直列抵抗を誘起したり、
あまりに多い領域を消費したりする（これは低電圧装置
では受け入れがたい）。 本発明の１つの部類の実施例は、TiNゲートがポリシ
リコンゲートエツジガード（保護）ラインの上にあるス
プリツトゲート高電圧トランジスタを与えて、低電圧装
置の特性を落さないで高電圧装置に対する熱電子保護を
与えるものである。スプリツトゲート（TiN/ポリシリコ
ン）高電圧トランジスタおよび（シリサイドを伴なつた
ポリシリコンクラツドのゲートを有する従来の論理（メ
モリ）装置の両方を１レベルだけのポリシリコンおよび
少ない数の製造工程を用いて単一の集積回路上に形成す
ることができる。 本発明の別の有利な利用形式はオンチツプ高電圧ドラ
イバのようなスプリツトゲート高電圧トランジスタを与
えてEEPROMにおけるプログラム電圧を制御することであ
る。本発明はまた、EEPROM（すなわち、電気的消去可能
な浮遊ゲートメモリ）を製造するにも適用できる。 （“EEPROM"という用語は通常、浮遊ゲートとの間で電
子トンネリングが生ずるように浮遊ゲートの表面に大き
な垂直電場を発生するバイアスをかけることによつてプ
ログラムまたはデプログラム（プログラム解放）される
浮遊ゲートの部類について用いられる。これに対して、
EPROMは通常、熱電子を用いる高ドレインバイアスの下
にチヤンネル電流を用いてプログラムされ、紫外線への
露光によつてデプログラムできるにすぎない。） EEPROM設計における固有のトレードオフの１つは高速
のプログラミングは高プログラミング電圧を用いて最も
簡単に達成できるということである（たとえば、21ボル
トでプログラムされるEEPROMは16ボルトでプログラムさ
れるものよりも何倍も高速にプログラムされる）。しか
し、高プログラム電圧を用いると高電圧を制御するに必
要な装置特性に厳しい制約が課せられ、これらの制約の
ために製造工程の複雑性が増大したり、論理装置の装置
特性が低下したりする。 本発明によるドライバはTiN制御ゲートを含むEEPROM
とともに集積化して改良されたプログラム性能をもつた
極めて簡単なEEPROM製造方法を提供することができる。
本発明の実施例の１つの部類においては、１レベルだけ
のポリシリコンを用いた製造方法が上記したカスタム化
高電圧ドライバトランジスタを含む完全に機能的なEEPR
OMを製造するのに用いられる。 EEPROMメモリアレイを形成するための従来の１つの方
法は極めて薄い絶縁体（ゲート絶縁体の主領域よりかな
り薄い）を浮遊ゲートの下に備えて浮遊ゲートと基板の
間のトンネリングを促進するものである。また、浮遊ゲ
ートの一部の下にある付加的な薄膜層を好適には表面を
凹凸にして用いて、プログラミングおよび消去が両方と
も浮遊ゲートと別の薄膜の間のトンネリングを伴なうよ
うにトンネリングを促進することができる。本発明は上
記した第１の型のEEPROMの製造に容易に適用でき、また
他の方法では必要とされるであろう製造工程の複雑性を
有利に減少して他の型式のEEPROMを製造するにも適用で
きる。 こうして、本発明は従来の高電圧論理集積回路の製造
方法よりその過程が簡単であるという大きな利点を与え
ることになる。 本発明の別の重要な部類の利点は高電圧ドライバトラ
ンジスタを現在のVLSI論理製造過程（特にCMOS製造過
程）にわずかな修正で組込むことが可能になるという点
である。このことは、現存の設計における回路の性能を
それ程阻害しないで（または再設計を要求しないで）存
在の設計には付加的な機能を設計者が加えることができ
ることを意味する。たとえば、高電圧ドライバ機能をマ
イクロプロセツサ、論理アレイまたは“高性能”メモリ
チツプ内に容易に集積化できるということである。これ
によつて製造コストおよび“適対的”な環境に対するシ
ステムカスタム化の困難性が大きく減少される。 本発明の別の部類の実施例は二重容量（金属／絶縁体
/TiN/絶縁体／ポリシリコン）を含む集積回路を提供す
る。この構造は、ポリサイド（多結晶化）層を分割する
ためにパターン化層間酸化物／窒化物層を用いて形成す
るのがよい。すなわち、ある位置ではポリサイド層は低
シート抵抗を有し、他の位置では、２つの層（TiNとシ
リコン化合物とならないポリシリコンで、これらは層間
酸化物／窒化物によつて分離される）を与えるよう垂直
に分割される。二重コンタクトエツチは第１の金属相互
接続層が被着される前になされるので、その金属は、あ
る位置では下にあるシリサイド、シリコンまたはTiNと
オーム性接触をなし、他の位置ではTiN/ポリシリコン容
量上に絶縁化金属上板を与えて二重容量を与える。 こうして、本発明の別の利点は従来技術においては別
々に追及された２つの目的を結びつけ、それによつて固
有容量に関する“分裂”の問題を解決することである。
すなわち、集積回路は高速度動作が追及されるときは、
寄生容量とくに、層間寄生容量（これは動作速度を低下
させるだけでなく、隣接導体間の連結レベル移行による
論理誤りを起すことがある）を減少させるのが望まし
い。しかし、層間寄生容量は一般的には最小化の追及が
なされるが、適当な領域に容量を構成するために高い寄
生容量が必要な多くの回路（アナログ、デイジタル共）
が存在する。本発明はこの分裂の問題を解決する。すな
わち、二重コンタクトエツチは高寄生容量の領域を上に
ある導体に与えるために用いられ、また、（随意である
がこの二重コンタクトエツチと組合わせて）、単一のク
ラツドポリシリコンレベルがある位置では分割されて高
層間寄生容量を与え、他の位置では結合されて低シート
抵抗および低寄生容量を与える。 製造過程の互換性 別の角度からみた本発明の利点は製造過程の互換性に
ついて大きな進歩を与えることである。 １つの点は本発明が従来技術において別々に追及され
た２つの目的を結合することである。１つには相互接続
体のシート抵抗の減少に対する強い要請がある。このた
めに、従来技術においてはゲートのシート抵抗を１Ω／
口の近くまたはそれ以下にレベルダウンさせようとして
シリサイド線を用いることが必要とされた。第２には、
相互接続体の高度の複雑性に対する要請がある。この第
２の目的は、シート抵抗（一定レベル；たとえば10Ω／
口以下）が接続性および横方向スペシーングの条件程厳
しくない場合に（局部相互接続体の平均長が比較的短い
から）、作業の大部分が局部相互接続体において追及さ
れた。本発明は、これらの部分的には矛盾する要求を合
致させることを可能にする。これは、ある位置では局部
相互接続レベルに高接続性の機能を与えるために分割さ
れ、他の位置では低シート抵抗を与えるために結合され
る単一のクラツドポリシリコンレベルを用いて行なわれ
る。 特に目新らしい点は、本発明の主たる実施例におい
て、結合されたTiN/TiSi2／ポリシリコン層のシート抵
抗は、同じ形状の２つのレベルを並列に組合せることに
よつて生じるものよりもかなり小さいということであ
る。たとえば、4500Åのポリシリコンと1000Åのチタン
が最初に被着される場合、シリコンとは別のTiN層は約1
0Ω／口のシート抵抗を有することになり、シリサイド
化されないポリシリコンは約25Ω／口のシート抵抗を有
するがグラツドポリシリコン（ポリサイド）は１Ω／口
付近に低下したシート抵抗を有することになる。 さらに、本発明は固有容量に関する第２の同様の“分
裂”の問題を解決する。すなわち、集積回路は高速度動
作が追及されるときは、寄生容量とにく、層間寄生容量
（これは一般に動作速度を低下させるだけでなく、隣接
導体間の連結レベル移行による論理誤りを起すことがあ
る）を減少させるのが望ましい。しかし、層間寄生容量
は一般的には最小化の追及がなされるが、適当な流域に
容量を構成するために高い寄生容量が必要な多くの回路
（アナログ、デイジタル共）が存在する。本発明はこの
分裂の問題も解決する。これは、ある位置では高層間固
有抵抗を与えるために分割され、他の位置では低シート
抵抗および低寄生容量を与えるために結合される単一の
クラツドポリシリコンレベルを用いて行なわれる。 こうして、製造過程をほんのわずか修正するだけで、
本発明は次の装置機能（性能）のいくつかまたは全部を
従来の集積回路製造方法に加えることを可能にする。 ・浮遊ゲートメモリセルを付加的ポリシリコン層を加え
ないで形成できる。 ・付加的ポリシリコン層を加えないで不揮発性プログラ
ム可能論理ゲートを論理回路に加えることができる。 ・浮遊ゲート電気的消去可能セルを付加的ポリシリコン
層を加えないで形成できる。 ・付加的ポリシリコン層を加えないで不揮発性プログラ
ム可能電気的消去可能論理ゲートを論理回路に加えるこ
とができる。 ・（基板から隔離された）容量を付加的ポリシリコン層
を加えないで形成できる。 ・基板へのソース／ドレイン拡散領域をシリサイド（珪
化物）／ニトライド（窒化物）で被覆してそのシート抵
抗を改良する。 ・ポリシリコンゲート層をシリサイド／ニトライド層で
被覆してそのシート抵抗を改良する。 ・基板に対する容量も付加的な工程なしに備えることが
できる。 ・低濃度ドープ基板領域に対するシヨツト障壁ダイオー
ドを最小限の付加的工程で備えることができる。 ・主たる組のトランジスタとは実質的に異なつた第２の
組の絶縁ゲート電界効果トランジスタを最小限の付加的
工程で備えることができる。特に、この第２の組のトラ
ンジスタは高電圧ドライバを構成するのに有利に用いる
ことができる。 ・局部相互接続体を備えてポリシリコンゲート層を隣接
したソース／ドレイン（モート）領域に直接結合するこ
とができる。 ・局部相互接続体を備えてn++ポリシリコンゲート層を
隣接したp+ソース／ドレイン（モート）領域に直接結合
できる。 ・局部相互接続体を備えてポリシリコンゲート層をn+お
よびp+ソース／ドレイン（モート）領域の両方に直接結
合できる。 ・局部相互接続体を備えてn+ソース／ドレイン（モー
ト）領域をp+ソース／ドレイン（モート）領域に直接結
合できる。 ・コンタクトエツチストツプパツドをポリシリコンゲー
ト層の上方に備えてコンタクトがポリシリコンおよびモ
ートまでエツチされるときの製造信頼性を高めることが
できる。 ・コンタクトエツチストツプパツドをソース／ドレイン
拡散領域の上方に備えて、コンタクトエツチがフイール
ド酸化物の角をチヤンネルストツプ拡散領域へ接触する
ように切離さないようにできる。 ・ソース／ドレイン拡散領域の上方からフイールド酸化
物上へ重なるコンタクトエツチパツドを備えて、コンタ
クトエツチがフイールド酸化物の角をチヤンネルストツ
プ拡散領域へ接触するように切離す危険を冒さないでソ
ース／ドレイン領域を小さくできる。 この製造過程互換性は少なくとも２つの理由で広範囲
の半導体パーツに対して大きな利点となる。第１は、最
適な基準過程を簡単に修正して広範囲の種々の装置構造
を達成する機能は、新たにカスタム化されたプロセスを
開発すること特性にしないで新たな注文者の需要に容易
に対処できることを意味する。第２に、設計ルールを標
準化し、より互換性あるものにして、現存の設計の各部
が容易に新型の製品に適用できることである。 DRAMの実施例 本発明の別の部類の実施例は新規なDRAM（ダイナミツ
クランダムアクセスメモリ）構造（記憶容量の上板はTi
N薄膜410′によつて与えられ、下板はパストランジスタ
のゲート402をも与えるポリシリコン層402′によつて与
えられる）を提供する。 ダイナミツクランダムメモリ（DRAM）を形成する従来
の方法では、メモリセルは２つの分離ポリシリコン層を
用いて形成される。第１の層は通常、パストランジスタ
のゲート用であり、第２の層は記憶容量の上板用であ
る。 薄膜被着工程おほびパターンエツチ工程は両方ともか
なり費用のかかる工程であるから、ポリシリコン被着お
よびエツチ工程の数を少なくして上記装置を製造するこ
とが強く要請される。これによつて製造コストが減少さ
れるからである（これは上記“汎用”パーツにおいて特
に重要である）。 本発明は、通常は２レベルのポリシリコンを必要とす
る多くの装置（とくにDRAMメモリ装置）の構造およびそ
の製造方法を大きく簡単化するためにTiN形成を用いる
ことが特に有利であることを教示する。本発明はまた、
DRAMメモリは１層だけの被着ポリシリコンを用いて形成
できることを教示する。パターン化絶縁体はそのポリシ
リコンのいくつかの領域を覆うので、これらの領域のチ
タン金属は反応工程の間にシリサイドにはならないで、
窒化チタンの薄膜に転化されることになる。下にあるシ
リコン領域（基板単結晶シリコン、多結晶シリコンのい
ずれか）がこの絶縁薄膜によつて被着チタンから保護さ
れない場合は、窒素−大気反応工程によつて全ての当該
位置で珪化チタン（チタニウムシリサイド）が形成され
てしまう。チタン金属がフイールド酸化物または他の非
シリコン材料上を通る場合には、窒化チタンとなるが、
この窒化チタンはそれがその上を通る露出シリコンの全
ての領域と既にオーミツク接触している。こうして、本
発明の従来のDRAMメモリ製造方法より簡単であるという
大きな利点を与える。 こうして、本発明は、装置性能を低下させないで従来
用いられたものよりずつと簡単な方法で製造できるDRAM
セルを提供する。実施によつては、DRAMが従来技術のセ
ルよりも平面的になるものもあるが、これによつて、次
の工程におけるリスクを少なくすることによつて収率が
さらに増大する（たとえば、金属レベルがエツチされる
ときのフイラメントの生じる危険が少なくなる）。 （実施例） 好適実施例の実現およびその利用について以下に詳細
に説明する。しかし、本発明は広範囲に適用可能な発明
思想（これは種々の態様で実現できる）を提供するもの
で、開示した特定の実施例は本発明を実現し、利用する
態様の例示するにすぎないものであつて、本発明の範囲
を限界づけるものではないことに注意すべきである。 サンプルEPROM製造工程の流れ ここの開示される製造工程の流れ（プロセスフロー）
によつて、第１図に示すような、埋込みn+線102が浮遊
ゲートトランジスタ104のソース／ドレインとして用い
られるEPROMが提供される。通常のものでかつ明らかな
工程（たとえば、洗絛、焼成、灰化、デグレーズ（ガラ
ス膜除去）など）は特に説明しないだろう。 1.タンク形成：次の工程は周辺装置用のｎ井戸（PMOS装
置領域）106およびｐ−井戸（NMOS能動装置領域）108を
画定するのに用いられる。 （ａ）出発材料はp+基板上（0.01〜0.02Ωcm）の12〜15
Ωcmp形エピタキシ材料（厚さが12〜15μで、（100）の
方位を有する）である。 （ｂ）酸化物／窒化物スタツクが形成され、パターン化
し、燐を（適所にホトレジストを置いたまま）インプラ
ントしｎ−井戸106を形成する。 （ｃ）厚い“色反転酸化物”を成長させて、ほぼｎ−井
戸パターンの相補物としてのｐ−井戸パターンを画定
し、窒化物をはぎ取つて色反転酸化物によつて保護され
ない汚れのない裸のシリコンを露出する。 （ｄ）ボロン（ホウ素）をインプラントしてｐ−井戸10
8を形成し、次に色反転酸化物をはぎ取る。 （ｅ）タンクインプラントを活性化し、ドライブインを
行なう。 2.モート（周辺能動素子が形成される場合にフイールド
酸化物110によつて囲まれる領域）の形成が続く。 （ａ）窒化シリコンを被着し、能動素子が形成される領
域内（および不揮発性メモリトランジスタ104上）に窒
化物を残すパターンでエツチする。ボロン−11をインプ
ラントしてフイールド酸化物110の下にチヤンネルスト
ツプ112を形成する。 （ｂ）900℃の蒸気酸化工程を実施して900°Ａの酸化物
（これはモート領域をお互いから隔離するフイールド酸
化物隔離領域となる）を成長させる（これらのフイール
ド酸化物領域110は周辺においてだけ用いられ、本実施
例において埋込n+領域上でビツトライン絶縁体ストリツ
プとなるセルフアラインされた厚い酸化物114は後で形
成される）。 3.ビツトライン拡散領域102を次に形成する。 （ａ）埋込みn+パターンをホトレジスト内に画定してビ
ツトライン拡散領域102の位置を露出する。 （ｂ）プラズマエツチを用いてビツトライン位置から残
りの窒化物を除去し、砒素をインプラント（たとえば、
50KeV、5.0E15cm-2）してビツトライン拡散領域102を形
成する。 （ｃ）インプラントされたn+領域をアニールし、アルゴ
ン雰囲気内900℃100分の酸化によつてセルフアラインさ
れた厚い酸化物114を成長させ、次に、900℃の蒸気酸化
（約40分間）行なつて埋込みn+領域上に4500Åの酸化物
を成長させる。 （ｄ）１％HFデグレーズ溶液（続いて熱い燐酸を用い
る）を用いて残りの窒化物をはぎ取り、さらに１％HFに
すばやく浸してその窒化物下のパツド酸化物をもはぎ取
る。 4.周辺素子116および116のゲートおよびメモリアレイ内
の浮遊ゲート不揮発トランジスタ104の浮遊ゲート120を
形成する。 （ａ）ダミーゲート酸化（反応Kooi効果酸化）を蒸気中
900℃で行なつて350Åの酸化物を成長させる。 （ｂ）ホトレジストをパターン化して第１の閾値電圧調
整インプラント（VTA−調整）をマスクし、浮遊ゲート
トランジスタ104の閾値電圧を適当なインプランテーシ
ヨンによつて調整する。 （ｃ）ホトレジストをはぎ取る（たとえば、H2O2／H2SO
4で）。 （ｄ）ダミーゲート酸化物を１％HFデイツプではぎ取る
（これも含めてデグレーズ工程ではHFデイツプの時間は
埋込みn+領域上の厚い酸化物（ビツトライン隔離酸化
物）の過程の損失を避けるため最小にするのが望まし
い）。 （ｅ）ゲート酸化物工程を900℃の蒸気内で行なつて400
Åの酸化物122を形成する。 （ｆ）ボロン−11をインプラント（35eV、5E11cm-2）し
て周辺のNMOS素子の閾値電圧を調整する。 （ｇ）ホトレジストをパターン化してPMOS素子のチヤン
ネルだけを露出し、ボロン−11を再びインプラント（35
KeV、9E11cm-2）して周辺のPMOS素子の閾値電圧を調整
する。 （ｈ）ホトレジストをはぎ取る。 （ｉ）ポリシリコンのLPCVD被着によつて、第１のパタ
ーン化薄膜導体層124を3000Åの厚さに形成し、850℃で
20分間POCl3の雰囲気にさらすことによつて100Ω／口に
なるまでドープする。 （ｊ）ホトレジストをパターン化して、周辺のNMOS素子
116のゲート126、周辺のPMOS素子118のゲート128、およ
びメモリアレイ内の不揮発性トランジスタ104の浮遊ゲ
ート120を画定し、それに応じて（たとえば、HCl/HBrプ
ラズマエツチ化学を用いて）ポリシリコンレベルをエツ
チする。次に、残りのホトレジストをはぎ取る。 （ｋ）2500Åの酸化物をテトラエチルオルトシランを含
む気相からのLPCVDによつて被着し、異方的にエツチし
て最大約2500Åの側壁フイラメント130を形成する。 （ｌ）層間絶縁体132を800℃の単一工程（150Åの酸化
物に続いて250Åの窒化物を被着する）でLPCVDによつて
被着する。 5.周辺のソース／ドレイン領域134および136を形成す
る。 （ａ）ホトレジストをパターン形成し、周辺のNMOS素子
のソース／ドレイン領域を露出する。次に、Asをインプ
ラント（150KeV、5E15cm-2）し、続いてＰをインプラン
ト（100KeV、4E15cm-2）する。 （ｂ）別のパターン形成ホトレジスト層を用いてPMOSソ
ース／ドレイン領域136を露出し、ボロン−11をインプ
ラントする（40KeV、3.0E15cm-2）。 （ｃ）ホトレジストをはぎ取る。 （ｄ）ソース／ドレインインプラントを900℃炉処理（A
rで60分、O2で30分、さらにArで10分）によつてアニー
ルする。 （ｅ）アレイ全体を覆うマスクを用いて周辺で層間絶縁
層132をエツチ除去する。容量がアレイの外にあること
が望ましい場合は、第１のパターン形成薄膜導体層124
上の適所に層間絶縁層132を残すだけである。 （ｆ）ホトレジストをはぎ取る。 6.TiN層129を形成して、周辺に局部相互接続体140を形
成し、アレイ内において不揮発性トランジスタ104の制
御ゲート142を形成する。 （ａ）1000Åの純チタンを全体に被着する。 （ｂ）窒化シリコン／二酸化シリコンキヤツプ層（たと
えば、800Å SiO2上に400ÅSi3N4を備える）を全体に
被着する。 （ｃ）ウエーハを加熱（675℃で30分間）し、チタンが
シリコンと接触している領域でTiSi×144を生じさせ
る。 （ｄ）窒化物／酸化物キヤツプ層をプラズマエツチして
その下の導電性チタンに化合物を、局部相互接続体140
の所望の位置およびメモリアレイ内の制御ゲート142の
所定の位置において保護するようにする（次に述べるよ
うに、これらの位置におけるチタンは酸素がドープさ
れ、チタンが多く、化学量論からはずれた窒化チタンで
ある）。この単一のパターン形成エツチ工程によつて
（不揮発性メモリトランジスタの制御ゲート、局部相互
接続体および容量（必要に応じて）の位置を画定する。 （ｅ）反応しないチタン（および窒化物／酸化物フイラ
メント）を湿式の化学エツチによつて選択的にはぎと
る。 （ｆ）ｐ形ビツトライン隔離インプラント（これはセル
フアラインすなわちビツトライン絶縁ストリツプ（厚い
酸化物）およびTiNワード線）によつて遮蔽される）を
実行してｐ形ドーピングを増大させて同じ列の隣接トラ
ンジスタを分離する。 （ｇ）ホトレジストをはぎ取り、ウエーハをアニール
（800℃の窒素雰囲気中で30分間）してシリサイド144の
シート抵抗を低下させる。 （ｈ）等角の酸化物層（たとえば、1000ÅのTEOS酸化
物）を全体に被着して、MLO層からコンタクトドーパン
ト種が外方拡散するのを防止する。 7.コンタクト（接触）を形成する。 （ａ）MLO146、たとえば、約4.5％のボロンおよび約4.5
％の燐を含むボロホスホンリケートガラス（BPSG）を被
着する。 （ｂ）900℃の炉工程（アルゴン中で約30分間）を用い
てBPSG146を緻密にする。 （ｃ）ホトレジストを塗付、パターン形成してコンタク
トホール148の位置を露出し、コンタクトホールをエツ
チし、さらに残りのレジストをはぎ取る。この工程は原
理的には周辺部にもあてはまる（ワード線を結合するの
に用いるTiNコンタクトに対する補助金損を除いてはメ
モリアレイ内にはコンタクトはないのが望ましい）こと
に注意を要する。コンタクトパツド149（これは第２の
パターン形成薄膜導電性層（局部相互接続層）129（こ
れはかなりの窒化チタンを含んでいて都合よくエツチス
トツプおよび拡散障壁を与えるのが望ましい）のパター
ン形成部によつて与えられる）を第1b図に示すようにコ
ンタクトホールの底部に含ませる。 8.周辺素子に対してだけ、従来通り、金属パターン形成
とともに処理を続ける。 （ａ）１％HFによるデグレーズを良好な金属接着を得る
ために用い、次に金属をスパツタリングによつて被着す
る。 （ｂ）着色ホトレジストを被着、パターン形成し、金属
をプラズマエツチし、次にレジストをはぎ取る。 （ｃ）構造全体を450℃CH2雰囲気内で30分間加熱して金
属をシンタし、その接触抵抗を低下させる。 9.保護オーバコートを形成する。 （ａ）4500Åのオキシ窒化物の絶縁体を LPCVDによつて全体に被着する。 （ｂ）保護オーバコートをパターン形成ホトレジストで
覆い、エツチ除去してコンタクトパツド位置で露出し、
次にホトレジストをはぎ取る。 10.裏面研磨、裏面金被着で処理を終了する。 この過程は修正して第１図に示されたようなEPROMを
製造するのに用いることができる。この場合は、ソース
／ドレイン152はLOCOSフイールド酸化物150（これは周
辺に形成されたフイールド酸化物110と同じでよい）に
おいてパターン化されたモート領域内に形成され、浮遊
ゲート124および制御142のスタツクにセルフアラインさ
れる。ソースおよびドレインに対する埋込みn+拡散領域
はこの型式のEPROMでは必要ない。 サンプルEEPROM実施例 本発明を用いてEEPROMを製造するには、（単一薄膜レ
ベルの制御ゲートを有するにすぎない型式の）従来のEE
PROMを製造するのに用いるのと同じ工程を浮遊ゲートの
製造まで用い、上述した詳細なプロセスフロートにおけ
るのと同様の工程が浮遊ゲート、制御ゲート、局部相互
接続体およびシリサイドクラツド周辺論理（任意的）を
形成するのに用いられる。すなわち、第３図の構造を形
成するためには、不揮発性トランジスタ304用のゲート
酸化物302をたとえば300Åまで成長させた後で、このゲ
ート酸化物302上にホトレジストをパターン形成し、イ
オンインプランテーシヨンを実施してトンネル酸化物30
8が後に形成される所定の位置に付加的なドーパント306
を導入する。酸化物エツチを行なつて露出（トンネル酸
化物）位置からゲート酸化物302を除去し、第２の短時
間酸化を行なつてトンネル酸化物位置に薄い酸化物（た
とえば、70〜100Å厚）を成長させる（この酸化工程は
ゲート酸化物を幾分厚くもする）。ポリシリコン120′
を被着し、パターンエツチして（好適には）周辺トラン
ジスタのゲートとともに浮遊ゲートを形成する。層間絶
縁性層132を形成して他の領域とともに浮遊ゲートを被
覆し、次に、局部相互接続体を形成するのに用いたのと
同じ材料129（上記窒化チタンが望ましい）から制御ゲ
ート142′を形成する。たとえば上述したのと同様の工
程を用いて処理工程が従来通り続く。 また、三重のポリプロセスが通常必要とされる別の型
式のEEPROMは２レベルのポリシリコンを有する本発明を
用いて製造できる。 TiNゲートトランジスタを有するサンプル 実施例 本発明のいくつかの変形例が教示している製造過程の
任意的な修正の１つはTiN層（局部相互接続層）を用い
て絶縁ゲート電界効果トランジスタのゲートを形成する
ものである。これを行なうためのサンプル構造が第５図
に示されている。 都合よいことに、窒化チタンの仕事関数はn+ポリシリ
コンのそれに十分に近く、極端すなわち極めて異例なVT
−調整ドーピングまたはバツクバイアス条件を用いなく
ともチヤンネルがバルクシリコン内にある絶縁ゲート電
界効果トランジスタのパスゲートとしてTiNを用いるこ
とができる程である。 現場反応チタンを窒化チタン源として用いる場合、Ti
NゲートIGFET用のゲート絶縁体は酸化物／窒化物スタツ
ク（たとえば上記相間絶縁体）、等級のある混合物絶縁
体または単なる窒化物層がよく、それによつてシリサイ
ド化反応に最も好適に用いられる温度で二酸化シリコン
ゲート絶縁体がかなりの程度にチタンと反応してしまう
危険を避けるようにするのがよい。しかし、酸化物絶縁
体はそれが十分に厚い場合も好適とはいえないが上記ト
ランジスタ用に用いることができる。 こうして、この部類の実施例の最も好適な実施例は浮
遊ゲートメモリセルまたは容量を画定するためにTiNゲ
ートトランジスタのゲート絶縁体用およびTiN層のポリ
シリコン層からの分離用に窒化物／酸化物スタツクを用
いる。 それ程好ましくはないが、TiNを反応生成物として生
成するのではなく、スパツタリング、蒸着またはCVDを
用いてTiNを被着することもできる。このような代替方
法で用いられる温度が低いということはゲート酸化物と
反応の危険が避けられることを意味する（このことはSi
O2と反応する温度以下の温度で化合物TiN層が被着され
る場合にとくにいえる）。この場合には、製造過程の単
純化、互換性などの多くの利点が犠牲にされるかもしれ
ないが、たとえば第５図のような構造を製造するには好
ましい方法である。 前述したように、このようなTiNゲート装置は（シリ
コンゲートトランジスタを低電圧論理用に保留しなが
ら）高電圧トランジスタを構成するのに用いることがで
きるか、または逆に、TiNゲート装置は低電圧論理用に
用いてシリコンゲート装置を高電圧用に用いることもで
きる。TiNゲート装置を高電圧装置用に用いるサンプル
実施例が第５図に示されている。この装置はEEPROMアレ
イの周辺部において有用で、EEPROMをプログラミングす
るのに有用な極めて高い電圧を処理することができる。
第５図に示された装置は第1b図の低電圧装置および第３
図のEEPROMメモリセル（または第1aのEPROMメモリセ
ル）と同じ工程系列で製造することができる。 第５図の例では、高電圧トランジスタ502はスプリツ
トゲート装置として製造される。すなわち、第１図のパ
ターン形成導電性層124（この例ではポリシリコン）の
２つのセグメントはゲート506（これは局部相互接続層
（第２のパターン形成薄膜導電性層）129の一部として
形成される）の両側でモードを横断し、（ゲート506に
印加される電圧によつてソース／ドレイン境界に誘起さ
れる高すぎる電場を避けるために）ゲート506の端部を
ソース／ドレイン領域134から分離する。この高電圧装
置のゲート506の下のゲート絶縁体は層間絶縁体132（こ
の例では、酸化物／窒化物スタツク）によつて与えら
れ、ゲート端部障壁504の下には薄い酸化物絶縁層（こ
れは、第1b図に示された周辺装置のゲート絶縁体となる
ものと同じ薄膜層の一部がよい）が置かれる。 側壁酸化物130のもつたゲート端部障壁504はゲート50
6とソース／ドレイン拡散領域134の間に再現性のある空
間を与える（この例において、CMOS周辺装置が用いら
れ、ソース／ドレイン逆ドーピングが用いられない場合
はゲート端部障壁504の一方側だけにこれらのソース／
ドレイン拡散領域134を形成するのに何ら別のマスキン
グ工程を必要としない。すなわち、ソース／ドレインイ
ンプラントの一方または両方は（PMOSソース／ドレイン
領域136からNMOSソース／ドレイン領域を区別するため
に）いずれにしてもマスクされなければならないから、
マスクされたソース／ドレインインプラントは高電圧ト
ランジスタ502のソース／ドレインを形成するのに用い
られるのである。しかし、このパターン形成工程用のマ
スクの端部はゲート端部障壁504に沿つて走るから、こ
のマスクのある程度のミスアライメントがあつても高電
圧トランジスタ502のLeffに何の効果も及ぼさない）。
また、低濃度ドープドレイン構造を生成する工程が（た
とえば、NMOS論理トランジスタ116の側壁酸化物130の下
に中間ドーピングレベルの領域を形成するために）製造
過程に含まれる場合は、これらの低濃度ドープドレイン
構造もまた高電圧トランジスタ502の側壁酸化物130の下
に現われ、熱キヤリアを誘起する劣化に対する抵抗力を
さらに増大させる。 （高電圧装置502において用いられる動作電圧に依存
して）、ゲート端部障壁（延長部）504はゲート506に容
量的にだけ結合されているのが望ましい。そしてこれら
２つの層の重なつた部分間の固有容量は適度に高いか
ら、ゲート端部延長部504の電位はゲート506の電圧スイ
ングを部分的に追跡し、それによつて通常はドレイン端
部付近の電位を下げホツトキヤリア効果を減少させる。
ホートキヤリア効果に対するこのような保護形式の代償
はいくぶん直列抵抗が加えられることであるが、このこ
とは高電圧集積回路装置にとつてしばしば二次的な関心
事となる。ゲート端部延長部504のほぼ中央までゲート5
06が重なることによつてある程度の容量結合が与えられ
る。そして（ゲート端部延長部504上のより大きな電圧
スイングを達成するために）緊密な結合が望ましい結合
は、高電圧装置502近くのフイールド酸化物110上に容量
パツドを加えることができる（逆に、ゲート端部延長部
に誘起される電圧スイングが少ないことが望ましい場合
は、たとえば、その延長部をゲートが上にないモート領
域まで延長することによつて他方向で別の容量結合をそ
れに与えることができる）。また、（直列抵抗が増大し
ても）ホツトキヤリア効果に対する一層大きな保護が望
ましい場合は、最小の形状より大きい幅にゲート端部延
長部504をパターン形成できる。 任意的ではあるが、ゲート端部がゲートの両端に用い
られる場合は、２つのゲート端部延長部はお互いからDC
−絶縁される（もつとも、それらは共にゲートに結合し
ているから容量的に結合しているのはもちろんであ
る）。このことの利点は、浮遊ノードであるドレイン側
のゲート端部延長部が長時間にわたるホツトキヤリア注
入による電荷蓄積を幾分受けやすいということである。
ドレイン側ゲート端部延長部をソース側ゲート端部から
分離することによつて、電荷注入によるトランジスタ特
性の変化は最小にされる。 もう一つの任意的なプロセス修正は、高電圧装置のチ
ヤンネルに付加的インプラント、すなわちVT調整用の浅
いインプラントやパンチスルーを避けるのに役立つ深い
インプラントを備えることである。これらのインプラン
トはVT−調整インプラントがなされているときに製造過
程中で同時に生成されるのがよい。そして、NMOS、PMOS
VT−調整用に２つのマスクを用いる場合は、高電圧装
置のインプラントは付加的マスク工程を必要としない
（これを実現するためには、第２のVT−調整マスキング
工程をハードマスクとして実行できる（もつともこれは
さらに被着、除去工程を必要とする））。 サンプルDRAM実施例 本発明の別の部類の代替実施例において、前述の機能
は、単一層のポリシリコンだけを用いて改良されたトラ
ンジスタDRAMセルを構成するのに用いられる。たとえ
ば、ポリシリコン層は容量の下板およびパストランジス
タのゲートとして用いることができる。その容量はフイ
ールド酸化物上にあるから、良好な電荷保持性を有し、
面積を節約する。層間酸化物／窒化物を上述したように
被着、パターン形成して、パストランジスタのゲートお
よびソース／ドレインから除去されるようにする。上述
したような直接反応工程を用いてパストランジスタのゲ
ートおよびソース／ドレイン上に珪化チタンを形成し、
また容量の上板として窒化チタンを形成する。そのTiN
をパターン形成、エツチしてTiNを容量の上板として維
持し、それをパストランジスタのドレインに接続するよ
うにする（この設計の好適実施例では、容量の上板と下
板の役割は現在行なわれている設計とは正反対である。
ポリシリコン蓄積ゲート板は5Vに保持され、電荷はTiN
板（これはドレイン接続を除いては絶縁体内にほとんど
完全に入れられる）上に蓄積される。しかし、それ程望
ましいものではないが、蓄積板は大地に保持することも
できるであろう）。こうして、本実施例は、従来のDRAM
セルよりコンパクトで漏れが少なく、かつずつと簡単な
製造方法で製造できるDRAMセルを提供する利点を有する
ことになる。 この部類の実施例は第4a図および第4b図に示されてい
る、第4a図において、ポリシリコン層402（これは、ソ
ース／ドレイン拡散領域408が存在するときにTiSi2404
で覆われている）はパストランジスタ406のゲートとな
る。ソース／ドレイン拡散領域408の一方は拡散ビツト
線となり、主としてTiN（これは他の個所で述べたよう
に化学式からはずれてもよい）を含む局部相互線410は
他方のソース／ドレイン拡散領域408とオーム接触し、
また上部容量板410を形成するように延びる。容量絶縁
体は複合酸化物／窒化物層412であり、容量の下板は別
のポリシリコン板402′（これはゲート402となるのと同
じ薄膜層の別の部分であり、また、フイールド酸化物41
6（これの下にインプラントされたチヤンネルストツプ4
18に存在するのが望ましい）の上方に位置する）によつ
て与えられる。しかし、ポリシリコン板402′はチタン
金属が被着されるときには絶縁体412によつて被覆され
るからシリサイド層によつては被覆されない。ポリシリ
コン領域402、402′は側壁酸化物フイラメント414で取
囲んで、ゲート402の角での短絡を防止する。 第4b図は別の部類の実施例を示す。ここでは容量下板
402′もフイールド板隔離を与える（すなわち、下板40
2′をその下のシリコンを空乏層のままに保持する平均
電圧に保持し、この板の下の寄生MOSトランジスタをタ
ーンオフされたままにし、横方向漏れ電流を防ぐように
する）。第4b図は２ビツトメモリを示す。すなわち、パ
スゲート402″はパスゲート402から離してビツトライ
ン拡散領域408′が図示の２つのパストランジスタのい
ずれかのソースとして働くことができるようにする。こ
の実施例は、フイールド酸化物416を成長させる必要が
ないので横方向侵入（および面積非効率）の不利が避け
られる点で特に有利である。ポリシリコン402′を5Vに
保持することが、これによつて設計者がありふれた検知
レベル増幅器を用いることが可能になるから最も望まし
い。そしてこれを実現するためには、ポリシリコン板40
2′の下のシリコンは5Vが板402′に印加されてもターン
オンしないドーピングレベルを有していなければならな
い。最も好適には、マスクインプラントを実施してポリ
シリコンゲート402″および402の下ではなくポリシリ
コン板402′の下（または良好な隔離を与えるためには
板402′の十分下方）での閾値を増大することによつて
実現される。 フイールド板402′の下の絶縁体は（製造過程の単純
のためには）ゲート酸化物と同じであることが望ましい
が、付加的なマスク工程を用いてゲート絶縁体より厚く
かつ（または）異なつた組成を有する絶縁体を与えても
よい。 後述のように、第６図に示された構造はDRAM実施例に
も適用できる。 サンプルアナログ装置実施例 本発明が大きな利点を与える別の部類の実施例は容量
を用いた回路とくに容量を用いたアナログ回路である。
第2a図および第2b図はこの部類の２つのサンプル実施例
を示す。 第2a図はスイツチ容量フイールタのほんの一部を示
す。ここでは、パストランジスタ202はノード206（この
例では金属出力線）との接続、分離のために容量204を
スイツチするのに用いられる。トランジスタ202のゲー
ト208および容量204の下板210は共に第１のパターン形
成薄膜導体124（この例ではポリシリコン）の各部とし
て形成され、第２のパターン形成薄膜導体層（大きな割
合の窒化チタンを含むのがよい）は容量204の上板212、
局部接続体140（たとえば容量204の上板をソース／ドレ
イン出力134に結合する）および接触パツド149を与え
る。層間絶縁体132（この例では酸化物／窒化物スタツ
ク）は容量絶縁体である。 このような容量は集積回路の多種多様の他の目的にも
用いることができる。たとえば、DRAMのワード線をブー
トストラツプするにも用いることができる。 第2b図は、パストランジスタ202が今度は基板容量20
4′をアクエスするゲート制御容量構造の別の例を示
す。容量204と同様に、容量204′は、第２のパターン形
成薄膜導体129（大きな割合の窒化にチタンを含むのが
よい）から形成された上板212′を有する。この第２の
パターン形成薄膜導体129は局部相互接続体140（たとえ
ば、容量204′の上板を出力ソース／ドレイン134に結合
する）および接触パツド149にもなる。層間絶縁体132
（この例では酸化物／窒化物スタツク）は前述と同様に
容量絶縁体である。しかし、容量の下板は基板によつて
与えられる。すなわち、この例では、この容量の所定の
位置はp+ソース／ドレインインプラントに露出され容量
の下板で高濃度ドーピングを与える。そして容量はn-井
戸（これは容量だけを含んでいてもよいし、また能動素
子を含んでいてもよい）内に形成される。 大きな容量を達成する別の部類の実施例が第６図に示
されている。このサンプル実施例では、パストランジス
タゲート602（これはシリサイド604によつて被覆された
ポリシリコンである）によつて第１のソース／ドレイン
608′が第２のソース／ドレイン608のいずれにも接続さ
れるようになる。この第２のソース／ドレイン608は局
部相互接続線610（これは主としとTiOを含む。TiOは他
の個所で述べたように化学式からはずれてもよい）によ
つてオーム性接触され、この接続線は中央の容量板61
0′を形成するように延びている。下方の容量絶縁体は
複合酸化物／窒化物層612で、容量の下板は別のポリシ
リコン板602′（これはゲート602となるのと同じ薄膜層
の別の部分である）によつて与えられる（ポリシリコン
領域602および602′は短絡を防ぎ、形状を改良するため
に側壁酸化物フイラメント614によつて取囲まれる）。
中央容量板610′も上方の容量絶縁体622を介して金属の
容量上板624に容量的に結合される。本実施例を実現す
るためには、ポリシリコン、シリサイド、局部相互接続
構造を形成した後、層間絶縁体630を被着し、平面化
し、２工程コンタクトエツチ過程を実施する。まず、所
望の容量位置にある局部相互接続（窒化チタン）層61
0′まで大きなコンタクト窓628をエツチダウンし、次
に、好適には酸化物／窒化物層を被着して上部容量絶縁
体622を形成する。次に、所定のオーム性接触位置にお
いて、別のマスクコンタクトエツチを用いて、モート
（この列では拡散領域608′）または所望の場合はポリ
シリコン602に対する接触領域をカツトする。次に、金
属624（たとえばAl:Si）を被着、エツチして図示の構造
を形成する。 上記した二重容量構造はブートストラツプ容量または
（それ程望ましくないが）記憶容量用にDRAMにおいても
好適に用いることができる。たとえば、ポリシリコン層
は容量下板およびパストランジスタのゲートとして用い
ることができる。その容量はフイールド酸化物上にある
から、良好な電荷保持効果を有しかつ面積を節約する。
層間酸化物／窒化物を前述したように被着、パターン形
成してそれがパストランジスタのゲートおよびソース／
ドレインから除去されるようにする。前述したような直
接反応工程を用いてパストランジスタのゲート、ソース
／ドレイン上に珪化チタンを形成し、また容量の上板と
して窒化チタンを形成する。TiNをパターン形成、エツ
チしてそれを容量の上板として維持させ、その容量の上
板をパストランジスタのドレインに接続する（この設計
の好適実施例では、容量の上板と下板の役割は現在行な
われている設計とは正反対である。ポリシリコン蓄積ゲ
ート板は5Vに保持され、電荷はTiN板（これドレイン接
続を除いては絶縁体内にほとんど入れられる）上に蓄積
される。しかし、それ程望ましいものではないが、蓄積
板は大地に保持することもできるであろう）。こうし
て、本実施例は、従来のDRAMセルよりコンパクトで漏れ
が少なく、かつずつと簡単な製造方法で製造できるDRAM
セルを提供する利点を有することになる。 ツインポリ実施例 上記した実施例の多くは、通常は２レベルのポリシリ
コンを必要とする構造の長所をたつた１レベルで実現で
きる利点を有する。しかし、本発明はまは、２層のポリ
シリコンを用いるか、またはポリシリコン（またはシリ
サイド）の層を別の下にある薄膜パターン形成導電層と
結合する実施例において大きな利点を与える。特に、本
発明は通常は３レベルのポリシリコンを必要とする多く
の構造の長所を２レベルだけで達成できる利点を有す
る。たとえば、本発明の別の実施例は、処理の複雑さを
それ程増大させないで所要の容量面積をほぼ半分に切断
することによつて従来のアナログプロセスを変形する。
別のパターン形成薄膜導体層（これは主として窒化チタ
ン、またはそれの化学式からはずれた変形物を含む）が
上に被さつた層間絶縁体を容量の上板（これは通常、第
２のポリシリコン層の一部で、他方、容量下板は第１の
ポリシリコン層の一部である）上に付加することによつ
て容量は全て、ほとんど２倍になつた容量値を有するこ
とができる。 この部類の実施例の他の利点は、（第２の層間絶縁体
をパターン形成することを犠牲にして）第２層の容量を
備えることに加えて、局部相互接続層がn+ソース／ドレ
イン、p+ソース／ドレイン、ポリ１（すなわち第１のパ
ターン形成薄膜導体層）およびポリ２（すなわち第２の
パターン形成導体層）と任意の所望パターンで接触する
ことができるということである。この第２層の容量は第
１の層からは独立している。すなわち、第２層は大容量
の面積を半分にするために用いることができるにすぎな
いが、複雑回路（たとえばカスタムスイツチ容量フイル
タレイアウト）において必要な接触の数を減らすため
に、また電荷結合回路を構成するためにも回路設計にお
いて独立して用いることができる。たとえば、層間絶縁
体を適当にパターン形成することによつて、容量を局部
相互接続層からポリ２層へだけでなく、（任意の組合せ
で）局部相互接続層からポリ１層へ、また局部相互接続
層基板へ形成できる。 このような装置構造を形成する好適な製造過程の実施
例においては、短時間の酸化物／窒化物エツチをチタン
被着、シリサイド化工程の前に実施して第１の層間絶縁
体がポリ２層によつて被覆されず（またその側壁フイラ
メント（それが用いられた場合）によつても被覆されな
い）ポリ１の全部の領域から除去されるようにする。し
たがつて、これに続くシリサイド化反応工程は、（１）
パターン形成第２の層間絶縁体にも、（２）ポリ１層に
も（使用された場合のそれの側壁フイラメントにも）、
（３）ポリ２層にも（使用された場合のそれの側壁フイ
ラメントにも）被覆されない基板の全領域上に窒化チタ
ンを形成する。これによつて４つの所要のパターン層上
に即座にシリサイドを形成し（それによつてその層のシ
ート抵抗を減少させる）便利な方法が得られる。 ポリ１、ポリ２両方の層を用いる別のサンプル実施例
は第３図に示されたものとは異なつた形式のEEPROMを構
成する。すなわち、従来のEEPROMの一型式は、浮遊ゲー
トが構成されるポリ２層の一部の下にある付加的薄膜層
（ポリ１層）を用いる。ポリ１、ポリ２層は両方ともそ
の上表面にトンネリングを促進する凹凸を有していて、
プログラミングがポリ１からポリ２への電子のトンネリ
ングによつて起り、消去がポリ２からポリ３（制御ゲー
トを含む通常ポリシリコンの層）への電子トンネリング
によつて起るようにするのがよい。本発明は、パターン
形成の層間絶縁体の各部によつてポリ２層から分離され
た局部相互接続層129に制御ゲートを形成することによ
つて上記構造を大きく改良する方法を提供する。これを
実現する製造過程は、上表面にトンネリングを高める凹
凸を有する第１、第２のポリシリコン層（ポリ１、ポリ
２層）を任意的に形成することを除いては上記したもの
と非常に類似している。 さらに別の部類の関連実施例は２つのチタン金属被着
工程および２つの局部相互接続エツチ工程とともに２つ
のポリシリコン層を用いて４つの独立したパターン形成
導電性層（第１ポリシリコン、第1TiN、第２ポリシリコ
ンおよび第2TiN）を与える。第１のポリシリコン、第１
のTiN層はいくつかの位置で組合わせられて、２つの配
置にある同一形状の並列結合から通常生じるであろうシ
ート抵抗よりかなり低いシート抵抗を有するTiN/TiSi2
ポリシリコンスタツクを形成する。また同様にして、第
２ポリシリコン、第2TiN層はいくつかの位置で組わせら
れて、２つの配置にある同一形状の並列結合から通常生
じるであろうシート抵抗よりかなり低いシート抵抗を有
するTiN/TiSi2／ポリシリコンスタツクを形成すること
ができる。 この部類の実施例におけるいくつかの製造過程経済性
は、多くの導電性層が有用な装置構造においてこれら経
済性を達成できる方法が得られるようにして達成でき
る。たとえば、従来方法は三重ポリ二重金属構造を用い
るのに対し、この部類の実施例はいくつかの適用におい
てこのような従来の方法を、これまた２つの局部相互接
続レベルを有する二重ポリ単一金属法で置きかえること
ができる。 このような実施例に対する製造過程の概要の例は次の
とおりである。 ・タンク、モート形成は従来通りである。 ・第１のゲート酸化物を成長させ、第１のポリシリコン
層を被着、パターン形成、テツチする。 ・側壁酸化物を第１のポリシリコン層上に形成する。 ・第１の層間窒化物を被着、パターン形成、エツチす
る。 ・Tiを全体に被着し、窒素雰囲気中で675℃で反応させ
る。これによつて、いくつかの位置でTiN/窒化物／ポリ
シリコンスタツク、他の位置でポリサイド、そしてポリ
シリコンが存在しない所ではTiNを備えた構造が得られ
る。 ・第１の層間酸化物を被着する。 ・第２のゲート酸化物を成長させ（このゲート酸化物は
第１のゲート酸化物とは厚さが異なつてもよい）、第２
のポリシリコン層を被着、ドープ、パターン形成する
（任意的に、第２のポリシリコン層はp+、第１のポリシ
リコン層はn+またはその逆でよい。生成した仕事関数の
差を利用することによつて、NMOSおよびPMOSの装置特性
は両方とも最適化できる。このことは、埋込チヤンネル
動作を避け、またVT調整インプラントに必要なマスクを
減少するのに用いることができ、さらに任意的に付加的
な装置形式を与えることなる。たとえば、データ変換装
置では、埋込みチヤンネル装置を低雑音アナログ装置と
して用い、表面チヤンネルNMOS、PMOS装置を論理用に用
いることが望ましい）。 ・第２の層間窒化物を被着、パターン形成、エツチす
る。 ・側壁酸化物を第２のポリシリコン層上に形成する。 ・チタンを被着し、675℃（またはそれ以下）で反応さ
せる。 ・パターンエツチを両方の局部相互接続層をカツトする
のに用いる（この任意的な製造過程経済性は工程を節約
するが、種々の層間で許容可能な重なり合いに何らかの
制約を課することになることはもちろんである）。 ・ソース／ドレインをインプラントし、次に高温アニー
ルを用いてソース／ドレインインプラントを活性化し、
シリサイドクラツデイングのシート抵抗を低下させる。 ・MLO被着、平面化、コンタクトエツチ、金属被着、エ
ツチなど種々の従来の工程を続ける。 種々の任意的なプロセス変形 TiN形成の代替例 パターン形成層間絶縁体132を適所においた後、第２
のパターン形成導電性薄膜層（局部相互接続層）129を
形成する方法には３つの主たる変形がある。 ・窒素雰囲気中直接反応シリサイド化工程の間に形成さ
れるTiNをパターン形成、エツチできる。 ・シリサイド化を行なうアニールの前に金属チタン層上
にキヤツプを形成できる。これは好適実施例である。局
部相互接続線の導電性材料は化学式からはずれたTiN（T
iが多く含まれ、キヤツプが酸化物の場合は、酸素がか
なり添加されている）であるが、作用はする。 ・それ程望ましいことではないが、TiNに転化されるべ
きTi層は転化の前にパターン形成、エツチできる。この
方法はたとえば、Tiをゲート酸化物上に被着し、それを
パターン形成、エツチする場合にゲートレベルとしてTi
Nを利用することに適用できる。窒素含有雰囲気中の次
の反応によつてTiNゲート電極が生じることになる。こ
の部類の実施例の利点にSiO2に対する非常に高い選択性
をもつて（TiO2よりも容易に）チタンがエツチできると
いう点である。したがつて、ゲートおよびモート領域と
重なるTiストラツプを形成し、さらにそれを窒素含有雰
囲気中で加熱して中間の酸化物領域を横切るモート、ゲ
ート領域とストラツプがシリコン領域（基板またはポリ
シリコンゲート）を横切る領域のTiN/TiSi2を接続するT
iNを生成することによつてTiN局部相互接続を形成でき
る（これは通常、ゲートおよびモートのTiSi2クラツデ
イングになされるが、必ずしもそうでなくともよい）。 ・TiNはCVD、スパツタリングのいずれかで被着できる。
この方法は、シリサイド−クラツドモートおよびポリシ
リコンの便利さを与えないから最も望ましくない方法で
あるが、それでもなお、本発明の利点のいくつかを実現
する。 これらの代替例の実現に関するさらに詳細な点を説明
する。 製造過程の流れの例は次のとおりである。 ・S/Dアニール後の純チタン（1000Å）被着 ・低温度での窒化シリコン／二酸化シリコン層（400Å/
800Å）被着 ・シリサイド反応（675℃、30分） ・窒化物／酸化物層のプラズマエツチ ・未反応チタン（および窒化物／酸化物フイラメント）
を湿式化学エツチによつて選択的にはぎ取る ・シリサイドアニール（800℃、30分）別の製造過程の
流れは次のとおりである。 ・S/Dアニール後の純チタン（0.1μｍ）被着 ・SiO2の低温（300℃）被着 ・シリサイド反応（N2雰囲気中、675℃、30分） ・（酸化物／窒化物エツチに通常用いられる標準的なフ
ツ素系エツチ化学を用いた）酸化物層の非マスクプラズ
マエツチ ・（H2O2／H2SO4またはH2O2／NH4OHを用いた超音波攪拌
で）酸化物領域上のTi反応物を選択的に湿式ではぎ取る
こと ・シリサイドアニール さらに別の製造過程の流れは次のとおりである。 ・S/Dアニール後の0.1μｍの純チタン被着 ・低温（300℃）SiO2被着 ・シリサイド反応（700℃、15秒（遷移加熱）、N2雰囲
気中） ・酸化物層の非マスクプラズマフツ素系エツチ ・（H2O2／H2SO4またはH2O2／NH4OHを用いた超音波攪拌
で）酸化物領域上のTi反応物を選択的に湿式ではぎ取る
こと ・シリサイドアニール 上記形式のプロセスの欠点は余分の0.1μｍ酸化物プ
ラズマ被着およびそれの非マスク乾式エツチ工程にあ
る。しかし、プロセスが周囲のガスの汚れに影響を受け
ることを除去すること、したがつてプロセスの再現性を
改良することの利点は多分、欠点を補なつて余りあるも
のである。 こうして、窒素雰囲気中でチタンを反応させる前に薄
い硬質マスクを被着、パターン形成することによつてパ
ターン形成局部相互接続層を得ることができる。たとえ
ば、1000Åのプラズマ酸化物層（すなわち、低温度たと
えば300℃でプラズマ反応器内で被着してかなり低密度
の酸化物を生成したシリコン酸化物）をチタン金属上に
被着し、所望パターンの局部相互接続をマスクするよう
エツチし（これは、プラズマ酸化物下のチタン層がエツ
チストツプとなるようにチタンに対して選択性のあるCH
F3＋C2F6＋O2＋Heのような酸化物エツチ剤を用いて行な
われる）、TiN、TiSi2化合物を生成する反応の間に適所
に残すことができる。チタン金属とプラズマ酸化物の間
にはかなりの反応があつて、（急速な熱アニールが用い
られた一例において）Rutherford Backscattering Anal
ysis（ラザホード後方散乱分析）は、プラズマ酸化物層
下のチタン金属は（フイールド酸化物上にありかつ反応
工程の間に窒素雰囲気中にさらされるチタンに対しては
約0.25:1の酸素対チタンの原子比に比較して）0.69:1の
酸素対チタンの原子比を有することを明らかにした。こ
の高い酸素含有量はチタンの金属導電性を破壊するには
十分でなく、エツチングに対してかなりの耐性を与える （TiO2は非常にエツチしにくい極めて安定した化合物で
ある）。残つている金属チタンは次の反応工程で窒化チ
タンやシリサイドに転化できる。導電性、エツチストツ
プ機能、横方向拡散に対して障壁となることなどの重要
な性質をもつた局部相互接続がこの方法によつて与えら
れることが実験的に確認されている（もつとも、こうし
て形成された相互接続は、少なくとも急速な熱アニール
がシリサイド化のために用いられる場合、初めから純粋
なTiNではない。それの窒素の原子割合はプラズマ酸化
物マスクの角を除いて１％よりずつと少ない）。プラズ
マ酸化物マスクはTiNエツチ工程中も適所に残つている
ことに注意すべきである。 この代替実施例によつて導入された割増しの酸素は少
なくとも２つの態様で極めて有利になりうる。第１に、
TiO2は化学的に不活性だから、コンタクトホール位置で
エツチストツプとして局部相互接続層の耐久性を増大さ
せる。第２に、TiN層のエツチングが簡単になる。すな
わち、硬質マスク下の層内における高い割合の酸素によ
つて、硬質マスクパターン形成相互接続をそれ程アンダ
カツトしないでTiNを湿式エツチすることが可能とな
る。この目的の例示的な湿式エツチ剤は室温の水内のNH
4OH＋H2O2であるが、他の多くのエツチ化学を用いても
よい。 すなわち、珪化チタンは通常は表面がざらざらしてい
るから、酸化物マスク下のチタンが酸化物マスクと反応
して表面シール体となるのは都合がよい。このTiO2が多
い層は湿式エツチ剤の移入を避け、これによつて簡単な
湿式エツチ方法が可能になる。 この実施例の代替例では、シリサイド化加熱工程（こ
の例では675°での加熱）の後、アニール工程（この例
では800℃での加熱）の前にプラズマ酸化物硬質マスク
をはぎ取る。高温工程の間に窒素雰囲気が存在するよう
にすることによつて、シリコンおよびドーパントの外方
拡散の可能性は抑制され、また酸化物マスクが第１の加
熱工程から保護した残りの金属チタンはほとんど全て窒
化物に転化され、上記した付加的な拡散障壁の利点を与
える。（NMOS工程または２つの型のポリシリコンを伴な
ういくつかのCMOS工程）用の、パタン形成チタンを安定
した導体に転化させる別の（それ程望ましいものではな
い）代替方法は、窒素を含まない雰囲気中で高温度アニ
ールを行なつて、シリコン外方拡散が局部相互接続スト
ラツプ内のチタン金属を珪化チタンを転化できるように
するものである。 酸化物硬質マスクは完全にはぎ取られなければならな
いものではなく、製造過程の残りの全過程を通じて適所
に残すこともできることに注意すべきである。 本実施例の非常に重要な利点はTiNエツチは必要とし
ないで、標準的な洗條液を用いてTiNを簡単にすくうこ
とができるということである。したがつて、本実施例は
製造環境への転送に最も適しているといえる。 本実施例の別の利点は、形状を制限する工程は酸化物
エツチにすぎないから、非常に予測しやすいということ
である。 TiN層を所望のようにパターン形成した後、第２のア
ニール工程を行なつてシリサイド層のシート工程を１Ω
／口以下に避けるのがよい。この第２の熱処理工程は大
気圧アルゴン雰囲気中で800℃で30分間行なうのが望ま
しいが、これらのパラメータは変えてもよい。たとえ
ば、アニール温度は750°〜875℃の範囲またはそれより
広い範囲でもよく、またこの工程の他のパラメータも広
範囲に変化させることができる。 実際に、シリサイド化は一時的な加熱工程としてフラ
ツシユランプ（レーザ）加熱または他の一時的加熱方法
を用いて行なうことができる。これによつて窒化チタン
層内に高い原子割合の未反応チタン（これは前述のよう
にパターン形成を容易にし、また後のアニール工程で処
分することができる）が残るようになる。 シリサイドのシート抵抗を下げる最後のアニールを行
なつた後、従来通りの処理が行なわれる。たとえば、層
間絶縁物（１ミクロンのボロホスホシリケートガラスが
続く1000Åの低圧CVDパツド酸化物）する。さらに、コ
ンタクトホールを層間絶縁物をカツトし、パターン形成
金属を所望の電気相互接続パターンを実現するために形
成する。 後続処理に対する用いることが望ましい唯一の修正
は、層間絶縁体を分断するコンタクトエツチは窒化チタ
ンをストツプするエツチ化学であることが望ましい。こ
れは、窒化チタン22がコンタクトエツチの間にフイール
ド酸化物の露出部のアンダカツトを防ぐから、窒化チタ
ン層がコンタクトの底部で拡散障壁として用いることが
できること、またモートに対するコンタクトはフイール
ド酸化物領域26に重なることができることを意味する。
５％O2を加えたCF4のような通常にフツ素を基本とした
エツチ化学剤はTiNに対して適当な選択性を有する。 他の製造過程修正 本発明においてしばしば言及されているポリシリコン
ゲート層は必ずしもポリシリコンでなくとも、実質的に
多結晶またはアモルフアスでかつ大きな割合のシリコン
を含む他の材料でもよい。たとえば、被着されたシリサ
イドまたはポリシリコン／シリサイドサンドウイツチ構
造をそれ程好ましいものではないけれども用いることが
でき、また、現存の製造過程におけるポリシリコンと類
似した、将来の製造過程における被着、電気特性を有す
る将来のサンドウイツチ構造でもよい。 同様に、種々のゲート絶縁体、層間絶縁体層は二酸化
シリコン、窒化シリコン、およびその化合物でなくとも
よい。 同様に、しばしばチタンとされた金属層は必ずしも純
粋なチタンでなくともその化学的性質がチタンによつて
支配されているかぎり広範囲のチタン合金または準合金
でもよい。Ti:V、Ti:Al合金はこれに含まれ、Ti:Yまた
はTi:Wのような他の金属間化合物も用いることができ
る。 本発明の教示内容はチタン以外の金属にも拡張でき
る。一般に、 （１）導電性シリサイドとなり、 （２）酸素で保護した場合、（シリサイド形成に適した
温度での）シリコン拡散を許さず、 （３）（シリサイド形成に適した温度での）シリコン酸
化物を減少できる、 金属は本発明に利用することができる。チタンはこれら
の条件に最適に合致する公知の唯一の金属であり、また
本発明はチタン（またはチタン合金）とともに用いると
きに大きな利点が得られるけれども、本発明の教示内容
は他の適当な金属にも適用可能である。 また、本発明の教示内容のいくつかは他の“直接反
応”プロセスに適用することも可能である。すなわち、
一定の材料が露出される場所では全て導電性クラツデイ
ングを形成し、他の位置では有用な局部相互接続材料を
与えるブランケツト（被覆）反応によつてクラツデイン
グプロセスが行なわれる他の方法も本発明の利点のいく
つかを得るのに適用可能である。このような適用の例
は、別の高融点金属（たとえばタングステン）を被着、
反応させて露出シリコン上にシリサイドを形成し、他の
場所では導電性金属（または窒化物、一部酸化反応生成
物）を残すことである。同様に、好適実施例において用
いられた固体チタン層の代わりに気相源（たとえばハロ
ゲン化物、または有機金属化合物）を用いることもでき
る。しかし、前述したように、主たる好適実施例はわか
つただけでも大きな利点を有し、またそれらの修正の可
能性も非常に大きい。 本発明は広範囲にわたつて修正、変形が可能であり、
その範囲は許可された特許請求の範囲において特定した
以外は限定されるものではないことが当業者には理解さ
れよう。 以上の説明に関連して更に以下の項を開示する。 （１）トラジスタチヤンネル領域と、そのチヤンネル領
域と隣接する第１、第２のソース／ドレイン領域と、そ
のトランジスタチヤンネル領域の上にあり、そこから絶
縁され、容量的に結合された浮遊ゲートと、その浮遊ゲ
ートの上にあり、そこから絶縁され、容量的に結合され
た、主に窒化チタンからなる制御ゲートを有する不揮発
性メモリセル。 （２）第（１）項に記載したセルにおいて、前記制御ゲ
ートが少なくとも５原子％の酸素をも含むセル。 （３）第（１）項に記載したセルにおいて、前記制御ゲ
ートが2000Å未満の厚さであるセル。 （４）第（１）項に記載したセルにおいて、上表面また
は下表面から50Åを越える距離だけ離れている前記制御
ゲートの全ての部分は90原子％を越える窒化チタンから
なるセル。 （５）第（１）項に記載されたセルにおいて、前記浮遊
ゲートは多結晶で、大きな割合のシリコンを含むセル。 （６）第（１）項に記載されたセルにおいて、前記浮遊
ゲートが、主として二酸化シリコンと窒化シリコンの組
合せからなる薄膜絶縁体を介して前記制御ゲートに結合
されたセル。 （７）第（１）項〜第（６）項に記載のセルにおいて、
前記薄膜絶縁体は二酸化シリコン層上に窒化シリコン層
を含むセル。 （８）第（１）項に記載されたセルにおいて、さらに、
各々がその上の対応する浮遊ゲートを有する前記トラン
ジスタチヤンネル以外の複数のトランジスタチヤンネ
ル、および複数の論理ブロツクを含むセルであつて、前
記論理ブロツクは各々が、１つのアレイ内にあるメモリ
セルをアドレス指定またはリフレツシユ、する以外の所
定の論理機能を実現するために相互接続された複数のト
ランジスタを有し、前記論理ブロツクの少なくとも１つ
は、それの出力が前記各チヤネル上の前記浮遊ゲート上
の電荷蓄積の状態に一部が依存するような態様で前記各
チヤンネルに接続されている、前記セル。 （９）不揮発性メモリであつて、 トランジスタチヤンネル領域、 そのチヤンネル領域の上にあり、そこから絶縁され、
それ容量結合された浮遊ゲート、 その浮遊ゲートの上にあり、そこから絶縁され、それ
に容量結合された、主に窒化チタンからなる制御ゲート
を有し、 前記浮遊ゲートは、少なくとも30原子％のシリコンか
らなる第１のパターン形成薄膜導電性層の島領域であ
り、 前記制御ゲートは主として窒化チタンからなる第２の
パターン形成薄膜導電性層の一部であり、 その第２のパターン形成薄膜導電性層の若干部分は前
記第１のパターン形成薄膜導電性層の他の若干部と直接
オーミツク接触する、 前記不揮発メモリセル。 （10）不揮発性メモリであつて、 浮遊ゲートメモリセルのアレイにして、各セルはトラ
ンジスタチヤンネル領域とそのチヤンネル領域の上にあ
り、そこから絶縁され、それに容量結合された浮遊ゲー
トとその浮遊ゲートの上にあり、そこから絶縁され、そ
れに容量結合された制御ゲートを含む、前記アレイ、 検知回路を構成するために接続された複数の絶縁ゲー
ト電界効果トランジスタからなる周辺論理を有し、 前記浮遊ゲートは、少なくとも30原子％シリコンから
なる第１のパターン形成薄膜導電性層の各島部であり、
その第１のパターン形成薄膜導電性層の他の部分もまた
前記検知回路の前記絶縁ゲート電界効果トランジスタの
ゲートとなり、さらに 前記制御ゲートは主に窒化チタンからなる第２のパタ
ーン形成薄膜導電性層の各部である、 前記不揮発性メモリ。 （11）不揮発性メモリであつて、 浮遊ゲートメモリセルのアレイにして、各セルはトラ
ンジスタチヤンネル領域とそのチヤンネル領域の上にあ
り、そこから絶縁され、それに容量結合された浮遊ゲー
トとその浮遊ゲートの上にあり、そこから絶縁され、そ
れに容量結合された制御ゲートを含む前記アレイ、 検知回路を構成するために接続された複数の絶縁ゲー
ト電界効果トランジスタからなる周辺論理を有し、 前記浮遊ゲートは、少なくとも30原子％のシリコンか
らなる第１のパターン形成薄膜導電性層の各島部であ
り、その第１のパターン形成薄膜導電性層の他の部分も
また前記検知回路の前記絶縁ゲート電界効果トランジス
タのゲートとなり、また 前記制御ゲートは主に窒化チタンからなる第２のパタ
ーン形成薄膜導電性層の各部であり、さらに、 前記第２のパターン形成薄膜層の若干部は前記第１の
パターン形成薄膜導電性層の他の若干部と直接オーミツ
ク接触する、 （12）第（11）項に記載されたメモリにおいて、前記周
辺論理の前記トランジスタの各部は、金属で満たされた
コンタクトホールを有する層間絶縁体によつてほぼ被覆
され、前記コンタクト内の前記金属がその底部で前記第
２の導電性層の各部と接触する、前記メモリ。 （13）不揮発メモリであつて、 浮遊ゲートメモリセルのアレイにして、各セルはトラ
ンジスタチヤンネル領域とそのチヤンネル領域の上にあ
り、そこから絶縁され、それに容量結合された浮遊ゲー
トとその浮遊ゲートの上にあり、そこから絶縁され、そ
れに容量結合された制御ゲートを含む前記アレイ、およ
び 検知回路を構成するために接続された複数の絶縁ゲー
ト電界効果トランジスタからなる周辺論理にして、前記
検知回路はｐ形、ｎ形両方の前記トランジスタを有し、
各ｐ形トランジスタはそれぞp+ソース／ドレインを有
し、各ｎ形トランジスタはそれぞれn+ソース／ドレイン
を有する、前記周辺論理、 前記浮遊ゲートは、少なくとも30原子％のシリコンか
らなる第１のパターン形成薄膜導電性層の各島部であ
り、その第１のパターン形成薄膜導電性層の他の部分も
また前記検知回路の前記絶縁ゲート電界効果トランジス
タのゲートとなり、また 前記制御ゲートは主に窒化チタンからなる第２のパタ
ーン形成薄膜導電性層の各部であり、さらに、 前記第２のパターン形成薄膜層の若干部は少なくとも
１つのp+ソース／ドレインから少なくとも１つのn+ソー
ス／ドレインへの電気的接続を形成する、 前記不揮発メモリ。 （14）第（13）項に記載されたメモリにおいて、前記第
２の導電性層のいくつかの部分は前記第１の導電性層の
所定部分とオーミツク接触する前記メモリ。 （15）基板、 露出した半導体材料の所定モート区域を画定する装置
隔離領域、 該モート領域の表面近くにあり、第１のパターン形成
薄膜導電層の各部を含む複数の能動装置、および 主として窒化チタンからなるパターン形成薄膜を含む
局部相互接続層にして、 そのパターン形成局部相互接続薄膜のいくつかの部分
は前記装置隔離領域上で前記モート領域の所定の部分を
相互接続し、 前記パターン形成局部相互接続薄膜のいくつかの部分
は前記第１のパターン形成薄膜導電性層の少なくともい
くつかの各部上に比較的薄い薄膜を重ねて容量を画定す
る前記局部相互接続層、 を有する集積回路装置 （16）基板、 露出した半導体材料の所定のモート領域を画定する装
置隔離領域、 該モート領域の表面近くにあり、第１のパターン形成
薄膜導電性層の各部を含む複数の能動装置、および 主として窒化チタンからなる第２のパターン形成薄膜
導電性層にして、 前記第２の導電性層のいくつかの部分は前記第１の導
電性層の所定の部分とオーミツク接触し、 前記第２の導電性層のいくつかの部分は前記第１のパ
ターン形成導電性層の少なくともいくつかの各部上に比
較的薄い薄膜を重ねて容量を画定する前記第２のパター
ン形成薄膜導電性層 を有する集積回路装置。 （17）基板、 露出した半導体材料の所定のモート領域を画定する装
置隔離領域、 該モート領域の表面近くにあり、第１のパターン形成
薄膜導電性層の各部を含む複数の能動装置、および 主として窒化チタンからなる第２のパターン形成薄膜
導電性層にして、 前記第２の導電性層のいくつかの部分は前記モート領
域の所定の部分とオーミツク接触し、 前記第２の導電性層のいくつかの部分は前記モート領
域の少なくともいくつかの各部上に比較的薄い薄膜を重
ねて容量を画定する前記第２のパターン形成薄膜導電性
層 を有する集積回路装置。 （18）基板、 露出した半導体材料の所定のモート領域を画定する装
置隔離領域、 該モート領域の表面近くにあり、第１のパターン形成
薄膜導電性層の各部を含む複数の能動装置、および 主として窒化チタンからなる第２のパターン形成薄膜
導電性層にして、 前記第２の導電性層のいくつかの部分は前記モート領
域の所定のp+各部とオーミツク接触し、 前記第２の導電性層のいくつかの部分は前記モート領
域の所定のn+各部とオーミツク接触し、 前記第２の導電性層のいくつかの部分は前記第１の導
電性層の所定の各部とオーミツク接触し、 前記第２の導電性層のいくつかの部分は前記第１のパ
ターン形成薄膜導電性層の少なくともいくつかの各部上
に比較的薄い薄膜を重ねて容量を画定する前記第２の導
電性層、 を有する集積回路装置。 （19）多結晶で、主にシリコンからなる第１の導電性
層、 その第１の導電性層の全部ではなくいくつかの領域を
覆う薄膜絶縁体、および 主に窒化チタンからなり、前記絶縁体が前記第１の導
電性層を覆う位置で前記絶縁体の少なくとも一部を覆う
第２の導電性層を有し、 前記第１の導電性層はさらに珪化金属を含む被覆層を
有し、その珪化金属層は、前記薄膜絶縁体または前記第
２の導電性層が第１の導電性層の上の位置する部分を除
いて前記第１の導電性のほとんど全てを覆う、 集積回路。 （20）多結晶であり、50原子％を越えるシリコンを含む
第１の導電性層、 その第１の導電性層の少なくとも一部の上にかぶさる
薄膜絶縁体にして、前記第１の多結晶導電性層との界面
近くの前記絶縁体の少なくともいくつかの部分は主とし
て、 化学量論的に近い組成変化を含む二酸化シリコン、 化学量論的に近い組成変化を含む窒化シリコン、およ
び それらの混合物 からなるグループから選択された材料からなる、前記薄
膜絶縁体、および 主に窒化チタンからなり、前記絶縁体が上に位置する
場所で前記絶縁体の少なくとも一部を覆う第２の導電性
層 を有する集積回路容量 （21）読取りトランジスタチヤンネル領域を含む半導体
部を有する基板、 該チヤンネルに隣接する第１、第２のソース／ドレイ
ン領域、 ゲート絶縁体上にかぶさり、前記トランジスタチヤン
ネル領域から絶縁されたゲート絶縁体を介してそれに容
量結合され、さらに前記半導体部上のトンネル絶縁体の
上にかぶさる浮遊ゲート、および 主に窒化チタンからなり、前記浮遊ゲート上にかぶさ
り、そこから絶縁され、それに容量結合された制御ゲー
ト を有する不揮発メモリセル。 （22）第（21）項に記載したセルにおいて、前記トンネ
ル絶縁体の厚さは前記ゲート絶縁体のそれの70％未満の
厚さであるセル。 （23）第（21）項に記載したセルにおいて、前記トンネ
ル絶縁体は主に成長させた二酸化シリコン層からなるセ
ル。 （24）第（21）項に記載したセルにおいて、前記絶縁体
は100nm未満の厚さであるセル。 （25）第（21）項に記載したセルにおいて、前記制御ゲ
ートは少なくとも５原子％の酸素を含むセル。 （26）以下の工程を含む方法によつて製造された生成物
であつて、その方法は、 （ａ）単結晶シリコンからなる基板を与える工程、 （ｂ）所定パターンの装置隔離領域を与えて所定位置に
あるモート領域を画定する工程、 （ｃ）前記モート領域の所定の位置上を通る絶縁ゲート
を含む第１のパターン形成薄膜導電性層を形成してトラ
ンジスタを画定する工程、 （ｄ）前記第１の導電性層の少なくともいくつかの部分
上に薄膜絶縁体を備える工程、 （ｅ）ほぼチタンからなる金属を全体的に被着する工
程、 （ｆ）窒素を含む雰囲気中で加熱し、前記金属の一部は
前記基板の露出シリコン部分と反応して珪化チタンを形
成し、前記金属の他の部分は前記窒素雰囲気と反応して
大きな割合の窒化チタンを含む金属を形成するようにす
る工程、および （ｇ）前記第１のパターン形成薄膜導電性層上の前記薄
膜絶縁体の少なくともいくつかの位置に適所に前記窒化
チタン層のいくつかの部分を残して比較的高い固有容量
を有する領域を画定しながら、前記窒化チタン層の所定
位置をエツチして所定パターンの局部相互接続を備える
工程を含む、 前記生成物。 （27）以下の工程を含む方法によつて製造された生成物
であつて、その方法は （ａ）単結晶シリコンからなる基板を与える工程、 （ｂ）所定パターンの装置隔離領域を与えて所定位置に
あるモート領域を画定する工程、 （ｃ）そのゲートが第１のパターン形成薄膜導電性層の
各部によつて形成されるように絶縁ゲート電界効果トラ
ンジスタを前記モート領域内の所定位置に形成する工
程、 （ｄ）前記第１のパターン形成薄膜導電性層の少なくと
もいくつかの部分上に薄膜絶縁体を備える工程、 （ｅ）ほぼチタンからなる金属を全体的に被着する工
程、 （ｆ）パターン形成薄膜キヤツプ層を備えて前記金属層
のいくつかの部分を被覆し、また比較的高い固有容量値
が望まれる所定の位置において前記第１のパターン形成
薄膜導電性層上の前記薄膜絶縁体の少なくともいくつか
の位置上の前記金属層の各部をも被覆し、また窒素雰囲
気中で前記基板および前記金属を加熱して露出シリコン
と接触した前記金属層の各部がシリコンと反応して珪化
チタンを形成するように、前記キヤツプ層によつて露出
された金属の各部が前記窒素雰囲気と反応してその金属
層の表面で大きな割合の窒化チタンを含む材料を形成す
るようにする工程、および （ｇ）前記キヤツプ層によつて被覆されず、またシリコ
ンと接触もしていなかつた前記金属の各部の反応生成物
をエツチ除去して所定パターンの局部相互接続を与える
工程を含む、 前記生成物。 （28）集積回路を製造する方法であつて、 （ａ）少なくともいくつかの表面領域で主にシリコンか
らなる単結晶半導体部を有する基板を与える工程、 （ｂ）所定パターンの装置隔離領域を与えて、前記単結
晶半導体部の所定位置にある分離モート領域を画定する
工程、 （ｃ）そのゲートが第１のパターン形成薄膜導電性層の
各部によつて形成されるように絶縁ゲート電界効果トラ
ンジスタを前記モート領域内の所定位置に形成する工
程、 （ｄ）前記第１のパターン形成薄膜導電性層の少なくと
もいくつかの部分上に薄膜絶縁体を備える工程、 （ｅ）ほぼチタンからなる金属を全体的に被着する工
程、 （ｆ）前記基板および金属を窒素含有雰囲気中で加熱し
て、前記金属の一部は前記基板の露出シリコン部分と反
応して珪化チタンを形成し、前記金属の他の部分は前記
窒素雰囲気と反応して大きな割合の窒化チタンを含む層
をその表面に形成するようにする工程、および （ｇ）前記第１のパターン形成薄膜導電性層上の前記薄
膜絶縁体の少なくともいくつかの位置で適所に前記窒化
チタン層のいくつかの部分を残して比較的高い固有容量
を有する領域を画定しながら、前記窒化チタン層の所定
位置をエツチして所定パターンの局部相互接続体を備え
る工程、 を含む前記方法。 （29）第（28）項に記載された方法において、前記薄膜
絶縁体は二酸化シリコンで500Å未満の厚さを有してい
る方法。 （30）第（28）項に記載された方法において、前記薄膜
絶縁体は主に、二酸化シリコンと窒化シリコンの組合せ
からなる方法。 （31）第（28）項〜第（30）項に記載された方法におい
て、前記薄膜絶縁体は二酸化シリコン層上に窒化シリコ
ン層を有する方法。 （32）第（28）項に記載された方法において、金属を被
着する前記工程の前に前記第１のパターン形成薄膜導電
性層の全部分ではなくいくつかの部分上で前記薄膜絶縁
体が適所に置かれる方法。 （33）第（28）項に記載された方法において、金属を被
着する前記工程の前に前記第１のパターン形成薄膜導電
性層の全部分ではなくいくつかの部分上で前記薄膜絶縁
体が適所に置かれ、 前記第１のパターン形成薄膜導電性層は少なくとも70
原子％のシリコンからなり、 それによつて前記第１のパターン形成薄膜導電性層の
前記部分のうちのいくつかの部分は、窒素含有雰囲気中
の前記加熱工程の間に珪化物を形成するよう反応する、 前記方法。 （34）第（28）項に記載された方法において、前記珪化
物工程（ｅ）に続いて、 （ｇ）前記珪化物領域をアニールしてその抵抗率を低下
させる工程 をさらに含む方法。 （35）第（28）項〜第（34）項に記載された方法におい
て、前記加熱工程（ｅ）は500°〜750℃の範囲の温度で
実施され、前記珪化物アニール工程（ｇ）は700℃〜875
℃の範囲の高温で実施される方法。 （36）第（28）項に記載された方法において、前記チタ
ン金属は2000Å未満の厚さで付着される方法。 （37）第（28）項に記載された方法において、 前記工程（ｃ）において前記第１のパターン形成薄膜
導電性層は60原子％を越えるシリコンを含み、 前記工程（ｆ）において前記窒化チタン層は、前記ゲ
ート領域の所定のものから前記ソース／ドレイン領域の
所定のものへの接続を与えるようにパターン形成され
る、 前記方法。 （38）第（28）項に記載された方法において、 前記工程（ｃ）において前記第１のパターン形成薄膜
導電性層は60原子％を越えるシリコンを含み、 前記工程（ｆ）において前記窒化チタン層は、前記ゲ
ート領域の所定のものから前記p+ソース／ドレイン領域
の所定のものへまた前記n+ソース／ドレイン領域の所定
のものへの接続を与えるようにパターン形成される、 前記方法。 （39）第（28）項に記載された方法において、 前記工程（ｆ）において前記窒化チタン層は所定のコ
ンタクトホール位置で適所に前記チタンを残すようにパ
ターン形成され、さらに、 （ｈ）前記電界効果トランジスタ上に層間絶縁体を被着
する工程、 （ｉ）所定のコンタクトホール位置で前記層間絶縁体を
貫通するコンタクトホールをカツトしてそのコンタクト
ホールの底部で前記チタンを露出させる工程、および （ｊ）前記コンタクトホールの底部で各窒化チタン層と
接触し、所定の相互接続を構成するようにパターン形成
金属層を備える工程を含む前記方法。 （40）第（28）項に記載された方法において、金属を被
着する前記工程（ｅ）は30原子％以上のチタンを含む金
属を全体的に被着する工程である方法。 （41）集積回路を製造する方法であつて、 （ａ）少なくともいくつかの表面領域で主にシリコンか
らなる単結晶半導体部を有する基板を与える工程 （ｂ）所定パターンの装置隔離領域を与えて、前記単結
晶半導体部の所定位置にある分離モート領域を画定する
工程、 （ｃ）そのゲートが第１のパターン形成薄膜導電性層の
各部によつて形成されるように絶縁ゲート電界効果トラ
ンジスタを前記モート領域内の所定位置に形成する工
程、 （ｄ）前記第１のパターン形成薄膜導電性層の少なくと
もいくつかの部分上に薄膜絶縁体を備える工程、 （ｅ）ほぼチタンからなる金属を全体的に被着する工程 （ｆ）パターン形成薄膜キヤツプ層を備えて前記金属層
のいくつかの部分を被覆し、また比較的高い固有容量値
が望まれる所定の位置において前記第１のパターン形成
薄膜導電性層上の前記薄膜絶縁体の少なくともいくつか
の位置上の前記金属層の各部をも被着し、また窒素雰囲
気中で前記基板および前記金属を加熱して露出シリコン
と接触した前記金属層の各部がシリコンと反応して珪化
チタンを形成するように、前記キヤツプ層によつて露出
された金属の各部が前記窒素雰囲気と反応してその金属
層の表面で大きな割合の窒化チタンを含む材料を形成す
るようにする工程、および （ｇ）前記キヤツプ層によつて被着されない前記金属層
の各部をエツチング除去して所定パターンの局部相互接
続を与える工程、 を含む前記方法。 （42）第（41）項に記載された方法において、さらに、 （ｈ）前記キヤツプ層の残りの部分を除去する工程、お
よび （ｉ）前記金属層の残りの部分を窒素含有雰囲気中でア
ニールする工程、 を含む方法。 （43）集積回路を製造する方法であつて、 （ａ）少なくともいくつかの表面領域で主にシリコンか
らなる単結晶半導体部を有する基板を与える工程、 （ｂ）所定パターンの装置隔離領域を与えて、前記単結
晶半導体部の所定位置にある分離モート領域を画定する
工程、 （ｃ）多結晶でかつ30原子％を越えるシリコンを含む第
１のパターン形成薄膜導電性層の各部によつてゲートが
形成される絶縁ゲート電界効果トランジスタを前記モー
ト領域内に形成する工程、 （ｄ）前記第１のパターン形成薄膜導電性層の少なくと
もいくつかの部分上に薄膜絶縁体を備える工程、 （ｅ）金属を全体的に被着する工程、 （ｆ）前記金属と接触した前記半導体および前記第１の
導電性層の全ての部分は珪化物を形成するように反応
し、 前記金属の導電性反応生成物は第２のパターン形成薄
膜導電性層を構成するように適所に残され、 前記第２の導電性層が前記第１の層上の前記薄膜絶縁
体上にかぶさる全ての位置で、その第２の導電性層が第
１導電性層に対して比較的高い固有容量を有する、 という条件の上で前記基板および金属を加熱し、その導
電性生成物を所定のパターンにエツチング除去する工程 を含む前記方法。 （44）集積回路であつて、 基板、 露出半導体材料の所定のモート領域を画定する装置隔
離領域、 前記モート領域の表面近くの第１の複数の能動装置に
して、ゲートとして第１のパターン形成薄膜導電性層の
各部を含む絶縁ゲート電界効果トランジスタを有する能
動装置、および 主として窒化チタンからなる第２のパターン形成薄膜
導電性層にして、 前記第２の導電性層のいくつかの部分は前記モート領
域の所定の各部とオーミツク接触し、 前記第２の導電性層のいくつかの部分は前記モート領
域の少なくともいくつかの部分上の比較的薄い薄膜絶縁
体上を覆つて前記モート領域の表面近くに第２の複数個
の能動装置を画定し、その第２の能動装置はゲートとし
て前記第２のパターン形成薄膜導電性層の各部を含む絶
縁ゲート電界効果トランジスタからなり、また第１の能
動装置のゲート絶縁体の酸化物等化物の厚さの150％を
越えるゲート絶縁体の酸化物等化物厚を有する、前記第
２のパターン形成薄膜導電性層、 を有する前記集積回路。 （45）集積回路の製造方法であつて、 （ａ）少なくともいくつかの表面領域で主にシリコンか
らなる単結晶半導体部を有する基板を与える工程、 （ｂ）所定パターンの装置隔離領域を与えて、前記単結
晶半導体部の所定位置にある分離モート領域を画定する
工程、 （ｃ）第１のパターン形成薄膜導電性層の各部によつて
ゲートが形成される第１の複数の絶縁ゲート電界効果ト
ランジスタを前記モート領域内の所定位置に形成する工
程、 （ｄ）前記第１のパターン形成薄膜導電性層の少なくと
もいくつかの部分上に薄膜絶縁体を備え、また前記各モ
ート領域内の第２の複数個の絶縁ゲート電界効果トラン
ジスタの所定の位置上に薄膜絶縁体を備える工程、 （ｅ）ほぼチタンからなる金属を全体的に被着する工程 （ｆ）前記基板および金属を窒素含有雰囲気中で加熱し
て、前記金属の一部は前記基板の露出部と反応して珪化
チタンを形成し、前記金属の他の部分は前記窒素雰囲気
と反応して大きな割合の窒化チタンを含む層をその表面
に形成するようにする工程、および （ｇ）前記第２トランジスタ位置上の前記薄膜導電体の
少なくともいくつかの位置で適所に前記窒化チタン層の
いくつかの部分を残して前記トランジスタのゲートを画
定しながら、前記窒化チタン層の所定位置をエツチして
所定パターンの局部相互接続体を備える工程、 を含む前記方法。 （46）第（45）項に記載された方法において、前記第２
トランジスタの位置上の前記薄膜導電体の前記部分は二
酸シリコンで、300Åを越える厚を有する方法。 （47）第（45）項に記載された方法において、前記第２
トランジスタの位置上の前記薄膜絶縁体は主に二酸化シ
リコンと窒化シリコンの組合せからなる方法。 （48）第（45）項〜第（47）項に記載された方法におい
て、前記第２トランジスタの位置上の前記薄膜絶縁体は
二酸化シリコン層上に窒化シリコン層を含む方法。 （49）第（45）項に記載された方法において、前記第２
トランジスタの位置上の前記薄膜絶縁体は成長させた二
酸化シリコン層上に窒化シリコン層を含む方法。 （50）集積回路であつて、 露出半導体材料の所定のモート領域を画定する装置隔
離領域を含む基板、 前記モート領域の表面近くにある第１の複数の能動装
置にして、ゲートとして第１のパターン形成薄膜導電性
層の各部を含む絶縁ゲート電界効果トランジスタを有す
る能動装置、 および 主に窒化チタンからなる第２のパターン形成薄膜導電
性層にして、それのいくつかの部分が露出半導体材料の
少なくともいくつかの領域の各部上のゲート絶縁体を覆
つて第２の複数の能動装置を画定する第２パターン形成
薄膜導電性層、を含み、 前記第２の能動装置は前記半導体材料内のチヤンネル
によつて分離された第１、第２のソース／ドレインを有
する絶縁ゲート電界効果トランジスタを含み、 前記第２の能動装置は前記第２のパターン形成薄膜導
電性層の各部分をゲートとして含み、各ゲートは、前記
第１のパターン形成薄膜導電性層の一部を含むゲート端
部延長部によつて前記ソース／ドレイン領域の少なくと
も１つから横方向に分離されており、 前記ゲート端部延長部はゲートには容量結合されてい
るがそこにDC結合はされておらず、 また、前記ゲート端部延長部は前記ソース／ドレイン
に容量結合されているがそこにDC結合はされていない、 前記集積回路装置。 （51）第（50）項に記載された装置において、 前記各第１の能動装置はそのゲートの側壁に側壁に側
壁絶縁性フイラメントを有し、 前記各第２の能動装置は前記ソース／ドレインに最も
近い前記ゲート端部延長部の側壁上に側壁絶縁性フイラ
メントを有し、 前記第２の能動装置の前記ゲート端部延長部の側壁上
の前記側壁絶縁性フイラメントは前記第１の能動装置の
前記側壁絶縁性フイラメントとほぼ同じ寸法を有する、 前記装置。 （52）第（51）項に記載されていた装置において、前記
ゲート端部延長部はその両側の側壁上に前記側壁絶縁性
フライメントを有する、装置。 （53）第（50）項に記載された装置において、 前記各第１の能動装置は、前記半導体のソース／ドレ
イン部と前記ゲートの下にある半導体の部分との間で横
方向に延びる低濃度ドープドレイン延長領域を含み 前記各第２の能動装置は、前記ソース／ドレイン部と
前記ゲート端部延長部の下にある前記半導体の部分との
間で横方向に延びる低濃度ドープドレイン延長領域を含
み、 前記第２の能動装置の前記低濃度ドープドレイン領域
は前記第１の能動装置の低濃度ドープ領域とほぼ同じ寸
法を有している、 前記装置。 （54）第（50）項に記載された装置において、 前記第１の能動装置の前記ゲートは第１のゲート絶縁
性層によつて前記半導体から隔離され、 前記第２の能動装置の前記ゲート端部延長部は前記第
１のゲート絶縁性層の他の各部によつて前記半導体から
隔離され、 前記第１のゲート絶縁性層の絶縁体厚の150％を越え
る絶縁体厚を有する第２のゲート絶縁性層によつて前記
第２の能動装置の前記ゲートは前記半導体から隔離され
ている、 前記装置。 （55）第（50）項に記載された装置において、前記第２
の各能動装置は第１、第２の両方の前記ゲート端部延長
部を含む、装置。 （56）第（50）項に記載された装置において、前記第２
の各能動装置は、相互にDC結合されていない第１、第２
両方の前記ゲート端部延長部を含む、装置。 （57）第（56）項に記載された装置において、前記ゲー
ト端部延長部の少なくとも１つは前記チヤンネルの上に
ない少なくとも１つの位置で前記ゲートと容量的に結合
され、前記第１のゲート端部の前記ゲートへの容量結合
は前記第２のゲート端部延長部の前記ゲートへの容量結
合と同じではない、装置。 （58）第（50）項に記載された装置において、前記ゲー
ト端部延長部は前記チヤンネルの上にない少なくとも１
つの位置で前記ゲートに容量結合されている装置。 （59）集積回路メモリであつて、 露出半導体材料のモート領域を画定する装置隔離領域
を含む基板、 複数個のメモリセルにして、各セルが 前記モート各領域においてチヤンネル、第１、第２の
ソース／ドレインを有する絶縁ゲート電界効果パストラ
ンジスタと、 下板、容量絶縁体およびその下板から容量絶縁体によ
つて絶縁された上板を有し、それらの板は前記装置隔離
領域のほぼ全体を覆う、記憶容量を含み、 前記パストランジスタの前記第１のソース／ドレイン
は局部相互接続体を介して前記記憶容量の前記上板に接
続されている、前記メモリセル、を含み、 前記パストランジスタの各ゲートおよび前記各容量の
前記下板は、多結晶でかつ30原子％を越えるシリコンを
含む第１のパターン形成薄膜導電性層の各部分を含み、 前記局部相互接続体および前記各容量の上板は、主に
窒化チタンからなる第２のパターン形成薄膜導電性層の
各部分を含み、また、 前記パストランジスタの各第２のソース／ドレインに
接続された少なくとも１つのビツトライン、および 前記パストランジスタの各ゲートに接続された少なく
とも１つのワードライン を含む前記集積回路メモリ。 （60）第（59）項に記載された装置において、前記第２
の導電性層は主として窒化チタンを含み、また少なくと
も５原子％の酸素も含む装置。 （61）第（59）項に記載された装置において、前記第２
の導電性層は2000Å未満の厚さである、装置。 （62）第（59）項に記載された装置において、前記第２
の導電性層は主として窒化チタンからなる装置。 （63）第（59）項に記載された装置において、前記第１
の導電性薄膜層は主にシリコンからなる装置。 （64）第（59）項に記載された装置において、前記第１
の導電性薄膜層は珪化物層からなる装置。 （65）第（59）項〜第（64）項に記載された装置におい
て、所定位置にある前記第１の導電性層の前記珪化物と
前記第２の導電性層がオーミツク接触する装置。 （66）集積回路メモリであつて、 結晶半導体材料の領域を含む基板、 複数個のメモリセルに対して、各セルが 前記半導体材料内においてチヤンネル、第１、第２の
ソース／ドレインを有する絶縁ゲート電界効果パストラ
ンジスタと、 下板、容量絶縁体およびその下板から容量絶縁体によ
つて絶縁された上板を有し、前記下板は前記半導体材料
の上に横置され、フイールド板絶縁体によつてそこから
隔離されている前記メモリセルを含み、 前記パストランジスタの各ゲートおよび前記各容量の
前記下板は、多結晶でかつ30原子％を越えるシリコンを
含む第１のパターン形成薄膜導電性層の各部を含み、 前記局部相互接続体および前記各容量の上板は、主に
窒化チタンからなる第２のパターン形成薄膜導電性層の
各部分を含み、また、 前記パストランジスタの各第２のソース／ドレインに
接続された少なくとも１つのビツトライン、および 前記パストランジスタの各ゲートに接続された少なく
とも１つのワードライン を含む前記集積回路 （67）集積回路であつて、 基板、 露出半導体材料の所定のモート領域を画定する装置隔
離領域、 前記モート領域の表面近くにある複数の能動装置にし
て、多結晶でかつ30原子％を越えるシリコンを含む第１
の薄膜導電性層によつて前記モートの前記半導体領域の
表面上の前記能動装置の各部が形成される能動装置、 主として窒化チタンからなるパターン形成薄膜を含む
局部相互接続層にして、その各部が所定の電気回路構成
に従がつて前記能動装置の各部とオーミツク接触した局
部相互接続層、 各部が所定の電気回路構成に従つて前記能動装置の各
部とオーミツク接触したパターン形成薄膜金属相互接続
層、および 少なくとも１つの容量にして、各容量は 前記第１の薄膜導電性層の各部を含む第１の板、 その第１板の上に被覆されかつそこから絶縁され、前
記パターン形成局部相互接続薄膜層の各部を含む第２の
板および その第２板の上に被覆されかつそこから絶縁され、前
記金属相互接続層の各部を含む第３の板を含む容量、 を含む前記集積回路。 （68）第（67）項の装置において、前記金属層の前記部
分の少なくともいくつかは前記局部相互接続層の垂直介
在部を介して前記能動装置の各部とオーミツク接触する
装置。 （69）第（67）項に記載された装置において、前記相互
接続層は前記各能動装置とオーミツク接触するよう前記
第２板の少なくともいくつから直接に延びる装置。 （70）第（67）項に記載された装置において、前記第２
板から第３板への固有容量は前記第２板から第１板への
それの1/2を越えている装置。 （71）第（67）項に記載された装置において、前記第２
板から第３板への固有容量は前記第２板から第１板への
それの1/2を越え、第１板と第３板は接続されている装
置。 （72）第（67）項に記載された装置において、前記第１
板と第３板は接続されている装置。 （73）第（67）項に記載された装置において、前記金属
相互接続層は主にアルミニウムを含む装置。 （74）集積回路の製造方法であつて、 （ａ）少なくともいくつかの表面領域で主にシリコンか
らなる単結晶半導体部を有する基板を与える工程、 （ｂ）所定パターンの装置隔離領域を与えて、前記単結
晶半導体部の所定位置にある分離モト領域を画定する工
程、 （ｃ）第１のパターン形成薄膜導電性層の各部によつて
ゲートが形成される絶縁ゲート電界効果トランジスタを
前記モート領域内の所定位置に形成する工程、 （ｄ）前記第１のパターン形成薄膜導電性層の少なくと
もいくつかの部分上に第１の容量絶縁体を備える工程、 （ｅ）ほぼチタンからなる金属を全体的に被着する工
程、 （ｆ）前記基板および金属を窒素含有雰囲気中で加熱し
て、前記金属の一部は前記基板の露出部と反応して珪化
チタンを形成し、前記金属の他の部分は前記窒素雰囲気
と反応して大きな割合の窒化チタンを含む層をその表面
に形成するようにする工程、 （ｇ）所定の容量位置上において前記第１のパターン形
成薄膜導電性層上の前記第１の容量絶縁体の少なくとも
いくつかの位置上の適所に前記窒化チタン層の各部を残
しながら、前記窒化チタン層の所定位置をエツチして所
定パターンの局部相互接続体を備える工程、 を含む前記方法。 （ｈ）前記能動装置および前記容量位置のほとんど全部
を被覆する層間絶縁体を備える工程、 （ｉ）前記層間絶縁体の第１の部分を除去して前記容量
位置の少なくともいくつかを露出し、さらに第２の容量
絶縁体を被着する工程。 （ｊ）前記層間絶縁体の第２の部分を除去して所定のオ
ーミツク接触位置を露出する工程および （ｋ）金属を被着、エツチして所定形状の薄膜金属相互
接続層を画定し、前記各容量位置上の絶縁容量上板を画
定する工程 を含む前記方法。
【図面の簡単な説明】
第1a図は本発明によるサンプル浮遊ゲートメモリを示
す。 第1b図は、第1a図に示されたようなメモリセルアレイと
ともに共通チツプ上で集積化されてアドレス指定、検知
論理を与えるCMOS周辺論理装置のサンプル実施例を示
す。 第1c図は本発明による別のサンプル浮遊ゲートメモリセ
ルを示す。 第2a図は、TiN上板とポリシリコン下板を有する容量を
含む、本発明の別の部類の実施例によるサンプルアナロ
グ回路を示し、第2b図はTiN上板と（ソース／ドレイン
インプラントでドープされた）高濃度ドープシリコン基
板内の下板を有する容量を含む別のサンプルアナログ回
路を示す。 第３図は本発明によるサンプル電気的消去可能不揮発性
メモリセルを示す。 第4a図および第4b図は、１レベルだけのポリシリコンが
必要な、本発明によつて形成されたDRAMセルの例を示
す。 第５図は、ゲートが主に窒化チタンからなり、（図示の
例で）スプリツトゲート構造が用いられている、本発明
のいくつかの実施例によるサンプル絶縁ゲート電界効果
トランジスタを示す。 第６図は、容量スタツクを有する、本発明の一部類の実
施例の１つを示す。 134,136,152,408,608,608′……ソース／ドレイン： 120……浮遊ゲート 124……第１パターン形成薄膜導電性層、132……層間絶
縁体 129……第２パターン形成薄膜導電性層 142……制御ゲート 140……局部相互接続体 506……ゲート 504……ゲート端部延長部
す。 第1b図は、第1a図に示されたようなメモリセルアレイと
ともに共通チツプ上で集積化されてアドレス指定、検知
論理を与えるCMOS周辺論理装置のサンプル実施例を示
す。 第1c図は本発明による別のサンプル浮遊ゲートメモリセ
ルを示す。 第2a図は、TiN上板とポリシリコン下板を有する容量を
含む、本発明の別の部類の実施例によるサンプルアナロ
グ回路を示し、第2b図はTiN上板と（ソース／ドレイン
インプラントでドープされた）高濃度ドープシリコン基
板内の下板を有する容量を含む別のサンプルアナログ回
路を示す。 第３図は本発明によるサンプル電気的消去可能不揮発性
メモリセルを示す。 第4a図および第4b図は、１レベルだけのポリシリコンが
必要な、本発明によつて形成されたDRAMセルの例を示
す。 第５図は、ゲートが主に窒化チタンからなり、（図示の
例で）スプリツトゲート構造が用いられている、本発明
のいくつかの実施例によるサンプル絶縁ゲート電界効果
トランジスタを示す。 第６図は、容量スタツクを有する、本発明の一部類の実
施例の１つを示す。 134,136,152,408,608,608′……ソース／ドレイン： 120……浮遊ゲート 124……第１パターン形成薄膜導電性層、132……層間絶
縁体 129……第２パターン形成薄膜導電性層 142……制御ゲート 140……局部相互接続体 506……ゲート 504……ゲート端部延長部
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 トーマス イー．タング
アメリカ合衆国テキサス州ダラス，ゴー
ルデン クリーク 15508
(72)発明者 チェ−チア ウェイ
アメリカ合衆国テキサス州プラノ，パー
デュー サークル 4313
(72)発明者 モンテ エー． ダグラス
アメリカ合衆国テキサス州コッペル，フ
ード ストリート 627
(72)発明者 トーマス シー．ホロウェイ
アメリカ合衆国テキサス州ダラス，ウォ
ーリング レーン 7007
(72)発明者 ラリー レイ ハイト
アメリカ合衆国テキサス州ダラス，ゴー
ルド ダスト トレイル6700
(72)発明者 リチャード エー．チャップマン
アメリカ合衆国テキサス州ダラス，ブラ
イアーコウブ ドライブ7240
(72)発明者 デビッド エー．ベル
アメリカ合衆国テキサス州ダラス，ナン
バー 2053，フェアー オークス クロ
ッシング 8849
(72)発明者 ロバート グルーバー ザ サード
アメリカ合衆国テキサス州ダラス，ナン
バー 1102，パーク レーン 8565
(56)参考文献 特開 昭58−143560（ＪＰ，Ａ)
特開 昭60−231357（ＪＰ，Ａ)
特開 昭60−253265（ＪＰ，Ａ)
特開 昭61−183952（ＪＰ，Ａ)
特開 昭61−229353（ＪＰ，Ａ)
特開 昭61−123181（ＪＰ，Ａ)
特開 昭59−198734（ＪＰ，Ａ)
特開 昭60−74556（ＪＰ，Ａ)
特開 昭61−183942（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.6，ＤＢ名)
H01L 29/788 - 29/792
H01L 27/10 - 27/115
H01L 21/8247
G11C 11/40
Claims (1)
- (57)【特許請求の範囲】 １．基板、 上記基板の表面に設けられたフィールド酸化物、及び 主として窒化チタンから成る層を有し、該層は上記フィ
ールド酸化物の上に位置する容量層と、上記容量層から
上記基板内のソース／ドレイン領域を覆うTiSi2層への
相互接続部とを有する集積回路装置。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US83761186A | 1986-03-07 | 1986-03-07 | |
| US837611 | 1986-03-07 | ||
| US06/938,654 US4811078A (en) | 1985-05-01 | 1986-12-05 | Integrated circuit device and process with tin capacitors |
| US938654 | 1986-12-05 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62252974A JPS62252974A (ja) | 1987-11-04 |
| JP2865285B2 true JP2865285B2 (ja) | 1999-03-08 |
Family
ID=27125959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62051832A Expired - Fee Related JP2865285B2 (ja) | 1986-03-07 | 1987-03-06 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2865285B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11777025B2 (en) | 2020-06-12 | 2023-10-03 | Kabushika Kaisha Toshiba | Semiconductor device |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3076952B2 (ja) * | 1994-08-01 | 2000-08-14 | 富士通株式会社 | 半導体記憶装置及びその製造方法 |
| JP3076951B2 (ja) * | 1994-08-01 | 2000-08-14 | 富士通株式会社 | 半導体装置の製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5142381A (ja) * | 1974-10-07 | 1976-04-09 | Seiko Instr & Electronics | Jinkoshinzopeesumeekaa |
| JPS5955071A (ja) * | 1982-09-24 | 1984-03-29 | Hitachi Micro Comput Eng Ltd | 不揮発性半導体装置 |
| JPS59198734A (ja) * | 1983-04-25 | 1984-11-10 | Mitsubishi Electric Corp | 多層配線構造 |
| JPS6062163A (ja) * | 1983-09-16 | 1985-04-10 | Hitachi Ltd | メモリ用半導体装置の製造方法 |
-
1987
- 1987-03-06 JP JP62051832A patent/JP2865285B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11777025B2 (en) | 2020-06-12 | 2023-10-03 | Kabushika Kaisha Toshiba | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62252974A (ja) | 1987-11-04 |
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