IT8322984A1 - Memoria non volatile in cui puo' essere attuata scrittura e cancellatura con basse tensioni - Google Patents

Memoria non volatile in cui puo' essere attuata scrittura e cancellatura con basse tensioni Download PDF

Info

Publication number
IT8322984A1
IT8322984A1 IT1983A22984A IT2298483A IT8322984A1 IT 8322984 A1 IT8322984 A1 IT 8322984A1 IT 1983A22984 A IT1983A22984 A IT 1983A22984A IT 2298483 A IT2298483 A IT 2298483A IT 8322984 A1 IT8322984 A1 IT 8322984A1
Authority
IT
Italy
Prior art keywords
film
insulating film
volatile memory
infrastructure
gate electrode
Prior art date
Application number
IT1983A22984A
Other languages
English (en)
Other versions
IT8322984A0 (it
IT1168295B (it
Original Assignee
Hitachi Ltd
Hitachi Microcumputer Eng
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd, Hitachi Microcumputer Eng filed Critical Hitachi Ltd
Publication of IT8322984A0 publication Critical patent/IT8322984A0/it
Publication of IT8322984A1 publication Critical patent/IT8322984A1/it
Application granted granted Critical
Publication of IT1168295B publication Critical patent/IT1168295B/it

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Description

MEMORIA NON VOLATILE IN GUI PU?' ESSERE ATTUATA SCRITTURA E CANCELLATURA CON BASSE TENSIONI".
RIASSUNTO
Memoria non volatile avente i vantaggi aia di una EEPROM del tipo a porta fluttuante che di una EEPROM deltipo MNOS, e in cui pu? essere attuata scrittura e cancellatura con basse tensioni? Ciascun elemento di memoria nella memoria non volatile ha una porta fluttuante, una porta di controllo, una pel licola isolante di porta fra un corpo di semiconduttore e la porta fluttuante, ed una pellicola isolante infrastrati fra la porta di controllo e la porta fluttuante? La pellicola isolante di porta ? costituita da una pellicola di SiO2 molto sottile e da una pellicola di Si3N4 sottile formata su di essa? Il centroide delle cariche iniettate per 1*imraagazzinamento di dati si trova fra la porta fluttuante, e non entro la pellico la di Si N .4
DESCRIZIONE
La presente invenzione riguarda una memoria non vola tile, che ? resa alta nella densit? di integrazione e bassa nella tensione di funzionamento?
In generale, le memorie non volatili usate come EEFROM (ROM cancellabili e programmabili elettricamente) o EftUOM (ROM alterabili elettricamente) sono costituite da MISPET (transistor a effetto di campo metallo-isolante-semi conduttore) che sono ampiamente classificate in due tipi: il tipo FLOTOX (ossido di Tunnel fluttuante) appartenente al tipo a porta fluttuante e il tipo MNOS (raetallo-nitruro-ossi^ do-semiconduttore )e II primo tipo ha un elettrodo a porta di controllo per il controllo ed un elettrodo a porta fluttuante per l'immagazzinamento di cariche ?Le cariche che devono essere immagazzinate nella porta fluttuante sono iniettate in essa facendole passare attraverso una sottile pellicola di ossido su una regionedi pozzo,a causa dell 'incanalamento di Fowler-Nordheira (incanalamento o effetto tunnel MFN) o dell'incanalamento diretto o effetto tunnel diretto,(in seguito semplicemente chiamato effetto tunnel)?D 'altro canto il secon do tipo ha la sua pellicola isolante di porta formata da u na struttura a due strati costituita da una pellicola di biois sido di silicio (pellicola di Si02)e da una pellicola di nitruro di silicio (pellicola di Si3N4) depositata su di essa? Cariche sono incanalate attraverso la pellicola di SiO2, cosi da essere iniettate e immagazzinate in quelle zone entro la pellicola di Si3N4 le sono formate in prossimit? del^ la frontiera delle due pellicole isolanti?
I rispettivi dispositivi a serra.conduttori, tuttavia, presentano i problemi che saranno in seguito illustrati, che formano cause opponentisi all?ottenimento di aumentate densit? di integrazione e tensione di funzionamento ridotte del^ le memorie?
II primo ? vantaggioso dal punto di vista della ri tenzione dei dati? Al fine di garantire la ritenzione delle cariche, tuttavia, una sottile pellicola isolante infrastra ti , di circa 1000 A, come impiegata in una EFROM (ROM cancellabile programmabile convenzionale deveessere frapposta fra la porta fluttuante ela porta di controllo.Tale spessore ? richiesto per impedire alle cariche immagazzinatedella porta flut tuante ditrafilare alla porta di controllo.Perci? ? impossibile aja plicare semplicemente una riduzione al fine di migliorare la densit? di integrazione? Inoltre, nel primo tipo, nel costru? re celle di memoria, la registrazione fra le regioni di pozzo precedentemente formate e le porte fluttuanti diviene un problema grave? Poich? ? richiesta tolleranza di allineamento il preciso trattamento di un disegio conseguente ad una aumen tata densit? di integrazione diviene estremamente difficolto-
80?
Nel secondo tipo, 1?allineamento fra le porte e le regioni di pozzo non rappresenta un problema? In aggiunta, il secondo tipo ? vantaggioso dal punto di vista della durata? Tuttavia, nemmeno in questo caso pu? essere attuata riduzione al fine di auerantare la densit? di integrazione? Quando la pellicola di Si3N4 costituente la pellicola isolante di porta diviene pi? sottile di un certo valore, ossia di circa 200 A a causa della riduzione, sorge il fenomeno costitu? to dal fatto che le cariche vengono emesse ad un elettrodo di porta ?Perci?, la ritenzione diviene un problema serio? In questo modo, la riduzione dello spessore della pellicola di Si->N., cio? la menzionata riduzione, risulta limitata, il che costituisce ostacolo all'aumento della densit? di inte grazione e alla riduzione della tensione di funzionamento? Uno scopo della presente invenzione ? quello di for nire una memoria non volatile in grado di acquisire una pi? elevata densit? di integrazione e di funzionare con tensioni di scrittura e cancellazione pi? basse, in cui nel contempo la ritenzione delle cariche sia mantenuta favorevole?
Secondo la presente invenzione, un elemento per immagazzinare cariche comprende una porta fluttuante che ? un primo elettrodo il quale ? formato su un corpo di semiconduttore al fine di immagazzinare le cariche, una porta di controllo essendo un secondo elettrodo che ? formato sul primo elettrodo, una pellicola isolante di porta che ? frapposta fra il corpo di semiconduttore e il primo elettrodo, ed una pellicola isolante infrastrati che ? frapposta fra il primo elettrodo ed il secondo elettrodo? Almeno la pellicola isolan te di porta o regione a tunnel ? costituita da due strati, superiore e inferiore, di pellicole isolanti, le cui costan ti dielettriche differiscono l?una dall*altra# Le cariche per immagazzinare o memorizzare dati sono ritenute in maniera tale che la porta fluttuante ? caricata? Il centro!de delle cariche giace entro il primo elettrodo* Perci?, la pellicola isolante dello strato superiore pu? essere resa pi? sot tile*
In qualit? di esempio preferitile, lo strato inferiore di pellicola isolante di porta ? una pellicola di Si02, mentre lo strato superiore della pellicola isolante di porta ? una pellicola di Si3N4? Lo spessore della pellicola isolan te di porta dello strato superiore ? fissato per risultare di almeno 40 A e al massimo di 100 A ? Silicio policristalli no viene impiegato in qualit? del materiale della porta flut tuante come pure della porta di controllo.
Gli scopi summenzionati e altri scopi della presente invenzione ed i vantaggi di essa saranno compresi dalla de scrizione che segue, in unione con i disegni nei quali:
le figure 1A e 1B sono schemi per illustrare un centro!de di cariche in un FET di tipo MNOS, in cui la figura 1A ? un grafico della caratteristica, mentre la figura B ? u na vista in sezione tipo modello del FET di tipo MNOS ;
la figura 2 ? una vista in sezione illustrante la struttura di un primo FET secondo la presente invenzione, men tj*e la figura 3 e un grafico Illustrante la reiasione tra la tensione di porte e la corrente pozzo-sorgente del FET rappresentato nella figura 2;
la figura 4 ? una vista in sezione illustrante la struttura delle porzioni essenziali di un secondo FET secon do la presente invenzione;
la figura 5 e una vista in sezione illustrante la struttura delle porzioni essenziali di un terzo FET secondo la presente invenzione;
la figura 6 ? una vista in pianta di una forma di realizzazione di una memoria non volatile secondo la presen te invenzione;
la figura 7 ? una vista in sezione presa lungo la linea VII - VII nella memoria non volatile di figura 6;
la figura 8 ? uno schema circuitale della memoria non volatile di figura 6?
La figura 1A illustra la relazione fra il centroide delle cariche e la quantit? di cariche Q iniettata in zone di intruppolamento entro una pellicola 5 di Si3N4 in un FET di una struttura MNOS rappresentata in figura 1B, il risultato essendo stato ottenuto su base sperimentale dagli inven tori? Facendo riferimento alla figura 1B, una pellicola iso laute di porta 3 al disotto di un elettrodo di porta 2 ? costituita da una pellicola di biossido di silicio (pellicola di SiO2) 4 avente lo spessore di 23 A e dalla pellicola di nitruro di silicio (pellicola di Si,N.) 5 avente uno spesso re di 520 A .
In breve, il centro!de delle cariche viene trovato nel modo seguente? Si supponga che tutte le cariche di iniezione Q siano presenti in un piano che ? parallelo alla zo na di frontiera o delimitazione fra la pellicola 4 di Si02 e la pellicola 5 di Si^N^, e che ? distanziata di una certa distanza d dalla zona di deliriti,tazione? Al tempo stesso,la capacit? C di un condensatore MIS viene valutata dalle cari che di iniezione Q e da un potenziale V generato nel conden satore MIS della porzione dell?elettrodo di porta tramite le cariche (C = Q/V)? La summenzionata distanza d viene valutata dalla capacit? C, dall?area S della porzione dell?elettrodo di porta e dalla costante dielettrica ? che ? sostanzialmente determinata dalle due pellicole isolanti (d = t .S/C). Tale distanza d rappresenta il centroide delle cari che?
Nella figura 1A, l?asse delle ascisse rappresenta la di. stanza d (in A), che ?presa verso la porta 2 (verso l'alto) dalla zona di delimitazione fra la pellicola 4 di Si02 che ? la pellicola isolante di porta di strato inferiore e la pel licola 5 di Si3N4 che ^ la pellicola isolante di porta di strato superiore, mentre l?asse delle ordinate rappresenta il valore della quantit? di cariche iniettate Q che ? convertita nella tensione V? Questo valore di tensione pu? essere con siderato un valore per il quale la quantit? di cariche iniettate Q pu? far variare la tensione di soglia del FET che ha la struttura MNOS rappresentata nella figura 1B. Un esperimento eseguito degli inventori ha portato alla scoperta di quanto segue? Come ? illustrato nella figura 1A, i centroidi delle cariche formati dalle cariche intrappolate sono di stribuiti in una regione da circa 40 A a circa 110 A dalla zona di delimitazione della pellicola 4 di SiO2 e della pelli, cola 5 di S?3N4. In particolare i centroidi delle cariche sono spesso presenti nella parte della pellicola di Si3N4 distan te circa 100 A dalla zona di delimitazione, e in corrispondenza di questa zona sono intrappolate un numero maggiore di cariche di iniezione? I centroidi delle cariche sono scarsamente esistenti in una regione entro 40 A o una regione distante pi?. di 110 A nella zona di delimitazione?
La figura 2 rappresenta una prima forma di realizza zione del FET secondo la presente invenzione, costruito sulla base del precedente esperimento, in modo tale che un centroi de di cariche pu? esistere entro una porta fluttuante di nuo vo disposta, non nella pellicola di Si^N^? Nella figura, il numero 10 indica una regione di semiconduttore di tipoP.
Questa regione h costituita da un substrato di silicio semiconduttore di tipo P in qualit? di un corpo di semiconduttore? Il substrato 10 di tipo P h formato con una pellicola 11 di ossido di campo tramite l'ossidazione termica della superficie di esso, per definire regioni per formare elementi? In ciascuna regione sono formate regioni 12 e 13 di tipo N+, previste per formare regioni di sorgente e di pozzo? Una pel licola 14 di SiO2, che ha uno spessore di circa 20 A ? formata sulla superficie della regione formante elementi tramite l?ossidazione termica del substrato# La pellicola 14 di SiO2 pu? avere uno spessore attraverso il quale cariche pos sono essere incanalate, e che pu? assumere un valore di 15 A - 50 A ?Al fine di aumentare l?efficienza di iniezione, risulta migliore una pellicola pi? sottile? Al fine di formare una pellicola di buona qualit? con elevate percentuali, h preferibile un valore di circa 20A#Una pellicola 15 di Si3N4? avente uno spessore di circa 60 A, viene formata nella parte inferiore di una porzione di elettrodo di porta tramite il me todo CVD (deposizione di vapori chimici) o simili? La pellico la 15 di Si3N4 pu? essere talmente spessa che il centroide delle cariche pu? esistere entro una porta fluttuante? Bench? possa essere preso un valore di 40 A - 110 A, ? pi? affidabile un valore di approssimativamente 50 A - 100 A?
Una pellicola pi? sottile ? preferibile per 1?assottigliamento della pellicola isolante di porta? La porta fluttuante 16, che ? un primo elettrodo fatto di silicio policristallino dello spessore di circa 20 A - 100 A viene formata sulla pel licola 15 di Si3N per formare una struttura simile alla cosiddetta struttura MNOS. La porta fluttuante 16 dovr? vanta? gLosamente essere sottile? Con la sottile porta fluttuante, le cariche risultano difficili da muovere entro tale porta? Nel caso in cui la pellicola isolante di porta presenta fo ri di vaiolatura, tale provvedimento pu?ridurre le cariche di intrafi lamento attraverso di essa,determinando una migliora ta ritenzione dei dati? Sulla pellicola fluttuante 16, ? formata una pellicola 17 di SiO2 in qualit? di una pellicola isolante infrastrati, sino ad uno spessore relativamente grande di circa 1000 A? Una porta di controllo 18, che costituisce un secondo elettrodo fatto di silicio policristal lino, ? formata sulla pellicola 17 di SiO2? Nella figura, il numero 19 indica una pellicola di PSG (vetro fosfosilicatico) mentre il numero 20 indica cablaggio di alluminio che ? col legato elettricamente alle regioni 12 e 13 di tipo N+ attraverso fori di contatto 21a e 21b? Le regioni 12 e 13 di tipo N+ sono formate in autoallineamento con l'elettrodo di por ta tramite impianto ionico o simile dopo che le parti sino alla porta di controllo 18 sono state ultimate? Il numero 22 indica una pellicola di passivazione finale, ad esempio una pellicola di SiO2 formata tramite CVD?
Il FET di questa forma di realizzazione ? tale che la pellicola isolante di porta o regione a tunnel 23 disposta completamente al disotto della porta fluttuante 16 ? posta nella doppia struttura costituita dalle pellicola 14 di SiO2 della pellicola isolante di strato inferiore e della pellico la 15 di 31 della pellicola ?solante dello strato superlo re le cui costanti dielettriche differiscono una dall'altra? In aggiunta, lo spessore della pellicola di Si N dello stra to superiore ? reso di 60 A, che ? minore della distanza del centroide delle cariche# La quantit? di cariche iniettate ? impostata in relazione alla pellicola 15 di Si^N^, per far s? che il centroide delle cariche abbia a trovarsi entro la porta fluttuante In aggiunta, lo spessore dell'intera pellicola isolante di porta 23 con gli strati superiore e infe riore combinati ? sottile, dell'ordine di 80 A nel presente esempio
Quando, nel FET rappresentato in figura 2, una ten sione positiva viene applicata alla porta di controllo 18 ed il substrato 10 di tipo P viene collegato al potenziale di massa GND, allora elettroni sono incanalati attraverso la pellicola 14 di SiO,, dal lato del substrato di tipo P, e la porta fluttuante viene caricata. A questo punto, l'una o l'al tra delle regioni 12, 13 di tipo N+ viene collegata al poten ziale di massa GND, e l'altra ? mantenuta nello stato fluttuan te. L'iniezione degli elettroni ? basata sulla medesima azio ne di quella della struttura MNOS precedente. Perci?, questa forma di realizzazione ? vantaggiosa per durata poich? la pel licola isolante di porta degrada meno che nella EEPROM del tipo a porta fluttuante convenzionale? Poich?, nel presente 2 sempio, la pellicola 15 di Si3N4 ? resa dello spessore di 60 A, il centro delle zone trappola delle cariche (quella par te corrispondente al centro!de delle cariche che intrappola maggiormente le cariche) si trova entro lo spessore della porta fluttuante 16, in maniera tale che le cariche sono im magazzinate nella porta fluttuante 16 La regione caricata ? la medesima che nella porta di tipo fluttuante della tecni_ ca nota. Perci?, la dispersione delle cariche dalla pellico la di Si3N3 all?elettrodo di porta ? piccola, e la ritenzio ne ? favorevole, come nella EEFROM del tipo MNOS convenzionale? Anche quando lo spessore della pellicola isolante di porta 23 diminuisce in seguito a riduzione, nessun problema si verifica relativamente alla ritenzione?
L?intrappolamento delle cariche pu? essere attuato nello stesso modo che nella struttura MNOS? A causa della ri duzione degli spessori della pellicola 14 di SiO2 e della pellicola 15 di Si3N4, la tensione che ? applicata alla porta di controllo 18 durante l?iniezione pu? essere ridotta senza alterare l?efficienza di iniezione? Secondo 1*esperimento degli inventori, con la presente forma di realizzazione, ? stato possibile incanalamento di cariche sufficiente per immagazzinare dati a circa 10 V? Nella formazione delle regioni 12, 13 di tipo N+, la porta fluttuante 16, ecc* il problema dell?allineamento fra le regioni di tipo N+ e la porta fluttuante non ai pone. Ci? facilita la finitura del disegno, e cio? il miglioramento della densit? di integrazio ne, in cooperazione con la riduzione precedentemente indicata?
Al fine di scrivere dati nella porta fluttuante 16, in altre parole, per iniettare cariche in essa, una tensio ne positiva pu? essere applicata alla porta di controllo 18 con il substrato 10 di tipo P collegato al potenziale di massa GND? Viceversa, al fine di cancellare dati scritti nel la porta fluttuante 16, in altre parole per emettere cariche intrappolate, la porta di controllo 18 pu? essere collegata al potenziale di massa GND con una tensione positiva appli cata al substrato 10 di tipo P? In tal modo, le cariche ven gono emesse verso il substrato 10 di tipo P? In corrispondenza di questo momento, il potenziale delle regioni 12, 13 di tipo N pu? essere qualsiasi, ed esso ? reso uguale a quello del substrato di tipo P 10, a titolo esemplificativo?
Dati scritti sono letti come segue? Le caratteristi che corrente-tensione del FET rappresentato in figura 2 sono fissate come ? indicato da "1" e "0" in figura 3, quando le cariche non sono intrappolate nella porta fluttuante 16 e quando esso sono intrappolate in essa, rispettivamente? Il FET rappresentato in figura 2 ? impostato nel modo di esaurimento avente una tensione di soglia ad esempio di questo ordine, preliminarmente, dopo di che esso viene posto nel modo ad arricchimento quando la tensione'di soglia viene aumentata ad esempio a 3 V o valore di questo ordine median te la scrittura dei dati, cio? 1*intrappolamento delle cari che ?Nella figura 3, l'asse delle ascisse rappresenta la tensione che ? applicata alla porta di controllo 18, mentre l'asse delle ordinate ?DS rappresenta la corrente che scorre fra la regione di sorgente e la regione di pozzo, ossia fra le regioni 12 e 13 di tipo N+? Utilizzando questa diff? renza delle tensioni di soglie, il potenziale della porta di controllo 18 ? ad esempio reso di 0 volt, per cui possono essere letti dati? In tal modo, il numero di volte leggi bili risulta aumentato? E' possibile conoscere i due stati in cui il FET avente il potenziale della porta di controllo impostato a 0 volt ? conduttivo (stato di 1) ed ? non condut tivo (stato di 0)? Il FET pu? perci? essere sfruttato come un elemento di memoria non volatile avente i dati di un bit?
La figura 4 rappresenta un secondo esempio del FET secondo la presente invenzione e illustra particolarmente SO lo la struttura di una porzione di porta? Le altre parti non rappresentate sono uguali a quelle di figura 2? Nella presen te forma di realizzazione, ? nel medesimo modo che nella for ma di realizzazione precedente che la pellicola isolante di porta 13 frapposta fra la porta fluttuante 16 ed il substra to semiconduttore 10 ? costruita nella doppia struttura a partire dalla pellicola 14 di SiO2 che ? la pellicola isolante dello strato inferiore e dalla pellicola 15 di Si3N4 che ? la pellicola isolante dello strato superiore? Il fatto che una pellicola isolante infrastrati 24 giacente fra la por ta fluttuante 16 e la porta di controllo 18 s?a configurata secondo una doppia struttura ? una caratteristica peculiare? La pellicola isolante infrastrati 24 ? costituita da una pellicola 25 di Si3N4 di strato inferiore, e da una pellicola 26 di SiO2 di strato superiore, formata tramite l?oss sidazione termica della superficie della prima* Le pellico? le rispettive hanno uno spessore di 60 A e 20 A* Queste pel icole dorranno preferibilmente essere sottili* La pellicola 25 ed Si N pu? assumere un valore di 40 A - 110 A, e la pel li cola 26 di SiO2 pu? assumere un valore di 15A - 5OA ? Per ragioni che saranno indicate in seguito, tuttavia, gli spessori delle pellicole 25 e 26 dovranno opportunamente essere rispettivamente uguali a quelli della pellicola 15 di Si3N4 e dellapellicola 14di S?O2 che costituiscono la pellicola isolante di porta.
Quando la pellicola isolante infrastrati 24 ? costruita in questo modo, l*intero spessore di essa pu? essere reso minore dello spessore della pellicola isolante infrastra ti costituita dalla sola pellicola 17 di SiO2 come ? rappresentato nella figura 2* Inoltre, nonostante la sottile pellicola isolante infrastrati nel suo complesso, 1*emissione di cariche dalla porta fluttuante 16 al lato della porta di controllo 18 pu? essere effettivamente impedita Pertanto, la ri tensione dei dati ? migliorata. Ci? si basa sul fatto che cariche disperse dalla porta fluttuante 16 sono cat turate dalla pell?cola 25 di Si.N. che ? suscettibile di formare il centro di intrappolamento, grazie al fatto che la dispersione delle cariche dalla pellicola di Si3N4 alla porta di controllo 18 ? impedita dalla pellicola 26 di SiO2? Bench? la pellicola 26 di SiO2 sia estremamente sottile dell?or dine di 20 A, essa ? sufficiente per impedire la dispersione delle cariche dalla pellicola 25 di Si3N4? Questa struttura ? efficace per l?assottigliamento della porzione di porta, e diviene pi? vantaggiosa nel trattamento preciso?
Poich?, in questa struttura, le due pellicole isolanti 23 e 24 al disotto e al disopra della porta fluttuante 16 hanno approssimativamente spessori uguali, l?intensit? del campo elettrico nella porta fluttuante 16 diviene circa la met? della tensione applicata alla porta di controllo 18? Per ci?, l?efficienza dell?incanalamento delle cariche pu? essere migliorata? Quindi, quando il FET viene impiegato come elemen to di memoria, la tensione di scrittura pu? essere ridotta? Ad esempio, quando una tensione di 5 volt viene applicata al la porta di controllo 18, il potenziale che apparir? nella por ta fluttuante 16 diviene di 2,5 volt? In questo caso, possono essere iniettate cariche sufficienti a innalzare la tensione di soglia dell?ordine di vari volt, per cui il PET pu? essere soddisfacentemente impiegato come l?elemento di .memoria? Naturalmente, l'emissione di cariche pu? essere similmente effettuata con una bassa tensione? I modi per applicare tensio ni alle regioni rispettive del PET nei modi di scrittura e cancellazione sono uguali che nell'esempio del primo PET? La figura 5 rappresenta un terzo esempio del FET secondo la presente invenzione? Questo esempio ? tale che, fra la pellicola 25 di Si3N3 della pellicola isolante infra strati 24 e la porta fluttuante 16 nel FET di figura 4, esiste una pellicola 27 di SiO2 che? formata sino ad uno spessore di 20 A tramite l?ossidazione termica della porta fiut tuante 16? I particolari diversi da questo punto sono i medesimi che nel secondo esempio del FET? Di conseguenza, la pellicola isolante infrastrati ha una struttura tripla costi tuita da strati superiore, intermedio e inferiore 26, 25, 27 che sono rispettivamente la pellicola di SiO2, la pellicola di Si3N e la pellicola di Si02? Grazie alla nuova pellicola 27 di Si02, ? possibile migliorare 1*effetto di impedire la dispersione di cariche dalla porta fluttuante 16 alla pellicola 15 di Si3N 4
Con il secondo o terzo FET, scrittura e cancellazio ne a 5 V sono consentiti ottimizzando gli spessori delle pellicole 15 e 25 di Si3N 4
Nelle rispettive forme di realizzazione che sono sta te descritte precedentemente, le pellicole 15, 25 di Si3N4 pos sono essere pure sostituite con pellicole di Al2O3 pellicole di idrossinitruro? Per la porta di controllo 18 e la porta fluttuante 16, possono pure essere impiegate pellicole fatte di molibdeno Mo, tungsteno W, platino Pt o simili, invece del le pellicole di silicio policristallino? Particolarmente per la porta fluttuante 16, pu? pure essere impiegata una pellicola fatta di W, Pt o simili? Per la porta di controllo 18 pu? pure essere impiegata una pellicola di Al.
Le figure da 6 a 8 illustrano un? forma di realizza zione in cui una memoria non volatile ? costruita impiegando i PET secondo la presente invenzione in qualit? di elementi di memoria. Le figure 6 e 7 sono viste in pianta ed in sezione di questa forma di realizzazione, rispettivamente, e la figu ra 8 ? uno schema del circuito di memoria. Come ? rappresenta to nelle figure 6 e 7, una zona di pozzetto o well 31 di tipo Pf indicata da una linea tratteggiata, ed una regLone di semiconduttore per formare celle di memoria, sono formati in un substrato 30 di silicio semiconduttore di tipo N in qualit? di un corpo di semiconduttore. Una pluralit? di regioni allun gate 33 per formare gli elementi, le regioni essendo isolate tramite ima pellicola di ossido di campo 32, sono formate nel_ la superficie maggiore del substrato di silicio. In ciascuna regione 33 formante elementi, regioni 34, 35 e 36 di tipo N+ sono formate ad intervalli predeterminati nella direzione lon gitudinale della regione 33 formante elementi, in autoallinea mento con le linee di parole W , ..???, W , ????.? Le regio ni 34 e 35 di tipo N+ adiacenti con le linee delle parole Ws1, ..??? frapposte fra di esse servono come le regioni di sorgen te o di pozzo di MOSFET Qs1, Qs2, ????? che sono elementi di commutazione? Le regioni 35, 36 di tipo If+ adiacenti con le li nee di parole ????? frapposte fra di esse servono come le regioni di sorgente o di pozzo di FET , QM2? ????? che sono elementi di memoria? I MOSFET QS1? *?2* ????? qualit? di elementi di commutazione hanno la struttura a MOSFET ordinaria costituita da una pellicola di ossido di por ta (pellicola di Si02) 37 e dauna porta 38 di silicio policristallino formata su di essa? Gli elettrodi di porta dei MOSFET Qg1, QS2, ????? costituiscono le linee di parole WS1? WS2, ?????? I FET Q , 0^2* ????? in qualit? degli elementi di memo ria hanno la struttura di dispositivo di memoria non volatile rappresentata in figura 4? Negli elettrodi di porta dei FET QMI* QJ^ , ?????, le porte di controllo costituiscono le linee WM1, WM2, . delle parole? T due tipi di FET QSl, Qg2,..??? e QJJ , ??*?? S piega?110 le regioni 35 di tipo N+ esistenti fra di essi, come le regioni di sorgente o di pozzo comuni? Ciascuna cella di memoria ? costituita in maniera tale che una coppia di FET Qg1 e Q?1, QS2 e . sono collegati in serie? Gli elementi di commutazione adiacenti e gli elementi di memoria adiacenti costituenti le diverse celle di memoria si suddividono le regioni 34 e 36 di tipo N+, rispettivamente? Uh adduttore di collegamento di alluminio 47 ? collegato alle ragioni 34 e 36 di tipo N+ suddivise attraverso fori di contact to? Come ? illustrato in figura 6, l?adduttore di collegamento di alluminio 47 collega alternativamente le regioni 34 di tipo N+ fra gli elementi di commutazione e le regioni 36 di tipo N+ fra gli elementi di memoria.
I dispositivi formati come ? stato descritto prec^ dentemente sono collegati come ? mostrato in figura 8. Linee di dati D , D2> ???*? che sono collegate ai pozzi degli elj? menti di memoria , Q^ , ????? sono collegate ad un circu? to di scrittura 50. Linee di dati D,f D_. ????? che sono col legate alle sorgenti degli elementi di commutazione Qg1? Qg2? sono collegate ad un decodificatore 51 dell?asse Y come pure ad un circuito di lettura 52? Le linee ????? delle parole collegate alle porte degli elementi di commutazione e le linee di parole ^?2? ????? collegate alle por te degli elementi di memoria sono rispettivamente collegate ad un decodificatore di X 53? In aggiunta, il pozzetto 31 di tipo P che ? la regione di semiconduttore per formare le cel le di memoria in esso ? collegato ad un circuito 54 della ten sione della zona a pozzetto o di well per costituire un circu? to di memoria.
Nella iniezione o nella emissione di cariche, non ? richiesta un?alta tensione di ad esempio 20 volt come nella tecnica nota.
Nello scrivere dati, cio? nell'iniettare cariche, una qualsiasi linea desiderata, ad esempio fra le linee di dati D^, D^, ..... viene collegata a 0 V mediante il cir culto di scrittura 50. Le altre linee dL dati ???.. sono collegate a 5 V. Una qualsiasi linea di parole desiderate, ad esempio W fra le linee di parole W^ , V?M2, . viene col legata ad una tensione di scrittura di 5 V mediante il dec? dificatore di X. Le altre linee di parole ????? sono collegate a 0 V? Tutte le linee di parole W , , ????? sono mantenute a 0 V? Le linee di dati D^, D^, ????? sono mantenute a qualsiasi valore desiderato ad esempio 0 V tramite il decodificatore di Y. D*altro canto, la zona di well 31 di tipo P al disotto del canale del PET ha la tensio ne di 0 V applicata ad essa tramite un circuito 54 della ten sione di well? Di conseguenza, cariche vengono iniettate nel la porta fluttuante del PET Q come ? stato descritto prece dentemente?
Nel cancellare dati, cio? nell*emettere cariche, tut te le linee delle parole sono portate al potenziale di massa di 0 V mentre il potenziale del well 31 di tipo P ? reso una tensione di cancellazione ad esempio di 5 V? Perci? sono emes se cariche in tutti gli elementi di memoria?
In corrispondenza di tale momento, le linee di par? le WS1? WS2. ? sono mantenute a 0 V, e tutte le linee di dati a qualsiasi potenziale desiderato? Quando una linea di parole, ad esempio fra le linee di parole
viene resa di 0 V e le altre linee di parole W?_, ????? sono collegate a 5 V, possono essere cancellati solo dati nelle celle di memoria collegate a W? ?
Nella lettura di dati, le linee di dati
e le linee delle parole W p sono rese di 0 V? Fra le linee delle parole, W una qualsiasi
S1? WS2?
linea desiderata, ad esempio W viene resa di 5 V? Poich? ^ le cariche sono intrappolate nel FET Q?1 collegato al ???? selezionato , la tensione di soglia del PET Q^ ? maggio^ re di 0 V, per cui questo PET non commuta in accensione allo stato "on"? Perci?, il potenziale della linea dati pr? caricata ad una certa tensione, ad esempio 5 V, collegata al FET , non varia# Quando nessuna carica viene intrappolata nel PET Q^ , questo FET commuta allo stato "??", per cui il potenziale della linea dati diviene approssimativa mente 0 V# Questo potenziale della linea viene rilevato tramite il circuito di lettura 52 attraverso il decodificato re di Y 51?
Poich? la tensione di scrittura e la tensione di can cellazione nel MOSFET dell?elemento di memoria pu? essere di 5 V, la tensione di alimentazione, di 5 V, del circuito di memoria pu? essere utilizzata cos? com??, e ? omesso un circui to elevatore# In aggiunta, poich? la corrente di lettura ? grande, non ? necessario nessun circuito amplificatore# Inol tre, poich? l?intero dispositivo ? appiattito e la sua densi t? di integrazione ? aumentata, pu? essere costruito un dispo sitivo di memoria di grande capacit?#
Il dispositivo di memoria ed il circuito di memoria precedentemente descritti costituiscono semplicemente un esempio di applicazione della presente invenzione? Naturalmen te sono possibili varie altre applicazioni includenti, ad e sempio, una memoria d*accesso casuale non volatile (NVRAM)?
Nella memoria non volatile secondo la presente invenzione, una pellicola isolante di porta al disotto di una pellicola fluttuante ? configurata secondo una doppia strut tura tramite l?impiego di pellicole isolanti aventi costanti dielettriche diverse l'una dall?altra, e lo spessore della pellicola isolante dello strato superiore ? impostato a o al disotto di uno spessore predeterminato cos? da situare un centroide delle cariche entro la porta fluttuante? Pertanto, possono essere simultaneamente ottenuti miglioramento della densit? di integrazione di un dispositivo e riduzione della tensione di scrittura e della tensione di cancellazione, la ritenzione dei dati essendo al tempo stesso mantenuta favore vole? Un altro effetto ? che, con l?aumento della capacit? del dispositivo pu? essere realizzata semplificazione di una disposizione di circuito di memoria?
I vantaggi della presente invenzione possono essere trasferiti a altre realizzazioni dell'invenzione impiegando la pellicola isolante di porta o una regione tunnel dell'invenzione in qualit? della propria regione tunnel? E* favorev? le in tale variet? impiegare la regione tunnel con struttura a doppio strato che ? costituita dalla pellicola di biossido di silicio e dalla pellicola di nitruro di silicio formata su di essa? La regione tunnel secondo l?invenzione viene im?

Claims (16)

  1. RIVENDICAZIONI
    1 Memoria non volatile avente un transistor a effetto di campio per l?impiego come un elemento di memoria, det to transistor ad effetto di campo comprendendo :
    (a) un corpo di semiconduttore il quale include regioni di semiconduttore di un primo tipo di conduttivit?;
    (b) una pellicola isolante formata su dette regioni di semiconduttore e la quale ? costituita da ima prima pelliC? la isolante e da una seconda pellicola isolante formata su di essa, detta seconda pellicola isolante avendo una costante di? lettrica diversa da quella di detta prima pellicola isolante;
    (c) un primo elettrodo di porta il quale ? formato su detta pellicola isolante di porta;
    (d) un secondo elettrodo di porta che ? formato su detto primo elettrodo di porta;
    (e) una pellicola isolante infrastrati che ? disposta fra detti primo e secondo elettrodi di porta; e (f) regioni di semiconduttore di un secondo tipo di conduttivit? che sono formate entro le regioni di semicondut tore citate per prime e che sono disposte in entrambe le parti laterali di detti primo e secondo elettrodi di porta?
  2. 2 Memoria non volatile secondo la rivendicazione 1 in cui detta prima pellicola isolante di porta ? una pellicola di biossido di silicio?
  3. 3 Memoria non volatile secondo la rivendicazione 2, in cui detta seconda pellicola isolante di porta ? una pellicola di nitruro di silicio?
  4. 4 Memoria non volatile secondo la rivendicazione 3, in cui detta pellicola di biossido di silicio ha uno spessore 0
    di 15 - 50 A e detta pellicola di nitruro di silicio ha uno spessore di 40 - 110A ?
  5. 5 Memoria non volatile secondo la rivendicazione 4, in cui detta pellicola di biossido di silicio ha uno spessore o
    di 20 A, e detta pellicola di nitruro di silicio ha uno spesso o
    re di 60 A?
  6. 6 Memoria non volatile secondo la rivendicazione 4, in cui detta pellicola isolante infrastrati ? una pellicola di biossido di silicio?
  7. 7 Memoria non volatile secondo la rivendicazione 4, in cui detta pellicola isolante infrastrati ? costituita da u na pellicola di nitruro di silicio che ? una prima pellicola isolante infrastrati e da una pellicola di biossido di sili ci? che ? una seconda pellicola isolante infrastrati formata su detta prima pellicola isolante infrastrati?
  8. 8 Memoria non volatile secondo la rivendicazione 7 in cui detta pellicola di biossido di silicio di detta prima pellicola isolante di porta e detta pellicola di biossido di silicio di detta seconda pellicola isolante infrastrati han no spessori sostanzialmente uguali, mentre detta pellicola di nitruro di silicio di detta seconda pellicola isolante di porta e detta pellicola di nitruro di silicio di detta prima pellicola isolante infrastrati hanno spessori sostanzialmente uguali?
  9. 9# Memoria non volatile secondo la rivendicazione 4, in cui detta pellicola isolante infrastrati e costituita da una pellicola di nitruto di silicio che ? una prima pellicola isolante infrastrati, una pellicola di biossido di silicio che ? una seconda pellicola isolante infrastrati formata su detta prima pellicola isolante infrastrati, ed una pellicola di biossido di silicio che ? una terza pellicola isolante in frastrati formata fra detto primo elettrodo di porta e detta pellicola di nitruto di silicio di detta prima pellicola iso lante infrastrati#
  10. 10 Memoria non volatile secondo la rivendicazione 9, in cui detta pellicola di biossido di silicio di detta prima pollicola isolante di porta e detta pellicola di biossido di silicio di detta seconda pellicola isolante infrastrati han no spessori sostanzialmente uguali, mentre detta pellicola di nitruro di silicio di detta seconda pellicola isolante di porta e detta pellicola di nitruto di silicio di detta prima pellicola isolante infrastrati hanno spessori sostanzialmente uguali?
  11. 11 Memoria non volatile secondo la rivendicazione 4, in cui detto primo elettrodo di porta ha uno spessore di 20 - 100 A.
  12. 12 Memoria non volatile secondo la rivendicazione 11, in cui detto primo elettrodo di porta ? costituito da uno strato di silicio policristallino?
  13. 13 Memoria non volatile secondo la rivendicazione 4, in cui detto primo elettrodo di porta ? costituito da uno stra to di silicio policristallino avente uno spessore di 20 - 100 o
    A e detto secondo elettrodo di porta ? costituito da uno stra to di silicio policristallino?
  14. 14 Memoria non volatile secondo la rivendicazione 13, in cui detto primo tipo di conduttivit? ? il tipo P, mentre detto secondo tipo di conduttivit? ? il tipo N?
  15. 15 Memoria non volatile secondo la rivendicazione 14, in cui detto corpo di semiconduttore ? un substrato di silicio di tipo N?
  16. 16 Memoria non volatile comprendente:
    (a) un corpo di semiconduttore;
    (b) un circuito di selezione che ? disposto su detto corpo di semiconduttore?
    (c) una matrice di memoria che ? costituita da una pluralit? di celle di memoria disposte sotto forma di una matrice, dette celle di memoria essendo disposte entro regio ni di semiconduttore di un primo tipo di conduttivit? forma te in detto corpo di semiconduttore, dette celle di memoria avendo un primo ed un secondo terminale di selezione ed un primo e secondo terminale di lettura;
    (d) una pluralit? di coppie di linee di parole che sono estese da detto circuito di selezione in detta matrice di memori a, e che ri cevono segnali per la selezione da detto circuito di selezione, una e l'altra di ciascuna linea di detta coppia di linee di parole essendo ri spettivamente collegate al pri mo e secondo terminali delle celle di memori a corri spondente? e
    (e) una pluralit? di coppie di linee di dati che so no estese da detto circuito di selezione in detta matri ce di memori a in maniera da intersecare ortogonalmente dette linee delle parole, e che ri cevono segnali per leggere da det to circuito di selezione, l'una e l'altra linea ctL detta eia scuna coppia di linee di dati essendo rispettivamente collegate al primo e secondo terminale di lettura delle celle di memori a corri spondenti;
    (f) ciascuna detta cella di memori a includendo un primo transistor ad effetto di campo per l?impiego come un elemento di memoria ed un secondo transistor ad effetto di campo in qualit? di un elemento di commutazione, detti primo e secondo transistor ad effetto di campo essendo collegati in serie fra il primo ed il secondo terminale di lettura, elettrodi di controllo di detti primo e secondo transistor a effetto di campo essendo rispettivamente collegati al primo e secondo terminale di selezione;
    (g) detto primo transistor a effetto di campo ind? dendo una pellicola di biossido di silicio che ? formata su dette regioni di semiconduttore di detto primo tipo di conduttivit?, una pellicola di nitruro di silicio che ? formata su detta pellicola di biossido di silicio, un primo elettrodo di porta di silicio policristallino che ? formato su detta pel licola di nitruro di silicio, un secondo elettrodo di porta che ? formato su detto primo elettrodo di porta, una pellicola isolante infrastrati che ? disposta tra detti primo e se condo elettrodi di porta, e regioni di semiconduttore di un secondo tipo di conduttivit? che sono disposte su entrambi i lati di detti primo e secondo elettrodi di porta entro ciascu na delle regioni di semiconduttore menzionate per prime, in cui detto secondo elettrodo di porta forma parte della linea di parole collegateal primo terminale di selezione?
IT22984/83A 1982-09-24 1983-09-23 Memoria non volatile in cui puo' essere attuata scrittura e cancellatura con basse tensioni IT1168295B (it)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP57164910A JPS5955071A (ja) 1982-09-24 1982-09-24 不揮発性半導体装置

Publications (3)

Publication Number Publication Date
IT8322984A0 IT8322984A0 (it) 1983-09-23
IT8322984A1 true IT8322984A1 (it) 1985-03-23
IT1168295B IT1168295B (it) 1987-05-20

Family

ID=15802178

Family Applications (1)

Application Number Title Priority Date Filing Date
IT22984/83A IT1168295B (it) 1982-09-24 1983-09-23 Memoria non volatile in cui puo' essere attuata scrittura e cancellatura con basse tensioni

Country Status (9)

Country Link
US (1) US4630086A (it)
JP (1) JPS5955071A (it)
DE (1) DE3334557A1 (it)
FR (1) FR2533740A1 (it)
GB (1) GB2129611B (it)
HK (1) HK1688A (it)
IT (1) IT1168295B (it)
MY (1) MY8700796A (it)
SG (1) SG87387G (it)

Families Citing this family (104)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4697330A (en) * 1983-02-23 1987-10-06 Texas Instruments Incorporated Floating gate memory process with improved dielectric
USRE34535E (en) * 1983-02-23 1994-02-08 Texas Instruments Incorporated Floating gate memory with improved dielectric
US4769340A (en) * 1983-11-28 1988-09-06 Exel Microelectronics, Inc. Method for making electrically programmable memory device by doping the floating gate by implant
US4918501A (en) * 1984-05-23 1990-04-17 Hitachi, Ltd. Semiconductor device and method of producing the same
US5352620A (en) * 1984-05-23 1994-10-04 Hitachi, Ltd. Method of making semiconductor device with memory cells and peripheral transistors
US4589009A (en) * 1984-10-09 1986-05-13 The United States Of America As Represented By The Secretary Of The Army Non-volatile piezoelectric memory transistor
US4698787A (en) * 1984-11-21 1987-10-06 Exel Microelectronics, Inc. Single transistor electrically programmable memory device and method
JPH0669099B2 (ja) * 1984-12-21 1994-08-31 株式会社東芝 Ｍｉｓ型半導体装置
EP0215064A1 (en) * 1985-03-08 1987-03-25 Ncr Corporation Floating gate nonvolatile field effect memory device
US4821085A (en) * 1985-05-01 1989-04-11 Texas Instruments Incorporated VLSI local interconnect structure
US4811078A (en) * 1985-05-01 1989-03-07 Texas Instruments Incorporated Integrated circuit device and process with tin capacitors
US4971924A (en) * 1985-05-01 1990-11-20 Texas Instruments Incorporated Metal plate capacitor and method for making the same
KR940011426B1 (ko) * 1985-07-26 1994-12-15 가부시기가이샤 히다찌세이사꾸쇼 반도체 기억 장치
JP2865285B2 (ja) * 1986-03-07 1999-03-08 テキサス インスツルメンツ インコ−ポレイテツド 集積回路装置
IT1191755B (it) * 1986-04-29 1988-03-23 Sgs Microelettronica Spa Processo di fabbricazione per celle eprom con dielettrico ossido-nitruro-ossido
US5108941A (en) * 1986-12-05 1992-04-28 Texas Instrument Incorporated Method of making metal-to-polysilicon capacitor
JPH0772996B2 (ja) * 1987-01-31 1995-08-02 株式会社東芝 不揮発性半導体メモリ
JP2633571B2 (ja) * 1987-07-30 1997-07-23 株式会社東芝 紫外線消去型不揮発性半導体装置
JP2664685B2 (ja) * 1987-07-31 1997-10-15 株式会社東芝 半導体装置の製造方法
KR910005771B1 (ko) * 1988-03-22 1991-08-03 주식회사 럭키 아미드기를 함유하는 폴리실록산 및 그의 제조방법
US4882649A (en) * 1988-03-29 1989-11-21 Texas Instruments Incorporated Nitride/oxide/nitride capacitor dielectric
US5079670A (en) * 1988-05-03 1992-01-07 Texas Instruments Incorporated Metal plate capacitor and method for making the same
EP0419663B1 (en) * 1988-10-21 1995-11-15 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory and method of producing the same
US5020030A (en) * 1988-10-31 1991-05-28 Huber Robert J Nonvolatile SNOS memory cell with induced capacitor
KR0185375B1 (ko) * 1989-05-23 1999-03-20 엔. 라이스 머레트 분리 금속 플레이트 캐패시터 및 이의 제조 방법
US5104819A (en) * 1989-08-07 1992-04-14 Intel Corporation Fabrication of interpoly dielctric for EPROM-related technologies
JPH0388370A (ja) * 1989-08-31 1991-04-12 Toshiba Corp 半導体記憶装置の製造方法
JP2656986B2 (ja) * 1989-10-02 1997-09-24 松下電子工業株式会社 不揮発性半導体記憶装置の製造方法
JPH081933B2 (ja) * 1989-12-11 1996-01-10 株式会社東芝 不揮発性半導体記憶装置
US5057447A (en) * 1990-07-09 1991-10-15 Texas Instruments Incorporated Silicide/metal floating gate process
JPH05110114A (ja) * 1991-10-17 1993-04-30 Rohm Co Ltd 不揮発性半導体記憶素子
JP2848223B2 (ja) * 1993-12-01 1999-01-20 日本電気株式会社 不揮発性半導体記憶装置の消去方法及び製造方法
JP3505758B2 (ja) * 1993-12-28 2004-03-15 ローム株式会社 不揮発性半導体メモリ
EP0690452A3 (en) * 1994-06-28 1999-01-07 Advanced Micro Devices, Inc. Electrically erasable memory and method of erasure
JP3288867B2 (ja) * 1994-09-02 2002-06-04 キヤノン株式会社 インクジェット記録装置
US5619052A (en) * 1994-09-29 1997-04-08 Macronix International Co., Ltd. Interpoly dielectric structure in EEPROM device
EP0833393B1 (en) * 1996-09-30 2011-12-14 STMicroelectronics Srl Floating gate non-volatile memory cell with low erasing voltage and manufacturing method
FR2769747B1 (fr) * 1997-10-15 2001-10-05 Sgs Thomson Microelectronics Perfectionnement aux memoires non volatiles programmables par effet dit "de porteurs chauds" et effacables par effet tunnel
US6008091A (en) * 1998-01-27 1999-12-28 Lucent Technologies Inc. Floating gate avalanche injection MOS transistors with high K dielectric control gates
JP3344331B2 (ja) * 1998-09-30 2002-11-11 日本電気株式会社 不揮発性半導体記憶装置
KR100540667B1 (ko) * 1999-05-14 2006-01-16 가부시키가이샤 히타치세이사쿠쇼 반도체 기억장치
US6677640B1 (en) * 2000-03-01 2004-01-13 Micron Technology, Inc. Memory cell with tight coupling
US6445029B1 (en) 2000-10-24 2002-09-03 International Business Machines Corporation NVRAM array device with enhanced write and erase
US6522585B2 (en) 2001-05-25 2003-02-18 Sandisk Corporation Dual-cell soft programming for virtual-ground memory arrays
JP4809545B2 (ja) * 2001-05-31 2011-11-09 株式会社半導体エネルギー研究所 半導体不揮発性メモリ及び電子機器
US6610614B2 (en) * 2001-06-20 2003-08-26 Texas Instruments Incorporated Method for uniform nitridization of ultra-thin silicon dioxide layers in transistor gates
US7473959B2 (en) * 2001-06-28 2009-01-06 Samsung Electronics Co., Ltd. Non-volatile semiconductor memory devices and methods of fabricating the same
US20060180851A1 (en) * 2001-06-28 2006-08-17 Samsung Electronics Co., Ltd. Non-volatile memory devices and methods of operating the same
US7253467B2 (en) * 2001-06-28 2007-08-07 Samsung Electronics Co., Ltd. Non-volatile semiconductor memory devices
US8253183B2 (en) 2001-06-28 2012-08-28 Samsung Electronics Co., Ltd. Charge trapping nonvolatile memory devices with a high-K blocking insulation layer
DE10158019C2 (de) * 2001-11-27 2003-09-18 Infineon Technologies Ag Floatinggate-Feldeffekttransistor
US6850441B2 (en) * 2002-01-18 2005-02-01 Sandisk Corporation Noise reduction technique for transistors and small devices utilizing an episodic agitation
US6621739B2 (en) 2002-01-18 2003-09-16 Sandisk Corporation Reducing the effects of noise in non-volatile memories through multiple reads
US6839826B2 (en) * 2002-02-06 2005-01-04 Sandisk Corporation Memory device with pointer structure to map logical to physical addresses
US6871257B2 (en) 2002-02-22 2005-03-22 Sandisk Corporation Pipelined parallel programming operation in a non-volatile memory system
US20030232507A1 (en) * 2002-06-12 2003-12-18 Macronix International Co., Ltd. Method for fabricating a semiconductor device having an ONO film
JP4244312B2 (ja) * 2003-10-02 2009-03-25 株式会社東芝 磁気抵抗効果素子、磁気ヘッド及び磁気再生装置
US7437653B2 (en) 2004-12-22 2008-10-14 Sandisk Corporation Erased sector detection mechanisms
US7473589B2 (en) 2005-12-09 2009-01-06 Macronix International Co., Ltd. Stacked thin film transistor, non-volatile memory devices and methods for fabricating the same
EP1677311B1 (en) * 2005-01-03 2010-12-15 Macronix International Co., Ltd. Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays
US20060198189A1 (en) * 2005-01-03 2006-09-07 Macronix International Co., Ltd. Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays
US8482052B2 (en) 2005-01-03 2013-07-09 Macronix International Co., Ltd. Silicon on insulator and thin film transistor bandgap engineered split gate memory
US7709334B2 (en) * 2005-12-09 2010-05-04 Macronix International Co., Ltd. Stacked non-volatile memory device and methods for fabricating the same
US8264028B2 (en) * 2005-01-03 2012-09-11 Macronix International Co., Ltd. Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays
US7315474B2 (en) 2005-01-03 2008-01-01 Macronix International Co., Ltd Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays
KR100771808B1 (ko) * 2006-07-05 2007-10-30 주식회사 하이닉스반도체 Ｓｏｎｏｓ 구조를 갖는 플래시 메모리 소자 및 그것의제조 방법
US7763927B2 (en) * 2005-12-15 2010-07-27 Macronix International Co., Ltd. Non-volatile memory device having a nitride-oxide dielectric layer
US7576386B2 (en) 2005-08-04 2009-08-18 Macronix International Co., Ltd. Non-volatile memory semiconductor device having an oxide-nitride-oxide (ONO) top dielectric layer
JP4764151B2 (ja) * 2005-12-01 2011-08-31 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
KR100703807B1 (ko) * 2006-02-17 2007-04-09 삼성전자주식회사 블록 방식의 메모리에서 데이터의 변경 유형에 따라 블록을관리하는 방법 및 장치
EP1837917A1 (en) * 2006-03-21 2007-09-26 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile semiconductor memory device
TWI416738B (zh) 2006-03-21 2013-11-21 Semiconductor Energy Lab 非揮發性半導體記憶體裝置
US7554854B2 (en) * 2006-03-31 2009-06-30 Semiconductor Energy Laboratory Co., Ltd. Method for deleting data from NAND type nonvolatile memory
US8022460B2 (en) * 2006-03-31 2011-09-20 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile semiconductor memory device
US7391652B2 (en) * 2006-05-05 2008-06-24 Macronix International Co., Ltd. Method of programming and erasing a p-channel BE-SONOS NAND flash memory
US7907450B2 (en) 2006-05-08 2011-03-15 Macronix International Co., Ltd. Methods and apparatus for implementing bit-by-bit erase of a flash memory device
US7948799B2 (en) 2006-05-23 2011-05-24 Macronix International Co., Ltd. Structure and method of sub-gate NAND memory with bandgap engineered SONOS devices
US7414889B2 (en) * 2006-05-23 2008-08-19 Macronix International Co., Ltd. Structure and method of sub-gate and architectures employing bandgap engineered SONOS devices
US20080121980A1 (en) * 2006-06-21 2008-05-29 Macronix International Co., Ltd. Bottom Dielectric Structures and High-K Memory Structures in Memory Devices and Methods for Expanding a Second Bit Operation Window
US7746694B2 (en) * 2006-07-10 2010-06-29 Macronix International Co., Ltd. Nonvolatile memory array having modified channel region interface
US8809936B2 (en) * 2006-07-31 2014-08-19 Globalfoundries Inc. Memory cell system with multiple nitride layers
US20080032464A1 (en) * 2006-08-02 2008-02-07 Spansion Llc Memory cell system with nitride charge isolation
US8772858B2 (en) 2006-10-11 2014-07-08 Macronix International Co., Ltd. Vertical channel memory and manufacturing method thereof and operating method using the same
US7811890B2 (en) 2006-10-11 2010-10-12 Macronix International Co., Ltd. Vertical channel transistor structure and manufacturing method thereof
US7851848B2 (en) 2006-11-01 2010-12-14 Macronix International Co., Ltd. Cylindrical channel charge trapping devices with effectively high coupling ratios
US8101989B2 (en) 2006-11-20 2012-01-24 Macronix International Co., Ltd. Charge trapping devices with field distribution layer over tunneling barrier
US7737488B2 (en) 2007-08-09 2010-06-15 Macronix International Co., Ltd. Blocking dielectric engineered charge trapping memory cell with high speed erase
US7838923B2 (en) * 2007-08-09 2010-11-23 Macronix International Co., Ltd. Lateral pocket implant charge trapping devices
US7816727B2 (en) * 2007-08-27 2010-10-19 Macronix International Co., Ltd. High-κ capped blocking dielectric bandgap engineered SONOS and MONOS
US8320191B2 (en) 2007-08-30 2012-11-27 Infineon Technologies Ag Memory cell arrangement, method for controlling a memory cell, memory array and electronic device
US20090067256A1 (en) * 2007-09-06 2009-03-12 Micron Technology, Inc. Thin gate stack structure for non-volatile memory cells and methods for forming the same
US7848148B2 (en) * 2007-10-18 2010-12-07 Macronix International Co., Ltd. One-transistor cell semiconductor on insulator random access memory
US7643349B2 (en) * 2007-10-18 2010-01-05 Macronix International Co., Ltd. Efficient erase algorithm for SONOS-type NAND flash
US8068370B2 (en) * 2008-04-18 2011-11-29 Macronix International Co., Ltd. Floating gate memory device with interpoly charge trapping structure
US8081516B2 (en) * 2009-01-02 2011-12-20 Macronix International Co., Ltd. Method and apparatus to suppress fringing field interference of charge trapping NAND memory
US8861273B2 (en) * 2009-04-21 2014-10-14 Macronix International Co., Ltd. Bandgap engineered charge trapping memory in two-transistor nor architecture
US8416624B2 (en) 2010-05-21 2013-04-09 SanDisk Technologies, Inc. Erase and programming techniques to reduce the widening of state distributions in non-volatile memories
US9240405B2 (en) 2011-04-19 2016-01-19 Macronix International Co., Ltd. Memory with off-chip controller
US8987098B2 (en) 2012-06-19 2015-03-24 Macronix International Co., Ltd. Damascene word line
US9379126B2 (en) 2013-03-14 2016-06-28 Macronix International Co., Ltd. Damascene conductor for a 3D device
US9099538B2 (en) 2013-09-17 2015-08-04 Macronix International Co., Ltd. Conductor with a plurality of vertical extensions for a 3D device
US9559113B2 (en) 2014-05-01 2017-01-31 Macronix International Co., Ltd. SSL/GSL gate oxide in 3D vertical channel NAND
US9960174B2 (en) * 2015-09-09 2018-05-01 Toshiba Memory Corporation Semiconductor device and method for manufacturing the same
CN111477625B (zh) * 2020-04-27 2023-02-07 复旦大学 一种基于缺陷俘获材料的半浮栅存储器及其制备方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE7139683U (de) * 1970-10-27 1972-09-21 Tdk Electronics Co Ltd Halbleiteranordnung
US3878549A (en) * 1970-10-27 1975-04-15 Shumpei Yamazaki Semiconductor memories
US3856587A (en) * 1971-03-26 1974-12-24 Co Yamazaki Kogyo Kk Method of fabricating semiconductor memory device gate
US4115914A (en) * 1976-03-26 1978-09-26 Hughes Aircraft Company Electrically erasable non-volatile semiconductor memory
NL7606483A (nl) * 1976-06-16 1977-12-20 Philips Nv Inrichting voor het mengen van signalen.
US4057820A (en) * 1976-06-29 1977-11-08 Westinghouse Electric Corporation Dual gate MNOS transistor
IT1089298B (it) * 1977-01-17 1985-06-18 Mostek Corp Procedimento per fabbricare un dispositivo semiconduttore
US4163985A (en) * 1977-09-30 1979-08-07 The United States Of America As Represented By The Secretary Of The Air Force Nonvolatile punch through memory cell with buried n+ region in channel
JPS5457875A (en) * 1977-10-17 1979-05-10 Hitachi Ltd Semiconductor nonvolatile memory device
IT1110947B (it) * 1978-01-19 1986-01-13 Sperry Rand Corp Elemento di memoria ad accesso comandato
DE2918888C2 (de) * 1979-05-10 1984-10-18 Siemens AG, 1000 Berlin und 8000 München MNOS-Speicherzelle und Verfahren zu ihrem Betrieb sowie zu ihrer Herstellung
US4375087C1 (en) * 1980-04-09 2002-01-01 Hughes Aircraft Co Electrically erasable programmable read-only memory

Also Published As

Publication number Publication date
FR2533740A1 (fr) 1984-03-30
SG87387G (en) 1988-05-20
GB2129611B (en) 1986-07-16
GB8322568D0 (en) 1983-09-21
IT8322984A0 (it) 1983-09-23
US4630086A (en) 1986-12-16
DE3334557A1 (de) 1984-04-05
JPS5955071A (ja) 1984-03-29
GB2129611A (en) 1984-05-16
IT1168295B (it) 1987-05-20
HK1688A (en) 1988-01-15
MY8700796A (en) 1987-12-31

Similar Documents

Publication Publication Date Title
IT8322984A1 (it) Memoria non volatile in cui puo' essere attuata scrittura e cancellatura con basse tensioni
KR101056543B1 (ko) 공진 터널 장벽을 갖는 개선된 멀티-비트 비휘발성 메모리장치
US5424979A (en) Non-volatile memory cell
US6784480B2 (en) Asymmetric band-gap engineered nonvolatile memory device
US4612212A (en) Method for manufacturing E2 PROM
US7768062B2 (en) Combined volatile and non-volatile memory device with graded composition insulator stack
US4466081A (en) Semiconductor memory device
US4910565A (en) Electrically erasable and electrically programmable read-only memory
US6026017A (en) Compact nonvolatile memory
KR20000005467A (ko) 저장 셀 장치의 동작 방법
JP2009501449A (ja) 高密度ｎａｎｄ不揮発性メモリデバイス
US20060261401A1 (en) Novel low power non-volatile memory and gate stack
US7952932B2 (en) Sonos-based non-volatile memory AND-array
US6259132B1 (en) Array of electrically programmable non-volatile semiconductor memory cells comprising ROM memory cells
US20040251488A1 (en) Nonvolatile semiconductor memory device and method of reading out same
US6894340B2 (en) Non-volatile semiconductor memory cell utilizing poly-edge discharge
KR100706071B1 (ko) 단일비트 비휘발성 메모리셀 및 그것의 프로그래밍 및삭제방법
EP0443515B1 (en) Nonvolatile semiconductor device
KR20000029664A (ko) 메모리셀장치의작동방법
JP2580752B2 (ja) 不揮発性半導体記憶装置
US5589700A (en) Semiconductor nonvolatile memory
US6418062B1 (en) Erasing methods by hot hole injection to carrier trap sites of a nonvolatile memory
KR20000029662A (ko) 비휘발성메모리셀
KR20000035785A (ko) 비휘발성 메모리 셀
JPH09260611A (ja) 電子デバイス

Legal Events

Date Code Title Description
TA Fee payment date (situation as of event date), data collected since 19931001

Effective date: 19950927