DE112013005992T5

DE112013005992T5 - Bildung von Hochspannungs-Gates

Info

Publication number: DE112013005992T5
Application number: DE112013005992.4T
Authority: DE
Inventors: Shenqing Fang; Chun Chen
Original assignee: Spansion LLC
Current assignee: LONGITUDE FLASH MEMORY SOLUTIONS LTD., DUBLIN, IE
Priority date: 2012-12-14
Filing date: 2013-12-12
Publication date: 2015-09-10
Also published as: JP6474349B2; WO2014093611A1; US8822289B2; JP2016500478A; US20140332876A1; US20140167137A1

Abstract

Hierin beschriebene Ausführungsformen betreffen allgemein Verfahren zum Herstellen von Ladungseinfang-Speichern durch Mustern der Hochspannungs-Gates, bevor andere Gates gebildet werden. Es ist ein Vorteil einer derartigen Vorgehensweise, dass eine dünne Poly-Schicht verwendet werden kann, um Speicher- und Niederspannungs-Gates zu bilden, während Hochspannungs-Gates vor Implantatpenetration geschützt werden. Eine Vorgehensweise, um dies zu erreichen, ist, die Schicht aus Poly anzuordnen und dann eine Maske und einen dicken Abdecklack anzuordnen, um die Hochspannungs-Gates zu mustern. Auf diese Weise werden die Hochspannungs-Gates vor entweder den Niederspannungs-Gates oder den Speicherzellen gebildet.

Description

HINTERGRUND
Technisches Gebiet
Die hierin beschriebenen Ausführungsformen betreffen allgemein nichtflüchtige Speicher, wie etwa Ladungseinfang-Speicher.
Hintergrund
Ein nichtflüchtiger Speicher, wie etwa ein Flash-Speicher, behält gespeicherte Daten bei, selbst wenn die am Speicher anliegende Leistung entfernt wird. Eine nichtflüchtige Speicherzelle speichert beispielsweise Daten durch Speichern elektrischer Ladung in einem elektrisch isolierten Floating-Gate, oder in einer Ladungseinfang-Schicht, die unter einem Steuer-Gate eines Feldeffekttransistors (FET) liegt. Die gespeicherte elektrische Ladung steuert die Schwelle des FET und steuert dadurch den Speicherzustand der Zelle.
Eine nichtflüchtige Speicherzelle wird unter Verwendung von beispielsweise der Injektion heißer Ladungsträger programmiert, um Ladung in eine Speicherschicht zu platzieren. Es werden hohe Drain- und Gate-Spannungen verwendet, um den Programmierprozess zu erleichtern, und die Speicherzelle leitet während der Programmierung relativ hohen Strom, der in Niederspannungs- oder Schwachleistungsanwendungen unerwünscht sein kann.
Eine Split-Gate-Speicherzelle ist eine Art nichtflüchtiger Speicherzelle, bei der ein Auswahl-Gate benachbart einem Speicher-Gate platziert wird. Während der Programmierung einer Split-Gate-Speicherzelle wird das Auswahl-Gate mit einer relativ niedrigen Spannung vorgespannt und nur das Speicher-Gate wird mit der Hochspannung vorgespannt, um das für die Injektion heißer Ladungsträger notwendige vertikale elektrische Feld bereitzustellen. Da die Beschleunigung der Träger in der Kanalregion, vorwiegend unter dem Auswahl-Gate stattfindet, führt die relativ niedrige Spannung an dem Auswahl-Gate verglichen mit einer herkömmlichen Flash-Speicherzelle zu einer effizienteren Trägerbeschleunigung in der horizontalen Richtung. Das macht die Injektion heißer Ladungsträger bei geringerem Strom und geringerer Leistungsaufnahme während des Programmiervorgangs effizienter. Eine Split-Gate-Speicherzelle kann unter Verwendung von anderen Techniken als der Injektion heißer Ladungsträger programmiert werden, und je nach Technik können etwaige Vorteile gegenüber der herkömmlichen Flash-Speicherzelle während des Programmiervorgangs unterschiedlich sein.
Eine schnelle Lesezeit ist ein weiterer Vorteil einer Split-Gate-Speicherzelle. Da das Auswahl-Gate mit dem Speicher-Gate in Reihe ist, kann sich der gelöschte Zustand des Speicher-Gates nah beim oder im Verarmungsmodus befinden (d. h. Schwellenspannung Vt geringer als null Volt). Selbst wenn sich das gelöschte Speicher-Gate in einem derartigen Verarmungsmodus befindet, verhindert das Auswahl-Gate im Aus-Zustand, das der Kanal wesentlichen Strom leitet. Mit der Schwellenspannung des gelöschten Zustands von nah bei oder unter null muss die Schwellenspannung des programmierten Zustands nicht sehr hoch sein und stellt dennoch eine angemessene Lesemarge zwischen dem gelöschten und dem programmierten Zustand bereit. Dementsprechend können die beim Lesevorgang an das Auswahl-Gate und das Speicher-Gate angelegten Spannungen geringer als die oder gleich der Versorgungsspannung sein. Dass die Versorgungsspannung nicht auf ein höheres Niveau gepumpt werden muss, macht daher den Lesevorgang schneller.
Es ist üblich, mehrere Arten von Feldeffektvorrichtungen monolithisch auf demselben Substrat wie Speicherzellen zu inkorporieren. Diese Nicht-Speichervorrichtungen führen beispielsweise Decodierung, Ladungspumpen und andere mit Speichervorgängen zusammenhängende Funktionen aus. Das Substrat kann außerdem Nicht-Speichervorrichtungen umfassen, um Funktionen bereitzustellen, die nicht mit Speichervorgängen zusammenhängen. Derartige Nicht-Speichervorrichtungen, die auf demselben Substrat inkorporiert sind wie die Speicherzellen, können für Hochgeschwindigkeitsvorgänge maßgeschneiderte Transistoren umfassen, während andere Transistoren zum Handhaben hoher Betriebsspannungen maßgeschneidert sind. Das Integrieren der Verarbeitung von Speicherzellen, wie etwa einer Split-Gate-Speicherzelle, mit der Verarbeitung von einer oder mehr Arten von Nicht-Speichertransistoren auf demselben Substrat ist anspruchsvoll, da sie jeweils unterschiedliche Fertigungsparameter erfordern. Dementsprechend besteht Bedarf an Vorrichtungen und Verfahren zum Integrieren einer Speicherzelle und anderer Vorrichtungen auf demselben Substrat, um verbesserte Kosten, Leistungsverhalten, Zuverlässigkeit oder Herstellbarkeit zu ermöglichen.
KURZE ÜBERSICHT
Es ist wünschenswert, mindestens eines der Probleme, ob hierin oder anderswo aufgezeigt, zu beseitigen oder zu mildern, oder eine Alternative für vorhandene Apparate und Verfahren bereitzustellen. Hierin beschriebene Ausführungsformen umfassen Verfahren, Systeme und Vorrichtungen zum Bilden von Hochspannungs-Gates in einem Computerspeicher.
Bei einer Ausführungsform, ein Verfahren zum Herstellen einer Halbleitervorrichtung, die eine Speicherregion, eine erste Substratregion und eine zweite Substratregion umfasst. In der ersten Substratregion wird ein erstes Gate gebildet. In der Speicherregion wird ein Auswahl-Gate gebildet. In der Speicherregion und der zweiten Substratregion wird ein Ladungseinfang-Dielektrikum angeordnet. In der Speicherregion wird eine polykristalline Silizium(Poly-)schicht angeordnet. Das Ladungseinfang-Dielektrikum wird von der zweiten Substratregion entfernt. An einer Seitenwand des Auswahl-Gates wird ein Speicher-Gate gebildet. In der ersten Substratregion wird ein zweites Gate gebildet. Bei diesem Verfahren wird das Speicher-Gate gebildet, bevor das zweite Gate gebildet wird.
Bei einer Ausführungsform umfasst eine Halbleitervorrichtung eine Speicherregion, eine erste Substratregion und eine zweite Substratregion. In der ersten Substratregion befinden sich erste Gates. In der zweiten Substratregion befinden sich zweite Gates. In der Speicherregion befinden sich Auswahl-Gates. In der Speicherregion befinden sich Speicher-Gates, wobei jedes Speicher-Gate benachbart einem entsprechendem Auswahl-Gate gebildet ist. Bei der Ausführungsform sind Seitenwände der Speicher-Gates älter als Seitenwände der zweiten Gates (d.h. wurden vorher gebildet).
Diese und andere Vorteile und Merkmale werden in Anbetracht der nachfolgenden ausführlichen Beschreibung von Ausführungsformen der Erfindung deutlich. Es ist zu beachten, dass der Zusammenfassungs- und der Kurzfassungsabschnitt eine oder mehr, aber nicht alle beispielhaften Ausführungsformen der vorliegenden Erfindung, wie sie von dem oder den Erfinder(n) in Betracht gezogen werden, darlegen können. Es versteht sich, dass der ausführliche Beschreibungsabschnitt und nicht der Übersichts- oder der Zusammenfassungsabschnitt zum Interpretieren der Patentansprüche verwendet werden soll.
KURZE BESCHREIBUNG DER ZEICHNUNGEN/FIGUREN
Die beiliegenden Zeichnungen, die hierin inkorporiert sind und Teil der Patentschrift bilden, stellen die vorliegende Erfindung dar und dienen zusammen mit der Beschreibung weiter dazu, die Grundsätze der vorliegenden Erfindung zu erläutern und es dem Fachmann zu ermöglichen, die vorliegende Erfindung herzustellen und zu verwenden.
1 stellt ein Beispiel einer nichtflüchtigen Split-Gate-Speicherzelle gemäß einer Ausführungsform dar.
2 stellt ein beispielhaftes Schaltschema einer Anschlüsse an verschiedene Metallschichten in einer Halbleitervorrichtung umfassenden Speicherzelle gemäß einer Ausführungsform dar.
3 stellt eine beispielhafte Halbleitervorrichtung gemäß einer Ausführungsform dar, die sowohl Speicher- als auch Peripherieschaltungen in demselben Substrat eingebettet umfasst.
4–13 stellen eine Halbleitervorrichtung in verschiedenen Stadien der Herstellung gemäß einer Ausführungsform dar.
Die Merkmale und Vorteile der vorliegenden Erfindung werden deutlicher aus der nachfolgend dargelegten ausführlichen Beschreibung bei Betrachtung in Verbindung mit den Zeichnungen, in denen gleiche Bezugszeichen durchwegs entsprechende Elemente kennzeichnen. In den Zeichnungen geben gleiche Bezugszeichen allgemein identische, von der Funktion her ähnliche und/oder strukturell ähnliche Elemente an. Die Zeichnung, in der ein Element erstmals erscheint, ist durch die Ziffer(n) ganz links in dem entsprechenden Bezugszeichen angegeben.
AUSFÜHRLICHE BESCHREIBUNG
Diese Patentschrift offenbart eine oder mehr Ausführungsformen, die die Merkmale dieser Erfindung inkorporieren. Die offenbarte(n) Ausführungsform(en) sind lediglich Beispiele der vorliegenden Erfindung. Der Umfang der vorliegenden Erfindung ist nicht auf die offenbarte(n) Ausführungsform(en) beschränkt. Die vorliegende Erfindung ist durch die hieran angehängten Patentansprüche definiert.
Die beschriebene(n) Ausführungsform(en) und Verweise in der Patentschrift auf „eine Ausführungsform“, ein „Ausführungsbeispiel“ usw. geben an, dass die beschriebene(n) Ausführungsform(en) ein bestimmtes Merkmal, eine bestimmte Struktur oder Eigenschaft umfassen können, aber nicht jede Ausführungsform unbedingt das bestimme Merkmal, die bestimmte Struktur oder Eigenschaft umfasst. Darüber hinaus beziehen sich derartige Ausdrücke nicht unbedingt auf dieselbe Ausführungsform. Wenn ein bestimmtes Merkmal, eine bestimmte Struktur oder Eigenschaft in Verbindung mit einer Ausführungsform beschrieben wird, versteht sich des Weiteren, dass es im Kenntnisbereich des Fachmanns liegt, eine derartiges Merkmal, eine derartige Struktur oder Eigenschaft in Verbindung mit anderen Ausführungsformen zu bewirken, ob ausdrücklich beschrieben oder nicht.
Bevor die verschiedenen Ausführungsformen näher beschrieben werden, erfolgt eine weitere Erläuterung bezüglich gewisser Begriffe, die in den Beschreibungen durchwegs verwendet werden können.
Der Begriff „Ätzung“ oder „Ätzen“ wird hierin verwendet, um allgemein einen Fertigungsprozess des Musterns eines Materials zu beschreiben, so dass mindestens ein Abschnitt des Materials zurückbleibt, nachdem die Ätzung abgeschlossen ist. Es versteht sich zum Beispiel, dass der Prozess des Ätzens von Silizium die Schritte des Musterns einer Abdeckschicht (z. B. Fotolack oder Hartmaske) über dem Silizium und dann des Entfernens der Gebiete von Silizium, die nicht mehr von der Abdeckschicht geschützt werden, umfasst. Als solche würden die von der Maske geschützten Gebiete von Silizium zurückbleiben, nachdem der Ätzprozess abgeschlossen wurde. In einem anderen Beispiel kann sich Ätzen jedoch auch auf einen Prozess beziehen, der keine Maske verwendet, aber dennoch mindestens einen Abschnitt des Materials zurücklässt, nachdem der Ätzprozess abgeschlossen wurde.
Die vorangehende Beschreibung dient dazu, den Begriff „Ätzen“ von „Entfernen“ zu unterscheiden. Beim Ätzen eines Materials bleibt mindestens ein Abschnitt des Materials zurück, nachdem der Prozess abgeschlossen ist. „Entfernen“ wird jedoch als weitläufiger Begriff betrachtet, der Ätzen inkorporieren kann.
Während der Beschreibungen hierin werden verschiedene Regionen des Substrats, auf dem die Feldeffektvorrichtungen gefertigt werden, erwähnt. Es versteht sich, dass diese Regionen irgendwo auf dem Substrat vorhanden sein können, und dass des Weiteren die Regionen einander möglicherweise nicht gegenseitig ausschließen. Das heißt, in manchen Ausführungsformen können Abschnitte von einer oder mehr Regionen einander überlappen. Obwohl bis zu drei unterschiedliche Regionen hierin beschrieben werden, versteht sich, dass eine beliebige Anzahl von Regionen auf dem Substrat vorhanden sein können und Gebiete bezeichnen können, die gewisse Arten von Vorrichtungen oder Materialien aufweisen. Allgemein werden die Regionen verwendet, um bequem Gebiete des Substrats zu beschreiben, die ähnliche Vorrichtungen umfassen, und sollten Umfang und Gedanken der beschriebenen Ausführungsformen nicht einschränken.
Die Begriffe „Abscheiden“ oder „Anordnen“ werden hierin verwendet, um die Tätigkeit des Aufbringens einer Schicht von Material auf das Substrat zu beschreiben. Derartige Begriffe sollen jede mögliche schichtbildenden Technik beschreiben, einschließlich, aber nicht beschränkt auf, thermisches Wachstum, Sputtern, Verdampfung, chemische Gasphasenabscheidung, Epitaxiewachstum, Galvanisieren usw.
Der Begriff „Substrat“, wie er in den Beschreibungen durchwegs verwendet wird, wird am häufigsten für Silizium gehalten. Bei dem Substrat kann es sich jedoch auch um beliebige einer Vielzahl verschiedener Halbleitermaterialien handeln, wie etwa Germanium, Galliumarsenid, Indiumphosphid usw. Bei anderen Ausführungsformen kann das Substrat elektrisch nicht leitfähig sein, wie etwa ein Glas- oder Saphir-Wafer.
Der Begriff „Poly“, wie er in den Beschreibungen durchwegs verwendet wird, wird am häufigsten für polykristallines Silizium gehalten. Poly beinhaltet mehrere kleine Kristalle im Gegensatz zu einem einzigen Einkristall. Poly kann dotiert sein, oder kann ein darüber abgeschiedenes Metall oder Metallsilizid aufweisen.
„Poly“ in dieser Anwendung wird als ein Beispiel eines Gate-Leiters verwendet. Es können andere Leiter zum Bilden der Gates verwendet werden, zum Beispiel Metalle, Legierungen, andere dotierte Halbleiter oder leitfähige Materialien, wie für den Fachmann deutlich wird. Die Verwendung von „Poly“ in der Beschreibung der Ausführungsformen soll nicht einschränkend sein.
1 stellt ein Beispiel einer nichtflüchtigen Split-Gate-Speicherzelle 100 gemäß einer Ausführungsform dar. Die Speicherzelle 100 ist auf einem Substrat 102, wie etwa Silizium, gebildet. Das Substrat 102 ist üblicherweise p-leitend oder eine p-Wanne, während eine erste dotierte Source-/Drain-Region 104 und eine zweite dotierte Source-/Drain-Region 106 n-leitend sind. Es ist jedoch auch möglich, dass das Substrat 102 n-leitend ist, während die Regionen 104 und 106 p-leitend sind.
Die Speicherzelle 100 umfasst zwei Gates, ein Auswahl-Gate 108 und ein Speicher-Gate 110. Bei jedem Gate kann es sich um eine dotierte Poly-Schicht handeln, die durch wohl bekannte, zum Beispiel Abscheidungs- und Ätztechniken gebildet sind, um die Gate-Struktur zu bilden. Das Auswahl-Gate 108 ist über einer dielektrischen Schicht 112 angeordnet. Das Speicher-Gate 110 ist über einem Ladungseinfang-Dielektrikum 114 angeordnet, das eine oder mehr dielektrische Schichten aufweist. In einem Beispiel umfasst das Ladungseinfang-Dielektrikum 114 eine Siliziumnitridschicht, die sandwichartig zwischen zwei Siliziumdioxidschichten angeordnet ist, um einen dreischichtigen Stapel zu erzeugen, der kollektiv und üblicherweise als „ONO“ bezeichnet wird. Andere Ladungseinfang-Dielektrika können einen siliziumreichen Nitridfilm oder einen beliebigen Film umfassen, der Silizium, Sauerstoff und Stickstoff in verschiedenen Stöchiometrien umfasst, aber nicht darauf beschränkt ist. Ein vertikales Dielektrikum 116 ist außerdem zur elektrischen Isolierung zwischen den zwei Gates zwischen dem Auswahl-Gate 108 und dem Speicher-Gate 110 angeordnet. In manchen Beispielen handelt es sich bei dem vertikalen Dielektrikum 116 und dem Ladungseinfang-Dielektrikum 114 um dasselbe Dielektrikum, während andere Beispiele ein Dielektrikum vor dem anderen bilden (z. B. können sie unterschiedliche dielektrische Eigenschaften aufweisen). Als solches muss das vertikale Dielektrikum 116 nicht die gleiche Filmstruktur wie das Ladungseinfang-Dielektrikum 114 umfassen. Nachdem die Gates definiert wurden, werden die Regionen 104 und 106 durch Implantieren von Dotiermitteln unter Verwendung von beispielsweise einer Ionenimplantationstechnik erzeugt. Die Regionen 104 und 106 bilden die Source oder den Drain des Split-Gate-Transistors abhängig davon, welche Potentiale jeweils daran angelegt werden. Bei Split-Gate-Transistoren wird zur Bequemlichkeit, unabhängig von den relativen Vorspannungen, die Region 104 üblicherweise als der Drain bezeichnet, während die Region 106 üblicherweise als die Source bezeichnet wird. Es versteht sich, dass diese Beschreibung eine allgemeine Übersicht einer üblichen Split-Gate-Architektur bereitstellen soll und dass in der eigentlichen Praxis viele weitere ausführliche Schritte und Schichten bereitgestellt werden, um die endgültige Speicherzelle 100 zu bilden.
Nun wird ein beispielhafter Schreib-, Lese- und Löschvorgang, so wie er mit der Speicherzelle 100 zusammenhängt, beschrieben. Um ein Bit in die Speicherzelle 100 zu schreiben, wird eine positive Spannung in der Größenordnung von beispielsweise 5 Volt an die Region 106 angelegt, während die Region 104 und das Substrat 102 geerdet werden. Eine niedrige positive Spannung in der Größenordnung von beispielsweise 1,5 Volt wird an das Auswahl-Gate 108 angelegt, während eine höhere positive Spannung in der Größenordnung von beispielsweise 8 Volt an das Speicher-Gate 110 angelegt wird. Wenn Elektronen in einer Kanalregion zwischen Source und Drain beschleunigt werden, erlangen einige davon ausreichend Energie, um nach oben injiziert zu werden und in dem Ladungseinfang-Dielektrikum 114 eingefangen zu werden. Dies ist als Injektion heißer Elektronen bekannt. In einem Beispiel des Ladungseinfang-Dielektrikums 114 werden die Elektronen in einer Nitridschicht des Ladungseinfang-Dielektrikums 114 eingefangen. Diese Nitridschicht wird üblicherweise auch als die Ladungseinfang-Schicht bezeichnet. Die eingefangene Ladung in dem Ladungseinfang-Dielektrikum 114 speichert das „hohe“ Bit in der Speicherzelle 100, selbst nachdem die verschiedenen Versorgungsspannungen entfernt wurden.
Um die gespeicherte Ladung in der Speicherzelle 100 zu „löschen“ und den Zustand der Speicherzelle 100 zu einem „niedrigen“ Bit zurückzuversetzen, wird eine positive Spannung in der Größenordnung von beispielsweise 5 Volt an die Region 106 angelegt, während die Region 104 schwimmend oder auf einer gewissen Vorspannung gehalten wird, und das Auswahl-Gate 108 und das Substrat 102 werden typischerweise geerdet. Eine hohe negative Spannung in der Größenordnung von beispielsweise –8 Volt wird an das Speicher-Gate 110 angelegt. Die Vorspannungsbedingungen zwischen dem Speicher-Gate 110 und der Region 106 erzeugen Löcher durch den Band-zu-Band-Tunneleffekt. Die erzeugten Löcher werden von dem starken elektrischen Feld unter dem Speicher-Gate 110 ausreichend erregt und werden nach oben in das Ladungseinfang-Dielektrikum 114 beschleunigt. Die injizierten Löcher löschen effektiv die Speicherzelle 100 zum „niedrigen“ Bitzustand.
Um das gespeicherte Bit der Speicherzelle 100 zu „lesen“, wird an das Auswahl-Gate, das Speicher-Gate und die Region 104 jeweils eine niedrige Spannung beispielsweise im Bereich zwischen null und 3 Volt angelegt, während die Region 106 und das Substrat 102 typischerweise geerdet werden. Die an das Speicher-Gate angelegte niedrige Spannung wird derart gewählt, dass sie im Wesentlichen äquidistant zwischen der zum Einschalten des Transistors, wenn er ein „hohes“ Bit speichert, benötigten Schwellenspannung und der zum Einschalten des Transistors, wenn er ein „niedriges“ Bit speichert, benötigten Schwellenspannung liegt, um deutlich zwischen den beiden Zuständen zu unterscheiden. Wenn zum Beispiel das Anlegen der niedrigen Spannung während des „Lese“-Vorgangs bewirkte, dass ein wesentlicher Strom zwischen den Regionen 104 und 106 fließt, hält die Speicherzelle ein „niedriges“ Bit, und wenn das Anlegen der niedrigen Spannung während des „Lese“-Vorgangs nicht bewirkt, dass ein wesentlicher Strom zwischen den Regionen 104 und 106 strömt, hält die Speicherzelle ein „hohes“ Bit.
2 stellt ein beispielhaftes Schaltschema einer Anschlüsse an verschiedene Metallschichten in einer Halbleitervorrichtung umfassenden Speicherzelle 100 dar. Es ist nur eine einzige Speicherzelle 100 dargestellt, wie jedoch von den Ellipsen in der X- und der Y-Richtung gezeigt, kann ein Array von Speicherzellen durch die verschiedenen in der X- und der Y-Richtung laufenden Leitungen verbunden werden. Auf diese Weise können eine oder mehr Speicherzellen 100 zum Lesen, Schreiben und Löschen von Bits basierend auf der verwendeten Bitleitung (BL) und Source-Leitung (SL) ausgewählt werden.
Eine beispielhafte Source-Leitung (SL) läuft entlang der X-Richtung und ist in einer ersten Metallschicht (M1) gebildet. Die Source-Leitung (SL) kann verwendet werden, um eine elektrische Verbindung mit der dotierten Region 106 jeder Speicherzelle 100 entlang einer sich in der X-Richtung erstreckenden Zeile herzustellen.
Eine beispielhafte Bit-Leitung (BL) läuft entlang der Y-Richtung und ist in einer zweiten Metallschicht (M2) gebildet. Die Bit-Leitung (BL) kann verwendet werden, um eine elektrische Verbindung mit der dotierten Region 104 jeder Speicherzelle 100 entlang einer sich in der Y-Richtung erstreckenden Spalte herzustellen.
Es versteht sich, dass die in 2 gezeigten Schaltungsverbindungen lediglich beispielhaft sind und dass die verschiedenen Verbindungen in anderen als den dargestellten Metallschichten hergestellt werden könnten. Obwohl nicht abgebildet, können des Weiteren die Speicherzellen 100 in der Z-Richtung in einem Array angeordnet werden und in mehreren gestapelten Schichten gebildet werden.
3 stellt eine beispielhafte Halbleitervorrichtung dar, die sowohl Speicher- als auch Peripherieschaltungen in demselben Substrat umfasst. In diesem Beispiel umfasst das Substrat 102 eine Kernregion 302 und eine Peripherieregion 304. Die Kernregion 302 umfasst eine Vielzahl von Speicherzellen 100, die ähnlich den zuvor beschriebenen arbeiten können. Es versteht sich, dass der Querschnitt von 3 lediglich beispielhaft ist und dass die Kernregion 302 und die Peripherieregion 304 in einem beliebigen Gebiet des Substrats 102 liegen können und aus verschiedenen unterschiedlichen Regionen aufgebaut sein können. Des Weiteren können die Kernregion 302 und die Peripherieregion 304 in demselben allgemeinen Gebiet des Substrats 102 existieren.
Die Peripherieregion 304 kann integrierte Schaltungsbauteile wie etwa Widerstände, Kondensatoren, Induktionsspulen usw. sowie Transistoren umfassen. Bei der dargestellten Ausführungsform umfasst die Peripherieregion 304 eine Vielzahl von Hochspannungstransistoren 306 und Niederspannungstransistoren 308. In einem Beispiel sind die Hochspannungstransistoren 306 in einer anderen Region des Substrats 102 als die Niederspannungstransistoren 308 vorhanden. Die Hochspannungstransistoren 306 sind in der Lage, Spannungen mit einer Höhe von bis zu beispielsweise 20 Volt zu handhaben, während die Niederspannungstransistoren 308 mit höherer Geschwindigkeit arbeiten, aber nicht bei den gleichen hohen Spannungen arbeiten können wie die Hochspannungstransistoren 306. Bei einer Ausführungsform sind die Niederspannungstransistoren 308 dazu ausgelegt, eine kürzere Gate-Länge aufzuweisen als die Hochspannungstransistoren 306. Die Hochspannungstransistoren 306 werden üblicherweise als ein dickeres Gate-Dielektrikum 310 als das Gate-Dielektrikum der Niederspannungstransistoren 308 aufweisend charakterisiert.
Bei Ladungseinfang-Speichern besteht der Wunsch, Niederspannungstransistoren 308 und Speicherzellen 100 aus einer dünnen Poly-Schicht herzustellen, da die dünne Schicht besseres Leistungsverhalten ermöglicht. Da die Herstellung von Halbleitervorrichtungen allgemein als Folge von Schritten stattfindet, bei denen Schichten angeordnet werden, wäre es jedoch unpraktisch, die Hochspannungstransistoren 306 aus einer anderen Schicht aus Poly herzustellen als die Niederspannungstransistoren 308, wodurch die Hochspannungstransistoren 306 gezwungen werden, dieselbe Dicke aufzuweisen wie die Niederspannungstransistoren 308. Während Dünnheit das Leistungsverhalten eines Niederspannungstransistors 308 verbessert, kann Dünnheit Hochspannungstransistoren 306 anfällig auf Implantatpenetration machen. Eine Möglichkeit zum Inanspruchnehmen der Vorteile eines dünnen Poly in sowohl Niederspannungstransistoren 308 als auch Speicherzellen 100, ohne Hochspannungstransistoren 306 durch Implantatpenetration zu beschädigen, besteht darin, die Hochspannungstransistoren 306 zu bilden, bevor die Niederspannungstransistoren 308 und die Speicherzellen 100 gebildet werden.
4–13 stellen kollektiv ein Fertigungsverfahren für eine Speicherzellen und andere FET-Vorrichtungen umfassende Halbleitervorrichtung gemäß einer Ausführungsform dar. Es versteht sich, dass die verschiedenen Schichten und Strukturen nicht unbedingt maßstabsgetreu gezeichnet sind und dass andere Verarbeitungsschritte zwischen dargestellten und den hierin beschriebenen Schritten ausgeführt werden können, wie der Fachmann in Anbetracht der vorliegenden Offenbarung einsehen wird.
4 stellt einen Schritt im Fertigungsverfahren einer Zwischen-Halbleitervorrichtung 400 dar. Es werden viele Schritte benötigt, um die Strukturen auf dem Substrat 402 zu erzeugen, wie etwa Anordnen von Schichten, Abdecken, Abtragen und dergleichen, wie für den Fachmann offensichtlich sein wird.
Die Halbleitervorrichtung 400 von 4 weist ein Substrat 402 auf, das Silizium oder dergleichen und darin gebildete flache Grabenisolationen 404 beinhaltet. Das Fertigungsverfahren ordnet ein Gate-Oxiddielektrikum 416 in der Speicherregion und der zweiten Substratregion und ein dickeres Gate-Dielektrikum in der ersten Substratregion an. Bei gewissen Ausführungsformen kann das Verfahren in der ersten und der zweiten Substratregion 418 und 420 Halbleitervorrichtungen bilden, die nicht streng logisch sind, wie nachfolgend erörtert.
Das Verfahren bildet eine erste Poly-Schicht 408 auf dem Substrat 402. Das Verfahren mustert fünf Exemplare einer Hartmaske 410 auf der ersten Poly-Schicht 408. Das Verfahren bildet eine Nitridschicht 412 auf jedem Exemplar einer Oxidhartmaske 410. Die Deckschicht beinhaltet eine Fotolackmaske 414.
Die Region links von der am weitesten links liegenden flachen Grabenisolation 404A entspricht einem Kern (Gebiet oder Region) 418. Der Kern 418 ist ein Beispiel einer Speicherregion. Bei dem Abschnitt des Substrats 402, der rechts von dem Kern 418 abgebildet ist, handelt es sich um eine Peripherie (Gebiet oder Region) 420. In der Peripherie 420 entspricht die Region zwischen den zwei flachen Grabenisolationen 404A und 404B einer Region der Halbleitervorrichtung 400, die zum Bilden von Niederspannungslogik geeignet sein kann. Das übrige Gebiet des Substrats 402 kann zum Bilden von Hochspannungslogik geeignet sein. Die Halbleitervorrichtung 400 ist ein Beispiel für das Anordnen einer Maske und eines dicken Abdecklacks auf einer ersten Substratregion.
5 stellt einen späteren Schritt im Fertigungsverfahren zum Bilden einer Zwischen-Halbleitervorrichtung 500 dar. Das Verfahren beginnt durch Entfernen, beispielsweise durch Ätzen, der Abschnitte der Halbleitervorrichtung 500, die von der Fotolackmaske 414 ungeschützt sind, wie allgemein an Stellen 502 gezeigt.
6 stellt einen späteren Schritt im Fertigungsverfahren zum Bilden einer Zwischen-Halbleitervorrichtung 600 dar. Das Verfahren entfernt die Fotolackmaske 414 und ätzt den Kern 418. Das Verfahren ordnet eine Blockiermaske 602 über der Peripherie 420 an, um die erste Schicht aus Poly 408 in der Peripherie 420 zu schützen. Das Verfahren entfernt die Nitridschichten 412 und einen Abschnitt der Oxidhartmaske 410 im Kern 418 durch Ätzen des Kerns 418. Die Hartmaske 410 über der ersten Poly-Schicht 408 in dem Kern 418 schützt die erste Poly-Schicht 408 vor dem Ätzen, um Auswahl-Gates 604 zu bilden. Jedes Auswahl-Gate 604 kann 90 Nanometer (nm) breit sein, aber kann auch von 15 nm bis 100 nm breit sein. Es können auch andere Breiten verwendet werden.
7 stellt einen späteren Schritt in dem Fertigungsverfahren zum Bilden einer Zwischen-Halbleitervorrichtung 700 dar. Das Verfahren entfernt die Peripherieblockiermaske 602. Das Verfahren ätzt das Gate-Oxiddielektrikum 416 vollständig weg, außer unter den Gates. Das Verfahren ordnet ein ONO-Ladungseinfang-Dielektrikum 702 über dem Substrat 402 an. Das ONO-Ladungseinfang-Dielektrikum 702 kann ein 5 nm unteres Oxid, eine 12,5 nm-SiN-Schicht und eine 8 nm-Oxidschicht auf dem SiN beinhalten. Es können andere Variationen und Kombinationen von Dicken eingesetzt werden.
8 stellt einen späteren Schritt in dem Fertigungsverfahren zum Bilden einer Zwischen-Halbleitervorrichtung 800 dar. Das Verfahren ordnet eine zweite Poly-Schicht 802 über der gesamten Struktur 800 an. Das Verfahren ordnet eine zweite Peripherieblockiermaske 804 an. Das Verfahren deckt die zweite Poly-Schicht 802 in der Peripherie 420 ab und entfernt von dem Kern 418, wodurch Seitenwände 806 erzeugt werden. Das Verfahren führt angemessene Musterung und dann eine N+-Implantation durch, um beispielsweise Source-/Drain-Regionen 808/810 zu bilden.
9 stellt einen späteren Schritt im Fertigungsverfahren zum Bilden einer Zwischen-Halbleitervorrichtung 900 dar. Das Verfahren entfernt eine Peripherieblockiermaske 804 und bildet eine Source-Blockiermaske 904, so dass Abschnitte der zweiten Poly-Schicht 802 durch beispielsweise Ätzen von sowohl dem Kern 418 als auch der Peripherie 420 entfernt werden können. Das Verfahren entfernt die gesamte zweite Poly-Schicht 802 in der Peripherie 420. Das Ätzen entfernt außerdem Auswahl-Seitenwände 806 im Kern 418. Die zurückbleibenden Seitenwände 806 bilden Speicher-Gates 812. Dieses Ätzen ist ein Beispiel für das Entfernen einer Poly-Schicht von einer zweiten Seitenwand eines Auswahl-Gates 604.
10 stellt einen späteren Schritt in dem Fertigungsverfahren zum Bilden einer Zwischen-Halbleitervorrichtung 1000 dar. Das Verfahren ordnet eine Auswahl-Gate-Drain-Implantatmaske 1002 an. Die Source-Blockiermaske 904 kann als Element der Auswahl-Gate-Drain-Implantatmaske 1002 verwendet werden. Das Verfahren führt eine zweite Implantation aus, um die Drains 808 für die Auswahl-Gates 604 auszudehnen. Die zweite Implantation deckt die gesamte Strecke zwischen aufeinanderfolgenden Auswahl-Gates 604 ab.
11 stellt einen späteren Schritt in dem Fertigungsverfahren zum Bilden einer Zwischen-Halbleitervorrichtung 1100 dar. Das Verfahren entfernt das ONO-Ladungseinfang-Dielektrikum 702 durch eine Nassätzung über der Speicherregion, der ersten Gate-Region und der zweiten Gate-Region, außer unter den Speicher-Gates und an der Speicher-Seitenwand zwischen dem Speicher-Gate und dem Auswahl-Gate, wie durch die Pfeile 1102 angegeben. Das Verfahren ordnet eine leicht dotierte Hochspannungs-Drain-Maske 1104 über dem Großteil des Substrats 402 an. Die vollen Hartmaskenstapel 412E und 410E oben auf dem Poly 408 lassen zu, dass die leicht dotierten Drains implantiert werden können, ohne die anderen Elemente der Halbleitervorrichtung 1100 zu beschädigen, insbesondere, um das Durchdringen des ersten Polys 408 zu verhindern. Die Hartmaske 410E kann ungefähr 5 nm bis 70 nm dick sein. Die Hartmaske 412E kann 10 nm bis 70 nm dick sein. Die Regionen des ersten Polys 408, die nicht abgedeckt sind, (d. h. das erste Poly 408, das geeignet ist, um ein Hochspannungstransistor zu werden) ist 90 nm dick. Die Halbleitervorrichtung 1100 ist ein Beispiel für eine Hartmaske 410, die dünner ist als ein erstes Gate, da das erste Poly 408 zu einem Hochspannungstransistor 1106 gebildet werden kann.
12 stellt einen späteren Schritt in dem Fertigungsverfahren zum Bilden einer Zwischen-Halbleitervorrichtung 1200 dar. Das Verfahren ordnet eine Gate-Poly-Ätzmaske 1202 an, um den Kern 418 und die Hochspannungsregion der Peripherie 420 zu bedecken. Das Verfahren führt eine 90 nm-Ätzung über dem Poly 408 in der Niederspannungsregion der Peripherie 420 aus. Die Ätzung entfernt die SiON-Schicht 412D und einen Abschnitt der Hartmaske 410D. Ein Überätzen würde weniger als ungefähr 24 nm Ausfugen in den flachen Grabenisolationen 404 erzeugen. Die 90 nm-Ätzung entfernt gleichzeitig einen Abschnitt der Niederspannungsregion des Substrats 402 und der Hartmaske 410D. Dieses Ätzen mustert den Niederspannungstransistor 1204. Das Gebiet, wo der Niederspannungstransistor 1204 gebildet wird, ist ein Beispiel für eine zweite Substratregion. Die Gate-Länge des Niederspannungstransistors 1204 kann viel kürzer sein als die Gate-Länge des Hochspannungstransistors 1106, da der Niederspannungstransistor 1204 dazu ausgelegt sein kann, eine geringe Menge an Strom zu leiten. Diese Verarbeitung ist ein Beispiel für das Bilden eines zweiten Gates, z. B. Niederspannungstransistor 1204, nach dem Bilden der Speicher-Gates 812.
13 stellt eine andere Ausführungsform zum Ersetzen der Schritte in 12 dar. Das Fertigungsverfahren bildet eine Zwischen-Halbleitervorrichtung 1300. Das Verfahren entfernt die Gate-Poly-Ätzmaske 1202 in der Peripherieregion 420. Eine Ätzung mustert das Niederspannungs-Gate 1204, ätzt die Hartmaske 412D und 412E vollständig weg und entfernt zu derselben Zeit teileweise die 410D und 410E auf 1204 und 1106. Das Gebiet, wo der Hochspannungstransistor 1106 gebildet wird, ist ein Beispiel für eine erste Substratregion. Ein Hochspannungstransistor 1106 kann von ungefähr 0,1 Mikrometer breit bis ungefähr 3 Mikrometer breit sein. Bei gewissen Ausführungsformen kann ein Hochspannungstransistor 1106 breiter als 3 Mikrometer sein. Der Hochspannungstransistor 1106 weist dieselbe Dicke auf wie der Niederspannungstransistor 1204. Der vorangehend beschriebene Prozess lässt zu, dass der Hochspannungstransistor 1106 mit derselben Dicke gemustert wird wie der Niederspannungstransistor 1204, während sie unterschiedliche Gate-Breiten aufweisen dürfen.
Im Anschluss an den Schritt von 13 können traditionelle Herstellungsschritte ausgeführt werden. Diese Schritte können Abstandhalter, Source- und Drain-Regionen für den Hochspannungstransistor 1106 und den Niederspannungstransistor 1204 umfassen. Zusätzliche Schritte umfassen Silizid, Zwischenmetall-Dielektrikumsschichten, Kontakte, Metalle und dergleichen.
Ein Hochspannungstransistor 1106 in der Hochspannungs-Substratregion ist ein Beispiel für einen ersten Logiktransistor in der ersten Substratregion. Ein Niederspannungstransistor 1204 in der Niederspannungs-Substratregion ist ein Beispiel für einen zweiten Logiktransistor in der zweiten Substratregion. Ein Aspekt der Halbleitervorrichtung 1300 von 13 ist, dass der Hochspannungstransistor 1106 dieselbe Dicke aufweist wie der Niederspannungstransistor 1204. Diese gemeinsame Dicke kann zwischen 40 nm und 100 nm liegen.
Obwohl 4–13 eine spezifische Anzahl von Speicherzellen 902 und Transistoren 1106 und 1204 zeigen, die gebildet werden, können andere, vermutlich größere Anzahlen dieser Transistoren gemäß diesem Prozess gebildet werden.
Obwohl Ausführungsformen hierin unter Verweis auf Ladungseinfang-Speicher beschrieben wurden, ist die Erfindung nicht auf diese Beispiele beschränkt. Statt dessen sind Ausführungsformen der Erfindung auf andere Arten von Computerspeicher anwendbar. Die Erfindung ist sowohl für Ladungseinfang- als auch für Floating-Gate-Vorrichtungen nützlich. Diese Erfindung kann mit Multi-Level-Zellen oder anderen Multi-Bit-Technologien implementiert werden.
Ausführungsformen der vorliegenden Erfindung wurden vorangehend mit Hilfe von Funktionsbausteinen beschrieben, die die Implementierung vorgegebener Funktionen und deren Beziehungen darstellen. Die Grenzen dieser Funktionsbausteine wurden hierin für die Bequemlichkeit der Beschreibung willkürlich definiert. Es können alternative Grenzen definiert werden, solange die vorgegebenen Funktionen und deren Beziehungen angemessen ausgeführt werden.
Die vorangehende Beschreibung der spezifischen Ausführungsformen offenbart das allgemeine Wesen der Erfindung derart umfassend, dass Dritte, durch Anwenden von Wissen im Rahmen von Fachkenntnis derartige spezifischen Ausführungsformen ohne Weiteres für verschiedene Anwendungen ändern und/oder anpassen können, ohne von der allgemeinen Idee der vorliegenden Erfindung abzuweichen. Daher sollen derartige Anpassungen und Änderungen basierend auf der hierin dargebotenen Lehre und Anleitung innerhalb von Bedeutung und Reichweite von Entsprechungen der offenbarten Ausführungsformen liegen. Es versteht sich, dass die Ausdrucksweise oder Terminologie hierin zum Zweck der Beschreibung und nicht der Einschränkung dienen soll, so dass die Terminologie oder Ausdrucksweise der vorliegenden Patentschrift vom Fachmann im Hinblick auf die Lehren und Anleitungen zu interpretieren ist.
Umfang und Geltungsbereich der vorliegenden Erfindung sollen durch keine der vorangehend beschriebenen beispielhaften Ausführungsformen eingeschränkt werden, sondern sind nur gemäß den nachfolgenden Patentansprüchen und ihren Entsprechungen zu definieren.

Claims

Ein Verfahren zum Herstellen einer Halbleitervorrichtung, die eine Speicherregion, eine erste Substratregion und eine zweite Substratregion umfasst, das Folgendes beinhaltet: Bilden eines ersten Gates in der ersten Substratregion; Bilden eines Auswahl-Gates in der Speicherregion; Anordnen eines Ladungseinfang-Dielektrikums in der Speicherregion und der zweiten Substratregion; Anordnen einer Gate-Schicht in der Speicherregion; Entfernen des Ladungseinfang-Dielektrikums von der zweiten Substratregion; Bilden eines Speicher-Gates an einer Seitenwand des Auswahl-Gates; und Bilden eines zweiten Gates in der zweiten Substratregion; wobei das Speicher-Gate gebildet wird, bevor das zweite Gate gebildet wird.
Verfahren gemäß Anspruch 1, weiter beinhaltend das Anordnen einer Hartmaske auf der ersten Substratregion, wobei eine Dicke der Hartmaske dünner ist als eine Dicke des ersten Gates.
Verfahren gemäß Anspruch 1, weiter beinhaltend das Anordnen einer Maske und eines dicken Abdecklacks auf der ersten Substratregion.
Verfahren gemäß Anspruch 1, weiter beinhaltend das Anordnen eines leicht dotierten Drains benachbart dem ersten Gate in der ersten Substratregion durch eine Hartmaske.
Verfahren gemäß Anspruch 1, weiter beinhaltend das Entfernen einer Hartmaske und gleichzeitig das Entfernen von mindestens einem Abschnitt der zweiten Substratregion.
Verfahren gemäß Anspruch 1, weiter beinhaltend das Anordnen einer Hartmaske auf der ersten Substratregion, der zweiten Substratregion und der Speicherregion.
Verfahren gemäß Anspruch 1, weiter beinhaltend das Bilden der Gate-Länge des ersten Gates, so dass sie mindestens zweimal so lang ist wie die Gate-Länge des zweiten Gates.
Verfahren gemäß Anspruch 1, weiter beinhaltend das Entfernen der Gate-Schicht von einer zweiten Seitenwand des Auswahl-Gates.
Verfahren gemäß Anspruch 1, weiter beinhaltend das Bilden des zweiten Gates mit derselben Gate-Dicke wie, aber einer anderen Gate-Breite als, das erste Gate.
Verfahren gemäß Anspruch 1, weiter beinhaltend das Bilden des ersten Gates, bevor das Speicher-Gate gebildet wird.
Verfahren gemäß Anspruch 1, weiter beinhaltend das Bilden der ersten Substratregion als Hochspannungs-Substratregion und das Bilden der zweiten Substratregion als Niederspannungs-Substratregion.
Eine Halbleitervorrichtung, die eine Speicherregion, eine erste Substratregion und eine zweite Substratregion aufweist, wobei die Halbleitervorrichtung Folgendes beinhaltet: erste Gates in der ersten Substratregion; zweite Gates in der zweiten Substratregion; Auswahl-Gates in der Speicherregion; und Speicher-Gates in der Speicherregion, die jeweils benachbart einem entsprechenden Auswahl-Gate gebildet sind, wobei Seitenwände der Speicher-Gates älter sind als Seitenwände der zweiten Gates.
Halbleitervorrichtung gemäß Anspruch 12, wobei Seitenwände der ersten Gates älter sind als Seitenwände der zweiten Gates und als Seitenwände der Speicher-Gates.
Halbleitervorrichtung gemäß Anspruch 12, wobei das zweite Gate dieselbe Gate-Dicke wie, aber eine andere Gate-Breite als, das erste Gate aufweist.
Halbleitervorrichtung gemäß Anspruch 12, weiter beinhaltend einen Graben zwischen der ersten Substratregion und der zweiten Substratregion.
Halbleitervorrichtung gemäß Anspruch 12, weiter beinhaltend einen leicht dotierten Drain-Abschnitt in der ersten Substratregion, benachbart den ersten Gates.
Halbleitervorrichtung gemäß Anspruch 12, wobei es sich bei der ersten Substratregion um eine Hochspannungs-Substratregion und bei der zweiten Substratregion um eine Niederspannungs-Substratregion handelt.
Hableitervorrichtung gemäß Anspruch 12, wobei die Speicherregion ein Ladungseinfang-Dielektrikum unter und/oder benachbart einer Seitenwand der Speicher-Gates beinhaltet.
Halbleitervorrichtung gemäß Anspruch 12, wobei die Gate-Länge des ersten Gates mindestens zweimal so lang ist wie die Gate-Länge des zweiten Gates.
Halbleitervorrichtung gemäß Anspruch 12, wobei die Speicher-Gates eine Schicht aus Nitrid aufweisen, die sandwichartig zwischen Schichten aus Oxid angeordnet ist.
Hableitervorrichtung gemäß Anspruch 12, weiter beinhaltend einen teilweise geätzten Graben.