CN109087941A - 场效晶体管单元、存储器元件及电荷储存结构的制造方法 - Google Patents

场效晶体管单元、存储器元件及电荷储存结构的制造方法 Download PDF

Info

Publication number
CN109087941A
CN109087941A CN201710447617.1A CN201710447617A CN109087941A CN 109087941 A CN109087941 A CN 109087941A CN 201710447617 A CN201710447617 A CN 201710447617A CN 109087941 A CN109087941 A CN 109087941A
Authority
CN
China
Prior art keywords
charge storing
para
layer
electric
storing structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201710447617.1A
Other languages
English (en)
Inventor
刘福洲
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samoa Merchant Philo Storage Technology Co Ltd
Original Assignee
Samoa Merchant Philo Storage Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samoa Merchant Philo Storage Technology Co Ltd filed Critical Samoa Merchant Philo Storage Technology Co Ltd
Priority to CN201710447617.1A priority Critical patent/CN109087941A/zh
Priority to US15/862,093 priority patent/US10403721B2/en
Publication of CN109087941A publication Critical patent/CN109087941A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1062—Channel region of field-effect devices of charge coupled devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/223—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements using MOS with ferroelectric gate insulating film
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
    • G11C19/282—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements with charge storage in a depletion layer, i.e. charge coupled devices [CCD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40111—Multistep manufacturing processes for data storage electrodes the electrodes comprising a layer which is used for its ferroelectric properties
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/516—Insulating materials associated therewith with at least one ferroelectric layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6684—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a ferroelectric gate insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/78391—Field effect transistors with field effect produced by an insulated gate the gate comprising a layer which is used for its ferroelectric properties
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the memory core region

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本发明公开一种场效晶体管单元、存储器元件及电荷储存结构的制造方法。存储器元件包括多个场效晶体管单元，且每一个场效晶体管单元包括基板、源极区、漏极区、栅导电层以及电荷储存结构。基板具有一上表面，源极区与漏极区位于基板内并连接上表面，且源极区与漏极区彼此分离以定义出一通道区。栅导电层设置于基板的上表面上，并覆盖位于源极区与漏极区之间的通道区。电荷储存结构位于通道区与栅导电层之间，其中，构成电荷储存结构的材料包括一铁电材料以及一顺电材料。电荷储存结构包括铁电材料与顺电材料，可具有较佳的电荷捕捉能力并兼具较快的切换速度。

Description

场效晶体管单元、存储器元件及电荷储存结构的制造方法
技术领域
本发明涉及一种场效晶体管单元、存储器元件及电荷储存结构的制造方法，特别是涉及一种应用顺电材料及铁电材料的场效晶体管单元、存储器元件及电荷储存结构的制造方法。
背景技术
现有的铁电场效晶体管(ferroelectric field effect transistor,FeFET)可应用于非挥发性随机存取存储器阵列中，用以储存数据。具体而言，铁电场效晶体管包括一具有漏极和源极的半导体基板、一位于半导体基板上的栅极以及一位于栅极和半导体基板之间的铁电层。
铁电场效晶体管的操作原理是对栅极施加正偏压或负偏压，来切换铁电层的极化方向，而铁电层的极化方向会决定漏极和源极之间的通道的导电度(conductance)。因此，可通过对栅极施加改变铁电层的极化方向的临限电压(threshold voltage)，从而改变铁电场效晶体管的电阻率，再通过读取铁电场效晶体管的电阻率，来判断写入铁电场效晶体管的状态(如，1或0)。
现有的铁电层通常是由具有钙钛矿结构的材料所形成，如：锆钛酸铅(PZT)或钽酸锶铋(SBT)。然而，将这两种材料形成于半导体基板上的工艺难度与耗费的成本较高，且与现有的硅工艺并不兼容，因此在成本上仍难以和现有的动态随机存取存储器(DRAM)或与非栅快闪存储器(NAND)竞争。另外，由这两种材料构成的铁电层的厚度需大于200奈米，才能表现出铁电特性，从而使铁电场效晶体管的尺寸难以进一步缩小。
因此，开发另一种制备容易、成本低且厚度较薄的材料，来取代锆钛酸铅(PZT)或钽酸锶铋(SBT)，以应用于存储器阵列中的场效晶体管中，仍为本领域技术人员努力研发的课题。
发明内容
本发明针对现有技术的不足提供一种存储器元件及电荷储存结构的制造方法，其通过利用顺电材料与铁电材料混合而形成的“顺铁电材料”或者是顺电材料层与介电层的叠层结构，来取代原本应用在铁电场效晶体管中的铁电层。
本发明所采用的其中一技术方案是，提供一种场效晶体管单元，场效晶体管单元包括基板、源极区、漏极区、栅导电层以及电荷储存结构。基板具有一上表面，源极区与漏极区位于基板内并连接上表面，且源极区与漏极区彼此分离以定义出一通道区。栅导电层设置于基板的上表面上，并覆盖位于源极区与漏极区之间的通道区。电荷储存结构位于通道区与栅导电层之间，其中，构成电荷储存结构的材料包括一铁电材料以及一顺电材料。
在本发明的一实施例中，电荷储存结构是由一铁电材料层及一顺电材料层相互堆叠而形成的叠层结构，顺电材料层的能带结构为一量子井结构。
在本发明的一实施例中，顺电材料层包括相互堆叠的一基底材料与一介电材料，基底材料的通式为Hf(1-x)SixO2，x介于0.02至0.65之间，且介电材料选自氧化铪、氧化锆、氧化钛、氮化钛、氮化钽、氧化铝、氧化钽及其组合所组成的群组中的至少一种。
在本发明的一实施例中，电荷储存结构还包括一阻隔层，且阻隔层直接连接铁电材料层以及顺电材料层两者之中的至少一层。
在本发明的一实施例中，阻隔层位于铁电材料层与顺电材料层之间。
在本发明的一实施例中，阻隔层位于顺电材料层与栅导电层之间，且铁电材料层位于顺电材料层与基板之间。
在本发明的一实施例中，阻隔层位于铁电材料层与栅导电层之间。
在本发明的一实施例中，场效晶体管单元还包括一位于电荷储存结构与基板之间的隧穿介电层。
在本发明的一实施例中，构成电荷储存结构的材料是铁电材料与顺电材料相互混合而形成的混合材料。
在本发明的一实施例中，混合材料中含有氢原子。
本发明还提供一种应用上述场效晶体管单元的存储器元件，其包括多条沿第一方向延伸的位线、多条沿第二方向延伸的字线以及多个场效晶体管单元。多条字线和多条位线彼此交错，以定义出多个有效区，且多个场效晶体管单元分别设置在有效区内。每一场效晶体管单元包括：一基板、一源极区、一漏极区、一栅导电层以及一电荷储存结构。基板具有一上表面。源极区位于基板内，并连接于上表面。漏极区位于基板内，并连接于上表面。其中，漏极区和源极区彼此分离，以在源极区与漏极区之间定义出一通道区，且漏极区电性连接相对应的一条位线。导电层设置于上表面上，并覆盖位于源极区与漏极区之间的通道区，其中栅导电层电性连接相对应的一条字线。电荷储存结构位于通道区与栅导电层之间。其中，构成电荷储存结构的材料包括一铁电材料以及一顺电材料。
本发明另外提供一种电荷储存结构的制造方法。首先，形成一积层体，积层体包括一铁电结构以及一顺电结构。接着，对积层体施以一高压氧气氛热处理。随后，对积层体施以一高压氢气氛热处理以及一高压氘气氛热处理两者之中的其中一种，以使铁电结构与顺电结构中的原子相互扩散，而形成电荷储存结构。
在本发明的一实施例中，在施以高压氧气氛热处理的步骤中，高压氧气氛是介于5至25个大气压之间的氧气氛，且热处理温度是介于250至500℃之间。
在本发明的一实施例中，在施以高压氢气氛热处理以及高压氘气氛热处理两者之中的其中一种的步骤中，高压氢气氛是介于5至25个大气压之间的氢气氛，高压氘气氛是介于5至25个大气压之间的氘气氛，且热处理温度是介于250至500℃之间。
在本发明的一实施例中，顺电结构包括相互堆叠的至少一基底材料及至少一介电材料，以使顺电结构的能带结构为一量子井结构，基底材料的通式为Hf(1-x)SixO2，x介于0.02至0.65之间，且介电材料选自氧化铪、氧化锆、氧化钛、氮化钛、氮化钽、氧化铝、氧化钽及其组合所组成的群组中的至少一种。
在本发明的一实施例中，铁电结构与顺电结构通过一原子层沉积工艺而形成。
在本发明实施例所提供的存储器元件中，场效晶体管单元可应用由顺电材料与铁电材料混合而形成的顺铁电材料。相较于现有的由锆钛酸铅(PZT)或钽酸锶铋(SBT)所构成的铁电层，本发明实施例所提供的顺铁电材料的工艺难度与成本都较低。另外，利用铁电材料与顺电材料的混合材料(或叠层)来做为电荷储存结构，可以使电荷储存结构的厚度低于50nm，从而可进一步缩小存储器元件以及场效晶体管单元的尺寸。
为使能更进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图，然而所提供的附图仅提供参考与说明用，并非用来对本发明加以限制。
附图说明
图1为本发明实施例的场效晶体管单元的局部剖面示意图。
图2A为本发明其中一实施例的场效晶体管单元在写入状态的局部剖面示意图。
图2B为本发明其中一实施例的场效晶体管单元在另一写入状态的局部剖面示意图。
图3A为本发明另一实施例的场效晶体管单元在写入状态的局部剖面示意图。
图3B为本发明另一实施例的场效晶体管单元在另一写入状态的局部剖面示意图。
图4A为本发明又一实施例的场效晶体管单元在写入状态的局部剖面示意图。
图4B为本发明又一实施例的场效晶体管单元在另一写入状态的局部剖面示意图。
图5A为本发明再一实施例的场效晶体管单元在写入状态的局部剖面示意图。
图5B为本发明再一实施例的场效晶体管单元在另一写入状态的局部剖面示意图。
图6A为本发明再一实施例的场效晶体管单元在写入状态的局部剖面示意图。
图6B为本发明再一实施例的场效晶体管单元在另一写入状态的局部剖面示意图。
图7为本发明其中一实施例的存储器元件的等效电路示意图。
图8为本发明其中一实施例的电荷储存结构的制造方法流程图。
图9为本发明实施例的电荷储存结构在图8的步骤S100的局部剖面示意图。
图10为本发明其中一实施例的顺电结构的局部剖面示意图。
图11为本发明另一实施例的顺电结构的局部剖面示意图。
图12为本发明实施例的电荷储存结构在图8的步骤S300的局部剖面示意图。
具体实施方式
请参照图1。图1为本发明其中一实施例的场效晶体管单元的局部剖面示意图。本发明实施例所提供的场效晶体管单元1可应用于非挥发存储器元件中，作为储存数据的记忆胞(cell)。
场效晶体管单元1包括基板10、源极区101、漏极区102、栅导电层11以及电荷储存结构12。
基板10为具有第一导电型杂质的半导体基板，可以是硅(Si)、氮化镓(GaN)、砷化镓(GaAs)、氮化铝(AlN)、碳化硅(SiC)、磷化铟(InP)、硒化锌(ZnSe)或其他VI族、III-V族或II-VI族半导体材料。另外，基板10具有轻掺杂的第一导电型杂质，可以是N型或P型导电性杂质。
举例而言，当基板10为硅基板，且场效晶体管单元1是NMOS晶体管时，基板10是被掺杂P型杂质，如：硼、铝或镓等IIIA族杂质。当基板10为硅基板，且场效晶体管单元1是PMOS晶体管时，基板10是被掺杂N型杂质，如：氮、磷或砷等VA族杂质。
场效晶体管单元1并具有两个彼此分离且位于基板10内的第二导电型重掺杂区，以分别作为源极区101以及漏极区102。也就是说，源极区101与漏极区102彼此分隔一预定距离，并和基板10具有相反的导电型。另外，基板10具有一上表面10a，源极区101与漏极区102靠近上表面10a的一侧，并连接于上表面10a。
当基板10具有轻掺杂的P型导电性杂质时，源极区101与漏极区102具有重掺杂的N型导电性杂质。反之，当基板10的其他区域具有轻掺杂的N型导电性杂质时，源极区101与漏极区102具有重掺杂的P型导电性杂质。在两个彼此分离的源极区101与漏极区102之间定义出一通道区103。
栅导电层11设置于基板10的上表面10a上，并覆盖位于源极区101与漏极区102之间的通道区103。构成栅导电层11的材料为导电材料，例如是氮化钛、氮化钽、氮化钨、铱、铂、钯或其组合。
本发明实施例中，电荷储存结构12位于通道区103与栅导电层11之间。构成电荷储存结构12的材料至少包括一铁电材料以及一顺电材料。也就是说，在本发明实施例所提供的场效晶体管单元1中，是利用铁电材料与顺电材料来取代现有的铁电层。
须说明的是，顺电材料具有较佳的电荷捕捉能力。因此，当对栅导电层11施加偏压时，电子或电洞会由通道区103隧穿至电荷储存结构12，而被捕陷(trap)在电荷储存结构12中。
另外，在被施加电场时，一般铁电材料中的偶极矩(dipole)的方向，会随着电场方向而切换，从而改变铁电材料的极化方向。本发明实施例的电荷储存结构12中包括铁电材料，可增加场效晶体管单元1被写入的速度。具体而言，电荷储存结构12中的铁电材料的极化方向的切换速度较快，可以增加通道区103中的电子或者电洞隧穿至电荷储存结构12的速度，从而缩短写入与清除场效晶体管单元1的时间。
电荷储存结构12中的铁电材料与顺电材料可以相互混合或者是相互堆叠而形成叠层结构。以下将分别说明电荷储存结构12的不同实施例，并分别说明场效晶体管单元1的操作原理。
请参照图2A与图2B，分别显示本发明其中一实施例的场效晶体管单元在不同的写入状态下的局部剖面示意图。
在本实施例中，构成电荷储存结构12的材料是由铁电材料与顺电材料相互混合而形成的混合材料。另外，在一实施例中，由铁电材料与顺电材料相互混合而形成的混合材料中含有氢原子。在本发明中，定义由铁电材料与顺电材料混合而形成混合材料为“顺铁电材料”(para-ferroelectric material)。
顺铁电材料中含有氢原子和制造方法相关，而本发明实施例的电荷储存结构12的制造方法将于后文中详细说明，在此并不赘述。电荷储存结构12由顺铁电材料构成时，厚度可以介于1nm至30nm。在一较佳实施例中，电荷储存结构12的厚度是介于5nm至15nm之间。
在一实施例中，顺电材料是氧化硅铪，通式为Hf(1-x)SixO2，x是介于0.05至0.55之间。在其他实施例中，顺电材料是氧化硅铪掺杂其他介电材料，其中介电材料是选自氧化铪、氧化锆、氧化钛、氮化钛、氮化钽、氧化铝、氧化钽及其组合所组成的群组中的至少一种。
另外，铁电材料包括至少一氧化物，且氧化物是碱土金属氧化物以及一过渡金属氧化物两者之中的至少一种。在一实施例中，铁电材料是氧化铪、氧化锆或者氧化锆铪。另外，铁电材料还包括一掺杂物，且掺杂物可以选自由硅、铝、钇、锶、钆、镧及其混合所组成的群组中的至少一种，且掺杂物的比例介于2％至10％之间。在一实例中，铁电材料的通式是Hf(1-x)SixO2，其中，x是介于0.01至0.05之间。
图2A与图2B的场效晶体管单元1是以NMOS晶体管单元为例，来说明本发明实施例的场效晶体管单元1的操作原理。因此，基板10为P型轻掺杂基板，而源极区101与漏极区102都是形成于基板10内的N型重掺杂区。
在图2A中，栅导电层11、源极区101与漏极区102会分别电性连接至外部控制电路(图中未示出)的栅极接点G、源极接点S以及漏极接点D。当通过栅极接点G对栅导电层11施加负操作偏压(-Vt)时，电荷储存结构12(即顺铁电材料)中的偶极矩的极化方向并不会全部和电场的方向一致，但仍可使基板10的通道区103内的电洞隧穿至电荷储存结构12，而被捕陷于电荷储存结构12中。因此，在通道区103会累积电子，而在源极区101与漏极区102之间产生通道。
此时，通过源极接点S与漏极接点D对源极区101与漏极区102施加偏压，使源极区101与漏极区102产生一电位差，即可使场效晶体管单元1处于导通的第一状态。
另外，当通过栅极接点G对栅导电层11施加正操作偏压(+Vt)时，电荷储存结构12(即顺铁电材料)中的偶极矩的极化方向会使基板10的通道区103内的电子隧穿至电荷储存结构12，而被捕陷于电荷储存结构12中。因此，在通道区103会产生电洞，从而使场效晶体管单元1处于不导通的第二状态。
在一实施例中，第一状态可以被定义为”1”，而第二状态可以被定义为”0”。据此，本发明实施例的场效晶体管单元1可以应用在非挥发存储器元件中做为记忆胞(cell)，以储存数据。
在另一实施例中，场效晶体管单元1为PMOS晶体管单元。当对栅导电层11施加正操作电压时，会在通道区103累积正电荷，从而使场效晶体管单元1处于导通的第一状态。当对栅导电层11施加负操作电压时，会在通道区103累积负电荷，从而使场效晶体管单元1处于不导通的第二状态。
请参照图3A及图3B，分别显示本发明另一实施例的场效晶体管单元在不同写入状态的局部剖面示意图。本实施例和图2A的实施例相同的组件具有相同的标号，且相同的部分不再赘述。
本实施例的场效晶体管单元1还包括一位于电荷储存结构12与基板10之间的隧穿介电层13。进一步而言，隧穿介电层13的厚度是介于1nm至5nm之间，以使电子仍可从通道区103隧穿到电荷储存结构12内或从电荷储存结构12隧穿到通道区103。
在一实施例中，构成隧穿介电层13的材料可以是氧化硅或者氮氧化硅。另外，位于电荷储存结构12与基板10之间的隧穿介电层13可以避免电荷储存结构12内的原子与基板10内的原子相互扩散，而提高场效晶体管单元1的信赖度(reliability)。
本实施例的场效晶体管单元1的操作原理和图2A及图2B的实施例相似。详细而言，对栅导电层11施加操作电压，使电子可从电荷储存结构12隧穿到基板10或者由基板10隧穿到电荷储存结构12，从而使场效晶体管单元1处于导通的第一状态或者是不导通的第二状态。
请参照图4A与图4B，分别显示本发明又一实施例的场效晶体管单元在不同写入状态的局部剖面示意图。
本实施例的场效晶体管单元1和图2A的实施例不同的地方在于，电荷储存结构12是由铁电材料层120与顺电材料层121相互堆叠而形成的叠层结构。
在本实施例中，构成铁电材料层120的材料可以是具有掺杂物的碱土金属氧化物以及一具有掺杂物的过渡金属氧化物两者之中的至少一种。在一实施例中，构成铁电材料层120的材料是具有掺杂物的氧化锆、氧化铪或者氧化锆铪，而掺杂物可选自由硅、铝、钇、锶、钆、镧及其混合所组成的群组中的至少一种。另外，掺杂物的掺杂比例是介于2％至10％之间。在一实施例中，构成铁电材料层120的材料的通式是Hf(1-x)SixO2，其中，x是介于0.01至0.05之间。
另外，本实施例的顺电材料层121的能带结构为一量子井结构，以提高电荷储存结构12捕捉电荷的能力。具体而言，顺电材料层121可包括相互堆叠的基底材料与介电材料，而基底材料的能带结构与介电材料的能带结构可相互配合，以形成量子井结构。
在一实施例中，基底材料的通式是Hf(1-x)SixO2，x介于0.02至0.65之间，且介电材料选自氧化铪、氧化锆、氧化钛、氮化钛、氮化钽、氧化铝、氧化钽及其组合所组成的群组中的至少一种。另外，相互堆叠的基底材料与介电材料可以通过原子层沉积工艺来形成。
本实施例的场效晶体管单元1是以NMOS晶体管单元为例来说明操作原理。请先参照图4A，当通过栅极接点G对栅导电层11施加正操作偏压(+Vt)时，电荷储存结构12中的铁电材料层120的极化方向会和电场方向相同，也就是由栅导电层11指向基板10，而基板10的通道区103内的电子会隧穿到顺电材料层121中被捕陷。因此，在通道区103会累积正电荷，而使场效晶体管单元1处于不导通的第二状态。
反之，当通过栅极接点G对栅导电层11施加负操作偏压(-Vt)时，电荷储存结构12中的铁电材料层120的极化方向会由基板10指向栅导电层11，且顺电材料层121中的电子会隧穿到基板10的通道区103内累积，从而使场效晶体管单元1处于导通的第一状态。
也就是说，只要夹设在栅导电层11与通道区103之间的电荷储存结构12包含铁电材料与顺电材料，不论铁电材料与顺电材料是相互混合或相互堆叠，本发明实施例所提供的场效晶体管单元1都可以应用在非挥发存储器元件中，作为用来储存数据的记忆胞。
请参照图5A及图5B，分别显示本发明再一实施例的场效晶体管单元在不同写入状态的局部剖面示意图。
本实施例的场效晶体管单元1和图4A的实施例不同的地方在于，本实施例的电荷储存结构12还包括一阻隔层122，且阻隔层122直接连接铁电材料层120与顺电材料层121两者之中的至少一层。
构成阻隔层122的材料可以是氧化硅、氮化硅、氧化铝、氧化铪或其组合。在另一实施例中，阻隔层122具有叠层结构，且叠层结构包括两层氧化硅层及夹设于两层氧化硅层之间的氮化硅层。
在本实施例中，阻隔层122是位于铁电材料层120与顺电材料层121之间，以避免铁电材料层120的原子与顺电材料层121的原子相互扩散，而影响电荷储存结构12的特性。然而，铁电材料层120、顺电材料层121以及阻隔层122的相对位置可以根据需求而改变。
在另一实施例中，如图6A与图6B所示，阻隔层122也可以是位于栅导电层11与顺电材料层121之间，且铁电材料层120是位于顺电材料层121与基板10之间。
图5A及图6A的场效晶体管单元1的操作原理和图4A的实施例相似，而图5B及图6B的场效晶体管单元1的操作原理和图4B的实施例相似，在此不再赘述。
请参照图7，显示本发明其中一实施例的存储器元件的等效电路示意图。存储器元件2包括多条位线BL、多条字线WL以及多个如图1所示的场效晶体管单元1。
如图7所示，多条位线BL沿第一方向D1延伸，而多条字线WL沿第二方向D2延伸。这些位线BL和这些字线WL彼此交错，并定义出多个有效区20。
多个场效晶体管单元1分别设置于多个有效区20。在本发明实施例中，场效晶体管单元1是对应地位于字线WL上，也就是在有效区20的边界上。
须说明的是，场效晶体管单元1的漏极区102通过所对应的漏极接点D电性连接相对应的一条位线BL，而栅导电层11通过对应的栅极接点G则电性连接至相对应的一条字线WL。通过一外部控制电路(图中未示出)控制字线WL与位线BL的输入电压，可对不同的场效晶体管单元1写入及抹除数据。
请参照图8。图8为本发明其中一实施例的电荷储存结构的制造方法流程图。进一步而言，本发明实施例的制造方法是用来制造前述的顺铁电材料，而顺铁电材料可应用于前述场效晶体管单元1的电荷储存结构12。
首先，在步骤S100中，形成一积层体，且积层体包括一铁电结构以及一顺电结构。
请配合参照图9，图9为本发明实施例的电荷储存结构在图8的步骤S100的局部剖面示意图。
先说明的是，基板A1可以是半导体基板、金属基板或陶瓷基板，可根据顺铁电材料层所应用的领域而选择。
积层体Z’是形成于基板A1上，并包括一顺电结构Z10以及一铁电结构Z20。积层体Z’的厚度大约是介于1nm至30nm，若电荷储存结构要应用在存储器元件中，积层体Z’的厚度是介于5nm至15nm。
构成铁电结构Z20的材料包括至少一种具有掺杂物的氧化物，且氧化物是一碱土金属氧化物以及一过渡金属氧化物两者之中的至少一种。在一实施例中，氧化物是氧化铪、氧化锆或氧化铪锆。另外，掺杂物可以选自由硅、铝、钇、锶、钆、镧及其混合所组成的群组中的至少一种，且掺杂物在氧化物中的掺杂比例是介于2％至10％之间。在一实例中，构成铁电结构Z20的材料的通式是Hf(1-x)SixO2，其中，x是介于0.01至0.05之间。
在一实施例中，构成顺电结构Z10的材料可以选自氧化硅铪、氧化铪、氧化锆、氧化钛、氮化钛、氮化钽、氧化铝、氧化钽及其组合所组成的群组中的至少一种。
请参照图10，其显示本发明其中一实施例的顺电结构的局部剖面示意图。具体而言，顺电结构Z10包括相互堆叠的至少一基底材料Z11及至少一介电材料Z12。基底材料Z11的能带与介电材料Z12的能带相互配合，以使顺电结构Z10的能带结构具有可捕捉电荷的量子井结构。
在一实施例中，基底材料Z11的通式为Hf(1-x)SixO2，x介于0.02至0.65之间，且介电材料Z12是选自氧化铪、氧化锆、氧化钛、氮化钛、氮化钽、氧化铝、氧化钽及其组合所组成的群组中的至少一种。在本实施例中，是交替地形成基底材料Z11与介电材料Z12，直到顺电结构Z10具有一预定厚度。
请参照图11，显示本发明另一实施例的顺电结构的局部剖面示意图。在图11的顺电结构Z10’中，是每形成5层基底材料Z11之后，再形成一层介电材料Z12，如此反复堆叠直到顺电结构Z10’达到预定厚度。
因此，只要能够使顺电结构Z10的能带结构具有可捕捉电荷的量子井结构，本发明实施例并没有限制基底材料Z11与介电材料Z12形成的顺序。
另外，在一较佳实施例中，可以通过原子层沉积工艺，来形成积层体Z’。以形成顺电结构Z10为例，当基底材料Z11为氧化硅铪时，形成基底材料Z11的前驱物气体可以包括四(乙基甲基氨基)硅烷(tetrakis(ethylmethylamino)silane,TEMA-Si)、四(乙基甲基氨基)铪(tetrakis(ethylmethylamino)hafnium,TEMA-Hf)以及臭氧，且沉积温度可介于250℃至400℃。
当介电材料Z12为氧化铪时，前驱物气体可以是四双(乙基甲基氨)铪(tetrakis(ethylmethylamino)hafnium,TEMAH)、四(二甲氨基)铪(tetrakis(dimethylamino)hafnium,TDMAH)或四氯化铪(hafnium tetrachloride,HfCl4)。氧化剂可以是臭氧(O3)或水(H2O)。沉积温度可介于150℃至400℃。
当介电材料Z12为氧化锆时，前驱物气体可以是四双(乙基甲基氨)锆(tetrakis(ethylmethylamino)zirconium,TEMAZ),四(二甲氨基)锆(tetrakis (dimethylamino)zirconium,TDMAZ),或四氯化锆(zirconium tetrachloride,ZrCl4)。当介电材料为氧化硅时，前驱物可以是四(二甲基胺基)硅烷(tetrakis(dimethylamino)silane,4DMAS)、三(二甲胺基)硅烷(tris(dimethylamino)silane,3DMAS)或是四氯化硅(SiCl4)。当介电材料为氧化铝时，前驱物可以是三甲基铝(trimethyl aluminum)或者是三氯化铝(AlCl3)。
因此，可以根据介电材料Z12的不同，选择适合于原子层沉积工艺的前驱物气体。
须说明的是，本发明实施例形成电荷储存结构的制造方法还包括，在形成顺电结构Z10之后，先进行一热处理工艺，再于顺电结构Z10上形成铁电结构。前述的热处理工艺例如是在500℃至1000℃的温度下进行快速热退火。经过热处理工艺后，顺电结构Z10具有较佳的电荷储存能力以及较高的介电常数。在一实施例中，顺电结构Z10的介电常数是介于30至80之间。
请再参照图8，在步骤S200中，对积层体施以一高压氧气氛热处理。详细而言，在施以高压氧气氛热处理的步骤中，高压氧气氛是介于5至25个大气压之间的氧气氛，且热处理温度是介于250至500℃之间。
在步骤S300中，对积层体施以一高压氢气氛热处理以及一高压氘气氛热处理两者之中的其中一种，以使铁电结构与顺电结构中的原子相互扩散，而形成电荷储存结构。
在本实施例中，施以高压氢气氛热处理以及高压氘气氛热处理两者之中的其中一种的步骤中，高压氢气氛是介于5至25个大气压之间的氢气氛，高压氘气氛是介于5至25个大气压之间的氘气氛，且热处理温度是介于250至500℃之间。
请配合参照图12，其为本发明实施例的电荷储存结构在图8的步骤S300的局部剖面示意图。
积层体Z’在经过高压氧气氛热处理以及高氧氢(或氘)气氛热处理之后，铁电结构Z20与顺电结构Z10内的原子可相互混合，而形成顺铁电材料Z，且顺铁电材料Z可做为场效晶体管单元1的电荷储存结构12。
另外，要说明的是，在对积层体Z’施以高压氢气氛处理时，氢原子可扩散到积层体Z’中，从而使顺铁电材料Z内具有氢原子。实验结果发现，具有氢原子的顺铁电材料Z应用于场效晶体管单元1中作为电荷储存结构12时，电荷较不容易流失，从而可降低漏电流。
其次，在经过高压氧气氛热处理以及高压氢气氛(或高压氘气氛)热处理之后所形成的顺铁电材料Z的能带结构仍具有量子井结构。因此，当顺铁电材料Z应用于场效晶体管单元1时，可用来捕陷隧穿电子或电洞。
综上所述，本发明的有益效果在于，本发明所提供的场效晶体管单元1的电荷储存结构12是利用顺电材料与铁电材料来取代现有的具有钙钛矿结构的铁电材料。另外，本发明实施例的电荷储存结构12因具有顺电材料以及铁电材料而具有较佳的电荷捕捉能力以及较快的切换速度。
相较于制作具有钙钛矿结构的铁电材料，本发明实施例所提供的顺电材料与铁电材料的工艺难度以及成本都较低，并可和现有的硅工艺整合。另外，利用铁电材料与顺电材料的混合材料(或叠层)来做为电荷储存结构12，可以使电荷储存结构12的厚度低于50nm，从而可进一步缩小存储器元件2以及场效晶体管单元1的尺寸。
以上所公开的内容仅为本发明的较佳可行实施例，并非因此局限本发明的权利要求的保护范围，故凡运用本发明说明书及附图内容所做的等效技术变化，均包含于本发明的权利要求的保护范围内。

Claims (16)

1.一种场效晶体管单元，应用于一非挥发存储器元件中，其特征在于，所述场效晶体管单元包括：
一基板，具有一上表面；
一源极区，所述源极区位于所述基板内，并连接于所述上表面；
一漏极区，所述漏极区位于所述基板内，并连接于所述上表面，其中，所述漏极区和所述源极区彼此分离，以在所述源极区与所述漏极区之间定义出一通道区；
一栅导电层，所述栅导电层设置于所述上表面上，并覆盖位于源极区与漏极区之间的所述通道区；以及
一电荷储存结构，所述电荷储存结构位于所述通道区与所述栅导电层之间，其中，构成所述电荷储存结构的材料包括一铁电材料以及一顺电材料。
2.如权利要求1所述的场效晶体管单元，其特征在于，所述电荷储存结构是由一铁电材料层及一顺电材料层相互堆叠而形成的叠层结构，所述顺电材料层的能带结构为一量子井结构。
3.如权利要求2所述的场效晶体管单元，其特征在于，所述顺电材料层包括相互堆叠的一基底材料与一介电材料，所述基底材料的通式为Hf(1-x)SixO2，x介于0.02至0.65之间，且所述介电材料选自氧化铪、氧化锆、氧化钛、氮化钛、氮化钽、氧化铝、氧化钽及其组合所组成的群组中的至少一种。
4.如权利要求2所述的场效晶体管单元，其特征在于，所述电荷储存结构还包括一阻隔层，且所述阻隔层直接连接所述铁电材料层以及所述顺电材料层两者之中的至少一层。
5.如权利要求4所述的场效晶体管单元，其特征在于，所述阻隔层位于所述铁电材料层与所述顺电材料层之间。
6.如权利要求4所述的场效晶体管单元，其特征在于，所述阻隔层位于所述顺电材料层与所述栅导电层之间，且所述铁电材料层位于所述顺电材料层与所述基板之间。
7.如权利要求4所述的场效晶体管单元，其特征在于，所述阻隔层位于所述铁电材料层与所述栅导电层之间。
8.如权利要求1所述的场效晶体管单元，其特征在于，所述场效晶体管单元还包括一位于所述电荷储存结构与所述基板之间的隧穿介电层。
9.如权利要求1所述的场效晶体管单元，其特征在于，构成所述电荷储存结构的材料是所述铁电材料与所述顺电材料相互混合而形成的混合材料。
10.如权利要求9所述的场效晶体管单元，其特征在于，所述混合材料中含有氢原子。
11.一种存储器元件，其特征在于，所述存储器元件包括：
多条位线，沿第一方向延伸；
多条字线，其中多条所述字线沿第二方向延伸并和多条所述位线彼此交错，以定义出多个有效区；以及
多个场效晶体管单元，分别设置于多个所述有效区，其中每一所述场效晶体管单元包括：
一基板，具有一上表面；
一源极区，所述源极区位于所述基板内，并连接于所述上表面；
一漏极区，所述漏极区位于所述基板内，并连接于所述上表面，其中，所述漏极区和所述源极区彼此分离，以在所述源极区与所述漏极区之间定义出一通道区，且所述漏极区电性连接相对应的一条所述位线；
一栅导电层，所述栅导电层设置于所述上表面上，并覆盖位于源极区与漏极区之间的所述通道区，其中所述栅导电层电性连接相对应的一条所述字线；以及
一电荷储存结构，所述电荷储存结构位于所述通道区与所述栅导电层之间，其中，构成所述电荷储存结构的材料包括一铁电材料以及一顺电材料。
12.一种电荷储存结构的制造方法，其特征在于，所述电荷储存结构的制造方法包括：
形成一积层体，所述积层体包括一铁电结构以及一顺电结构；
对所述积层体施以一高压氧气氛热处理；以及
对所述积层体施以一高压氢气氛热处理以及一高压氘气氛热处理两者之中的其中一种，以使所述铁电结构与所述顺电结构中的原子相互扩散，而形成所述电荷储存结构。
13.如权利要求12所述的电荷储存结构的制造方法，其特征在于，在施以所述高压氧气氛热处理的步骤中，所述高压氧气氛是介于5至25个大气压之间的氧气氛，且热处理温度是介于250至500℃之间。
14.如权利要求12所述的电荷储存结构的制造方法，其特征在于，在施以所述高压氢气氛热处理以及所述高压氘气氛热处理两者之中的其中一种的步骤中，所述高压氢气氛是介于5至25个大气压之间的氢气氛，所述高压氘气氛是介于5至25个大气压之间的氘气氛，且热处理温度是介于250至500℃之间。
15.如权利要求12所述的电荷储存结构的制造方法，其特征在于，所述顺电结构包括相互堆叠的至少一基底材料及至少一介电材料，以使所述顺电结构的能带结构为一量子井结构，所述基底材料的通式为Hf(1-x)SixO2，x介于0.02至0.65之间，且所述介电材料选自氧化铪、氧化锆、氧化钛、氮化钛、氮化钽、氧化铝、氧化钽及其组合所组成的群组中的至少一种。
16.如权利要求12所述的电荷储存结构的制造方法，其特征在于，所述铁电结构与所述顺电结构通过一原子层沉积工艺而形成。
CN201710447617.1A 2017-06-14 2017-06-14 场效晶体管单元、存储器元件及电荷储存结构的制造方法 Pending CN109087941A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201710447617.1A CN109087941A (zh) 2017-06-14 2017-06-14 场效晶体管单元、存储器元件及电荷储存结构的制造方法
US15/862,093 US10403721B2 (en) 2017-06-14 2018-01-04 Field effect transistor, memory element and manufacturing method of charge storage structure using paraelectric and ferroelectric material

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710447617.1A CN109087941A (zh) 2017-06-14 2017-06-14 场效晶体管单元、存储器元件及电荷储存结构的制造方法

Publications (1)

Publication Number Publication Date
CN109087941A true CN109087941A (zh) 2018-12-25

Family

ID=64658481

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710447617.1A Pending CN109087941A (zh) 2017-06-14 2017-06-14 场效晶体管单元、存储器元件及电荷储存结构的制造方法

Country Status (2)

Country Link
US (1) US10403721B2 (zh)
CN (1) CN109087941A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109801977A (zh) * 2019-01-28 2019-05-24 中国科学院微电子研究所 存储器
CN112151602A (zh) * 2020-09-09 2020-12-29 湘潭大学 氧化铪基铁电薄膜和氧化铪基铁电薄膜制备方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102018108152A1 (de) * 2017-08-31 2019-02-28 Taiwan Semiconductor Manufacturing Co. Ltd. Halbleiterbauelement und herstellungsverfahren davon
US10937904B2 (en) * 2017-12-27 2021-03-02 Micron Technology, Inc. Programmable charge-storage transistor, an array of elevationally-extending strings of memory cells, and a method of forming an array of elevationally-extending strings of memory cells
US10937482B2 (en) * 2017-12-27 2021-03-02 Micron Technology, Inc. Memory cells and arrays of elevationally-extending strings of memory cells
CN111834391B (zh) * 2019-04-15 2024-05-14 联华电子股份有限公司 存储器元件的结构及其制造方法
US10825834B1 (en) 2019-05-10 2020-11-03 Yung-Tin Chen Three-dimensional ferroelectric random-access memory (FeRAM)
US11515330B2 (en) 2019-05-10 2022-11-29 Yung-Tin Chen Three-dimensional ferroelectric random-access memory (FeRAM)
KR20210117005A (ko) * 2020-03-18 2021-09-28 삼성전자주식회사 수소가 함유된 산화물층을 포함하는 반도체 소자 및 커패시터
US11532746B2 (en) * 2020-05-29 2022-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-bit memory storage device and method of operating same
DE102021105038A1 (de) 2020-05-29 2021-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Mehrbit-speichervorrichtung und verfahren zum betreiben derselben
US11705157B2 (en) * 2020-12-28 2023-07-18 Resonac Corporation Ferroelectric recording medium and ferroelectric storage apparatus

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0878549A (ja) * 1994-09-06 1996-03-22 Sony Corp 不揮発性半導体記憶装置並びにその使用方法及び製造方法
US5955755A (en) * 1996-03-25 1999-09-21 Asahi Kasei Kogyo Kabushiki Kaisha Semiconductor storage device and method for manufacturing the same
US20140254276A1 (en) * 2013-03-08 2014-09-11 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
CN106057873A (zh) * 2015-04-14 2016-10-26 财团法人交大思源基金会 半导体元件

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160181066A1 (en) * 2011-09-29 2016-06-23 Nitride Solutions, Inc. Laminated materials, methods and apparatus for making same, and uses thereof
JP2016122642A (ja) * 2014-05-28 2016-07-07 株式会社神戸製鋼所 燃料電池用セパレータ材及びその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0878549A (ja) * 1994-09-06 1996-03-22 Sony Corp 不揮発性半導体記憶装置並びにその使用方法及び製造方法
US5955755A (en) * 1996-03-25 1999-09-21 Asahi Kasei Kogyo Kabushiki Kaisha Semiconductor storage device and method for manufacturing the same
US20140254276A1 (en) * 2013-03-08 2014-09-11 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
CN106057873A (zh) * 2015-04-14 2016-10-26 财团法人交大思源基金会 半导体元件

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109801977A (zh) * 2019-01-28 2019-05-24 中国科学院微电子研究所 存储器
CN112151602A (zh) * 2020-09-09 2020-12-29 湘潭大学 氧化铪基铁电薄膜和氧化铪基铁电薄膜制备方法
CN112151602B (zh) * 2020-09-09 2023-04-07 湘潭大学 氧化铪基铁电薄膜和氧化铪基铁电薄膜制备方法

Also Published As

Publication number Publication date
US10403721B2 (en) 2019-09-03
US20180366547A1 (en) 2018-12-20

Similar Documents

Publication Publication Date Title
CN109087941A (zh) 场效晶体管单元、存储器元件及电荷储存结构的制造方法
US10043567B2 (en) Multilevel ferroelectric memory cell for an integrated circuit
US11417768B2 (en) Doped polar layers and semiconductor device incorporating same
US8304823B2 (en) Integrated circuit including a ferroelectric memory cell and method of manufacturing the same
CN107408558B (zh) 具有高k电荷俘获层的存储器单元
US20160308070A1 (en) Semiconductor device
CN110459546A (zh) 具有铁电晶体管的集成组合件及形成集成组合件的方法
CN101645446A (zh) 具有介电层的集成电路
US11758737B2 (en) Ferroelectric memory device and method of forming the same
CN108962902A (zh) 立体存储器元件的制作方法及其结构
WO2021112247A1 (ja) 不揮発性記憶装置、不揮発性記憶素子及びその製造方法
US9368510B1 (en) Method of forming memory cell with high-k charge trapping layer
TW201232763A (en) A multi-layer single crystal 3D stackable memory
US20090127611A1 (en) Non-volatile memory device and memory card and system including the same
CN101546773A (zh) Nand型非易失性半导体存储装置
JP2007258612A (ja) 不揮発性半導体メモリ装置
CN106684090A (zh) 三维非易失性存储器结构及其制造方法
US20230269947A1 (en) Ferroelectric memory device, manufacturing method of the ferroelectric memory device and semiconductor chip
Chen et al. Toward low-power flash memory: prospect of adopting crystalline oxide as charge trapping layer
US11818895B2 (en) Semiconductor device including ferroelectric layer and metal particles embedded in metal-organic framework layer
JPH08330451A (ja) 半導体記憶装置
TW202349689A (zh) 非揮發性記憶裝置
CN102938404A (zh) 一种智能电能表专用eeprom存储芯片
TWI287292B (en) Method and apparatus transporting charges in semiconductor device and semiconductor memory device

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20181225

WD01 Invention patent application deemed withdrawn after publication