KR20210117005A - 수소가 함유된 산화물층을 포함하는 반도체 소자 및 커패시터 - Google Patents

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KR20210117005A
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문태환
신건욱
허진성
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삼성전자주식회사
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Abstract

누설전류가 적은 반도체 소자 및 커패시터가 개시된다. 개시된 반도체 소자는 반도체층; 상기 반도체층 위에 배치된 산화물층; 및 상기 산화물층 위에 배치된 금속층;을 포함하며, 상기 산화물층 내의 수소 농도는 0.7 at% 이상일 수 있다.

Description

수소가 함유된 산화물층을 포함하는 반도체 소자 및 커패시터{Semiconductor device and capacitor including hydrogen-incorporated oxide layer}
개시된 실시예들은 반도체 소자 및 커패시터에 관한 것으로, 더욱 상세하게는 소정의 농도 이상의 수소를 함유하는 산화물층을 포함하는 반도체 소자 및 커패시터에 관한 것이다.
금속 산화물 반도체 전계효과 트랜지스터(metal-oxide-semiconductor field effect transistor; MOSFET)는 게이트 산화물층을 이용해 게이트의 전계를 채널에 전달하여 동작한다. 그런데, 반도체 소자의 집적화 및 초박막화에 따라 게이트 산화물층의 두께가 매우 얇아지면서 누설전류가 증가하고 누설전류로 인해 다양한 문제가 발생한다. 누설전류는 산화물층 내의 트랩의 농도와 밀접한 연관을 갖고 있는데, 산화물층 내에 존재하는 산소 공공(oxygen vacancy)은 대표적인 트랩이다.
누설전류를 감소시키기 위하여 산소가 포함된 분위기에서 열처리를 수행할 수 있다. 산소 열처리를 통해서 산소 공공을 소멸시킴으로써 누설전류 특성을 개선시킬 수 있다. 그런데, 산화물층과 실리콘 기판 사이의 계면 트랩 형성을 억제하기 위한 계면층의 두께가 산소 열처리로 인하여 증가할 수 있다. 실리콘 산화물인 계면층은 상대적으로 낮은 유전율을 갖고 있기 때문에, 계면층의 두께가 두꺼울 경우 금속 산화물 반도체 전계효과 트랜지스터의 전체 정전용량이 열화될 수 있다.
누설전류가 적은 반도체 소자 및 커패시터를 제공한다.
또한, 계면층의 두께를 얇게 유지함으로써 정전용량의 열화가 없는 반도체 소자 및 커패시터를 제공한다.
특히, 소정의 농도 이상의 수소를 함유하는 산화물층을 포함하는 반도체 소자 및 커패시터를 제공한다.
일 실시예에 따르면, 반도체층; 상기 반도체층 위에 배치된 산화물층; 및 상기 산화물층 위에 배치된 금속층;을 포함하는 반도체 소자가 제공될 수 있으며, 여기서 상기 산화물층 내의 수소 농도는, 예를 들어, 약 0.7 at% 이상일 수 있다.
상기 산화물층은, 예를 들어, 강유전체 재료를 포함할 수 있다.
상기 산화물층은 결정질 구조를 가질 수 있다.
예를 들어, 상기 산화물층은 HfO2, ZrO2, 및 HfxZr1-xO2 (1 < x < 1) 중에서 선택된 적어도 하나의 재료를 포함할 수 있다.
또한, 상기 산화물층은, 예를 들어, Al, La, Y, Si, Sr, Gd, 및 Ge 중에서 선택된 적어도 하나의 도펀트를 더 포함할 수 있다.
상기 산화물층 내의 수소 농도는, 예를 들어, 10 at% 이하일 수 있다.
상기 산화물층 내의 수소 농도는, 예를 들어, 약 1 at% 내지 약 5 at%일 수 있다.
상기 반도체층은, 제 1 도전형으로 도핑된 반도체 기판; 및 상기 반도체 기판의 상부 영역에 형성된 것으로, 상기 제 1 도전형에 전기적으로 상반되는 제 2 도전형으로 각각 도핑된 소스 영역과 드레인 영역;을 포함할 수 있다.
상기 산화물층은 상기 소스 영역과 상기 드레인 영역의 사이에서 상기 반도체 기판의 상부 표면 위에 배치될 수 있다.
상기 반도체 기판과 상기 산화물층 사이에 배치된 계면층을 더 포함할 수 있다.
상기 계면층은 상기 반도체 기판의 반도체 재료의 산화물을 포함할 수 있다.
상기 반도체 소자는 상기 소스 영역 위에 배치된 소스 전극 및 상기 드레인 영역 위에 배치된 드레인 전극을 더 포함할 수 있다.
또한, 다른 실시예에 따르면, 제 1 금속층; 상기 제 1 금속층 위에 배치된 산화물층; 및 상기 산화물층 위에 배치된 제 2 금속층;을 포함하는 커패시터가 제공될 수 있으며, 여기서 상기 산화물층 내의 수소 농도는, 예를 들어, 약 0.7 at% 이상일 수 있다.
상기 제 1 금속층 및 제 2 금속층은, 예를 들어, Ti, TiN, TiAlN, TiAl, Ta, TaN W, WN, Mo, Ru, RuO, Pt, 및 Ni 중에서 선택된 적어도 하나의 금속 재료를 포함일 수 있다.
또한, 또 다른 실시예에 따르면, 상술한 구성을 갖는 반도체 소자 및 상술한 구성을 갖는 커패시터를 포함하는 메모리 장치가 제공될 수 있다.
개시된 실시예에 따르면, 반도체 소자 또는 커패시터 내의 산화물층에 의도적으로 수소를 주입함으로써, 반도체 소자 또는 커패시터 내의 산화물층이 소정 농도 이상의 수소를 함유할 수 있다. 수소 처리로 인하여 형성된 산화물층 내의 단원자 수소는 산소 공공을 패시베이션하여 산화물층을 통한 전자의 이동을 방해할 수 있다. 따라서, 반도체 소자 또는 커패시터 내의 산화물층의 누설전류를 감소시키거나 방지할 수 있다. 또한, 산소 열처리를 하지 않기 때문에 계면층의 두께의 증가를 막아서 반도체 소자 또는 커패시터의 정전용량이 열화되지 않는다.
도 1은 일 실시예에 따른 반도체 소자의 구성을 개략적으로 보이는 단면도이다.
도 2는 산화물층을 형성한 후에 산화물층을 수소 처리하는 과정을 개략적으로 보인다.
도 3은 금속 재료를 먼저 증착한 후에 산화물층을 수소 처리하는 과정을 개략적으로 보인다.
도 4는 수소 처리 후의 산화물층, 계면층, 및 반도체층에서의 수소 농도의 변화를 보이는 그래프이다.
도 5는 비교예에서 누설전류가 발생하는 원인을 개략적으로 보이는 모식도이다.
도 6은 실시예에서 누설전류가 감소하는 원인을 개략적으로 보이는 모식도이다.
도 7은 비교예 및 실시예에서 누설전류를 비교하여 보이는 그래프이다.
도 8은 비교예 및 실시예에서 정전용량을 비교하여 보이는 그래프이다.
도 9는 다른 실시예에 따른 커패시터의 구성을 개략적으로 보이는 단면도이다.
도 10은 반도체 소자와 커패시터를 포함하는 메모리 장치의 메모리 셀의 회로 구성을 보인다.
이하, 첨부된 도면들을 참조하여, 수소가 함유된 산화물층을 포함하는 반도체 소자 및 커패시터에 대해 상세하게 설명한다. 이하의 도면들에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 도면상에서 각 구성요소의 크기는 설명의 명료성과 편의상 과장되어 있을 수 있다. 또한, 이하에 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다.
이하에서, "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위에 있는 것뿐만 아니라 비접촉으로 위에 있는 것도 포함할 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 다수의 표현을 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
"상기"의 용어 및 이와 유사한 지시 용어의 사용은 단수 및 다수 모두에 해당하는 것일 수 있다. 방법을 구성하는 단계들에 대하여 명백하게 순서를 기재하거나 반하는 기재가 없다면, 이러한 단계들은 적당한 순서로 행해질 수 있으며, 반드시 기재된 순서에 한정되는 것은 아니다.
또한, 명세서에 기재된 "...부", "모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다.
도면에 도시된 구성 요소들 간의 선들의 연결 또는 연결 부재들은 기능적인 연결 및/또는 물리적 또는 회로적 연결들을 예시적으로 나타낸 것으로서, 실제 장치에서는 대체 가능하거나 추가의 다양한 기능적인 연결, 물리적인 연결, 또는 회로 연결들로서 나타내어질 수 있다.
모든 예들 또는 예시적인 용어의 사용은 단순히 기술적 사상을 상세히 설명하기 위한 것으로서 청구범위에 의해 한정되지 않는 이상 이런 예들 또는 예시적인 용어로 인해 범위가 한정되는 것은 아니다.
도 1은 일 실시예에 따른 반도체 소자의 구성을 개략적으로 보이는 단면도이다. 도 1을 참조하면, 일 실시예에 따른 반도체 소자(100)는 반도체층(101, 102, 103), 반도체층(101, 102, 103) 위에 배치된 산화물층(106), 및 반도체층(101, 102, 103)과 산화물층(106) 위에 배치되어 반도체층(101, 102, 103)과 산화물층(106)에 전기적으로 연결되는 금속층(104, 105, 107)을 포함할 수 있다.
반도체층(101, 102, 103)은, 예를 들어, 제 1 도전형으로 도핑된 반도체로 이루어진 반도체 기판(101) 및 제 1 도전형과 전기적으로 상반되는 제 2 도전형으로 도핑된 반도체로 이루어진 소스 영역(102)과 드레인 영역(103)을 포함할 수 있다. 도 1에는 반도체 기판(101)이 p 형으로 도핑되고 소스 영역(102)과 드레인 영역(103)이 n+ 형으로 도핑된 것으로 도시되었으나, 이는 단지 예일 뿐이며 반드시 이에 한정되지 않는다. 예를 들어, 반도체 기판(101)이 n 형으로 도핑되고 소스 영역(102)과 드레인 영역(103)이 p+ 형으로 도핑될 수도 있다.
반도체 기판(101), 소스 영역(102), 및 드레인 영역(103)은 동일한 반도체 재료로 이루어질 수 있다. 예컨대, 반도체 기판(101)이 p 형이고 소스 영역(102)과 드레인 영역(103)이 n+ 형인 경우, 반도체 기판(101)을 p 형으로 도핑한 후에, 반도체 기판(101)의 상부 표면에 마스크를 패터닝하고, 반도체 기판(101)의 상부 영역을 n+ 형으로 도핑함으로써 소스 영역(102)과 드레인 영역(103)을 형성할 수 있다.
반도체 기판(101), 소스 영역(102), 및 드레인 영역(103)의 반도체 재료는, 예를 들어, 실리콘(Si) 또는 게르마늄(Ge)을 포함할 수 있으나, 반드시 이에 제한되지 않는다. 실리콘이나 게르마늄 이외에도 다양한 반도체 재료가 사용될 수 있다. 예를 들어, 반도체 기판(101), 소스 영역(102), 및 드레인 영역(103)의 반도체 재료는 Ⅲ-Ⅴ족 화합물 반도체, Ⅱ-Ⅵ족 화합물 반도체, 산화물 반도체, 유기물 반도체, 양자점, 2차원 결정 반도체 등을 포함할 수 있다. Ⅲ-Ⅴ족 화합물 반도체는, 예를 들어, GaN, GaP, GaAs, GaSb, InP, InAs, InSb, InGaAs, InGaN 등을 포함할 수 있다. Ⅱ-Ⅵ족 화합물 반도체는, 예를 들어, ZnS, CdS, ZnSe, CdSe, ZnTe, CdTe 등을 포함할 수 있다. 또한 산화물 반도체는, 예컨대, SIZO(silicon indium zinc oxide), SZTO(silicon zinc tin oxide), IGZO(indium gallium zinc oxide), IZO(indium zinc oxide), ZTO(zinc tin oxide), CuAlO2, CuG2O2, SrCu2O2, SnO2 등을 포함할 수 있다. 2차원 결정 반도체는, 예를 들어, 전이금속과 칼코겐 원소의 화합물인 전이금속 디칼코게나이드(transition metal dichalcogenide)를 포함할 수 있다.
산화물층(106)은 소스 영역(102)과 드레인 영역(103)의 사이에서 반도체 기판(101)의 상부 표면 위에 배치될 수 있다. 산화물층(106)은 고유전율을 갖는 강유전체 재료를 포함할 수 있다. 특히, 산화물층(106)은 결정질 구조를 가질 수 있다. 예를 들어, 산화물층(106)은 유전상수가 10 이상인 강유전체 재료의 결정으로 이루어질 수 있다. 산화물층(106)이 10 이상의 높은 유전상수를 갖기 때문에, 반도체 소자(100)이 큰 정전용량을 가질 수 있다. 이러한 산화물층(106)의 재료는, 예를 들어, HfO2, ZrO2, 및 HfxZr1-xO2 (1 < x < 1) 등을 포함할 수 있다. 또한, 산화물층(106)의 유전상수를 더 증가시키기 위하여, 산화물층(106)은 Al, La, Y, Si, Sr, Gd, 및 Ge 중에서 선택된 적어도 하나의 도펀트로 더 도핑될 수도 있다.
금속층(104, 105, 107)은 소스 영역(102) 위에 배치된 소스 전극(104), 드레인 영역(103) 위에 배치된 드레인 전극(105), 및 산화물층(106) 위에 배치된 게이트 전극(107)을 포함할 수 있다. 소스 전극(104), 드레인 전극(105), 및 게이트 전극(107)을 형성하는 도전성 재료 또는 금속 재료는, 예를 들어, Ti, TiN, TiAlN, TiAl, Ta, TaN W, WN, Mo, Ru, RuO, Pt, Ni 중에서 적어도 하나를 포함할 수 있다.
이러한 구조의 반도체 소자(100)에서, 산화물층(106)은 게이트 전극(107)으로부터 반도체 기판(101)으로 전류가 누설되는 것을 방지하는 역할을 한다. 게이트 전극(107)은 소스 영역(102)과 드레인 영역(103) 사이의 반도체 기판(101)에 전계를 인가하는 역할을 한다. 게이트 전극(107)에 의해 반도체 기판(101)에 전계가 인가되면, 반도체 기판(101)을 통해 소스 영역(102)과 드레인 영역(103) 사이에 전류가 흐를 수 있다. 따라서, 반도체 기판(101)은 소스 영역(102)과 드레인 영역(103) 사이 채널 역할을 할 수 있다. 예를 들어, 반도체 소자(100)는 금속 산화물 반도체 전계효과 트랜지스터(MOSFET)일 수 있다.
또한, 반도체 소자(100)는 반도체 기판(101)과 산화물층(106) 사이에 배치된 계면층(interfacial layer)(108)을 더 포함할 수도 있다. 계면층(108)은 반도체 기판(101)과 산화물층(106) 사이에 계면 트랩 형성을 억제하여 누설전류를 감소시키는 역할을 한다. 계면층(108)은, 예를 들어, 반도체 기판(101)의 반도체 재료의 산화물을 포함할 수 있다. 예컨대, 반도체 기판(101)이 실리콘인 경우, 계면층(108)은 실리콘 산화물(SiO2)로 이루어질 수 있다. 통상적으로 계면층(108)의 재료는 4 이하의 낮은 유전상수를 갖기 때문에 반도체 소자(100)의 정전용량이 열화되지 않도록 계면층(108)을 얇은 두께로 형성할 수 있다. 예를 들어, 계면층(108)의 두께는 1 nm보다 작을 수 있다.
본 실시예에 따르면, 상술한 구조를 갖는 반도체 소자(100)의 초박막화에 따라 산화물층(106)의 두께가 얇아지더라도 누설전류가 증가하지 않도록, 수소 처리(hydrogen treatment)를 통해 산화물층(106)에 의도적으로 수소를 주입할 수 있다. 따라서, 본 실시예에 따른 반도체 소자(100)에서 산화물층(106)은 소정 농도 이상의 수소를 함유할 수 있다.
예를 들어, 도 2는 산화물층(106)을 형성한 후에 산화물층(106)을 수소 처리하는 과정을 개략적으로 보인다. 산화물층(106)을 반도체 기판(101)의 상부 표면 또는 계면층(108)의 상부 표면 위에 증착한 후에 열처리를 통해 산화물층(106)을 결정질화 할 수 있다. 그런 후, 산화물층(106)을 포함하는 구조물에 대해 수소 플라즈마 처리(H2 plasma) 또는 수소 분위기에서 고온의 열처리(예컨대, forming gas annealing)를 수행함으로써 산화물층(106)의 내부에 단원자 수소들을 분포시킬 수 있다. 산화물층(106)에 대한 수소 처리를 완료한 후에, 금속 재료의 증착, 열처리, 및 패터닝을 통해 소스 전극(104), 드레인 전극(105), 및 게이트 전극(107)을 형성할 수 있다.
도 2에는 금속 재료의 증착 전에 산화물층(106)을 수소 처리하는 것으로 도시되었으나, 반드시 이에 한정되지 않는다. 예를 들어, 도 3은 금속 재료를 먼저 증착한 후에 산화물층(106)을 수소 처리하는 과정을 개략적으로 보인다. 도 3을 참조하면, 산화물층(106)을 반도체 기판(101)의 상부 표면 또는 계면층(108)의 상부 표면 위에 증착한 후에 열처리를 통해 산화물층(106)을 결정질화 한다. 그리고, 산화물층(106) 위에 금속 재료(110)를 증착하고 열처리할 수 있다. 도 3에는 편의상 산화물층(106) 위에 증착된 금속 재료(110)만이 도시되었으나, 금속 재료(110)는 소스 영역(102)과 드레인 영역(105) 위에도 형성될 수 있다.
그런 후, 금속 재료(110)를 포함하는 구조물에 대해 수소 플라즈마 처리 또는 수소 분위기에서 고온의 열처리를 수행함으로써 산화물층(106)의 내부에 단원자 수소들을 분포시킬 수 있다. 수소 처리 과정에서 수소 원자는 금속 재료(110)를 통과하여 산화물층(106) 내에 분포하게 될 수 있다. 수소 원자가 매우 작고 금속 재료(110)의 두께가 매우 얇기 때문에, 수소 원자는 금속 재료(110)를 통과하여 산화물층(106)에 도달할 수 있다. 수소 처리를 완료한 후에는, 금속 재료(110)를 패터닝하여 소스 전극(104), 드레인 전극(105), 및 게이트 전극(107)을 형성할 수 있다.
도 4는 수소 처리 후의 산화물층(106), 계면층(108), 및 반도체 기판(101)에서의 수소 농도의 변화를 보이는 그래프이다. 도 4에서 굵은 실선으로 표시한 그래프는 PECVD(plasma-enhanced chemical vapor deposition) 챔버 내에서 RF 플라즈마 발생기(RF plasma generator)의 출력을 100W로 하여 1분간 350℃의 온도에서 수소 플라즈마 처리된 샘플에 대한 수소 농도의 변화를 보이며, 가는 실선으로 표시한 그래프는 PECVD 챔버 내에서 RF 플라즈마 발생기의 출력을 200W로 하여 1분간 350℃의 온도에서 수소 플라즈마 처리된 샘플에 대한 수소 농도의 변화를 보이고, 점선으로 표시한 그래프는 수소 처리되지 않은 샘플에 대한 수소 농도의 변화를 보인다.
도 4에 도시된 그래프는 스퍼터링을 통해 산화물층(106)의 상부 표면에서부터 계면층(108)과 반도체 기판(101)을 차례로 깎아내면서 SIMS(secondary ion mass spectroscopy) 방식으로 챔버 내의 원소의 양을 측정한 결과이다. 스퍼터링 초기에는 산화물층(106)을 구성하는 원소들이 측정되며, 그 후에 계면층(108)과 반도체 기판(101)을 구성하는 원소들이 차례로 측정된다. 도 4에 도시된 바와 같이, RF 플라즈마 발생기의 출력을 100W로 하여 수소 플라즈마 처리된 샘플의 산화물층(106)에서의 수소 원소의 양이 가장 많았으며, 수소 처리를 하지 않은 샘플의 산화물층에서의 수소 원소의 양이 가장 적었다. 또한, 산화물층(106) 내에서 수소 원소의 양은 깊이에 따라 크게 변화하지 않고 비교적 균일하게 유지되었다. 수소 원소의 양은 계면층(108)에서 증가하다가 반도체 기판(101)에서 크게 감소하였다. 특히, 반도체 기판(101)의 깊이가 증가하면 수소 처리된 샘플과 수소 처리되지 않은 샘플에서 수소의 양이 거의 같아지게 된다.
도 5는 비교예에서 누설전류가 발생하는 원인을 개략적으로 보이는 모식도이고, 도 6은 실시예에서 누설전류가 감소하는 원인을 개략적으로 보이는 모식도이다. 도 5를 참조하면, 수소 처리되지 않은 산화물층(116) 내에는 복수의 산소 공공(117)이 존재한다. 게이트 전극(107) 내의 전자가 이러한 복수의 산소 공공(117)에 의해 트랩되면서 게이트 전극(107)으로부터 산화물층(116)을 통해 반도체 기판(101)으로 이동할 수 있다. 반면, 도 6을 참조하면, 수소 처리된 산화물층(106)에서는 수소 처리로 인해 형성된 단원자 수소가 복수의 산소 공공을 패시베이션한다. 수소로 패시베이션된 산소 공공(109)은 전하 트랩으로서 기능을 하지 못하므로 게이트 전극(107) 내의 전자는 산화물층(106)을 통해 반도체 기판(101)으로 이동하지 못한다.
도 7은 비교예 및 실시예에서 누설전류를 비교하여 보이는 그래프이고, 도 8은 비교예 및 실시예에서 정전용량을 비교하여 보이는 그래프이다. 비교예 및 실시예는 p형 실리콘 기판, 0.7 nm 두께의 SiO2 계면층, 1.5 nm 두께의 Hf0.5Zr0.5O2 산화물층, 및 120 nm 두께의 Mo 게이트 전극을 포함한다. 비교예에 따른 샘플에 대해서는 수소 처리를 하지 않았으며, 실시예에 따른 샘플에 대해서는 수소 처리를 하였다. 도 7 및 도 8에서 굵은 실선으로 표시한 그래프는 PECVD 챔버 내에서 RF 플라즈마 발생기의 출력을 100W로 하여 1분간 350℃의 온도에서 수소 플라즈마 처리된 실시예에 관한 것이고, 가는 실선으로 표시한 그래프는 PECVD 챔버 내에서 RF 플라즈마 발생기의 출력을 200W로 하여 1분간 350℃의 온도에서 수소 플라즈마 처리된 실시예에 관한 것이며, 점선으로 표시한 그래프는 수소 처리되지 않은 비교예에 관한 것이다.
도 7을 참조하면, 비교예에서 누설전류가 가장 크고, 200W의 출력으로 수소 플라즈마 처리한 실시예에서 누설전류는 비교예의 누설전류보다 작았으며, 100W의 출력으로 수소 플라즈마 처리한 실시예에서 누설전류가 가장 작았다. 또한 도 8을 참조하면, 비교예에서 정전용량이 가장 작았고, 200W의 출력으로 수소 플라즈마 처리한 실시예에서 정전용량은 비교예의 정전용량보다 컸으며, 100W의 출력으로 수소 플라즈마 처리한 실시예에서 정전용량이 가장 컸다.
상술한 바와 같이, 반도체 소자(100) 내의 산화물층(106)에 의도적으로 수소를 주입함으로써, 반도체 소자(100) 내의 산화물층(106)이 소정 농도 이상의 수소를 함유할 수 있다. 수소 처리로 인하여 형성된 산화물층(106) 내의 단원자 수소는 산소 공공을 패시베이션하여 산화물층(106)을 통한 전자의 이동을 방해할 수 있다. 따라서, 반도체 소자(100) 내의 산화물층(106)의 누설전류를 감소시키거나 방지할 수 있다. 또한, 산소 열처리를 하지 않기 때문에 계면층(108)의 두께 증가를 막아서 반도체 소자(100)의 정전용량이 열화되지 않는다.
예컨대, HR-ERDA(high-resolution elastic recoil detection analysis)를 통해 확인한 산화물층(106) 내의 수소 농도의 정량분석에 따르면, 산화물층(106) 내의 수소 농도는 약 0.7 at% 이상일 수 있다. 한편, 도 3, 도 7, 및 도 8의 그래프를 참조하면, 산화물층(106) 내의 수소 농도가 증가할수록 누설전류가 반드시 더 감소하는 것은 아니며, 산화물층(106) 내의 수소 농도가 임계값 이상으로 증가하면 오히려 누설전류가 증가하게 된다. 예를 들어, 산화물층(106) 내의 수소 농도는 대략 10 at% 이하일 수 있다. 특히, 산화물층(106) 내의 수소 농도는 약 1 at% 내지 약 5 at%의 범위를 가질 수 있다.
지금까지 반도체 소자(100)의 산화물층(106)을 수소 농도에 대해 설명하였으나, 상술한 원리는 반도체 소자(100) 외에 산화물층을 포함하는 다른 소자에도 적용될 수 있다. 예를 들어, 도 9는 다른 실시예에 따른 커패시터의 구성을 개략적으로 보이는 단면도이다. 도9를 참조하면, 커패시터(200)는 제 1 금속층(202), 제 1 금속층(202) 위에 배치된 산화물층(201), 및 산화물층(201) 위에 배치된 제 2 금속층(203)을 포함할 수 있다.
제 1 금속층(202)과 제 2 금속층(203)은, 예를 들어, Ti, TiN, TiAlN, TiAl, Ta, TaN W, WN, Mo, Ru, RuO, Pt, Ni 중에서 적어도 하나를 포함하는 도전성 재료 또는 금속 재료로 이루어질 수 있다. 제 1 금속층(202)과 제 2 금속층(203)은 동일한 재료로 이루어질 수도 있으며, 또는 서로 다른 재료로 이루어질 수도 있다.
산화물층(201)은 반도체 소자(100)의 산화물층(106)과 동일한 재료로 이루어질 수 있다. 예를 들어, 커패시터(200)의 산화물층(201)도 고유전율을 갖는 강유전체 재료로 이루어질 수 있으며 결정질 구조를 가질 수 있다. 산화물층(201)의 재료는, 예를 들어, HfO2, ZrO2, 및 HfxZr1-xO2 (1 < x < 1) 등을 포함할 수 있다. 또한, 산화물층(201)은 Al, La, Y, Si, Sr, Gd, 및 Ge 중에서 선택된 적어도 하나의 도펀트로 더 도핑될 수도 있다.
또한, 커패시터(200)의 산화물층(201)도 누설전류를 줄이기 위하여 수소 처리를 통해 소정의 농도 이상의 수소를 함유할 수 있다. 이러한 수소 처리에 의해 산화물층(201)을 포함하는 커패시터(200)의 정전용량도 증가할 수 있다. 예를 들어, 산화물층(201) 내의 수소 농도는 약 0.7 at% 이상일 수 있다. 그리고, 산화물층(201) 내의 수소 농도는 약 10 at% 이하일 수 있다. 특히, 산화물층(201) 내의 수소 농도는 약 1 at% 내지 약 5 at%의 범위를 가질 수 있다.
상술한 반도체 소자(100)와 커패시터(200)는 함께 메모리 셀을 구성할 수 있다. 예를 들어, 도 10은 반도체 소자(100)와 커패시터(200)를 포함하는 메모리 장치의 메모리 셀의 회로 구성을 보인다. 도 10을 참조하면, 하나의 메모리 셀(300)은 반도체 소자(100) 및 반도체 소자(100)의 소스 전극(104)에 전기적으로 연결된 커패시터(200)를 포함할 수 있다. 메모리 장치는 다수의 비트 라인과 다수의 워드 라인을 포함할 수 있으며, 도 10에 도시된 다수의 메모리 셀을 포함할 수 있다. 각각의 워드 라인은 반도체 소자(100)의 게이트 전극(107)에 전기적으로 연결될 수 있으며, 각각의 비트 라인은 반도체 소자(100)의 드레인 전극(105)에 전기적으로 연결될 수 있다. 커패시터(200)의 제 1 금속층(202)은 반도체 소자(100)의 소스 전극(104)에 전기적으로 연결되고 제 2 금속층(203)은 접지될 수 있다. 이러한 메모리 셀(300)을 포함하는 메모리 장치는 메모리 셀(300)에서의 전류의 누설이 적기 때문에 낮은 소비전력을 가질 수 있다.
상술한 수소가 함유된 산화물층을 포함하는 반도체 소자 및 커패시터는 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 권리범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 권리범위에 포함된 것으로 해석되어야 할 것이다.
100.....반도체 소자 101.....반도체 기판
102.....소스 영역 103.....드레인 영역
104.....소스 전극 105.....드레인 전극
106.....산화물층 107.....게이트 전극
108.....계면층 201.....산화물층
202, 203.....금속층 300.....메모리셀

Claims (21)

  1. 반도체층;
    상기 반도체층 위에 배치된 산화물층; 및
    상기 산화물층 위에 배치된 금속층;을 포함하며,
    상기 산화물층 내의 수소 농도는 0.7 at% 이상인 반도체 소자.
  2. 제 1 항에 있어서,
    상기 산화물층은 강유전체 재료를 포함하는 반도체 소자.
  3. 제 2 항에 있어서,
    상기 산화물층은 결정질 구조를 갖는 반도체 소자.
  4. 제 2 항에 있어서,
    상기 산화물층은 HfO2, ZrO2, 및 HfxZr1-xO2 (1 < x < 1) 중에서 선택된 적어도 하나의 재료를 포함하는 반도체 소자.
  5. 제 4 항에 있어서,
    상기 산화물층은 Al, La, Y, Si, Sr, Gd, 및 Ge 중에서 선택된 적어도 하나의 도펀트를 더 포함하는 반도체 소자.
  6. 제 1 항에 있어서,
    상기 산화물층 내의 수소 농도는 10 at% 이하인 반도체 소자.
  7. 제 6 항에 있어서,
    상기 산화물층 내의 수소 농도는 1 at% 내지 5 at%인 반도체 소자.
  8. 제 1 항에 있어서,
    상기 반도체층은:
    제 1 도전형으로 도핑된 반도체 기판; 및
    상기 반도체 기판의 상부 영역에 형성된 것으로, 상기 제 1 도전형에 전기적으로 상반되는 제 2 도전형으로 각각 도핑된 소스 영역과 드레인 영역;을 포함하는 반도체 소자.
  9. 제 8 항에 있어서,
    상기 산화물층은 상기 소스 영역과 상기 드레인 영역의 사이에서 상기 반도체 기판의 상부 표면 위에 배치된 반도체 소자.
  10. 제 9 항에 있어서,
    상기 반도체 기판과 상기 산화물층 사이에 배치된 계면층을 더 포함하는 반도체 소자.
  11. 제 10 항에 있어서,
    상기 계면층은 상기 반도체 기판의 반도체 재료의 산화물을 포함하는 반도체 소자.
  12. 제 8 항에 있어서,
    상기 소스 영역 위에 배치된 소스 전극 및 상기 드레인 영역 위에 배치된 드레인 전극을 더 포함하는 반도체 소자.
  13. 제 1 금속층;
    상기 제 1 금속층 위에 배치된 산화물층; 및
    상기 산화물층 위에 배치된 제 2 금속층;을 포함하며,
    상기 산화물층 내의 수소 농도는 0.7 at% 이상인 커패시터.
  14. 제 13 항에 있어서,
    상기 산화물층은 강유전체 재료를 포함하는 커패시터.
  15. 제 14 항에 있어서,
    상기 산화물층은 결정질 구조를 갖는 커패시터.
  16. 제 14 항에 있어서,
    상기 산화물층은 HfO2, ZrO2, 및 HfxZr1-xO2 (1 < x < 1) 중에서 선택된 적어도 하나의 재료를 포함하는 커패시터.
  17. 제 16 항에 있어서,
    상기 산화물층은 Al, La, Y, Si, Sr, Gd, 및 Ge 중에서 선택된 적어도 하나의 도펀트를 더 포함하는 커패시터.
  18. 제 13 항에 있어서,
    상기 제 1 금속층 및 제 2 금속층은 Ti, TiN, TiAlN, TiAl, Ta, TaN W, WN, Mo, Ru, RuO, Pt, 및 Ni 중에서 선택된 적어도 하나의 금속 재료를 포함하는 커패시터.
  19. 제 13 항에 있어서,
    상기 산화물층 내의 수소 농도는 10 at% 이하인 커패시터.
  20. 제 19 항에 있어서,
    상기 산화물층 내의 수소 농도는 1 at% 내지 5 at%인 커패시터.
  21. 제 1 항 내지 제 12 항 중 적어도 한 항에 따른 반도체 소자; 및
    제 13 항 내지 제 20 항 중 적어도 한 항에 따른 커패시터;를 포함하는 메모리 장치.
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