CN102522374A - 一种用来制造具有柱状底电极相变化存储装置的方法 - Google Patents

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Abstract

本发明公开了一种用来制造伞状相变化存储器的方法，在一衬底上制造一底电极材料柱，而该衬底包含一导电接点阵列与存取电路电性连接。沉积一电极材料层并与该导电接点阵列可靠的电性连结。刻蚀电极材料以在对应的导电接点上形成一电极材料柱图案。接着，在该图案上沉积一介电材料以及平面化，以提供一电极表面并裸露出该电极柱的顶表面。接着沉积一可编程电阻材料，例如：硫属化物或其它相变化材料，之后再沉积一顶电极材料层。本发明是描述一种底表面大于顶表面的电极柱的装置。

Description

一种用来制造具有柱状底电极相变化存储装置的方法
技术领域
本发明关于以相变化存储材料为基础的高密度存储装置，包含以硫属化物为基础的材料及其它材料，以及特别是针对用来制造具有柱状底电极相变化存储元件的方法。
背景技术
相变化为基础存储材料已经广泛运用于非易失随机存取存储单元中。相变化材料，诸如硫属化物材料等，可利用集成电路施加适当的电流以在结晶态与非晶态之间转换相态。大致为非晶态者较大致为结晶态者具有较高的电阻率，由此即可感知数据。
非晶态转换至结晶态的过程，通常采用较低的操作电压，其电流需足以将相变化材料的温度提升至相变化温度与熔点之间。由结晶态转换为非晶态的过程，则通常需要较高的操作电压；此后称此过程为『复位』(reset)。因为此一过程需要一短时间且高密度的电流脉冲，以熔化或破坏结晶结构，随后快速冷却相变化材料，经淬火处理，将至少一部分的相变化结构稳定为非晶态。此一过程，藉复位电流将相变化材料由结晶态转变为非晶态，而吾人希望尽量降低复位电流的强度。欲降低复位电流的强度，可降低存储单元中主动区域的大小。降低主动区域大小的技术，包含降低电极与相变化材料的接触区域面积，因此可在主动区域中获得较高的电流密度，而以较小的电流绝对值通过相变化材料元件。
在集成电路结构中制作小孔洞(pores)，为此项技术发展方向之一；同时，亦采用少量的可编程电阻材料填充该小孔洞。显示小孔洞发展的专利包含：Ovshinsky，“Multibit Single Cell Memory Element HavingTapered Contact”，U.S.Pat，No.5,687,112，专利发证日期1997年11月11日；Zahorik et al.，“Method of Making Chalcogenide[sic]MemoryDevice”，U.S.Pat.No.5,789,277，专利发证日期1998年8月4日；Doanet al.，“Controllable Ovonic Phase-Change Semiconductor Memory Deviceand Methods of Gabracting the Same，”U.S，Pat.No.6,150,253，专利发证日期2000年11月21日。
另一种发展中的存储单元结构，亦称为伞状结构，其是因为其典型结构中底部电极上的主动区域的形状而得名。该种结构是形成小电极区域，使之与较大区域的相变化材料接触，同时通常利用较大的电极与相变化材料的另一面接触。电流由小接触区域流向大接触区域者，可用做存储单元的读取、设定、与复位操作。小电极区域可将电流密度集中于接触点上，因此相变化材料中的主动区域可限制在接近于接触点的小区域中。举例而言，参见Ann et al.，“Highly reliable 50nmcontact cell technology for 256Mb PRAM”，VLSI Technology 2005 Digestof Technical Papers，第98～99页，2005年6月4日；Denison，国际公开号WO2004/055916 A2“Phase Change Memory and MethodTherefore”，公开日期2004年7月1日；以及Song et al.，美国专利申请公开号US 2005/0263829 A1，“Semiconductor Devices Having PhaseChange Memory Cells，Electronic Systems Employing the Same andMethods of Fabricating the Same”，公开日期2005年12月1日。
用以制造非常微小底电极的一先前技术，如Ahn et al.所发表的论文所述，称为介层孔中栓塞工艺，并且包括形成一介电填充层于存储单元的存取电路之上、在介电填充层中刻蚀介层孔以形成一开口而制造接触接触至此电路、以及沉积电极材料于此介层孔中。所生成的结构接着被平面化以将介层孔中的电极材料外露。接着沉积相变化材料并图案化，以接触至电极。虽然此介层孔中栓塞工艺技术适用于形成非常微小的底电极结构，但此技术也被证实有可靠性以及良率的问题。举例而言，如Ahn et al.所言，研究证实此方法难以在非常微小的介层孔与其底部以下的存取电路之间，形成可靠的电性连接。此缺憾造成存储单元阵列中的某些存储单元永久地与存取电路之间形成断路。
此外，Ahn et al.亦提到在介层孔中栓塞工艺中，难以确保在针对存储单元阵列进行平面化工艺后，栓塞电极所外露的顶端面积为均匀的。由于底电极的上表面积会影响在相变化材料中的电流密度，并且是此类型相变化存储单元的临界尺寸之一，故接点区域的变化会导致在单一阵列中各存储单元产生剧烈的操作变化。此问题亦会因欲成功地填充该介层孔技术时又更行恶化，包含薄膜沉积及该薄膜的非等向刻蚀以形成该介层孔的侧壁子。在形成侧壁子工艺的本质上，趋于使该介层孔顶部边缘圆滑，且使栓塞电极材料进入介层孔内，以产生具有扩张剖面的顶端。由于在忍受程度范围内，要对整个阵列一致地平面化所得的结构，又要避开掉此扩张顶端是具有相当的困难程度，回蚀并无法对所有的存储单元完全地移除该扩张顶端，以及会导致该底电极栓塞的该扩张顶表面尺寸上有极大的变异性。
在形成介层孔中栓塞电极时会产生另一个问题，其原因在于难以均匀地填充介层孔。尤其，因为在微小介层孔中的薄膜沉积动力学特性，使得所生成的栓塞可能包括一空洞，因为在还没有完全填满之前介层孔的顶端就已经封闭了。将此结构平面化之后可能会将空洞暴露出来，因而在电极栓塞的上表面生成一个介层孔。后续在电极上形成相变化材料层的时候，这些介层孔可能会造成问题。
因此，需要一种存储单元的制造方法与结构，对于该底电极临界尺寸以及该底电极集成电路连结上具有较佳的控制，使用可靠且可重复的工艺技术制造高密度集成电路存储装置。
发明内容
有鉴于此，本发明的主要目的在于提供一种用来制造具有一底电极材料柱的伞状相变化存储器的方法，并提供较佳的临界尺寸一致性及介层孔中栓塞工艺上的电性连接。基本上制造一集成电路存储装置包含在本发明中所描述的多个存储单元，提供一包含供该多个存储单元用的存取电路的一衬底，该衬底具有一导电接点阵列的一接点表面，且该导电接点阵列连接至该存取电路。在该接点表面上沉积一底电极材料层，使其与该导电接点阵列可靠地电性连接。移除该底电极材料层中的电极材料的一部分，以形成一电极柱图案并对应于导电接点阵列中的导电接点。在代表性的工艺中，电极柱可为直径约小于50纳米的圆柱。接着，沉积一介电材料在该电极柱图案以及接点表面上方以提供一介电填充层。平面化该介电填充层及电极柱图案，以提供在电极柱图案中裸露的电极柱顶表面的一电极表面，使得该层包含该介电质细胞及该电极柱图案在该阵列中具有实质均匀的厚度。在一代表性的工艺中，此层厚度包含该介电填充层及该电极柱图案可小于约120纳米，该层顶部裸露的电极柱顶表面系实质地均匀且小于约2000nm2。接着，沉积一可编程电阻材料层，例如：一硫属化物或其它相变化材料，然后在沉积一顶电极材料层。
在一示范的工艺中，图案化该可编程电阻材料层及该顶电极材料层以定义在阵列中个别的存储单元。本工艺中的一个实施例包含形成接触垫包括在个别存储单元中，该相变化材料层部位及顶电极材料层部位。接着形成一介电填充材料层于该接触垫上。在该接触垫上覆盖一介电填充材料层，透过该介电材料层形成接点，以及形成包含与该接点电性连接位线的一图案化导电层。本发明亦包含完成与该顶电极电性连接的替代工艺。
移除电极材料层的电极材料工艺以形成本发明所述的一电极柱图案。形成一电极柱图案包含形成一刻蚀掩膜，例如：使用在光刻工艺中的光刻胶，于该电极材料层上以定义一块体图案在该导电接点阵列内的导电接点上。在光刻工艺之后，剪裁该刻蚀掩膜，例如使用等向刻蚀，以降低该块体图案的光点尺寸在次光刻尺寸的范围。接着该电极材料依据该块体图案使用非等向刻蚀，在该衬底的接点表面上停止，以产生该电极柱。
在制造存储单元的一变化工艺中，包含使用一多层堆栈来形成该底电极材料层，包含选自与该下方接点工艺相容及有良好电性连接的一第一金属层，而该第一金属层当下方接点包含钨金属时，可为氮化钛材料，以及选自与该相变化材料层工艺兼容及有良好电性连接的一第二金属层，而该第二金属层当该第一金属层包含氮化钛时，可为氮化钽材料，而第二金属层较第一金属层有更高的电阻率。
在本工艺的其它变化中，在沉积该可编程电阻材料之前刻蚀该电极柱顶部以形成一凹陷。该可编程电阻材料填充该凹陷，在该电极柱顶部可编程电阻材料内产生一区域，而可以具有更高的电流密度，此可增加该存储单元的操作特性。在本工艺的另一变化中，当与该相变化材料接触时提供较小面积时，该电极柱呈逐渐变细，或是其它形状，使得在平面化该电极柱底表面后比该顶表面具有更大的面积，可改善在工艺中对该电极柱的电性连接及机械稳定性。
本发明所描述的集成电路，其中该底电极柱与下方存取电路接触的接点面积大于与该可编程电阻材料的面积。
本发明其它的目的以及优点可以参照下述相关图式、详尽的说明书内容及权利要求书内容。
附图说明
图1是绘示包含一柱状底电极的一相变化存储单元的透视图。
图2是绘示图1所示的类似存储单元的一剖面图。
图3是绘示包含以多层堆栈为基础一柱状底电极的替代存储单元的剖面图。
图4是绘示包含该柱状电极的顶部凹陷沉积相变化物质的替代存储单元的剖面图。
图5是绘示包含底部比顶部具有一大表面的替代存储单元的剖面图。
图6是绘示具有一接点表面的接点阵列，并与存取电路接触衬底的剖面图，以及制造柱状底电极相变化存储单元的第一步骤。
图7至图15是绘示制造柱状底表面相变化存储单元后续工艺步骤。
图16是提供一柱状底电极相变化存储单元阵列的一简明电路图。
图17是绘示包含一柱状底电极相变化存储单元阵列的集成电路装置的方块图
【主要元件符号说明】
10    接点
11    接点表面
12    底电极柱
13、230  相变化材料层
14    导电材料层
15    主动区域
17、260  介电层(介电填充层)
20、25  第一区段
21、26 第二区段
30    电极柱
31、222、223  顶表面
32    底表面
99    衬底
100    接点表面
110    半导体衬底
111、112  介电质沟槽
113、114  多晶硅字线
115、117  漏极区域
116       共同源极区域
118、212  介电填充层
119       共同源极线
120、121、141、261、262  栓塞
125、126  导电接点
200       电极材料层
201、202  掩膜结构
201A、202A剪裁的掩膜结构
210、211  预备电极柱
224       平面顶表面
231       顶电极材料层
250、251  存储单元
255       相变化材料片
256、258  顶电极材料片
270     图案化导体层
1606    译码器
1623    共同字线
1624    字线
1628    源极线
1632、1633  漏极
1635、1636  相变化元件
1641、1642  位线
1645        Y译码器/字线译码器
1650、1651、1652、1653  存取晶体管
1700    存储阵列
1701    列译码器
1703    行译码器
1705    总线
1706    方块
1707    数据总线
1708    偏压安排供应电压
1709    控制器
1750    集成电路
具体实施方式
以下之发明说明将参照至相关图式。熟习该项技艺者可以根据后续的叙述而了解本发明的均等变化。
在此所使用的方位描述，以「上」、「下」、「左」、「右」描述并以各图式中个别的结构作为参照。相似地，「厚度」是指垂直尺寸，而「宽度」是指水平尺寸。而这些方向在电路操作或其它相关的方位上并无限制，如同熟习本项技艺的人士所知晓。
图1是提供本发明所描述的制造移除如图式中所示的介电填充材料的一相变化存储单元。该存储单元形成于具有一接点表面11的一接点10之上。接点10包含由一「栓塞」延伸穿透过一层间介电质至下方存取电路(未示)，在本实施例中使用钨金属或其它导电材料。在此亦可使用其它接点结构。一底电极柱12是制造于该接点表面之上。该底电极柱12在该顶部具有非常小的接点表面。该非常小的接点表面会在操作该装置时集中电流密度，同时允许低功率操作。形成一相变化材料层13在该底电极柱12的该接点表面(未示)之上。形成一导电材料层14在该相变化材料层13之上，以提供一顶电极。该底电极柱是使用导电材料制造，像是氮化钛或其它导电金属，例如：TaN、TiAlNi、W、WN、硅化物、SiGe、碳化硅、氧化钌、氧化镍、氧化铱、LaNiO3、其它金属氧化物及其它金属氮化物，选择自与该接点表面11及与该相变化材料13相容的材料，当该顶表面与该相变化材料层13相连接时，较佳地具有一电阻率可使该底电极柱12作为一加热器。
依据本发明所描述的方法，该底电极柱12首先沉积一电极材料层于该底接点之上，使用一掩膜来定义该底电极柱12的位置，以及依据此掩膜由从该电极材料层移除该电极材料一部分以保留该电极柱。本项技术可以在接点表面上制造可靠的接点，在遍及一大型阵列中制造均匀的柱状结构，以及制造与该相变化材料连接的该柱状结构的顶部有一致的尺寸。
图2绘示图1结构中的剖面图。基本结构包含所述的该接点10、该底电极柱12、该相变化材料层13及提供一顶电极的导电材料层14。位于该底电极柱12顶部的该接点表面是一小块区域使得电流集中。在该相变化材料层13的一小块主动区域15，其特征在于具有像伞状头部的构造。因此该相变化存储单元可视为「伞状存储单元」。图2亦描述该层间介电材料。在实施例中所描述的该接点10包含在一介电层中一介层孔中形成的一栓塞。举例来说，该介电层包含二氧化硅、氮氧化硅、氮化硅或其它介电材料，可分隔该相变化存储元件与下方的存取电路，如以下进一步描述。该底电极柱12是被一介电层17所围绕，包含介电材料，在典型的实施例中像是氮化硅或氮氧化硅，亦可作为一扩散势垒以保护该相变化材料及该下方存取电路，以防止可能由其它金属层扩散的元件所造成的污染。
该相变化材料层13能在此存储单元主动沟道区域内依其位置顺序于材料为一般非晶状态的第一结构状态与为一般结晶固体状态的第二结构状态之间切换。这些材料至少为双稳定态。此词汇「非晶」是用以指称一相对较无次序的结构，其较之一单晶更无次序性，而带有可检测的特征如较之结晶态更高的电阻率。此词汇「结晶态」是用以指称一相对较有次序的结构，其较之非晶态更有次序，因此包括有可检测的特征例如比非晶态更低的电阻率。
典型地，相变化材料可电切换至完全结晶态与完全非晶态之间所有可检测的不同状态。其它受到非晶态与结晶态的改变而影响的材料特征包括，原子次序、自由电子密度、以及活化能。此材料可切换成为不同的固态、或可切换成为由两种以上固态所形成的混合物，提供从非晶态至结晶态之间的灰阶部分。此材料中的电性质亦可能随之改变。
相变化合金可通过施加一电脉冲而从一种相态切换至另一相态。先前观察指出，一较短、较大幅度的脉冲倾向于将相变化材料的相态改变成大体为非晶态。一较长、较低幅度的脉冲倾向于将相变化材料的相态改变成大体为结晶态。在较短、较大幅度脉冲中的能量够大，因此足以破坏结晶结构的键能，同时够短因此可以防止原子再次排列成结晶态。在没有不适当实验的情形下，可以利用实验方法决定特别适用于一特定相变化合金的适当脉冲量变曲线。
硫属化物是为适合用于本发明实施例的存储材料。硫属化物包括具有较多正电元素或根基的化合物，硫属元素与下列四元素之任一者：氧(O)、硫(S)、硒(Se)、以及碲(Te)，形成元素周期表上第VI族的部分。硫属化合物合金包括将硫属化合物与其它材料如过渡金属等结合。一硫属化合物合金通常包括一个以上选自元素周期表第IV族的元素，例如锗(Ge)以及锡(Sn)。通常，硫属化合物合金包括下列元素中一个以上的复合物：锑(Sb)、镓(Ga)、铟(In)、以及银(Ag)。许多以相变化为基础的存储材料已经被描述于技术文件中，包括下列合金：镓/锑、锗/锑、铟/锑、铟/硒、锑/碲、锗/碲、锗/锑/碲、铟/锑/碲、镓/硒/碲、锡/锑/碲、铟/锑/锗、银/铟/锑/碲、锗/锡/锑/碲、锗/锑/硒/碲、以及碲/锗/锑/硫。在锗/锑/碲合金家族中，可以尝试大范围的合金成分。此成分可以下列特征式表示：TeaGebSb100-(a+b)。一位研究员描述了最有用的合金系为，在沉积材料中所包含之平均碲浓度系远低于70％，典型地是低于60％，并在一般型态合金中的碲含量范围从最低23％至最高58％，且最佳是介于48％至58％的碲含量。锗的浓度是高于约5％，且其在材料中的平均范围是从最低8％至最高30％，一般是低于50％。最佳地，锗的浓度范围是介于8％至40％。在此成分中所剩下的主要成分则为锑。(Ovshinky‘112专利，栏10～11)由另一研究者所评估的特殊合金包括Ge2Sb2Te5、GeSb2Te4、以及GeSb4Te7。(NoboruYamada，”Potential of GeSbTe Phasechange Optical Disks forHighDataRate Recording”，SPIE v.3109，pp.2837(1997))更一般地，过渡金属如铬(Cr)、铁(Fe)、镍(Ni)、铌(Nb)、钯(Pd)、铂(Pt)、以及上述的混合物或合金，可与锗/锑/碲结合以形成一相变化合金其包括有可编程的电阻性质。可使用的存储材料的特殊范例，系如Ovshinsky‘112专利中栏11～13所述，其范例在此系列入参考。可以使用于本发明PCRAM存储单元中的材料之一，系为Ge2Sb2Te5，一般系被指称为「GST」。
可以使用于本发明底电极柱的结构的各种变形。代表性的各种变形如图3、图4、图5所示，而其中图1及图2所使用参考标号仍继续使用余对应结构中。
在图3所述的一实施例中，其中该电极柱包含由电极材料多层堆栈所形成的该第一区段20及一第二区段21。用作该第一区段20的材料是选自与该接点表面11兼容的材料，以及其电阻率是相对地较第二区段21来的低。用作该第二区段21的材料是选自与该相变化材料兼容的材料，以及其电阻率是相对地较该第一区段来的高。在一代表的实施例中，其中该接点表面11包含钨，该第一区段20包含氮化钛，及该第二区段21包含氮化钽。该第二区段21作为一「加热器」之用因为其高电阻率，在一给定电流下使得较其它装置来有更高的温度变化发生，在该相变化材料层13中增加该相变化转换周期的效率。
图4绘示另一实施例，其中该电极柱包含一第一区段25包括一导体，像是氮化钛，以及该第二区段26包含一相变化材料，像是与该相变化材料层13相同的相变化材料。在一些实施例中，在该第二区段26中所使用的相变化材料不同于该相变化材料层13的相变化材料。此结构可以在该底电极柱顶部刻蚀一凹陷来制造，接着平面化。然后当沉积该相变化材料层13时，该凹陷被填满。在本实施例中，相变化材料的该地二区段26会更加集中该电流，会倾向降低在该存储单元中该主动区域的体积。
图5是绘示又一实施例，其中该底电极柱的该底表面32与该下方接点10连接至该存取电路的区域较大于该电极柱的顶表面31与该可编程电阻材料片连接的区域。图5是绘示一平滑、圆锥形的电极柱。理所当然地，底表面大于顶表面的底电极柱，亦可为其它形状。在此情况下，在处理该介电填充层17沉积工艺前及过程中，该较大底表面会导致在结构上更坚固，并提供更可靠的及较低电阻的电性连结至该下方接点10的该接点表面。同时，该电极柱30的该顶表面31可制造的相当地小，对于该相变化材料的操作上更加集中电流。形成一端逐渐变细的电极柱的一工艺包含使用一亦为逐渐变细的掩膜结构，以及在某种程度上可以转换该顶电极材料至该逐渐变细的形状的刻蚀。在一实施例中，该电极柱该结构具有底面积大于顶面积至少30％。当然，在其它实施例中亦可实施于不同面积大小，包含底面积仅仅微幅的大于顶面积，以及底面积有两倍大于顶面积的情况，端视达到一或更多上述的目的而决定。
图6至图15说明制造如图1至图5所述的一底电极柱相变化存储单元的代表工艺。图6绘示本工艺中的第一步骤在一般CMOS工艺技术之后，其中制造包含存取电路的一衬底99。在一半导体衬底110上形成存取电路。在本实施例中，隔离结构像是浅沟槽隔离(STI)介电质沟槽111及112隔离每列的存储单元存取晶体管对。该存取晶体管由在该衬底110的共同源极区域116以及在该半导体衬底110的漏极区域115、117所形成。多晶硅字线113及114形成该存取晶体管的栅极。该介电填充层118是形成在该多晶硅字线113、114之上。接触栓塞结构141及120连接个别的存取晶体管漏极115及117。共同源极线119沿着阵列中的一列连接源极。该共同源极线119连接该共同源极区域116。对于多个存储单元该衬底99包含存取电路，并具有在该接触栓塞120、141的顶接点表面上含有导电接点125、126的一接点表面100，而该接触栓塞120、141依次连接至该存取电路。亦可使用其它存取电路的配置包含使用二极管来取代晶体管配置。
图7是绘示本工艺中下一步骤，在沉积一电极材料层200于该衬底99的接点表面后。依据所需底电极柱的实施例，该电极材料层200可包含一导电金属、合金、半导体、相变化材料及类似材料的多层堆栈。在一代表实施例中该底电极柱包含一单层氮化钛柱。使用像是物理或化学气相沉积法来沉积于该衬底的接点表面100上。在本实施例中所描述制造该电极材料层200厚度选择稍小于所需的该底电极柱高度。
图8是绘示沉积及图案化一层光刻胶以提供掩膜结构201、202，而该掩膜结构202定义在该导电栓塞120、141上电极柱位置。该沉积及图案化光刻胶可以使用标准光光刻技术，包含相偏移掩膜及其它先进图案化技术以在该电极材料层上形成一小光点阵列。
图9是绘示刻蚀该掩膜结构201、202之后以提供具有次光刻尺寸的剪裁的掩膜结构201A及202A。举例来说，该光刻胶掩膜结构201、202可被等向刻蚀以缩小及薄化结构以形成具有尺寸小于50纳米的光点，或一些实施例中可为30纳米或更低。举例来说，在光刻胶剪裁使用一含氧等离子体来等向刻蚀该光刻胶，并剪裁其宽度及厚度。在一替代实施例中，一硬式掩膜层像是一被定义的低温沉积的SiNx或SiO2层可使用光光刻来定义一图案，接下来使用一等向刻蚀剪裁，像是对二氧化硅使用稀释氢氟酸或对于氮化硅使用热磷酸，或等向氟或氢溴酸为基础的反应离子刻蚀(REI)。
图10绘示刻蚀该电极材料层200以形成预备电极柱210及211在该栓塞120、141上方之该接点表面100上。在一大型阵列结构上，可使用各种方法来形成具有相同直径之均匀的栓塞。举例来说，可以使用具有一含氯等离子体的REI工艺来刻蚀一氮化钛层，以及可以使用具有一含氯等离子体的REI工艺来刻蚀一氮化钽层。在氮化钛或其它金属层的顶部形成一加热器材料层的一替代工艺，举例来说，包含先形成上述的一电极柱，然后填充及使用化学机械抛光法抛光，以露出该电极柱的顶表面。该电极柱的顶表面可以使用具有低离子能量REI工艺来缓慢地挖凹该顶表面，而不会实质地损害该介电质。然后沉积该加热器材料覆盖在该产生的结构上，以及再以化学机械抛光法来回刻蚀，以提供一加热器层在该电极柱的顶部。对图4实施例可使用一类似工艺，使用GST覆盖沉积。对于图5的实施例可在氮化钛上使用一氮化硅的硬式掩膜来形成一端逐渐变细电极柱，举例来说，在该电极材料垂直刻蚀工艺中，以氯为基础并添加氧的REI刻蚀化学配方中，会逐渐地横向破坏该硬式掩膜，对该电极柱造成一倾斜外观。
图11是绘示在该预备电极柱结构210、211上形成该介电填充层212的步骤。该介电填充层212包含使用像是高密度等离子体化学气相沉积法，来沉积氮化硅或氮氧化硅或相关介电材料，对于氮化硅在400℃至450℃在硅烷或氧气环境下，添加氨于硅烷中，对于氮氧化物使用氨、硅烷、及氧。该介电填充层212的材料亦作为一扩散势垒之用。
图12是绘示该介电填充层212及该预备电极柱210、211回刻蚀工艺，使用一平面化工艺像是化学机械抛光法，以形成具有一顶表面222、223的电极柱结构220、221，并露出该介电填充层212的平面顶表面224。选择一介电化学机械抛光法。在该化学机械抛光工艺中，该介电填充层212的厚度是使用一椭圆测厚仪、一干涉仪或其它非破坏性工具来监测。在一代表的工艺中，所得到的电极柱约40纳米至120纳米高，较佳为60纳米，以及在高度变异上该电极柱图案小于10％。
图13是绘示沉积具有一厚度约40纳米至140纳米高的一相变化材料层230，其厚度较佳为100纳米，接着沉积具有一厚度的顶电极材料层231，例如其厚度约为40至80纳米。该顶电极材料是选择具有导电性且与该相变化材料兼容。在一代表的实施例中，该相变化材料包含上述的GST，以及该顶电极材料包含氮化钛或其它金属、金属氧化物及金属氮化物。在本步骤中，沉积该相变化材料层230于该介电填充层212的表面224形成与该电极柱220、221的顶表面可靠的电性连接。
用来形成硫属化物材料的示范方法，是利用PVD溅射或磁电管(magnetron)溅射方式，其反应气体为氩气、氮气、及/或氦气等以及硫属化物，在压力为1mTorr至100mTorr。此沉积步骤一般在室温下进行。一长宽比为1～5的准直器(collimater)可用以改良其注入表现。为了改善其注入表现，亦可使用数十至数百伏特的直流偏压。另一方面，同时合并使用直流偏压以及准直器亦是可行的。
有时需要在真空中或氮气环境中进行一沉积后退火处理，以改良硫属化物材料的结晶态。此退火处理的温度典型地是介于100℃至400℃，而退火时间则少于30分钟。
图14是绘示光刻图案化及刻蚀该相变化材料层230与该顶电极材料层231以对个别存储单元250、251形成接触垫，而其包含被一顶电极材料片256覆盖的一相变化材料片255，并具有在制造中该光刻工艺的最小特征尺寸。因此，该图案化步骤的结果，可形成具有一底电极柱的一存储单元阵列，像是电极柱220、一相变化材料层230，像是相变化材料片255、一顶电极材料层231，像是顶电极材料片256。
图15是绘示一系列工艺步骤来完成该存取电路。该等步骤包含在该个别的存储单元250、251上沉积一介电填充层260。举例来说该介电填充层是以高密度等离子体HDP化学气相沉积法CVD来形成，接下来化学机械抛光工艺及清洗工艺。该介电填充层260可以包含氧化硅、氮化硅或其它绝缘材料较佳具有良好热绝缘及电绝缘特性。接着，对于阵列中每一个别存储单元，形成介层孔以及填充该栓塞261、262并与该顶电极片256、258接触。在一代表的实施例中，该栓塞261、262包含具有该使用光刻工艺中该最小特征尺寸的直径的钨栓塞。栓塞261、262形成后接着沉积一图案化导体层270。在此工艺的实施例中，一铜合金嵌镶金属化工艺是用以形成图案化导电层，并使其形成于氟硅玻璃(FSG)的外露表面上，接着形成一预设的光刻胶图案。接着实施刻蚀以移除外露的氟硅玻璃，接着沉积衬底与种子层于此图案中。接着实施铜电镀以填充此图案。在电镀后，进行退火步骤，跟着进行抛光工艺。其它实施例可使用铝-铜工艺，或其它习知的金属化工艺。
图16是绘示本发明所述的具有柱状底电极存储单元基本阵列结构。在该型存储单元阵列中每个存储单元包括了一个存取晶体管(或其它存取装置，例如二极管)，其中四个存取晶体管在图上是以标号1650、1651、1652、1653显示的，以及一相变化元件，在存储单元中是以标号1635、1636耦接于存取晶体管1650、1651。每个存取晶体管1650、1651、1652、1653的源极是共同连接至一源极线1628。在另一实施例中，这些选择元件的源极线并未电连接，而是可独立控制的。字线1623、1624是沿着第一方向平行地延伸。字线1623、1624是与字线译码器1645(以Y译码器标示)电性连接。存取晶体管1650、1652的栅极是连接至一共同字线1623，而存取晶体管1651、1653的栅极是共同连接至字线1624。位线1642是连接到相变化元件，而其耦接于该存取晶体管1652、1653。该位线1641、1642耦接至感测放大器及译码器1606，由于图中方向标示为X译码器，该相变化元件1635的柱状底电极是分别耦接至晶体管1650、1651的漏极1632、1633。需要注意的是，在图中为了方便起见，仅绘示四个存储单元，在实务中，该阵列会大的许多。
如图17所示，显示本发明所述具有柱状底电极相变化存储单元阵列的一集成电路1750的简化方块图。此集成电路1750是包括一存储阵列1700，其是利用柱状底电极相变化存储单元而实施。该存储阵列可能包含数以百万计的存储单元。一字线或列译码器1701是电性连接至多个字线1702。一位线或行译码器1703是电性连接至多个位线1704，以在阵列中的相变化存储单元读取数据，以及读取数据至阵列中的相变化存储单元。地址是经由一总线1705而提供至一字线译码器1701与一位线译码器1703。在方块中的感测放大器与数据输入结构1706，是经由一数据总线1707而耦接至位线译码器1703。数据是从集成电路1750的输入/输出端、或集成电路内部与外部的其它数据来源，而经由数据输入线1711以将数据传输至方块1706中的数据输入结构。其它电路(未示)是包括于此集成电路1750中，例如一泛用目的处理器或特定目的应用电路、或可提供单芯片系统功能的模块组合其是由系统于单芯片的存储阵列1700所支持。数据是从方块1706中的感测放大器、经由数据输出线1715、而传输至集成电路1750的输入/输出端或其它位于集成电路1750内部或外部的数据目的地。
在本实施例中所使用的控制器1709，使用了偏压调整状态机构，并控制了偏压安排供应电压1708的应用，例如读取、编程、擦除、擦除确认与编程确认电压。控制器1709可利用特殊目的逻辑电路而应用，如熟习该项技艺者所熟知。在替代实施例中，控制器1709包括了通用目的处理器，其可使于同一集成电路，以执行一计算机程序而控制装置的操作。在又一实施例中，控制器1709是由特殊目的逻辑电路与通用目的处理器组合而成。
本发明的叙述是参照至相变化材料。然而，其它种有时亦被称为可编程材料的材料，也可被使用。如本发明中所使用者，存储材料是指其电性性质，像是电阻，可以通过外加的能量而改变的材料；上述的改变可以是阶段性的改变或一连续性的改变、或者二者的综合。可用于本发明其它实施例中的其它可编程的存储材料包括，掺杂N2的GST、GexSby、或其它以不同结晶态转换来决定电阻的物质；PrxCayMnO3、PrSrMnO、ZrOx、经掺杂的SrTiO3或其它利用电脉冲以改变电阻状态的材料；或其它使用一电脉冲以改变电阻状态的物质；TCNQ、PCBM、TCNQ-PCBM、Cu-TCNQ、Ag-TCNQ、C60-TCNQ、以其它物质掺杂的TCNQ、或任何其它聚合物材料其包括有以一电脉冲而控制的双稳定或多稳定电阻态。可编程电阻存储材料的其它范例，包括GeSbTe、GeSb、NiO、Nb-SrTiO3、Ag-GeTe、PrCaMnO、ZnO、Nb2O5、Cr-SrTiO3。
熟习本项技艺的人士依照本发明在此揭露的精神，将知晓相关替代可能以及更新实施例，而本发明本身是定义于专利权利要求书中。

Claims (12)

1. 一种制造多个存储单元的方法，其特征在于，该方法包含：
提供一包含供该多个存储单元用的存取电路的一衬底，该衬底具有一导电接点阵列的一接点表面，且该导电接点阵列连接至该存取电路；
在该衬底的该接点表面上形成一底电极材料层；
移除该底电极材料层的一部分，以形成一电极柱图案于导电接点阵列中相对应的导电接点上；
形成一介电材料层，而其覆盖于该电极柱图案及该接点表面的裸露部位；
平面化该介电材料层及该电极柱，以提供一电极表面来露出该电极柱图案中的该电极柱顶部；
在该电极表面上形成一可编程电阻材料层；
在该可编程电阻材料层上形成一顶电极材料层；以及
图案化该可编程电阻材料层及该顶电极材料层。
2. 根据权利要求1所述的方法，其特征在于，该方法进一步包含形成一掩膜于该底电极材料层上以定义一多个块体图案，包含以光刻方式定义一光刻图案，该光刻图案包含在该导电接点阵列内的导电接点上刻蚀该掩膜，以及剪裁该掩膜以产生具有次光刻尺寸的一块体图案，且其中该剪裁移除步骤包含非等向刻蚀该底电极材料层，以移除未被该块体图案所覆盖的材料。
3. 根据权利要求1所述的方法，其特征在于，该底电极材料层包含适合与该可编程电阻材料电性接触的一第一材料，以及适合与该接点阵列电性接触的一第二材料。
4. 根据权利要求3所述的方法，其特征在于，该第一材料具有高于该第二材料的电阻率。
5. 根据权利要求1所述的方法，其特征在于，该电极柱具有一底表面与该接点阵列中的接点相接触，以及一顶表面与该可编程电阻材料层相接触，以及该底表面的面积大于该顶表面的面积。
6. 根据权利要求1所述的方法，其特征在于，包含于该平面化步骤时，监测该介电层的厚度、以及当检测至一预定厚度时停止平面化步骤。
7. 根据权利要求1所述的方法，其特征在于，包含于该平面化步骤之后、选择性地移除该电极柱顶部一部位，以形成一凹陷于该电极柱顶部，以及其中可编程电阻材料层的形成包含在该凹陷填充可编程电阻材料。
8. 一种制造多个存储单元的方法，其特征在于，该方法包含：
提供一供该多个存储单元用的存取电路的一衬底，该衬底具有一导电接点阵列的一接点表面，且该导电接点阵列连接至该存取电路；
在该衬底的该接点表面上形成一底电极材料层；
移除底电极材料层的材料以形成一电极柱图案在导电接点阵列中相对应的导电接点上，其中该电极材料柱具有一底表面与在该导电接点阵列中对应的导电接点电性连结；
形成一介电扩散势垒材料层，而其覆盖于该电极柱图案及该接点表面；
平面化该介电扩散势垒材料层及电极柱，以提供一具有厚度小于120纳米的一底电极层，并于该电极柱图案内具有一电极表面裸露出该电极柱的顶表面，该电极柱的顶表面具有小于2000nm2的面积且于该电极柱图案中实质地均匀；
在该电极表面上形成一可编程电阻材料层，该可编程电阻材料包含具有一厚度小于120nm的一相变化材料；
在该可编程电阻材料层上形成一顶电极材料层；以及
图案化该可编程电阻材料层及该顶电极材料层。
9. 根据权利要求8所述的方法，其特征在于，该平面化步骤包含：监测该介电层的厚度、以及当检测至一小于120纳米的预定厚度时停止平面化步骤。
10. 根据权利要求8所述的方法，其特征在于，包含于该平面化步骤之后：选择性地移除该电极柱顶部一部位以形成一凹陷于该电极柱顶部，以及其中编程电阻材料层的形成包含在该凹陷填充相变化材料。
11. 一种集成电路存储装置，其特征在于，该装置包含：
多个存储单元的存取电路，其包含连结至该存取电路的一导电接点阵列；
在该导电接点阵列之上的一电极层，该电极层具有一顶表面，以及包含多个电极柱与在该导电接点阵列内对应的导电接点电性接触，以及一介电填充材料围绕于该多个电极柱；
在该电极顶表面之上的一可编程电阻材料层与该电极柱的该顶部接触；以及
一顶电极材料层与该可编程电阻材料层相接触；以及其中
在多个电极柱中该电极柱具有一底表面与该接点阵列中对应接点接触，并具有一顶表面与可编程电阻材料层相接触，其中该底表面大于该顶表面。
12. 根据权利要求11所述的装置，其特征在于，包含可编程电阻材料位于该电极柱顶部的凹陷之内。
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