TWI457923B - 具有可調整尺寸的二端奈米管開關之非依電性電阻式記憶體、閂鎖電路、及操作電路 - Google Patents

具有可調整尺寸的二端奈米管開關之非依電性電阻式記憶體、閂鎖電路、及操作電路 Download PDF

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TWI457923B
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Description

具有可調整尺寸的二端奈米管開關之非依電性電阻式記憶體、閂鎖電路、及操作電路
本發明大體上係關於奈米管切換元件之領域。
 可縮放的非揮發性閂鎖電路(Scalable Nonvolatile Latch Circuits)
半導體工業使用熔絲或反熔絲作為邏輯狀態的非揮發性(nonvolatile)儲存。熔絲(或反熔絲)之非揮發性抗性狀態(於導電狀態或不導電狀態)係用以指示第一或第二邏輯狀態。閂鎖電路將熔絲(或反熔絲)之非揮發性抗性狀態轉換成表示邏輯1或0的對應電氣電壓位準。
於一類型的熔絲(有時稱為雷射熔絲)，熔絲元件係由金屬或多晶矽材料形成。熔絲係藉由雷射燒蝕(ablation)而被程式化(被燒斷、或做成不導電)而一對應的閂鎖電路讀取該熔絲的非揮發性狀態，如美國專利第5,345,110號所描述，其全部內容係併入於此作為參考。
半導體工業已使用更有彈性且更密集的電氣可程式化熔絲(e－fuse)元件來代替雷射熔絲，然而，e－fuses典型需要milli－Ampere範圍的程式化電流且難以縮小至較小的物理及較低的程式化電流位準以供新的較密集技術節點，例如90nm、65nm、45nm、及更密集者。
半導體工業亦已使用更有彈性且更密集的電氣可程式化反熔絲(a－fuse)元件來代替雷射熔絲。反熔絲降低程式化電流至低micro－Ampere範圍(例如1－10 μ A)，然而，程式化電壓典型在8至12伏特範圍內。反熔絲難以縮小至較小的物理尺寸及較低的程式化電流位準以供新的較密集技術節點。使用熔絲及反熔絲的閂鎖係說明於Bertin et al,之美國專利第6,570,806號，其全部內容係併入於此作為參考。
期望能提供可縮放的元件，其可被使用作為熔絲、或反熔絲、或熔絲及反熔絲、或能在熔絲及反熔絲間切換(toggle)多次或在ON及OFF狀態間切換多次的元件，及對應的閂鎖電路，其係以矽技術可容易地集成(integrate)、係可縮小至較小的物理尺寸、係使用低電流值(於nano－Ampere)或低micro－Ampere範圍來程式化、及係可縮小至較低的程式化電流(5伏特及更低)。
於特定應用，期望能提供可縮放的元件，其可被使用以在ON及OFF狀態間切換，以選擇或不選擇(deselect)(繞過(bypass))一系列暫存器(register)檔案中之暫存器檔案級(stage)。若此一可縮放的元件被使用作為熔絲，則對應的暫存器檔案級可被不選擇(繞過)，以從一系列中消除有缺陷的暫存器檔案級。
於特定應用，亦期望能提供可縮放的元件，其可被使用以在ON及OFF狀態間切換，以提供記憶體單元中之資訊狀態(informational state)。再者，於其他應用，期望能提供可縮放的元件，其可被使用以在多個導電狀態中切換，以提供記憶體單元中之多個資訊狀態。更期望能以現有記憶體技術集成此元件。現有商業可用技術通常不是非揮發性(但不是隨機可存取的且具有低密度、高生產成本及有限的能力以電路的功能之高可靠性進行多次寫入)就是揮發性(且具有複雜的系統設計或具有低密度)。理想的非揮發性記憶體(對於至少一些目的)為可致能多次資訊狀態的非揮發性儲存之記憶體，其中記憶體單元可被選擇地啟動及正確地程式化至資訊狀態。
本發明提供包括可縮放的閂鎖電路、非揮發性記憶體及操作電路，其係基於奈米織物材料及可縮放的非揮發性奈米管開關。
根據本發明之一態樣，提供一種非揮發性閂鎖電路，包含：至少一輸入端，能夠輸入一邏輯狀態；一輸出端，能夠輸出一邏輯狀態；一奈米管切換元件，包含設置於兩個導體接點之間的一奈米管織物物件，該奈米管織物物件係電氣連接該等兩個導體接點，其中該奈米管切換元件能夠在一相對低電阻狀態及一相對高電阻狀態之間切換，其中，該奈米管切換元件能夠非揮發性地保持在該相對低或該相對高電阻狀態；一依電性閂鎖電路，包含電氣地設置於該輸入端及該奈米管切換元件之間的至少一半導體的元件，該半導體的元件能夠接收及依電性地儲存一邏輯狀態，該邏輯狀態係輸入至該輸入端；其中，當該奈米管切換元件係處於該相對低電阻狀態時，該依電性閂鎖電路保持一第一邏輯狀態並在該輸出端輸出該第一邏輯狀態，且其中，當該奈米管切換元件係處於該相對高電阻狀態時，該依電性閂鎖電路保持一第二邏輯狀態，該第二邏輯狀態係在該輸出端輸出。
在本發明之一實施例中，電子閂鎖電路包含一反相器電路，該反相器電路包含複數個場效電晶體。
在本發明之另一實施例中，該奈米管切換元件能夠在該相對低電阻狀態及該相對高電阻狀態之間切換數次。
在本發明之另一實施例中，該電子閂鎖電路將該奈米管切換元件之該相對低電阻狀態轉換至一相對高的電壓位準，其對應至在該輸出端輸出的該第一邏輯狀態，且其中，該電子閂鎖電路將該奈米管切換元件之該相對高電阻狀態轉換至一相對低的電壓位準，其對應至在該輸出端輸出的該第二邏輯狀態。
在本發明之另一實施例中，該非揮發性閂鎖電路係電氣連接一記憶體單元。當該非揮發性閂鎖電路輸出該第一邏輯狀態時，該記憶體單元為有效的，且當該非揮發性閂鎖電路輸出該第二邏輯狀態時，該記憶體單元為無效的。
在本發明之另一實施例中，該非揮發性閂鎖電路包含用於該記憶體單元之一冗餘電路，且能夠在該記憶體單元為不可操作時，繞過該記憶體單元。
在本發明之另一實施例中，該非揮發性閂鎖電路係電氣連接一記憶體單元，該記憶體單元能夠儲存第一及第二記憶體狀態。該第一記憶體狀態係被輸入至該輸入端作為一第一邏輯狀態，且係藉由該非揮發性閂鎖電路而被非揮發性地保持及輸出作為該第一邏輯狀態。該第二記憶體狀態係被輸入至該輸入端作為一第二邏輯狀態，且係藉由該非揮發性閂鎖電路而被非揮發性地保持及輸出作為該第二邏輯狀態。
在本發明之另一實施例中，該非揮發性閂鎖電路包含用於該記憶體單元之一冗餘電路，且能夠非揮發性地保持分別對應至該第一及該第二記憶體狀態之該第一及第二邏輯狀態。
在本發明之另一實施例中，該記憶體單元包含於一NRAM陣列之記憶體單元。
在本發明之另一實施例中，非揮發性地保持分別該第一及第二邏輯狀態之其中一者包含：修正該記憶體單元中的一錯誤。
在本發明之另一實施例中，該非揮發性閂鎖電路係電氣連接一記憶體單元，其中，在該輸入端輸入的電刺激包含一依時間變化的電刺激，其中，在該輸出端輸出的電刺激包含一依時間變化的電刺激，且其中，藉由在該輸入端及該輸出端的該依時間變化的電刺激之間產生一可控制的延遲，該非揮發性閂鎖電路控制該記憶體電路的操作。
在本發明之另一實施例中，該非揮發性閂鎖電路產生一可控制的延遲包含：提供具有一實質地選定的上升時間及一實質地選定的下降時間之一實質地雙模訊號。
在本發明之另一實施例中，該奈米管切換元件包含一可程式化一次的熔絲，該可程式化一次的熔絲能夠僅從該相對低電阻狀態切換至該相對高電阻狀態。
根據本發明之另一態樣，提供一種用於與複數個非揮發性暫存器檔案一起使用之非揮發性暫存器檔案組態電路，包含：一輸入電壓端；選擇電路；複數個奈米管熔絲元件，與該輸入電壓端電氣連接，每一奈米管熔絲元件與該複數個非揮發性暫存器檔案之其中一者電氣連接，每一奈米管熔絲元件與該選擇電路電氣連接；其中，每一奈米管熔絲元件包含：一奈米管織物物件及兩個導體接點，該奈米管織物物件係設置於該等兩個導體接點之間，該奈米管織物物件係電氣連接該等兩個導體接點；其中，因應電刺激，該奈米管熔絲元件能夠從一開啟狀態切換至一關閉狀態，該開啟狀態對應至該第一及第二端之一相對低電阻，而該關閉狀態對應至該等兩個導體接點之間的相對低電阻；其中，當該奈米管熔絲元件處於該開啟狀態時，對應的非揮發性暫存器檔案為有效的且在該輸入電壓端對電刺激有反應，且其中，當該奈米管熔絲元件處於該關閉狀態時，對應的非揮發性暫存器檔案為無效的且在該輸入電壓端對電刺激沒有反應；其中，該選擇電路能夠施加電刺激至所選定的奈米管熔絲元件之每一個，以選擇性地繞過該對應的暫存器檔案。
在本發明之另一實施例中，因應一暫存器檔案為有缺陷的，該選擇電路選擇性地繞過該暫存器檔案。
在本發明之另一實施例中，當該等複數個奈米管熔絲元件之其中一者處於該開啟狀態時，該對應的非揮發性暫存器檔案能夠因應於該輸入電壓端的電刺激，而與複數個資訊狀態操作。
在本發明之另一實施例中，該奈米管熔絲元件為可程式化一次的奈米管熔絲元件。
根據本發明之另一態樣，提供一種非揮發性記憶體，包含：一位元線；一字線；至少一非揮發性記憶體單元，每一非揮發性記憶體單元具有：一兩端奈米管切換裝置，包含第一及第二導體端以及設置於該第一及第二導體端之間的一奈米管織物物件，該奈米管織物物件係電氣連接該第一及第二導體端；一記憶體單元選擇電路，與該位元線及該字線電氣連接，以因應該位元線及該字線之其中至少一者的啟動，而選擇該兩端奈米管切換裝置進行讀取及寫入操作；寫入控制電路，對一控制訊號有反應，用以供應寫入訊號至一選定的記憶體單元，以對該奈米管織物物件之電阻感應一變化，其中，該奈米管織物物件之電阻的值對應至該記憶體單元的一資訊狀態；電阻感測電路，與一選定的非揮發性記憶體單元電氣連接，用以感測該奈米管織物物件之電阻及提供該控制訊號至該寫入控制電路；及讀取電路，與一選定的非揮發性記憶體單元電氣連接，用以讀取該記憶體單元之對應的資訊狀態。
在本發明之另一實施例中，該奈米管切換裝置的第一導體端係與該記憶體單元選擇電路電氣連接，且該奈米管切換裝置的第二導體端係與一參考電壓線電氣連接。
在本發明之另一實施例中，該寫入控制電路係與該位元線及該字線電氣連接。
在本發明之另一實施例中，該奈米管切換裝置的第一導體端接收由該寫入控制電路供應的該等寫入訊號，而該奈米管切換裝置的第二導體端係與該字線及該位元線之其中至少一者電氣連接。
在本發明之另一實施例中，供應寫入訊號包含：供應具有一選定的電壓之一電刺激。
在本發明之另一實施例中，供應寫入訊號包含：供應具有一選定的電流之一電刺激。
在本發明之另一實施例中，該奈米管切換元件更包含第一及第二絕緣體區域，該第一及第二絕緣體區域係設置於該奈米管織物物件之實質相反側。
在本發明之另一實施例中，該第一及第二絕緣體區域之其中至少一者包含一電介質材料。
在本發明之另一實施例中，藉由一間隙，該奈米管織物物件的至少一部份係與該第一及第二絕緣體區域之其中一者的至少一部份間隔開。
在本發明之另一實施例中，該記憶體單元的資訊狀態能夠被程式化及刪除數次。
在本發明之另一實施例中，該寫入控制電路包含用以寫入至少三個寫入訊號的電路，該等至少三個寫入訊號之每一個能夠感應該奈米管織物物件中之對應的電阻值之一訊號，該電阻值係不同於對應至其他寫入訊號的電阻值。
在本發明之另一實施例中，由該等至少三個寫入訊號所感應之對應的電阻值包含數個低電阻值及一個高電阻值。
在本發明之另一實施例中，該等數個低電阻值係在約1 kilo－Ohm至約1 mega－Ohm的範圍中，且其中，該高電阻值係至少100 mega－Ohms。
在本發明之另一實施例中，該寫入控制電路包含用以寫入四個寫入訊號的電路，使得該記憶體單元能夠儲存第一資訊狀態、第二資訊狀態、第三資訊狀態、第四資訊狀態之其中一者。
在本發明之另一實施例中，該電阻感測電路包含反饋電路，該反饋電路與該選定的非揮發性記憶體單元電氣連接且具有一參考電阻值，該反饋電路能夠：比較該選定的非揮發性記憶體單元之奈米管織物物件的電阻與該參考電阻值，及選擇性地阻擋寫入訊號至該選定的非揮發性記憶體單元。
在本發明之另一實施例中，該奈米管織物物件之電阻的值係選自一相對低電阻值及一相對高電阻值之其中一者。
在本發明之另一實施例中，該相對低電阻值對應至一第一資訊狀態，而該相對高電阻值對應至一第二資訊狀態。
在本發明之另一實施例中，供應寫入訊號包含：供應複數個連續的、於選定的間隔遞增地改變的電壓脈衝。
在本發明之另一實施例中，在該寫入控制電路供應各電壓脈衝之後，該反饋電路感測該奈米管織物物件的電阻並比較該奈米管織物物件的電阻與該參考電阻值。
在本發明之另一實施例中，該非揮發性記憶體能夠進行一第一寫入操作，其中，該電壓脈衝被施加，直到該反饋電路感測到該奈米管織物物件的電阻為一相對低電阻值，並選擇性地阻擋寫入訊號。
在本發明之另一實施例中，該非揮發性記憶體能夠進行一第二寫入操作，其中，直到該反饋電路感測到該奈米管織物物件的電阻為一相對高電阻值並選擇性地阻擋寫入訊號，該電壓脈衝才被施加。
在本發明之另一實施例中，該奈米管切換元件包含一可程式一次的奈米管熔絲，該奈米管織物物件能夠僅從該相對低電阻狀態切換至該相對高電阻狀態。
在本發明之另一實施例中，該寫入控制電路從一範圍的電阻值中選擇該參考電阻值。
在本發明之另一實施例中，當該奈米管切換物件之電阻值係約等於該參考電阻值時，該反饋電路選擇性地將於該位元線上至該選定的非揮發性記憶體單元之奈米管切換裝置的寫入訊號阻擋。
在本發明之另一實施例中，該讀取電路包含一感測放大器電路，且該電阻感測電路係與該感測放大器電路電氣連接；及其中，該電阻感測電路對該感測放大器電路有反應，以提供該控制訊號至該寫入控制電路，以使該寫入控制電路選擇性地停止供應寫入訊號至該選定的非揮發性記憶體單元。
在本發明之另一實施例中，由該感測放大器電路提供至該電阻感測電路的控制訊號，使該寫入控制電路選擇性地停止感應該奈米管織物物件的電阻之一變化。
在本發明之另一實施例中，該奈米管織物物件之電阻的值係選自包含數個低電阻值及一相對高電阻值的複數個電阻值之其中一者。
在本發明之另一實施例中，供應寫入訊號包含：供應複數個連續的、於選定的間隔遞增地改變的電壓脈衝。
在本發明之另一實施例中，在該寫入控制電路供應各電壓脈衝之後，該感測放大器電路偵測該奈米管織物物件之電阻的值。
在本發明之另一實施例中，該非揮發性記憶體能夠進行一第一寫入操作，其中，該等電壓脈衝被供應至該選定的非揮發性記憶體單元，直到該感測放大器電路偵測到該等數個低電阻值之至少其中一者。
在本發明之另一實施例中，當該感測放大器電路於該選定的記憶體單元中偵測到數個低電阻值之其中至少一者時，該電阻感測電路對該感測放大器電路有反應，以使該寫入控制電路選擇性地停止寫入該選定的記憶體單元之資訊狀態。
在本發明之另一實施例中，該非揮發性記憶體能夠進行一第二寫入操作，其中，該等電壓脈衝被供應至該選定的非揮發性記憶體單元，直到偵測到該相對高電阻。
在本發明之另一實施例中，當該感測放大器電路於該選定的非揮發性記憶體單元中偵測到該相對高電阻值時，該電阻感測電路對該感測放大器電路有反應，以使該寫入控制電路選擇性地停止寫入該選定的記憶體單元之資訊狀態。
在本發明之另一實施例中，該奈米管切換元件包含一可程式化一次的奈米管熔絲，該可程式化一次的奈米管熔絲具有一奈米管織物物件，該可程式化一次的熔絲能夠僅從一第一電阻值切換至一第二電阻值。
 非揮發性暫存器檔案(Nonvolatile Register File)
本發明提供基於奈米織物材料之可縮放的閂鎖電路及記憶體單元、及可縮放的非揮發性奈米管開關。
本發明亦提供非揮發性暫存器檔案，更詳而言之，藉由從較大的集合(set)(其包含供良率提升目的之冗餘級)選擇較小的子集的個別非揮發性暫存器檔案來形成之非揮發性暫存器檔案。
本發明亦提供高速非同步邏輯及同步邏輯及記憶體電路，其中時間時序及訊號時序使用新的基於奈米織物材料之可縮放的閂鎖電路來改良，及可縮放的非揮發性奈米管開關供較高良率的較高效能。
通常期望熔絲閂鎖電路能夠儲存表示對應的熔絲(或反熔絲)之邏輯狀態的邏輯狀態，使得當閂鎖係連接至其他電路時，其可提供程式化資訊予其他電子電路，例如對於冗餘記憶體元件之位址再分配、操作模式組態，以儲存關於例如製造日期或其他條件之追蹤碼(tracking code)。一個此種閂鎖應用係用於非揮發性暫存器檔案之良率提升的領域。
圖1A顯示一連串N級之非揮發性暫存器檔案10，具有N個重複且基本上相同的個別非揮發性級，從級1開始而至級N結束。非揮發性暫存器檔案於美國專利申請第11/280,599號有更詳細的說明。
資料輸入DI係供應至NV暫存器檔案級1之輸入。級1之資料輸出驅動NV暫存器檔案級2之資料輸入，以此類推，直到NV暫存器檔案級N－1之輸出驅動NV暫存器檔案級N之輸入。NV暫存器檔案級N之輸出提供資料輸出DO。
非揮發性暫存器檔案10以供應至每一級的暫存器檔案10之時脈CLK操作於同步模式。每一級的非揮發性暫存器檔案10包含揮發性主閂鎖，其包含非揮發性從閂鎖，其中該非揮發性從閂鎖包含一揮發性閂鎖及相對應耦接的非揮發性奈米管開關，當電源被移除或喪失時，該非揮發性奈米管開關用以在非揮發性模式中儲存閂鎖邏輯狀態。在恢復暫存器檔案10操作之前，在電源被移除或喪失時之邏輯狀態被儲存。暫存器檔案10以全速(full speed)及對應至選擇的技術節點之電壓位準VDD 操作於一般揮發性模式。VDD 可為例如1.5至2.5伏特。時脈頻率可為例如1至10GHz範圍或更多。
若包含非揮發性暫存器檔案之晶片的一部份將失去電源供應(移除或喪失電源供應)，則來自每一級的非揮發性暫存器檔案10之揮發性部分的資料(邏輯狀態)可被轉移至非揮發性奈米管開關，如美國專利申請案第11/280,599號所述。時脈CLK停止，則操作模式脈衝被使用以恰好在電源關閉之前，儲存每一閂鎖的狀態於對應的非揮發性奈米管開關。接著，電源可從非揮發性暫存器檔案10及關聯的邏輯及記憶体電路移除。
若一般暫存器檔案10操作將被恢復，則該晶片的已失去電源供應之部分或整個晶片(若所有電源被移除或喪失)接著再被供應電源。接著，操作模式脈衝可被用以將每一非揮發性奈米管開關的資料(邏輯狀態)轉移至其對應的非揮發性暫存器檔案10之非揮發性暫存器檔案級，如美國專利申請案第11/280,599號所述。接著，時脈CLK開始且高速操作開始。程式化模式例如抹除、程式化、及讀取係說明於美國專利申請案第11/280,599號。非揮發性奈米管開關製造、集成為半導體製程、電氣特性、及操作模式及操作條件係描述於美國專利申請案第11/280,786號。
非揮發性暫存器檔案級電路(Nonvolatile Register File Stage Circuit)
圖1B顯示說明於美國專利申請案第11/280,599號之非揮發性暫存器檔案級電路15之實施例，其對應至圖1A中非揮發性暫存器檔案級1...N之其中任一者。美國專利申請案第11/280,599號說明各種非揮發性暫存器檔案級電路，一些具有藉由耦接電路耦接至非揮發性奈米管開關之暫存器檔案級電路，其他具有直接耦接至非揮發性奈米管開關之暫存器檔案級電路。於此範例，暫存器檔案級電路1102係藉由電路1108耦接至非揮發性奈米管開關1110。
非揮發性暫存器檔案級電路15具有兩個操作模式，一般運行模式及零電源邏輯狀態(或資料狀態)非揮發性保留模式(其中電源會中斷)。來自暫存器檔案級電路1102之一級的揮發性主閂鎖級電路1104及揮發性從閂鎖級電路1106亦可稱為LSSD暫存器級(LSSD register stage)。
如圖1B所示，揮發性主閂鎖級電路1104之輸入節點1115接收資料輸入訊號DI並驅動CMOS轉換閘極1130，其係連接至儲存節點1135並藉由交叉耦接的CMOS反相器1145及1150來驅動儲存節點1135。CMOS轉換閘極1130使用NMOS及PMOS裝置兩者代替只有NMOS的轉換閘極，以藉由消除裝置臨限電壓降來確保全電源供應及接地電壓位準間之邏輯”1”及邏輯”0”狀態轉變。時脈CLK 1140及輔助時脈CLKb 1140’係使用以藉由導通(ON)或關斷(OFF)CMOS轉換閘極1130，而致能或阻擋於輸入節點1115之輸入訊號DI驅動儲存節點1135，從而決定交叉耦接的CMOS反相器1145及1150之邏輯儲存狀態。應注意，除非特別指明，所顯示的反相器皆為CMOS反相器。CMOS反相器包含連接至電源供應之PMOS上拉(pull－up)裝置及連接至接地之NMOS下拉(pull－down)裝置，CMOS反相器的操作係說明於H.B.Bakoglu,“Circuits,Interconnections,and Packaging for VLSI”,Addison－Wesley Publishing Company,Inc,1990,pp.152，其全部內容係併入於此作為參考。交叉耦接的CMOS反相器1145及1150驅動連接至CMOS轉換閘極1160之儲存節點1155。時脈CLK及輔助時脈CLKb係使用以藉由導通(ON)或關斷(OFF)CMOS轉換閘極1160，而致能或阻擋於儲存的邏輯狀態節點1155之輸入訊號DI驅動從閂鎖級電路1106輸入節點1120。
如圖1B所示，揮發性從閂鎖級電路1106之輸入節點1120(其亦為主閂鎖級電路1104之輸出節點)驅動反相器1170。反相器1170之輸出為於輸出節點1125之資料輸出訊號DO，且亦驅動反相器1175之輸入。反相器1170之輸出1180係連接至CMOS轉換閘極1185。時脈CLK及輔助時脈CLKb係使用以致能或阻擋反饋迴圈(feedback loop)的存在，其當被致能時，係交叉耦接反相器1170及1175。對於130nm CMOS技術節點，於一般高速操作期間，時脈CLK係於例如3GHz之高速的時脈率切換。反相器1190產生輔助CLKb或輔助RESTORE ENABLE。當儲存資料時，CMOS轉換閘極1185為ON且反相器1170及1175形成其節點1120運作為一儲存節點之交叉耦接的儲存裝置。當CMOS轉換閘極1185為OFF，則反相器1170及1175沒有交叉耦接且沒有形成一儲存裝置。從閂鎖儲存電路1106係藉由耦接電路1108而耦接至非揮發性奈米管開關1110。
如圖1B所示，非揮發性奈米管開關1110係連接至電源供應電壓VEPR ，其供應對應至使用耦接電路1108所選擇的操作模式之一抹除電壓脈衝(或複數個脈衝)。非揮發性奈米管開關1110亦使用電氣連接1114而連接至耦接電路1108的節點1116。耦接電路1108係連接至揮發性從閂鎖級電路1106，其中分別連接至節點1180及1125之電氣連接1119及1329係使用於程式化模式，而電氣連接1118係使用於恢復模式。
如圖1B所示，耦接電路1108包含抹除功能。抹除電路包含NMOS電晶體1320，其汲極連接至共同節點1317、源極連接至接地、輸入閘極連接至抹除致能脈衝。於抹除操作期間，電晶體1342藉由於零伏特之一程式化致能脈衝而被啟動，而共同節點1317係連接至共同節點1116，其係連接至非揮發性奈米管開關1110，以致能抹除操作。
如圖1B所示，耦接電路1108亦包含程式化功能，包含PMOS電晶體1343，其汲極連接至共同節點1116、源極連接至共同節點1350、輸入閘極連接至抹除致能脈衝。於抹除操作期間，電晶體1342藉由於零伏特之一程式化致能脈衝而被啟動，而閘極連接至反相器1330之輸出，反相器1330之輸出係連接至程式化致能輸入。共同節點1350係連接至形成高電壓轉換電路1360’之交叉耦接NMOS電晶體1325及1325’及PMOS電晶體1327及1327’。NMOS電晶體1325及1325’之源極係連接至接地，而PMOS電晶體1327及1327’之源極係連接至程式化電壓VPROG 。輔助輸入1119及1329係分別連接至高電壓轉換電路1360’輸入NMOS電晶體1325及NMOS1325’，使得高電壓轉換電路1360’之邏輯狀態對應至揮發性從閂鎖級1106之狀態。VPROG 電壓可比揮發性從閂鎖級電壓電路1106高很多。程式化電壓係透過PMOS電晶體1327被施加至共同節點1350，其接著透過PMOS電晶體1343被施加至共同節點1116及非揮發性奈米管開關1110。若共同節點1350係藉由NMOS電晶體1325而保持在接地，則沒有程式化電壓被施加至共同節點1350，且非揮發性奈米管開關1110沒有被程式化。
如圖1B所示，耦接電路1108亦包含恢復功能，包含PMOS電晶體1365，其源極連接至VDD 、汲極係藉由連接器1118連接至揮發性從閂鎖級電路1106輸入1120。恢復操作期間，PMOS電晶體1365係使用以預先充電(pre－charge)輸入節點120至VDD ，接著被關斷成OFF。NMOS電晶體1370具有藉由連接器1118連接至輸入1120之源極、連接至共同節點1317之汲極、連接至恢復致能輸入之閘極。NMOS電晶體1342於恢復操作期間為ON狀態且透過非揮發性奈米管開關1110來提供輸入節點共同節點1317及VEPR 之放電路徑。VEPR 於恢復操作期間為零伏特。當電晶體1370藉由恢復致能輸入而啟動時，若非揮發性奈米管開關1110為ON，則輸入節點1120被放電；若非揮發性奈米管開關1110為OFF，則輸入節點1120保持在VDD 。揮發性從閂鎖級電路1106之狀態被恢復成對應至非揮發性奈米管開關1110的非揮發性狀態之狀態。
當於一般運行模式時，耦接電路1108為不活動的，而非揮發性奈米管開關1110沒有從VEPR 供給電源，且亦從揮發性從閂鎖級電路1106解耦(decoupled)。因此，揮發性主閂鎖級電路1104及揮發性從閂鎖級電路1106以高速時脈率(對於使用130nm技術節點所製成的邏輯產品，典型為3GHz，VDD ＝1.3伏特)，而操作於一般(傳統)同步的邏輯主/從暫存器運行模式。
於一般運行模式，在時脈週期的一開始，時脈CLK 1140從高電壓轉換至低電壓並在時脈週期的前半段保持低電壓，而輔助時脈CLKb 1140’從低電壓轉換至高電壓並在時脈週期的前半段保持高電壓。CMOS轉換裝置1130導通耦接輸入節點1115電壓VIN 至儲存節點1135。CMOS轉換裝置1160關斷並將揮發性主閂鎖級電路1104之輸出隔離揮發性從閂鎖級電路1106之輸入節點1120。於一般運行模式，時脈CLK係連接至揮發性從閂鎖級電路1106之模式輸入1192，時脈CLK係連接至CMOS轉換裝置1185，而反相器1190之輔助時脈CLKb輸出亦連接至CMOS轉換裝置1185，使得CMOS轉換裝置亦關斷打斷反相器1175之輸出1180及反相器1170之輸入1120間的反饋路徑，使得節點1120沒有運作為儲存節點。DI訊號可在時脈週期的前半段之結束前的任何時間轉換成對應至正確邏輯狀態之電壓值，提供足夠剩餘時間供交叉耦接的反相器1145與1150以在時脈週期的後半段開始時的時脈轉換之前儲存對應的邏輯狀態於儲存節點1155。
於一般運行模式，時脈CLK 1140從高轉換至低電壓且在時脈週期的後半段開始時保持於高電壓，而輔助時脈CLKb 1140’從高轉換至低電壓且在時脈週期的後半段保持於低電壓。CMOS轉換裝置1130從儲存節點1135關斷解耦輸入節點1115輸入訊號DI，其保持於對應至於時脈週期前半段之結束時的輸入訊號DI之狀態，而儲存節點1155保持於與儲存節點1135互補的輔助狀態。CMOS轉換裝置1160導通並轉換儲存節點1155之狀態成反相器1170的輸入節點1120，其驅動輸出節點1125至資料輸出訊號DO，且亦驅動反相器1175的輸入。於一般運行模式，時脈CLK係連接至揮發性從閂鎖級電路之模式輸入1192，時脈CLK係連接至CMOS轉換裝置1185，反相器1190之輔助時脈CLKb輸出亦連接至CMOS轉換裝置1185，使得CMOS轉換裝置亦導通，形成反相器1175之輸出1180與反相器1170之輸入1120間之反饋路徑，使得節點1120運作為儲存節點。藉由CMOS轉換裝置1185導通，反相器1175的輸入1180驅動反相器1170的輸入並儲存從閂鎖狀態級電路的狀態，直到時脈的第二級之結束。
當於零電源邏輯狀態(或資料)非揮發性保留模式，耦接電路1108為不活動的，非揮發性奈米管開關1110沒有從VEPR 供給電源，且亦從揮發性從閂鎖級電路1106解耦(decoupled)。揮發性主閂鎖級電路1104及揮發性從閂鎖級電路1106電源供應係於零伏特。
操作中，當從一般運行模式轉換到零電源非揮發性保留模式時，耦接電路1108在電源被關斷之前，將邏輯狀態從揮發性從閂鎖級電路1106轉換成非揮發性奈米管開關1110。當電源保持ON時，時脈CLK停止於低電壓狀態，而輔助時脈CLKb於高電壓狀態，其中高電壓狀態係於VDD (例如1.3至2.5伏特)且低電壓狀態係於零伏特。若非揮發性奈米管開關1110尚未被抹除，且因此儲存先前的邏輯狀態，則耦接電路1108執行一抹除操作，隨後執行一程式化操作。若非揮發性奈米管開關1110處於被抹除的狀態，則程式化模式被使用耦接電路1108而啟動。
於抹除操作期間，程式化致能輸入電壓係於零伏特，而電晶體1342係藉由反相器1330的輸出而保持於ON狀態。抹除致能脈衝從零伏特轉換至VDD (例如1.3至2.5伏特)，將電晶體1320導通且透過如圖1B所示的ON電晶體1342及1320提供節點1116與接地間的導電路徑。藉由於零伏特的程式化致能電壓，電晶體1343係藉由反相器1330的輸出保持於OFF狀態。恢復致能電壓係於零伏特且電晶體1370為OFF，而恢復預充電電壓係於VDD 且電晶體1365為OFF，輸入1220被隔離，使得揮發性從閂鎖級電路1106的狀態在節點1120未被擾亂。強度VE 的VER 抹除電壓脈衝被供應至非揮發性奈米管開關1110端點，其中VE 可在例如5至10伏特的範圍內。串聯的電晶體1342及1320的電阻比非揮發性奈米管開關1110的電阻小非常多，即使開關1110係於ON狀態。若開關1110係於ON狀態，則電流從節點1112經過開關1110及電氣連接1114與ON電晶體1342及1320的通道至接地，而非揮發性奈米管開關1110被切換至OFF(抹除的)狀態。若開關1110係於OFF狀態，則其保持OFF(抹除的)狀態。應注意的是，非揮發性奈米管開關1110可在程式化之前的任何時間被抹除。若開關1110已知將於抹除的狀態，則程式化可立即地開始。根據本發明特定實施例之抹除刺激係於美國專利申請案第11/280,786號有更詳細的說明。
應注意的事，於抹除操作期間，電晶體1370、1365、及1343皆為OFF，將非揮發性奈米管開關1110隔離了揮發性從閂鎖級電路1106。因此，抹除操作可在一般運行模式其間的任何時間被執行，而不影響揮發性從閂鎖級電路1106的效能，且可因此清楚地根據該裝置的邏輯操作而被執行。
個別的非揮發性奈米管開關之實驗測試說明了非揮發性奈米管開關(例如圖1B所示的開關1110及圖9的非揮發性奈米管開關)已被循環超過50百萬次，如圖1C圖形16所示。對於導電及不導電狀態間之電阻值的分隔超過五階(five orders)的強度而言，導電狀態電阻典型在10kOhms至50kOhms的範圍內，不導電狀態電阻典型超過1GOhm。
非揮發性奈米管開關的良率取決於所需ON/OFF週期的數量。對於1/2週期(導電至不導電)，良率接近100%。達成千或百萬週期取決於奈米織物的品質、整體處理、保護(passivation)、及其他因素。於早期階段的技術，使用冗餘確保足夠的非揮發性暫存器檔案良率具有優勢。
非揮發性暫存器檔案的限制(Limitations of Nonvolatile Register files)
鑒於半導體工業追求更高的效能同時管理電源消耗(如美國專利申請案第11/280,599號所述)，可導入新的裝置(例如非揮發性奈米管開關)以提供更大的彈性。此等新的裝置藉由增加額外的冗餘功能及繞過有缺陷的非揮發性暫存器檔案10個別級之手段，在製造的前幾年會需要良率提升，直到良率學習足以降低或消除此冗餘功能的需要。
對於圖1A所示之非揮發性暫存器檔案10，期望的良好級之數量為N，例如256位元。可加入額外的M級，例如M＝116位元，使得可用的級的總數量N＋M為372。選擇手段可被用以繞過有缺陷的暫存器，使得總共372個可用的級中的256個暫存器級可被用以形成功能上等效於非揮發性暫存器檔案10之非揮發性暫存器檔案。
選擇手段可包含傳統熔絲閂鎖裝置(例如雷射熔絲)，例如美國專利第5,345,110號，其全部內容係併入於此作為參考。選擇手段可包含具有多個熔絲(及反熔絲)類型的熔絲閂鎖，例如Bertin et al.之美國專利第6,570,802號，其全部內容係併入於此作為參考。其他選擇手段可包含具有實質較高電阻跳脫點(trip point)之熔絲閂鎖，其範圍在100K Ω內，如美國專利第6,570,802號所述。此等閂鎖調節熔絲，其ON電阻範圍在例如10K Ω(或更低)至50K Ω，而OFF(程式化或燒斷)電阻範圍超過1M Ω，且非常適合用於以新的非揮發性熔絲類型(例如非揮發性奈米管開關，其電氣特性說明於美國專利申請案第11/280,786號)取代傳統使用金屬或多晶矽材料的熔絲類型。傳統熔絲閂鎖典型為OTP(one－time－programmable)。使用新的非揮發性奈米管開關之閂鎖可運作於OTP模式，或可被程式化及抹除例如幾千次。
其他選擇手段可包含非揮發性冗餘暫存器檔案，非揮發性暫存器檔案10的一個修改版本係顯示於圖1，其可被使用以識別良好的非揮發性暫存器檔案級。
使用以包含或繞過個別非揮發性暫存器檔案級之操縱電路(steering circuit)(藉由傳統或新的熔絲閂鎖之狀態或藉由非揮發性冗餘暫存器檔案級來控制)係被包含於修改的非揮發性暫存器檔案10之每一閂鎖級，詳述於後文。
揮發性主及從閂鎖級的最佳效能(Optimizing Performance of Volatile Master and Slave Latch Stages)
上述之非揮發性暫存器檔案包含高速揮發性暫存器(典型每一級包含一主及從閂鎖)及例如耦接至每一從閂鎖之一非揮發性奈米管開關(NV NT Switch)。NV NT Switch可直接地耦接至從閂鎖，或可使用耦接電路來耦接。除了上述之最佳化非揮發性暫存器檔案閂鎖的非揮發性操作之良率以外，亦需要最佳化揮發性暫存器的高速效能。同樣的，並非所有的暫存器檔案需要為非揮發性的。然而，暫存器檔案需要高速(高時脈速度)同步操作。
於高時脈速度，例如超過1GHz，暫存器閂鎖之良率可降低，由於裝置參數變化導致邏輯延遲變化或快取(cache)延遲變化。此參數變化可發生於製造期間的批次與批次間(lot－to－lot)，且亦在現場使用(field use)的情況下(由裝置參數飄移(drift)所造成)改變。例如，同步CPU及板上快取(on－board cache)需要例如170ps的快取存取時間，以確保從快取讀出的資料會在CPU端點一時脈週期時(在啟動CPU資料請求之後)準備好。
期望能提供非揮發性的可縮放的元件，其可被使用作為熔絲、或反熔絲、或熔絲及反熔絲兩者、或能在ON及OFF狀態間切換多次的元件、及對應的閂鎖電路。以延遲控制電路集成此閂鎖電路可被使用以最佳化製造時之時序(調整關鍵時序路徑)且在現場中最佳化較高良率與提升的可靠度之效能。
具有冗餘級之非揮發性暫存器檔案(Nonvolatile Register File with Redundant Stages)
圖2說明N＋M級之非揮發性暫存器檔案20，具有N＋M重複的個別非揮發性級，從級22－1(非揮發性暫存器檔案級1)開始而結束於級22－(N＋M)(非揮發性暫存器檔案級N＋M)。級22－1至22－(N＋M)中的每一個係實質相同，且亦實質相同於揮發性暫存器檔案10(圖1)中NV暫存器檔案級1至NV暫存器檔案級N中的每一個。級1至N＋M中的N級之任何子集合可被使用以形成具有N級之非揮發性暫存器檔案20。
開關SW1至SW(N＋M)係使用作為兩輸入一輸出多工器(mux’s)，以當形成非揮發性暫存器檔案20之N級時，選擇(包含)或去選擇(繞過)任何級22－1至22－(N＋M)。每一非揮發性暫存器檔案級具有對應的開關。例如，級22－1之輸出相當於至開關SW1之對應的第一輸入，而至級22－1之輸入DI亦繞過級22－1並直接相當於至開關SW1之第二輸入。開關SW1之輸出可為級22－1的輸出，或至級22－1之輸入DI(若級22－1被繞過)。當形成非揮發性暫存器檔案20時，選擇訊號S1判定是否選擇或繞過級22－1。
對於任何級22－1至22－(N＋M)間的級22－K，級22－K的輸出相當於至開關SWK之對應的第一輸入；至級22－K的輸入(其為開關SW(K－1)的輸出)亦繞過級22－K且直接相當於至開關SWK的第二輸入。開關SWK的輸出可為級22－K的輸出，或至級22－K的輸入，從而繞過級22－K。當形成非揮發性暫存器檔案20時，選擇訊號SK判定是否選擇或繞過級22－K。至級22－K的輸入可為級22－(K－1)的輸出或可為級22－(K－2)之輸出(例如當級22－(K－1)已被繞過時)。可繞過多個級。例如，若已繞過級K之前的所有級，則至級22－K的輸入可為DI，至級1的輸入。
最後的級22－(N＋M)的輸出相當於至開關SW(N＋M)的對應的第一輸入，而至級22－(N＋M)的輸入亦繞過級22－(N＋M)且直接相當於至開關SW(N＋M)的第二輸入。開關SW(N＋M)的輸出為資料輸出DO。非揮發性暫存器檔案20資料輸出DO可為級22－(N＋M)或可繞過級22－(N＋M)。資料輸出DO訊號可來自任何先前級，例如級K。當形成非揮發性暫存器檔案20時，選擇訊號S(N＋M)判定是否選擇或繞過級22－(N＋M)。
控制訊號S1......S(N＋M)係由對應的非揮發性組態閂鎖1(24－1)......非揮發性組態閂鎖N＋M(24－(N＋M))所提供。每一非揮發性組態閂鎖K(24－K)提供一輸出訊號SK，其選擇或去選擇(繞過)非揮發性暫存器檔案級K，如後所詳述者。組態選擇電路26可被使用以選擇哪一個非揮發性組態閂鎖被程式化及哪一個就讓它這樣子。
組態選擇電路26可為具有控制電路的解碼器邏輯，例如使用於記憶體陣列剩餘列或行選擇，如美國專利第5,345,110號所述，其全部內容係併入於此作為參考。替代地，組態選擇電路26可利用連續的組態控制暫存器，如U.S.Patent No.Re.34,363所述，其全部內容係併入於此作為參考。後文將詳述組態選擇電路。
使用以選擇非揮發性暫存器檔案級之路由開關(Routing Switches used to Select Nonvolatile Register File Stages)
圖3A說明切換電路30，其可使用以當形成圖2之非揮發性暫存器檔案20時，包含或繞過對應的非揮發性暫存器檔案級。切換電路30輸出C係連接至每一個CMOS轉換裝置TR1及TR2的一側，其中CMOS轉換裝置係根據一般產業實務使用並聯PFET及NFET來形成，如圖3A所示。轉換裝置TR1之相反側係連接至訊號A而轉換裝置TR2之相反側係連接至訊號B。控制訊號SK驅動反相器INV1之輸入。反相器INV1之輸出驅動反相器INV2之輸入、及TR1之PFET控制閘極及TR2之NFET控制閘極。反相器INV2之輸出驅動TR1之NFET控制閘極及TR2之PFET控制閘極。
圖3B說明切換電路35，其可使用以當形成圖2之非揮發性暫存器檔案20時，包含或繞過對應的非揮發性暫存器檔案級。切換電路35端點C係連接至每一個CMOS轉換裝置TR1及TR2的一側，其中CMOS轉換裝置係根據一般產業實務使用圖3B所示之並聯PFET及NFET來形成，如圖3A所示。轉換裝置TR1之相反側係連接至端點A而轉換裝置TR2之相反側係連接至端點B。控制訊號SK驅動TR2之PFET控制閘極及TR1之NFET控制閘極。輔助控制訊號SKb驅動TR2之NFET控制閘極及TR1之PFET控制閘極。
操作時，如圖3C所示，若輸入控制訊號SK為高(例如1.5至2.5伏特)時，則CMOS轉換閘極TR1為ON，且對應的PFET及NFET並聯裝置皆於ON狀態，且端點C係連接至端點A。CMOS轉換裝置TR2為OFF。然而，若輸入訊號SK為低(例如零伏特)，則CMOS轉換閘極TR2為ON，且對應的PFET及NFET並聯裝置皆於ON狀態，且端點C係連接至端點B。CMOS轉換裝置TR1為OFF。應注意的是，當SK為高時，則SKb為低，且當SK為低時，則SKb為高。
切換電路30或切換電路35操作時，如圖3所示，端點A及B可為輸入訊號，其可路由至輸出C作為控制訊號SK(或控制訊號SK及SKb)的功能。替代地，端點C可為輸入訊號，其可路由至端點A或端點B作為控制訊號SK(或控制訊號SK及SKb)的功能。當切換電路30或切換電路35係使用作為開關SW1......SW(M＋N)的代表開關SK(如圖2所示)時，端點A可使用作為連接至對應至非揮發性暫存器檔案級K之輸出的第一輸入，且端點B可使用作為連接至非揮發性暫存器檔案級K之輸入的第二輸入，其可被使用以繞過例如對應的非揮發性暫存器檔案級K，如上述對於圖2所示之非揮發性暫存器檔案20操作所描述者。
利用非揮發性訊號源之路由開關控制(Routing Switch Control by Nonvolatile Signal Sources)
至用以選擇或去選擇個別非揮發性暫存器檔案級(例如對於圖2及圖3於上所述之非揮發性暫存器檔案級K)的路由電路30或35之控制訊號可藉由非揮發性閂鎖來供應，例如一個閂鎖供應至每一開關。一個方式是根據雷射熔絲(其係使用雷射燒蝕來程式化)而使用各種閂鎖。這些雷射熔絲可由例如經圖案化的金屬或多晶矽元件來形成。替代地，此雷射熔絲可使用經圖案化的奈米織物電阻器來形成，該奈米織物電阻器類似於以奈米織物為基的(nanofabric－based)電阻器，其係說明於美國專利申請案第11/230,876號，發明名稱為”Resistive Elements using Carbon Nanotubes”，申請日為2005年9月20日，其全部內容係併入於此作為參考。
另一方式為使用根據電子熔絲或電子反熔絲之閂鎖，如Bertin et al.之美國專利第6,570,806號所述，其全部內容係併入於此作為參考。這些閂鎖類型係使用作為OTP(one－time－programmable)閂鎖。
尚有另一方式為引入根據非揮發性奈米管開關的電阻之新的閂鎖作為邏輯狀態熔絲或反熔絲儲存元件，例如美國專利申請案第11/280,786號所述之開關。根據非揮發性奈米管開關之電阻來儲存邏輯狀態之新的閂鎖可為OTP或可在美國專利申請案第11/280,786號所述之抹除/程式化/讀取模式中被使用超過一次(多次)。應注意的是，說明於美國專利申請案第11/280,599號之非揮發性暫存器檔案級(或如後文所述，此級的修改)可被使用作為非揮發性邏輯狀態儲存閂鎖。
於所有的情形中，於關上(導電)狀態或打開(不導電)狀態中之熔絲或反熔絲的非揮發性抗性狀態係被使用以表示第一或第二邏輯狀態。該閂鎖電路將熔絲(或反熔絲)非揮發性抗性狀態轉換成對應的電氣電壓位準(其表示邏輯1或0)。此對應的電壓位準被傳送作為至圖3所示之路由電路30或35之控制訊號。依此方式，非揮發性閂鎖之邏輯狀態可被使用以選擇或去選擇(繞過)圖2所示之非揮發性暫存器檔案級。
根據使用熔絲的雷射燒蝕作為程式化手段的非揮發性閂鎖之非揮發性訊號源(Nonvolatile Signal Sources based on Nonvolatile Latches using Laser Ablation of Fuses as a Programming Means)
圖4說明包含熔絲元件41(其顯示為具有連接至選通(strobe)裝置(電晶體)T5於節點42之第一熔絲端點及連接至接地於節點43之第二熔絲端點)之OTP熔絲電路40。連接至端點45之選通裝置T5的第二端點亦連接至由電晶體T1、T2、T3及反相器裝置46所形成的閂鎖電路。閂鎖預充電裝置(電晶體)T4亦顯示為連接至電源供應VPS 及至端點45。於此閂鎖電路40，晶片被供給電源期間，該預充電及選通電壓係保持於低(例如接地)，而節點45係藉由電晶體T4被預充電至正電壓(VPS )而閂鎖電路40係於第一邏輯狀態，節點45係於高電壓而於節點47之VOUT 處於低電壓。晶片被供給電源期間，電晶體T2係藉由低預充電電壓而保持在OFF狀態，因此保持閂鎖電路40反饋路徑打開，以確保晶片被供給電源完畢後，閂鎖電路40係保持於第一邏輯狀態(VOUT ＝0)。晶片被供給電源完畢後，接著預充電電壓在選通高電壓轉變(使電晶體T2為ON並閂鎖(儲存)第一邏輯狀態於閂鎖電路40，同時使預充電裝置T4為OFF)之前，轉變至高值。當電晶體T2處於ON狀態時，閂鎖電路40反饋路徑係完成，其致能閂鎖電路40以儲存第一邏輯狀態。閂鎖電路40使用金屬或多晶矽非揮發性抗性熔絲元件41以表示兩個邏輯狀態之其中一者。例如，若熔絲元件41保持完整(intact)(導電)，則當選通電晶體T5被啟動時，節點45被放電而閂鎖電路40轉變至第二邏輯狀態，使得節點45處於低電壓節點47之VOUT 處於高電壓。然而，若熔絲41已被藉由雷射燒蝕而程式化(製成不導電)，則節點45沒有被放電，而閂鎖電路40保持在第一邏輯狀態。亦即，閂鎖電路40將非揮發性熔絲的抗性值轉換成表示邏輯0(第一邏輯狀態)或邏輯1(第二邏輯狀態)之電氣電壓位準。
圖2所示之非揮發性暫存器檔案20在製造後被測試，而可用的(良好的)及不可用的(不良的)非揮發性暫存器檔案級由全部N＋M可用的級來識別。若識別出足夠數量的良好的非揮發性暫存器檔案級，此範例中為至少256級，則顯示良好的級不良的級之測試器產生圖(良率圖)被產生。若例如非揮發性暫存器檔案級K之級將被包含於非揮發性暫存器檔案20之形成中，則對應至非揮發性閂鎖K之熔絲41被保持保持完整(導通)，且對應的閂鎖電路40轉變至第二邏輯狀態。然而，若例如非揮發性暫存器檔案級J之級將被繞過(亦即從非揮發性暫存器檔案20排除)，則對應至非揮發性閂鎖J之熔絲41被藉由雷射燒蝕而程式化(寫入)至高電阻狀態(燒斷)，且對應的閂鎖電路40保持於第一邏輯狀態。測試器產生的良率圖被轉換成熔絲位置座標(例如X、Y)以使用雷射燒蝕工具(典型為現成的工業標準雷射工具)而用於雷射燒蝕。
由圖4所示之閂鎖電路40所執行的典型讀取操作係以波形50顯示於圖5：首先，預充電電晶體裝置T4係以訊號51施以脈衝(pulsed)並將節點45預充電至電壓VPS 及將閂鎖電路40預充電至第一邏輯狀態，然後關斷。於其第一邏輯狀態，閂鎖電路40節點45電壓為高而於節點47之輸出電壓VOUT 為低電壓。接著，選通裝置T5係以訊號52施以脈衝(pulsed)為ON。若熔絲元件41為保持完整的，則其為導電的並從節點45排掉(drain off)預充電電壓，迫使閂鎖電路40至第二邏輯狀態，其中節點45係於低電壓，而於節點47之VOUT 係於高電壓。若熔絲元件41已被程式化，則其將不再足以導電以從閂鎖節點45排掉足夠電荷，以充電該閂鎖的邏輯級。於此情形，當選通裝置被啟動時，閂鎖電路40保持於其第一邏輯狀態，節點45為高電壓而於端點47之輸出電壓VOUT 為低。
若非揮發性檔案閂鎖級K將被包含作為圖2所示非揮發性暫存器檔案20中之一級，則於對應的閂鎖電路40之熔絲41保持不變於導電狀態。因此，當對應的閂鎖電路40被選通(strobed)時，其轉變至如上所述之第二邏輯狀態，其中節點45係於低電壓而於節點47之VOUT 係於高電壓。若路由開關30被使用於非揮發性暫存器檔案20，則於輸出47之正電壓VOUT 係被傳送以選擇訊號輸入SK，CMOS轉換閘極TR1被啟動而CMOS轉換閘極TR2被不啟動(deactivated)，如關於圖3A於上所述者。路由開關30連接輸入A與輸出C，其傳送非揮發性暫存器檔案20級K之輸出至非揮發性暫存器檔案20級K＋1之輸入，因此包含級K於非揮發性暫存器檔案20。
應注意的是，若使用圖3B所示之路由開關35代替路由開關30，則於節點47對應至VOUT 的訊號輸入SK及對應至電路閂鎖40之節點45的輔助選擇訊號輸入SKb兩者皆被提供。因此，路由開關35連接輸入A與輸出C，其傳送非揮發性暫存器檔案20級K之輸出至非揮發性暫存器檔案20級K＋1之輸入，因此包含級K於非揮發性暫存器檔案20。
若非揮發性檔案閂鎖級J將被排除為非揮發性暫存器檔案20中之一級，則於對應的閂鎖電路40之熔絲41被程式化至不導電狀態。因此，當對應的閂鎖電路40被選通時，其保持在第一邏輯狀態，如上所述，其中節點45係於高電壓而於節點47之VOUT 係於低電壓。若路由開關30被使用於非揮發性暫存器檔案20，則於輸出47之低(接近零)電壓VOUT 係被傳送以選擇訊號輸入SJ，CMOS轉換閘極TR2被啟動而CMOS轉換閘極TR1被不啟動(deactivated)，如關於圖3A於上所述者。路由開關30連接輸入B與輸出C，其繞過非揮發性暫存器檔案20級J之輸出至非揮發性暫存器檔案20級J＋1之輸入，因此包含級J於非揮發性暫存器檔案20。
應注意的是，若使用圖3B所示之路由開關35代替路由開關30，則於節點47對應至VOUT 的訊號輸入SJ及對應至電路閂鎖40之節點45的輔助選擇訊號輸入SJb兩者皆被提供。因此，路由開關35連接輸入B與輸出C，其繞過非揮發性暫存器檔案20級J之輸出至非揮發性暫存器檔案20級J＋1之輸入，因此包含級J於非揮發性暫存器檔案20。
根據使用經圖案化的奈米織物熔絲的雷射燒蝕作為程式化手段的非揮發性閂鎖之非揮發性訊號源(Nonvolatile Signal Sources based on Nonvolatile Latches using Laser Ablation of Patterned Nanofabric Fuses as a Programming Means)
使用金屬或多晶矽電阻器元件之經圖案化的雷射熔絲(電阻器)需要在雷射燒蝕期間移除相當大量的材料。典型工業實務需要穿透電介質層的開口，以曝露熔絲區域，使得熔絲材料因相當大量的材料(金屬或半導體)而在雷射燒蝕期間透過該開口而排出。
由經圖案化的奈米管層形成的雷射熔絲在半導體製程中很容易在任何點集成。同樣的，熔絲(或電阻器)形成的(fuse－formed)經圖案化的奈米管層在雷射燒蝕期間需要移除少量的材料。因此，經圖案化的奈米管雷射熔絲可用穿透電介質層的開口進行雷射燒蝕，或當以保護的絕緣膜覆蓋時，提供電介質層對雷射能量而言為透明的(transparent)。經圖案化的奈米織物電阻器係說明於美國專利申請案第11/230,876號。
由於熔絲不適當的燒斷，在電阻器中產生極小的間隙，故金屬及多晶矽熔絲亦可自行復原。若該裝置在例如高放射性的環境之高溫度環境中使用，則可發生材料擴散，其將使先前燒斷的電阻器短路，產生透過該熔絲元件的漏洩路徑。由於奈米管織物之小尺寸及奈米管中存在的強C－C鍵結，燒斷的織物之重新連接的能力小至不存在。
圖6說明經圖案化的奈米織物熔絲及對應的接點，其可以圖4所示之閂鎖電路40中的熔絲41代替。圖6熔絲對應至經圖案化的以奈米織物為基的電阻器(例如美國專利申請案第11/230,876號所示者)，其可包含於半導體(或陶瓷、有機、或其他封裝)製程中之任何垂直層。經圖案化的奈米織物熔絲可使用於任何產品，例如處理器、控制器、數位訊號處理器、ASICs、可程式化的邏輯陣列及其他邏輯產品。經圖案化的奈米織物熔絲亦可使用於記憶體產品，例如DRAM、SRAM、EEPROM、CRAM；FeRAM、MRAM、及NRAM。於非揮發性的暫存器檔案閂鎖20之情形，由於使用於圖2所示之非揮發性的暫存器檔案閂鎖20級之非揮發性奈米管開關係使用一或多個沉積的奈米織物之層(其接著可使用特定光刻方法而圖案化成非揮發性奈米管開關)來形成，故使用經圖案化的奈米織物熔絲作為閂鎖電路40中之熔絲元件41可為特別地有用。用以形成熔絲41之奈米織物層可被沉積於垂直集成的結構中之任何地方。替代地，奈米管熔絲可使用相同奈米織物層(用以製造使用於非揮發性暫存器檔案級之非揮發性奈米管開關)來形成。此奈米織物層可位於垂直集成的結構中之任何地方。製造奈米織物層級元件的方法在參考的專利文件中有更詳細的說明。
圖6A顯示經圖案化的奈米織物電阻器熔絲60的平面圖，其被製成(在絕緣層沉積之前)包含經圖案化的奈米織物61電阻器與接點62及接點62’。經圖案化的奈米織物元件61的片電阻(sheet resistance)係由控制奈米織物的多孔性(porosity)、用以形成奈米織物元件61的奈米管織物層的數量、以及其他變數所控制。奈米織物可以一可靠的均勻方式被施加至一表面，使得奈米織物的電氣性質可被控制。可使用例如旋塗(spin－on)或噴霧(spray－on)技術來施加奈米織物層。經圖案化的奈米織物61可控制片電阻從例如1K－Ohm至1M－Ohm。接點電阻及片電阻之各種範例係說明於美國專利申請案第11/230,876號。圖6B顯示雷射燒蝕已移除區域63後之熔絲60。
接點62及62’可用於接點及互連(interconnect)的目的，如剖面圖6C所示(在絕緣件沉積之後)。絕緣件68可被沉積作為絕緣保護層，以完成絕緣的經圖案化的奈米織物電阻器熔絲65。圖6D顯示熔絲65(雷射燒蝕已移除區域63後)之剖面。接點及互連材料的範例為元素金屬(例如Ru、Ti、Cr、Al、Au、Pd、Ni、W、Cu、Mo、Ag、In、Ir、Pb、Sn)、以及金屬合金(例如TiAu、TiCu、TiPd、PbIn、及TiW)，亦可使用美國專利申請案第11/230,876號所述之其他合適的導體、或導電氮化物、氧化物、或矽化物(例如RuN、RuO、TiN、TaN、CoSix 及TiSix )。絕緣件層可為SiO2 、SiNx 、Al2 O3 、BeO、聚醯亞胺(polyimide)、聚脂樹脂(Mylar)、或其他適合的絕緣材料。
藉由沉積絕緣的經圖案化的奈米織物電阻器熔絲65，經圖案化的奈米織物電阻器熔絲65可被使用作為圖4所示閂鎖40中之熔絲41，使得端點62係接觸節點42而端點62’係接觸節點43。
熔絲65可保持保持完整或者藉由雷射燒蝕而程式化(燒斷)。圖6B及6D分別顯示圖6A及6C，雷射燒蝕之前與之後。熔絲材料(例如金屬或多晶矽)需要移除相對大量的材料且典型保持為不絕緣，如前所述。有多個SWNTs及/或MWNTs構成的奈米織物(其直徑範圍分別在1至5nm或5至20nm)，導致多個SWNTs及/或MWNTs之雷射燒蝕移除少量的材料，使得熔絲65可在絕緣層存在的情形下被程式化(燒斷)，提供該絕緣層對於使用的雷射光波長為透明的。替代地，為了雷射燒蝕的目的，在經圖案化的奈米織物61元件上之絕緣材料68的一部份可被移除。
操作時，圖4所示的閂鎖40之邏輯狀態反射使用作為閂鎖40中熔絲41之經圖案化的奈米織物電阻器熔絲65的電阻狀態。例如，若熔絲元件41保持不變(導電)(如圖6A或6C所示)，當選通電晶體T5被啟動時，節點45係放電而閂鎖電路40轉變至第二邏輯狀態，使得節點45處於低電壓而於節點47之VOUT 處於高電壓。然而，若熔絲41已藉由雷射燒蝕而被程式化(製成不導電)(如圖6B或6D所示)，則節點45沒有被放電而閂鎖電路40保持在第一邏輯狀態。亦即，閂鎖電路40將非揮發性熔絲65電阻值轉換成表示邏輯0(第一邏輯狀態)或1(第二邏輯狀態)的對應電氣電壓位準。
根據使用電子熔絲或反熔絲作為程式化手段的非揮發性閂鎖之非揮發性訊號源(Nonvolatile Signal Sources based on Nonvolatile Latches using Both Electronic Fuses or Antifuses as a Programming Means
雷射燒蝕需要將熔絲置於大尺寸(大足跡(footprint))的區域(由於雷射點尺寸與對準)，且與鄰近電路間需要有間距(clearance)。熔絲底下不能置放任何裝置。
由金屬或多晶矽阻抗的線路(trace)所構成之電子熔絲(e－fuses)可適合置入較小區域的區域(相較於使用雷射燒蝕之熔絲的區域)。同樣的，電子熔絲可在晶片被封裝之前或之後被啟動。電子熔絲在製成時係於ON(導電)抗性狀態(典型在數百ohms)且係藉由造成局部的I2 R熱之電流而被程式化(燒斷)至大於100K至1MOhm範圍之OFF(不導電)狀態。典型地，此程式化電流係於milli－Ampere範圍內。應注意的是，e－fuse有時會簡單的稱為熔絲。
電子反熔絲(e－antifuses)典型地由電容器結構來形成，該電容器結構包含金屬或多晶矽電容器板及薄絕緣件，例如SiO2 及/或SiNx 。電子反熔絲在製成時係於OFF(不導電)狀態(典型在10M Ohm及其以上之範圍)且係藉由施加8至12伏特之電壓而被程式化(燒斷)至ON(導電)狀態，及程式化電流係於milli－Ampere範圍內。ON(導電)電阻值典型於1K至50K Ohm範圍。應注意的是，e－antifuse有時會簡單的稱為反熔絲。
圖7顯示設計以符合電子可程式化(OTP)e－fuses及電子可程式化(OTP)e－antifuse(如Bertin et al.之美國專利第6,570,806號所述者)之通用熔絲閂鎖70的代表。通用閂鎖70係適於提供不同閂鎖抗性跳脫點(trip point)(稱為原有閂鎖跳脫電阻)供不同熔絲或反熔絲閂鎖電路類型調節ON狀態及OFF狀態電阻值中的差，如美國專利第6,570,806號所述者。閂鎖70可被使用作為圖2之非揮發性組態閂鎖1(24－1)......非揮發性組態閂鎖N＋M(24－(N＋M))。
於圖7所示之通用閂鎖電路70，於圖4所示之熔絲閂鎖電路40已被修改而包含第一e－fuse或通過電晶體T5及T6之選通路徑80，且其包含連接至電晶體T6的節點72及至源極電壓VSOURCE_F 節點73之電氣熔絲元件71。電晶體T6係被控制在線性區域內，其具有通道電阻，當與e－fuse 71之電阻(典型為例如200Ohms)結合時，導致如美國專利第6,570,806號所述10KOhms的閂鎖抗性跳脫點。10KOhms的閂鎖抗性跳脫點符合數百Ohms之e－fuse ON電阻，及至少100kOhms之OFF電阻。應注意的是，當閂鎖70之狀態被設定時，節點73係於零(接地)電壓。
電晶體T7已被加入於節點72及接地之間，以供e－fuse程式化之目的。E－fuse程式化期間，電壓源VSOURCE_F 係被施加至節點73。若電晶體T7藉由輸入程式化啟動電壓VP－F 而被導通，則程式化電流流過熔絲71，且熔絲71轉變至高電阻狀態。若電晶體T7保持OFF，則熔絲71沒被程式化且保持於低電阻(ON)狀態。E－antifuse74可僅被程式化一次。典型地，需要在milli－Ampere範圍內的程式化電流。多晶矽熔絲及程式化要求的範例係描述於美國專利第6,624,499號及第6,008,523號，其全部內容係併入於此作為參考。
於圖7所示之通用閂鎖電路70，於圖4所示之熔絲閂鎖電路40已被修改而包含第二e－antifuse或通過電晶體T8及T9之選通路徑81，且其包含連接至電晶體T9的節點75及至源極電壓VSOURCE_AF 節點76之電氣反熔絲元件74。電晶體T9係被控制在線性區域內，其具有通道電阻，當與e－antifuse 74之電阻(典型為例如10KOhms至50KOhms)結合時，導致如美國專利第6,570,806號(其全部內容係併入於此作為參考)所述100KOhms的閂鎖抗性跳脫點。100KOhms的抗性跳脫點符合數千Ohms之e－antifuse ON電阻，及至少1MOhm之OFF電阻。應注意的是，當閂鎖70之狀態被設定時，節點76係於零(接地)電壓。
電晶體T10已被加入於節點75及接地之間，以供e－antifuse程式化之目的。E－antifuse程式化期間，電壓源VSOURCE_AF 係被施加至節點76。若電晶體T10藉由輸入程式化啟動電壓VP－AF 而被導通，則程式化電流被施加越過e－antifuse74、少量電流(micro－Amperes)流動、且e－antifuse74轉變至低電阻狀態。若電晶體T10保持OFF，則e－antifuse74沒被程式化且保持於高電阻(OFF)狀態。熔絲可僅被程式化一次。典型地，VSOURCE_AF 係於8至12伏特的範圍，而對應的程式化電流在micro－Ampere範圍內。反熔絲及程式化要求的範例係描述於美國專利第5,956,282號，其全部內容係併入於此作為參考。
通用閂鎖電路70輸出節點78對應至閂鎖電路70輸出節點47。通用閂鎖店路70節點77(輸出節點78的輔助)對應至閂鎖電路70節點45。若通用閂鎖電路70之原有閂鎖跳脫電阻係設計為100kOhms，則通用閂鎖電路70可對由電洞－電子對所產生的alpha粒子的宇宙射線對於擾動(upset)為更敏感(相較於閂鎖電路40)。因此，可將安定電容器79加入至輸出節點78，且可將安定電容器79’加入至輔助節點77。安定電容器值可為例如10至20fF。
當使用e－fuse71於選通路徑80時，用於通用閂鎖電路70之讀取操作係相同於使用熔絲41用於閂鎖電路40之讀取操作。因此，若非揮發性檔案閂鎖級K將被包含於圖2所示之非揮發性暫存器檔案20中之級，則於對應的通用閂鎖電路70中之e－fuse71保持在導電狀態。因此，當對應的通用閂鎖電路70被選通時，其轉變至第二邏輯狀態，如前所述者，其中節點77係於低電壓而於節點78之VOUT 係於高電壓。若路由開關30被使用於非揮發性暫存器檔案20，則於輸出78上之正電壓VOUT 被傳送以選擇訊號輸入SK，CMOS轉換閘極TR1被啟動而CMOS轉換閘極TR2被不啟動(deactivated)，如關於圖3A於上所述者。路由開關30連接輸入A與輸出C，其傳送非揮發性暫存器檔案20級K之輸出至非揮發性暫存器檔案20級K＋1之輸入，因此包含級K於非揮發性暫存器檔案20。
當使用e－fuse71於選通路徑80時，用於通用閂鎖電路70之讀取操作係相同於使用熔絲41用於閂鎖電路40之讀取操作。因此，若非揮發性檔案閂鎖級J將被排除於圖2所示之非揮發性暫存器檔案20中之級，則於對應的通用閂鎖電路70中之e－fuse71係被程式化至不導電狀態。因此，當對應的通用閂鎖電路70被選通時，其保持於第一邏輯狀態，如前所述者，其中節點77係於高電壓而於節點78之VOUT 係於低電壓。若路由開關30被使用於非揮發性暫存器檔案20，則於輸出78上之低(接近零)電壓被傳送以選擇訊號輸入SJ，CMOS轉換閘極TR2被啟動而CMOS轉換閘極TR1被不啟動(deactivated)，如關於圖3A於上所述者。路由開關30連接輸入B與輸出C，其繞過非揮發性暫存器檔案20級J之輸出至非揮發性暫存器檔案20級J＋1之輸入，因此排除級J於非揮發性暫存器檔案20。
應注意的是，對於通用閂鎖電路70，若節點78為正且若節點78輸出被製成可選擇訊號輸入SK且輔助節點77輸出被製成可選擇切換電路35之訊號輸入SKb，則級K將被包含於暫存器檔案20中。然而，若節點78為零被製成可選擇訊號輸入SJ且輔助節點77被製成可選擇切換電路35之訊號輸入SJb，則級J將被包含於暫存器檔案20中，如前對於閂鎖電路40所述者。
當使用e－antifuse74於選通路徑81時，用於通用閂鎖電路70之讀取操作係相反(opposite)於使用熔絲41(關於程式化)用於閂鎖電路40之讀取操作。因此，若非揮發性檔案閂鎖級K將被包含於圖2所示之非揮發性暫存器檔案20中之級，則於對應的通用閂鎖電路70中之e－antifuse74係從不變的一般不導電狀態被程式化至導電狀態。因此，當對應的通用閂鎖電路70被選通時，其轉變至第二邏輯狀態，如前所述者，其中節點77係於低電壓而於節點78之VOUT 係於高電壓。若路由開關30被使用於非揮發性暫存器檔案20，則於輸出78上之正電壓VOUT 被傳送以選擇訊號輸入SK，CMOS轉換閘極TR1被啟動而CMOS轉換閘極TR2被不啟動(deactivated)，如關於圖3A於上所述者。路由開關30連接輸入A與輸出C，其傳送非揮發性暫存器檔案20級K之輸出至非揮發性暫存器檔案20級K＋1之輸入，因此包含級K於非揮發性暫存器檔案20。
當使用e－antifuse74於選通路徑81時，用於通用閂鎖電路70之讀取操作係相反(opposite)於使用熔絲41(關於程式化)用於閂鎖電路40之讀取操作。因此，若非揮發性檔案閂鎖級J將被包含於圖2所示之非揮發性暫存器檔案20中之級，則於對應的通用閂鎖電路70中之e－antifuse74係從保持在不導電狀態。因此，當對應的通用閂鎖電路70被選通時，其保持於第一邏輯狀態，如前所述者，其中節點77係於高電壓而於節點78之VOUT 係於低電壓。若路由開關30被使用於非揮發性暫存器檔案20，則於輸出78上之低(接近零)電壓VOUT 被傳送以選擇訊號輸入SJ，CMOS轉換閘極TR2被啟動而CMOS轉換閘極TR1被不啟動(deactivated)，如關於圖3A於上所述者。路由開關30連接輸入B與輸出C，其繞過非揮發性暫存器檔案20級J之輸出至非揮發性暫存器檔案20級J＋1之輸入，因此包含級J於非揮發性暫存器檔案20。
應注意的是，對於通用閂鎖電路70，若節點78為正且若節點78輸出被製成可選擇訊號輸入SK且輔助節點77輸出被製成可選擇切換電路35之訊號輸入SKb，則級K將被包含於暫存器檔案20中。然而，若節點78為零被製成可選擇訊號輸入SJ且輔助節點77被製成可選擇切換電路35之訊號輸入SJb，則級J將被包含於暫存器檔案20中，如前對於閂鎖電路40所述者。
根據使用非揮發性奈米管開關作為電子熔絲或反熔絲作為程式化手段的非揮發性閂鎖之非揮發性訊號源(Nonvolatile Signal Sources based on Nonvolatile Latches using Nonvolatile Nanotube Switchesas Electronic Fusesor Antifuses as a Programming Means
典型地，使用金屬或多晶矽線路之OTP電子熔絲具有相對小的電阻值(通常在100Ohm範圍內)且需要相對大的電流(milli－Ampere範圍內)，以達到足夠高的I2 R電源消耗，以導致熔絲從導電狀態轉變為不導電狀態。同樣的，電子熔絲長度典型長於最小尺寸以達到足夠電阻以避免需要甚至更高的電流。結果，電子熔絲的尺寸不佳且保持相對大的尺寸，即使每一個新一代的技術中之技術尺寸已降低。
典型地，OTP電子反熔絲在薄絕緣件層(例如5至10nm的SiO2 及/或SiNx )的任一側使用具有金屬或半導體(例如多晶矽)材料之電容器板的電容器結構，且需要相對高的崩潰電流(例如範圍在8至12伏特)，其尺寸不容易調整。電子反熔絲的尺寸不佳且保持相對大的尺寸，即使每一個新一代的技術中之技術尺寸已降低。
所需要者為可縮放的熔絲及/或可縮放的反熔絲，其可用矽積體電路技術(例如CMOS及雙極記憶體、邏輯、混合訊號等)容易地集成，且可縮小尺寸，作為新技術時代的程式化電壓及電流係被引入。非揮發性奈米管開關(描述於美國專利申請案第11/280,786號)為可縮放的非揮發性奈米管開關，其可在製程流中的任何方便點被加入。這些可縮放的非揮發性奈米管開關可用以代替非揮發性電子熔絲或反熔絲。
圖8顯示設計以容納非揮發性奈米管開關83之閂鎖電路82，其描述於美國專利申請案第11/280,786號且進一步於後文中參考圖9概述。閂鎖82係設計以提供閂鎖抗性跳脫點，其係關於美國專利第6,570,806號所述100kOhms之原有閂鎖跳脫電阻，其全部內容係併入於此作為參考。100kOhms之原有閂鎖跳脫電阻被選擇係因為非揮發性奈米管開關ON電阻典型在10kOhm至50kOhm電阻範圍內，如圖1C所示。非揮發性奈米管開關OFF電阻典型大於1GOhm或更大，如圖1C所示。
於圖8所示之閂鎖電路82，圖7所示之通用熔絲閂鎖70已被修改以包含通過電晶體T5及T6’之非揮發性奈米管開關選通路徑86，且其包含連接至電晶體T6’的節點85及至電壓源極VSOURCE_F 節點84之非揮發性奈米管開關元件83。電晶體T6’係被保持在線性區域內，其具有通道電阻，當與非揮發性奈米管開關之電阻(典型為例如10kOhms至50kOhms)結合時，導致如美國專利第6,570,806號所述100kOhms的閂鎖抗性跳脫點。100kOhms的閂鎖抗性跳脫點符合10kOhms至50kOhms之非揮發性奈米管開關ON電阻，及至少1MOhms之OFF電阻(非揮發性奈米管開關OFF電阻典型為1GOhm或更大)。應注意的是，當閂鎖82之狀態被設定時，節點84係於零(接地)電壓。
關於圖8於前文進一步說明之閂鎖82顯示NV NT開關83，其具有連接至節點84的一端點(程式化/抹除脈衝VOUT 係由此施加)，及連接至共同節點85及操作模式選擇電晶體T7’之汲極的第二端點。閂鎖電路82的操作係關於NV NT開關83以相對高的電阻範圍(10kOhm至50kOhm)來說明。然而，NV NT開關83可在較低的電阻範圍，例如100Ohm至10kOhm範圍。
閂鎖電路82亦對於連接至共同節點85之特定閂鎖組態來說明，其由反相器INV構成，具有反饋致能/去能手段之反相器係由電晶體T1、T2、T3及對應的互連手段來形成。同樣包含的有預充電及選通電晶體T4及T5及其互連，以及連接至共同節點85之偏壓電晶體T6’(典型在線性區域)。不同閂鎖組態可被連接至共同節點85以達成對應的功能及操作，如關於閂鎖電路82所述者。閂鎖電路82(及產業上已知的許多其他閂鎖電路組態)可被使用以將NV NT開關83之低電阻及高電阻狀態轉換成對應至高及低電壓輸出VOUT 值的邏輯”1”及邏輯”0”狀態。同樣的，使用以供額外的閂鎖穩定性之電容器89及89’為選項的(optional)且在許多組態中沒有使用。這些電容器亦可於閂鎖電路82省略。
當談論到經程式化的狀態時，例如，在使用於非揮發性閂鎖(例如圖7所示之閂鎖70)之OTP非揮發性電子熔絲(e－fuse)及使用於圖1及2所示之非揮發性暫存器檔案10、15、20中之可縮放的非揮發性奈米管開關之間，會有術語不同的情形。當在相同的說明中討論到非揮發性閂鎖級非揮發性暫存器檔案時，這些術語不同的情形會導致混淆。為了清楚的目的，表1及表2顯示術語的差別。
於表1，使用於一閂鎖的e－Fuse在製成時(as－fabricated)係於ON狀態，且可被程式化一次(OTP)至OFF狀態。因此，e－Fuse OFF狀態在對應的習知術語及此說明書中的對應術語係稱為經程式化的(programmed)狀態。
相反的，如表2所示，典型使用於非揮發性暫存器檔案之非揮發性奈米管開關(NV NT開關)(如圖1及2所示)在製成時(as－fabricated)係於ON狀態，NV NT開關OFF狀態在所參考的專利文件中及此說明書中的對應術語係稱為經抹除的(erased)狀態。由於NV NT開關可循環多次，故因OFF狀態轉變至ON狀態之ON狀態在所參考的專利文件中及此說明書中的對應術語係稱為經程式化的(programmed)狀態。
參考表1，在閂鎖中e－Fuse已由可縮放的非揮發性奈米管開關(NV NT開關)代替之情形下，術語係根據應用而定。若NV NT開關應用需要在ON及OFF狀態之間改變多次，則OFF狀態被考慮為經抹除的(erased)而ON狀態為經程式化的(或在製成時)。然而，若NV NT開關將被使用作為OTP e－fuse代替，則NV NT開關可稱為奈米管熔絲(nt－Fuse)(新的術語)。因此，於OTP模式，OFF狀態可稱為經程式化的狀態，圖表1所示，代替經抹除的狀態。經程式化的OFF狀態僅使用於圖8之非揮發性閂鎖82，且僅在閂鎖82使用於OTP模式中時。於閂鎖82，當使用於OTP模式時，術語”nt－Fuse”對應至NV NT開關83。
應注意的是，不像e－Fuses，NV NT開關為(且運作為)非揮發性奈米管開關且因此可在ON及OFF狀態間改變數次。因此，NV NT開關比OTP e－Fuses有更多的功用。產品組態在程式化後會被改變，即使在現場(field)中，當使用NV NT開關作為閂鎖電路的部份。例如，圖2所示之非揮發性暫存器檔案在一或多個256個級中可經歷錯誤。此會發生在一般操作情況，或會發生在暴露於嚴厲的環境(例如高度的輻射、高溫、或當操作於現場中之應用的其他情況)。若此情形發生時，則假設額外的未使用之閂鎖存在，並假設使用的非揮發性組態控制閂鎖係類似於圖8所示之閂鎖82，則組態選擇電路26可藉由改變對應的NV NT開關之ON及OFF狀態來重置所需的非揮發性組態閂鎖，以恢復非揮發性暫存器檔案20操作。
關於使用e－Fuses之非揮發性閂鎖所使用的術語係顯示於表1且係說明於美國專利第6,570,806號。關於使用NV NT開關之非揮發性暫存器檔案所使用的術語係顯示於表1及表2且係說明於美國專利申請案第11/280,786及11/280,599號。
電晶體T7’已加入節點85及接地之間，以供NV NT開關程式化目的。NV NT開關程式化期間，電壓源VSOURCE 係被施加至節點84。電晶體T7’可在VSOURCE 轉變之前或之後藉由輸入程式化/抹除啟動電壓VPE 而被導通，且可施加一(或數個)電壓脈衝，電流可流過NV NT開關83，且根據期望的操作，NV NT開關可從低轉變至高電阻狀態，或從高轉變至低電阻狀態。若電晶體T7’保持OFF，則NV NT開關83保持在相同狀態。NV NT開關83可被改變狀態一次或可在ON及OFF狀態間循環多次。
圖9A顯示兩端非揮發性奈米管開關90之剖面代表圖。奈米織物元件93係設置於基板95上，其包含一絕緣件94層。通道長度LCHANNEL 之奈米織物元件93至少部份覆蓋兩端，如導電元件91及92，其皆直接地沉積於奈米織物元件93上。製造奈米織物元件之方法係於所結合的專利參考文件中有更詳細的說明。
非揮發性奈米管開關90保護涉及在非揮發性奈米管開關上面沉積適合的電介質層96。此方式的一範例為使用旋塗式(spin－coated)聚偏二氟乙烯樹脂(polyvinyledenefluoride；PVDF)、聚醯亞胺(polyimide)、或其他適合的絕緣材料，與非揮發性奈米管開關直接接觸。接著，使用合適的輔助電介質保護膜(例如礬土或二氧化矽)來密封下面的PVDF、聚醯亞胺、或其他適合的絕緣材料，並提供對非揮發性奈米管開關操作係強健(robust)的保護。非揮發性奈米管開關90或90’可包含(插入)於積體電路製程流中的任何點。典型用於開關90的程式化及抹除電流大約為1－50micro－Ampere，或低於程式化一般e－fuse所需的電流二至三階(order)的強度。
圖9B顯示兩端非揮發性奈米管開關90’之剖面代表圖。奈米織物元件93’係設置於絕緣件97及接點91’及92’上。絕緣件97及接點91’及92’係設置於基板95’，其包含絕緣件94’。絕緣件97可具有較絕緣件94’低的熱傳導性。通道長度LCHANNEL 之奈米織物元件93’至少部份覆蓋兩端，如導電元件91’及92’，其皆於奈米織物元件93’的沉積之前沉積。開關90’較開關90更容易於半導體製程中集成。
結構90’的優點為大量的I2 R電源係損失於該基板；因此，若選擇具有較94’小的熱傳導性之絕緣件97，則奈米管織物在較低電流的切換會變容易，因為損失於下面的基板之熱變少。不期望由定理來限制，發明人相信兩端奈米管開關會首先起作用，因為該織物內的熱，其造成碳－碳及/或碳－金屬的鍵之斷裂及重新形成，如美國專利申請案第11/280,786號所述。因此，較少熱損失於該基板會使較小的施加的電壓”打斷(break)”奈米管開關，從而使該開關切換成OFF狀態。
非揮發性奈米管開關90’保護涉及在非揮發性奈米管開關上面沉積適合的電介質層97’。此方式的一範例為使用旋塗式(spin－coated)聚偏二氟乙烯樹脂(polyvinyledenefluoride；PVDF)、聚醯亞胺(polyimide)、或其他適合的絕緣材料，與非揮發性奈米管開關直接接觸。接著，使用合適的輔助電介質保護膜(例如礬土或二氧化矽)來密封下面的PVDF、聚醯亞胺、或其他適合的絕緣材料，並提供對非揮發性奈米管開關操作係強健(robust)的保護。非揮發性奈米管開關90或90’可包含(插入)於積體電路製程流中的任何點。非揮發性奈米管開關90或90’係於美國專利申請案第11/280,786及11/280,599號有更詳細的說明。典型用於開關90’的程式化(抹除)電流大約為1－20micro－Ampere，或低於程式化一般e－fuse的電流所需的十幾(10’s)milli－Amperes之電流的三階的強度。
圖9C顯示非揮發性奈米管開關90”保護前且對應至圖9B剖面圖中之非揮發性奈米管開關90’的SEM影像。非揮發性奈米管開關90”包含奈米管元件93”、接點91”及92”、及絕緣件94”。非揮發性奈米管開關90及90’已製造為具有尺寸在250nm至22nm之通道長度LCHANNEL ，從而降低非揮發性奈米管開關大小並降低程式化電壓，如後文所示。
圖9D顯示兩端NRAM開關90'''之變化，其包含具有懸吊的奈米管織物98之懸吊的間隙區域99及99’。此結構對於描述於美國專利申請案第11/280,786號之奈米管開關會具有最佳化的電氣及熱性質。90'''之切換能力的改良之原因在於：於懸吊的區域內，沒有熱損失於周圍的基板。因此，要將奈米管加熱至期望的溫度以供切換的發生，僅需較小的電壓與電流(如於美國專利申請案第11/280,786號所述者)。該通道長度的範圍從約50nm至金屬接點91'''及92'''之間主動區域的整個長度。此結構的另一優點為：不需要縮放比例以降低光刻節點以達成較低的切換電壓。應注意的是，僅使用較低的間隙99即足夠。
有了合適的設計條件，奈米管將不會僅在懸吊的區域內中斷。預想的到的是，該織物中一部分的奈米管將切換為OFF於基板97'''，以允許NRAM開關循環。
使用於懸吊的區域之空穴亦可以氧化氣體(例如O2 或O3 )來填滿以進一步降低燒斷奈米管熔絲所需的電流。此對於不需要被程式化的OTP裝置將會是有用的。
圖9所示之非揮發性奈米管開關在製成時通常為ON。當非揮發性奈米管開關(例如圖1C所示之NV NT開關16)可在ON及OFF狀態間循環好幾百萬次(如圖1C所示)時，其係被初始地形成為相對地高的電阻開關。參考圖8所示之非揮發性閂鎖82，若非揮發性奈米管開關83係類似於NV NT開關16，則於導電狀態之RON 將典型地具有10kOhms至50kOhms之電阻範圍。若關於閂鎖電路82 NV NT開關83說明之NV NT開關係類似於NV NT開關16，則於不導電狀態之ROFF 將典型地具有1GOhm或更高之電阻值。
圖10A曲線100顯示當LCHANNEL 之從250nm降低至50nm時，用於非揮發性奈米管開關之通道長度LCHANNEL 之電壓於抹除電壓減少之縮放效果(scaling effect)。應注意的是，有關於ON及OFF狀態所使用之術語係定義於表2。LCHANNEL 稱為開關通道長度，如關於圖9所描述者。通道長度減少之有效性係根據抹除電壓(作為通道長度減少與抹除/程式化循環良率(cycling yield)的函數，其中每一資料點表示22個裝置而ON/OFF抹除/程式化循環的數量為五)來說明。抹除電壓為通道長度的強函數且當非揮發性奈米管開關從250降低至50nm時(如圖10A之曲線100所示)，抹除電壓係從8伏特下降至5伏特。對應的程式化電壓(未圖示)係小於抹除電壓，典型在例如3至5伏特的範圍內。於改變通道寬度(資料未圖示)之結構的抹除電壓測量，顯示不明顯的裝置通道寬度(當通道寬度從500改變至150nm時)之抹除電壓之相關性。於改變奈米織物至接點端點覆蓋長度(資料未圖示)之結構的抹除電壓測量，顯示不明顯的覆蓋長度(當覆蓋長度從800改變至20nm時)之抹除電壓之相關性。
圖10B顯示抹除電壓及對應的抹除電流之曲線125，作為對於一裝置之時間與8伏特之抹除電壓及15micro－Amperes之對應的抹除電流之函數。應注意的是，測試時，負電壓係被施加至非揮發性奈米管開關。非揮發性奈米管開關將運作於正或負施加的電壓且電流於各方向流動。根據通道區域中奈米織物內啟動SWNTs之數量，抹除電流典型在1至20 μ A範圍內。程式化電流亦典型在1至20 μ A範圍內。對於一些NV NT開關，已知於程式化期間，控制電流流動可改善程式化特性。控制電流流動的方法係關於圖17說明於後文；這些方法可被應用至程式化及抹除操作期間電流的控制。圖10B所示之抹除資料及對應的測量細節係描述於美國專利申請案第11/280,786號。典型地，e－Fuse程式化電流係在十幾(10’s)milli－Ampere範圍內，故nt－Fuses降低程式化電流約1000X。
圖10C顯示於具有約22nm的通道長度及約22nm的通道寬度之裝置上最近的循環資料150。具有約20nm之通道長度的裝置典型具有4至5伏特範圍的抹除電壓。圖10C所示之特定裝置具有5伏特的抹除電壓、4伏特的程式化電壓，且係經歷100次的抹除/程式化循環。ON電阻(RON )恰好在100kOhms以下，而OFF電阻(ROFF )恰好在100MOhms以上。
使用作為於圖1及2所示之非揮發性暫存器檔案的影子裝置之非揮發性奈米管開關需要例如104 至106 次的操作循環，且因此額外的(冗餘的)非揮發性暫存器檔案級係被引入，如圖2所示。對於在OTP模式之閂鎖電路82 NV NT開關83，操作於使用作為開關的非揮發性奈米管開關83之單一程式化操作(見表1程式化定義)具有接近100%的非揮發性奈米管開關良率。即使當奈米管開關83受到幾次的ON/OFF循環，其良率仍接近100%。
當使用NV NT開關83於選通路徑86時，對於閂鎖電路82之讀取操作係相同於使用電子熔絲71用於閂鎖電路70之讀取操作。因此，若非揮發性檔案閂鎖級K待被包含作為圖2所示非揮發性暫存器檔案20中之級，則於對應的通用閂鎖電路82被保持在導電狀態。因此，當對應的閂鎖電路82被選通時，其轉變至第二邏輯狀態，如前所述者，其中節點87係於低電壓而於節點88之VOUT 係於高電壓。若路由開關30被使用於非揮發性暫存器檔案20，則於輸出88上之正電壓VOUT 被傳送以選擇訊號輸入SK，CMOS轉換閘極TR1被啟動而CMOS轉換閘極TR2被不啟動(deactivated)，如關於圖3A於上所述者。路由開關30連接輸入A與輸出C，其傳送非揮發性暫存器檔案20級K之輸出至非揮發性暫存器檔案20級K＋1之輸入，因此包含級K於非揮發性暫存器檔案20。
當使用NV NT開關83於選通路徑86時之用於閂鎖電路82之讀取操作係相同於使用電氣熔絲71用於閂鎖電路70之讀取操作。因此，若非揮發性檔案閂鎖級J將被排除於圖2所示之非揮發性暫存器檔案20中之級，則於對應的閂鎖電路82中之NV NT開關83係被程式化至不導電狀態。因此，當對應的通用閂鎖電路82被選通時，其保持於第一邏輯狀態，如前所述者，其中節點87係於高電壓而於節點88之VOUT 係於低電壓。若路由開關30被使用於非揮發性暫存器檔案20，則於輸出88上之低(接近零)電壓被傳送以選擇訊號輸入SJ，CMOS轉換閘極TR2被啟動而CMOS轉換閘極TR1被不啟動(deactivated)，如關於圖3A於上所述者。路由開關30連接輸入B與輸出C，其繞過非揮發性暫存器檔案20級J之輸出至非揮發性暫存器檔案20級J＋1之輸入，因此排除級J於非揮發性暫存器檔案20。
應注意的是，對於通用閂鎖電路82，若節點88為正且若節點88輸出被製成可選擇訊號輸入SK且輔助節點87輸出被製成可選擇切換電路35之訊號輸入SKb，則級K將被包含於暫存器檔案20中。然而，若節點88為零被製成可選擇訊號輸入SJ且輔助節點87被製成可選擇切換電路35之訊號輸入SJb，則級J將被包含於暫存器檔案20中，如前對於閂鎖電路70所述者。
應注意的是，閂鎖82 NV NT開關83可從ON狀態改變至OFF狀態，然後回到ON狀態，接著回到OFF狀態任意次數。因此，閂鎖82的設定可根據期望而改變多次。此閂鎖82所提供之獨特的特徵(因NV NT開關83元件)在模組階段對於製造者及對於廠可更新的、可再組態的產品提供有用的彈性。
閂鎖電路82輸出節點88對應至通用閂鎖電路70輸出節點。閂鎖電路82節點87(輸出節點88之輔助)對應至閂鎖電路70節點77。若閂鎖電路82之原有閂鎖跳脫電阻係設計用於100kOhms，則閂鎖電路82可對由電洞－電子對所產生的alpha粒子的宇宙射線對於擾動(upset)為更敏感。因此，可將安定電容器89加入至輸出節點88，且可將安定電容器89’加入至輔助節點87。安定電容器值可為例如10至20fF。
使用組態選擇電路之非揮發性閂鎖電路選擇(Nonvolatile Latch Circuit Selection using Configuration Selection Circuit)
上述之通用閂鎖電路70(圖7)及閂鎖電路82(圖8)可被使用作為電子可程式化的非揮發性組態閂鎖1至N＋M，並供應對應的輸出訊號S1至S(N＋M)(如圖2所示)。組態選擇電路26(圖2)可被使用以判定閂鎖電路輸出的狀態，從而決定哪些非揮發性暫存器檔案級係包含於非揮發性暫存器檔案20中。閂鎖電路70及82係通用地可應用至記憶體、邏輯、數位及類比獨立(standalone)及嵌入式(embedded)產品，而不限於非揮發性暫存器檔案範例。應注意的是，閂鎖電路40(圖4)不需要組態選擇電路26，因為閂鎖電路40的狀態係由雷射燒蝕來決定。
於一實施中，組態選擇電路26可為具有控制輸入之解碼器邏輯(如使用於記憶體陣列多餘列或行選擇)。再組態閂鎖電路的使用(用以代替用於DRAM及SRAM記憶體內記憶體陣列中列及行之冗餘列及行線)係說明於參考文件”VLSI Memory Chip Design”,Springer－Verlag Berlin Heidelberg 2001,pp.178－183,by Itoh,Kiyoo，其全部內容係併入於此作為參考。
於一替代實施，組態選擇電路26可使用組態控制暫存器，如U.S.Patent Re.34,363所述者。因容易與非揮發性暫存器檔案閂鎖級集成以形成圖2所示之非揮發性暫存器檔案20，此範例中組態控制暫存器被選擇作為組態選擇電路26。
圖11顯示組態控制暫存器110的代表，顯示多級偏移暫存器之兩級，U.S.Patent Re.34,363有更詳細的說明。組態控制暫存器110顯示兩個偏移暫存器單元，然而，實際組態控制暫存器包含組構邏輯單元所需的許多單元，於此範例為N＋M個偏移暫存器單元。基本偏移暫存器單元包含與反相器INV－1’串聯之轉換裝置112－1，反相器INV－1’與轉換裝置116－1串聯，轉換裝置116－1與反相器INV－1串聯。反相器INV－1之輸出係經由轉換裝置114－1而反饋至反相器INV－1’之輸入，致能CELL－1儲存邏輯狀態(只要組態控制暫存器110維持電源(揮發性偏移暫存器操作)且HOLD電壓保持為高)。反相器INV－1之輸出亦連接至偏移暫存器CELL－2(其係與cell 1相同)之輸入，且亦連接至轉換裝置118－1之一端點。反相器INV－1’之輸出連接至轉換裝置116－1之輸入。兩個重疊時脈Ψ1 及Ψ2 分別連接至轉換裝置112－1及116－1的控制閘極，及其他偏移暫存器單元之對應的轉換裝置。轉換裝置114－1及其他單元之對應的轉換裝置根據HOLD輸入的狀態，致能或去能INV－1輸出及INV－1’輸入間的反饋路徑。冗餘資料係藉由LOGIC INPUT訊號而傳送至組態控制暫存器110。當APPLY控制輸入被啟動時，輸出C1,C2,...C(N＋M)被轉換至閂鎖(例如閂鎖70及閂鎖82)的程式化輸入。於此範例，組態控制暫存器110被使用作為圖2之組態選擇電路26。及
操作中，整個組態控制暫存器110可藉由設定Ψ1 及Ψ2 電壓為高且HOLD電壓為低而被設至高或低電壓。以HOLD設定至高電壓，時脈Ψ1 及Ψ2 可被使用以轉換邏輯型樣1及0於偏移暫存器中，以根據測試結果(良率圖)來程式化(或不程式化)非揮發性組態閂鎖1...N＋M。應有足夠時間使INPUT訊號傳送整個長度的組態控制暫存器110。在該時間點上，APPLY可轉變至正電壓且反相器輸出C1,C2,...C(N＋M)係被轉換至對應的組態控制閂鎖1...N＋M。
參見圖2，組態控制暫存器110可被使用作為用於非揮發性暫存器檔案20之組態選擇電路26，其輸出C1...C(N＋M)控制非揮發性組態閂鎖1...非揮發性組態閂鎖(N＋M)的狀態。非揮發性組態閂鎖1...(N＋M)係被程式化以保持對應的組態控制暫存器110邏輯狀態。
若閂鎖電路70被使用作為非揮發性組態控制閂鎖，則OTP狀態係儲存於每一非揮發性組態控制閂鎖中，且個別非揮發性檔案暫存器級係從N＋M個別非揮發性檔案暫存器級中選擇且被互連以形成非揮發性暫存器檔案20。此暫存器檔案組態可不被改變。
替代地，若閂鎖電路82被使用作為非揮發性組態控制閂鎖狀態，則非揮發性ON或OFF狀態被儲存於NVNT開關83中。因為NVNT開關83為非揮發性奈米管開關，故NVNT開關83可在ON及OFF狀態間循環多次，使得組態控制閂鎖在透過數個邏輯狀態來循環，且因此非揮發性暫存器檔案20之組態可從其原始狀態被改變(即使在現場中)。
根據使用非揮發性奈米管開關作為程式化手段矽非揮發性暫存器檔案之非揮發性訊號源(Nonvolatile Signal Sources based on Nonvolatile Register Files using Nonvolatile Nanotube Switches as Programming Means)
可藉由包含具有如圖12所示之輸出S1至S(N＋M)的非揮發性組態暫存器檔案級1至N＋M之非揮發性組態檔案122來代替組態選擇電路26及非揮發性組態閂鎖1至N＋M。非揮發性組態檔案122與非揮發性組態檔案124的組合形成非揮發性組態檔案120。非揮發性組態檔案120對應至非揮發性組態檔案20。
於包含非揮發性組態控制暫存器檔案級1...級(N＋M)的非揮發性組態檔案122之第一組態，以輸入資料流的邏輯”1’s”及”0’s”的形式之輸入資料被載入暫存器122中。非揮發性組態控制暫存器檔案級係相同於非揮發性暫存器檔案級。然而，循環的數量被限制。例如，對於OTP操作，在此情形中，抹除(閂鎖術語中為“程式化”)僅於所選擇的非揮發性奈米管開關上被執行一次(1/2循環)。在關於閂鎖電路70及82進一步於上所述之對應的方式中，良率為高(例如99及100%之間)，且輸出S1至S(N＋M)選擇或去選擇(繞過)非揮發性暫存器檔案級。關於閂鎖70，僅OTP程式化為可能的，因電子熔絲燒斷方式。關於閂鎖82，數個操作循環為可能的，因電子燒斷熔絲係以非揮發性奈米管開關代替。操作時，此第一組態非揮發性組態暫存器122可藉由使用關於圖1所述之操作模式輸入來執行抹除及程式化循環而改變數次。藉由限制改變為數個循環，例如1至3個循環，非揮發性組態控制暫存器122良率保持99%及100%之間，同時在工廠(factory)中提供組構非揮發性暫存器檔案(包含或排除(繞過)各種級)或在現場(field)中(運送產品之後)再組構非揮發性暫存器檔案(改變包含的/排除的級)之能力(如有需要)。
根據使用非揮發性奈米管開關作為程式化手段的新組態序列閂鎖之非揮發性訊號源(Nonvolatile Signal Sources basedon New Configuration Serial Latches using Nonvolatile Nanotube Switches as Programming Means)
於第二組態，非揮發性組態控制暫存器132係顯示於圖13A。暫存器132為暫存器122的修改版，使得抹除(閂鎖術語中為“程式化”)僅被執行一次(1/2循環)，以提高對應的非揮發性奈米管開關良率於99及100%範圍中，如關於圖13B於後文中所述。應注意的是，圖13A中，非揮發性奈米管開關的抹除對應至電子熔絲的程式化。圖13B為圖1B中暫存器級15之修改版。非揮發性組態暫存器檔案132接收以輸入資料流的邏輯”1’s”及”0’s”的形式之輸入資料(其係被載入於暫存器132中)。非揮發性組態暫存器檔案級為上述關於圖1B之非揮發性檔案級的修改版，使得僅一個抹除1/2循環操作被允許，以提升良率至99至100%範圍。依此方式，當操作於OTP模式時，非揮發性組態暫存器檔案132操作類似於非揮發性組態暫存器檔案122之操作，允許抹除 (閂鎖術語中為“程式化” )1/2循環；且亦類似於圖2使用組態控制暫存器110之組態選擇電路26、及使用閂鎖70或閂鎖82以供應控制訊號S1...S(N＋M)之非揮發性組態閂鎖1...(N＋M)。
於操作時，此第二非揮發性組態暫存器132可使用一半的循環抹除操作而僅被改變一次。此操作模式係關於圖13B說明於後文。
OTP非揮發性暫存器閂鎖135為圖1B之非揮發性暫存器檔案15之修改，其中erase_enable_NFET 1320被消除而以NFETs 1321、1322及反相器1323與對應的連接代替。NFET 1321的一個端點係連接至接地而另一個端點係連接至NFET 1322，其係轉而連接至節點1116’。NFET 1321的輸入係由高電壓轉換電路1360’之輸出1350’所控制，而NFET 1321的輸入係由反相器1323之輸出所控制。反相器1323之輸入係連接至反相器1330之輸出，其亦驅動PFET 1343之閘極。
於操作時，圖1B所示之非揮發性暫存器檔案級15的PROGRAM ENABLE已被消除並轉換成OTP ERASE ENABLE輸入，如圖13B所示之非揮發性組態控制級135中所示。程式化已被消除且一個抹除1/2循環被允許。
根據使用以對於較高速之最佳化關鍵路徑時序的奈米管非揮發性閂鎖之具有增加的良率之非揮發性訊號源(Nonvolatile Signal Sources based on Nanotube Nonvolatile Latches used to Optimize Critical Path Timings for Higher Speed with Increased Yield)
上述之非揮發性暫存器檔案包含高速揮發性暫存器(典型每一級包含一主及從閂鎖)及例如耦接至每一從閂鎖之一非揮發性奈米管開關(NV NT Switch)。NV NT Switch可直接地耦接至從閂鎖，或可使用耦接電路來耦接。除了上述之最佳化非揮發性暫存器檔案閂鎖的非揮發性操作之良率以外，亦需要最佳化揮發性暫存器的高速效能。同樣的，並非所有的暫存器檔案需要為非揮發性的。然而，暫存器檔案需要高速(高時脈速度)同步操作。
於高時脈速度，例如超過1GHz，暫存器閂鎖之良率可降低，由於裝置參數變化導致邏輯延遲變化或快取(cache)延遲變化。此參數變化可發生於製造期間的lot－to－lot，且亦在現場使用(field use)的情況下改變。例如，同步CPU及板上快取(on－board cache)需要例如170ps(或更少)的快取存取時間，以確保從快取讀出的資料會在CPU端點一時脈週期時(在啟動CPU資料請求之後)準備好。
一可變延遲電路可被引入於關鍵計時(clocking)及/或訊號路徑以最佳化效能並最小化製造期間因lot－to－lot參數變化及現場中產品操作期間之參數改變(例如參數飄移(drift))之良率損失。可在ON狀態、OFF狀態、及ON及OFF間切換的狀態之具有非揮發性奈米管開關(NV NT Switches)之閂鎖電路係被使用以最佳化關鍵時序路徑。
圖14A顯示使用兩個重疊時脈CLK1及CLK2之經管線化的(pipelined)同步邏輯功能1400，包含操作於同步模式且設計供目前技術水準(state－of－the－art)的高速操作之由暫存器檔案1407、1412、1418(及其他未顯示者)分開的非同步邏輯級1410及1414(及其他未顯示者)。例示暫存器1412係由主(L1)閂鎖1420M及從(L2)閂鎖1420S組成。主(L1)閂鎖1420M係由暫存器單元1－n組成且從(L2)閂鎖1420S係由暫存器單元1’－n’組成。暫存器級係由對應對的暫存器單元組成，例如暫存器級1416由對應的暫存器單元k及k’組成。重要的是，應注意，邏輯級1410及1414可由非同步隨機邏輯級組成，或可為同步板上快取(例如高速Sync SRAM L1快取)。當由時脈CLK1所啟動時，主(L1)閂鎖(例如主(L1)閂鎖1420M)接收來自先前邏輯級1410之資料、擷取並保持輸入資料。當由時脈CLK2所啟動時，從(L2)閂鎖(例如從(L2)閂鎖1420S)接收來自對應的主(L1)閂鎖1420M之資訊、傳送該資訊至下一邏輯級1414、接著閂鎖靠近CLK2時脈循環之結束的資訊。暫存器(閂鎖)設計的範例係顯示於參考資料H.B.Bakoglu,“Circuits,Interconnections,and Packaging for VLSI”,Addison－Wesley Publishing Company,Inc,pp.338－349，其全部內容係併入於此作為參考。
造成電晶體電氣特性及互連線電阻及電容的變化之程序參數中的變化會導致引起邏輯錯誤之邏輯競賽(race)情況。例如，圖14A之邏輯1可包含一或多個具有相對長延遲時間之邏輯路徑，其防止在CLK1轉變導致由主(L1)閂鎖1420M取樣的邏輯1狀態之前完成邏輯操作。邏輯1狀態之過早的取樣導致不正確的邏輯狀態之閂鎖及傳送。此一競賽情況問題僅會在一個特定敏感邏輯電路發生，例如此範例中的邏輯1，或於數個邏輯電路路徑。對參數變化敏感的關鍵設計路徑通常已知為邏輯模擬的結果。時脈CLK1及CLK2時序中係被允許，以避免此競賽情況問題。然而，當時脈率從1Gb增加至2Gb到大於5Gb，則效能最佳化變得更關鍵且良率損失會在高時脈率發生。
圖14B顯示經最佳化的經管線化的同步邏輯功能1400’。可控制的延遲電路1425及1425’已分別被加入CLK1及CLK2時脈訊號路徑中，以延遲主(L1)閂鎖1420M取樣邏輯1電路之邏輯狀態的轉變，及延遲關於主(L1)閂鎖1420M之從(L2)閂鎖1420S的轉變時間。可控制的延遲電路元件可被加入一或多個時序關鍵(或敏感的)訊號路徑或至所有訊號路徑。由可控制的延遲電路1425及1425’引入之時脈訊號延遲電路範例係於後文進一步說明。
圖15A顯示包含CPU 1510及快取1515之同步CPU及快取系統1500，其CPU及快取係藉由時脈訊號CLK而同步。記憶體位址位置及控制訊號係藉由CPU 1510而提供至快取1515，且資料可藉由CPU 1510使用寫入操作而儲存於快取1515，或資料可使用讀取操作從快取1515傳送至CPU 1510。圖15B顯示用於高效能快取讀取操作之時序圖1525，其中快取資料在資料請求後的一個時脈循環對CPU 1510為可用的。時脈1530在一資料請求時間從低轉變至高電壓。資料請求時脈轉變時，控制訊號識別期望的操作，此圖中顯示為讀取操作。同樣的，位址係有效的。快取1515完成讀取操作於一個時脈循環並使資料輸出VDATA 在資料窗1535(通常稱為”資料眼(data eye)”)中為有效的。供CPU 1510之時脈1530資料擷取轉變(在時脈1530請求轉變後一個循環)係被定時以在資料窗1535之中間發生。圖15A適用於參考資料K.Itoh,“VLSI Memory Chip Design”,Springer,2001,pp.358－363，其全部內容係併入於此作為參考。
輸出驅動器1520透過快取1515晶片上(on－chip)資料路徑來接收訊號VSIG 。輸出驅動器1520係顯示為三態驅動器；然而，在一些應用中可使用非三態。三態驅動器在業界已為熟知，參見範例R.J.Baker,”CMOS：Circuit Design,Layout,and Simulation,IEEE Press,1598,p.226”，其全部內容係併入於此作為參考。輸出反相器(驅動器)係使用NFET電晶體T1及PFET電晶體T2來形成，個別的T1及T2閘極電氣地連接至共同反相器輸入1522，且T2汲極及T1汲極電氣地連接至共同輸出端點1523。三態PFET T4之汲極係連接至T2之源極，T4之源極係連接至電源供應(例如VDD )，而T4之閘極係連接至反相器INV之輸出，該反相器INV之輸入係連接至共同三態輸入1524。三態NFET T3之汲極係連接至T1之源極，T3之源極係連接至接地，而T3之閘極係連接至共同三態輸入1524。
操作時，若三態驅動器1520啟動三態模式，則VTRI－STATE ＝0伏特，且T4及T3係於OFF狀態。對於訊號VSIG 之任何值，輸出節點1523無法連接至電源供應VDD 或至接地。因此，節點1523電壓不由三態驅動器1520所界定，但可由其他共用節點1523之三態驅動器(未圖示)來取代設定。當快取1515由資料之請求所啟動時(如圖15B所示)，則快取記憶體控制器使VTRI－STATE 從零轉變成正電壓，其使T3及T4電晶體變成ON狀態。於三態去啟動(de－activated)模式，電晶體T2汲極係經由電晶體T4而連接至VDD 而電晶體T1源極係經由電晶體T3而連接至接地，且VSIG 控制於節點1523上之VDATA 輸出訊號。因應如圖15B所示之CPU 1510資料請求，反相器驅動訊號VSIG 係由快取1515晶片上資料路徑(其可包含預驅動器級(predriver stages)(未圖示))所提供。
操作時，由於製造於電晶體參數以及現場中操作期間之參數飄移的變化會導致有效資料窗1535之位置中的變化性。圖15D波形1540顯示快資料路徑有效資料窗1545，其中輸出資料VDATA 在時脈1530循環初期是可用的。時脈1530讀取資料轉變發生於有效資料窗1545之後緣，其中資料可能會有缺點，如圖15D所示。圖15E波形1540’顯示慢資料路徑有效資料窗1550，其中輸出資料VDATA 在時脈1530循環後期是可用的。時脈1530讀取資料轉變發生於有效資料窗1550之前緣，其中資料可能會有缺點，如圖15E所示。因此需要一種方式來最小化有效資料窗變化以最佳化系統效能、良率、及可靠性。
圖15F顯示同步CPU及快取系統1500’，其中同步CPU及快取系統1500之快取1515已藉由加入可控制的延遲電路元件而被修改，以對於快取1515’資料輸出VDATA 最佳化有效資料窗。可控制的延遲電路元件(或多於一個可控制的延遲電路元件)可被加入於感測/閂鎖電路及輸出驅動器間之快取1515’資料路徑。
圖15G顯示一方式，其中可控制的延遲電路1560具有連接至資料訊號VSIG 之可控制的延遲電路1560輸入及連接至輸出驅動器1520’的共同反相器輸入1522’之可控制的延遲電路1560輸出。可控制的延遲電路1560係於後文中進一步說明。至共同反相器輸入1522’之VSIG 輸入係由可控制的時間量所延遲，其係由可控制的延遲電路1560所設定。共同輸出端點1523’上之輸出資料訊號VDATA 係由對應至由可控制的延遲電路1560所設定之VSIG 時間延遲的時間所控制。除了加入可控制的延遲電路1560以外，電路元件、元件的互連、及輸出驅動器1520，的操作對應至輸出驅動器1520的說明。若有需要，VTRI－STATE 的時序可被調整(未圖示)。
操作時，由於製造於電晶體參數以及現場中操作期間之參數飄移的變化會導致有效資料窗之位置中的變化性係被消除，如圖15H波形1540”所示。波形1540”顯示具有CLK 1930資料擷取轉變於有效資料窗1555的中間之波形VDATA 。
圖16顯示可控制的延遲電路1600，其係設計以適應以選擇四個延遲路徑1－4之其中一者。例如，時脈CLK可被延遲成結果為CLKDEL ，或訊號VSIG 可被延遲成結果為訊號VSIG－DEL 。晶片可包含多個可控制的延遲電路1600。
於一範例，可控制的時脈延遲可被引入於圖14B所示之經管線化的同步邏輯功能1400’，其中可控制的延遲電路1600可被使用作為可控制的延遲電路1425及1425’。
於另一範例，可控制的時脈延遲可被引入於圖15所示之同步CPU及快取系統1500’，其中可控制的延遲電路1600可被使用作為可控制的延遲電路1560。CPU 1510可操作於2GHz的時脈頻率，其一個時脈循環快取1515’存取時間為170ps。因此，從CPU 1510資料要求至快取1515’為可用的係170ps。假設有效資料窗為150ps，則延遲路徑1－4可如下設定：路徑1大約零；路徑2大約30ps；路徑3大約80ps；路徑4大約150ps。可控制的電路延遲1600選擇資料路徑1－4之其中一者，以使有效資料窗1555之中間在或靠近時脈1530資料轉變時間，如圖15H中波形1540”所示。
圖16包含具有四個延遲路徑1－4之延遲電路1605，雖然可包含更多或更少數量的延遲路徑(或選項)。至延遲電路1605之輸入為待以控制的量來延遲的延遲時脈CLK或訊號VSIG 波形。藉由選擇四個(於此範例)延遲路徑1－4之其中一者，邏輯延遲塊1610輸出對應的延遲的時脈CLKDEL 或延遲的訊號VSIG－DEL 波形。延遲選擇邏輯1615提供用以選擇四個CMOS轉換裝置TD1、TD2、TD3或TD4之其中一者的延遲選擇訊號S1、S2、S3、S4。對應的反相器IS－1、IS－2、IS－3、IS－4分別產生輔助S1、S2、S3、S4邏輯訊號，以在每一個CMOS轉換裝置TD1...TD4上致能真(true)及輔助選擇訊號兩者。
延遲選擇邏輯1615輸入VOUT－1 及VOUT－2 係被使用以選擇四個選擇訊號S1...S4之其中一者。VOUT－1 及VOUT－2 係分別為NT開關閂鎖1620及NT開關閂鎖1620’之輸出。NT開關閂鎖1620及1620’對應至圖8所示之閂鎖電路82，其包含使用尺寸經調整的奈米管熔絲(nt－Fuses)且可被程式化及抹除多次之非揮發性奈米管開關83。於上所述之術語係被使用。例如，於閂鎖電路應用，從ON轉變至OFF狀態係稱為程式化(於NV NT開關為抹除)且OFF至ON係稱為抹除(於NV NT開關為程式化)。輸入訊號VPRECHARGE 、VSTROBE 、VBIAS 、VPE 、VSOURCE 係關於閂鎖82進一步說明於上文。輸入訊號係由延遲控制器1625所供應。藉由以於高或低電壓狀態的VOUT－1 及於高或低電壓狀態的VOUT－2 (如關於閂鎖82進一步說明於上文者)，來致能每一NT開關閂鎖1620及1620’之程式化至經程式化的或經抹除的狀態，至延遲控制器1625之邏輯輸入係被使用以選擇四個延遲路徑1－4之其中一者。驅動器電路1630及1630’產生VSOURCE 訊號輸入，如後文所述。至延遲控制器1625之邏輯輸入可藉由於製造者的測試器經由邏輯(未顯示)被供應及/或藉由板上自測(BIST)測試引擎(未顯示)被供應，以供現場更新的效能最佳化。
關於圖16所示之延遲電路1605，延遲路徑1約為零；延遲路徑2可被設為30ps(若反相器I2－1及I2－2各被設計為15ps)；延遲路徑3可被設為80ps(若反相器I3－1、I3－2、I3－3、I3－4各被設計為20ps延遲)；延遲路徑4可被設為150ps(若反相器I4－1、I4－2、I4－3、I4－4、I4－5、I4－6各被設計為25ps延遲)。CMOS反相器設計符合已知產業實務。關於圖15H所示之波形1540”，對於150ps之有效資料窗1555，選擇延遲路徑1－4之其中一者會使時脈1530資料時序轉變在或靠近有效資料窗1555之中點。電路1605可設計成具有較多的資料路徑或資料路徑的結合，以供更精確的訊號延遲控制增加。
當改變NV NT開關(例如圖8所示閂鎖電路82中之NV NT開關83)之狀態時，驅動器電路1630及1630’被啟動，其中閂鎖電路82操作對應至非揮發性NT開關閂鎖1620及1620’，如上所述。三個驅動器電路1630及1630’範例係顯示於圖17。圖17A所示之第一驅動器電路1700使用電壓轉換電路以提供輸出源電壓VSOURCE (對應至圖16所示之VSOURCE－1 及VSOURCE－2 )而不需電流控制。圖17B所示之第二驅動器電路1700’使用電壓轉換器以提供輸出電壓VOUT ，及使用施加至一序列電晶體的閘極之電壓VI－CONTROL 來控制輸出電流I之手段以限制所需電流。圖17C所示之第三驅動器電路1700”使用電壓轉換器以提供輸出電壓至電流鏡，其轉而控制與V輸出相關聯之輸出電流I。
驅動器電路1630及1630’(其可使用驅動器電路1400、1700’、或1700”)可改變每一NV開關閂鎖1620及1620’中之NV NT閂鎖的狀態，且因此決定VOUT－1 及VOUT－2 之狀態(高或低電壓)，如表3所示。高電壓(HIGH V)輸出對應至於ON位置的NV NT開關，而低電壓(LOW V)輸出對應至於OFF位置的NV NT開關，如關於圖8之閂鎖電路82於上所述者。圖1C所示之NV NT開關循環結果16顯示具有約10kOhm至50kOhm的範圍之ON電阻RON 及具有大於10GOhm之OFF電阻ROFF 之NV NT開關操作範圍。
圖17顯示可被使用以限制當供應VSOURCE 至圖16所示之NT開關閂鎖或至例如美國專利申請案第11/280,786及11/280,599號所示之NRAM記憶體陣列位元線的NRAM記憶體陣列位元線之NT開關閂鎖時非揮發性奈米管開關改變狀態期間的電流之電路。從OFF－to－ON狀態轉變(典型稱為程式化NV NT開關操作)期間電流限制最有用，且不典型使用於ON－to－OFF狀態轉變(典型稱為抹除NV NT開關操作)。圖1C所示NV NT開關ON及OFF電阻循環結果16係在從OFF－to－ON狀態轉變(從大於10GOhms至10kOhms至50kOhms之ON電阻範圍)期間，由可程式化的實驗室電壓源(具有電流限制)所啟動。
圖17A所示之驅動器電路1700包含驅動器1705、反相器INV－1、電壓轉換器1710。驅動器1705具有由延遲控制器(例如延遲控制器1625)所供應之輸入1707。驅動器電路1700之輸出1709驅動NFET T20之閘極，及其輸出驅動電晶體T10之閘極的反相器INV－1之輸入。
電壓轉換器1710包含NFETs T10及T20，其源極連接至接地，且汲極分別連接至PFETs T30及T40之汲極。PFET T30及T40之源極皆連接至電壓源VHIGH 。根據使用於圖10A之曲線100所示之閂鎖電路1620及1620’的NVNT開關之通道長度，VHIGH 典型可從8伏特至小於5伏特之範圍。PFETs T30及T40之閘極係交叉耦接(cross coupled)。電壓轉換器1710輸出端點1730上之輸出電壓源VHIGH 不需額外的電流控制電路來控制輸出電壓。端點1730係連接至閂鎖電路中的NVNT開關之一個端點，例如圖8所示之閂鎖電路82的端點。
操作時，若驅動器1705之輸出為正電壓(例如2.5伏特)，則NFET T20為ON且NFET T10為OFF。輸出端點1730係於接地，使PFET T30 ON，其驅動端點1730’至VHIGH ，使PFET T40 OFF。然而，若驅動器1705係於零伏特，則NFET T20為OFF且NFET T10為ON。端點1730’係於零伏特，使PFET T40 ON，其驅動端點1730至VHIGH ，使PFET T30 OFF。VSOURCE 係於電壓VHIGH ，其典型可從例如5至8伏特之範圍，導致對於連接的NV NT開關(例如圖8所示之閂鎖82中的NV NT開關83，其端點1730連接至端點84)之狀態的改變。
當驅動NV NT開關(如圖8中所示之開關83)時，電流限制電路的加入會促進從ON狀態轉變成OFF狀態或從OFF狀態轉變成ON狀態。驅動器1700’係與驅動器1700相同，除了電壓轉換器1710之輸出節點1730係連接至轉換裝置1715之第一端點，其閘極(第二端點)係由VI－CONTROL 所控制，其第三端點提供電流I之輸出電壓VSOURCE 。電流I係由電壓VI－CONTROL 輸入電壓以及於端點1730及1735之電壓所決定。轉換裝置1715可在線性區域中操作，或電流飽和區域。驅動器電路1700提供VSOURCE 及電流限制I於輸出端點1735。VSOURCE 係於電壓VHIGH ，其典型可從例如5至8伏特之範圍，導致對於連接的NV NT開關(例如圖8所示之閂鎖82中的NV NT開關83，其端點1735連接至端點84)之狀態的改變。電流I典型可被控制在1至50 μA範圍。
操作時，驅動器1700’係類似於以上所述之驅動器1700的操作；除了當供應輸出電壓VSOURCE 時電流被限制至電流I。
當驅動圖8所示之開關83的NV NT開關時，使用轉換閘極(例如圖17B所示之轉換閘極1715)之電流限制電路的加入不會提供足夠的電流控制。圖17C所示之驅動器1700”引入電流鏡1720以更精確控制電流I’。電流I’係由串聯NFET T50(其閘極連接至汲極，源極連接至VSS )之電阻器R所決定。NFET T55亦使源極連接至VSS 、閘極連接至NFET T50之閘極，汲極連接至PFET T60之汲極。PFET T60之源極係連接至電壓轉換器1710之輸出1730，且PFET T60之閘極與汲極係連接。輸出PFET T65使閘極連接至PFET T60之閘極，PFET T65之源極連接至端點1730，PFET T65之汲極驅動輸出1740，其係連接至NV NT開關之一端點。PFET T65裝置供應VSOURCE ，而電流限制於I’。驅動器電路1700”提供VSOURCE 及限制於I’之電流於輸出端點1740。VSOURCE 係於電壓VHIGH ，其典型可從例如5至8伏特之範圍，導致對於連接的NV NT開關(例如圖8所示之閂鎖82中的NV NT開關83，其端點1740連接至端點84)之狀態的改變。電流I’典型可被控制在1至50 μA範圍。
操作時，驅動器1700”係類似於以上所述之驅動器1700’的操作；除了當供應輸出電壓VSOURCE 時，電流係藉由使用電流鏡而被限制至電流I’。電流鏡1720提供輸出電流的較佳控制。電流鏡操作係說明於參考文件R.J.Baker,“CMOS：Circuit Design,Layout,and Simulation”,IEEE Press,1998,pp.427－433。
圖1C所示之NV NT開關循環結果16顯示具有約10kOhm至50kOhm的範圍之ON電阻RON 及具有大於10GOhm之OFF電阻ROFF 之操作範圍。NV NT開關電阻值之此ON及OFF範圍可被使用於延遲電路之多次調整，以在製造時及與現場中的產品操作期間(如上所述)，用於時序最佳化。
NV NT開關RON 及ROFF 值已被測量為在製成時(as－fabricated)(於ON狀態)及在循環後。一些NV NT開關對於在製成時的及循環的RON 值顯示類似值。其它NV NT開關顯示較低的在製成時的RON 值及較高的循環的RON 值，於一些情形，循環的RON 值可為高於例如10X。ROFF 值典型在1GOhm及較高的範圍。
非揮發性奈米管開關ON－電阻控制電路及於NRAM記憶體的集成(Nonvolatile Nanotube Switch ON－Resistance Control Circuit and Integration in an NRAM memory)
NV NT開關電阻係由SWNT－to－SWNT；MWNT－to－MWNT；及SWNT－to－MWNT組合之串聯/並聯組合形成，其在兩個端點間形成連續的電器路徑(如圖9C之NV NT開關90”)。NV NT開關OFF電阻值係典型為100MOhms及更高且通常大於10GOhms，且係典型大於ON電組值好幾階的強度。NV NT開關ON電阻值可從例如1kOhms至1MOhms。圖1C所示之NV NT開關ON及OFF電阻循環結果16在程式化OFF－to－ON狀態從大於10GOhms轉變至10kOhms至50kOhms之ON電阻範圍的期間，使用可程式化的實驗室電壓源及電流限制。對於特定應用，例如美國專利申請案第11/280,786及11/280,599號所述之NRAM陣列，期望達成較緊密的ON電阻分布，例如不大於2X之電阻範圍變化。用以程式化NV NT電路之電阻控制電路係進一步說明如下。
圖17D顯示驅動NRAM陣列單元1760於選擇的狀態之非揮發性奈米管開關電阻控制電路1755，其中NV NT開關電阻控制電路1755係被使用以控制程式化操作(NV NT開關OFF－to－ON轉變)期間所造成的非揮發性奈米管開關SW電阻值RSW 。假設非揮發性奈米管開關SW電阻值RSW 在程式化循環的開始係於抹除的高電阻狀態(例如100M Ω至1G Ω或更高)。字線WL被帶至高電壓，其以一序列電阻RON 使選擇電晶體TSEL ON，於NRAM陣列單元1760中選擇非揮發性奈米管開關SW。沿著位元線BL之其他選擇電晶體保持在OFF狀態，使得沿著位元線BL之其他非揮發性奈米管開關被選擇供程式化。
圖17D所示之非揮發性奈米管開關電阻控制電路1755包含修改的晶片上差分放大器1745、位元線驅動器1750、電阻器R1及R2、及輸出PFET T6。差分放大器設計、操作、及模擬係說明於R.Baker et al.,”CMOS：Circuit Design,Layout,and Simulation”,IEEE Press,1998,pp.579－595，且驅動器電路設計及操作係說明於H.B.Bakoglu,“Circuits,Interconnections,and Packaging for VLSI”,Addison－Wesley Publishing Company,Inc,1990,pp.171－178，其全部內容係併入於此作為參考。串聯的電阻器R1及R2(具有電壓VA 之節點A，且電流為I)已被加入於差分放大器1745之第一輸入，其亦為圖17D所示之NFET T2的閘極。圖17D亦包含輸出(PMOS)裝置T6，具有大寬度W至通道長度L(W/L)比，例如10/1至100/1或更大，T6之源極連接至電壓位元線驅動器1750輸出VDR ，且T6之汲極於NV NT開關電阻控制電路1755之電壓VB 連接至共同節點B。PFET T6之閘極係連接至差分放大器1745輸出D。NV NT開關電阻控制電路1755輸出節點B亦連接至差分放大器1745之第二輸入，其亦為NFET T3之閘極，且亦至NRAM陣列單元1760之位元線BL。位元線驅動器1750輸出電壓VDR 係被供應至電阻器R1之一端點、PFET T6之源極、及至差分放大器1745之電壓供應。電阻網路係形成，其包含R1、R2、PFET T3之通道電阻、及RSW ，其中RSW 為NRAM陣列單元1760中非揮發性奈米管開關SW之電阻，係被用以控制開關SW之經程式化的電阻值RSW ，如圖17D所示。操作時，如後文所述，程式化電壓VB ＝VPROG 且電流IBL 導致開關SW從OFF－to－ON狀態的轉變，且當電壓VB 大約等於電壓VA 時，電流係降低至程式化電流值以下。程式化電流值可在美國專利申請案第11/280,786號所述之1 μ A至50 μ A範圍內。
操作時，電晶體T1、T2、T4典型在ON狀態。電晶體T2係於線性區域中，由電阻器R1及R2所控制。於PFET T5之閘極上的電壓係由共同節點C所控制。電晶體T3控制共同節點D的位準。RSW 從高電阻OFF狀態至較低的電阻ON狀態之初始轉變期間，PFET T6係於ON狀態(線性區域)。NV NT開關電阻控制電路1755中FETs之W/L比係使用對於FETs給定技術節點(及對於選擇的通道長度及寬度之對應的非揮發性奈米管開關SW)為已知的電路模擬技術(例如參見上述參考文件Baker et al.)來最佳化，使得當NV NT開關SW之RSW 係於預定的ON電阻值時，NV NT開關電阻控制電路1755使電晶體T3 OFF，其導致節點D上升且使PFET T6 OFF，因此結束程式化循環於NV NT開關SW ON電阻值RSW 。NV NT開關SW之ON電阻值可被程式化至預定的電阻值，例如1kOhm至1MOhm範圍，其當VB 大約等於VA 時發生。
當VDR 接近程式化電壓值VPROG 時(典型在例如3.5至8伏特範圍)，RSW 被程式化且RSW 轉變至ON狀態。程式化期間，當RSW 的值非使用電路(例如NV NT開關電阻控制電路1755)而被直接控制時，RSW 之後程式化(post－program)ON電阻值可在例如10KOhm至1MOhm範圍，非揮發性奈米管開關SW之ON狀態中啟動的串聯/並聯路徑之數量的函數。當開關經過從erase－to－program至erase－to－program的循環百萬次循環，對於相同的開關，RSW 之ON電阻值的值可從例如10KOhm至1MOhm範圍。開關電阻控制電路1755確保開關SW之ON電阻大約等於10KOhm至1MOhm範圍的值，例如可選擇25KOhm。
圖17E顯示電阻控制的NV NT開關記憶體次系統1765，其包含NRAM陣列單元1760、用於控制的NV NT開關ON電阻程式化、及抹除、讀取之NV NT開關電阻控制電路1755、控制器、資料I/O緩衝器、感測放大器、及圖17E所示之其他電路(將於後文詳述)。
具有輸入INP1至INPN之控制器1770係被使用以提供邏輯功能及時序控制訊號。PFET T10係被使用以在其他操作(例如抹除及讀取)期間隔離NV NT開關電阻控制電路1755與位元線BL。PFET T10之W/L比係足夠大，使PFET T10之ON電阻可忽略(相較於電晶體T6之ON電阻)
於程式化操作時，控制器1770啟動資料I/O緩衝器1785，其從I/O訊號節點接收輸入資料。控制器1770使PFET T10 ON，電氣地連接NV NT開關電阻控制電路1755及位元線BL。控制器1770亦NV NT開關電阻控制電路1755中之啟動位元線驅動器1750，其提供輸出VDR (如關於圖17D於上所述者)供控制的開關電阻程式化操作。
讀取預充電電路1775包含PFET T12及NFET T14所形成之反相器及預充電PFET T16且係連接至位元線BL、電壓源VREAD 、及控制器1770。位元線BL亦透過隔離電晶體T18而連接至感測放大器/閂鎖1780，其在讀取操作期間為ON。感測放大器閂鎖1780亦連接至資料I/O緩衝器1785及控制器1770，電壓源VSENSE 可為例如1至5伏特，VREF 可為例如1至2伏特。
讀取操作時，控制訊號供應預充電啟動訊號VPC 至預先電電路1775，預充電位元線VL至VREAD ，例如1至2伏特。控制器1770亦啟動隔離電晶體T18、提供感測放大器啟動訊號VSP 及VSN 、及設定資料I/O緩衝器1785以從感測放大器/閂鎖1780接收讀取輸出訊號並施加對應的邏輯輸出訊號至I/O訊號節點。控制器1770去啟動(deactivate)程式化電路NV NT開關電阻控制電路1755、隔離PFET T10、及抹除驅動器1790。
抹除驅動器1790係連接至位元線BL、抹除電壓源VERASE 、及控制器1770。VERASE 係典型為例如5至12伏特範圍內。
於抹除操作，NRAM陣列單元1760係藉由使TSEL 電晶體為ON而啟動。抹除驅動器1790輸出電壓接著從零至陡到(ramp)VERASE 。若開關SE係於ON狀態，則開關SW轉變至OFF狀態。若開關SE係於OFF狀態，則其保持於OFF狀態。在開關SW被抹除後，接著抹除驅動器1790輸出電壓轉變至零伏特。於OFF狀態之抹除驅動器1790展現對位元線BL之高阻抗。控制器1770去啟動程式化電路NV NT開關電阻控制電路1755、預充電電路1775、感測放大器1780及隔離NFET T18。
圖18A顯示11個不同NV NT開關在80kOhm至700kOhm的範圍內之在製成時(as－fabricated)RON 電阻值1800。圖18B顯示11個不同NV NT開關在50個循環後之RON 及ROFF 電阻分布1800’。循環後之RON 分布係在700kOhm至8MOhm的範圍內。所有11個不同NV NT開關的RON 循環後之電阻係太高而不感興趣於多次循環。然而，對於在從製造者運送之前時序被最佳化的OTP應用，11個開關中的9個在80kOhm至200kOhm的範圍內之在製成時(as－fabricated)RON 電阻值係感興趣，因為在製成時(as－fabricated)RON 電阻為高且需要低電流以從ON狀態切換至OFF狀態。閂鎖電路電阻跳脫點可增加至高至400kOhm至500kOhm，以適應相對高的在製成時(as－fabricated)RON 電阻。電阻跳脫點調整係關於圖7及8於上詳述。
使用非揮發性奈米管開關電阻控制之非揮發性奈米管開關多級儲存器(Nonvolatile Nanotube Switch Multilevel Storage Using Nonvolatile Nanotube Switch Resistance Control)
NV NT電阻可藉由個別奈米管及接點端點(例如first－contact－to－SWNT－to－SWNT－to－second－contact resistance；first－contact－to－SWNT－to－MWNT－to－second－contact resistance；first－contact－to－MWNT－t－SWNT－to－second－contact resistance；及其他組合)的路徑(或網路)電阻/阻抗之串聯/並聯結合來形成。藉由抹除操作(其亦可稱為寫入0(write 0)操作)，第一接點及第二接點間之NV NT開關電阻可被切換至高電阻狀態ROFF (例如100MOhm至1GOhm及更高，例如10GOhm)。NV NT開關之電壓對比SEM顯示於美國專利申請案(案號尚待指定)，發明名稱為”Nonvolatile Nanotube Diodes and Nonvolatile Nanotube Blocks and System Using Same and Methods of Making Same”，與本案同時申請，並對於ROFF 在第一接點與第二接點間顯示不連續的(discontinuous)電氣路徑(網路)。替代地，藉由程式化操作(其亦可稱為寫入1(write 1)操作)，第一接點及第二接點間之NV NT開關電阻可被切換至低電阻狀態RON (例如1kOhm至1MOhm間)。相同NV NT開關之電壓對比SEM係如上所述且對於RON 在第一接點與第二接點間顯示連續的(continuous)電氣路徑(網路)。NRAM記憶體陣列操作(例如抹除(寫入0)、程式化(寫入1)、讀取)係定義於美國專利公開案第2006/0250856號，其全部內容係併入於此作為參考。
藉由以圖17E所示之NRAM NV NT開關記憶體系統1765使用反饋方式，於NRAM陣列單元1760所示之NV NT開關SW的NV NT開關電阻值RSW 可被設定至預定值。圖17E顯示電阻控制電路1755，基本上是一差分放大器，由經由電晶體T6及T10供應電壓及電流至NRAM陣列單元1760之位元線驅動器供給電源。電晶體T6、T10、及TSEL 之FET通道ON電阻係典型比NV NT開關電阻RSW 小的多，故幾乎所有位元線驅動器1750電壓VDR 顯示越過NV NT開關SW。控制器1770導致位元線驅動器1750供應陡(ramp)的或多個增加強度的脈衝VDR 至位元線BL，其係接著經由選擇電晶體TSEL 而被供應至NV NT開關SW。假設於NRAM陣列單元1760之NV NT開關SW係於抹除的或ROFF 狀態，則所施加的陡或多個增加強度的脈衝VDR 導致NV NT開關SW之電阻轉變至ON狀態RON 。VDR 繼續增加直到RSW ≒R2，於該點，電阻控制電路1755(差分放大器)關斷電晶體T6及程式化操作(寫入1)至期望的RON 值係完成。因此，NV NT開關SW RON (對應至RSW )值大約等於R2。R2可在大範圍內改變，導致在kilo－Ohm範圍中覆蓋大範圍的RON 電阻值之RON (RSW )值。RON 及ROFF 係非揮發性電阻狀態，其在沒有施加電壓的情形係維持不變。差分放大器(例如使用於電阻控制電路1755之差分放大器)的說明請參見Baker et al.,”CMOS Circuit Design,Layout,and Simulation”,IEEE Press,pp.579－591(1998)。
當電阻控制電路1755係被使用以程式化於NRAM陣列單元1760之NV NT開關SW中RON 電阻值時(圖17E所示NV NT開關記憶體次系統1765之範例)，控制器1770及感測放大器/閂鎖1780可被使用以達成RON 電阻值控制，而不需電阻控制電路1755。如後文所述者，對應至美國專利公開案第2006/0250856號所述的NRAM記憶體陣列及對應至NV NT開關記憶體次系統1765(但沒有電阻控制電路1755)之製成的8Kb NRAM記憶體係被測試及展示電阻改變(從超過100MOhm之高電阻ROFF 狀態(大部份NV NT開關電阻值超過1GOhm)至多個低非揮發性RON 電阻狀態(係程式化於約50kOhms至1MOhms的電阻範圍))。藉由電壓調制來程式化多個非揮發性RON 電阻狀態係由施加多個增加位元線電壓程式化脈衝及包含的由在每一電壓脈衝之後NV NT開關電阻狀態之單元讀出(cell readout)所達成。美國專利公開案第2006/0250856號所述之NRAM記憶體陣列包含非揮發性儲存單元C00至Cnm矩陣。NRAM記憶體陣列亦包含抹除(寫入0)、程式化(寫入1)、及讀取字線(WL0、WL1、至WLn)；抹除(寫入0)、程式化(寫入1)、及讀取字線(WWL0、WWL1、至WWLn)；及抹除(寫入0)、程式化(寫入1)、及讀取位元線(BL0、BL1、至BLm)。字線訊號產生器(未圖示)提供字線訊號至記憶體單元。次級字線訊號產生器(未圖示)提供次級字線訊號至記憶體單元。於一些應用，次級字線皆連接至參考電壓(例如接地)。位元線產生器(未圖示)提供位元線訊號至記憶體單元。製成的8Kb NRAM記憶體包含可選擇的選項之電壓感測(類似於感測放大器/閂鎖1780)或電流感測。電流感測可包含任何已知電流感測電路，例如圖27之電流差分感測放大器且對應的說明Baker et al.,”CMOS Circuit Design,Layout,and Simulation”,IEEE Press,pp.607－608(1998)。
藉由非揮發性RON 電阻狀態之程式化亦使用製成的8Kb NRAM記憶體陣列(如上所述)來測量，其係藉由施加多個增加位元線電壓程式化脈衝及包含的由在每一電壓脈衝之後NV NT開關電阻狀態之單元讀出(cell readout)所達成。非揮發性RON 電阻之電流調制係詳細說明如下。
NV NT開關可在大範圍的電阻狀態間被程式化，如後所述。多級儲存器(文中使用作為儲存器元件的NV NT開關)涉及多個電阻狀態於每一NV NT開關並對應至於相同NV NT開關之多個邏輯狀態的儲存器。例如，對於每個NV NT開關，兩個電阻狀態(例如ROFF 及RON )對應至一個邏輯狀態的儲存器或資訊的一個位元。然而，對於每個NV NT開關，ROFF 及三個RON 電阻狀態(值)對應至兩個邏輯狀態或資訊的兩個位元。因為多級儲存器或狀態涉及多個NV NT開關電阻狀態，其他術語(例如多態儲存器、多電阻狀態(multiresistance states,multiple resistance states)、及其他變化)可使用於後文中。
使用非揮發性奈米管開關電阻之程式化電壓調制的程式化多NRAM單元電阻狀態(Programming Multiple NRAM Cell Resistance States Using Programming Voltage Modulation of Nonvolatile Nanotube Switch Resistance)
記憶體測試器係被使用以控制製成的8Kb NRAM記憶體(如上所述)。該記憶體測試器提供位址、資料、時序、及其他功能至製成的8Kb NRAM記憶體操作。時序係在晶圓階層(wafer level)而一些時序係在模組階層(module level)。於替代實施例，可使用其他測試機構。於此範例，8Kb NRAM記憶體之1Kb NRAM子集係被測試，其次級字線係使用字線及位元線接地且NRAM記憶體陣列單元係被存取。抹除(寫入0)操作係被執行且超過1000位元被切換至至少100MOhms之OFF電阻(ROFF )狀態。接著，對於啟動的字線，位元線電壓脈衝係經由選擇FET裝置而被供應至對應的NV NT開關。施加的位元線程式化電壓脈衝開始於2.4伏特且在200mV(0.2V)步驟增加至7伏特。每一個脈衝之後，完成測試器讀數，以決定有多少1000＋位元以至少1 μ A的電流來通電(用約1V之施加的讀出電壓，使用約1 μ A的電流偵測位準之電流感測放大器/閂鎖)。此外，實際單元電流量測係由記憶體測試器所記錄。以至少1 μ A的電流來通電之NV NT開關係於多個非揮發性RON 電阻狀態。圖19提供本測試範例的結果之各種圖形表示。
圖19A顯示用1V的讀出電壓以至少1 μ A的電流來通電之位元的數量與施加至該位元線的程式化電壓VPP 之函數之圖形表示1900。當施加越多的增加強度的電壓脈衝VPP 時，有越多的開關從OFF高電阻狀態(ROFF >100MOhm)轉變至多RON 電阻狀態。圖19B顯示位元(單元)的數量與測量的單元電流之函數的圖形表示1910。由於NV NT開關電阻比選擇FET通道電阻大的多，故幾乎所有的1伏特讀出電壓顯示越過NV NT開關。NV NT開關電阻可藉由將1伏特讀出電壓除以對應的單元讀出電流來計算，因為NFET串聯電阻係比NV NT開關電阻小的多。圖19C顯示位元的數量與對於大於1000個開關之多RON 電阻狀態之函數的圖形表示1920。RON 電阻狀態值的範圍係從50kOhms至1MOhm，而對應的單元電流的範圍係從約零(此範例中，2位元沒有切換且係不可操作的，典型由冗餘位元代替來修正)至約20 μ A。ROFF 電阻狀態係超過100MOhm，其電流比10nA小的多。
NV NT開關多電阻狀態係接地成三個RON 範圍及一個ROFF 範圍，如圖形表示1920所示。約10%的位元(開關)具有小於150kOhms之RON 及對於1V的讀出電壓大於7 μ A之對應的單元讀出電流；約30%的位元(開關)具有在150kOhm至250kOhm範圍之RON 及對於1V的讀出電壓在6 μ A至4 μ A之對應的單元讀出電流；約60%的位元(開關)具有在250kOhm至1MOhm範圍之RON 。於此範例，我們決定程式化所有1000＋位元。未經程式化的位元具有大於100MOhm範圍之ROFF 及對於1V的讀出電壓典型小於10nA之對應的單元讀出電流。於其他範例，可使用不同電阻範圍。
圖形表示1920所示之8Kb NRAM記憶體之1000＋位元子集的測試結果顯示四個電阻狀態範圍與四個對應的讀出電流範圍。如圖27之電流差分感測放大器所示之電流感測放大器及對應的說明Baker et al.,”CMOS Circuit Design,Layout,and Simulation”,IEEE Press,PP.607－608(1998)係能夠藉由使用多電流感測放大器參考值來偵測多電流範圍。於此範例，四個電阻範圍可對於具有三個RON 電阻狀態及一個ROFF 電阻狀態之相同NV NT開關被界定。這四個電阻狀態可由電流感測放大器/閂鎖轉譯成對應的邏輯狀態00,01,10,11。若每一位元由1及0值組成，則每個NV NT開關可儲存兩個位元。電阻狀態的數量不限於四個，於每一個NV NT開關，實質上可大於四個邏輯狀態或兩個位元。
應注意的是，當多個RON 電阻狀態係藉由施加多程式化(寫入1)脈衝至NRAM記憶體陣列單元以降低電阻從ROFF 狀態至期望的RON 值(如上所述)而達成時，測試亦被完成(結果未顯示)，顯示增加強度之多抹除(寫入0)電壓脈衝增加RON 電阻至漸增地高RON 值及至高電阻狀態ROFF 。因此，多電壓脈衝可使用程式化及抹除操作而被使用以達成期望的NV NT開關電阻值。
使用非揮發性奈米管開關電阻之程式化電流調制的程式化多NRAM單元電阻狀態(Programming Multiple NRAM Cell Resistance States Using Programming Current Modulation of Nonvolatile Nanotube Switch Resistance)
上述之製成的8Kb NRAM記憶體(於目前的範例)係被設計以施加電壓脈衝至NRAM記憶體陣列位元線。為了評估電流脈衝的使用以程式化多個RON 電阻狀態，上述測試方法被修改。記憶體測試器操作期間，選擇的8Kb NRAM記憶體陣列單元之方塊係被抹除至高電阻ROFF 狀態。接著，選擇的次級字線被產生脈衝(pulsed)至6.7伏特之程式化電壓，位元線被接地，且在每一單元中，選擇的字線被使用以調制選擇電晶體的閘極電壓，從而控制流經對應的開關之電流。每一3.7伏特程式化脈衝後，選擇的次級字線係接地，1伏特的讀出電壓被施加至選擇的位元線，選擇的字線係被啟動，且單元電流讀出測量係藉由記憶體測試器而被完成，如上所述。
於此範例，施加的次級字線電壓6.7伏特比施加至選擇FET電晶體閘極以形成對應的FET導電通道的字線電壓大的多，故該FET係在其操作的飽和區域內。FET飽和電流ISAT 亦流經串聯FET之NV NT開關。圖19D中之表1930顯示施加的字線電壓(VWL0 )之範圍從0.9伏特至1.4伏特及經計算之對應的飽和電流ISAT 。ISAT 並非被直接測量，而是從在每一程式化循環後之單元讀出操作期間測量的讀取電流IREAD 來計算。中數(median)單元讀出電流IREAD 係以1伏特的位元線電壓來測量且係記錄於圖19D。中數IREAD 電流值對應至超過15,000個電流值。
程式化(寫入1)操作期間，FET通道電阻係比NV NT開關電阻值小的多。因此，幾乎所有的施加至選擇的次級字線之6.7伏特顯示越過對應的NV NT開關。由選擇FET電晶體所控制的飽和電流ISAT 流經對應的NV NT開關導致透過開關ISAT x RSW (ISAT x RON )之電壓降。由於越過NV NT開關之電壓約為6.7伏特，則經程式化的電阻值RON ≒6.7/ISAT 。ISAT 並非可直接測量的。然而，由於RON 係非揮發性電阻值，且1伏特的讀出電壓係太低而無法擾亂非揮發性電阻狀態，故在讀出期間RON 的值為相同，如其在程式化(寫入1)操作後。因此，IREAD x RON ＝1伏特且ISAT ≒IREAD x 6.7/1。因此，圖19D顯示之ISAT 值為中數飽和的電流值，其係由中數IREAD 電流值乘以6.7倍而計算出。中數RON 電阻值對應至中數ISAT 值且可由ISAT 除以6.7伏特而計算出。
圖19E顯示中數飽和電流ISAT 與中數開關電阻RON 之圖形表示1940。圖形表示1940顯示使用增加電流強度(從約3.5 μ A至8 μ A)之多電流脈衝施加至NV NT開關的電流程式化脈衝，導致中數RON 電阻的範圍從約1.9MOhms至830kOhms。因此，多電阻狀態RON 的程式化可使用電流程式化以及上述之電壓程式化來達成。
藉由測試製成的8 kb NRAM記憶體塊(顯示大量位元的行為)，圖19顯示在非揮發性電阻狀態ROFF 及非揮發性多ON電阻狀態RON 之大量的NV NT開關。上述之抹除、程式化、及讀取方法係被使用。這些測試結果顯示：在由一序列FET電晶體選擇且被用來作為非揮發性儲存節點的NRAM記憶體單元中之個別的NV NT開關可被抹除或程式化，以儲存多非揮發性電阻狀態。這些多非揮發性電阻狀態可被使用以儲存多邏輯狀態於每一NRAM記憶體單元之每一NV NT開關。程式化方法包含增加強度的電壓脈衝及增加強度的電流脈衝，其降低RON 的值。多抹除電壓脈衝可被使用以增加RON 值，從較低至較高RON 值或至高電阻狀態ROFF 。在特定應用中，亦可使用其他程式化方法。
使用以形成包含多態儲存及可再程式化的非揮發性阻抗網路之非揮發性奈米管快閃(NFlash)記憶體的實現)(Implementation of Memory Cells used to form Nonvolatile Nanotube Flash(NFlash)Memories Including Multistate Storage and Reprogrammable Nonvolatile Impedance Networks)
NRAM記憶體儲存邏輯狀態(依照ROFF 及一個RON 狀態)，或多位準儲存(包含ROFF 及多個RON 值)係關於如上所述具有選擇FET及NV NT開關串聯之NRAM記憶體陣列單元。然而，亦可能形成亦能夠儲存ROFF 及一個RON 的選擇FET及NV NT開關或包含ROFF 及多個RON 值之多位準(多電阻)儲存(如上述關於NRAM記憶體應用者)之並聯組合。並聯FET及NV NT開關組合導致新記憶體、邏輯、及類比應用的多樣性，因為選擇方法不同，且因為並聯FET/NV NT開關可與置於FET電晶體之上的NV NT開關形成，從而較串聯組合佔有較小的面積。NV NT電氣特性係與電壓極性及電流方向無關。
圖20顯示包含FET電晶體2010及NV NT開關2030(亦關於NRAM記憶體陣列單元於前所示)在共同節點2040連接的串聯組合之串聯電路2000。FET 2010具有閘極G(其控制FET之通道區域導電)、汲極2050(連接至端點T1)、及FET 2010源極(與NV NT開關2030之一端點連接於共同節點2040)。第二NV NT開關2030端點2060係連接至端點T2。FET 2010為對稱裝置，故汲極及源極可互換使用。FET 2010之ON通道電阻比任何的NV NT開關2030之多電阻值低的多(例如至少低於10x)。
圖21顯示包含FET 2120及NV NT開關2130的並聯組合之並聯電路2100。FET 2120具有閘極G’，其控制FET之通道區域導電。FET 2120汲極係在共同節點2140連接至NV NT開端2130的一個端點(其亦連接至端點T1)，且FET 2120源極係在共同節點2145連接至NV NT開關2130的另一個端點(其亦連接至端點T2)。製造的各種方法可被使用以置放NV NT開關2130於FET 2120之上，以得到較佳的密集度。FET 2120之ON通道電阻比任何NV NT開關2130之多電阻值小的多。NV NT開關2130的最高電阻值可被控制，以致於不會實質高於FET 2120的OFF電阻值，以確保對於並聯電路2100而言ON及OFF導電狀態間有足夠的電流控制。例如，NV NT開關2130可被程式化於約50kOhm至1MOhm電阻範圍，如圖19C中圖形表示1920所示。
圖22顯示包含FET 2210、FET 2220及NV NT開關2230之串聯/並聯組合的串聯/並聯電路2200。FET 2220具有閘極G’，其控制FET通道區域導電。FET 2220汲極係在共同節點2240連接至NV NT開關2230的一個端點(其亦連接至FET 2210源極)。FET 2210通道區域導電係由閘極G所控制，且汲極2250係連接至端點T1。FET 2220源極係在共同節點2245連接至NV NT開關2230的另一個端點(其亦連接至端點T2)。製造的各種方法可被使用以置放NV NT開關2230於FET 2220之上，以得到較佳的密集度。FET 2220之ON通道電阻比任何NV NT開關2230之多電阻值小的多(例如至少小於10x)，如上關於並聯電路2100所述者。串聯FET 2210 ON通道電阻亦小於任何NV NT開關2230之多電阻值(例如至少小於10x)，如上關於串聯電路2000所述者。
圖21所示之並聯電路2100的多組合可被使用於記憶體應用，以形成密集的以奈米管為基的非揮發性快閃記憶體(此應用中稱為NFlash記憶體，將進一步說明於後文)。並聯電路2100及串聯/並聯電路2200之多串聯及串聯/並聯組合可被使用以形成非揮發性可程式化的阻抗電路，例如電阻及電容類比網路，將進一步說明於後文。
包含多位準(多電阻)狀態儲存之非揮發性奈米管快閃(NFlash)記憶體)(Nonvolatile Nanotube Flash(NFlash)Memories Including Multilevel(Multiresistance)State Storage)
具有串聯非揮發性FETs之快閃NAND記憶體陣列係被使用以提升記憶體陣列密度，如K.Itoh,”VLSI Memory Chip Design”,Springer,2001,pp.41－44中所說明及圖式1.35及1.36所顯示者。快閃NAND記憶體儲存資訊如串聯的浮動閘極(FG)FET電晶體上之電荷，從而控制每一串聯FG FET裝置之臨限電壓，如Itoh參考文件所述。用於以NAND組構的(NAND－configured)記憶體陣列的這些串聯FG FETs之選擇方法不同於Itoh參考文件第38－41頁所述之隨機存取以NOR組構的(NOR－configured)快閃記憶體選擇方法。NOR－快閃(NOR－flash)選擇方法類似於前述之NRAM記憶體。當讀取例如與其他FG FETs串聯之FG FET裝置之狀態時，所有串聯的FG FETs係以高字線電壓而被選擇(導通為ON)，除了待讀取之FG FET裝置。待讀取之FG FET裝置具有施加至該閘極的零字線電壓。若選擇的FG FET裝置已被程式化為在ON狀態，則電流將流入串聯電路，對位元線放電。若選擇的FG FET裝置已被程式化為在OFF狀態，則沒有電流會流入串聯電路，且位元線將保持在高電壓位準。
並聯電路2100可代替Itoh參考文件中圖式1.35及1.36所示之FG FET電晶體，以形成非揮發性奈米管快閃記憶體，本應用中稱為NFlash記憶體。NFlash記憶體之操作亦藉由導通並聯電路2100中串聯FETs類型的NFlash記憶體陣列單元為ON來實施，除了待程式化、抹除、或讀出之與NV NT開關並聯的FET，其係在OFF狀態。接著，可使用類似於關於前述NRAM記憶體所述之抹除、程式化、或讀取操作。
圖23A顯示NFlash記憶體簡圖2300，具有奈米管類型NAND子陣列2310及2320。每一子陣列係使用以使用圖21所示之並聯電路2100來形成的NV NT開關為基的單元之串聯組合來形成。每一個子陣列2310及2320顯示四個以NV NT開關為基的串聯非揮發性單元。子陣列2310包含NV NT開關SW1及並聯FET TR1、NV NT開關SW2及FET TR2、NV NT開關SW3及FET TR3、NV NT開關SW4及FET TR4。第一選擇FET TRS1連接共同節點2330至位元線BL1，且第二選擇FET TRS2連接共同節點2340至參考線REF。子陣列2320包含NV NT開關SW5及並聯FET TR5、NV NT開關SW6及FET TR6、NV NT開關SW7及FET TR7、NV NT開關SW8及FET TR8。第一選擇FET TRS1X連接共同節點2350至位元線BL2，且第二選擇FET TRS2X連接共同節點2360至參考線REF。選擇線SL1係連接至FETs TRS1及TRS1X的閘極，選擇線SL2係連接至FETs TRS2及TRS2X的閘極，字線WL1係連接至FETs TR1及TR5的閘極，字線WL2係連接至FETs TR21及TR6的閘極，字線WL3係連接至FETs TR3及TR7的閘極，字線WL4係連接至FETs TR4及TR8的閘極，從而形成NFlash記憶體簡圖2300。當NFlash記憶體簡圖2300顯示8位元快閃記憶體時，多個電阻值可被儲存於每一NV NT開關以將位元的數量加倍、三倍、等至16、32、等。同樣的，使用並聯電路2100之數百個及甚至數千個以NV NT開關為基的單元可以每一單元能夠儲存多個電阻值及對應的邏輯狀態而被形成。
應注意的是，當NFlash記憶體簡圖2300顯示兩個選擇FETs於每一NAND子陣列2310及2320時，一個選擇FET係足以供NFlash記憶體操作。圖23B顯示NFlash記憶體簡圖2350，其係與NFlash記憶體簡圖2300相同，除了NAND子陣列2360僅使用一個選擇FET TRS1及NAND子陣列2370僅使用一個選擇FET TRS1X。NFlash記憶體可使用NRAM記憶體簡圖2300或2350或其變化來形成。
操作時，以NV NT開關為基的任何單元可被選擇以供讀取、抹除、或程式化操作。經由參考NFlash記憶體簡圖2300範例，若代表開關SW3的狀態係待讀取，則位元線BL1及參考線REF間之所有串聯FET裝置係被導通為ON，除了FET TR3仍保持在OFF(未被選擇的)狀態。位元線BL1係被預充電至例如1伏特之電壓。若SW3係於ON狀態，則BL1係被放電。然而，若SW3係於OFF狀態，則BL1係不被放電。SW3可於各種ON電阻狀態，故多個電阻狀態可被讀取。讀取操作係類似於關於多位準NRAM記憶體(其儲存多個電阻狀態於每一NV NT開關)於前所述之讀取操作。
操作時，經由參考NFlash記憶體簡圖2300範例，若代表開關SW3的狀態係待程式化，則位元線BL1及參考線REF間之所有串聯FET裝置係被導通為ON，除了FET TR3仍保持在OFF(未被選擇的)狀態。位元線BL1係以例如從2.4至7伏特的增加電壓位準被施以脈衝(pulsed)。若SW3係於OFF狀態且BL1被施以脈衝，則NV NT開關係被程式化至數個ON電阻RON 狀態中之一者，故多個電阻狀態可被讀取於NV NT開關SW3。程式化操作係類似於關於多位準NRAM記憶體(其儲存多個電阻狀態於每一NV NT開關)於前所述之程式化操作。
操作時，經由參考NFlash記憶體簡圖2300範例，若代表開關SW3的狀態係待抹除，則位元線BL1及參考線REF間之所有串聯FET裝置係被導通為ON，除了FET TR3仍保持在OFF(未被選擇的)狀態。位元線BL1係如關於NRAM記憶體陣列於前所述以增加電壓位準被施以脈衝(pulsed)。若SW3係於ON狀態且BL1被施以脈衝，則NV NT開關係被抹除至較高的ON電阻RON 狀態值或至OFF狀態ROFF 。抹除操作係類似於關於多位準NRAM記憶體(其儲存多個電阻狀態於每一NV NT開關)於前所述之抹除操作。
圖24顯示對應至NFlash記憶體簡圖2300之平面圖2400，其NAND子陣列2410的平面圖對應至NAND子陣列2310之簡圖表示，且NAND子陣列2420的平面圖對應至NAND子陣列2320之簡圖表示。圖24包含經圖案化的奈米織物1 2440、經圖案化的奈米織物2 2441、側壁間隔件2442、多晶矽或金屬WL及閘極區域2444、接點2446、多晶矽或金屬區域2448及接點2450。圖25顯示NAND子陣列2410之剖面圖2500。結合柱栓介層(stud vias)2510之經圖案化的奈米織物1 2540及經圖案化的奈米織物2 2541連接每一奈米織物之區域至對應的FET擴散並界定NV NT開關長度(寬度係由蝕刻操作所界定)。於特定實施例，NAND子陣列2410係沉積於p基板(p substrate)2520上。可使用各種製造方法以將NV NT開關形成於對應的FETs之上。
經由範例，並聯的SW3及TR3形成代表的以NV NT開關為基的單元，其對應至圖21所示之並聯電路2100。一對柱栓介層2510(由鄰近的以NV開關為基的單元所共用)界定NV NT開關長度大小及用於代表的開關SW3之接觸區域，並形成至下面的FET TR3之對應的N＋擴散的電氣連接。
NFlash記憶體係以對應至NRAM記憶體的操作而被抹除、程式化、及讀取。一旦形成位元線至NV NT開關(bit line－to－NV NT switch)及NV NT開關至參考線(NV NT switch－to－reference line)路徑的所有串聯電晶體係被形成，且並聯選擇的NV NT開關之FET係被關斷為OFF，則抹除、程式化、及讀取操作對應至使用以程式化如上所述NRAMs中之NV NT開關之操作。
包含電阻器及電容器之非揮發性奈米管可程式化阻抗網路(Nonvolatile Nanotube Programmable Impedance Networks Including Resistors and Capacitors)
分別顯示於圖21及圖22之可程式化的非揮發性多電阻狀態並聯電路2100及可程式化的非揮發性多電阻狀態串聯/並聯電路2200致能電阻器及電容器之電子地控制的(調諧的(tuned))類比網路之形成。對於NFlash記憶體操作，操作上，抹除、程式化、及讀取使用以形成這些電子地控制的(調諧的)阻抗網路之個別NV NT開關的狀態係類似於關於圖23、24、25所描述者。
圖26A顯示電子地控制的串聯電阻網路2600，其中奈米管串聯電阻器網路2620係使用類似於關於圖23A所示之NAND子陣列2310及NAND子陣列2320於上所述之操作被程式化(或抹除)。用於NV NT開關SW1、SW2、SW3、SW4之電阻值係使用關於圖23於上所述之程式化、抹除、及讀取操作的方法來設定並使用電阻器設定&操作模式控制器2610來控制。NV NT開關電阻設定操作期間(例如程式化及抹除)，端點RT1及共同節點2630間之FET TRS1A係被關斷為OFF，以致於無法干擾會連接至端點RT1之電路。同樣地，端點RT2及共同節點2640間之FET TRS2A係被關斷為OFF，以致於無法干擾會連接至端點RT2之電路。接著，FETs TRS1B及TRS2B係被導通為ON。FETs TRS1B及TRS2B分別對應至圖23A之FETs TRS1及TRS2。電阻器設定&操作模式控制器2610接著施加對應至位元線BL1脈衝之電壓脈衝及參考線電壓REF，如關於圖23A於上所述之操作。個別的NV NT開關(例如代表開關S3)係被選擇，如關於圖23A於上所述之操作。在每一的NV NT開關SW1、SW2、SW3、SW4之電阻狀態被設定之後，接著電阻器設定&操作模式控制器2610關斷FETs TRS1B、TRS2B、TR1、TR2、TR3、TR4為OFF並啟動(導通)分別電氣連接端點RT1及RT2至共同接點2630及2640之FETs TRS1A及TRS1B。
電子地控制的串聯電阻網路2600可被使用以設定奈米管串聯電阻器等效電路2620，以在工廠或在製造期間或之後最佳化電路功能，或在電子組件年限期間調整。同樣的，在電阻組件的生命週期期間的任何時間可改變或修改功能。
圖26B顯示串聯電阻器等效電路2650，包含對應至奈米管串聯電阻器等效電路2620之奈米管串聯電阻器等效電路2620’及分別對應至共同端點2630及2640之端點2630’及2640’。操作時，於此範例，越過個別電阻器的電壓應不超過2.5伏特以防止程式化干擾(program－disturb)。
圖27顯示以奈米管為基的電子地調諧的晶片上電壓調節器2700，其係使用電子地控制的串聯電阻網路2705(以產生參考電壓VREF )及晶片上電壓調節器2750(以設定及控制在節點2790之VON－CHIP VOLTAGE 等於VREF )來形成。VON－CHIP VOLTAGE 係被使用作為晶片上電源供應並被分配至多個晶片上電路。輸出電壓VREF 係藉由使用NV NT開關電阻值之比例(VREF ＝[(VSW1＋ VSW2 )/(VSW1＋ VSW2＋ VSW3＋ VSW4 )])VPS 來降低電源供應電壓VPP 而產生且可在大範圍的電壓中被調整。電子地調諧的晶片上電壓調節器2700係與圖26A所示之電子地控制的串聯電阻網路2600之操作類似，其奈米管串聯電阻器網路2720對應至奈米管串聯電阻器網路2620且共同接點2730對應至共同接點2630。然而，FET TRS1A及TRS1B已被消除；共同節點2730係直接連接至接地。同樣的，NFET TRS2A已由PFET TRSX代替，以防止於該選擇電晶體中發生臨限電壓降。
晶片上電壓調節器2750係類似於半導體產業中所使用的晶片上電壓調節器。差分放大器2760操作係描述於上述Baker et al.之參考文件中。大PFET 2780控制輸出於節點2790之電壓及電流，且反饋反相器2770提供用以供差分放大器2760控制輸出電壓2790為約等於VREF 之手段(如產業中所已知者)。
圖27顯示由奈米管串聯電阻器網路2620所產生的依各參考電壓VREF 。然而，亦可藉由分接(tapping)FETs TR1及TR2間之共用節點來產生兩個額外的參考電壓。這兩個額外的參考電壓中的每一個可被耦接至其他晶片上電壓調節器(未圖示)(類似於電壓調節器2750)，以產生總共三個不同的VON－CHIP VOLTAGE 值。
電子地控制的串聯電阻網路2600及其應用至以奈米管為基的電子地調諧的晶片上電壓調節器2700(分別關於圖26及27所述)係根據各具有多電阻狀態的多NV NT開關之許多類比網路中的一個範例。根據各具有多電阻狀態的多NV NT開關之網路的其他範例係可想像。圖28A顯示由結合分別於圖21及22顯示之並聯電路2100及串聯/並聯電路2200的組合所形成之電子地控制的串聯/並聯電阻網路2800。如圖28A所示，串聯及並聯FETs皆為串聯/並聯網路中所需，以有效地隔離個別的NV NT開關。電阻器設定&操作模式控制器2810以類似於電阻器設定&操作模式控制器2610的方式操作，除了額外的輸出以在程式化及抹除操作期間導通串聯FETs為ON及OFF。FETs TRS1B及TRS2B供應電壓脈衝以供抹除、程式化、及讀取操作，如關於圖26A於上所述。於此範例，共同節點2830係直接耦接至端點RT1’且共同節點2840係直接耦接至端點RT2’。然而，若其他電路會在例如程式化期間被影響，則可使用串聯解耦(decoupling)FETs，如圖26A所示。
於奈米管串聯/並聯電阻器網路2820之個別NV NT開關係使用類似於關於圖26A於上所述之操作方法而被抹除、程式化、及讀出。經由範例，NV NT開關SW3可藉由導通FETs TR1、TR3’為ON及FETs TR2’、TR3、TR4’為OFF並施加電壓脈衝於共同節點2830及2840間而被選擇及調諧至數個電阻狀態中的一個。經由另一範例，NV NT開關SW2可藉由導通FETs TR1、TR2’為ON及FETs TR2、TR3’為OFF並施加電壓脈衝於共同節點2830及2840間而被選擇及調諧至數個電阻狀態中的一個。所使用的電壓脈衝係類似於圖26A、23A、18中所說明者。
在完成個別開關的程式化或抹除之後，接著於操作時，所有串聯FETs皆被導通為ON，而所有並聯FETs皆被關斷為OFF。
圖28B顯示包含對應至奈米管串聯/並聯電阻器網路2820之奈米管串聯/並聯電阻器等效電路2820’及分別對應至共同端點2830及2840之端點2830’及2840’的串聯/並聯電阻器等效電路2850。操作時，於此範例，越過個別電阻器的電壓應不超過2.5伏特以防止程式化干擾。
圖28A所示之電子地控制的串聯/並聯電阻網路2800可被改變成圖29A所示之電子地控制的電阻/電容器網路2900。如圖29A所示，分別於圖21及22所示之並聯電路2100及串聯/並聯電路2200係串聯使用，而電容器係並聯使用。電阻器設定&操作模式控制器2910係以類似於電阻器設定&操作模式控制器2810之方式操作。FETs TRS1B及TRS2B供應電壓脈衝以供抹除、程式化、及讀取操作，如關於圖28A於前所述者。於此範例，共同節點2930係直接耦接至端點RCT1而共同節點2940係直接耦接至端點RCT2。然而，若其他電路會在例如程式化期間被影響，則可使用串聯解耦(decoupling)FETs，如圖26A所示。
於奈米管串聯/並聯電阻器網路2920之個別NV NT開關係使用類似於關於圖26A及圖28A於上所述之操作方法而被抹除、程式化、及讀出。經由範例，NV NT開關SW2可藉由導通FETs TR1、TR2’為ON及FET TR2為OFF並施加電壓脈衝於共同節點2830及2840間而被選擇及調諧至數個電阻狀態中的一個。所使用的電壓脈衝係類似於圖28A、26A、23A、18中所說明者。
在完成個別開關的程式化或抹除之後，接著於操作時，所有串聯FETs皆被導通為ON，而所有並聯FETs皆被關斷為OFF。
圖29B顯示包含對應至奈米管串聯/並聯電阻器網路2920之奈米管串聯/並聯電阻器等效電路2920’及分別對應至共同端點2930及2940之端點2930’及2940’的串聯/並聯電阻器/電容器等效電路2950。操作時，於此範例，越過個別電阻器的電壓應不超過2.5伏特以防止程式化干擾。
調整電阻值RSW1 及RSW2 導致在大範圍的值中調諧(tuning)RC時間常數在大範圍的值中。同樣的，若RSW1及RSW2被程式化成相對低電阻值，則對於具有上升及下降次數大於RC時間常數的波形而言，電容器C1、C2、C3可顯示一個電容器C＝C1＋C2＋C3。其他變化亦是可能的。
結合的專利參考文件
下列共同擁有的專利文件(此處稱為”結合的專利參考文件(incorporated patent references)”)說明用以製造奈米管元件(奈米管織物物件及開關)之各種技術(例如製造及圖案化奈米管織物)，且係全部併入於此以作為參考：Electromechanical Memory Array Using Nanotube Ribbons and Method for Making Same(美國專利申請案第09/915,093號，目前的美國專利第6,919,592號)，申請日為2001年7月25日；Electromechanical Memory Having Cell Selection Circuitry Constructed With Nanotube Technology(美國專利申請案第09/915,173號，目前的美國專利第6,643,165號)，申請日為2001年7月25日；Hybrid Circuit Having Nanotube Electromechanical Memory(美國專利申請案第09/915,095號，目前的美國專利第6,574,130號)，申請日為2001年7月25日；Electromechanical Three－Trace Junction Devices(美國專利申請案第10/033,323號，目前的美國專利第6,911,682號)，申請日為2001年12月28日；Methods of Making Electromechanical Three－Trace Junction Devices(美國專利申請案第10/033,032號，目前的美國專利第6,784,028號)，申請日為2001年12月28日；Nanotube Films and Articles(美國專利申請案第10/128,118號，目前的美國專利第6,706,402號)，申請日為2002年4月23日；Methods of Nanotube Films and Articles(美國專利申請案第10/128,117號，目前的美國專利第6,835,591號)，申請日為2002年4月23日；Methods of Making Carbon Nanotube Films,Layers,Fabrics,Ribbons,Elements and Articles(美國專利申請案第10/341,005號)，申請日為2003年1月13日；Methods of Using Thin Metal Layers to Make Carbon Nanotube Films,Layers,Fabrics,Ribbons,Elements and Articles(美國專利申請案第10/341,055號)，申請日為2003年1月13日；Methods of Using Pre－formed Nanotubes to Make Carbon Nanotube Films,Layers,Fabrics,Ribbons,Elements and Articles(美國專利申請案第10/341,054號)，申請日為2003年1月13日；Carbon Nanotube Films,Layers,Fabrics,Ribbons,Elements and Articles(美國專利申請案第10/341,130號)，申請日為2003年1月13日；Non－volatile Electromechanical Field Effect Devices and Circuits using Same and Methods of Forming Same(美國專利申請案第10/864,186號，美國專利公開案第2005/0062035號)，申請日為2004年6月9日；Devices Having Horizontally－Disposed Nanofabric Articles and Methods of Making the Same(美國專利申請案第10/776,059號)，申請日為2004年2月11日；Devices Having Vertically－Disposed Nanofabric Articles and Methods of Making the Same(美國專利申請案第10/776,572號，目前的美國專利第6,924,538號)，申請日為2004年2月11日；及Patterned Nanoscopic Articles and Methods of Making the Same(美國專利申請案第10/936,119號，美國專利公開案第2005/0128788號)。
本發明可在不偏離其精神或本質特性的情況下，以其他特定形式加以體現。本實施例因而視為說明而非限制之關係。
10．．．非揮發性暫存器檔案
15．．．非揮發性暫存器檔案級電路
16．．．圖形
20．．．非揮發性暫存器檔案
22－1．．．NV暫存器檔案級1
22－(N＋M)．．．NV暫存器檔案級N＋M
24－1．．．NV組態閂鎖1
24－(N＋M)．．．NV組態閂鎖N＋M
26．．．組態選擇電路
30．．．切換電路
35．．．切換電路
40．．．OTP熔絲電路
41．．．熔絲元件
42．．．節點
43．．．節點
45．．．節點
46．．．反相器裝置
47．．．節點
60．．．奈米織物電阻器熔絲
61．．．奈米織物
62．．．接點
62'．．．接點
68．．．絕緣件
70．．．通用熔絲閂鎖
71．．．電氣熔絲元件
72．．．節點
73．．．節點
74．．．電氣反熔絲元件
75．．．節點
76．．．節點
77．．．節點
78．．．節點
79．．．安定電容器
79'．．．安定電容器
80．．．選通路徑
81．．．選通路徑
82．．．閂鎖電路
83．．．非揮發性奈米管開關
84．．．節點
85．．．節點
86．．．選通路徑
87．．．節點
88．．．輸出
89．．．電容器
89'．．．電容器
90．．．兩端非揮發性奈米管開關
90'．．．兩端非揮發性奈米管開關
90"．．．兩端非揮發性奈米管開關
90'''．．．兩端NRAM開關
91．．．導電元件
91'．．．導電元件
91"．．．接點
92．．．導電元件
92'．．．導電元件
92"．．．接點
93．．．奈米織物元件
93'．．．奈米織物元件
94．．．絕緣件
94'．．．絕緣件
94"．．．絕緣件
95．．．基板
95'．．．基板
96．．．電介質層
97．．．絕緣件
97'．．．電介質層
99．．．間隙區域
99'．．．間隙區域
100．．．曲線
110．．．組態控制暫存器
112－1．．．轉換裝置
114－1．．．轉換裝置
116－1．．．轉換裝置
118－1．．．轉換裝置
122．．．非揮發性組態檔案
125．．．曲線
132．．．非揮發性組態控制暫存器
135．．．非揮發性組態控制級
150．．．循環資料
1102．．．暫存器檔案級電路
1104．．．揮發性主閂鎖級電路
1106．．．揮發性從閂鎖級電路
1108．．．耦接電路
1110．．．非揮發性奈米管開關
1114．．．電氣連接
1115．．．輸入節點
1116．．．節點
1116．．．共同節點
1118．．．連接器
1119．．．電氣連接
1120．．．輸入節點
1125．．．輸出節點
1130．．．CMOS轉換閘極
1135．．．儲存節點
1140．．．時脈CLK
1140'．．．輔助時脈CLKb
1145．．．CMOS反相器
1150．．．CMOS反相器
1155．．．儲存節點
1160．．．CMOS轉換閘極
1170．．．反相器
1175．．．反相器
1180．．．輸出
1185．．．CMOS轉換閘極
1190．．．反相器
1192．．．輸入
1317．．．共同節點
1320．．．NMOS電晶體
1321．．．NFET
1322．．．NFET
1323．．．反相器
1325．．．NMOS電晶體
1325'．．．NMOS電晶體
1327．．．PMOS電晶體
1327'．．．PMOS電晶體
1329．．．電氣連接
1330．．．反相器
1342．．．電晶體
1343．．．PMOS電晶體
1343．．．PFET
1350．．．共同節點
1350'．．．輸出
1360'．．．高電壓轉換電路
1365．．．PMOS電晶體
1400．．．同步邏輯功能
1400'．．．同步邏輯功能
1407．．．暫存器檔案
1407M．．．主閂鎖
1407S．．．從閂鎖
1410．．．邏輯
1412．．．暫存器檔案
1414．．．邏輯
1416．．．暫存器檔案級
1418．．．暫存器檔案
1420M．．．主閂鎖
1420S．．．從閂鎖
1425．．．延遲電路
1425'．．．延遲電路
1500．．．CPU及快取系統
1500'．．．CPU及快取系統
1510．．．CPU
1515．．．快取
1520．．．輸出驅動器
1520'．．．輸出驅動器
1522．．．反相器輸入
1522'．．．共同反相器輸入
1523．．．共同輸出端點
1524．．．共同三態輸入
1525．．．時序圖
1530．．．時脈
1535．．．資料窗
1540．．．波形
1545．．．有效資料窗
1550．．．有效資料窗
1555．．．有效資料窗
1560．．．延遲電路
1600．．．延遲電路
1605．．．延遲電路
1610．．．邏輯延遲塊
1615．．．延遲選擇邏輯
1625．．．延遲控制器
1630．．．驅動器電路
1630'．．．驅動器電路
1700．．．第一驅動器電路
1700'．．．第二驅動器電路
1700"．．．第三驅動器電路
1705．．．驅動器
1707．．．輸入
1709．．．輸出
1710．．．電壓轉換器
1715．．．轉換裝置
1720．．．電流鏡
1730．．．端點
1735．．．端點
1740．．．端點
1745．．．差分放大器
1750．．．位元線驅動器
1755．．．非揮發性奈米管開關電阻控制電路
1760．．．NRAM陣列單元
1765．．．NV NT開關記憶體次系統
1770．．．控制器
1775．．．預充電電路
1780．．．感測放大器
1785．．．資料I/O緩衝器
1790．．．抹除驅動器
1800．．．電阻值
1800'．．．電阻分布
1900．．．圖形表示
1910．．．圖形表示
1920．．．圖形表示
1930．．．表
1940．．．圖形表示
2000．．．串聯電路
2010．．．FET電晶體
2030．．．NV NT開關
2040．．．共同節點
2050．．．汲極
2060．．．端點
2100．．．並聯電路
2120．．．FET
2130．．．NV NT開關
2140．．．共同節點
2145．．．共同節點
2200．．．串聯/並聯電路
2210．．．FET
2220．．．FET
2230．．．NV NT開關
2240．．．共同節點
2245．．．共同節點
2250．．．汲極
2300．．．NFlash記憶體簡圖
2310．．．NAND子陣列
2320．．．NAND子陣列
2330．．．共同節點
2340．．．共同節點
2350．．．共同節點
2350．．．NFlash記憶體簡圖
2360．．．共同節點
2360．．．NAND子陣列
2370．．．NAND子陣列
2440．．．奈米織物1
2441．．．奈米織物2
2442．．．側壁間隔件
2444．．．閘極區域
2446．．．接點
2448．．．多晶矽或金屬區域
2450．．．接點
2500．．．剖面圖
2510．．．柱栓介層
2520．．．p基板
2540．．．奈米織物1
2541．．．奈米織物2
2600．．．串聯電阻網路
2610．．．電阻器設定&操作模式控制器
2620．．．奈米管串聯電阻器網路
2620．．．奈米管串聯電阻器網路
2620'．．．奈米管串聯電阻器等效電路
2630．．．共同節點
2630'．．．共同節點
2640．．．共同節點
2640'．．．共同節點
2650．．．串聯電阻器等效電路
2700．．．電壓調節器
2705．．．串聯電阻網路
2720．．．奈米管串聯電阻器網路
2730．．．共同節點
2760．．．差分放大器
2770．．．反相器
2780．．．PFET
2790．．．節點
2800．．．電子地控制的串聯/並聯電阻網路
2810．．．電阻器設定&操作模式控制器
2820．．．奈米管串聯/並聯電阻器網路
2820'．．．奈米管串聯/並聯電阻器等效電路
2830．．．共同節點
2840．．．共同節點
2850．．．串聯/並聯電阻器等效電路
2900．．．電子地控制的電阻/電容器網路
2910．．．電阻器設定&操作模式控制器
2930．．．共同節點
2940．．．共同節點
BL1．．．位元線
BL2．．．位元線
C1．．．輸出
C(N＋M)．．．輸出
CLK．．．時脈
DI．．．資料輸入訊號
DO．．．資料輸出訊號
G．．．閘極
G'．．．閘極
INV－1．．．反相器
INV－1．．．反相器
INV－1'．．．反相器
R1．．．電阻器
R2．．．電阻器
RCT1．．．端點
RCT2．．．端點
REF．．．參考線
RT1．．．端點
RT1．．．端點
RT1'．．．端點
RT2．．．端點
S1．．．選擇訊號
S(N＋M)．．．選擇訊號
SL1．．．選擇線
SL2．．．選擇線
SW1．．．開關
SW2．．．開關
SW3．．．開關
SW4．．．開關
SW5．．．開關
SW6．．．開關
SW7．．．開關
SW8．．．開關
SW N＋M．．．開關
T1．．．電晶體
T10．．．電晶體
T2．．．電晶體
T3．．．電晶體
T4．．．電晶體
T5．．．電晶體
T50．．．NFET
T55．．．NFET
T6．．．電晶體
T6．．．輸出PFET
T6'．．．電晶體
T7'．．．電晶體
TR1．．．FET
TR2．．．FET
TR3．．．FET
TR4．．．FET
TR5．．．FET
TR6．．．FET
TR7．．．FET
TR8．．．FET
TRS1．．．第一選擇FET
TRS1．．．FET
TRS1A．．．FET
TRS1B．．．FET
TRS1X．．．第一選擇FET
TRS2．．．第二選擇FET
TRS2．．．FET
TRS2A．．．FET
TRS2B．．．FET
TRS2X．．．第二選擇FET
WL1．．．字線
WL2．．．字線
WL3．．．字線
WL4．．．字線
在圖式中：圖1A為非揮發性暫存器檔案之概要示意圖。
圖1B為非揮發性暫存器檔案級電路之概要示意圖。
圖1C為根據本發明之一實施例用於非揮發性奈米管開關之循環資料的結果之示意圖。
圖2為根據本發明之另一實施例，具有額外的冗餘非揮發性暫存器檔案級及對應的選擇電路之圖1A的非揮發性暫存器檔案之代表示意圖。
圖3A－3C為根據本發明之其他實施例，當形成最終非揮發性暫存器檔案時，使用以選擇或不選擇(繞過)非揮發性暫存器檔案級之代表示意圖。
圖4為根據本發明另一實施例的雷射熔絲閂鎖之閂鎖電路示意圖，其可被使用以作為部分的圖2所示之非揮發性暫存器檔案電路。
圖5顯示根據本發明另一實施例，使用於圖4所示之閂鎖電路所執行的操作中的波形之示意圖。
圖6A－6D顯示根據本發明另一實施例，經圖案化的奈米織物電阻器的示意圖。
圖7顯示根據本發明另一實施例，使用電子熔絲或電子反熔絲的熔絲閂鎖之示意圖，其可被使用以作為部分的圖2所示之非揮發性暫存器檔案電路。
圖8顯示根據本發明另一實施例，使用非揮發性奈米管開關作為程式化元件的熔絲閂鎖之示意圖，其可被使用以作為部分的圖2所示之非揮發性暫存器檔案電路。
圖9A－D顯示根據本發明其他實施例，非揮發性奈米管開關之SEM平面圖的剖面示意圖。
圖10A顯示根據本發明另一實施例，顯示抹除電壓的大小之改變通道長度的數個非揮發性奈米管開關的圖形表示。
圖10B顯示根據本發明另一實施例，顯示抹除電壓及抹除電流為時間的函數之非揮發性奈米管開關的圖形表示。
圖10C顯示根據本發明另一實施例，顯示100個循環期間所測量的ON狀態電組及OFF狀態電阻之奈米管開關的圖形表示。
圖11顯示根據本發明另一實施例，組態控制暫存器的示意圖。
圖12顯示根據本發明另一實施例，具有額外的冗餘非揮發性暫存器檔案級及對應的選擇電路之圖1A的非揮發性暫存器檔案之替代代表示意圖(對於圖2)。
圖13A顯示根據本發明另一實施例，具有額外的冗餘非揮發性暫存器檔案級及對應的選擇電路之圖1A的非揮發性暫存器檔案之替代代表示意圖(對於圖12)。
圖13B顯示根據本發明此實施例，使用於圖13A的非揮發性組態控制暫存器之電路代表圖。
圖14A顯示根據本發明另一實施例，經同步的暫存器檔案架構應用。
圖14B顯示根據本發明另一實施例，具有控制的延遲電路以最佳化時脈時序之經同步的暫存器檔案架構。
圖15A－E顯示根據本發明其他實施例，CPU及快取間之關鍵經同步的時序之範例。
圖15F－H顯示根據本發明其他實施例，CPU及快取間使用可控制的延遲電路之最佳化的時序。
圖16顯示根據本發明其他實施例，使用以非揮發性奈米管開關為基的閂鎖以供時序控制之延遲控制電路。
圖17A顯示根據本發明其他實施例，使用以使用電壓源來改變閂鎖電路中之非揮發性奈米管開關之驅動器電路。
圖17B顯示根據本發明其他實施例，使用以使用電壓源及電流限制來改變閂鎖電路中之非揮發性奈米管開關之驅動器電路。
圖17C顯示根據本發明其他實施例，使用以使用電壓源及由電流鏡所控制的電流來改變閂鎖電路中之非揮發性奈米管開關之驅動器電路。
圖17D顯示根據本發明其他實施例，驅動NRAM陣列單元至預定電阻值之非揮發性奈米管開關電阻控制電路。
圖17E顯示根據本發明其他實施例，集成於NRAM記憶體系統之圖17D的電路。
圖18A顯示根據本發明其他實施例，在製成時非揮發性奈米管開關之ON電阻值。
圖18B顯示根據本發明其他實施例，在50個循環後非揮發性奈米管開關之ON及OFF電阻值。
圖19A顯示根據本發明其他實施例，在選擇的電壓位準被程式化的奈米管開關之數量的範例。
圖19B顯示根據本發明其他實施例，在對應至一伏特位元線讀出電壓的各種讀出電流之經程式化的奈米管開關之數量的範例。
圖19C顯示根據本發明之目前的實施例，在選擇的電阻範圍(其中電阻值對應至圖19B於一伏特的讀出電流)內操作的奈米管開關之數量的範例。
圖19D顯示根據本發明之目前的實施例，在選擇的電壓位準的中數電流位準及對應的飽和電流位準的範例。
圖19E顯示根據本發明之目前的實施例，在選擇的中數開關ON狀態電阻位準的中數飽和電流位準的範例。
圖20顯示根據本發明一實施例之串聯電路。
圖21顯示根據本發明另一實施例之並聯電路。
圖22顯示根據本發明另一實施例之串聯/並聯電路。
圖23A顯示根據本發明另一實施例之NFlash記憶體示意圖。
圖23B顯示根據本發明另一實施例之NFlash記憶體示意圖。
圖24顯示根據本發明另一實施例，對應至NFlash記憶體之平面圖。
圖25顯示根據本發明另一實施例，NAND子陣列之剖面圖。
圖26A顯示根據本發明另一實施例，電子地控制的串聯電阻網路，其中奈米管串聯電阻器網路係使用程式化或抹除操作而被電子地形成或調諧。
圖26B顯示根據本發明另一實施例，奈米管串聯電阻器等效電路之示意圖。
圖27顯示根據本發明另一實施例，以奈米管為基的電子地調諧的晶片上電壓調節器。
圖28A顯示根據本發明另一實施例，電子地形成及調諧的組合串聯/並聯電阻網路。
圖28B顯示根據本發明另一實施例，組合串聯/並聯電阻器等效電路。
圖29A顯示根據本發明另一實施例，電子地形成及調諧的電阻/電容器網路。
圖29B顯示根據本發明另一實施例，組合的串聯/並聯電阻器/電容器等效電路。
20．．．非揮發性暫存器檔案
22－1．．．NV暫存器檔案級1
22－(N＋M)．．．NV暫存器檔案級N＋M
24－1．．．NV組態閂鎖1
24－(N＋M)．．．NV組態閂鎖N＋M
26．．．組態選擇電路
C1．．．輸出
C(N＋M)．．．輸出
CLK．．．時脈
DI．．．資料輸入訊號
S1．．．選擇訊號
S(N＋M)．．．選擇訊號
SW1．．．開關
SW N＋M．．．開關

Claims (56)

  1. 一種非揮發性閂鎖電路，包含：至少一輸入端，能夠輸入一邏輯狀態；一輸出端，能夠輸出一邏輯狀態；一依電性閂鎖電路，包含電氣地設置於該輸入端及該奈米管切換元件之間的至少一半導體的元件，該半導體的元件能夠接收及依電性地儲存一邏輯狀態，該邏輯狀態係輸入至該至少一輸入端；一具有兩端點之奈米管切換元件，包含一奈米管織物物件，該奈米管織物物件係電氣連接該電性閂鎖電路，其中該奈米管切換元件能夠在一相對低電阻狀態及一相對高電阻狀態之間切換以反應施加於該奈米管切換元件之兩端點的電刺激，其中，該奈米管切換元件能夠非揮發性地保持在該相對低或該相對高電阻狀態；其中，當該奈米管切換元件係處於該相對低電阻狀態時，該依電性閂鎖電路保持一第一邏輯狀態並在該輸出端輸出該第一邏輯狀態，且其中，當該奈米管切換元件係處於該相對高電阻狀態時，該依電性閂鎖電路保持一第二邏輯狀態，該第二邏輯狀態係在該輸出端輸出。
  2. 如請求項1之非揮發性閂鎖電路，其中，該依電性閂鎖電路包含一反相器電路，該反相器電路包含複數個場效電晶體。
  3. 如請求項1之非揮發性閂鎖電路，其中，該奈米管切換 元件能夠在該相對低電阻狀態及該相對高電阻狀態之間切換數次。
  4. 如請求項1之非揮發性閂鎖電路，其中，該依電性閂鎖電路將該奈米管切換元件之該相對低電阻狀態轉換至一相對高的電壓位準，其對應至在該輸出端輸出的該第一邏輯狀態，且其中，該電子閂鎖電路將該奈米管切換元件之該相對高電阻狀態轉換至一相對低的電壓位準，其對應至在該輸出端輸出的該第二邏輯狀態。
  5. 如請求項1之非揮發性閂鎖電路，進一步電氣連接一記憶體單元，其中，當該非揮發性閂鎖電路輸出該第一邏輯狀態時，該記憶體單元為有效的，且其中，當該非揮發性閂鎖電路輸出該第二邏輯狀態時，該記憶體單元為無效的。
  6. 如請求項5之非揮發性閂鎖電路，其中，該非揮發性閂鎖電路包含用於該記憶體單元之一冗餘電路，且能夠在該記憶體單元為不可操作時，繞過該記憶體單元。
  7. 如請求項5之非揮發性閂鎖電路，其中，繞過該記憶體單元包含修正一錯誤。
  8. 如請求項1之非揮發性閂鎖電路，進一步電氣連接一記憶體單元，該記憶體單元能夠儲存第一及第二記憶體狀態，其中，該第一記憶體狀態係被輸入至該輸入端作為一第一邏輯狀態，且係藉由該非揮發性閂鎖電路而被非揮發性地保持及輸出作為該第一邏輯狀態，且其中，該第二記憶體狀態係被輸入至該輸入端作為一第二邏輯 狀態，且係藉由該非揮發性閂鎖電路而被非揮發性地保持及輸出作為該第二邏輯狀態。
  9. 如請求項8之非揮發性閂鎖電路，其中，該非揮發性閂鎖電路包含用於該記憶體單元之一冗餘電路，且能夠非揮發性地保持分別對應至該第一及該第二記憶體狀態之該第一及第二邏輯狀態。
  10. 如請求項8之非揮發性閂鎖電路，其中，該記憶體單元包含於一NRAM陣列之記憶體單元。
  11. 如請求項9之非揮發性閂鎖電路，其中，非揮發性地保持分別該第一及第二邏輯狀態之其中一者包含：修正該記憶體單元中的一錯誤。
  12. 如請求項1之非揮發性閂鎖電路，進一步電氣連接一記憶體單元，其中，在該輸入端輸入的電刺激包含一依時間變化的電刺激，其中，在該輸出端輸出的電刺激包含一依時間變化的電刺激，且其中，藉由在該輸入端及該輸出端的該依時間變化的電刺激之間產生一可控制的延遲，該非揮發性閂鎖電路控制該記憶體電路的操作。
  13. 如請求項12之非揮發性閂鎖電路，其中，產生一可控制的延遲包含：提供具有一實質地選定的上升時間及一實質地選定的下降時間之一實質地雙模訊號。
  14. 如請求項1之非揮發性閂鎖電路，其中，該奈米管切換元件包含一可程式化一次的熔絲，該可程式化一次的熔絲能夠僅從該相對低電阻狀態切換至該相對高電阻狀 態。
  15. 如請求項14之非揮發性閂鎖電路，其中，該可程式化一次的熔絲更包含設置於該奈米管織物物件上之一絕緣體材料。
  16. 如請求項15之非揮發性閂鎖電路，其中，該奈米管織物物件係暴露於由該絕緣體材料中之一開口所界定的一部份中，且其中，該可程式化一次的熔絲能夠藉由雷射燒蝕(ablation)而從該相對低電阻狀態切換至該相對高電阻狀態。
  17. 如請求項1之非揮發性閂鎖電路，其中，該該奈米管切換元件包含一可程式化一次的熔絲，該可程式化一次的熔絲能夠從關閉狀態切換至開啟狀態。
  18. 一種用於組構複數個非揮發性暫存器檔案之非揮發性暫存器檔案組態電路，包含：一輸入電壓端；選擇電路；複數個奈米管熔絲元件，與該輸入電壓端電氣連接，每一奈米管熔絲元件係為電氣連接該複數個非揮發性暫存器檔案之其中一者，每一奈米管熔絲元件與該選擇電路電氣連接；其中，每一奈米管熔絲元件包含：一奈米管織物物件及兩個導體接點，該奈米管織物物件係設置於該等兩個導體接點之間，該奈米 管織物物件係電氣連接該等兩個導體接點；其中，因應電刺激，該奈米管熔絲元件能夠從一開啟狀態切換至一關閉狀態，該開啟狀態對應至該兩個導體接點之一相對低電阻，而該關閉狀態對應至該等兩個導體接點之間的相對高電阻；其中，當於該開啟狀態中，該奈米管熔絲元件係組構為有效該對應的非揮發性暫存器檔案且為使得該對應非揮發性暫存器檔案在該輸入電壓端對電刺激有反應，且其中，當於該關閉狀態中，該奈米管熔絲元件係組構為使該對應的非揮發性暫存器檔案失能且為使得該對應非揮發性暫存器檔案在該輸入電壓端對電刺激之反應失能；其中，該選擇電路係組構施加電刺激至所選定的奈米管熔絲元件之每一個，以選擇性地繞過該對應的暫存器檔案。
  19. 如請求項18之非揮發性暫存器檔案組態電路，其中，因應一暫存器檔案為有缺陷的，該選擇電路選擇性地繞過該暫存器檔案。
  20. 如請求項18之非揮發性暫存器檔案組態電路，其中，當該等複數個奈米管熔絲元件之其中一者處於該開啟狀態時，該對應的非揮發性暫存器檔案能夠因應於該輸入電壓端的電刺激，而與複數個資訊狀態操作。
  21. 如請求項18之非揮發性暫存器檔案組態電路，其中， 該奈米管熔絲元件為可程式化一次的奈米管熔絲元件。
  22. 如請求項18之非揮發性暫存器檔案組態電路，其中，該奈米管熔絲元件能夠從該關閉狀態切換至該開啟狀態。
  23. 一種非揮發性記憶體，包含：一位元線；一字線；至少一非揮發性記憶體單元，每一非揮發性記憶體單元具有：一兩端奈米管切換裝置，包含第一及第二導體端以及設置於該第一及第二導體端之間的一奈米管織物物件，該奈米管織物物件係電氣連接該第一及第二導體端，其中該奈米管切換元件能夠在一相對低電阻狀態及一相對高電阻狀態之間切換以反應施加於該奈米管切換元件之第一及第二導體端的電刺激，其中該奈米管切換元件能夠非揮發性地保持在該相對低或該相對高電阻狀態；一記憶體單元選擇電路，與該位元線及該字線電氣連接，以因應該位元線及該字線之其中至少一者的啟動，而選擇該兩端奈米管切換裝置進行讀取及寫入操作；寫入控制電路，對一控制訊號有反應，用以供應寫入訊號至一選定的記憶體單元，以對該奈米管織物物件 之電阻感應(induce)一變化，其中，該奈米管織物物件之電阻的值對應至該記憶體單元的一資訊狀態；電阻感測電路，與一選定的非揮發性記憶體單元電氣連接，用以感測該奈米管織物物件之電阻及提供該控制訊號至該寫入控制電路；及讀取電路，與一選定的非揮發性記憶體單元電氣連接，用以讀取該記憶體單元之對應的資訊狀態。
  24. 如請求項23之非揮發性記憶體，其中，該奈米管切換裝置的第一導體端係與該記憶體單元選擇電路電氣連接，且該奈米管切換裝置的第二導體端係與一參考電壓線電氣連接。
  25. 如請求項23之非揮發性記憶體，其中，該寫入控制電路係與該位元線及該字線電氣連接。
  26. 如請求項23之非揮發性記憶體，其中，該奈米管切換裝置的第一導體端接收由該寫入控制電路供應的該等寫入訊號，而該奈米管切換裝置的第二導體端係與該字線及該位元線之其中至少一者電氣連接。
  27. 如請求項23之非揮發性記憶體，其中，供應寫入訊號包含：供應具有一選定的電壓之一電刺激。
  28. 如請求項23之非揮發性記憶體，其中，供應寫入訊號包含：供應具有一選定的電流之一電刺激。
  29. 如請求項23之非揮發性記憶體，其中，該奈米管切換元件更包含第一及第二絕緣體區域，該第一及第二絕緣 體區域係設置於該奈米管織物物件之實質相反側。
  30. 如請求項29之非揮發性記憶體，其中，該第一及第二絕緣體區域之其中至少一者包含一電介質材料。
  31. 如請求項29之非揮發性記憶體，其中，藉由一間隙，該奈米管織物物件的至少一部份係與該第一及第二絕緣體區域之其中一者的至少一部份間隔開。
  32. 如請求項29之非揮發性記憶體，其中，該記憶體單元的資訊狀態能夠被程式化及刪除數次。
  33. 如請求項23之非揮發性記憶體，其中，該寫入控制電路包含用以寫入至少三個寫入訊號的電路，該等至少三個寫入訊號之每一個能夠感應該奈米管織物物件中之對應的電阻值之一訊號，該電阻值係不同於對應至其他寫入訊號的電阻值。
  34. 如請求項33之非揮發性記憶體，其中，由該等至少三個寫入訊號所感應之對應的電阻值包含數個低電阻值及一個高電阻值。
  35. 如請求項34之非揮發性記憶體，其中，該等數個低電阻值係在約1kilo-Ohm至約1mega-Ohm的範圍中，且其中，該高電阻值係至少100mega-Ohms。
  36. 如請求項34之非揮發性記憶體，其中，該寫入控制電路包含用以寫入四個寫入訊號的電路，使得該記憶體單元能夠儲存第一資訊狀態、第二資訊狀態、第三資訊狀態、第四資訊狀態之其中一者。
  37. 如請求項23之非揮發性記憶體，其中，該電阻感測電路包含反饋電路，該反饋電路與該選定的非揮發性記憶體單元電氣連接且具有一參考電阻值，該反饋電路能夠：比較該選定的非揮發性記憶體單元之奈米管織物物件的電阻與該參考電阻值，及選擇性地阻擋寫入訊號至該選定的非揮發性記憶體單元。
  38. 如請求項37之非揮發性記憶體，其中，該奈米管織物物件之電阻的值係選自一相對低電阻值及一相對高電阻值之其中一者。
  39. 如請求項38之非揮發性記憶體，其中，該相對低電阻值對應至一第一資訊狀態，而該相對高電阻值對應至一第二資訊狀態。
  40. 如請求項37之非揮發性記憶體，其中，供應寫入訊號包含：供應複數個連續的、於選定的間隔遞增地改變的電壓脈衝。
  41. 如請求項40之非揮發性記憶體，其中，在該寫入控制電路供應各電壓脈衝之後，該反饋電路感測該奈米管織物物件的電阻並比較該奈米管織物物件的電阻與該參考電阻值。
  42. 如請求項41之非揮發性記憶體，能夠進行一第一寫入操作，其中，該電壓脈衝被施加，直到該反饋電路感測到該奈米管織物物件的電阻為一相對低電阻值，並選擇性地阻擋寫入訊號。
  43. 如請求項42之非揮發性記憶體，能夠進行一第二寫入操作，其中，直到該反饋電路感測到該奈米管織物物件的電阻為一相對高電阻值並選擇性地阻擋寫入訊號，該電壓脈衝才被施加。
  44. 如請求項38之非揮發性記憶體，其中，該奈米管切換元件包含一可程式一次的奈米管熔絲，該奈米管織物物件能夠僅從該相對低電阻狀態切換至該相對高電阻狀態。
  45. 如請求項37之非揮發性記憶體，其中，該寫入控制電路從一範圍的電阻值中選擇該參考電阻值。
  46. 如請求項45之非揮發性記憶體，其中，當該奈米管切換物件之電阻值係約等於該參考電阻值時，該反饋電路選擇性地將於該位元線上至該選定的非揮發性記憶體單元之奈米管切換裝置的寫入訊號阻擋。
  47. 如請求項23之非揮發性記憶體，其中，該讀取電路包含一感測放大器電路，且該電阻感測電路係與該感測放大器電路電氣連接；及其中，該電阻感測電路對該感測放大器電路有反應，以提供該控制訊號至該寫入控制電路，以使該寫入控制電路選擇性地停止供應寫入訊號至該選定的非揮發性記憶體單元。
  48. 如請求項47之非揮發性記憶體，其中，由該感測放大器電路提供至該電阻感測電路的控制訊號，使該寫入控制電路選擇性地停止感應該奈米管織物物件的電阻之一變化。
  49. 如請求項47之非揮發性記憶體，其中，該奈米管織物物件之電阻的值係選自包含數個低電阻值及一相對高電阻值的複數個電阻值之其中一者。
  50. 如請求項47之非揮發性記憶體，其中，供應寫入訊號包含：供應複數個連續的、於選定的間隔遞增地改變的電壓脈衝。
  51. 如請求項50之非揮發性記憶體，其中，在該寫入控制電路供應各電壓脈衝之後，該感測放大器電路偵測該奈米管織物物件之電阻的值。
  52. 如請求項51之非揮發性記憶體，能夠進行一第一寫入操作，其中，該等電壓脈衝被供應至該選定的非揮發性記憶體單元，直到該感測放大器電路偵測到該等數個低電阻值之至少其中一者。
  53. 如請求項51之非揮發性記憶體，其中，當該感測放大器電路於該選定的記憶體單元中偵測到數個低電阻值之其中至少一者時，該電阻感測電路對該感測放大器電路有反應，以使該寫入控制電路選擇性地停止寫入該選定的記憶體單元之資訊狀態。
  54. 如請求項52之非揮發性記憶體，能夠進行一第二寫入操作，其中，該等電壓脈衝被供應至該選定的非揮發性記憶體單元，直到偵測到該相對高電阻。
  55. 如請求項52之非揮發性記憶體，其中，當該感測放大器電路於該選定的非揮發性記憶體單元中偵測到該相 對高電阻值時，該電阻感測電路對該感測放大器電路有反應，以使該寫入控制電路選擇性地停止寫入該選定的記憶體單元之資訊狀態。
  56. 如請求項47之非揮發性記憶體，其中，該奈米管切換元件包含一可程式化一次的奈米管熔絲，該可程式化一次的奈米管熔絲具有一奈米管織物物件，該可程式化一次的熔絲能夠僅從一第一電阻值切換至一第二電阻值。
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